KR0172420B1 - 고속의 어드레스 입력을 위한 어드레스 버퍼 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야

본 발명은 어드레스 버퍼에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 동작속도를 좀더 빠르게 하는 어드레스 버퍼를 제공함에 있다.

3. 발명의 해결방법의 요지

어드레스 버퍼에 있어서, 다수개의 어드레스 입력수단과, 지연수단과, 어드레스 프리디코더와, 전송래치수단과, 출력 드라이버를 구비한다.

4. 발명의 증요한 용도

본 발명은 어드레스 버퍼에 적합하게 사용된다.

Description

고속의 어드레스 입력을 위한 어드레스 버퍼

제1(a), (b)도는 종래기술에 따른 어드레스 입력버퍼와 어드레스 프리디코더의 구성을 보여주는 구체적인 회로도.

제2도는 본 발명에 따른 어드레스 프리디코더를 병합한 어드레스 입력버퍼의 구체적인 회로도.

제3(a),(b)도는 종래 기술과 본 발명에 따른 어드레스 경로의 비교개략도.

본 발명은 어드레스 버퍼에 관한 것으로, 특히 어드레스 입력버퍼에 있어서 독립적이던 어드레스 프리디코더를 병합하여 하나의 경로로 구동하는 어드레스 프리디코더 병합 어드레스 입력버퍼를 가지는 어드레스 버퍼에 관한 것이다.

일반적으로, 반도체 메모리 장치가 점자로 고용량화, 고집적화, 다기능화의 추세로 나아가면서 속도 또한 점점 더 빠른 메모리 장치가 필요하게 되었다. 반도체 메모리 장치가 고용량화되면서 칩 사이즈(chip size)는 점점 더 커지게 되어 속도 지연 요인의 하나가 되고 있으나 각종 시스템(system)에서 요구하는 반도체 메모리 장치의 속도는 점점 더 빠른 것을 요구하는 추세이다. 이에 부응하여 램버스(RAMBUS), 동기 다이나믹 램(Synchronous Dynamic Random Access Memory)등과 같은 빠르게 동작하는 메모리 장치가 출현하게 되었다. 이러한 추세에 부응하여 개발된 어떠한 메모리 장치라 할 지라도 어드레스(Address)를 디코딩(Decording)하여 사용하는 메모리 장치에 있어서는 어드레스 입력을 받아들여 어드레스 입력버퍼 출력을 만들고 이들 어드레스 입력터퍼 출력들 중 두개 또는 그 이상의 조합으로 프리디코딩(Pre-Decording)하여 사용하게 된다. 반도체 메모리 장치의 속도 경로에서 반드시 거쳐야 하는 상기의 과정들로 인해 어쩔 수 없는 속도 지연의 요인을 갖게 되는 문제점에 있다. 제1도는 종래기술에 따른 어드레스 입력버퍼(a)와 프리디코더(b)의 구성을 보이는 구체적인 회로도이다. 어드레스 입력버퍼(a)의 구성은 어드레스 입력버퍼 인에이블신호 PBUFE를 입력으로하는 인버터 21과, 어드레스 Ai 및 기준전압 Vref를 입력으로 하며 피모오스 트랜지스터(P-Type Metal Oxide Semiconductor Transistor) 5,9,11과 엔모오스 트랜지스터(N-Type Metal Oxide Semiconductor Transistor) 3,7,13으로 구성된 자동증폭기 형태의 어드레스 입력수단 80과, 어드레스 셋업시간(Address Set-up Time)을 결정하는 인버터 50, 23으로 구성된 지연수단 100과, 상기 지연수단 100의 출력단자에 입력단자가 접속되어 인버터 25와 전송 게이트 30 및 인버터 27,29로 구성되어 어드레스 래치신호 PYALB에 의해 제어되어서 상기 지연수단 100의 출력신호를 선택적으로 전송하고 래치(Latch)하기 위한 전송래치수단 120과, 상기 전송래치수단 120의 출력단자에 입력단자가 접속되어 인버터 31,33으로 구성된 어드레스 출력 드라이버(Address output Driver) 200으로 구성되어 있다.

또한 전술한 구조와 동일한 구조로서, 인버터 81과, 상기 어드레스 Ai에 반해 어드레스 Ai를 입력으로 하며 피모오스 트랜지스터 65,69,71과 앤모오스 트랜지스터 63,67,73으로 구성된 차동증폭기 형태의 어드레스 입력수단 90과, 어드레스 셋업시간(Address Set-up Time)을 결정하는 인버터 60, 103으로 구성된 지연수단300과, 상기 지연수단 300의 출력단자에 입력단자가 접속되어 인버터 35와 전송 게이트 40 및 인버터 107,109로 구성되어 어드레스 래치신호 PYALB에 의해 제어 되어서 상기 지연수단 300의 출력신호를 선택적으로 전송하고 래치(Latch)하기 위한 전송래치수단 320과, 상기 전송래치수단 320의 출력단자에 입력단자가 접속되어 인버터 111,113으로 구성된 어드레스 출력 드라이버 400으로 구성되어 있다. 또한 프리디코더(b)의 구성은 상기 어드레스 입력버퍼의 출력인 어드레스들 (행(Low)어드레스 또는 열(Column)어드레스로서 여기서는 열어드레스인 경우를 예를들어 설명한다.) CAi,CAiB,CAj,CAjB를 미리 논리조합하여 프리디코딩하기 위하여 상기 어드레스 입력버퍼의 출력단에 입력단이 접속되어 각각 두개의 입력을 가지는 낸드 게이트 131,141,151,161 및 이에 각각 접속된 인버터 133,143,153,163으로 구성된 프리디코더 500과 상기 프리디코딩된 신호를 구동하기 위한 각각의 인버터 135,137,145,147,155,157,165,167로 구성된 프리디코더 드라이버 600으로 구성되어 있다. 동작을 살펴보면, 어드레스 입력버퍼의 어드레스 입력수단 80 및 90 각각은 어드레스 입력버퍼 인에이블신호 PBUFE가 인에이블(Enable)되면 기준전압 Vref에 의해 피모오스 트랜지스터 5 및 65 각각의 전류 드라이빙(Current Driving)능력을 결정하고 이는 엔모오스 트랜지스터 3 및 63 각각의 전류 드라이빙 능력에 따라 제1노드(node) Nl의 레벨(Level)이 결정되어 엔모오스 트랜지스터 7 및 67의 전류 드라이빙 능력을 결정하고, 이때 어드레스 Ai 및 Aj 각각의 상태에 따라 피모오스 트랜지스터 9 및 69 각각의 전류 드라이빙 능력이 결정되면 엔모오스 트랜지스터 7 및 67 각각과 피모오스 트랜지스터 9및 69 각각의 전류 드라이빙 능력에 따라 제2노드 N2의 레벨이 결정되어 지연수단 100 및 300 각각의 첫번째 인버터 50 및 60에서 결정되는 트립점(Trip Point)에 의해 논리'하이(High)' 또는 논리'로우(Low)'로 노드 N3에 전달되어 진다. 상기 제3노드 N3에 전달되어진 레벨은 어드레스 래치신호(Address Latch Signal) PYALB가 인에이블되면 어드레스 출력 드라이버 200 및 400의 입력단으로 전달이 된다. 이에 따라 어드레스 출력들의 조합에 의해 어드레스 프리디코더(Address Pre-Decoder) 500에서 하나의 프리디코더 출력만 인에이블되어 메모리내의 쎌(Cell)위치가 결정되어 진다. 이때 어드레스 입력 Ai 및 Aj를 받아 들여 어드레스 래치신호 PYALB이 인에이블된 시점에서 어드레스 출력 드라이버 200 및 400 각각과 어드레스 프리디코더 500을 통과하면서 어드레스 프리디코딩을 하여 구동을 하므로 메모리내의 쎌의 위치를 결정하는데 시간이 많이 걸리게된다.

따라서, 본 발명의 목적은 어드레스 입력버퍼와 어드레스 프리디코더를 병합하여 종래기술에서의 어드레스 입력버퍼를 구등하여 어드레스 입력버퍼 출력을 만들고 그 출력들을 조합하여 어드레스 프리디코딩하는 단계의 시간을 줄여 궁극적으로 메모리 장치의 동작 속도를 빠르게 하는 어드레스 버퍼를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상은, 메모리 쎌을 지정하는 어드레스를 입력하는 어드레스 버퍼에 있어서, 외부전원전압단자와 접지전압단자 사이에서 어드레스 입력 인에이블신호를 제어신호로 하여 시스템으로부터 입력된 소정갯수의 어드레스를 증폭하여 안정된 레벨로 출력하기 위한 다수개의 어드레스 입력수단과, 상기 어드레스 입력수단의 다수개의 출력단자에 해당 입력단자가 접속되어 상기 어드레스 입력수단의 출력을 보다 안정된 논리레벨로 만들고 소정시간 지연시켜 상기 어드레스의 시간을 맞추어 출력하기 위한 지연수단과, 상기 지연수단의 출력단자에 입력단자가 접속되어 상기 지연수단의 출력을 소정의 논리조합을 하여 소정의 미리 해독된 어드레스를 출력하는 어드레스 프리디코더와, 상기 어드레스 프리디코더의 각각의 출력단자에 해당 입력단자가 접속되고 어드레스 래치신호로서 제어되어 상기 어드레스 프리디코더로부터의 디코딩된 어드레스를 전송하고 래치하기 위한 전송래치수단과, 상기 전송래치수단의 각각의 출력단자에 해당 입력단자가 접속되어 상기 전송래치수단의 출력을 안정된 레벨로 구동하여 소정의 프리디코딩된 출력신호를 상기 어드레스 디코더로 출력하기 위한 출력 드라이버를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예인 제2도의 상세한 설명이 첨부된 도면을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따른 어드레스 프리디코더를 병합한 어드레스 입력버퍼의 구체적인 회로도이다. 제2도를 참조하면, 구성은 공통적으로 입력되는 어드레스 입력버퍼 인에이블신호 PBUFE와, 어드레스 신호 Ai 및 Aj에 의해 각각 제어되는 인버터 25,27 및 피모오스 트랜지스터 5,9,11,17,21,22와 엔모오스 트랜지스터 3,7,13,15,19,23으로 각각 차동증폭기 형태로 구성된 구조를 통합한 어드레스 입력수단 80과, 상기 어드레스 입력수단 80의 두개의 출력단자에 각각의 입력단자가 접속된 인버터 50,55의 씨모오스(CMOS) 레벨 변환기와 인터터 21,39로 구성된 지연수단 100과, 상기 지연수단 100의 출력단자와 접속되고 출력 신호가 각각 조합되어 입력으로 되어 각각의 낸드 게이트 131,141,151,161 및 인버터 133,143,153,163로 공급되게 구성된 어드레스 프리디코더 500과, 상기 어드레스 프리디코더 500의 각각의 출력단자에 접속되어 출력신호를 입력으로 하고 어드레스 래치신호 PYALB에 의해 제어되는 인버터 35 및 전송 게이트 60,70,80,90과 각각의 래치를 위한 인버터 41,43,45,47,49,54,55,57로 구성된 전송래치수단 120과, 상기 전송래치수단 120의 출력단자에 입력단자가 접속되어 프리디코딩된 신호들을 구동하기 위한 인버터 135,137,145,147,155,157,165,167로 구성된 프리디코더 드라이버 600으로 구성되어 있다. 동작을 살펴보면, 어드레스 입력수단 80이 어드레스 입력버퍼 인에이블신호 PBUFE에 의해 인에이블되면 기준 전압 Vref에 의해 피모오스 트랜지스터 5 및 17의 전류 드라이빙 능력이 결정되고 엔모오스 트랜지스터 3 및 15의 전류 드라이빙 능력에 따라 제1노드 N1과 N3의 레벨에 따라 결정되어진 피모오스 트랜지스터 9 및 21의 전류 드라이빙 능력에 따라 제2노드 N2와 N4의 레벨이 결정되어 진다. 상기 지연수단 100의 첫번째 인버터 50,55의 트립점은 외부전원전압 Vcc에 따라 정해져 있기 때문에 제2노드 N2의 레벨에 따라 씨모오스 레벨(CMOS Level)변환기 역할을 하는 상기 인버터 50,55의 출력이 확실한 논리값을 가지는 씨모오스 레벨로 변환되어 논리'하이'또는 논리'로우'로 결정된다. 그리고 2개 또는 그 이상의 어드레스 입력수단 80을 거친 씨모오스 레벨변환기 역할의 인버터들 25,27의 출력들 각각의 상태를 어드레스 래치신호 PYALB가 인에이블되기 이전에 어드레스 프리디코더 500에서 조합하여 프리디코더 출력들 중 하나만 인에이블시켜 준다.

이때, 종래 기술에서의 어드레스 셋업시간을 결정하기 위한 지연수단을 본 발명에서는 어드레스 프리디코더까지 포함하여 지연(Delay)을 조절하여 준다.

상기 어드레스 프리디코더 500의 출력들이 고정(Setting)되어 있을때 어드레스 래치신호 PYALB가 인에이블되면 어드레스 입력수단 80을 거쳐 고정되어 있던 어드레스 프리디코더의 출력이 어드레스 프리디코더 드라이버 600에 의해 구동되어 바로 메모리내의 쎌을 지정하는 경로(Path)로 전달되므로 동작 속도가 빨라지게 되는 효과가 있다.

제3(a),(b)도는 종래기술과 본 발명에 따른 어드레스 경로의 비교개략도이다. 제3(a)도는 종래기술에 따른 어드레스 경로를 나타내는 도면이다. 제3(a)도를 참조하면, 어드레스 Ai 및 Aj 각각을 개별적으로 어드레스 입력버퍼의 어드레스 입력수단에 입력하여 상기 어드레스 입력버퍼들 각각의 지연수단 및 전송래치수단을 통과한 어드레스 CAi,CAiB,CAj,CAjB를 각각의 어드레스 출력 드라이버를 통하여 출력하게 된다. 이후 상기 어드레스 출력 드라이버의 출력신호들을 프리디코더에서 프리디코딩된 신호 DCAij, DCAiBj, DCAijB, DCAiBjB를 프리디코더 드라이버를 통하여 해당 쎌 어레이로 출력하는 경로를 가진다. 제3(b)도는 본 발명에 따른 어드레스 경로를 나타내는 도면이다. 제3(b)도를 참조하면, 어드레스 Ai 및 Aj 각각을 개별적으로 어드레스 입력버퍼의 어드레스 입력수단에 입력하여 상기 어드레스 입력버퍼들 각각의 지연수단을 통하여 출력된다. 이에 따른 출력신호들을 바로 어드레스 프리디코더에 입력하여 프리디코딩하여 이후 전송래치수단을 통하여 프리디코딩된 신호들을 구동시키기 위한 어드레스 프리디코더 드라이버를 통해 각각의 어드레스 입력버퍼단 및 어드레스 프리디 코더단을 거치지 않고 바로 새로운 어드레스 입력버퍼 방식에서 바로 프리디코딩까지 하여 메모리내로 출력하게 되는 짧은 경로를 가진다.

전술한 바와 같이 구성, 동작되는 본 발명은 메모리내에서 실질적으로 속도시작 시점을 나타내는 어드레스 래치신호 PYALB이 인에이블되는 시점에서 부터의 속도를 빠르게 하기위해 어드레스 래치신호 PYALB이 인에이블되기 이전에 어드레스 입력버퍼의 입력수단의 어드레스를 받아 미리 프리디코딩까지 하여 두어 종래 기술 대비 동작 속도를 빠르게 하였을뿐만 아니라 어드레스 선들의 변화(transition)수를 감소시켜 전류소모도 감소시키는 효과가 있다.

표1은 본 발명에 따른 속도 이득(Speed Gain)을 위한 어드레스 입력버퍼와 프리디코더를 병합하여 256 메가 비트(Mega bit)에 적용하여 시뮬레이션(Simulation)한 결과를 나타내는 표이다. 이로써 본 발명의 효과를 나타내 준다. 표1은 다음과 같다.

이에 따라 본 발명에서는 어드레스 입력을 받아 어드레스 래치신호 PYALB의 인에이블 이전에 미리 프리디코딩을 하여 두어 어드레스 래치신호가 인에이블 되면 바로 어드레스 프리디코딩된 신호를 구동하는 구성으로 메모리내의 쎌 위치 지정 시간을 단축하여 메모리 장치의 동작 속도를 빠르게 하는 효과를 가진다.

상기 어드레스의 수가 2개인 것으로 각각 실시하였지만 이들은 동일한 효과를 얻는 범위내에서 2개 이상의 어드레스로도 실시되어질 수 있음을 밝혀둔다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (12)

1. 메모리 쎌을 지정하는 어드레스를 입력하는 어드레스 버퍼에 있어서, 외부전원전압단자와 접지전압단자 사이에서 어드레스 입력 인에이블신호를 제어신호로 하여 시스템으로 부터 입력된 소정갯수의 어드레스를 증폭하여 안정된 레벨로 출력하기 위한 다수개의 어드레스 입력수단과, 상기 어드레스 입력수단의 다수개의 출력단자에 해당 입력단자가 접속되어 상기 어드레스 입력수단의 출력을 보다 안정된 논리레벨로 만들고 소정시간 지연시켜 상기 어드레스의 시간을 맞추어 출력하기 위한 지연수단과, 상기 지연수단의 출력단자에 입력단자가 접속되어 상기 지연수단의 출력을 소정의 논리조합을 하여 소정의 미리 해독된 어드레스를 출력하는 어드레스 프리디코더와, 상기 어드레스 프리디코더의 각각의 출력단자에 해당 입력단자가 접속되고 어드레스 래치신호로서 제어되어 상기 어드레스 프리디코더로부터의 디코딩된 어드레스를 전송하고 래치하기 위한 전송래치수단과, 상기 전송래치수단의 각각의 출력단자에 해당 입력단자가 접속되어 상기 전송래치수단의 출력을 안정된 레벨로 구동하여 소정의 프리디코딩된 출력신호를 상기 어드레스 디코더로 출력하기 위한 출력 드라이버를 구비함을 특징으로 하는 어드레스 버퍼.
2. 제1항에 있어서, 상기 어드레스 입력수단이 최소 둘 이상임을 특징으로 하는 어드레스 버퍼.
3. 제1항에 있어서, 상기 어드레스 입력수단이 시스템으로부터의 상기 어드레스 갯수와 동일한 갯수로 구성됨을 특징으로 하는 어드레스 버퍼.
4. 제1항에 있어서, 상기 어드레스 입력수단이 차동증폭기로 구성됨을 특징으로 하는 어드레스 버퍼.
5. 제1항에 있어서, 상기 지연수단이 다수개의 인버터체인으로 구성함을 특징으로 하는 어드레스 버퍼.
6. 제5항에 있어서, 상기 인버터체인의 입력단에 레벨 변환기를 더 구비함을 특징으로 하는 어드레스 버퍼.
7. 제1항에 있어서, 상기 어드레스 프리디코더가 낸드게이트 및 인버터로 구성되어 상기 어드레스 입력단의 출력을 반전논리곱으로 디코딩함을 특징으로 하는 어드레스 버퍼.
8. 제1항에 있어서, 상기 어드레스 프리디코더가 하나 또는 그이상의 반전 논리곱으로 디코딩함을 특징으로 하는 어드레스 버퍼.
9. 제1항에 있어서, 상기 전송래치수단이 상기 어드레스 프리디코더의 출력신호의 갯수와 동일한 갯수의 전송 게이트 및 래치형태의 인버터로 구성됨을 특징으로 하는 어드레스 버퍼.
10. 제1항에 있어서, 상기 전송래치수단이 어드레스 래치신호로서 외부입력신호 또는 내부발생신호에 의해 조절됨을 특징으로 하는 어드레스 버퍼.
11. 제1항에 있어서, 상기 어드레스 프리디코더가 상기 어드레스 입력수단과 전송래치수단 사이에 구성됨을 특징으로 하는 어드레스 버퍼.
12. 제1항에 있어서, 상기 출력 드라이버가 짝수개의 인버터로 구성됨을 특징으로 하는 어드레스 버퍼.