KR100252056B1 - 반도체 메모리의 어드레스 디코우딩 장치 - Google Patents

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Abstract

본 발명의 목적은 외부의 메모리 컨트롤러로부터 어드레스가 인가되는 시점부터 디코우더가 인에이블되기까지 걸리는 시간을 단축함으로써 데이터 억세스 시간이 개선되는 반도체 메모리의 어드레스 디코우딩 장치를 제공하는 것을 기술적 과제로 한다.
어드레스 디코우딩 장치는 어드레스 신호를 받아들여 내부 클럭과 액티브 명령에 의해 유효 어드레스를 발생하는 어드레스 래치; 상기 로우 어드레스 래치로부터의 유효 어드레스를 프리디코우딩하여 프리디코우딩된 어드레스를 출력하는 프리디코우더; 및 각 뱅크별로 할당되어 있으며, 상기 프리디코우딩된 어드레스를 받아들여, 메인 디코우딩을 행하고 충분히 승압시켜서 승압된 전압으로 워드라인을 구동하는 메인 디코우더;를 포함한다. 상기 프리디코우더는 상기 어드레스 래치에서 유효 로우 어드레스가 발생되기 전에 인에이블된다. 상기 디코우딩된 어드레스가 발생된 직후에 상기 프리디코우더는 디스에이블되고, 상기 프리디코우더가 디스에이블된 후에 상기 유효 로우 어드레스는 리셋된다.
이에 따라, 유효 어드레스가 발생된 후 프리디코우더가 인에이블되기까지의 여유 시간이 필요없게 되며, 이만큼 DRAM의 동작속도가 증가될 수 있게 되는 효과가 있다.

Description

반도체 메모리의 어드레스 디코우딩 장치
본 발명은 반도체 메모리에 관한 것으로서, 보다 상세하게는 반도체 메모리의 로우 어드레스 디코우딩 장치에 관한 것이다.
일반적으로 DRAM의 로우 어드레스 경로 상에는 DRAM의 동작 속도에 영향을 주는 많은 종류의 지연시간들이 존재한다. 이러한 지연 시간의 예로는 각 제어신호가 입력된 후 경로상의 요소들이 활성화될 때까지의 대기시간들과, 각 버퍼 및 게이트에서의 전달 지연 시간들과, 승압이나 프리차아지를 위한 충전시간 등을 들 수 있다. DRAM의 동작 속도를 향상시키기 위해서는, 이와 같은 지연 시간을 최대한으로 감소시켜야 한다.
본 발명은 이와 같은 DRAM의 로우 어드레스 경로 상에서의 지연시간을 감소시키기 위한 것으로서, 종래의 지연시간들 중 본 발명에서 감소시키고자 하는 지연신간을 도 1을 참조하여 간단하게 설명한다. 도 1은 종래의 로우 어드레스 디코우딩 장치의 일 예를 보여준다.
어드레스 버퍼(10a, 10b)는 외부에서 공급되는 TTL 레벨의 입력 신호(Ai, Aj)를 받아들여 CMOS 레벨의 신호로 변환해서, 변환된 신호를 어드레스 신호(PAi, PAj)로써 출력한다. 로우 어드레스 래치(12)는 상기 어드레스 신호(PAi, PAj)를 받아들여, 내부 클럭(PCLK)과 액티브 명령(PRA)에 의해 래치하고, 래치된 어드레스 신호를 유효 어드레스(RAij)로써 출력한다. 프리디코우더(14)는 유효 어드레스(RAij)를 프리디코우딩하여 디코우딩된 어드레스(DRAij)를 출력한다. 메인 디코우더(16)는 통상 각 뱅크별로 할당되어 있는데, 상기 프리디코우딩된 어드레스(DRAij)를 받아들여 메인 디코우딩을 행하고 충분히 승압시켜서, 승압된 전압(WLij)으로 워드라인을 구동하게 된다.
도 2는 도 1의 어드레스 디코우딩 장치의 동작시에 있어 각 신호의 타이밍 관계를 도시한 타이밍도이다.
로우 액티브 명령(ACTIVE)이 발행되었을 때, 외부로부터 입력되는 신호(Ai, Aj)는 어드레스 버퍼(10a, 10b)에 의해 레벨이 변환된 후, 내부 클럭(PCLK)과 액티브 명령(PRA)에 응답하여 래치된다. 래치된 어드레스 신호가 유효 어드레스(RAij)로써 출력된 후에, 프리디코우더(14)는 인에이블 신호(PDRAE)에 응답하여 인에이블되고 디코우딩된 어드레스(DRAij)를 출력한다. 이후에, 프리 차아지 명령(PRECHARGE)이 발행되면, 프리디코우더 리셋 신호(PDRAP)에 의해 디코우딩된 어드레스(DRAij)가 리셋되고 장치는 프리 차아지 상태로 복귀하게 된다.
도 2에서 볼 수 있는 바와 같이, 일단 디코우딩된 어드레스(DRAij)가 출력된 후에도, 상기 유효 어드레스(RAij)는 다음 액티브 명령(PRA)이 들어올 때까지 계속 그 상태를 유지하게 된다. 이에 따라 새로운 유효 어드레스(RAij)가 발생되기 이전에는 항상 이전 상태의 유효 어드레스(RAij)가 프리디코우더(14)에 입력되고 있으므로, 새로운 유효 어드레스(RAij)가 확실하게 발생되기 전에는 프리디코우더(14)가 인에이블되어서는 아니된다. 만약 새로운 유효 어드레스(RAij)가 발생되기 전에 프리디코우더(14)가 인에이블된다면 새로운 유효 어드레스(RAij)가 프리디코우더(14)에 입력되는 것을 보장할 수 없게 되어 잘못된 워드라인을 선택할 가능성이 높게 된다.
이처럼 새로운 유효 어드레스(RAij)가 확실하게 발생된 후에야 프리디코우더(14)가 인에이블되어야 하기 때문에, 유효 어드레스(RAij) 발생 시점 이후 프리디코우더 인에이블 신호(PDRAE)가 인가되어 디코우더가 인에이블 되기까지 상당한 여유 시간이 주어져야만 한다. 이것은 DRAM의 동작속도를 증가시키는데 있어 하나의 제약 요소가 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 외부의 메모리 컨트롤러로부터 어드레스가 인가되는 시점부터 디코우더가 인에이블되기까지 걸리는 시간을 단축함으로써 데이터 억세스 시간이 개선되는 반도체 메모리의 어드레스 디코우딩 장치를 제공하는 것을 기술적 과제로 한다.
도 1은 종래의 어드레스 디코우딩 장치의 일 예를 도시한 블록도이다.
도 2는 도 1의 어드레스 디코우딩 장치의 동작시에 있어 각 신호의 타이밍 관계를 도시한 타이밍도이다.
도 3은 본 발명에 의한 어드레스 디코우딩 장치의 일 실시예를 도시한 블록도이다.
도 4는 도 3의 어드레스 래치의 상세 회로도이다.
도 5는 도 3의 프리디코우더의 상세 회로도이다.
도 6은 도 3에 표시된 프리디코우더 인에이블 신호를 발생시키기 위한 회로를 도시한 회로도이다.
도 7은 도 3 및 도 4에 표시된 래치 리셋 신호를 발생시키기 위한 회로를 도시한 회로도이다.
도 8은 도 3의 어드레스 디코우딩 장치의 동작시에 있어 각 신호의 타이밍 관계를 도시한 타이밍도이다.
도 9는 본 발명에 의한 어드레스 디코우딩 장치의 다른 실시예를 도시한 블록도이다.
도 10은 도 9의 어드레스 래치 및 프리디코우더의 상세 회로도이다.
도 11은 도 9의 뱅크 인에이블 회로의 상세 회로도이다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 어드레스 디코딩 장치는 어드레스 신호를 받아들여 내부 클럭과 액티브 명령에 의해 유효 어드레스를 발생하는 어드레스 래치; 상기 로우 어드레스 래치로부터의 유효 어드레스를 프리디코우딩하여 프리디코우딩된 어드레스를 출력하는 프리디코우더; 및 각 뱅크별로 할당되어 있으며, 상기 프리디코우딩된 어드레스를 받아들여, 메인 디코우딩을 행하고 충분히 승압시켜서 승압된 전압으로 워드라인을 구동하는 메인 디코우더;를 포함한다.
상기 어드레스 디코딩 장치에 있어서, 상기 프리디코우더는 상기 어드레스 래치에서 유효 로우 어드레스가 발생되기 전에 인에이블된다. 상기 디코우딩된 어드레스가 발생된 직후에 상기 프리디코우더는 디스에이블되고, 상기 프리디코우더가 디스에이블된 후에 상기 유효 로우 어드레스는 리셋된다.
상기 프리디코우더는 액티브 신호를 사용하여 소정시간 지연시킴으로써 발생되는 인에이블 신호에 의해 인에이블된다.
본 발명의 다른 실시예에 따른 어드레스 디코딩 장치는 어드레스 신호를 받아들여 내부 클럭과 액티브 명령에 의해 래치하고, 래치된 어드레스 신호를 프리디코우딩하여 프리디코우딩된 유효 어드레스를 출력하는 어드레스 래치 및 디코우더; 각 뱅크별로 할당되어 있으며, 상기 유효 로우 어드레스를 받아들여 래치하고, 래치된 신호를 인에이블 신호에 응답하여 프리디코우딩된 어드레스로써 출력하는 뱅크 인에이블 회로; 및 각 뱅크별로 할당되어 있으며, 상기 프리디코우딩된 어드레스를 받아들여, 메인 디코우딩을 행하고 충분히 승압시켜서 승압된 전압으로 워드라인을 구동하는 메인 디코우더;를 포함한다.
상기 뱅크 인에이블 회로는 상기 어드레스 래치 및 프리디코우더에서 유효 로우 어드레스가 발생되기 전에 인에이블된다. 상기 디코우딩된 어드레스가 발생된 직후에 상기 뱅크 인에이블 회로는 디스에이블되고, 상기 뱅크 인에이블 회로가 디스에이블된 후에 상기 유효 로우 어드레스는 리셋된다.
상기 뱅크 인에이블 회로는 액티브 신호를 사용하여 소정시간 지연시킴으로써 발생되는 인에이블 신호에 의해 인에이블된다.
이하 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명에 의한 어드레스 디코우딩 장치의 일 실시예를 도시한 블록도이다. 상기 어드레스 디코우딩 장치는 어드레스 버퍼(30a, 30b)와, 어드레스 래치(32)와, 프리디코우더(34)와 메인 디코우더(36)를 포함한다. 도 3에서 입력되는 신호는 예로서 2개만을 도시하였다.
어드레스 버퍼(30a, 30b)는 외부에서 공급되는 TTL 레벨의 입력 신호(Ai, Aj)를 받아들여 CMOS 레벨의 신호로 변환해서, 변환된 신호를 어드레스 신호(PAi, PAj)로써 출력한다. 상기 어드레스 버퍼(30a, 30b)로는 공지된 차동증폭기형 입력 버퍼가 사용될 수 있는데, 이 경우 입력신호는 기준전압과 비교되어 그 논리값이 결정된다.
로우 어드레스 래치(32)는 상기 어드레스 신호(PAi, PAj)를 받아들여 내부 클럭(PCLK)과 액티브 명령(PRA)에 의해 래치하고, 래치된 어드레스 신호를 유효 어드레스(RAij)로써 출력한다.
프리디코우더(34)는 로우 어드레스 래치(32)로부터의 유효 어드레스(RAij)를 프리디코우딩하여 프리디코우딩된 어드레스(DRAij)를 출력한다. 본 실시예에 있어서, 상기 프리디코우더(34)는 각 뱅크별로 할당되어 있다.
메인 디코우더(36)는 각 뱅크별로 할당되어 있으며, 상기 디코우딩된 어드레스(DRAij)를 받아들여 메인 디코우딩을 행하고 충분히 승압시켜서, 승압된 전압(WLij)으로 워드라인을 구동하게 된다.
도 4는 도 3의 어드레스 래치(32)를 보다 구체적으로 보여준다.
전송스위치들(40a, 40b)은 내부 클럭(PCLK)에 응답하여 턴온되어, 어드레스 신호(PAi, PAj)를 래치들(42a, 42b)로 전송한다. 래치들(42a, 42b)은 받아들여진 어드레스 신호(PAi, PAj)들을 저장한다. 전송스위치들(44a-44d)은 액티브 명령(PRA)에 응답하여 턴온되어, 래치들(42a, 42b)의 출력 및 이들의 반전된 신호를 래치들(48a-48d)로 각각 전송한다. 래치들(48a-48d)은 받아들여진 신호들을 래치하고 유효 어드레스(RAi, /RAi, RAj, /RAj)로써 출력한다. pMOS 트랜지스터들(46a-46d)은 래치 리셋 신호(RAPB)에 응답하여 노드(A1, A2, A3, A4)를 하이 레벨로 리셋하며, 이때 유효 어드레스들(RAij)은 모두 로우 레벨을 갖는다.
도 5는 도 3의 프리디코우더를 보다 구체적으로 보여준다.
한 개의 낸드 게이트와 한 개의 인버터로 각각 구성된 4 개의 프리디코우딩 부회로들(50a-50d)은 입력되는 유효 어드레스들(RAij)에 대해 논리곱 연산을 수행한다. 즉, 프리디코우딩 부회로(50a)는 유효 어드레스(RAi)와 유효 어드레스(RAj)에 대한 논리곱 연산을 수행하고, 프리디코우딩 부회로(50b)는 유효 어드레스(/RAi)와 유효 어드레스(RAj)에 대한 논리곱 연산을 수행하며, 프리디코우딩 부회로(50c)는 유효 어드레스(RAi)와 유효 어드레스(/RAj)에 대한 논리곱 연산을 수행하고, 프리디코우딩 부회로(50d)는 유효 어드레스(/RAi)와 유효 어드레스(/RAj)에 대한 논리곱 연산을 수행한다.
전송 게이트들(52a-52d)은 뱅크 인에이블 신호(PDRAE)에 응답하여 턴온되어 프리디코우딩 부회로들(50a-50d)로부터 출력되는 신호들을 래치들(56a-56d)로 전달한다. nMOS 트랜지스터들(54a-54d)은 뱅크 리셋 신호(PDRAP)에 응답하여 노드(B1, B2, B3, B4)를 로우 레벨로 리셋하여, 로우 레벨의 프리디코우딩된 어드레스(DRAij)가 메인 디코우더로 입력되게 한다. 래치들(56a-56d)은 전송 게이트들(52a-52d)을 통해 전송되거나 nMOS 트랜지스터들(54a-54d)에 의해 리셋된 신호들을 래치한다. 인버터들(58a-58d)은 래치들(56a-56d)에 의해 래치된 데이터의 논리값을 회복하여 프리디코우딩된 어드레스(DRAij)로써 출력한다.
도 6은 도 3에 표시된 프리디코우더 인에이블 신호(PDRAE)를 발생시키기 위한 회로를 도시한 회로도이다. 도 6으로부터 알 수 있는 바와 같이, 본 발명에 있어서 프리디코우더 인에이블 신호(PDRAE)는 액티브 신호(PRA)를 짧은 시간동안 지연시킴으로서 발생된다. 본 발명에 있어서, 프리디코우더 인에이블 신호(PDRAE)는 종래의 장치에 비해 조기에 활성화되어 프리디코우더(34)를 인에이블시키게 된다.
도 7은 도 3 및 도 4에 표시된 래치 리셋 신호(RAPB)를 발생시키기 위한 회로를 도시한 회로도이다. 상기 래치 리셋 신호(RAPB)는 프리디코우더 인에이블 신호(PDRAE)의 하강 시점을 검출함으로써 발생되는 오토 펄스 형태의 신호로서, 액티브 신호(PRA) 및 프리디코우더 인에이블 신호(PDRAE)와 거의 같은 지속주기를 가지는 액티브 로우 신호이다. 이러한 래치 리셋 신호(RAPB)는 유효 어드레스(RAij)가 발생되어 프리디코우더(34)에 의해 래치된 직후에, 유효 어드레스(RAij)를 리셋하게 된다.
도 8을 참조하여, 도 3의 장치의 동작을 보다 상세하게 설명한다. 도 8은 도 3의 어드레스 디코우딩 장치의 동작시에 있어 각 신호의 타이밍 관계를 도시한 타이밍도이다.
로우 액티브 명령(ACTIVE)이 발행되었을 때, 외부로부터 입력되는 신호(Ai, Aj)는 어드레스 버퍼(30a, 30b)에 의해 레벨이 변환된 후, 내부 클럭(PCLK)과 액티브 명령(PRA)에 응답하여 어드레스 래치(32)에 의해 래치된다. 래치된 어드레스 신호는 유효 어드레스(RAij)로써 출력된다. 한편, 본 발명에 있어서는, 도 6의 회로에서 프리디코우더 인에이블 신호(PDRAE)가 발생되는 시간이 유효 어드레스(RAij)가 발생되는 시간보다 짧기 때문에, 유효 어드레스(RAij)가 발생되기 이전에 프리디코우더 인에이블 신호(PDRAE)에 응답하여 프리디코우더(34)가 인에이블된다. 이처럼 유효 어드레스(RAij)가 발생되기 이전에 프리디코우더(34)가 인에이블되어도 무방한 것은 이전의 유효 어드레스(RAij)가 이미 리셋되어 있기 때문이다. 이처럼 유효 어드레스(RAij)가 발생되기 이전에 프리디코우더(34)가 인에이블되어 있기 때문에, 유효 어드레스(RAij)가 발생된 후 프리디코우더(34) 내의 게이트 지연시간만큼 경과한 후에 프리디코우딩된 어드레스(DRAij)가 출력된다. 프리디코우더 인에이블 신호(PDRAE)는 펄스 형태의 신호로서, 프리디코우딩된 어드레스(DRAij)가 발생된 후에 곧 디스에이블된다.
프리디코우딩된 어드레스(DRAij)가 발생된 후, 프리디코우더 인에이블 신호(PDRAE)는 비활성화된다. 도 7의 래치 리셋 신호(RAPB) 발생회로는 프리디코우더 인에이블 신호(PDRAE)의 하강 에지에 응답하여 액티브 로우 신호인 래치 리셋 신호(RAPB)를 활성화시킨다. 그다음, 상기 래치 리셋 신호(RAPB)에 응답하여 유효 어드레스(RAij)가 리셋되어, 다음 유효 어드레스(RAij)가 받아들여질 준비가 된다.
이후에, 프리 차아지 명령(PRECHARGE)이 발행되면, 프리디코우더 리셋 신호(PDRAP)가 발생되어, 디코우딩된 어드레스(DRAij)를 리셋하게 되고, 장치는 프리 차아지 상태로 복귀하고 워드라인 디스에이블이 시작된다.
이와 같이, 본 발명에서는 유효 어드레스(RAij)가 인가된 후 프리디코우더에 의해 래치된 직후까지만 유효값을 유지하기 때문에, 로우 어드레스를 독립적으로 래치하는 방식인 뱅크 방식 메모리에서 로우 어드레스 버스를 여러 뱅크들간에 공용으로 사용할 수 있다. 유효 어드레스(RAij)가 리셋된 상태에서는, 리셋된 어드레스는 아무런 출력도 발생시킬 수 없기 때문에, 프리디코우더(34)가 인에이블되어도 디코우딩된 어드레스가 발생되지 않는다.
이처럼 유효 어드레스(RAij)가 발생되기 전에 프리디코우더(34)가 인에이블될 수 있기 때문에, 유효 어드레스(RAij) 발생 시점 이후 프리디코우더 인에이블 신호(PDRAE)가 인가되어 디코우더가 인에이블 되기까지 여유 시간이 필요없게 되며, 이것은 DRAM의 동작속도를 증가시키는데 도움을 주게 된다.
한편, 본 발명에서는 프리디코우더 인에이블 신호(PDRAE)가 래치 리셋 신호(RAPB)를 발생시키기 때문에, 인에이블 신호(PDRAE)의 상승 에지 뿐만 아니라, 하강 에지도 중요한 의미를 가지게 된다.
도 9는 본 발명에 의한 어드레스 디코우딩 장치의 다른 실시예를 도시한 블록도이다. 상기 어드레스 디코우딩 장치는 어드레스 버퍼(90a, 90b)와, 어드레스 래치 및 프리디코우더(92)와, 뱅크 인에이블 회로(94)와 메인 디코우더(96)를 포함한다.
도 10 및 도 11은 각각 도 9의 어드레스 래치 및 프리디코우더(92)와, 뱅크 인에이블 회로(94)를 상세하게 보여주고 있다. 도 10 및 도 11을 도 4 및 도 5와 비교해보면, 도 3의 장치에서 프리디코우더(34)에 포함되었던 프리디코우더 부회로(50a-50d)가 도 9의 장치에서는 어드레스 래치 및 프리디코우더(92)에 포함되었고, 도 4의 프리디코우더(34)에서 프리디코우더 부회로(50a-50d)를 제외한 회로 요소들이 도 9에서의 뱅크 인에이블 회로(94)를 구성하고 있음을 알 수 있다. 따라서, 도 9 내지 도 11에 있어서, 도 3 내지 도 5에서의 회로요소와 동일하거나 유사한 것들에 대해서는 동일한 참조번호를 부여하였다.
도 3 내지 도 5에 있어서, 어드레스 버퍼(90a, 90b)는 외부에서 공급되는 TTL 레벨의 입력 신호(Ai, Aj)를 받아들여 CMOS 레벨의 신호로 변환해서, 변환된 신호를 어드레스 신호(PAi, PAj)로써 출력한다.
로우 어드레스 래치 및 프리디코우더(92)는 상기 어드레스 신호(PAi, PAj)를 받아들여 내부 클럭(PCLK)과 액티브 명령(PRA)에 의해 래치하고, 래치된 어드레스 신호를 프리디코우딩하여 프리디코우딩된 유효 어드레스(RALij)를 출력한다. 본 실시예에 있어서, 로우 어드레스 래치 및 프리디코우더(92)는 뱅크별로 할당되어 있지 아니하고, 복수의 뱅크간에 공통적으로 사용된다.
뱅크 인에이블 회로(94)는 각 뱅크별로 할당되어 있으며, 상기 유효 로우 어드레스(RALij)를 받아들여 래치하고, 래치된 신호를 프리디코우딩된 어드레스(DRAij)로써 해당 뱅크의 메인 디코우더(96)에 공급한다.
메인 디코우더(36)는 상기 프리디코우딩된 어드레스(DRAij)를 받아들여 메인 디코우딩을 행하고 충분히 승압시켜서, 승압된 전압(WLij)으로 워드라인을 구동하게 된다.
상술한 바와 같이, 본 실시예에서는 프리디코우더 부회로(50a-50d)가 어드레스 래치 및 프리디코우더(92)에 포함되어 있기는 하지만, 장치의 동작은 도 3에 도시된 실시예와 근본적으로 동일하다. 따라서 이에 대한 상세한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명에 의한 어드레스 디코딩 장치에서는 유효 어드레스(RAij)가 발생되기 이전에 프리디코우더가 인에이블되기 때문에, 유효 어드레스(RAij)가 발생된 후 프리디코우더가 인에이블 되기까지의 여유 시간이 필요없게 되며, 이만큼 DRAM의 동작속도가 증가될 수 있게 되는 효과가 있다.

Claims (9)

  1. 어드레스 신호를 받아들이고 상기 어드레스 신호를 디코딩하여 워드라인을 구동하는 반도체 메모리의 어드레스 디코우딩 장치에 있어서,
    상기 어드레스 신호를 받아들여 내부 클럭과 액티브 명령에 의해 유효 어드레스를 발생하는 어드레스 래치;
    상기 로우 어드레스 래치로부터의 유효 어드레스를 프리디코우딩하여 프리디코우딩된 어드레스를 출력하는 프리디코우더; 및
    각 뱅크별로 할당되어 있으며, 상기 프리디코우딩된 어드레스를 받아들여, 메인 디코우딩을 행하고 충분히 승압시켜서 승압된 전압으로 워드라인을 구동하는 메인 디코우더;
    를 포함하며,
    상기 프리디코우더는 상기 어드레스 래치에서 유효 로우 어드레스가 발생되기 전에 인에이블되고,
    상기 디코우딩된 어드레스가 발생되면 상기 유효 로우 어드레스가 리셋되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  2. 제1항에 있어서,
    상기 프리디코우더는 액티브 신호를 사용하여 발생되는 인에이블 신호에 의해 인에이블되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  3. 제2항에 있어서,
    상기 인에이블 신호는 상기 액티브 신호를 소정시간 지연시킴으로써 발생되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  4. 제1항에 있어서,
    상기 디코우딩된 어드레스가 발생된 직후에 상기 프리디코우더는 디스에이블되고, 상기 프리디코우더가 디스에이블된 후에 상기 유효 로우 어드레스가 리셋되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  5. 제1항에 있어서, 프리디코우더는 각 뱅크별로 할당되어 있는 것을 특징으로 하는 어드레스 디코우딩 장치.
  6. 어드레스 신호를 받아들이고 상기 어드레스 신호를 디코딩하여 워드라인을 구동하는 반도체 메모리의 어드레스 디코우딩 장치에 있어서,
    상기 어드레스 신호를 받아들여 내부 클럭과 액티브 명령에 의해 래치하고, 래치된 어드레스 신호를 프리디코우딩하여 프리디코우딩된 유효 어드레스를 출력하는 어드레스 래치 및 디코우더;
    각 뱅크별로 할당되어 있으며, 상기 유효 로우 어드레스를 받아들여 래치하고, 래치된 신호를 인에이블 신호에 응답하여 프리디코우딩된 어드레스로써 출력하는 뱅크 인에이블 회로; 및
    각 뱅크별로 할당되어 있으며, 상기 프리디코우딩된 어드레스를 받아들여, 메인 디코우딩을 행하고 충분히 승압시켜서 승압된 전압으로 워드라인을 구동하는 메인 디코우더;
    를 포함하며,
    상기 뱅크 인에이블 회로는 상기 어드레스 래치 및 프리디코우더에서 유효 로우 어드레스가 발생되기 전에 인에이블되고,
    상기 디코우딩된 어드레스가 발생되면 상기 유효 로우 어드레스가 리셋되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  7. 제6항에 있어서,
    상기 뱅크 인에이블 회로는 액티브 신호를 사용하여 발생되는 인에이블 신호에 의해 인에이블되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  8. 제7항에 있어서,
    상기 인에이블 신호는 상기 액티브 신호를 소정시간 지연시킴으로써 발생되는 것을 특징으로 하는 어드레스 디코우딩 장치.
  9. 제6항에 있어서,
    상기 디코우딩된 어드레스가 발생된 직후에 상기 뱅크 인에이블 회로는 디스에이블되고, 상기 뱅크 인에이블 회로가 디스에이블된 후에 상기 유효 로우 어드레스가 리셋되는 것을 특징으로 하는 어드레스 디코우딩 장치.
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