JP4444423B2 - 半導体メモリ装置及びそのアドレスデコーディング方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に高速アドレスデコーダを備える半導体メモリ装置及びそのアドレスデコーディング方法に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、マルチメディアシステムの発展によって高速半導体メモリ装置に対する要求がさらに高まっている。これにより、半導体メモリ装置の動作速度を向上させるための多様な方法が試みられている。半導体メモリ装置の動作速度を向上させるためには、データパス(Data Path)、すなわち外部から印加されるデータをメモリセルに書き込むための書込(Write)データパスとメモリセルに保持されたデータを外部に読み出すための読出し(Read)データパスとにおいて、信号の伝達速度を高速化することが必要である。また、外部から印加されるアドレス、特にローアドレスを高速でデコーディングしてロー、すなわちワードラインを速く選択することによってメモリセルを高速で選択することが必要である。
【０００３】
図１は、従来のローアドレスデコーダを備える半導体メモリ装置のブロック図で、図２は、図１に示された従来技術の動作タイミング図である。この半導体メモリ装置では、ローアドレスRAiは、外部マスター信号、すなわちローアドレスストローブ信号/RASの活性化より所定の時間、すなわちアドレスセットアップ時間tASだけ先に入力される。
【０００４】
図１及び図２を参照すると、内部マスター信号発生器１３は、ローアドレスストローブ信号/RASが論理“ロー”に活性化される時に内部マスター信号PRを論理“ハイ”に活性化させる。次に、ロープリデコーダ１１は、内部マスター信号PRが論理“ハイ”に活性化された後に、ローアドレスRAiをプリデコーディングして、プリデコードされたローアドレスDRAijを論理“ハイ”に活性化させる。次に、イネーブル信号発生器１５は、内部マスター信号PRが論理“ハイ”に活性化された後に所定の時間tFが経過した後にイネーブル信号PNBLSを論理“ハイ”に活性化させる。
【０００５】
次に、ローメインデコーダ１７は、イネーブル信号PNBLSが論理“ハイ”に活性化された後にプリデコードされたローアドレスDRAijをデコーディングしてワードラインイネーブル信号NWEiを論理“ハイ”に活性化させる。次に、ワードラインイネーブル信号NWEiが活性化されると、対応されるワードラインが選択されて活性化され、これにより、メモリセルアレー１９で対応されるメモリセルが選択される。
【０００６】
上述のように、図１に示された従来のローアドレスデコーダを備える半導体メモリ装置では、ローアドレスストローブ信号/RASに応答して変化する内部マスター信号PRが活性化された後にロープリデコーダ１１がローアドレスRAiをプリデコーディングし、また、内部マスター信号PRを所定の時間tFだけ遅延させて発生される前記イネーブル信号PNBLSが活性化された後にローメインデコーダ１７がプリデコードされたローアドレスDRAijをデコーディングするので、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が比較的長い。
【０００７】
換言すると、ロー（row）、すなわちワードラインが選択される動作が比較的遅い。これにより、メモリセルが選択される動作が遅くなって、半導体メモリ装置の高速動作が阻害される。
【０００８】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、例えば、高速アドレスデコーダを備える半導体メモリ装置を提供することにある。
【０００９】
本発明が達成しようとする他の技術的課題は、例えば、半導体メモリ装置における高速アドレスデコーディング方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の技術的課題を達成するために、本発明に係る半導体メモリ装置は、複数個のメモリセルを含むメモリセルアレー、外部マスター信号の活性化に応答し、内部マスター信号を活性化させると共に前記内部マスター信号と関係なくイネーブル信号を活性化させる内部信号発生器、前記内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを出力するプリデコーダ、及び前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメインデコーダを備えることを特徴とする。
【００１１】
上記の技術的課題を達成するために、本発明に係る他の構成の半導体メモリ装置は、複数個のメモリセルを含むメモリセルアレー、外部マスター信号の活性化に応答し、内部マスター信号を活性化させる内部信号発生器、前記内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを出力するプリデコーダ、及び前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメインデコーダを備えることを特徴とする。
【００１２】
上記の他の技術的課題を達成するために、本発明に係るアドレスデコーディング方法は、内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを発生する段階と、外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、前記外部マスター信号の活性化に応答し、前記内部マスター信号と関係なくイネーブル信号を活性化させる段階と、前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして、対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階とを含むことを特徴とする。
【００１３】
上記の他の技術的課題を達成するために、本発明に係る他のアドレスデコーディング方法は、内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを発生する段階と、外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして、対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階とを含むことを特徴とする。
【００１４】
したがって、本発明に係る半導体メモリ装置及びアドレスデコーディング方法によれば、例えば、前記外部マスター信号が活性化された時点から前記ワードラインイネーブル信号が活性化される時点までの時間が短くなる。すなわちワードラインが選択される動作が速くなる。これにより、メモリセルが選択される動作が速くなり、結果として半導体メモリ装置の高速動作が可能になる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳しく説明する。しかし、本発明の実施の形態は多様な他の形態に変形することができ、本発明の技術的範囲が下記で詳述する実施の形態に限定されるものと解釈されるべきではない。本発明の実施の形態は、当業界で平均的な知識を有する者に本発明をより完全に理解させるために提供される。なお、図面上で同一の符号及び番号は同一の要素を指す。
【００１６】
図３に示すように、本発明の好適な実施の形態に係る半導体メモリ装置は、ロープリデコーダ３１、内部信号発生器３３、ローメインデコーダ３５、及びメモリセルアレー３７を備える。この半導体メモリ装置は、本発明の好適な実施の形態に係るアドレスデコーディング方法に従って動作する。
【００１７】
図３及び図７を参照すると、ロープリデコーダ３１は、ローアドレスストローブ信号/RASの非活性化状態(論理“ハイ”)の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間に、ローアドレスRAiをあらかじめプリデコーディングして、そのプリデコードされたローアドレスDRAijをラッチする。すなわち、ロープリデコーダ３１は、アドレスセットアップ時間tAS中にローアドレスRAiをあらかじめプリデコーディングして、そのプリデコードされたローアドレスDRAijをラッチする。ローアドレスRAiは、外部から入力される信号であってもよいし、内部で発生される信号であってもよい。
【００１８】
通常の半導体メモリ装置は、ローアドレスRAiは、図７のタイミング図に示されたように、ローアドレスストローブ信号/RASの活性化、すなわち論理“ハイ”から論理“ロー”への遷移よりアドレスセットアップ時間tASだけ先に入力されるように仕様が決定されており、これは当業界で通常の知識を有する者に広く知られた事実である。
【００１９】
内部信号発生器３３は、ローアドレスストローブ信号/RASの活性化に応答し、すなわち論理“ハイ”から論理“ロー”への遷移を感知し、内部マスター信号PRを論理“ハイ”に活性化させる。また、内部信号発生器３３は、内部マスター信号PRと関係なく、ローアドレスストローブ信号/RASの活性化に応答してイネーブル信号PNBLSを論理“ハイ”に活性化させる。
【００２０】
ローメーンデコーダ３５は、イネーブル信号PNBLSの活性化に応答してプリデコードされたローアドレスDRAijをデコーディングしてワードラインイネーブル信号NWEiを論理“ハイ”に活性化させる。図３では、ローメーンデコーダ３５がイネーブル信号PNBLSの活性化に応答するように構成されているが、ローメーンデコーダ３５が、内部マスター信号PRの活性化に応答して、プリデコードされたローアドレスDRAijをデコーディングするように構成されてもよい。
【００２１】
次に、ワードラインイネーブル信号NWEiが活性化されると、対応するワードライン(図示せず)が選択されて活性化され、これにより、メモリセルアレー３７中の対応するメモリセルが選択される。
【００２２】
したがって、上述した本発明の好適な実施の形態に係る半導体メモリ装置では、ロープリデコーダ３１がローアドレスストローブ信号/RASの非活性化状態の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間にローアドレスRAiをあらかじめプリデコーディングし、ローメーンデコーダ３５がイネーブル信号PNBLSに応答して、プリデコードされたローアドレスDRAijをデコーディングするので、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が短くなる。
【００２３】
換言すると、本発明の好適な実施の形態によれば、ロー(row)、すなわちワードラインが選択される動作が速くなる。これにより、メモリセルが選択される動作が高速化され、結果として半導体メモリ装置の動作が高速化される。
【００２４】
図４は、図３に示されたロープリデコーダの詳細ブロック図である。
【００２５】
図４を参照すると、ロープリデコーダ31は、内部マスター信号PRの非活性化状態の間にローアドレスRA[０:１]、RA[２:４]、RA[５:６]のうち対応するビットを各々あらかじめプリデコーディングして、対応するプリデコードされたローアドレスDRA０１＜０:３＞、DRA２３４＜０:７＞、DRA５６＜０:３＞をラッチする３個の単位プリデコーダ４１、４３、４５を含む。なお、ここでは、一例として３個の単位プリデコーダを含む場合が示されているが、それ以上またはそれ以下の単位プリデコーダを含むことができることは自明である。
【００２６】
図５は、図４に示された単位プリデコーダの回路図である。ここでは、単位プリデコーダ４１が示されているが、他の単位プリデコーダも同様の構成を有する。
【００２７】
図５を参照すると、単位プリデコーダ４１は、NANDゲートND１、ND２、伝送ゲートT１、T２、及びラッチL１、L２を含む。
【００２８】
NANDゲートND１は、ローアドレスビットRA０、RA１の相補ビットRA０B、RA１Bを入力とし、伝送ゲートT１は、内部マスター信号PRの非活性化状態、すなわち論理“ロー”の間にNANDゲートND１の出力を伝送する。ラッチL１は、伝送ゲートT１の出力をラッチして、プリデコードされたローアドレスビットDRA０１＜０＞を出力する。
【００２９】
NANDゲートND２は、ローアドレスビットRA０、RA１を入力とし、伝送ゲートT２は、内部マスター信号PRの非活性化状態、すなわち論理“ロー”間にNANDゲートND２の出力を伝送する。ラッチL２は、伝送ゲートT２の出力をラッチして、プリデコードされたローアドレスビットDRA０１＜３＞を出力する。
【００３０】
換言すると、単位プリデコーダは、内部マスター信号PRの非活性化状態(論理“ロー”)の間にローアドレスビットRA[０:１]をあらかじめプリデコーディングして、対応するプリデコードされたローアドレスビットDRA０１＜０:３＞をラッチする。
【００３１】
図６は、図３に示されたローメインデコーダ３５の回路図である。
【００３２】
図６を参照すると、ローメインデコーダは、制御信号PDPXに応答してノードNを電源電圧VDDにプリチャージするPMOSプリチャージトランジスタP１、ノードNと接地電圧VSSとの間に直列に接続されたNMOSトランジスタN１〜N４、及びノードNの値をラッチしてワードラインイネーブル信号NWEiを出力するラッチL３を含む。
【００３３】
ここで、NMOSトランジスタN１のゲートには、プリデコードされたローアドレスビットDRA０１＜i＞（i=０〜３）が印加され、NMOSトランジスタN２のゲートには、プリデコードされたローアドレスビットDRA２３４＜i＞（i=０〜７）が印加される。また、NMOSトランジスタN３のゲートには、プリデコードされたローアドレスビットDRA５６＜i＞（i=０〜３）が印加され、NMOSトランジスタN４のゲートには、イネーブル信号PNBLSが印加される。
【００３４】
ローメインデコーダ３５では、イネーブル信号PNBLSが論理“ハイ”に活性化され、プリデコードされたローアドレスDRA０１＜i＞、DRA２３４＜i＞、DRA５６＜i＞が論理“ハイ”になる時にNMOSトランジスタN１〜N４がすべてターンオンされ、ノードNが論理“ロー”となる。これにより、ラッチL３の出力、すなわちワードラインイネーブル信号NWEiが論理“ハイ”に活性化される。
【００３５】
なお、上述のように、ローメインデコーダが内部マスター信号PRの活性化に応答するように、NMOSトランジスタN４のゲートにイネーブル信号PNBLSの代りに内部マスター信号PRが印加してもよい。
【００３６】
本発明の好適な実施の形態に係る半導体メモリ装置では、ロープリデコーダ３１がローアドレスストローブ信号/RASの非活性化状態の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間に、ローアドレスRAiをあらかじめプリデコーディングし、ローメーンデコーダ３５がイネーブル信号PNBLSに応答して、プリデコードされたローアドレスDRAijをデコーディングする。
【００３７】
これにより、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が短くなる。換言すると、ロー(row)、すなわちワードラインが選択される動作が速くなる。したがって、メモリセルが選択される動作が速くなり、結果として半導体メモリ装置の高速動作が可能になる。
【００３８】
【発明の効果】
本発明によれば、半導体メモリ装置の動作を高速化することができる。
【図面の簡単な説明】
【図１】従来のローアドレスデコーダを備える半導体メモリ装置のブロック図である。
【図２】図１に示す従来技術の動作タイミング図である。
【図３】本発明の好適な実施の形態に係る半導体メモリ装置のブロック図である。
【図４】図３に示すロープリデコーダの詳細ブロック図である。
【図５】図４に示す単位プリデコーダの回路図である。
【図６】図３に示すローメーンデコーダの回路図である。
【図７】図３に示す半導体メモリ装置の動作タイミング図である。
【符号の説明】
３１ ロープリデコーダ
３３ 内部信号発生器
３５ ローメーンデコーダ
３７ メモリセルアレー
DRAij ローアドレス
NWEi ワードラインイネーブル信号
PNBLS イネーブル信号
PR 内部マスター信号
/RAS ローアドレスストローブ信号
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に高速アドレスデコーダを備える半導体メモリ装置及びそのアドレスデコーディング方法に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、マルチメディアシステムの発展によって高速半導体メモリ装置に対する要求がさらに高まっている。これにより、半導体メモリ装置の動作速度を向上させるための多様な方法が試みられている。半導体メモリ装置の動作速度を向上させるためには、データパス(Data Path)、すなわち外部から印加されるデータをメモリセルに書き込むための書込(Write)データパスとメモリセルに保持されたデータを外部に読み出すための読出し(Read)データパスとにおいて、信号の伝達速度を高速化することが必要である。また、外部から印加されるアドレス、特にローアドレスを高速でデコーディングしてロー、すなわちワードラインを速く選択することによってメモリセルを高速で選択することが必要である。
【０００３】
図１は、従来のローアドレスデコーダを備える半導体メモリ装置のブロック図で、図２は、図１に示された従来技術の動作タイミング図である。この半導体メモリ装置では、ローアドレスRAiは、外部マスター信号、すなわちローアドレスストローブ信号/RASの活性化より所定の時間、すなわちアドレスセットアップ時間tASだけ先に入力される。
【０００４】
図１及び図２を参照すると、内部マスター信号発生器１３は、ローアドレスストローブ信号/RASが論理“ロー”に活性化される時に内部マスター信号PRを論理“ハイ”に活性化させる。次に、ロープリデコーダ１１は、内部マスター信号PRが論理“ハイ”に活性化された後に、ローアドレスRAiをプリデコーディングして、プリデコードされたローアドレスDRAijを論理“ハイ”に活性化させる。次に、イネーブル信号発生器１５は、内部マスター信号PRが論理“ハイ”に活性化された後に所定の時間tFが経過した後にイネーブル信号PNBLSを論理“ハイ”に活性化させる。
【０００５】
次に、ローメインデコーダ１７は、イネーブル信号PNBLSが論理“ハイ”に活性化された後にプリデコードされたローアドレスDRAijをデコーディングしてワードラインイネーブル信号NWEiを論理“ハイ”に活性化させる。次に、ワードラインイネーブル信号NWEiが活性化されると、対応されるワードラインが選択されて活性化され、これにより、メモリセルアレー１９で対応されるメモリセルが選択される。
【０００６】
上述のように、図１に示された従来のローアドレスデコーダを備える半導体メモリ装置では、ローアドレスストローブ信号/RASに応答して変化する内部マスター信号PRが活性化された後にロープリデコーダ１１がローアドレスRAiをプリデコーディングし、また、内部マスター信号PRを所定の時間tFだけ遅延させて発生される前記イネーブル信号PNBLSが活性化された後にローメインデコーダ１７がプリデコードされたローアドレスDRAijをデコーディングするので、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が比較的長い。
【０００７】
換言すると、ロー（row）、すなわちワードラインが選択される動作が比較的遅い。これにより、メモリセルが選択される動作が遅くなって、半導体メモリ装置の高速動作が阻害される。
【０００８】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、例えば、高速アドレスデコーダを備える半導体メモリ装置を提供することにある。
【０００９】
本発明が達成しようとする他の技術的課題は、例えば、半導体メモリ装置における高速アドレスデコーディング方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の技術的課題を達成するために、本発明に係る半導体メモリ装置は、複数個のメモリセルを含むメモリセルアレー、外部マスター信号の活性化に応答し、内部マスター信号を活性化させると共に前記内部マスター信号と関係なくイネーブル信号を活性化させる内部信号発生器、前記内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを出力するプリデコーダ、及び前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメインデコーダを備えることを特徴とする。
【００１１】
上記の技術的課題を達成するために、本発明に係る他の構成の半導体メモリ装置は、複数個のメモリセルを含むメモリセルアレー、外部マスター信号の活性化に応答し、内部マスター信号を活性化させる内部信号発生器、前記内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを出力するプリデコーダ、及び前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメインデコーダを備えることを特徴とする。
【００１２】
上記の他の技術的課題を達成するために、本発明に係るアドレスデコーディング方法は、内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを発生する段階と、外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、前記外部マスター信号の活性化に応答し、前記内部マスター信号と関係なくイネーブル信号を活性化させる段階と、前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして、対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階とを含むことを特徴とする。
【００１３】
上記の他の技術的課題を達成するために、本発明に係る他のアドレスデコーディング方法は、内部マスター信号が非活性化状態の間に、ローアドレスをあらかじめプリデコーディングして、プリデコードされたローアドレスを発生する段階と、外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして、対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階とを含むことを特徴とする。
【００１４】
したがって、本発明に係る半導体メモリ装置及びアドレスデコーディング方法によれば、例えば、前記外部マスター信号が活性化された時点から前記ワードラインイネーブル信号が活性化される時点までの時間が短くなる。すなわちワードラインが選択される動作が速くなる。これにより、メモリセルが選択される動作が速くなり、結果として半導体メモリ装置の高速動作が可能になる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳しく説明する。しかし、本発明の実施の形態は多様な他の形態に変形することができ、本発明の技術的範囲が下記で詳述する実施の形態に限定されるものと解釈されるべきではない。本発明の実施の形態は、当業界で平均的な知識を有する者に本発明をより完全に理解させるために提供される。なお、図面上で同一の符号及び番号は同一の要素を指す。
【００１６】
図３に示すように、本発明の好適な実施の形態に係る半導体メモリ装置は、ロープリデコーダ３１、内部信号発生器３３、ローメインデコーダ３５、及びメモリセルアレー３７を備える。この半導体メモリ装置は、本発明の好適な実施の形態に係るアドレスデコーディング方法に従って動作する。
【００１７】
図３及び図７を参照すると、ロープリデコーダ３１は、ローアドレスストローブ信号/RASの非活性化状態(論理“ハイ”)の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間に、ローアドレスRAiをあらかじめプリデコーディングして、そのプリデコードされたローアドレスDRAijをラッチする。すなわち、ロープリデコーダ３１は、アドレスセットアップ時間tAS中にローアドレスRAiをあらかじめプリデコーディングして、そのプリデコードされたローアドレスDRAijをラッチする。ローアドレスRAiは、外部から入力される信号であってもよいし、内部で発生される信号であってもよい。
【００１８】
通常の半導体メモリ装置は、ローアドレスRAiは、図７のタイミング図に示されたように、ローアドレスストローブ信号/RASの活性化、すなわち論理“ハイ”から論理“ロー”への遷移よりアドレスセットアップ時間tASだけ先に入力されるように仕様が決定されており、これは当業界で通常の知識を有する者に広く知られた事実である。
【００１９】
内部信号発生器３３は、ローアドレスストローブ信号/RASの活性化に応答し、すなわち論理“ハイ”から論理“ロー”への遷移を感知し、内部マスター信号PRを論理“ハイ”に活性化させる。また、内部信号発生器３３は、内部マスター信号PRと関係なく、ローアドレスストローブ信号/RASの活性化に応答してイネーブル信号PNBLSを論理“ハイ”に活性化させる。
【００２０】
ローメーンデコーダ３５は、イネーブル信号PNBLSの活性化に応答してプリデコードされたローアドレスDRAijをデコーディングしてワードラインイネーブル信号NWEiを論理“ハイ”に活性化させる。図３では、ローメーンデコーダ３５がイネーブル信号PNBLSの活性化に応答するように構成されているが、ローメーンデコーダ３５が、内部マスター信号PRの活性化に応答して、プリデコードされたローアドレスDRAijをデコーディングするように構成されてもよい。
【００２１】
次に、ワードラインイネーブル信号NWEiが活性化されると、対応するワードライン(図示せず)が選択されて活性化され、これにより、メモリセルアレー３７中の対応するメモリセルが選択される。
【００２２】
したがって、上述した本発明の好適な実施の形態に係る半導体メモリ装置では、ロープリデコーダ３１がローアドレスストローブ信号/RASの非活性化状態の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間にローアドレスRAiをあらかじめプリデコーディングし、ローメーンデコーダ３５がイネーブル信号PNBLSに応答して、プリデコードされたローアドレスDRAijをデコーディングするので、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が短くなる。
【００２３】
換言すると、本発明の好適な実施の形態によれば、ロー(row)、すなわちワードラインが選択される動作が速くなる。これにより、メモリセルが選択される動作が高速化され、結果として半導体メモリ装置の動作が高速化される。
【００２４】
図４は、図３に示されたロープリデコーダの詳細ブロック図である。
【００２５】
図４を参照すると、ロープリデコーダ31は、内部マスター信号PRの非活性化状態の間にローアドレスRA[０:１]、RA[２:４]、RA[５:６]のうち対応するビットを各々あらかじめプリデコーディングして、対応するプリデコードされたローアドレスDRA０１＜０:３＞、DRA２３４＜０:７＞、DRA５６＜０:３＞をラッチする３個の単位プリデコーダ４１、４３、４５を含む。なお、ここでは、一例として３個の単位プリデコーダを含む場合が示されているが、それ以上またはそれ以下の単位プリデコーダを含むことができることは自明である。
【００２６】
図５は、図４に示された単位プリデコーダの回路図である。ここでは、単位プリデコーダ４１が示されているが、他の単位プリデコーダも同様の構成を有する。
【００２７】
図５を参照すると、単位プリデコーダ４１は、NANDゲートND１、ND２、伝送ゲートT１、T２、及びラッチL１、L２を含む。
【００２８】
NANDゲートND１は、ローアドレスビットRA０、RA１の相補ビットRA０B、RA１Bを入力とし、伝送ゲートT１は、内部マスター信号PRの非活性化状態、すなわち論理“ロー”の間にNANDゲートND１の出力を伝送する。ラッチL１は、伝送ゲートT１の出力をラッチして、プリデコードされたローアドレスビットDRA０１＜０＞を出力する。
【００２９】
NANDゲートND２は、ローアドレスビットRA０、RA１を入力とし、伝送ゲートT２は、内部マスター信号PRの非活性化状態、すなわち論理“ロー”間にNANDゲートND２の出力を伝送する。ラッチL２は、伝送ゲートT２の出力をラッチして、プリデコードされたローアドレスビットDRA０１＜３＞を出力する。
【００３０】
換言すると、単位プリデコーダは、内部マスター信号PRの非活性化状態(論理“ロー”)の間にローアドレスビットRA[０:１]をあらかじめプリデコーディングして、対応するプリデコードされたローアドレスビットDRA０１＜０:３＞をラッチする。
【００３１】
図６は、図３に示されたローメインデコーダ３５の回路図である。
【００３２】
図６を参照すると、ローメインデコーダは、制御信号PDPXに応答してノードNを電源電圧VDDにプリチャージするPMOSプリチャージトランジスタP１、ノードNと接地電圧VSSとの間に直列に接続されたNMOSトランジスタN１〜N４、及びノードNの値をラッチしてワードラインイネーブル信号NWEiを出力するラッチL３を含む。
【００３３】
ここで、NMOSトランジスタN１のゲートには、プリデコードされたローアドレスビットDRA０１＜i＞（i=０〜３）が印加され、NMOSトランジスタN２のゲートには、プリデコードされたローアドレスビットDRA２３４＜i＞（i=０〜７）が印加される。また、NMOSトランジスタN３のゲートには、プリデコードされたローアドレスビットDRA５６＜i＞（i=０〜３）が印加され、NMOSトランジスタN４のゲートには、イネーブル信号PNBLSが印加される。
【００３４】
ローメインデコーダ３５では、イネーブル信号PNBLSが論理“ハイ”に活性化され、プリデコードされたローアドレスDRA０１＜i＞、DRA２３４＜i＞、DRA５６＜i＞が論理“ハイ”になる時にNMOSトランジスタN１〜N４がすべてターンオンされ、ノードNが論理“ロー”となる。これにより、ラッチL３の出力、すなわちワードラインイネーブル信号NWEiが論理“ハイ”に活性化される。
【００３５】
なお、上述のように、ローメインデコーダが内部マスター信号PRの活性化に応答するように、NMOSトランジスタN４のゲートにイネーブル信号PNBLSの代りに内部マスター信号PRが印加してもよい。
【００３６】
本発明の好適な実施の形態に係る半導体メモリ装置では、ロープリデコーダ３１がローアドレスストローブ信号/RASの非活性化状態の間に、即ち内部マスター信号PRの非活性化状態(論理“ロー”)の間に、ローアドレスRAiをあらかじめプリデコーディングし、ローメーンデコーダ３５がイネーブル信号PNBLSに応答して、プリデコードされたローアドレスDRAijをデコーディングする。
【００３７】
これにより、ローアドレスストローブ信号/RASが活性化された時点からワードラインイネーブル信号NWEiが活性化される時点までの時間が短くなる。換言すると、ロー(row)、すなわちワードラインが選択される動作が速くなる。したがって、メモリセルが選択される動作が速くなり、結果として半導体メモリ装置の高速動作が可能になる。
【００３８】
【発明の効果】
本発明によれば、半導体メモリ装置の動作を高速化することができる。
【図面の簡単な説明】
【図１】従来のローアドレスデコーダを備える半導体メモリ装置のブロック図である。
【図２】図１に示す従来技術の動作タイミング図である。
【図３】本発明の好適な実施の形態に係る半導体メモリ装置のブロック図である。
【図４】図３に示すロープリデコーダの詳細ブロック図である。
【図５】図４に示す単位プリデコーダの回路図である。
【図６】図３に示すローメーンデコーダの回路図である。
【図７】図３に示す半導体メモリ装置の動作タイミング図である。
【符号の説明】
３１ ロープリデコーダ
３３ 内部信号発生器
３５ ローメーンデコーダ
３７ メモリセルアレー
DRAij ローアドレス
NWEi ワードラインイネーブル信号
PNBLS イネーブル信号
PR 内部マスター信号
/RAS ローアドレスストローブ信号
Claims (6)
- 複数個のメモリセルを含むメモリセルアレーと、
外部から入力されるローアドレスストローブ信号である外部マスター信号の活性化に応答し、内部マスター信号を活性化させると共に前記内部マスター信号と関係なくイネーブル信号を活性化させる内部信号発生器と、
前記内部マスター信号によって制御されるプリデコーダであって、前記外部マスター信号が活性化される前であり、そのために前記内部マスター信号が活性化される前の非活性化状態である間に、ローアドレスをあらかじめプリデコーディングして、ラッチを介してプリデコードされたローアドレスを出力するとともに、前記内部マスター信号が活性化された際に、プリデコーディングされた前記ローアドレスの前記ラッチへの供給を停止するプリデコーダと、
前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメーンデコーダと、
を備えることを特徴とする半導体メモリ装置。 - 前記プリデコーダは、
前記ローアドレスの所定のビットを論理演算する複数個の論理ゲートと、
前記内部マスター信号の非活性化状態の間に前記論理ゲートの出力を伝送する複数個の伝送ゲートと、
前記伝送ゲートの出力をラッチし、ラッチされた値を前記プリデコードされたローアドレスとして出力する複数個のラッチと、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 複数個のメモリセルを含むメモリセルアレーと、
外部から入力されるローアドレスストローブ信号である外部マスター信号の活性化に応答して内部マスター信号を活性化させる内部信号発生器と、
前記内部マスター信号によって制御されるプリデコーダであって、前記外部マスター信号が活性化される前であり、そのために前記内部マスター信号が活性化される前の非活性化状態である間に、ローアドレスをあらかじめプリデコーディングして、ラッチを介してプリデコードされたローアドレスを出力するとともに、前記内部マスター信号が活性化された際に、プリデコーディングされた前記ローアドレスの前記ラッチへの供給を停止するプリデコーダと、
前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして前記複数個のメモリセルのうち対応するメモリセルに対するワードラインイネーブル信号を活性化させるメーンデコーダと、
を備えることを特徴とする半導体メモリ装置。 - 前記プリデコーダは、
前記ローアドレスの所定のビットを論理演算する複数個の論理ゲートと、
前記内部マスター信号の非活性化状態の間に前記論理ゲートの出力を伝送する複数個の伝送ゲートと、
前記伝送ゲートの出力をラッチし、ラッチされた値を前記プリデコードされたローアドレスとして出力する複数個のラッチと、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。 - 外部から入力されるローアドレスストローブ信号である外部マスター信号の活性化に応答して活性化する内部マスター信号によって制御される段階であって、前記外部マスター信号が活性化される前であり、そのために前記内部マスター信号が活性化される前の非活性化状態である間に、ローアドレスをあらかじめプリデコーディングしてラッチすることにより、プリデコードされたローアドレスを発生するとともに、前記内部マスター信号が活性化された際に、ラッチされるプリデコーディングされた前記ローアドレスの供給を停止する段階と、
前記外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、
前記外部マスター信号の活性化に応答し、前記内部マスター信号と関係なくイネーブル信号を活性化させる段階と、
前記イネーブル信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階と、
を含むことを特徴とする半導体メモリ装置のアドレスデコーディング方法。 - 外部から入力されるローアドレスストローブ信号である外部マスター信号の活性化に応答して活性化する内部マスター信号によって制御される段階であって、前記外部マスター信号が活性化される前であり、そのために前記内部マスター信号が活性化される前の非活性化状態である間に、ローアドレスをあらかじめプリデコーディングしてラッチすることにより、プリデコードされたローアドレスを発生するとともに、前記内部マスター信号が活性化された際に、ラッチされるプリデコーディングされた前記ローアドレスの供給を停止する段階と、
前記外部マスター信号の活性化に応答し、前記内部マスター信号を活性化させる段階と、
前記内部マスター信号の活性化に応答し、前記プリデコードされたローアドレスをデコーディングして対応するメモリセルに対するワードラインイネーブル信号を活性化させる段階と、
を含むことを特徴とする半導体メモリ装置のアドレスデコーディング方法。
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