KR100857428B1 - 반도체 메모리 장치의 워드 라인 선택회로 및 방법 - Google Patents

반도체 메모리 장치의 워드 라인 선택회로 및 방법 Download PDF

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Abstract

본 발명은 메모리 영역이 적어도 둘 이상으로 구분되고 전체 메모리 영역에 걸쳐 복수개의 워드 라인이 형성된 반도체 메모리 장치의 워드 라인 선택회로로서,
입력된 어드레스를 디코딩하고 상기 복수개의 워드라인 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 디코더, 및 리프레시 신호에 따라 상기 구분된 메모리 영역 각각에 해당하는 워드 라인이 번갈아가며 선택되도록 상기 어드레스를 카운트하는 어드레스 카운터를 구비한다.
리프레시, 어드레스, 카운터

Description

반도체 메모리 장치의 워드 라인 선택회로 및 방법{Circuit and Method for Selecting Word Line of Semiconductor Memory Apparatus}
도 1은 반도체 메모리 장치의 워드 라인의 배열상태를 나타낸 도면,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로의 블록도,
도 3은 도 2의 어드레스 카운터의 블록도,
도 4는 종래의 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로의 어드레스 카운팅에 따라 선택되는 워드 라인을 나타낸 테이블,
도 5는 본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로의 블록도,
도 6은 도 5의 어드레스 카운터의 블록도,
도 7은 도 6의 제 1 제어부의 회로도,
도 8은 도 6의 제 2 제어부의 회로도,
도 9는 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로의 어드레스 카운팅에 따라 선택되는 워드 라인을 나타낸 테이블이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100: 어드레스 카운터 20: 디코더
200: 제어부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리프레시 동작시 워드 라인을 선택하는 반도체 메모리 장치의 워드 라인 선택회로 및 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 기록하기 위한 메모리 셀 들의 집합을 제어하기 용이하도록 여러 종류의 단위로 구분하여 사용하고 있다.
예를 들어, 상기 메모리 셀 들의 집합을 뱅크(Bank)라는 단위로 구분하고, 각 뱅크를 다시 매트(Mat)라는 단위로 구분하기도 한다.
상기 뱅크에는 상기 셀에 데이터를 기록하거나 셀에 기록된 데이터를 읽어내기 위해 로우(row) 방향으로 반복하여 무수히 많은 워드 라인들이 형성되어 있다.
예를 들어, 도 1과 같이, 뱅크가 매트 A와 매트 B로 구분되어 있다면, 워드 라인 또한 매트 A에 해당하는 워드 라인(WL_MA<0:N>)과 매트 B에 해당하는 워드 라인(WL_MB<0:N>)으로 구분된다.
반도체 메모리 장치의 종류 중 가장 많이 사용되고 있으며, 휘발성 메모리 장치인 DRAM(Dynamic Random Access Memory)의 경우 일정 시간이 지나면 상기 셀에 기록된 데이터가 손실된다. 따라서 반도체 메모리 장치는 상기 셀 데이터의 손실을 방지하기 위해 셀에 기록된 데이터를 원래의 데이터 레벨로 재 기록하는 리프레시(Refresh) 동작을 수행해야 한다. 상기 리프레시는 크게 두 가지로 구분할 수 있 다. 그 중 하나는 반도체 메모리 장치가 자체적으로 정해진 시간마다 리프레시를 수행하는 것으로, 이후로는 셀프 리프레시(Self Refresh)라 칭한다. 다른 하나는 반도체 메모리 장치 외부에서 리프레시 명령을 입력하고 그에 따라 반도체 메모리 장치가 리프레시를 수행하는 것으로, 이후로는 오토 리프레시(Auto Refresh)라 칭한다.
상기 리프레시 동작은 상기 워드 라인들을 정해진 순서에 따라 선택하는 동작이 선행되어야 한다. 그리고 워드 라인이 선택되면, 상기 선택된 워드 라인과 연결된 셀에 대한 리프레시 동작이 이루어진다. 상기 워드 라인을 선택하기 위해 반도체 메모리 장치에는 워드 라인 선택회로가 구비되어 있다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로를 설명하면 다음과 같다.
종래의 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로는 도 2에 도시된 바와 같이, 입력된 어드레스(A<0:n>)를 디코딩하고 복수개의 워드라인(WL_MA<0:N>, WL_MB<0:N>) 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 디코더(20), 리프레시 펄스(REFP)를 이용하여 상기 어드레스(A<0:n>)를 카운트하는 어드레스 카운터(10)를 구비한다. 상기 리프레시 펄스(REFP)는 상기 셀프 리프레시 또는 오토 리프레시 명령에 따라 리프레시 구간동안 발생되는 펄스이다.
상기 어드레스 카운터(10)는 도 3과 같이, 어드레스(A<0:n>)를 카운트하기 위해 직렬로 연결된 복수개의 카운터(CNT0 ~ CNTn)를 구비한다. 최상위 비트 어드레스(An)를 카운트하는 CNTn에는 이전 카운터의 출력과 별도로 셀프 리프레시 신 호(SREF)가 입력된다.
상기 CNT0는 상기 리프레시 펄스(REFP)를 입력받아 어드레스(A0)를 카운트하고, 상기 CNT1 ~ CNTn는 이전 카운터의 출력을 입력받아 어드레스(A<1:n>)를 카운트한다.
상기 셀프 리프레시 동작의 경우, 소비전류를 줄이기 위한 목적으로 도 1의 매트 A와 매트 B의 워드 라인 하나씩 두개의 워드 라인을 동시에 선택하고, 선택된 워드 라인과 연결된 셀을 리프레시 시킨다. 이 경우 CNT1 ~ CNTn-1은 정상 동작하여 어드레스(A<0:n-1>)를 카운트하여 출력하고, CNTn은 상기 셀프 리프레시 신호(SREF)에 의해 출력이 차단된다. 별도의 구성(도시 생략)에서 상기 CNTn에서 출력되어야 할 최상위 어드레스(An)를 생성하고 매트 A와 매트 B의 두개의 워드 라인을 동시에 선택한다.
한편, 오토 리프레시 동작의 경우, 도 1의 매트 A와 매트 B의 워드 라인을 매트 A 그리고 매트 B 순으로 선택하고, 선택된 워드 라인과 연결된 셀을 리프레시 시킨다. 예를 들어, 워드 라인이 WL_MA<0:3> 및 WL_MB<0:3>이고 이를 선택하기 위한 어드레스가 A<0:2>라고 가정하면 도 4와 같이, 상기 어드레스(A<0:2>)가 000, 100, 010, ..., 111과 같이 순차적으로 증가하여 워드 라인 WL_MA<0>, WL_MA<1>, WL_MA<2>, ..., WL_MB<3>을 선택한다.
그러나 종래의 기술에 따른 반도체 메모리 장치의 워드 라인 선택회로는 오토 리프레시 동작시 워드 라인을 순차적으로 선택하여 리프레시를 수행하므로 셀 데이터가 손실될 수 있는 문제가 있다. 예를 들어, 상기 셀프 리프레시 동작에 따 라 도 1의 워드 라인 쌍 WL_MA<0>와 WL_MB<0>, WL_MA<1>와 WL_MB<1>, WL_MA<2>와 WL_MB<2>가 선택되어 리프레시가 진행된 후, 바로 오토 리프레시 명령이 입력되면 WL_MA<3>, WL_MA<4>, WL_MA<5>, ..., WL_MA<N>, WL_MB<1>, WL_MB<2>, ... 순으로 워드 라인이 선택되어 리프레시가 진행된다. 따라서 WL_MB<2> 이후의 워드 라인은 다른 워드 라인에 비해 늦은 타이밍에 리프레시가 이루어지므로 셀 데이터가 손실될 수 있다.
본 발명은 셀 데이터 손실을 방지할 수 있도록 한 반도체 메모리 장치의 워드 라인 선택회로 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로는 메모리 영역이 적어도 둘 이상으로 구분되고 전체 메모리 영역에 걸쳐 복수개의 워드 라인이 형성된 반도체 메모리 장치의 워드 라인 선택회로로서, 입력된 어드레스를 디코딩하고 상기 복수개의 워드라인 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 디코더; 및 리프레시 신호에 따라 상기 구분된 메모리 영역 각각에 해당하는 워드 라인이 번갈아가며 선택되도록 상기 어드레스를 카운트하는 어드레스 카운터를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 워드 라인 선택방법은 적어도 둘 이상으로 구분된 메모리 영역, 상기 메모리 영역 전체에 걸쳐 형성된 복수개의 워드 라인을 구비한 반도체 메모리 장치의 워드 라인 선택방법으로서, 리프레시 신호에 따 라 상기 구분된 메모리 영역 각각에 해당하는 워드 라인이 번갈아가며 선택되도록 어드레스를 카운트하는 단계; 및 상기 카운트된 어드레스를 디코딩하고 상기 복수개의 워드라인 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로는 도 5에 도시된 바와 같이, 입력된 어드레스(A<0:n>)를 디코딩하고 복수개의 워드라인(WL_MA<0:N>, WL_MB<0:N>) 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 디코더(20), 및 오토 리프레시 신호(AREF)에 따라 구분된 메모리 영역 즉, 도 1의 매트 A에 해당하는 워드 라인(WL_MA<0:N>)과 매트 B에 해당하는 워드 라인(WL_MB<0:N>)이 번갈아가며 선택되도록 상기 어드레스(A<0:n>)를 카운트하는 어드레스 카운터(100)를 구비한다.
상기 어드레스 카운터(100)는 도 6에 도시된 바와 같이, 서로 직렬 연결되어 상기 어드레스(A<0:n>)를 카운트하는 복수개의 카운터(CNT0 ~ CNTn), 및 상기 오토 리프레시 신호(AREF)에 따라 상기 복수개의 카운터(CNT0 ~ CNTn) 중 CNT0 및 CNTn의 입력 경로를 제어하는 제어부(200)를 구비한다.
상기 제어부(200)는 상기 오토 리프레시 신호(AREF)에 따라 상기 복수개의 카운터(CNT0 ~ CNTn) 중 상기 어드레스의 최상위 비트(An)를 카운트 하는 카운터(CNTn)의 출력을 상기 복수개의 카운터(CNT0 ~ CNTn) 중 상기 어드레스의 최하위 비트(A0)를 카운트 하는 카운터(CNT0)로 입력시키는 제 1 제어부(210), 및 상기 오토 리프레시 신호(AREF)에 따라 상기 어드레스의 최상위 비트(An)를 카운트 하는 카운터(CNTn)에 리프레시 펄스(REFP)를 입력시키는 제 2 제어부(220)를 구비한다. 상기 리프레시 펄스(REFP)는 상기 셀프 리프레시 또는 오토 리프레시 명령에 따라 리프레시 구간동안 발생되는 펄스이다.
상기 제 1 제어부(210)는 도 7에 도시된 바와 같이, 상기 오토 리프레시 신호(AREF)를 입력받아 반전된 오토 리프레시 신호(AREFB)를 출력하는 인버터(IV11),
상기 오토 리프레시 신호(AREF)와 반전된 오토 리프레시 신호(AREFB)에 따라 상기 리프레시 펄스(REFP)를 통과시키는 제 1 패스 게이트(PG11), 및 상기 반전된 오토 리프레시 신호(AREFB)와 오토 리프레시 신호(AREF)에 따라 상기 어드레스의 최상위 비트(An)를 통과시키는 제 2 패스 게이트(PG12)를 구비한다.
상기 제 2 제어부(220)는 도 8에 도시된 바와 같이, 상기 오토 리프레시 신호(AREF)를 입력받아 반전된 오토 리프레시 신호(AREFB)를 출력하는 인버터(IV21), 상기 오토 리프레시 신호(AREF)와 반전된 오토 리프레시 신호(AREFB)에 따라 상기 어드레스(An-1)를 통과시키는 제 1 패스 게이트(PG21), 및 상기 반전된 오토 리프레시 신호(AREFB)와 오토 리프레시 신호(AREF)에 따라 상기 리프레시 펄스(REFP)를 통과시키는 제 2 패스 게이트(PG22)를 구비한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로의 동작을 설명하면 다음과 같다.
셀프 리프레시 동작의 경우, 오토 리프레시 신호(AREF)가 로우 레벨로 비활 성화된 상태이다.
상기 도 7에 도시된 어드레스 카운터(100)의 제 1 제어부(210)는 상기 오토 리프레시 신호(AREF)가 로우 레벨이므로 제 1 패스 게이트(PG11)가 턴온되어 리프레시 펄스(REFP)가 도 6의 카운터(CNT0)에 입력된다.
상기 도 8에 도시된 제 2 제어부(220)는 상기 오토 리프레시 신호(AREF)가 로우 레벨이므로 제 1 패스 게이트(PG21)가 턴온되어 어드레스(An-1)가 카운터(CNTn)에 입력된다.
따라서 도 6의 어드레스 카운터(100)는 상기 카운터(CNT0)가 상기 리프레시 펄스(REFP)를 입력받아 어드레스(A0)를 카운트하고, 상기 카운터(CNT1 ~ CNTn)들은 이전 카운터의 출력을 입력받아 어드레스(A<1:n>)를 카운트한다. 다시 말해 도 2에 도시된 종래기술의 어드레스 카운터(10)와 동일하게 동작한다.
한편, 오토 리프레시 동작의 경우, 오토 리프레시 신호(AREF)가 하이 레벨로 활성화된 상태이다.
상기 도 7에 도시된 어드레스 카운터(100)의 제 1 제어부(210)는 상기 오토 리프레시 신호(AREF)가 하이 레벨이므로 제 2 패스 게이트(PG12)가 턴온되어 최상위 어드레스(An)가 도 6의 카운터(CNT0)에 입력된다.
상기 도 8에 도시된 제 2 제어부(220)는 상기 오토 리프레시 신호(AREF)가 하이 레벨이므로 제 2 패스 게이트(PG22)가 턴온되어 리프레시 펄스(REFP)가 카운터(CNTn)에 입력된다.
따라서 도 6의 어드레스 카운터(100)는 상기 카운터(CNTn)가 상기 리프레시 펄스(REFP)를 입력받아 최상위 어드레스(An)를 카운트하고, 상기 카운터(CNT0)가 상기 최상위 어드레스(An)를 입력받아 최하위 어드레스(A0)를 카운트한다.
상기 카운터(CNT1 ~ CNTn-1)들은 이전 카운터의 출력을 입력받아 어드레스(A<1:n-1>)를 카운트한다.
예를 들어, 워드 라인이 WL_MA<0:3> 및 WL_MB<0:3>이고 이를 선택하기 위한 어드레스가 A<0:2>라고 가정하면 도 9와 같이, 상기 어드레스(A<0:2>)가 000, 001, 100, 101, 010, 011, 110, 111과 같이 증가하여 WL_MA<0>, WL_MB<0>, WL_MA<1>, WL_MB<1>, WL_MA<2>, WL_MB<2>, WL_MA<3>, WL_MB<3> 순으로 매트 A의 워드 라인과 매트 B의 워드 라인을 번갈아가며 선택한다.
따라서 상기 셀프 리프레시 동작에 따라 ..., WL_MA<0>와 WL_MB<0>, WL_MA<1>와 WL_MB<1>, WL_MA<2>와 WL_MB<2>가 순차적으로 선택되어 리프레시가 진행된 후, 바로 오토 리프레시 명령이 입력되면 WL_MA<3>, WL_MB<3>, WL_MA<4>, WL_MB<4>, ..., WL_MA<N>, WL_MB<N> 순으로 워드 라인이 선택되어 리프레시가 진행된다. 따라서 WL_MB<2> 이후의 워드 라인도 리프레시 모드에 상관없이 주기적으로 리프레시가 이루어지므로 셀 데이터 손실이 방지된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 워드 라인 선택회로 및 방법은 오토 리프레시 동작시 서로 다른 매트의 워드 라인을 번갈아가며 선택하므로 셀프 리프레시로 인해 특정 워드 라인이 늦게 선택됨에 따른 셀 데이터 손실을 방지할 수 있어 데이터 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 메모리 영역이 적어도 둘 이상으로 구분되고 전체 메모리 영역에 걸쳐 복수개의 워드 라인이 형성된 반도체 메모리 장치의 워드 라인 선택회로로서,
    입력된 어드레스를 디코딩하고 상기 복수개의 워드라인 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 디코더; 및
    리프레시 신호에 따라 상기 구분된 메모리 영역 각각에 해당하는 워드 라인이 번갈아가며 선택되도록 상기 어드레스를 카운트하는 어드레스 카운터를 구비한 반도체 메모리 장치의 워드 라인 선택회로.
  2. 제 1 항에 있어서,
    상기 어드레스 카운터는
    서로 직렬 연결되어 상기 어드레스를 카운트하는 복수개의 카운터, 및
    상기 리프레시 신호에 따라 상기 복수개의 카운터 중 일부 카운터의 입력 경로를 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  3. 제 2 항에 있어서,
    상기 복수개의 카운터 중에서 상기 어드레스의 최상위 비트 및 최하위 비트를 카운트하는 카운터의 입력신호는 상기 제어부의 제어에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  4. 제 2 항에 있어서,
    상기 제어부는
    상기 리프레시 신호에 따라 상기 복수개의 카운터 중 최상위 비트 카운터의 출력을 상기 복수개의 카운터 중 최하위 비트 카운터로 입력시키는 제 1 제어부, 및
    리프레시 동작구간에 상응하여 발생되는 펄스 신호를 상기 리프레시 신호에 따라 상기 복수개의 카운터 중 최상위 비트 카운터에 입력시키는 제 2 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  5. 제 4 항에 있어서,
    상기 제 1 제어부는
    상기 리프레시 신호에 따라 상기 리프레시 동작구간에 상응하여 발생되는 펄스 신호를 통과시키는 제 1 스위칭 소자, 및
    상기 리프레시 신호에 따라 상기 어드레스의 최상위 비트를 카운트 하는 카운터의 출력을 통과시키는 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  6. 제 4 항에 있어서,
    상기 제 2 제어부는
    상기 리프레시 신호에 따라 상기 어드레스의 최상위 비트 이전 비트를 카운트 하는 카운터의 출력을 통과시키는 제 1 스위칭 소자, 및
    상기 리프레시 신호에 따라 상기 리프레시 동작구간에 상응하여 발생되는 펄스 신호를 통과시키는 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 패스 게이트인 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 리프레시 신호는 반도체 메모리 장치 외부에서 입력된 리프레시 명령에 따라 발생된 신호인 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택회로.
  9. 적어도 둘 이상으로 구분된 메모리 영역, 상기 메모리 영역 전체에 걸쳐 형성된 복수개의 워드 라인을 구비한 반도체 메모리 장치의 워드 라인 선택방법으로서,
    리프레시 신호에 따라 상기 구분된 메모리 영역 각각에 해당하는 워드 라인이 번갈아가며 선택되도록 어드레스를 카운트하는 단계; 및
    상기 카운트된 어드레스를 디코딩하고 상기 복수개의 워드라인 중에서 상기 디코딩 결과에 해당하는 워드 라인을 선택하는 단계를 포함하는 반도체 메모리 장치의 워드 라인 선택방법.
  10. 제 9 항에 있어서,
    상기 리프레시 신호는 반도체 메모리 장치 외부에서 입력된 리프레시 명령에 따라 발생된 신호인 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택방법.
  11. 제 9 항에 있어서,
    상기 어드레스를 카운트하는 단계는
    상기 어드레스 중 최하위 비트를 카운트하기 위해 사용되는 신호를 이용하여 상기 최상위 비트를 카운트하는 단계, 및
    상기 최상위 비트를 이용하여 상기 최하위 비트를 카운트하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택방법.
  12. 제 11 항에 있어서,
    상기 어드레스 중 최하위 비트를 카운트하기 위해 사용되는 신호는 리프레시 동작구간에 상응하여 발생되는 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치의 워드 라인 선택방법.
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