KR100407024B1 - 다이나믹형메모리장치와메모리모듈및그리프레시방법 - Google Patents

Abstract

1개의 반도체기판상에 형성된 반도체기억장치, 다이나믹형 메모리장치 또는 다이나믹형RAM과 메모리모듈 및 그 리프레시방법에 관한 것으로써, 메모리셀의 정보유지시간에 맞춰서 합리적이며, 또한 고신뢰성에 의해 리프레시를 실행시킬 수 있게 하기 위해, 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 계수해서 여러개의 워드선에 공통으로 할당되어 이루어지는 리프레시어드레스를 생성하고, 이러한 리프레시어드레스카운터의 캐리신호를 분주회로에 의해 분주하고, 리프레시어드레스에 할당된 여러개의 워드선마다 타이머회로의 출력펄스에 상당한 짧은 주기 또는 분주출력펄스에 상당한 긴 주기중의 어느 한쪽을 기억회로에 기억시켜서 리프레시어드레스에 의해 실시되는 메모리셀의 리프레시동작을 기억회로의 기억정보에 대응해서 각 워드선마다 유효/무효로 하고, 분주회로의 출력펄스에 의해 이러한 리프레시시간설정정보를 무효로 한다.

상기에 의해, 메모리셀의 정보유지시간에 대응시켜진 2이상의 리프레시주기에 의해 리프레시를 실행하는 것이 가능하게 되어 대폭적인 저소비전력화를 실현할 수 있다.

Description

다이나믹형 메모리장치와 메모리모듈 및 그 리프레시방법{A DYNAMIC MEMORY DEVICE,A MEMORY MODULE,AND A METHOD OF REFRESHING A DYDAMIC MEMORY DEVICE}

본 발명은 1개의 반도체기판에 형성된 반도체기억장치, 다이나믹형 메모리장치 또는 다이나믹형 RAM(Random Access Memory)과 메모리모듈 및 그 리프레시방법에 관한 것으로써, 주로 대기억용량인 것에 이용해서 유효한 기술에 관한 것이다.

다이나믹형 RAM에서는 캐패시터에 전하의 형태의 기억정보를 유지하는 것이므로, 그것이 소실되기 전에 리드해서 증폭하여 원래의 상태로 되돌리는 리프레시동작이 필요하다. 메모리셀의 정보기억시간이 일정하지 않으므로 짧은 주기에 리프레시를 할 워드선의 어드레스를 기억시키도록 한 것이 일본국 특허공개공보 소화61-217988호에 제안되어 있다. 또, 전 워드선의 어드레스를 리프레시를 실행하는 순번으로 기억시킨 것이 일본국 특허공개공보 소화51-127629호에 제안되어 있다.

다이나믹형 메모리셀의 정보유지시간(리텐션시간)은 제26도에 도시한 바와 같이, 짧은 것 부터 긴것까지 연속적으로 분포하며, 또한 그 샘플마다에 있어서도 다른 것이다. 종래의 다이나믹형 RAM에서는 가장 짧은 것에 주목해서 그 리프레시주기를 설정하는 것이므로 리프레시회수가 실제의 다이나믹형 메모리셀의 능력에 비해서 짧게 되는 것이 많아져 소비전력이 증대하는 문제가 생긴다. 그래서, 상기 일본국 특허공개공보 소화61-217988호와 같이 짧은 주기의 것을 선택해서 그것에 대해서는 짧은 주기로 리프레시하도록 하는 것이 제안되어 있지만 상기와 같이 짧은 것 부터 긴것까지 연속적으로 분포하는 것에서는 실질적으로 적용 불가능하게 된다.

상기와 같이 짧은 주기의 것을 기억회로에 기억시키는 것, 또는 상기 짧은주기의 워드선의 어드레스나 리프레시를 실행하는 순번의 어드레스를 기억하는 방식에서는 기억정보에 결함이 있으면 메모리셀의 정보유지시간에 맞춰서 바르게 리프레시동작이 실행되지 않게 되므로 그것에 의해서 즉시 메모리셀의 기억정보가 파괴된다는 불량으로 연결되어 신뢰성의 관점에서도 큰 문제를 갖는 것이다.

다이나믹형 RAM에 있어서, 리드, 라이트동작시와 리프레시동작시의 어드레스를 동일하게 하면 리드, 라이트시에 메모리셀이 존재하지 않는 워드선도 선택상태로 해야만 하기 때문에 전류소비가 증대한다. 한편, 리프레시동작은 메모리셀의 정보유지시간이내에 반복해서 실행할 필요가 있고 워드선수의 증대에 의해 리프레시사이클수가 증대하여 다이나믹형 RAM의 동작의 대부분이 리프레시동작으로 점령되게 된다. 그래서, 대기억용량화에 따라 리드, 라이트시에 비해서 리프레시시에는 선택되는 워드선의 수를 많게 해서 리프레시사이클수를 4K(4096)정도로 억제하는 것이 실행되고 있다. 이 경우, 동시에 리프레시되는 메모리셀의 수가 증대하고, 그 중에서 1개라도 짧은 주기의 것이 존재하면 그것에 따른 결과로 되므로 상기와 같이 짧은 주기와 긴 주기로 분할했다고 해도 짧은 주기로 리프레시되는 것이 증대하는 문제가 생긴다.

본 발명의 목적은 대기억용량화된 메모리셀의 정보유지시간에 맞춰서 합리적이고, 또한 고신뢰성에 의해 리프레시를 실행시키는 것이 가능한 다이나믹형 RAM과 메모리모듈 및 그 리프레시방법을 제공하는 것이다.

본 발명의 다른 목적은 대기모드에서의 저소비전력화를 도모한 다이나믹형 RAM과 메모리모듈 및 그 리프레시방법을 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 상기 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 계수해서 여러개의 워드선에 공통으로 할당되어 이루어지는 리프레시어드레스를 생성하고, 이와 같은 리프레시어드레스카운터의 캐리신호를 분주회로에 의해 분주하고, 상기 리프레시어드레스에 할당된 여러개의 워드선마다 상기 타이머회로의 출력펄스에 상당한 짧은 주기 또는 상기 분주출력펄스에 상당한 긴 주기의 어느 한쪽을 기억회로에 기억시켜서 상기 리프레시어드레스에 의해 실시되는 메모리셀의 리프레시동작을 상기 기억회로의 기억정보에 대응해서 각 워드선마다 유효 또는 무효로 하고, 상기 분주회로의 출력펄스에 의해 이와 같은 리프레시시간 설정정보를 무효로 한다.

상기한 수단에 의하면, 상기 러프레시어드레스가 공통으로 할당된 여러개의 워드선마다 메모리셀의 정보유지시간에 대응시켜진 2이상의 리프레시주기에 의해 리프레시를 실행하는 것이 가능하게 되어 대폭적인 저소비전력화를 실현할 수 있다.

제1도에는 본 발명에 관한 다이나믹형 RAM(이하, 단지 DRAM이라 한다)의 1실시예의 개략 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 공지의 반도체집적회로의 제조기술에 의해 특히 제한되지 않지만 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.

이 실시예의 DRAM은 DRAM본체와 적응리프레시컨트롤러로 구성된다. DRAM본체는 특히 제한되지 않지만 약64Mb(메가비트)와 같은 큰 기억용량을 갖게 된다. DRAM본체는 특히 제한되지 않지만 4개의 메모리블럭(어레이블럭)으로 구성된다. 각 어레이블럭0-어레이블럭3은 각각이 약16Mb의 기억용량을 갖고, 리프레시동작시에는 각각 1개씩의 워드선WL이 선택되어 이와 같은 워드선에 접속된 메모리셀의 기억전하가 리드되고 그것이 센스앰프에 의해 증폭되어 원래의 상태로 되돌려지는 리프레시동작이 실행된다.

상기 워드선은 물리적으로 1개의 워드선이라는 의미는 아니고 리프레시어드레스에 대응된 논리적인 의미에서의 워드선이다. 즉, 상기와 같이 1개의 어레이블럭이 약16Mb와 같은 기억용량을 갖는 경우, 1회의 리프레시동작에 의해서 4096개의 메모리셀을 리프레시시키는 것이 필요하게 된다. 이와 같은 여러개의 메모리셀을 1개의 워드선에 접속하면 워드선의 부하가 무거워져 동작속도가 느려지는 등 하므로 여러개의 워드선으로 분할되어 그들에 동일한 로우어드레스를 할당해서 동시에 선택시키도록 하는 것이다.

상기와 같은 리프레시동작을 위한 리프레시어드레스신호AO-A11(리프레시)은 어드레스카운터에 의해 생성된다. 타이머회로는 상기 64Mb의 메모리셀중에서 가장 정보유지시간이 짧은 것에 맞춘 클럭신호CLK를 발생시킨다. 타이머회로는 상기 리프레시어드레스신호A0-A11에 의한 4096회를 1사이클(1주기)로 한 리프레시동작에 있어서는 상기 가장 짧은 정보유지시간Tmin으로 하면 Tmin/4096보다 짧은 주기의 클럭신호CLK를 발생시킨다.

타이밍발생회로RAS Gen.은 상기 클럭신호CLK에 동기해서 로우계의 타이밍신호를 발생시키고, 상기 리프레시어드레스신호A0-A11에 의해 지정된 워드선의 선택동작 및 센스앰프의 증폭동작을 제어해서 리프레시동작을 실행시킨다. 상기 어드레스카운터는 상기 타이밍발생회로RAS Gen.에 의한 리프레시동작에 의한 타이밍신호에 의해 +1의 개수동작을 실행하여 다음의 리프레시어드레스를 생성한다. 이와 같은 리프레시제어회로는 기본적으로 종래의 다이나믹형 RAM에 있어서의 리프레시제어회로와 동일하다.

이 실시예에서는 상기와 같은 리프레시제어회로를 구비해서 이루어지는 DRAM본체에 대해서 데이타유지동작(대기모드)에서의 저소비 전력화를 도모하는 등을 위해 다음과 같은 적응리프레시컨트롤러가 마련된다.

상기 어드레스카운터에 의해 형성된 리프레시어드레스신호A0-A11은 프로그래머블리드온리메모리(이하, 단지 PROM이라 한다)에 공급된다. PROM(리프레시주기유지회로)은 리프레시어드레스에 대응한 4K분의 어드레스공간을 갖고, 1개의 어드레스에는 상기 DRAM본체의 4개의 어레이블럭0-3의 각각에 대응한 4비트의 기억정보를 갖게 된다. 그러므로, PROM어레이의 전체의 메모리 용량은 4K×4=16K비트로 된다.

상기 어드레스카운터로 부터의 캐리(자리올림)신호CARRY는 m진 카운터에 의해 1/m로 분주된다. 즉, m진 카운터는 특정한 메모리셀에 대한 리프레시회수로 보면 m회의 리프레시에 1회의 비율로 발생되는 분주펄스를 형성하게 된다. 반대로 말하면 상기와 같이 가장 짧은 정보유지시간에 대응한 메모리셀의 리프레시주기t1에 대해서 m배의 길이로 설정된 분주펄스/T2(t2=m×t1)가 형성된다.

특히 제한되지 않지만, 상기 어드레스카운터로 형성된 리프레시어드레스신호A0-A11중 하위 5비트의 어드레스신호A0-A4는 PROM어레이의 Y디코더에 공급되고, 어드레스신호A5-A11은 X디코더(워드드라이버)에 공급된다. 상기 PROM어레이에는 DRAM본체측의 4개의 메모리매트에 있어서 리프레시어드레스A0-A11에 의해 각각 지정되는 합계4개의 워드선에 1대1로 대응된 4비트의 기억정보를 갖고, 그것이 짧은 주기에서의 리프레시인지 긴 주기에서의 리프레시인지를 2진('0'과 '1')의 리프레시시간설정정보(리프레시주기의 정보)에 대응해서 기억시킨다. 상기 어드레스카운터에 의해 형성된 리프레시어드레스신호는 다른쪽에 있어서 멀티플렉서기능을 갖는 X-어드레스버퍼를 거쳐서 페치되고, 내부어드레스신호BX0-BX8은 X-프리디코더에 공급되고, 내부어드레스신호BX9-BX11은 매트선택회로에 공급된다. 즉, 어느 어레이블럭중의 1개의 워드선에 주목한 경우, (셀프)리프레시기간에 있어서 상기 1개의 워드선이 선택상태로 되므로 다음에 재차 상기 1개의 워드선이 선택상태로 될때까지의 기간을 상기 리프레시시간설정정보(리프레시주기의 정보)라 정의한다.

상기 매트선택회로에 대해서는 통상 액세스시에 최상위 비트의 내부어드레스신호BX12가 공급되어 있다. 리프레시모드에서는 이와 같은 내부어드레스신호BX12가 무효로 되어 내부어드레스신호BX12에 의한 메모리블럭의 선택기능이 무효로 되어 양쪽 모두 선택상태로 된다.

상기 PROM어레이로 부터의 4비트의 리드신호는 센스앰프를 통해서 래치회로에 유지된다. 특히 제한되지 않지만, 적응리프레시컨트롤러의 저소비전력화를 위해PROM은 상기 어드레스신호의 입력에 의해 4비트의 데이타가 리드되어 출력부의 래치에 유지되었으면 센스앰프를 포함해서 모든 회로가 비동작상태로 된다.

동일 도면에 있어서, 상기 PROM에서 리드된 4비트로 이루어지는 리프레시시간설정정보(category_0-3)은 m진 카운터의 분주펄스/T2와 AND게이트회로에 의해 논리곱이 취해지고, 이 AND게이트회로에 의해 상기 어레이블럭0-어레이블럭3의 각각에 대응한 리프레시금지신호inhibit_0-inhibit_3이 형성된다. 상기 리프레시금지신호inhibit _0은 어레이블럭0에 공급된다. 마찬가지로 나머지의 다른 리프레시금지신호inhibit_1-inhibit_3은 어레이블럭1-어레이블럭3에 각각 공급된다.

여기에서, 신호/T2는 그것이 로우레벨이 액티브레벨인 것을 나타내고 있다. 그러므로, 분주펄스/T2는 통상은 하이레벨이고, 상기 캐리신호CARRY를 m개 계수했을때 로우레벨로 된다. 상기 리프레시어드레스신호A0-A11에 의해 리프레시동작이 실행될때, 상기 리프레시시간설정정보(category_0)가 짧은 주기에 대응한 '0'(로우레벨)이면 무조건 리프레시금지신호inhibit_0이 '0'(로우레벨)으로 되어 리프레시동작이 실시된다.

이것에 대해서 예를들면 상기 리프레시시간설정정보(category-0)이 긴 주기에 대응한 '1'(하이레벨)이면 분주펄스/T2가 하이레벨인 기간에서는 리프레시금지신호inhibit_0을 '1'(하이레벨)로 해서 리프레시동작을 실행시키지 않도록 금지해서 그 리프레시사이클을 스킵시킨다. 상기 리프레시시간설정정보(category-0)이 긴 주기에 대응한 '1'(하이레벨)이라도 m회에 1회의 비율로 상기 분주펄스/T2가 로우레벨로 되므로 상기 AND게이트회로에 의해 상기 리프레시금지신호inhibit_0을 '0'(로우레벨)으로 한다. 이 때문에 리프레시시간설정정보(category-0)이 긴주기로 된 워드선에 있어서는 상기 분주펄스/T2로 설정된 시간간격에 의해 리프레시동작이 실시되게 된다.

다른 어레이블럭1-어레이블럭3에 있어서도 상기 리프레시시간설정정보(category_1-category_3)이 긴주기에 대응한 '1'(하이레벨)이면 분주펄스/t2가 하이레벨인 기간에서는 각각의 리프레시금지신호inhibit_1-inhibit_3이 '1'로 되어 리프레시동작을 실행시키지 않도록 금지시켜서 그 리프레시사이클을 스킵시키고, m회에 1회의 비율로 상기 분주펄스/T2차 로우 레벨로 되는 것에 따라서 상기 리프레시금지신호inhibit_1-inhibit_3이 강제적으로 로우레벨의 무효로 되는 결과, 상기 분주펄스/T2에 의해 설정된 시간간격에 의해 리프레시동작이 실시되게 된다.

본 실시예와 같이, 긴 주기에서의 리프레시동작을 실행할지 하지않을지의 제어를 어레이블럭0-3마다 하면 리프레시어드레스(A0-A11)에 의해 일괄해서 지정하는 것에 비해서 보다 작은 단위(워드선마다)로 리프레시시간을 설정할 수 있다. 이것에 의해 긴 주기로 리프레시를 실행하는 메모리셀의 비율이 증대하므로 리프레시에 필요한 전력을 보다 저감할 수 있다.

제2도에는 제1도의 1개의 어레이블럭에 대응한 1실시예의 개략 회로도가 도시되어 있다. 1개의 어레이블럭은 8개의 메모리메트MAT0-MAT7로 구성된다. 1개의 메모리매트MAT0이 대표로써 예시적으로 도시되어 있는 바와 같이 X디코더 워드드라이버에 의해 1개의 워드선WL의 선택신호가 형성된다. 이와 같은 워드선WL과 교차하도록 1쌍의 상보비트선BL,/BL이 배치된다. 다이나믹형 메모리셀은 어드레스선택용 MOSFETQm과 정보기억용 캐패시터Cs로 구성된다. 어드레스선택용 MOSFETQm의 게이트는 상기 워드선WL에 접속된다. 상기 MOSFETQm의 한쪽의 소오스, 드레인은 상기 한쪽의 비트선BL에 접속되고, 다른쪽의 소오스, 드레인은 상기 캐패시터Cs의 한쪽의 전극에 접속되어 있다.

상기 상보비트선BL,/BL은 공유 스위치MOSFETQ1과 Q2를 거쳐서 센스앰프에 접속된다. 센스앰프는 게이트와 드레인이 교차접속된 N채널형 MOSFETQ5, Q6 및 P채널형 MOSFETQ7, Q8로 구성된다. 상기 N채널형 MOSFETQ5와 P채널형 MOSFETQ7의 드레인은 한쪽의 비트선BL에 접속된다. N채널형 MOSFETQ6과 P채널형 MOSFETQ8의 드레인은 다른쪽의 비트선/BL에 접속된다. 그리고, 상기 N채널형 MOSFETQ5와 Q6의 공통화된 소오스는 상기 워드선WL과 평행하게 연장되는 공통소오스선CSN에 접속되고, P채널형 MOSFETQ7, Q8의 공통화된 소오스는 상기 워드선WL과 평행하게 연장되는 공통소오스선CSP에 접속된다. 상기 공통소오스선CSN과 CSP에는 센스앰프의 동작타이밍에 동기해서 센스앰프제어회로에서 회로의 접지전위와 전원전압VCC와 같은 동작전압이 부여된다.

상기 상보비트선BL,/BL에 대응된 센스앰프의 입출력노드에는 프리차지회로가 마련된다. 프리차지회로는 센스앰프의 양 입력을 단락하는 단락MOSFETQ11과 각각의 입출력노드에 VCC/2와 같은 하프프리차지전압HVC를 공급하는 MOSFETQ9와 Q10으로 구성된다. 이들 MOSFETQ9-Q11의 게이트에는 매트제어회로에 의해 형성된 프리차지신호/PC가 공급된다.

상기 X디코더에는 X-프리디코더에서 프리디코드신호AXi가 공급된다. 매트선택회로는 상기 8개의 메모리매트MAT0-MAT7중에서 1개의 메모리매트를 선택하는 매트선택신호MS0-MS7을 형성하고 각각의 메모리매트MAT0-MAT7에 공급한다.

이 실시예에서는 상기 8개의 메모리매트MAT0-MAT7로 이루어지는 어레이블럭에 대응해서 형성된 리프레시금지신호inhibit_k(k=0-3)이 인버터회로에 의해 반전되고, 리프레시금지신호INHIBIT로써 각 메모리매트MAT0-MAT7에 공급된다.

상기 대표로써 예시적으로 도시되어 있는 메모리매트MAT0에 있어서 상기 인버터회로에 의해 반전된 리프레시금지신호INHIBIT는 AND게이트회로G의 한쪽의 입력에 공급된다. 이 AND게이트회로G의 다른쪽의 입력에는 상기 매트선택신호MSO이 공급된다. 이 AND게이트회로G의 출력신호MSO'는 상기 X디코더, 매트제어회로, 센스앰프제어회로를 활성화시키는 제어신호로 된다.

예를들면 리프레시어드레스신호에 의해 매트선택회로가 매트선택신호 MSO을 발생시키고, X-프리디코더에 의해 형성된 프리디코드신호에 의해 메모리매트MAT0의 1개의 워드선을 지정했을때 상기 리프레시금지신호 inhibit_k가 로우레벨('0')이면 인버터회로에 의해 반전된 상기 리프레시금지신호INHIBIT가 하이레벨('1')로 되어 상기 AND게이트회로G의 게이트를 열도록 제어하므로, 상기 제어신호MSO'가 매트선택신호MSO의 하이레벨에 대응해서 하이레밸로 되고, 상기 X디코더, 매트제어회로, 센스앰프제어회로를 활성화시키고 상기 X디코더 워드드라이버에 의해 1개의 워드선을 선택해서 그것에 마련되는 메모리셀의 리프레시동작이 실행된다.

이것에 대해서 리프레시어드레스신호에 의해 매트선택회로가매트선택신호MSO을 발생시키고, X-프리디코더로 형성된 프리디코드신호에 의해 메모리매트MAT0의 1개의 워드선을 지정했을때 상기 리프레시금지신호INHIBIT가 로우레밸('0')이면 상기 AND게이트 회로G1이 게이트를 닫도록 제어되고 상기 매트선택신호MSO이 하이레벨의 선택레벨임에도 불구하고 AND게이트회로G의 출력신호MSO'가 로우레벨인채로 되고, 상기 X디코더, 매트제어회로, 센스앰프제어회로가 비활성상태인채로 되어 리프레시가 실행되지 않는다.

제3도에는 제2도의 1개의 어레이블럭의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 타이머회로에 의해 형성된 클럭신호 CLK의 로우레벨에 동기해서 내부로우어드레스스트로브신호/RAS가 로우레벨로 되어 리프레시의 기동이 걸린다. 또, 제1도의 m진카운터, 상기 m진카운터의 출력신호/T2를 받는 게이트, 제2도의 리프레시금지신호inhibit_k를 받는 인버터회로 및 AND게이트회로G에 의해 제어신호가 구성된다. 리프레시금지신호INHIBIT를 실선으로 나타낸 바와 같이 하이레벨이면 리프레시어드레스신호A0-A11에 대응해서 내부어드레스신호BXi, 그것을 해독해서 매트선택신호MSi와 프리디코드신호AXi가 형성된다. 그리고, 선택된 메모리매트에 있어서는 프리차지신호/PC가 로우레벨로 되어 프리차지동작이 정지시켜진다. 그후, 워드선WL이 선택레벨로 되고 센스앰프동작신호CSN이 로우레벨로, CSP가 하이레벨로 되어 센스앰프가 증폭동작을 개시해서 상기 워드선에 접속된 메모리셀의 기억정보를 증폭하여 리라이트를 실행해서 리프레시동작을 종료시킨다.

상기 리프레시금지신호INHIBIT를 점선으로 나타낸 바와 같이 로우레벨이면 리프레시어드레스신호A0-A11에 대응해서 내부어드레스신호BXi, 그것을 해독해서 매트선택신호MSi와 프리디코드신호AXi가 형성됨에도 불구하고 상기 매트선택신호MSi가 그것에 대응한 메모리매트MATi에 공급되지 않으므로 프리차지신호/PC는 하이레벨인체 프리차지동작을 유지하고, 워드선WL은 비선택레벨의 로우레벨로 고정되어 센스앰프동작신호CSN과 CSP도 모두 하프프리차지전압인채로 된다.

클럭신호CLK가 로우레벨에서 하이레벨로 상승할때, 다음의 리프레시동작에 사용되는 리프레시어드레스신호A0-A11의 인크리먼트동작이 실행되고, 그것에 대응해서 상기 PROM어레이에서 리드동작이 실행되고 상기 리프레시금지신호INHIBIT가 다음의 리프레시동작에 선행해서 출력된다. 이하, 상기 클럭신호CLK가 하이레벨에서 로우레벨로 변화한 타이밍에서 상기 신호/RAS가 로우레벨로 되고, 상기 리프레시금지신호INHIBIT에 대응해서 리프레시동작이 금지되므로 하지 않는 것이 결정된다.

제4도에는 상기 메모리매트에 마련되는 X디코더의 1실시예의 회로도가 도시되어 있다. 동일 도면에는 8개의 워드드라이버선택회로가 대표로써 예시적으로 도시되어 있다. 워드드라이버선택신호XDSO은 P채널형 MOSFETQ5와 N채널형 MOSFETQ6으로 이루어지는 CMOS인버터회로에 의해 형성된다. 이 CMOS인버터회로의 입력에는 디코더회로가 마련된다. 디코더회로는 P채널형의 프리차지MOSFETQ1과 프리디코드신호가 게이트에 공급된 N채널형 MOSFETQ2와 이러한 MOSFETQ2에 대해서 직렬로 마련되는 N채널형 MOSFETQ3으로 구성된다. 이 MOSFETQ3의 게이트에는 프리디코드신호AX2I가 공급되고, 나머지 7개의 워드드라이버선택회로의 동일한 N채널형 MOSFET에 대해서 공통으로 사용된다.

상기 N채널형 MOSFETQ3의 소오스에는 디스차지신호XDGB가 공급된다. 즉, 매트선택신호MS와 로우계의 타이밍신호R1이 NAND게이트회로G1과 인버터회로N1 및 인버터회로N2를 통해서 상기 디스차지신호XDGB가 형성된다. 상기 인버터회로N1의 출력이 프리차지신호PC로써 상기 P채널형의 프리차지MOSFETQ1의 게이트에 공급된다. 상기 매트선택신호MS는 상기 제2도의 실시예에서는 상기 AND게이트회로G에 의해 형성된 제어신호MSO에 대응한 신호이다.

이 실시예의 회로의 동작은 다음과 같다. 매트선택신호MS 또는 타이밍신호R1이 로우레벨일때 상기 프리차지신호PC가 로우레벨로 되고, P채널형의 프리차지MOSFETQ1등을 온상태로 해서 프리차지동작을 실행시킨다. 이것에 의해, 각 워드드라이버선택회로를 구성하는 CMOS인버터회로의 입력레벨이 하이레벨로 되므로, 각 워드드라이버선택신호XDSO-XDS7은 로우레벨의 비선택레벨로 되어 있다. 상기와 같은 프리차지신호PC가 로우레벨일때에는 상기 디스차지신호XDGB가 하이레벨로 되어 있고, 온상태의 프리차지MOSFETQ1과 프리디코드신호AX2i, AX5i에 의해 가령 MOSFETQ2, Q3이 온상태로 되어 있어도 직류전류가 흐르는 일은 없어 상기 프리차지전압을 확보할 수 있다.

상기 매트선택신호MS와 타이밍신호R1의 하이레벨에 의해, 상기 프리차지신호PC가 하이레벨로 되고 상기 프리차지MOSFETQ1등은 오프상태로 된다. 그리고, 상기 디스차지신호XDGB가 로우레벨로 변화하므로 상기 프리디코드신호AX2i와 A25i에 의해 지정되는 1개의 워드드라이버선택회로에 있어서 디스차지경로가 형성되어 로우레벨로 된다. 이것에 의해, 예를들면 워드드라이버선택 신호XDS7이 로우레벨에서 하이레벨의 선택레벨로 된다.

이때, 나머지의 워드드라이버선택회로에서는 로우레벨의 비선택신호에 의해 입력측과 전원전압VCC사이에 마련된 귀환용의 P채널형 MOSFETQ7이 온상태로 되어 그 입력레벨을 전원전압VCC레벨로 고정되는 래치동작을 실행한다. 즉, 나머지의 비선택의 워드드라이버선택회로에 있어서 상기 프리차지전압이 리크전류에 의해 저하하는 것에 의해 잘못해서 비선택의 워드드라이버를 선택하는 것을 방지하고 있다.

이 실시예의 회로에 있어서, 상기 매트선택신호MS를 상기와 같은 리프레시금지신호INHIBIT에 의해 로우레벨인채로 하는 것에 의해, 상기 타이밍신호R1이나 프리디코드신호AS2i나 AX5i가 발생되어도 디코더회로는 프리차지신호PC가 로우레벨인채의 프리차지동작으로 되어 워드드라이버선택신호가 발생되지 않으므로 워드선의 선택동작이 금지된다.

제5도에는 본 발명에 관한 다이나믹형 RAM에 있어서의 적응리프레시동작을 설명하기 위한 타이밍도가 도시되어 있다. 상기와 같이 짧은 주기에 대응된 워드선은 타이머회로에 의해 형성된 클럭신호CLK에 동기하고 어드레스카운터의 1사이클에 대응한 시간t1에 1회의 비율로 리프레시동작이 실시되고, 긴 주기에 대응된 워드선은 m회(/T2)에 1회의 비율로 리프레시동작이 실시된다. 이와 같이 해서 실질적인 전체 워드선에 대한 리프레시동작이 실행된다.

리프레시동작의 상세한 것은 확대해서 도시되어 있는 바와 같이, 클럭신호CLK의 로우레벨에 의해/RAS신호가 로우레벨로 되어 어드레스신호A0-A11에 의해 지정된 n-1번지의 워드선은 분주펄스/T2가 하이레벨이므로 PROM출력의 데이타래치로 부터의 리프레시시간설정정보(category)가 로우레벨이면 리프레시금지신호inhibit도 로우레벨로 되는 것에 따라서 선택되어 그것에 마련되는 메모리셀의 리프레시동작이 실행된다. 만약, 어드레스신호a0-a11에 의해 지정된 n-1번지의 워드선은 상기 리프레시 시간설정정보(category)가 하이레벨이면 신호inhibit도 하이레벨로 되므로 선택동작이 실행되지 않는 것에 의해 그것에 마련되는 메모리셀의 리프레시동작이 금지된다.

특히 제한되지 않지만, 상기 신호/RAS의 하이레벨로의 변화에 동기해서 리프레시어드레스카운터가 +1의 인크리먼트동작을 실행하고 리프레시어드레스가 n번지로 갱신된다. 그리고, 클럭신호CLK의 하이레벨로의 변화에 동기해서 이와 같은 n번지의 리프레시어드레스에 의해 PROM의 리드가 실시되어 리프레시동작에 선행해서 그 리프레시시간설정정보의 리드가 실행된다.

이 실시예에 있어서는 상기 리프레시어드레스에 의해 각 메모리매트에 있어서 리프레시동작이 실행되는 약4K비트로 이루어지는 메모리셀중에서 가장 짧은 정보유지시간인 것이 상기 타이머회로에 의해 형성된 클럭신호CLK의 m배보다 짧은 것은 짧은 주기로써 기억되고, 상기 m배보다 긴 것은 긴 주기로써 기억된다. 이때, 고신뢰성화를 위해 PROM셀을 미라이트의 상태로 한 것을 상기 짧은 주기의 정보(예를들면 '0')로 하고, 그것을 라이트상태로 한 것을 상기 긴 주기의 정보(예를들면 '1')로 한다.

상기 PROM을 후술하는 EPROM셀을 사용해서 구성한 경우, 라이트부족이나 데이타의 휘발화에 의해서 상기와 같이 '1'로 라이트된 정보가 잘못해서 '0'으로 리드되었다고 해도 긴 주기로 리프레시동작을 실행할 메모리셀이 짧은 주기로 리프레시될뿐 DRAM의 데이타유지동작 그 자체에는 아무런 악영향을 미치지 않으므로 고신뢰성으로 할 수 있다.

제6도와 제7도에는 본 발명이 적용되는 다이나믹형 RAM의 1실시예의 블럭도가 도시되어 있다. 제6도에는 메모리어레이와 그 주변선택회로가 도시되고, 제8도에는 어드레스버퍼나 입출력버퍼와 같은 입출력인터페이스부와 타이밍제어회로가 도시되어 있다.

제6도에 있어서, 2개의 메모리매트MAT0과 MAT1사이에 센스앰프SA01이 마련된다. 즉, 센스앰프SA01은 2개의 메모리매트MAT0과 MAT1에 대해서 선택적으로 사용되는 공유센스앰프로 된다. 샌스앰프SA01의 입출력부에는 도시하지 않지만 선택스위치가 마련되어 메모리매트MAT0 또는 MAT1의 상보비트선(또는 상보데이타선 또는 상보디지트선이라 불리우는 경우도 있다)에 접속된다.

다른 메모리매트MAT2, MAT3이나 MAT4, MAT5 및 MAT6, MAT7도 각각 1쌍으로 되어 각각에 센스앰프SA23, SA45 및 SA67이 공통으로 마련된다. 상기와 간은 합계8개의 메모리매트MAT0-MAT7과 4개의 센스앰프SA01-SA67에 의해 1개의 메모리어레이MARY0이 구성된다. 이 메모리어레이MARY0에 대해서 Y디코더YDEC가 마련된다. Y디코더YDEC를 사이에두고 대칭적으로 메모리어레이MARY1이 마련된다. 이 메모리어레이MARY1은 내부구성이 생략되어 있지만 상기 메모리어레이MARY0과 동일한 구성으로 된다.

각 메모리매트MAT0-MAT7에 있어서, 디코더XD0-XD7이 마련된다. 이들디코더XD0-XD7은 프리디코더회로XPD의 출력신호AXi를 해독해서 4개분의 워드선선택신호를 형성한다. 이 디코더XD0-XD7과 다음에 설명하는 매트제어회로MATCTRL01-MATCTRL67의 출력신호에 의해서 워드선의 선택신호를 형성하는 워드드라이버WD0-WD7이 마련된다. 이 워드드라이버에는 결함구제를 위한 예비의 워드선에 대응한 워드드라이버도 포함된다.

상기 1쌍의 메모리매트MAT0, MAT1에 대응해서 매트제어회로MATCTTL01이 마련된다. 다른 쌍으로 되는 메모리매트MAT2, MAT3-MAT6, MAT7에 대해서도 동일한 매트제어회로MATCTRL23, MATCTRL45, MATCTRL67이 마련된다. 매트제어회로MATCTRL01-MATCTRL67은 매트선택신호MSi와 신호XE 및 센스동작타이밍신호ΦSA 및 하위 2비트의 어드레스신호의 해독신호를 받아서 선택된 메모리매트에 대한 1개의 매트제어회로에 있어서 4개의 워드선중의 1개를 선택하는 선택신호XiB등을 출력한다.

이 이외에 매트제어회로MATCTRL01-MATCTRL67은 상기 선택된 메모리매트에 대응해서 좌우 어느 것인가의 메모리매트에 대응한 비트선 선택스위치를 온상태인채로 하고, 비선택의 메모리매트에 대응한 비트선 선택스위치를 오프상태로 하는 선택신호나 센스앰프의 증폭동작을 개시시키는 타이밍신호를 출력한다. 또, 후술하는 리프레시동작에 있어서의 대기시에는 센스앰프, 비트선 선택스위치중 어느 1개 또는 양쪽을 제어해서 비트선을 플로팅상태로 하는 기능이 마련된다.

불량워드선으로의 액세스가 실행되었을때에는 신호XE의 로우레벨에 의해 상기 선택신호XiB등의 출력이 금지되므로 불량워드선의 선택동작이 정지된다. 이것 대신에 용장회로측의 선택신호XRiB가 형성되므로 예비의 워드선이 선택상태로 된다.

제7도에 있어서, 타이밍제어회로TG는 외부단자에서 공급되는 로우어드레스스트로브신호/RAS, 컬럼어드레스스트로브신호/CAS, 라이트인에이블신호/WE 및 아웃풋인에이블신호/OE를 받아서 동작모드의 판정, 그것에 대응해서 내부회로의 동작에 필요한 각종 타이밍신호를 형성한다. 본 명세서 및 도면에서 /는 로우레벨이 액티브레벨인 것을 의미한다.

신호R1과 R3은 로우계의 내부타이밍신호로써, 후술하는 로우계의 선택동작을 위해 사용된다. 타이밍신호ΦXL은 로우계 어드레스를 페치해서 유지시키는 신호로써, 로우어드레스버퍼RAB에 공급된다. 즉, 로우어드레스버퍼RAB는 상기 타이밍신호ΦXL에 의해 어드레스단자A0-Ai에서 입력된 어드레스를 페치해서 래치회로에 유지시킨다.

타이밍신호ΦYL은 컬럼계 어드레스를 페치해서 유지시키는 신호로써, 컬럼어드레스버퍼CAB에 공급된다. 즉, 컬럼어드레스버퍼RAB는 상기 타이밍신호ΦYL에 의해 어드레스단자A0-Ai에서 입력된 어드레스를 페치해서 래치회로에 유지시킨다.

신호ΦREF는 리프레시모드일때 발생되는 신호로써, 로우어드레스버퍼의 입력부에 마련된 멀티플렉서AMX에 공급되어 리프레시모드일때 리프레시어드레스카운터회로RFC에 의해 형성된 리프레시용 어드레스신호로 전환되도록 제어한다. 리프레시어드레스카운터회로RFC는 타이밍제어회로TG에 포함되는 상기와 같은 타이머회로에 의해 형성된 리프레시용의 인크리먼트펄스(블럭신호CLK)ΦRC를 계수해서 리프레시어드레스신호를 생성한다. 이 실시예에서는 오토리프레시와 셀프리프레시를 갖게된다.

타이밍신호ΦX는 워드선 선택타이밍신호로써, 디코더XIB에 공급되어 하위2비트의 어드레스신호가 해독된 신호에 따라서 4종류의 워드선 선택타이밍신호XiB가 형성된다. 타이밍신호ΦY는 컬럼선택타이밍신호로써, 컬럼계 프리디코더YPD에 공급되어 컬럼선택신호AYix, AYjx, AYkx가 출력된다.

타이밍신호ΦW는 라이트동작을 지시하는 제어신호이고, 타이밍신호ΦR은 리드동작을 지시하는 제어신호이다. 이들, 타이밍신호ΦW와 ΦR은 입출력회로I/O에 공급되어 라이트동작시에는 입출력회로I/O에 포함되는 입력버퍼를 활성화화고 출력버퍼를 출력하이임피던스상태로 한다. 이것에 대해서 리드동작시에는 상기 출력버퍼를 활성화하고 입력버퍼를 출력하이임피던스상태로 한다.

타이밍신호ΦMS는 매트선택동작을 지시하는 신호로써, 로우어드레스버퍼RAB에 공급되고, 이 타이밍에 동기해서 매트선택신호MSi가 출력된다. 타이밍신호ΦSA는 센스앰프의 동작을 지시하는 신호이다. 이 타이밍신호ΦSA에 따라서 센스앰프의 활성화펄스가 형성되는 것 이외에 상보비트선의 프리차지종료동작이나 비선택의 메모리매트측의 비트선을 잘라내는 동작의 제어신호를 형성하는데에도 사용된다.

이 실시예에서는 로우계의 용장회로X-RED를 대표로써 예시적으로 나타내고 있다. 즉, 상기 회로X-RED는 불량어드레스를 기억시키는 기억회로와 어드레스비교회로를 포함하고 있다. 기억된 불량어드레스와 로우어드레스버퍼RAB에서 출력되는 내부어드레스신호BXi를 비교하여 불일치할때에는 신호XE를 하이레벨로 하고 신호XEB를 로우레벨로 해서 정규회로의 동작을 유효하게 한다. 상기 입력된 내부어드레스신호BXi와 기억된 불량어드레스가 일치하면 신호XE를 로우레벨로 해서 정규회로의 불량워드선의 선택동작을 금지시킴과 동시에 신호XEB를 하이레벨로 해서 1개의 예비워드선을 선택하는 선택신호XRiB를 출력시킨다.

제7도에서는 생략되어 있지만, 상기 로우계의 회로와 동일한 회로가 컬럼계에도 마련되어 있고, 그것에 의해서 불량비트선에 대한 메모리엑세스를 검출하면 컬럼디코더YD에 의한 불량비트선의 선택동작을 정지시키고, 그것 대신에 예비로 마련되어 있는 비트선을 선택하는 선택신호가 형성된다.

제8도에는 본 발명에 관한 다이나믹형 RAM의 메모리어레이부의 1실시예의 주요부 회로도가 도시되어 있다. 동일 도면에 있어서는 메모리매트MAT0의 4개의 워드선, 2쌍의 상보비트선과 이들과 관련된 센스앰프와 프리차지회로등이 대표로써 예시적으로 도시되고, 메모리매트MAT1은 블랙박스로 도시하고 있다. 또, 1쌍의 상보비트선BLL과 /BLL에 대응한 각 회로를 구성하는 MOSFET에 대표적으로 회로기호가 부가되어 있다.

다이나믹형 메모리셀은 어드레스선택용 MOSFETQm과 정보기억용 캐패시터Cs로 구성된다. 어드레스선택용 MOSFETQm의 게이트는 워드선WLi에 접속되고,이 MOSFETQm의 드레인이 비트선/BLL에 접속되고, 소오스에 정보기억용 캐패시터Cs가 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압VPL이 부여된다.

상기 비트선BLL과 /BLL은 동일도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량밸런스등을 취하기 위해 필요에 따라서 적절하게 교차시켜진다. 이와같은 상보비트선BLL과 /BLL은 스위치MOSFETQ1과 Q2에 의해 센스앰프의 입출력노드와 접속된다. 센스앰프는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형 MOSFETQ5, Q6 및 P채널형 MOSFETQ7, Q8로 구성된다. N채널형 MOSFETQ5와 Q6의 소오스는 공통소오스선CSN에 접속된다.

P채널형 MOSFETQ7과 Q8의 소오스는 공통소오스선CSP에 접속된다. 공통소오스선CSP에 예시적으로 도시되어 있는 바와 같이, P채널형 MOSFET의 파워스위치MOSFETQ14가 마련되어 타이밍신호ΦSAP가 로우레벨로 되면 MOSFETQ14가 온상태로 되어 센스앰프의 동작에 필요한 전압공급을 실행한다. N채널형 MOSFETQ5와 Q6에 대응한 공통소오스선CSN에는 도시하지 않은 N채널형 MOSFET가 마련되고, 선의 동작타이밍에 회로의 접지전위를 공급한다.

이들 센스앰프를 활성화시키는 파워스위치MOSFET는 안정적인 센스동작을 실행시키기 위해 센스앰프가 증폭동작을 개시한 시점에서는 비교적 작은 전류밖에 공급할 수 없는 파워스위치MOSFET를 온상태로 하고, 센스앰프의 증폭동작에 의해서 비트선BLL과 /BLL의 전위차가 어느 정도로 크게 된 시점에서 큰 전류를 흐르게 하는 파워스위치MOSFET를 온상태로 하는 등해서 증폭동작을 단계적으로 실행하게 된다.

상기 센스앰프의 입출력노드에는 상보비트선을 단락시키는 MOSFETQ11과 상보비트선에 하프프리차지전압HVC를 공급하는 스위치MOSFETQ9,Q11로 이루어지는 프리차지회로가 마련된다. 이들 MOSFETQ9-Q11의 게이트에는 공통으로 프리차지신호PCB가 공급된다. MOSFETQ12와 Q13은 컬럼선택신호YS에 의해 스위치제어되는 컬럼스위치를 구성한다. 이 실시예에서는 1개의 컬럼선택신호YS에 의해 4쌍의 비트선을 선택할 수 있게 된다. 그러므로, 상기 컬럼선택신호YS는 동일도면에 예시적으로 도시되어 있는 2쌍의 비트선과 도시하지 않은 나머지 2쌍의 비트선에 대응한 4개의 센스앰프의 입출력노드에 마련된 컬럼스위치를 구성하는 MOSFET의 게이트에 공통으로 공급되고, 이와 같은 스위치MOSFET를 거쳐서 4쌍의 비트선과 4쌍의 입출력선 I/O가 각각 접속된다.

제9도와 제10도에는 본 발명이 적용되는 다이나믹형 RAM의 1실시예의 메모리어레이의 레이아우트도가 도시되어 있다. 이 실시예의 다이나믹형 RAM은 상기와 같이 약64M비트와 같은 기억용량을 갖게 된다. 제9도와 제10도에는 가로로 긴 칩의 좌우전반(L,R)씩의 레이아우트도가 도시되고, 상기 가로로 긴 칩에 있어서의 중앙부분에 마련되는 Y구제회로가 양 도면에 중복해서 도시되어 있다.

2개의 메모리매트를 중심으로 해서 센스앰프와 입출력선(SA&I/O)가 마련된다. 어드레스할당은 상측U와 하측L에 X어드레스의 최상위비트/X12와 X12가 할당된다. 상기와 같은 Y디코더YDEC를 중심으로 해서 8개씩의 2군으로 분할된 메모리매트에 어드레스신호/X11과 X11이 할당된다. 동일도면에는 X11에 의해 지정되는 하측 절반이 생략되어 있다. 상기 2군으로 분할된 8개의 메모리매트는 4개씩으로 분할되어 /X10과 X10이 할당된다. 동일 도면에서는 하측L의 4개의 메모리매트에 할당되는 어드레스X10이 대소로써 예시적으로 도시되어 있다. 그리고, 동일도면에서는 생략되어 있지만 센스앰프를 중심으로 해서 분할된 2개씩의 메모리매트에는 /X9와 X9가 할당되고, 센스앰프를 중심으로 해서 분할된 메모리매트에는/X8과 X8이 할당된다.

칩의 세로방향(상하)에 마련된 로우디코더XDEC 및 어레이제어회로ARYCTR L 및 매트외부의 입출력선I/O는 상기 제1도에 있어서의 워드드라이버WD, 디코더XD 및 매트제어회로MATCTRL과 매트외부의 입출력선으로 구성된다. 칩의 긴쪽방향의 중앙부에는 어드레스측과 I/O측의 입력버퍼나 출력버퍼등의 입출력인터페이스회로가 마련된다.

메모리매트에 붙여진 화살표는 어드레스의 방향을 나타내고 있다. 즉, 리프레시의 순서는 동일도면에서는 위에서 아래방향으로 순차로 실행된다. 동일도면의 화살표의 방향으로 순차로 리프레시를 실행하도록 하면 8192사이클로 되어 메모리액세스가 제한되므로 예를들면 어드레스X12에 의해 지정되는 메모리매트를 동시에 선택하도록해서 상기와 같은 4개의 어레이블럭으로 분할해서 각각의 워드선마다 리프레시금지신호를 할당함과 동시에 4096(약4K)사이클에서 모든 리프레시를 종료시킨다. 즉, 제1도의 4개의 어레이블럭0-3은 상기 어드레스X12가 무효로 되는 것에 의해 제9도(L측)의 상측U와 하측L에서 2개의 어레이블럭0과 1에 대응되고, 제10도(R측)의 상측U와 하측L에서 2개의 어레이블럭2와 3에 대응된다.

컬럼방향의 어드레스할당은 Y구제회로를 사이에 두고 좌측과 우측에 Y어드레스의 최상위비트/Y12와 Y12가 할당된다. 상기와 같은 X디코더XDEC등을 중심으로 해서 좌우로 분할된 메모리매트에는 어드레스신호/Y11과 Y11이 할당된다. 그리고, 1개의 메모리매트내에 있어서 /X10과 X10이 할당된다. 상기와 같이 메모리매트내에서는 4쌍의 비트선이 동시에 선택되므로 그중 어느 1개를 최종적으로 선택할때에는 Y9와 Y8 또는 최하위의 2비트Y O과 Y 1이 사응된다. 이것에 의해, Y방향에 있어서도 전체로써 X방향에 대응해서 약8K의 어드레스할당이 실행된다.

제11도에는 본 발명에 관한 다이나믹형 RAM의 다른 1실시예의 개략 레이아우트도가 도시되어 있다. 이 실시예의 다이나믹형 RAM은 특히 제한되지 않지만 상기와 마찬가지로 64Mb의 기억용량을 갖게 된다. 메모리어레이는 전체로써 8개로 분할된다. 반도체칩의 긴쪽방향에 대해서 좌우로 4개씩의 메모리어레이가 분할되어 중앙부분에 동일도면에서는 생략되어 있지만 어드레스입력회로, 데이타입출력회로등의 입출력인터페이스회로가 마련된다.

상술한 바와 같이 반도체칩의 긴쪽방향에 대해서 좌우에 4개씩으로 분할된 메모리어레이는 2개씩 조로 되어 배치된다. 이와 같이 2개씩 조로 되어 배치된 2개의 메모리어레이는 그 중앙부분에 메인워드드라이버가 배치된다. 이 메인워드드라이버는 그것을 중심으로 해서 상하로 분할된 2개의 메모리어레이에 대응해서 마련된다. 메인워드드라이버는 상기 1개의 메모리어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 1개의 메모리어레이는 상기 메인워드선방향으로 2K비트, 그것과 직교하는 도시하지 않은 상보비트선(또는 데이타선이라 한다)방향으로 4K비트의 기억용량을 구성하는 다이나믹형 메모리셀이 접속된다. 이와 같은 메모리어레이가 전체 8개 마련되므로 전체 8×2K×4K=64M비트와 같은 대기억용량을 갖게 된다.

상기 1개의 메모리어레이는 메인워드선방향에 대해서 8개로 분할된다. 이와 같이 분할된 메모리블럭마다 서브워드드라이버가 마련된다. 서브워드드라이버는 메인워드선에 대해서 1/8의 길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 매인워드선의 수를 줄이기 위해, 즉 메인워드선의 배선피치를 느슨하게 하기 위해 특히 제한되지 않지만 1개의 메인워드선에 대해서 상보비트선방향으로 4개로 이루어지는 서브워드선을 배치한다. 이와 같이 메인워드선방향으로는 8개로 분할되고, 상보비트선방향에 대해서 4개씩이 할당된 서브워드선중에서 1개의 서브워드선을 선택하기 위해 서브워드선택선 드라이버가 배치된다. 이 서브워드선택선 드라이버는 상기 서브워드드라이버의 배열방향으로 연장되는 4개의 서브워드선택선중에서 1개를 선택하는 선택신호를 형성한다.

이것에 의해, 상기 1개의 메모리어레이에 착안하면 1개의 메인워드선에 할당되는 8개의 메모리블럭중 선택할 메모리셀이 포함되는 1개의 메모리블럭에 대응한 서브워드드라이버에 있어서 1개의 서브워드선택선이 선택되는 결과, 1개의 메인워드선에 속하는 8×4=32개의 서브워드선중에서 1개의 서브워드선이 선택된다. 상기와 같이 메인워드선방향으로 2K(2048)의 메모리셀이 마련되므로 1개의 서브워드선에는 2048/8=256개의 메모리셀이 접속되게 된다.

제12도에는 상기 다이나믹형 RAM의 1실시예의 레이아우트도가 도시되어 있다. 동일 도면에 있어서는 본 발명에 관한 다이나믹형 RAM의 이해를 돕기 위해 말하자면 컬럼계의 중요한 회로블럭인 센스앰프SA나 컬럼디코더의 배치가 도시되어 있다. 동일 도면에 있어서, MWD는 상기 메인워드드라이버, SWD는 서브워드드라이버, SA는 센스앰프, COLUMN DEC는 컬럼디코더이다. 그리고, 2개의 메모리어레이사이에 배치된 ACTRL은 어레이제어회로로써, 어드레스디코더나 동작에 필요한 타이밍신호를 공급한다.

상기와 같이 1개의 메모리어레이는 상보비트선방향에 대해서, 4K비트의 기억용량을 갖는다. 그러나, 1개의 상보비트선에 대해서 4K의 메모리셀을 접속하면 상보비트선의 기생용량이 증대하여 미세한 정보기억용 캐패시터와의 용량비에 의해 리드되는 신호레벨이 얻어지지 않게 되므로 상보비트선방향에 대해서도 8분할된다. 즉, 굵은 검은선으로 표시된 센스앰프SA에 의해 상보비트선이 8분할로 분할된다. 특히 제한되지 않지만, 후술하는 바와 같이 센스앰프SA는 공유센스방식에 의해 구성되고, 메모리어레이의 양끝에 배치되는 센스앰프를 제외하고 센스앰프를 중심으로 해서 좌우에 상보비트선이 마련되고, 좌우 어느쪽인가의 상보비트선에 선택적으로 접속된다.

제13도에는 상기 메모리어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면에 있어서는 대표로써 2개의 메인워드선MWLO과 MWL1이 도시되어 있다. 이들 메인워드선MWL0은 메인워드드라이버MWD0에 의해 선택된다. 동일한 메인워드드라이버에 의해 메인워드선MWL1도 선택된다.

상기 1개의 메인워드선MWL0에는 그것의 연장방향에 대해서 8조의 서브워드선이 마련된다. 동일도면에는 그중 2조의 서브워드선이 대표로써 예시적으로 도시되어 있다. 서브워드선은 우수0-6과 기수1-7의 합계8개의 서브워드선이 1개의 메모리블럭에 교대로 배치된다. 메인워드드라이버에 인접하는 우수0-6과 메인워드선의 먼끝쪽(워드드라이버의 반대쪽)에 배치되는 기수1-7을 제외하고 메모리블럭사이에 배치되는 서브워드드라이버는 그것을 중심으로 한 좌우의 메모리블럭의 서브워드선의선택신호를 형성한다.

이것에 의해, 상기와 같이 메모리블럭으로써는 8블럭으로 분할되지만 상기와 같이 실질적으로 서브워드드라이버에 의해 2개의 메모리블럭에 대응한 서브워드선이 동시에 선택되므로 실질적으로는 4블럭으로 분할되게 된다. 상기와 같이 서브워드선을 우수0-6과 기수1-7로 분할하고, 각각 메모리블럭의 양쪽에 서브워드드라이버를 배치하는 구성에서는 메모리셀의 배치에 맞춰서 고밀도로 배치되는 서브워드선SWL의 실질적인 피치를 서브워드드라이버중에서 2배로 완화할 수 있어 서브워드드라이버와 서브워드선을 효율좋게 레이아우트할 수 있다.

상기 서브워드드라이버는 4개의 서브워드선0-6(1-7)에 대해서 공통으로 선택신호를 공급한다. 또, 인버터회로를 거친 반전신호를 공급한다. 상기 4개의 서브워드선중에서 1개의 서브워드선을 선택하기 위한 서브워드선택선FX가 마련된다. 서브워드선택선은 FX0-FX7의 8개로 구성되고, 그중 우수FX0-FX6이 상기 우수열의 서브워드드라이버0-6에 공급되고, 그중 기수FX1-FX7이 상기 기수열의 서브워드드라이버1-7에 공급된다. 특히 제한되지 않지만, 서브워드선택선FX0-FX7은 어레이의 주변부에서 제2층째의 금속배선층M2에 의해 형성되고, 마찬가지로 제2층째의 금속배선층M2에 의해 구성되는 메인워드선MWL0-MWLn이 교차하는 부분에서는 제3층째의 금속배선층M3에 의해 구성된다.

제14도에는 상기 메모리어레이의 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면에 있어서는 대표로써 1개의 메인워드선MWL이 도시되어 있다. 이 메인워드선MWL은 메인워드드라이버MWD에 의해 선택된다. 상기 메인워드드라이버에 인접해서 상기 우수서브워드선에 대응한 서브워드드라이버SWD가 마련된다.

동일도면에서는 생략되어 있지만 상기 메인워드선MWL과 평행하게 배치되는 서브워드선과 직교하도록 상보비트선(Pair Bit Line)이 마련된다. 이 실시예에서는 특히 제한되지 않지만 상보비트선도 우수열과 기수열로 분할되고, 각각에 대응해서 메모리블럭(메모리어레이)를 중심으로 해서 좌우로 센스앰프SA가 분할된다. 센스앰프SA는 상기와 같이 공유센스방식으로 되지만 끝부의 센스앰프SA에서는 실질적으로 한쪽에밖에 상보비트선이 마련되어 있지 않지만, 후술하는 공유스위치MOSFET를 거쳐서 상보비트선과 접속된다.

상기와 같이 메모리블럭의 양쪽에 센스앰프SA를 분산해서 배치하는 구성에서는 기수열과 우수열로 상보비트선이 분할되므로 센스앰프열의 피치를 느슨하게 할 수 있다. 반대로 말하면 고밀도로 상보비트선을 배치하면서 센스앰프SA를 형성하는 소자에리어를 확보할 수 있게 된다. 상기 센스앰프SA의 배열에 따라서 입출력선이 배치된다. 이 입출력선은 컬럼스위치를 거쳐서 상기 상보 비트선에 접속된다. 컬럼스위치는 스위치MOSFET로 구성된다. 이 스위치MOSFET의 게이트는 컬럼디코더COLUMN DECORDER의 선택신호가 전달되는 컬럼선택선YS에 접속된다.

이 실시예에서도 어레이블럭은 상기와 같이 분할해서 구성된다. 또, 1개의 메인워드선에 대해서 4개의 서브워드선을 동시에 선택상태로 하면 리프레시사이클을 1/4로 단축할 수 있다. 즉, 1024사이클에 의해 1주기의 리프레시를 실행하도록 할 수 있다. 상기와 같이 4개의 서브워드선을 동시에 선택상태로 하기 위해서는 최하위비트의 어드레스A0과 A11을 무효로 하면 좋다.

제15도에는 본 발명에 관한 DRAM의 다른 1실시예의 개략블럭도가 도시되어 있다. 이 실시예에서는 장기간으로 되는 리프레시주기가 T2,T3 및 T4와 같이 여러종류 마련된다. 즉, 상술한 바와 같이, DRAM에 마련된 메모리셀의 정보유지시간은 짧은 것 부터 긴것까지 연속적으로 분포하는 것으로써, 최적화를 더욱 도모하기 위해 메모리셀이 갖는 정보유지시간을 가능한한 유효하게 이용하도록 여러종류의 최적주기로 각각의 리프레시를 할 수 있도록 하는 것이다.

타이머회로에서는 상기와 마찬가지로 메모리셀중에서 가장 짧은 정보유지시간을 갖는 것에 맞춘 블럭신호CLK가 형성된다. 이것을 기준으로 해서 어드레스카운터의 캐리신호CARRY를 제1,제2 및 제3의 각 단의 분주회로에 의해 각각이 1/m1,1/m2 및 1/m3과 같은 각 분주비에 의해 순차로 분주해서 분주펄스/T2,/T3 및 /T4를 각각 형성한다. 여기에서, 어드레스카운터의 1사이클, 즉 캐리신호CARRY의 1주기를 t1로 하면 제1의 분주회로의 분주펄스/T2의 주기t2는 m1×t1로 설정된다. 제2의 분주회로의 분주펄스/T3의 주기t3은 m2×t2(=m1×m2×t1)로 설정된다. 그리고, 제3의 분주회로의 분주펄스/T4의 주기t4는 m3×t3(=m1×m2×m3×t1)로 설정된다.

상기와 같은 짧은 주기를 포함해서 3종류의 긴 주기에 대응해서 PROM에 기억되는 리프레시시간설정정보(category)는 2비트를 단위로 해서 실행된다. 예를들면 2비트의 기억정보가 '0','0'이면 짧은 주기로 되고, '0','1'이면 분주펄스/T2에 대응된 긴주기로 되고, '1','0'이면 분주펄스/T3에 대응된 긴 주기로 되고, '1','1'이면 분주펄스/T4에 대응된 긴 주기로 된다.

상기와 같은 리프레시시간설정정보(category)는 논리회로LOG에 의해 디코드되고, 상기 각 분주펄스/T2,/T3 및 /T4와 각각 상기와 마찬가지로 논리곱이 취해져 상기와 마찬가지로 해서 대응하는 분주펄스에 의해 지정된 시간비율로 대응하는 리프레시 시간설정정보를 무효로 한다. 이와 같은 각 신호의 논리합신호가 리프레시금지신호(inhibit)로써 상기와 같은 매트선택신호/MS의 유효/무효를 제어한다. 즉, 분주펄스/T2에 대응된 리프레시시간설정정보가 설정된 워드선은 t2의 주기로 리프레시가 실행되고, 분주펄스/T3에 대응된 리프레시시간설정정보가 설정된 워드선은 t3의 주기로 리프레시가 실행되고, 분주펄스/T4에 대응된 리프레시시간설정정보가 설정된 워드선은 t4의 주기로 리프레시가 실행된다.

이 구성에서는 짧은 것부터 긴것까지 연속적으로 분포하는 정보유지시간을 갖는 메모리셀에 대해서 각 메모리셀이 갖는 정보유지시간에 대응해서 긴 주기에서의 리프레시동작을 실행하도록 할 수 있으므로 한층 저소비전력화가 가능하게 된다.

제16도에는 본 발명에 관한 DRAM에 탑재되는 적응리프레시컨트롤러의 PROM어레이에 사용되는 메모리셀의 1실시예의 구성도가 도시되어 있다. 이 실시예에서는 메모리셀로써 플로팅게이트와 제어게이트를 갖는 불휘발성 메모리셀이 이용되고, 플로팅게이트에 전하를 주입해서 그 임계값전압을 변화시켜서 정보기억을 실행시키게 된다.

이 실시예에서는 DRAM의 제조프로세스를 이용해서 상기와 같은 불휘발성 메모리셀을 형성하기 위해 게이트가 단층 폴리실리콘층에 의해 구성된다. 동일도면 (A)에는 NMOS방식의 것이 도시되고, (B)에는 PMOS방식의 것이 도시되어 있다.

(A) NMOS방식에서는 n⁺형의 소오스,드레인의 확산층을 사이에 두는 반도체영역상의 양은 게이트절연막상에 플로팅게이트(Floating Gate)가 형성된다. 이 단층의 플로팅게이트는 소자분리용의 필드절연막을 사이에 둔 인접하는 소자형성영역까지 연장해서 형성된다. 이 소자형성영역에는 n⁺형의 확산층으로 이루어지는 제어게이트(Control Gate)가 형성된다. 이 제어게이트는 워드선WL을 겸하고 있다.

(B) PMOS방식에서는 상기와 마찬가지로 n⁺형의 소오스, 드레인의 확산층을 사이에 두는 반도체영역상의 얇은 게이트절연막상에 플로팅게이트가 형성된다. 이 플로팅게이트는 소자분리용의 필드 절연막을 사이에둔 인접하는 소자형성영역까지 연장해서 형성된다. 이 소자형성영역은 n형의 웰영역으로 되어 있고, p⁺형의 확산층으로 이루어지는 제어게이트가 형성된다. 이 제어게이트는 상기와 마찬가지로 워드선WL을 겸하고 있다. 이 PMOS방식에서는 제어게이트를 n형 웰영역에 형성하므로 소자분리용의 필드절연막의 피치가 넓어지는 결과 NMOS방식보다 메모리셀의 사이즈가 약간 커진다 .

상기와 같은 단층게이트구조로 하는 것에 의해 DRAM의 제조프로세스를 그대로 이용하고, 즉 DRAM본체부와 동일한 제조프로세스에 의해 적응리프레시컨트롤러를 구성하는 PROM을 형성할 수 있다. 이 PROM은 워드선마다의 정보유지시간에 대응해서 1회 한도의 리프레시시간설정정보가 라이트된다. 그러므로, 통상의 EPROM과 같이 자외선소거용 창은 불필요하게 된다.

제17도에는 상기 PROM의 1실시예의 개략회로도가 도시되어 있다. 워드선WL은 제어게이트에 접속된다. 메모리셀의 소오스는 회로의 접지전위에 접속되고, 드레인은 데이타선DL에 접속된다. 워드선에는 고저항값을 갖도록 된 부하MOSFETQ4가 마련된다. 이 MOSFETQ4는 특허 제한되지 않지만 P채널형 MOSFET로 이루어지고, 소오스에는 라이트동작시에 고전압으로 되는 전원단자V3에 접속된다. 상기 워드선WL은 게이트에 정상적으로 전원전압V2가 부여된 N채널형 MOSFETQ3을 거쳐서 워드드라이버의 출력단자에 접속된다. 워드드라이버는 P채널형 MOSFETQ1과 N채널형 MOSFETQ2로 이루어지는 CMOS인버터회로에 의해 구성된다. 이 워드드라이버의 동작전압V1은 특히 제한되지 않지만 상기 전원전압V2와 동일한 전압으로 된다.

리드동작시에 전원단자V3은 회로의 접지전위 또는 전원전압으로 되므로 P채널형 MOSFETQ4는 실질적으로 오프상태로 된다. 이것에 의해, 워드선WL은 워드드라이버의 출력신호의 하이레벨과 로우레벨에 대응해서 하이레벨과 로우레벨로 된다. 단, 워드선의 하이레벨은 워드드라이버의 출력하이레벨에 대해서 N채널형 MOSFETQ3의 임계값전압분만큼 낮은 레벨로 된다.

라이트동작시에 전원단자V3에는 약12V와 같은 높은 전압이 공급된다. 워드드라이버의 출력신호가 로우레벨일때에는 MOSFETQ2의 콘덕턴스가 상기 MOSFETQ4에 비해서 충분히 작으므로 워드선WL을 로우레벨로 한다. 이것에 대해서 워드드라이버의 출력신호가 하이레벨로 되면 MOSFETQ3이 오프상태로 되고 워드선WL은 고저항으로써의 MOSFETQ4에 의해 전압V3에 대응해서 약12V와 같은 고전압으로 된다. 이때, 데이타선DL에 하이레벨의 라이트신호가 공급되고 있으면 메모리셀이 온상태로 되고 드레인근방에서 고전계료 발생한 핫전자가 플로팅게이트에 주입되어 라이트동작이 실행된다. 만약, 데이타선DL이 로우레벨이면 메모리셀에 전류가 흐르지 않으므로 상기와 같은 라이트동작이 실행되지 않는다.

상기와 같이 플로팅게이트에 전하가 주입된 메모리셀은 상기와 같은 리드동작에 있어서 워드선WL의 선택레벨에 대해서 높은 임계값 전압을 갖게 된다. 이것에 의해, 워드드라이버에 의해 워드선이 하이레벨로 됨에도 불구하고 메모리셀은 오프상태로 되어 메모리전류가 흐르지 않는다. 상기 플로팅게이트로의 전하의 주입의 유무에 대응한 메모리셀의 오프상태/온상태에 대응한 메모리전류의 유무를 센스앰프에 의해 센스해서 '0' 또는 '1'의 리드신호가 얻어진다.

제18도에는 상기 PROM의 다른 1실시예의 개략 회로도가 도시되어 있다. 이 실시예예서는 워드드라이버의 구성이 상기 실시예와는 다르게 된다. 리드동작시에는 신호/WE의 하이레벨에 의해 게이트에 전원전압VCC가 공급된 N채널형 MOSFETQ3의 소오스가 로우레벨로 되므로 이와 같은 MOSFETQ3이 온상태로 되어 P채널형 MOSFETQ2의 게이트에 상기 로우레벨을 전달한다. N채널형 MOSFETQ1의 게이트에는 정상적으로 전원전압VCC가 공급되고 있으므로 온상태로 되어 있다. 그러므로, 상기와 동일한 워드드라이버를 구성하는 CMOS인버터회로의 출력신호가 그대로 워드선WL에 전달된다.

리드동작시에 신호/WE의 로우레밸에 의해 로우레벨의 선택신호가 공급되었을때에는 게이트에 전원전압VCC가 공급된 N채널형 MOSFETQ3의 소오스가 하이레벨로 되므로 이와 같은 MOSFETQ3이 오프상태로 되고, P채널형 MOSFETQ2의 게이트에는 P채널형 MOSFETQ5를 통해서 고전압이 공급되므로 마찬가지로 오프상태로 된다. N채널형 MOSFETQ1의 게이트에는 정상적으로 전원전압VCC가 공급되어 있으므로 온상태로 되어 있고 상기 워드드라이버의 출력신호의 하이레벨에 의해 오프상태로 된다. 그러므로, 워드선WL은 P채널형 MOSFETQ4를 통해서 라이트용 고전압VPP가 전달된다.

만약, 워드드라이버의 입력에 하이레벨의 비선택신호가 공급되었으면 NOR게이트회로의 출력이 로우레벨로 되고 N채널형 MOSFETQ3을 온상태로 한다. 이것에 의해, P채널형 MOSFETQ3이 온상태로 되고 워드드라이버의 출력신호의 로우레벨을 워드선WL에 전달한다. P채널형 MOSFETQ4나 Q5는 그 온저항값이 상기 워드드라이버를 구성하는 N채널형 MOSFET에 비해서 크게 되어 있으므로 상기와 같이 워드선WL은 워드드라이버의 출력신호에 대응해서 로우레벨로 된다. 메모리셀에 대한 라이트동작과 리드동작은 상기와 동일하므로 그 설명은 생략한다.

제19도에는 상기 PROM의 다른 1실시예의 개략 회로도가 도시되어 있다. 이 실시예에서는 기억정보로써 퓨즈(FUSE)가 이용된다. 메모리셀은 소오스가 회로의 접지전위에 접속되고, 게이트가 워드선에 접속되고, 드레인과 데이타선사이에 퓨즈가 마련된 MOSFET에 의해 구성된다. 이 퓨즈는 특히 제한되지 않지만 레이저광선과 같은 에너지선을 선택적으로 조사해서 절단된다.

상기 워드선WL0-WL7등은 X디코더(X-DECODER)에 의해 선택되고, 데이타선은 컬럼스위치를 거쳐서 센스앰프SA의 입력선(공통데이타선)에 선택적으로 접속된다.이러한 컬럼스위치를 구성하는 MOSFET의 게이트에는 Y디코더(Y-DECODER)에 의해 형성된 선택신호YS0-YS11등이 공급된다.

센스앰프SA의 입력선(공통데이타선)에는 프리차지MOSFET가 마련된다. 이 실시예의 PROM에서는 비선택기간에 신호PC의 하이레벨에 의해 P채널형의 프리차지MOSFET가 온상태로 되어 공통데이타선을 전원전압VCC와 같은 하이레벨로 차지업하고 있다. 선택된 워드선과 데이타선의 교점에 마련된 메모리셀의 퓨즈가 절단되어 있으면 상기 공통데이타선의 디스차지경로가 형성되지 않으므로 하이레벨인채로 되고, 센스앰프SA를 구성하는 인버터회로의 출력신호가 로우레벨로 된다. 이 로우레벨의 출력신호를 받아서 입력측에 마련된 P채널형 MOSFET가 온상태로 되어 상기 플로팅상태에서 하이레벨로 되어 있는 공통데이타선을 하이레벨로 한다고 하는 래치를 건다.

선택된 워드선과 데이타선의 교점에 마련된 메모리셀의 퓨즈가 절단되지 않은 상태라면 상기 공통데이타선은 상기 컬럼스위치MOSFET, 데이타선 및 메모리셀의 퓨즈와 MOSFET로 이루어지는 디스차지경로가 형성되어 로우레벨로 된다. 센스앰프SA를 구성하는 인버터회로는 이와 같은 입력신호에 로우레벨에 의해 출력신호를 하이레벨로 한다. 이와 같은 하이레벨의 리드출력일때에는 상기 디스차지경로에 의해 공통데이타선은 로우레벨로 고정되어 있으므로 센스앰프SA에서는 상기와 같은 래치동작을 실행하는 회로를 준비할 필요는 없다.

제20도에는 상기 제19도의 실시예에 있어서의 2개분의 메모리셀의 1실시예의 구성도가 도시되어 있다. 동일도면(A)에는 2층째와 3층재의 금속층M2와 M3 및 스루홀TH2의 패턴도가 도시되고, (B)에는 1층째의 금속층M1, 1층째의 폴리실리콘층FG, 스루홀TH1 및 콘택트홀CNT의 패턴도가 도시되어 있다. 동일도면의 (A)와 (B)는 실제로 중첩되어 구성되지만 도면이 복잡하게 되므로 상기와 같이 (A),(B)의 2개로 분할해서 도시되어 있다.

퓨즈는 레이저광선등의 조사에 의해 절단을 가능하게 하기 위해 최상층의 금속층(알루미늄등)에 의해 형성된다. 퓨즈의 양끝은 스루홀TH2에 의해 2층째의 금속층M2에 인도되고, 상부에서는 데이타선DL에 접속된다. 즉, 2층째의 금속층M2는 1층째의 금속층M1을 거쳐서 1층째의 폴리실리콘층FG로 이루어지는 세로방향으로 연장하도록 된 데이타선DL에 접속된다. 워드선은 1층째의 금속층M1에 의해 구성되고, 가로방향으로 연장하도록 형성된다. 이 금속층M1은 MOSFET의 게이트전극을 구성하는 1층째의 폴리실리콘층FG에 접속된다.

상기 퓨즈를 구성하는 3층째의 금속층M3은 하부에서 상기와 마찬가지로 2층째의 금속층M2에 접속되고, 또 1층째의 금속층을 거쳐서 드레인의 확산층에 접속된다. 소오스확산층은 상기 2개의 MOSFET에 대해서 공통화되어 있고, 접지전위GND가 부여된다.

제21도에는 본 발명에 관한 DRAM의 1실시예의 개략 레이아우트도가 도시되어 있다. 이 실시예에서는 특히 제한되지 않지만 적응 리프레시컨트롤러에 마련되는 PROM은 상기와 같은 퓨즈를 사용해서 구성된다. 이 PROM은 워드선을 길게 형성해서 데이타선에 접속되는 메모리셀의 수를 수개정도로 작게 해서 워드선 방향으로 가늘고 긴 레이아우트구성으로 한다. 이것에 의해 메모리칩의 긴쪽방향의 한쪽끝에 마련된다. 이것에 의해, 메모리칩의 사이즈를 긴쪽방향으로 약 0.1351mm정도 크게 하는 것만으로 좋다.

이 실시예에서는 리플레시어드레스신호A0-A11이 메모리칩의 중앙부분의 에리어를 긴쪽방향으로 적응리프레시컨트롤러가 형성된 끝부를 향하는 배선에 의해 공급되고, 이러한 컨트롤러에서 출력되는 리프레시금지신호inhibit_0-inhibit_3이 크게 4개로 분할된 메모리매트에 공급된다.

제22도에는 본 발명에 관한 적응리프레시컨트롤러의 PROM에 사용되는 메모리셀의 다른 실시예의 회로도가 도시되어 있다. 이 실시예에서는 다이나믹형 메모리셀이 이용된다. 단, 다이나믹형 메모리셀의 정보기억용 캐패시터에 대해서 내압이상의 전압을 선택적으로 인가해서 이러한 캐패시터를 파괴하여 그 극판사이를 도통시키는 것에 의해 기억동작이 실행된다.

이 때문에, 메모리셀의 플레이트전극측에는 다이나믹형 RAM의 메모리셀과 달리 전압이 변화시켜지게 된다. 즉, 라이트동작시에는 전원전압 또는 전원전압보다 약간 높은 전압으로 된다. 상기와 같이 파괴를 일으키는 메모리셀에 대해서는 데이타선을 통해서 회로의 접지전압을 인가하는 것에 의해 양 전극사이에 비교적 높은 전압을 공급해서 절연파괴를 일으키게 한다. 이것에 대해서 라이트를 실행하지 않는 메모리셀에 대해서는 전원전압에 대응한 하이레벨을 공급해서 높은 전압이 인가되지 않게 한다.

DRAM과 동일한 센스앰프를 사용해서 리드동작을 실행하는 경우, 플레이트전압 중간전압에 대해서 조금 높은 전압으로 설정된다. 상기 절연파괴된 캐패시터를갖는 메모리셀에서는 중간전압에 대해서 높은 전압이 출력되고, 절연파괴되지 않은 캐패시터에서는 로우레벨의 출력신호가 출력된다. 즉, 다이나믹형 메모리셀에서는 리프레시동작을 실행하지 않으면 방전해버리는 자연적으로 로우레벨의 유지상태로 되기 때문이다.

제23도에는 본 발명에 관한 메모리모듈의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 메모리모듈은 여러개의 DRAM칩과 컨트롤러칩이 동일한 실장기판에 탑재되어 구성된다. DRAM칩은 각각이 공지의 리프레시제어회로를 갖게 된다. 통상의 메모리액세스일때에는 통상의 리프레시제어동작, CBR(CAS비포RAS리프레시) 등에 의해 리프레시동작이 실행된다.

컨트롤러칩에는 상기와 동일한 타이머회로, 어드레스카운터 및 PROM으로 이루어지는 적응리프레시컨트롤러가 마련된다. PROM에는 각 리프레시어드레스에 대응한 DRAM의 정보유지시간에 대응한 짧은 주기 또는 긴 주기의 리프레시시간설정정보가 기억된다. CBR리프레시에서는 내장의 리프레시어드레스카운터에 의해 리프레시동작이 실행되는 것으로써, 외부에서는 어떤 워드선이 선택되는지가 불명하다. 그 때문에 메모리모듈에 있어서는 RAS온리리프레시가 이용된다. 즉, 상기 컨트롤러칩에서 RAS온리리프레시동작에 필요한 RAS신호와 어드레스신호가 입력된다.

예를들면 리프레시시간설정정보가 상기와 같이 짧은 주기와 긴 주기의 2종류로 되어 있을때에는 특정의 리프레시어드레스A0-A11에 대해서 PROM으로 부터의 리프레시시간설정정보가 짧은 주기로 된 것에서는 타이머회로에 의해 형성된 클럭신호CLK에 동기해서 RAS신호가 DRAM에 입력되므로 상기 특정의리프레시어드레스신호A0-A11에 대해서 리프레시동작이 실행된다. 특정의 리프레시어드레스A0-A11에 대해서 PROM으로 부터의 리프레시시간설정정보가 긴 주기로 된 것은 원칙적으로 RAS신호의 발생이 금지되므로 리프레시동작이 원칙적으로 실행되지 않는다. 단, 상기와 마찬가지로 어드레스카운터의 캐리신호CARRY를 분주회로에 의해 1/m1로 분주해서 상기 PROM으로 부터의 신호를 논리회로 LOG에 의해 무효로 한다.

상기 긴 주기에 대응된 리프레시시간설정정보는 실질적으로 리프레시동작을 금지하는 신호로 된다. 따라서, 상기 분주회로의 분주펄스에 의해 m회에 1회의 비율로 그것을 무효로 하는 것에 의해 리프레시동작이 실시된다. 이와 같이 해서 긴 주기의 리프레시동작은 짧은 주기에 대해서 분주회로의 분주비1/m에 대응된 m배의 긴 주기로 된다.

제24도에는 본 발명에 관한 리프레시방법을 설명하기 위한 메모리셀의 정보유지시간과 누적도수의 관계를 설명하기 위한 특성도가 도시되어 있다. DRAM에 형성된 메모리셀은 그 제조프로세스의 편차등에 의해 각각으로 되며, 0.1초이하의 것 부터 10초를 넘는 긴 것까지 광범위하게 연속적으로 분포하고, 또한 전체적으로는 정보유지시간이 긴 것이 많다는 경향이 있다. 종래의 리프레시방법에서는 이와 같은 메모리셀의 정보유지시간의 분포에 대해서는 어떤 배려도 없으며, 단순히 가장 짧은 정보유지시간t1을 기준으로해서 리프레시주기가 결정된다. 누적도수에서 보면 전체에 대해서 매우 소수의 메모리셀의 정보유지시간에 의해 리프레시주기가 결정되므로 메모리셀이 갖는 정보유지시간을 얼마나 낭비하고 있는 지를 알 수 있고,그것은 소비전류를 증대시키는 것으로 연결되고 있는 것이다.

이 실시예에서는 가장 짧은 정보유지시간t1을 짧은 주기로 하고, 그것에 대해서 정수배로 된 유지시간t2를 선택하고, 그 이상의 정보유지시간을 갖는 것을 상기 긴주기 t2에 의해 리프레시동작을 실행시키도록 하는 것이다. 이것에 의해, 메모리셀의 전체에서 보면 짧은 주기로 리프레시동작이 실행되는 것은 겨우 1 %이하이고, 나머지 99%를 긴 주기t2에 의해 리프레시동작시킬 수 있으므로 대폭적인 저소비전력화를 도모할 수 있다.

제25도에는 본 발명에 관한 적응 리프레시컨트롤러를 기동시키기 위한 타이밍도가 도시되어 있다. 이 실시예의 적응리프레시동작은 통상의 메모리액세스시에 실행되는 리프레시동작이 아닌 DRAM이 대기상태로 될때의 셀프리프레시동작에 이용된다. 즉, CBR의 타이밍에서 리프레시모드로 들어가고, 그때 라이트인에이블/WE를 로우레벨로 하는 것에 의해 통상의 CBR리프레시에서 적응리프레시 컨트롤러의 동작이 유효로 되어 PROM에 기억된 리프레시시간설정정보에 대응된 적응리프레시동작(슈퍼로우파워모드)이 실시된다. 이 슈퍼로우파워모드에서는 기판백바이어스전압 발생회로에 대해서도 로우파워모드로 전환하도록 하는 것에 의해, 스테이틱형RAM과 동일한 데이타유지동작을 실현하는 것이 가능하게 된다.

동기DRAM과 같이 커맨드를 갖는 것에서는 특정한 커맨드의 설정에 의해 상기 적응리프레시컨트롤러의 동작을 유효로 하는 것이라도 좋다. 이와 같이, 적응리프레시컨트롤러에 의한 리프레시동작을 기동시키는 방법은 특정한 외부제어단자를 마련하는 것등 여러 실시형태를 취할 수 있다. 또, 메모리모듈에 탑재되는 리프레시컨트롤러에서는 레지스터를 마련해서 거기에 적응리프레시동작을 지시하는 플레그를 라이트하도록 해서 리프레시동작을 기동시키는 등 여러 실시형태를 취할 수 있다.

제26도에는 본 발명을 설명하기 위한 메모리셀의 정보유지시간과 누적도수의 관계를 설명하기 위한 특성도가 도시되어 있다. 상기와 같이 DRAM에 형성되는 메모리셀은 제조프로세스의 편차등에 의해 각각으로 되며, 또 각 DRAM＃1-＃3마다 분포가 다르다. 이 때문에 DRAM＃1에 대응한 시간t1과 t2와 같이 고정된 것에서는 DRAM＃2나 DRAM＃3에서는 유지데이타가 파괴되는 메모리셀이 생긴다. 따라서, 타이머회로는 각각의 DRAM＃1-DRAM＃3에 있어서의 가장 짧은 정보유지시간에 대응한 블럭신호 CLK를 발생시키도록 프로그래머블된다. 이와 같은 타이머회로의 발진주파수를 프로그래머블하게 하는 방법은 상기와 같은 퓨즈를 사용해서 발진회로의 시정수를 트리밍하는 것 등에 의해 실시된다. 각각의 DRAM＃1-DRAM＃3의 유지시간의 분포에 따라서 긴 주기에 대응된 시간t2도 임의로 설정할 수 있게 된다. 이 시간t2의 설정은 분주회로를 가변분주회로로 하면 좋다.

제26도에는 본 발명에 관한 적응리프레시방법을 설명하기 위한 긴 주기와 평균리프레시주기의 관계를 설명하기 위한 특성도가 도시되어 있다. 상기 긴 주기의 시간t2는 최적값이 존재한다. 즉, 이 시간t2를 길게 하면 단위시간당의 긴 주기에서의 리프레시회수가 적어져 거기에서의 소비전류는 감소하는 반면에 짧은 주기에서의 리프레시동작이 실행되는 워드선의 수가 증대해서 소비전류가 증가한다.

상기 짧은 주기t1에 의한 리프레시 및 긴 주기t2에 의한 리프레시에 의한 평균리프레시주기tR은 다음식(1)에 의해 구해진다,

여기에서, Pm(t2)는 긴 주기t2로 리프레시를 실행하는 워드선의 비율이고, 다음식(2)로 부여된다.

m은 1워드선당의 메모리셀의 수이고, Pce11(t2)는 메모리셀의 리프레시시간이 t2이하인 확율을 나타낸다.

제27도에는 본 발명에 관한 리프레시방법에 있어서의 최적리프레시주기를 설명하기 위한 특성도가 도시되어 있다. 동일 도면에는 2개의 샘플＃1과 ＃2가 도시되고, 각 샘플에 있어서 워드선당의 메모리셀의 수가 4K와 16K인 경우가 각각 도시되어 있다. 짧은 주기t1에 대해서 긴 주기t2를 길게 함에 따라 평균리프레시주기가 길게 되어 소비전력으로 된다. 그러나, 어떤 긴 주기t2를 길게 하면 짧은 주기로 리프레시가 실행되는 메모리셀이 증가하므로 반대로 평균리프레시주기가 짧아진다. 그래서, 상기 특성의 피크에 대응해서 긴 주기t2가 설정된다. 즉, 식 (1)이 최소값(tR이 최대값)으로 되는 t2를 선택하게 한다.

상기와 같은 메모리셀의 정보유지시간의 판정은 예를들면 50ms,100ms,400ms,800ms,2s,4s에서의 포즈테스트를 실행하는 것에 의해, 각각의 시간에서 기억정보가 소실되고 있지 않은지의 리드시험을 실행한다. 상기와 같은 시험결과에서 가장 짧은 정보유지시간t1과 전체의 정보유지시간의 예측해서 최적한 긴 주기t2를 구해서 타이머회로의 클럭신호CLK의 주파수와 분주회로의 분주비를 설정함과 동시에 각각의 리프레시어드레스에 대응해서 짧은 주기 또는 긴 주기인지의 리프레시시간설정정보를 PROM에 라이트하도록 한다.

리프레시어드레스마다 일괄해서 긴 주기로 리프레시할지 짧은 주기로 리프레시할지를 지정하도록 하면 필연적으로 동시에 리프레시되는 메모리셀의 수가 증대한다. 이 결과, 1개라도 짧은 주기로 리프레시할 필요가 있는 것이 존재했을때에는 다른 전부가 긴 주기에서의 리프레시로 만족함에도 불구하고 짧은 주기에서의 리프레시를 하는 결과로 된다. 이것에 대해서 본원 발명에서는 리프레시어드레스에 의해 선택되는 워드선을 여러개로 분할하고, 각 분할된 워드선에 마련되는 메모리셀의 정보유지시간에 대응해서 워드선마다 짧은 주기 또는 긴 주기인지를 설정할 수 있도록 하고 있다.

이 때문에 상기의 예에서는 상기 리프레시어드레스에 의해 선택되는 메모리셀중 1개만 짧은 주기의 것이 존재한 경우 N개로 분할된 워드선중 상기 짧은 주기의 메모리셀이 존재하는 1개의 워드선만이 짧은 주기에서의 리프레시동작을 실행하고, 다른 N-1개의 워드선에 대해서는 긴 주기에서의 리프레시동작을 실시하도록 할 수 있다. 이것에 의해, 평균적인 리프레시주기를 길게 할 수 있어 저소비전력화를 도모할 수 있다.

제28도에는 SOI(Silicon On Insulator)기판상에 형성된 DRAM(이하, SOI-DRAM이라 한다)의 정보유지시간(리텐션시간)과 누적도수의 관계를 설명하기 위한 특성도가 도시되어 있다. 동일 도면에는 비교를 위해 통상 기판(벌크)에 형성된 DRAM의 특성도 점선으로 표시되어 있다.

리텐션시간의 평균값은 SOI기판을 사용하는 것에 의해 통상의 기판(벌크)을 사용한 경우에 비해서 5배 내지 10배 정도 개선된다. 이것은 SOI기판상에 형성된 DRAM메모리셀은 그 구조상 정보축적노드에 상당하는 확산층의 바닥면이 매립산화막에 접해서 pn접합을 형성하고 있지 않다. 이 때문에 이와 같은 pn접합의 면적에 비례하는 리크전류가 대폭으로 저감된 것에 기인하고 있는 것으로 생각되기 때문이다.

이것에 대해서 리텐션시간의 최악의 값은 SOI기판을 사용해도 거의 개선되지 않는다. 그 때문에 리텐션시간의 분포는 동일도면과 같이 시간이 짧은 측으로 테일을 뺀 형상으로 된다. 이 테일부분의 리텐션시간을 결정하고 있는 요인은 결합에 기인하는 리크전류라 생각된다. 이와 같은 결합은 기판내에 일정한 밀도로 분포하고 있고, 그것이 접합의 근방에 존재하면 그 접합의 리크전류를 비정상적으로 증대시킨다. SOI-DRAM에서는 상기와 같이 접합면적이 작으므로 그와 같은 것이 발생하는 빈도는 낮아지지만 누설전류의 크기 자체는 접합면적에 관계없으므로 리텐션시간의 최악의 값 그 자체는 개선되지 않는다.

상기와 같이, SOI-DRAM에 있어서는 대다수의 메모리셀의 리텐션시간이 개선됨에도 불구하고 종래기술의 리프레시방식에서는 리프레시주기를 효과적으로 연장할 수 없다. 이것에 대해서 본 발명의 리프레시방식에서는 분포의 테일부분에 속하는 메모리셀과 그밖의 결함이 없는 메모리셀을 각각의 능력에 따른 주기로 리프레시를 실행할 수 있으므로 SOI-DRAM 본래의 특징인 저리크전류를 활용한 저소비전력의 DRAM을 실현할 수 있다.

상기의 실시예에서 얻을 수 있는 작용효과는 다음과 같다.

(1) 상기 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 계수해서 여러개의 워드선에 공통으로 할당되어 이루어지는 리프레시어드레스를 생성하고, 이와 같은 리프레시어드레스카운터의 캐리신호를 분주회로에 의해 분주하고, 상기 리프레시어드레스에 할당된 여러개의 워드선마다 상기 타이머회로의 출력펄스에 상당한 짧은 주기 또는 상기 분주출력펄스에 상당한 긴 주기의 어느 한쪽을 기억회로에 기억시켜서 상기 리프레시어드레스에 의해 실시되는 메모리셀의 리프레시동작을 상기 기억회로의 기억정보에 대응해서 각 워드선마다 유효/무효로 하고, 상기분주회로의 출력펄스에 의해 이와 같은 리프레시시간설정정보를 무효로 하는 것에 의해, 메모리셀의 정보유지시간에 대응시켜진 2개이상의 리프레시주기에 의해 리프레시를 실행하는 것이 가능하게 되어 대폭적인 저소비전력화를 실현할 수 있는 효과를 얻을 수 있다.

(2) 상기 리프레시어드레스에 의해 여러개의 어레이블럭에 있어서 각각 마련된 어드레스선택회로를 매트선텍신호에 의해 활성화해서 1개씩의 워드선을 선택함과 동시에 상기 기억회로에 기억되는 리프레시시간설정정보에 의해 상기 매트선택신호를 유효/무효로 하는 간단한 구성에 의해 여러개의 어레이블럭의 워드선마다의 메모리셀의 정보유지시간에 대응시켜서 적응리프레시가 가능하게 되어 저소비전력화를 실현할 수 있는 효과를 얻을 수 있다.

(3) SOI-DRAM에 있어서, 본 발명에 관한 적응리프레시컨트롤러를 마련하는 것에 의해 분포의 테일부분에 속하는 메모리셀과 그밖의 결함이 없는 메모리셀을각각의 능력에 따른 주기로 리프레시를 실행할 수 있으므로, SOI-DRAM 본래의 특징인 저리크전류를 활용한 저소비전력의 DRAM을 실현할 수 있는 효과를 얻을 수 있다.

(4) 상기 분주회로를 제1의 분주출력과 이와 같은 제1의 분주출력을 또 분주한 제2의 분주출력을 형성하는 것으로 하고, 상기 리프레시설정정보를 이와 같은 분주출력에 대응시킨 여러단계로 분할하도록 하는 것에 의해 한층 저소비전력화를 실현할 수 있는 효과를 얻을 수 있다.

(5) 상기 기억회로로써, 소오스와 드레인을 구성하는 확산층이 형성된 제1의 소자형성영역과 제어게이트를 구성하는 확산층이 형성된 제2의 소자형성영역 및 이러한 제1과 제2의 소자형성영역상의 반도체기판상에 양 영역을 걸치도록 형성된 플로팅게이트에서 단층게이트구조의 불휘발성메모리셀을 사용하는 것에 의해 DRAM의 프로세스를 그대로 이용해서 PROM도 일체적으로 형성할 수 있는 효과를 얻을 수 있다.

(6) 상기 기억회로로써, 최상층의 금속배선층을 퓨즈와 직렬형태로 접속된 어드레스선택용 MOSFET를 메모리셀로 하고, 상기 퓨즈를 고에너지광선으로 선택적으로 절단시키는 것에 의해, 기억정보의 라이트를 실행시키는 것에 의해 간단히 PROM을 형성할 수 있는 효과를 얻을 수 있다.

(7) 상기 기억회로로써는 다이나믹형 메모리셀을 사용하고, 이와 같은 메모리셀의 정보기억캐패시터에 고전계를 작용시켜서 절연파괴를 발생시키는 것에 의해 기억정보의 라이트를 실행하도록 하는 것에 의해 간단히 PROM을 형성할 수 있는 효과를 얻을 수 있다.

(8) 상기 타이머회로와 상기 분주회로의 분주비를 그것이 탑재된 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응해서 프로그래머블하게 설정가능하게 하는 것에 의해 제조프로세스편차에 적응한 최적리프레시를 실시할 수 있는 효과를 얻을 수 있다.

(9) 기억회로에 기억되는 리프레시시간설정정보를 메모리셀의 미라이트상태가 단시간에 실시되는 리프레시동작을 유효하게 하는 기억정보로 하고, 라이트상태가 단시간에 실시되는 리프레시동작을 무효로 하는 기억정보로 하는 것에 의해, 라이트정보의 부족 내지 휘발화에 대한 에러에 대해서도 메모리유지데이타가 파괴되는 동작을 방지할 수 있으므로 고신뢰성으로 할 수 있는 효과를 얻을 수 있다.

(10) 다이나믹형 메모리셀이 매트릭스배치되어 이루어지는 메모리어레이, 이와 같은 다이나믹형 메모리셀의 선택동작을 실행하는 어드레스선택회로 및 외부단자예서 공급된 제어신호 또는 타이밍신호를 받아서 동작모드의 판정과 그것에 대응한 타이밍신호를 형성하는 제어회로를 구비해서 이루어지는 여러개의 다이나믹형 RAM, 이들 여러개의 다이나믹형 RAM에 형성된 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 발생시키는 타이머회로, 이와 같은 타이머회로의 출력펄스를 계수해서 리프레시어드레스를 생성하는 리프레시어드레스카운터, 이와 같은 리프레시어드레스카운터의 캐리신호를 분주하는 분주회로, 상기 리프레시어드레스에 의해 리드동작이 실행되고, 여러개의 다이나믹형 RAM에 있어서 상기 리프레시어드레스에 의해 선택되는 워드선에 접속되는다이나믹형 메모리셀이 가장 짧은 정보유지시간에 대응되고, 상기 타이머회로의 출력펄스 또는 분주회로의 분주출력에 대응된 리프레시시간설정정보가 기억된 기억회로 및 상기 리프레시어드레스에 의해 각 다이나믹형 RAM에 대해서 RAS온리리프레시동작에 의해 실시되는 리프레시동작을 상기 기억회로에 기억된 리프레시시간설정정보에 대응해서 유효/무효로 하고, 상기 분주회로의 출력에 의해 이와 같은 리프레시시간설정정보를 무효로 해서 이루어지는 적응리프레시컨트롤러를 공통의 실장기판에 탑재해서 메모리모듈을 구성하는 것에 의해 메모리모듈에서의 리프레시동작의 대폭적인 저소비전력화를 도모할 수 있는 효과를 얻을 수 있다.

(11) 상기 타이머회로와 상기 분주회로의 분주비를 상기 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응해서 각각이 프로그래머블하게 설정할 수 있게 되는 것에 의해 탑재되는 다이나믹형 RAM의 선별을 불필요하게 할 수 있음과 동시에 최적리프레시의 설정이 가능하게 되는 효과를 얻을 수 있다.

(12) 상기 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 제1의 펄스, 이와 같은 제1의 펄스를 계수해서 리프레시어드레스와 그 1사이클의 리프레시동작마다 발생되는 캐리신호를 분주해서 이루어지는 제2의 펄스를 형성하고, 이와 같은 리프레시어드레스에 대응된 여러개의 워드선마다의 각각에 대응되고, 상기 제1의 펄스 또는 제2의 펄스에 대응된 리프레시시간설정정보를 기억회로에 기억하고, 상기 리프레시어드레스에 의해 실시되는 리프레시동작을 상기 기억회로에서 리드된 리프레시시간설정정보에 대응해서 유효/무효로 하고, 상기 제2의 펄스에 의해 기억회로에서 리드된 리프레시시간설정정보를 무효로 하는 것에 의해, DRAM에 형성된 다이나믹형 메모리셀의 정보유지시간에 적합한 리프레시동작을 실시할 수 있는 효과를 얻을 수 있다.

(13) 상기 제1의 펄스와 제2의 펄스의 주기는 그것에 의해 리프레시동작이 실행되는 다이나믹형 메모리셀의 정보유지시간에 대응해서 프로그래머블하게 설정하는 것에 의해 DRAM의 제조편차에 적합한 리프레시동작을 실시할 수 있는 효과가 얻어진다.

이상 본 발명자들에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를들면 제9도 및 제10도의 실시예에 있어서 XDEC, ARYCTRL, I/O가 마련되는 에리어를 중심으로 하여 2개의 어레이블럭으로 분할해서, 즉 Y어드레스Y11과 /Y11에 대응해서 어레이블럭을 또 2분할하고, 전체 8개의 어레이블럭으로 분할해서 1개의 리프레시어드레스에 의해 8개의 워드선을 할당하도록 해도 좋다. 이 경우에는 각각의 리프레시설정시간정보에 대응해서 리프레시동작의 유효/무효를 간단히 제어할 수 있도록 하기 위해, 제1도의 매트선택회로에 있어서는 8개의 어레이블럭에 대응한 매트선택신호를 형성하도록 해두는 것이 편리하다. 이와 같이, 1개의 리프레시어드레스에 의해 지정되는 워드선의 수, 즉 어레이블럭의 수는 메모리어레이의 레이아우트방식에 따라서 여러 실시형태를 취할 수 있다.

리프레시시간설정정보가 기억되는 PROM은 강유전체캐패시터와 어드레스선택용 MOSFET로 이루어지는 불휘발성의 메모리셀을 사용하는 것 또는 폴리실리콘층으로 이루어지는 퓨즈를 전기적으로 절단시키는 것 등 여러 실시형태를 취할 수 있다.

DRAM 본체의 구성, 특히 메모리어레이의 매트분할방법이나 그 선택방법은 여러 실시형태를 취할 수 있다. 회로의 간소화를 위해 상기 메모리어레이가 여러개의 메모리매트로 분할되고, 각 메모리매트에 있어서 동시에 리프레시동작을 위한 워드선이 동시에 선택되는 것에 있어서도 리프레시어드레스단위에서의 리프레시시간설정정보를 결정하도록 해도 좋다. 이 경우에는 여러개의 메모리매트중에서 가장 짧은 정보유지시간을 갖는 메모리셀에 의해 상기 리프레시시간이 맞춰진다.

DRAM은 제어신호RAS나 CAS 및 WE에 의해 동작이 제어되는 것 이외에 클럭신호에 동기해서 동작시켜지는 동기 DRAM이나 랜덤입출력회로와 직력입출력회로를 구비한 2포트메모리등 그 입출력인터페이스는 여러 실시형태를 취할 수 있는 것이다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 상기 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 계수해서 여러개의 워드선에 공통으로 할당되어 이루어지는 리프레시어드레스를 생성하고, 이와 같은 리프레시어드레스카운터의 캐리신호를 분주회로에 의해 분주하고, 상기 리프레시어드레스에 할당된 여러개의 워드선마다 상기 타이머회로의 출력펄스에 상당한 짧은 주기 또는 상기 분주출력펄스에 상당한 긴 주기의 어느 한쪽을 기억회로에 기억시켜서 상기 리프레시어드레스에 의해 실시되는 메모리셀의 리프레시동작을 상기 기억회로의 기억정보에 대응해서 각 워드선마다 유효/무효로 하고, 상기 분주회로의 출력펄스에 의해 이와 같은 리프레시시간설정정보를 무효로 하는 것에 의해 메모리셀의 정보유지시간에 대응시켜진 2이상의 리프레시주기에 의해 리프레시를 실행하는 것이 가능하게 되어 대폭적인 저소비전력화를 실현할 수 있다.

상기 리프레시어드레스에 의해, 여러개의 어레이블럭에 있어서 각각 마련된 어드레스선택회로를 매트선택신호에 의해 활성화해서 1개씩의 워드선을 선택함과 동시에 상기 기억회로에 기억되는 리프레시시간설정정보에 의해 상기 매트선택신호를 유효/무효로 한다는 간단한 구성에 의해 여러개의 어레이블럭의 워드선마다의 메모리셀의 정보유지시간에 대응시켜서 적응리프레시가 가능하게 되어 저소비전력화를 실현할 수 있다.

SOI-DRAM에 있어서 본 발명에 관한 적응리프레시컨트롤러를 마련하는 것에 의해, 분포의 테일부분에 속하는 메모리셀과 그 밖의 결함이 없는 메모리셀을 각각의 능력에 따른 주기로 리프레시를 실행할 수 있으므로 SOI-DRAM 본래의 특징인 저리크전류를 활용한 저소비전력의 DRAM을 실현할 수 있다.

상기 분주회로를 제1의 분주출력과 이러한 제1의 분주출력을 또 분주한 제2의 분주출력을 형성하는 것으로 하고, 상기 리프레시설정정보를 이러한 분주출력에 대응시킨 여러단계로 분할하도록 하는 것에 의해 한층 저소비전력화를 실현할 수 있다.

상기 기억회로로써, 소오스와 드레인을 구성하는 확산층이 형성된 제1의 소자형성영역, 제어게이트를 구성하는 확산층이 형성된 제2의 소자형성영역 및 이러한 제1과 제2의 소자형성영역상의 반도체기판상에 양 영역을 걸치도록 형성된 플로팅게이트에서 단층게이트구조의 불휘발성 메모리셀을 사용하는 것에 의해, DRAM의 프로세스를 그대로 이용해서 PROM도 일체적으로 형성할 수 있다.

상기 기억회로로써, 최상층의 금속배선층을 퓨즈와 직렬형태로 접속된 어드레스선택용 MOSFET를 메모리셀로 하고, 상기 퓨즈를 고에너지광선으로 선택적으로 절단시키는 것에 의해 기억정보의 라이트를 실행시키는 것에 의해 간단히 PROM을 형성할 수 있다.

상기 기억회로로써는 다이나믹형 메모리셀을 사용하고, 이러한 메모리셀의 정보기억캐패시터에 고전계를 작용시켜서 절연파괴를 발생시키는 것에 의해 기억정보의 라이트를 실행하도록 하는 것에 의해 간단히 PROM을 형성할 수 있다.

상기 타이머회로와 상기 분주회로의 분주비를 그것이 탑재된 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응해서 프로그래머블하게 설정가능하게 하는 것에 의해 제조프로세스편차에 적응한 최적리프레시를 실시할 수 있다.

기억회로에 기억되는 리프레시시간설정정보를 메모리셀의 미라이트상태가 단시간에 실시되는 리프레시동작을 유효하게 하는 기억정보로 하고, 라이트상태가 단시간에 실시되는 리프레시동작을 무효로 하는 기억정보로 하는 것에 의해, 라이트정보의 부족 내지 휘발화에 대한 에러에 대해서도 메모리유지데이타가 파괴되는 동작을 방지할 수 있으므로 고신뢰성으로 할 수 있다.

다이나믹형 메모리셀이 매트릭스배치되어 이루어지는 메모리어레이, 이러한 다이나믹형 메모리셀의 선택동작을 실행하는 어드레스선택회로 및 외부단자에서 공급된 제어신호 또는 타이밍신호를 받아서 동작모드의 판정과 그것에 대응한 타이밍신호를 형성하는 제어회로를 구비해서 이루어지는 여러개의 다이나믹형 RAM, 이들 여러개의 다이나믹형 RAM에 형성된 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 발생시키는 타이머회로, 이러한 타이머회로의 출력펄스를 계수해서 리프레시어드레스를 생성하는 리프레시어드레스카운터, 이러한 리프레시어드레스카운터의 캐리신호를 분주하는 분주회로, 상기 리프레시어드레스에 의해 리드동작이 실행되고, 여러개의 다이나믹형 RAM에 있어서 상기 리프레시어드레스에 의해 선택되는 워드선에 접속되는 다이나믹형 메모리셀의 가장 짧은 정보유지시간에 대응되고, 상기 타이머회로의 출력펄스 또는 분주회로의 분주출력에 대응된 리프레시시간설정정보가 기억된 기억회로 및 상기 리프레시어드레스에 의해 각 다이나믹형 RAM에 대해서 RAS온리리프레시동작에 의해 실시되는 리프레시동작을 상기 기억회로에 기억된 리프레시시간설정정보에 대응해서 유효/무효로 하고, 상기 분주회로의 출력에 의해 이러한 리프레시시간설정정보를 무효로 해서 이루어지는 적응리프레시컨트롤러를 공통의 실장기판에 탑재해서 메모리모듈을 구성하는 것에 의해 메모리모듈에서의 리프레시동작의 대폭적인 저소비전력화를 도모할 수 있다.

상기 타이머회로와 상기 분주회로의 분주비를 상기 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응헤서 각각이 프로그래머블하게 설정가능하게 되는 것에 의해 탑재되는 다이나믹형 RAM의 선별을 불필요하게 할 수 있음과 동시에 최적리프레시의 설정이 가능하게 된다.

상기 다이나믹형 메모리셀중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 제1의 펄스, 이러한 제1의 펄스를 계수해서 리프레스어드레스와 그 1사이클의 리프레시동작마다 발생되는 캐리신호를 분주해서 이루어지는 제2의 펄스를 형성하고, 이러한 리프레시어드레스에 대응된 여러개의 워드선의 각각에 대응되고, 상기 제1의 펄스 또는 제2의 펄스에 대응된 리프레시시간설정정보를 기억회로에 기억해두고 상기 리프레시어드레스에 의해 실시되는 리프레시동작을 상기 기억회로에서 리드된 리프레시시간설정정보에 대응해서 유효/무효로 하고, 상기 제2의 펄스에 의해 기억회로에서 리드된 리프레시시간설정정보를 무효로 하는 것에 의해 DRAM에 형성된 다이나믹형 메모리셀의 정보유지시간에 적합한 리프레시동작을 실시할 수 있다.

상기 제1의 펄스와 제2의 펄스의 주기는 그것에 의해 리프레시동작이 실행되는 다이나믹형 메모리셀의 정보유지시간에 대응해서 프로그래머블하게 설정하는 것에 의해 DRAM의 제조편차에 적합한 리프레시동작을 실시할 수 있다.

제1도는 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 개략 블럭도.

제2도는 제1도의 1개의 어레이블럭에 대응한 1실시예를 도시한 개략 회로도.

제3도는 제2도의 1개의 어레이블럭의 동작을 설명하기 위한 타이밍도.

제4도는 제2도의 메모리매트에 마련되는 X디코더의 1실시예를 도시한 회로도.

제5도는 본 발명에 관한 다이나믹형 RAM에 있어서의 적응리프레시동작을 설명하기 위한 타이밍도.

제6도는 본 발명이 적용되는 다이나믹형 RAM의 1실시예를 도시한 메모리어레이와 그 주변회로부의 블럭도.

제7도는 본 발명이 적용되는 다이나믹형 RAM의 1실시예를 도시한 입출력인터페이스와 제어회로부의 블럭도.

제8도는 본 발명에 관한 다이나믹형 RAM의 메모리어레이부의 1실시예를 도시한 주요부 회로도.

제9도는 본 발명이 적용되는 다이나믹형 RAM의 1실시예를 도시한 메모리어레이의 일부의 레이아우트도.

제10도는 본 발명이 적용되는 다이나믹형 RAM의 1실시예를 도시한 메모리어레이의 나머지 일부의 레이아우트도.

제11도는 본 발명에 관한 다이나믹형 RAM의 다른 1실시예를 도시한 개략 레이아우트도.

제12도는 제11도의 다이나믹형 RAM의 1실시예를 도시한 레이아우트도.

제13도는 제12도의 메모리어레이의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도.

제14도는 제12도의 메모리어레이의 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도.

제15도는 본 발명에 판한 다이나믹형 RAM의 다른 1실시예를 도시한 개략 블럭도.

제16도는 본 발명에 관한 다이나믹형 RAM에 탑재되는 적응리프레시컨트롤러의 프로그래머블리드온리메모리 어레이에 사용되는 메모리셀의 1실시예를 도시한 구성도.

제17도는 제16도의 프로그래머블리드온리메모리의 1실시예를 도시한 개략 회로도.

제18도는 제16도의 프로그래머블리드온리메모리의 다른 1실시예를 도시한 개략 회로도.

제19도는 제16도의 프로그래머블리드온리메모리의 다른 1실시예를 도시한 개략 회로도.

제20도는 제19도의 프로그래머블리드온리메모리에 있어서의 2개분의 메모리셀의 1실시예를 도시한 구성도.

제21도는 본 발명에 관한 다이나믹형 RAM의 1실시예를 도시한 개략 레이아우트도.

제22도는 본 발명에 관한 적응리프레시컨트롤러의 프로그레머블리드온리메모리에 사용되는 메모리셀의 다른 실시예를 도시한 회로도.

제23도는 본 발명에 관한 메모리모듈의 1실시예를 도시한 블럭도.

제24도는 본 발명에 관한 리프레시방법을 설명하기 위한 메모리셀의 정보유지시간과 누적도수의 관계를 도시한 특성도.

제25도는 본 발명에 관한 적응리프레시컨트롤러를 기동시키기 위한 1실시예를 도시한 타이밍도.

제26도는 본 발명을 설명하기 위한 메모리셀의 정보유지시간과 누적도수의 관계를 도시한 특성도.

제27도는 본 발명에 관한 적응리프레시방법을 설명하게 위한 긴 주기와 평균리프레시주기의 관계를 도시한 특성도.

제28도는 SOI기판상에 형성된 다이나믹형 RAM의 정보유지시간과 누적도수의 관계를 설명하기 위한 특성도.

Claims (15)

1. 여러개의 메모리블럭, 주기적인 펄스신호를 받아 리프레시 어드레스신호를 출력하는 리프레시 어드레스 카운터, 상기 리프레시 어드레스신호를 받는 제어회로 및 상기 리프레시 어드레스신호를 받는 워드선 선택회로를 갖는 반도체기판상에 형성된 다이나믹형 메모리장치로서,

   상기 여러개의 메모리블럭은 여러개의 제1 워드선과 상기 여러개의 제1 워드선에 결합되어 매트릭스 배치된 여러개의 제1 다이나믹형 메모리셀을 갖는 제1 메모리블럭 및 여러개의 제2 워드선과 상기 여러개의 제2 워드선에 결합되어 매트릭스 배치된 여러개의 제2 다이나믹형 메모리셀을 갖는 제2 메모리블럭을 포함하고,

   상기 제어회로는 상기 여러개의 제1 워드선 및 상기 여러개의 제2 워드선의 각각에 대한 리프레시주기의 정보를 유지하는 리프레시주기 유지회로를 포함하고,

   상기 리프레시 어드레스신호에 대응하는 상기 여러개의 제1 워드선중의 1개가 제1 리프레시주기에서 선택되며, 또한 상기 리프레시 어드레스신호에 대응하는 상기 여러개의 제2 워드선중의 1개가 상기 제1 리프레시주기보다 긴 주기로 되는 제2 리프레시주기에서 선택되는 정보를 상기 리프레시주기 유지회로가 유지하고 있는 경우, 상기 제어회로는 상기 워드선 선택회로가 상기 여러개의 제1 워드선중에서 상기 리프레시 어드레스신호에 대응하는 1개와 상기 여러개의 제2 워드선중에서 상기 리프레시 어드레스신호에 대응하는 1개를 동시에 선택하도록 상기 워드선 선택회로를 제어하거나 또는 상기 워드선 선택회로가 상기 여러개의 제1 워드선중에서 상기 리프레시 어드레스신호에 대응하는 1개를 선택하며, 또한 상기 여러개의 제2 워드선중에서 상기 리프레시 어드레스신호에 대응하는 1개를 선택하지 않도록 상기 워드선 선택회로를 제어하는 것을 특징으로 하는 다이나믹형 메모리장치.
2. 다이나믹형 메모리셀이 매트릭스 배치되어 이루어지는 메모리어레이, 상기 메모리셀의 선택동작을 실행하는 어드레스 선택회로 및 외부단자에서 공급된 제어신호 또는 타이밍신호를 받아서 동작모드의 판정과 그것에 대응한 타이밍신호를 형성하는 제어회로를 구비한 1개의 반도체기판상에 형성된 다이나믹형 메모리장치로서,

   상기 다이나믹형 메모리셀 중 가장 짧은 정보유지시간보다 짧게 된 리프레시 주기에 대응한 주기적인 펄스를 발생시키는 타이머회로, 상기 타이머회로의 출력펄스를 계수해서 여러개의 워드선에 공통으로 할당되어 이루어지는 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터, 상기 리프레시 어드레스 카운터의 캐리신호를 분주하는 분주회로, 상기 리프레시 어드레스에 할당된 여러개의 워드선마다 상기 타이머회로의 출력펄스에 상당한 리프레시시간 설정정보 또는 상기 분주출력펄스에 상당한 리프레시시간 설정정보 중 어느 한쪽을 기억하도록 된 기억회로 및 상기 리프레시 어드레스에 의해 실시되는 리프레시 동작을 상기 기억회로에 기억된 리프레시시간 설정정보에 대응해서 각 워드선마다 유효 또는 무효로 하고, 상기 분주회로의 출력펄스에 의해 상기 리프레시시간 설정정보를 무효로 해서 이루어지는 적응 리프레시 컨트롤러를 마련해서 이루어지는 것을 특징으로 하는 다이나믹형 메모리장치.
3. 제2항에 있어서,

   상기 리프레시 어드레스에 할당되는 여러개의 워드선은 여러개의 어레이블럭에 대응해서 마련되는 것이고, 상기 어레이블럭은 워드선의 선택동작을 실행하는 X디코더와 워드드라이버, 매트제어회로 및 센스앰프 제어회로가 각각 마련되어 이루어지는 1개 내지 여러개의 메모리매트로 이루어지고, 상기 1개 내지 여러개의 메모리매트에 있어서의 상기 X디코더와 워드드라이버, 매트제어회로 및 센스앰프 제어회로는 각각에 대응된 매트선택신호에 의해 동작제어가 실행되는 것이고, 상기 매트선택신호를 상기 기억회로의 기억정보와 분주회로의 출력펄스에 따라서 제어해서 이루어지는 것을 특징으로 하는 다이나믹형 메모리장치.
4. 제2항에 있어서,

   적어도 상기 메모리셀은 SOI기판상에 형성되어 이루어지는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
5. 제2항에 있어서,

   상기 분주회로는 제1 분주출력과 상기 제1 분주출력을 또 분주한 제2 분주출력을 형성하는 것이고,

   상기 리프레시 설정정보는 상기 분주출력에 대응시킨 여러단계로 분할되어설정되는 것이고, 상기 여러단계로 분할되어 설정된 리프레시 설정정보는 상기 제2 분주출력에 의해 무효로 되는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
6. 제2항에 있어서,

   상기 기억회로는 소오스와 드레인을 구성하는 확산층이 형성된 제1 소자형성영역, 제어게이트를 구성하는 확산층이 형성된 제2 소자형성영역 및 상기 제1 및 제2 소자형성영역상의 반도체기판상에 양 영역을 걸치도록 형성된 플로팅게이트를 갖는 단층 게이트구조의 메모리셀을 사용하고, 상기 플로팅게이트에 전하를 주입하는 것에 의해 기억정보의 라이트를 실행하는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
7. 제2항에 있어서,

   상기 기억회로는 최상층의 금속배선층을 퓨즈로서 사용하고, 상기 퓨즈에 직렬형태로 접속된 어드레스 선택용 MOSFET를 메모리셀로 하고, 상기 퓨즈를 고에너지광선에 의해 선택적으로 절단시키는 것에 의해 기억정보의 라이트를 실행하는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
8. 제2항에 있어서,

   상기 기억회로는 다이나믹형 메모리셀을 사용하고, 상기 메모리셀의 정보기억 캐패시터에 고전계를 작용시켜서 절연파괴를 발생시키는 것에 의해 기억정보의라이트를 실행하는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
9. 제2항에 있어서,

   상기 타이머회로와 상기 분주회로의 분주비는 그것이 탑재된 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응해서 프로그램 가능하게 설정되는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
10. 제2항에 있어서,

    상기 기억회로는 미라이트상태가 상기 타이머회로의 출력펄스와 동기해서 실시되는 리프레시동작을 유효로 하는 기억정보로 되고, 라이트상태가 상기 타이머회로의 출력펄스와 동기해서 실시되는 리프레시동작을 무효로 하는 기억정보로 되는 것인 것을 특징으로 하는 다이나믹형 메모리장치.
11. 다이나믹형 메모리셀이 매트릭스 배치되어 이루어지는 메모리어레이, 상기 다이나믹형 메모리셀의 선택동작을 실행하는 어드레스 선택회로 및 외부단자에서 공급된 제어신호 또는 타이밍신호를 받아서 동작모드의 판정과 그것에 대응한 타이밍신호를 형성하는 제어회로를 구비해서 이루어지는 반도체기판상에 형성된 여러개의 다이나믹형 메모리장치;

    상기 여러개의 다이나믹형 메모리장치에 형성된 다이나믹형 메모리셀 중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 주기적인 펄스를 발생시키는 타이머회로;

    상기 타이머회로의 출력펄스를 계수해서 상기 여러개의 다이나믹형 메모리장치의 리프레시 어드레스를 생성하는 리프레시 어드레스 카운터;

    상기 리프레시 어드레스 카운터의 캐리신호를 분주하는 분주회로;

    상기 리프레시 어드레스에 의해 리드동작이 실행되고, 여러개의 다이나믹형 메모리장치에 있어서 상기 리프레시 어드레스에 의해 선택되는 워드선에 접속되는 다이나믹형 메모리셀의 가장 짧은 정보유지시간에 대응되고 상기 타이머회로의 출력펄스 또는 분주회로의 분주출력에 대응된 리프레시시간 설정정보가 기억된 기억회로 및;

    상기 리프레시 어드레스에 의해 실시되는 리프레시동작을 상기 기억회로에 기억된 리프레시시간 설정정보에 대응해서 다이나믹형 메모리장치마다 유효 또는 무효로 하고, 상기 분주회로의 출력펄스에 의해 상기 리프레시시간 설정정보를 무효로 해서 이루어지는 적응 리프레시 컨트롤러를 구비해서 이루어지는 것을 특징으로 하는 메모리모듈.
12. 제11항에 있어서,

    상기 적응 리프레시 컨트롤러는 1개의 반도체집적회로장치에 의해 형성되는 것인 것을 특징으로 하는 메모리모듈.
13. 제11항 또는 제12항에 있어서,

    상기 타이머회로와 상기 분주회로의 분주비는 상기 다이나믹형 RAM에 형성된 메모리셀의 정보유지시간에 대응해서 각각이 프로그램 가능하게 설정되는 것인 것을 특징으로 하는 메모리모듈.
14. 다이나믹형 메모리셀 중 가장 짧은 정보유지시간보다 짧게 된 리프레시주기에 대응한 제1 펄스, 상기 제1 펄스를 계수해서 이루어지는 리프레시 어드레스 및 그 1사이클의 리프레시동작마다 발생되는 캐리신호를 분주해서 이루어지는 제2 펄스를 형성하고,

    상기 리프레시 어드레스에 대응해서 여러개의 워드선을 할당함과 동시에 동일한 리프레시 어드레스가 할당된 각각 1개의 워드선마다 대응해서 상기 제1 펄스 또는 제2 펄스에 대응된 리프레시시간 설정정보를 기억회로에 기억시키고, 상기 리프레시 어드레스에 의해 실시되는 리프레시동작을 상기 기억회로에서 리드된 리프레시시간 설정정보에 대응해서 각 워드선마다 유효 또는 무효로 하고,

    상기 제2 펄스에 의해 기억회로에서 리드된 리프레시시간 설정정보 그 자체를 무효로 해서 이루어지는 것을 특징으로 하는 다이나믹형 메모리장치의 리프레시방법.
15. 제14항에 있어서,

    상기 제1 펄스와 제2 펄스의 주기는 그것에 의해 리프레시동작이 실행되는 다이나믹형 메모리셀의 정보유지시간에 대응해서 프로그램 가능하게 설정하는 것인것을 특징으로 하는 다이나믹형 메모리장치의 리프레시방법.