JP4552266B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば不良アドレスの記憶と比較回路を含む不良救済回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の不良救済技術の例として、培風館発行の「超ＬＳＩメモリ」伊藤清男著、pp．181 ‐183 がある。この文献においては、救済ヒューズセツトと，冗長メモリセルを１対１に対応させ救済アドレスをプログラムするというものである。
【０００３】
【発明が解決しようとする課題】
ＤＲＡＭの高集積化に伴い、チップ当りの不良ビット数は増加傾向にある。高歩留りを維持しようとすると、ヒューズ本数及び冗長メモリセル数を増加する必要があり、救済回路の面積増大が問題となる。例えば、不良救済回路の例として、図８に示すような１アドレス／２ヒューズ型（２ヒューズ＋２ＭＯＳ）と図９に示すような１アドレス／１ヒューズ型がある。図９の１アドレス／１ヒューズ型救済回路では、パワーアップ時にヒューズ情報を読み出しラッチすることにより、ヒューズを１本で構成する。この１アドレス／１ヒューズ型救済回路は、図８の１アドレス／２ヒューズ型と比べ、比較的大きな占有面積を有するヒューズが上記のように１本で済むが、ヒューズ付属回路として読み出し回路（１ＭＯＳ）とラッチ回路（５ＭＯＳ）及びアドレス比較回路（４ＭＯＳ）が必要となり、トータル面積は小さくならない。
【０００４】
この発明の目的は、小面積による情報記憶比較回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、省面積・高効率救済を実現した救済回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。相補の入力信号の各々がゲート供給された第１と第２のＭＯＳＦＥＴの一方のソース，ドレインを出力線に接続し、上記第１のＭＯＳＦＥＴの他方のソース，ドレインと基準電位との間にヒューズを設け、上記ヒューズに対してその切断の有無に対応したハイレベル／ロウレベルの電圧信号を形成する読み出し回路を設け、上記電圧信号がゲートに供給された第３ＭＯＳＦＥＴを上記第２のＭＯＳＦＥＴの他方のソース，ドレインと基準電圧との設けてなる単位回路の複数個と、上記出力線に設けられたプリチャージ回路とラッチ回路とにより、複数の入力信号と上記ヒューズにに記憶された複数の記憶情報との比較一致信号を得る。
【０００６】
【発明の実施の形態】
図１には、この発明に係る情報記憶比較回路の一実施例の回路図が示されている。特に制限されないが、この実施例の情報記憶比較回路は、半導体記憶装置の不良救済回路に向けられている。この実施例の各回路素子は、公知の半導体集積回路の製造技術によって、半導体記憶回路を構成する他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
この実施例の不良救済回路は、１アドレスを１ヒューズ＋４ＭＯＳで記憶と比較を行なうものである。すなわち、１本のヒューズの切断／非切断（cut/uncut ）をアドレス信号のハイレベル／ロウレベル（Ｈ／Ｌ）に対応させ、１本のヒューズＦ０で１アドレスａ０を記憶する。例えば、記憶すべき不良アドレスに対応したトルー（Ｔrue)のアドレス信号ａ０がハイレベル（Ｈ）のときにヒューズＦ０は切断（cut)される。上記記憶すべき不良アドレスに対応したトルー（Ｔrue)のアドレス信号ａ０がロウレベル（Ｌ）のときにヒューズＦ０は非切断（uncut)とされる。このことは、記憶すべき不良アドレスに対応したバー（Ｂar) のアドレス信号／ａ０でみると、それがロウレベル（Ｌ）のときにヒューズＦ０は切断（cut)され、ハイレベル（Ｈ）のときにヒューズＦ０は非切断（uncut)とされるものである。
【０００８】
この実施例では、ヒューズ情報をＡＣＴＶコマンドが入力されてからダイナミックに読み出すことにより，救済アドレスラッチ回路を削減することに特徴を有する。すなわち、ヒューズＦ０が切断（cut)された状態は、アドレス信号のTrue側（ａ０）によりいわば直接的に比較し、ヒューズＦ０が非切断（uncut)された状態は、図２の概略波形図に示すように、アドレスのBar 側（／ａ０）において救済アドレスがアクティブコマンドＡＣＴＶが入力されてからアドレス信号が活性化されるまでの間のプリチャージ期間に記憶ノードに読み出し、入力アドレスと比較する。
【０００９】
例えば、アドレス信号が１３ビットからなるとき、１３個のアドレス記憶単位からなる単位回路と、かかるアドレス記憶単位の記憶情報が有効であるか否かを指示するイネーブルヒューズとが出力線にワイヤードオア論理で接続される。上記出力線には、プリチャージ信号ＰＳをゲートに受け、電源電圧ＶＤＤのようなプリチャージ電圧を供給するＰチャンネル型ＭＯＳＦＥＴＱ５からなるプリチャージ回路が設けられる。そして、出力線に得られた比較一致出力は、インバータ回路ＩＮ１と、その入力端子と電源電圧ＶＤＤとの間に設けられ，ゲートに出力信号ＲＭＩＳＴを受けるＰチャンネル型ＭＯＳＦＥＴＱ６からなるラッチ回路が設けられる。
【００１０】
上記単位回路は、アドレス信号ａ０と／ａ０に対応した回路が代表として例示的に示されているように、救済アドレス読出回路とアドレス比較回路から構成される。アドレス比較回路は、Ｎチャンネル型ＭＯＳＦＥＴＱ２なしいＱ４とヒューズＦ０から構成される。上記ＭＯＳＦＥＴＱ２とＱ３の一方のソース，ドレインは出力線に接続される。ＭＯＳＦＥＴＱ２とＱ３の各々のゲートには、トルー側のアドレス信号ａ０とバー側のアドレス信号／ａ０が供給される。上記ＭＯＳＦＥＴＱ２の他方のソース，ドレインと回路の接地電位ＶＳＳとの間には、ヒューズＦ０が設けられる。また、上記ＭＯＳＦＥＴＱ２の他方のソース，ドレインは、上記ＭＯＳＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ４のソース，ドレイン経路は、上記ＭＯＳＦＥＴＱ３の他方のソース，ドレインと回路の接地電位ＶＳＳとの間に接続される。そして、上記ＭＯＳＦＥＴＱ２とヒューズＦ０との接続点である記憶ノードと、出力線との間には救済アドレス読出回路を構成するＰチャンネル型のＭＯＳＦＥＴＱ１が設けられる。
【００１１】
前記のようにアドレス信号が１３ビットからなるとき、残りのアドレス信号ａ１，／ａ１〜ａ１２，／ａ１２に対しても前記同様な単位回路が設けられる。そして、イネーブルヒューズは、上記単位回路のＭＯＳＦＥＴＱ１とヒューズＦ０と同様なＭＯＳＦＥＴとヒューズからなる直列回路により構成される。このイネーブルヒューズは、前記のような１３からなる単位回路に不良アドレスが記憶された状態のときにはヒューズが切断される。従つて、例えば、１つのワード線を救済するのに、１４本のヒューズと５３個のＭＯＳで構成することができる。
【００１２】
図３には、前記不良救済回路の動作の一例を説明するための波形図が示されている。同図には、冗長ヒット時の動作波形例が示されている。クロック信号ＣＬＬＫに対応してＡＣＴＶ（アクティブ）コマンドが入力されてから、読み出し信号ＲＳがロウレベルに活性化され、Ｐチャンネル型ＭＯＳＦＥＴＱ１のオン状態により記憶ノードが出力線のプリチャージレベルに対応してハイレベルにプリチャージされる。その後、読み出し信号ＲＳの非活性のハイレベルレベルによりＭＯＳＦＥＴＱ１がオフ状態になると、ヒューズＦ０の切断状況に応じて記憶ノードが変化する。
【００１３】
すなわち，ヒューズＦ０が切断（cut)されていると、記億ノードがハイレベルに保持される。従って、アドレス信号のTrue側（ａ０）のハイレベルにより、ＭＯＳＦＥＴＱ２がオン状態にされても、出力線のプリチャージ電位はそのままに維持される。したがって、出力信号ＲＲＭＩＳＴはロウレベルのままである。一方、ヒューズＦ０が非切断（uncut)だと、記憶ノードがロウレベルに引き抜かれる。これにより、記憶ノードのロウレベルがゲートに供給されたＭＯＳＦＥＴＱ４がオフ状態となるため、アドレス信号のBar 側（／ａ０）のハイレベルによりＭＯＳＦＥＴＱ３がオン状態となっても、出力線のプリチャージ電位はそのままに維持されて出力信号ＲＲＭＩＳＴはロウレベルのままである。このことは、前記残りのアドレス信号ａ１，／ａ１〜ａ１３，／ａ１３含めた全ビットについて同様である。このような冗長ヒット時の出力線のプリチャージ電圧は、出力信号ＲＲＭＩＳＴのロウレベルを受けてオン状態になるＰチャンネル型ＭＯＳＦＥＴＱ６のオン状態によりラッチされる。
【００１４】
図４には、前記不良救済回路の動作の他の一例を説明するための波形図が示されている。同図には、冗長ミス時の動作波形例が示されている。前記同様にクロック信号ＣＬＬＫに対応してＡＣＴＶ（アクティブ）コマンドが入力されてから、読み出し信号ＲＳがロウレベルに活性化され、Ｐチャンネル型ＭＯＳＦＥＴＱ１のオン状態により記憶ノードが出力線のプリチャージレベルに対応してハイレベルにプリチャージされる。その後、読み出し信号ＲＳの非活性のハイレベルレベルによりＭＯＳＦＥＴＱ１がオフ状態になると、ヒューズＦ０の切断状況に応じて記憶ノードが変化する。
【００１５】
すなわち，ヒューズＦ０が切断（cut)されていると、記億ノードがハイレベルに保持される。従って、ＭＯＳＦＥＴＱ４がオン状態となっており、アドレスのBar 側（／ａ０）のハイレベル入力に対応してＭＯＳＦＥＴＱ２がオン状態となると、出力線をプリチャージ電位をロウレベルに引き抜く電流経路が形成されるためインバータ回路ＩＮ１により出力信号ＲＲＭＩＳＴがハイレベルとなる。これに対して、ヒューズＦ０が非切断（uncut)だと、記憶ノードがロウレベルに引き抜かれてＭＯＳＦＥＴＱ４はオフ状態となるが、アドレスのTrue側（ａ０）のハイレベルによりＭＯＳＦＥＴＱ２がオン状態となり、出力線のプリチャージ電位をディスチャージさせる経路が形成されて出力線をロウレベルにするので、インバータ回路ＩＮ１により出力信号ＲＲＭＩＳＴがハイレベルにされる。上記１３個の単位回路のうち、いずれか１つでも救済アドレスと入力アドレスとが不一致だと上記冗長ミスの出力信号が形成される。
【００１６】
以上のような救済アドレスの記憶動作と、入力アドレスとの比較動作とによって、救済判定が可能となるものである。この場合、アクセス時間としては（アドレスが確定するまでに時間的余裕があるため、ＡＣＴＶコマンドが入力されてからヒューズ情報を読み出してもアクセス劣化とい問題は生じ無い。
【００１７】
図５には、この発明に係る情報記憶比較回路の他の一実施例の回路図が示されている。この実施例では、読み出し時にヒューズuncut 状態のときの貫通電流を低減させるために、言い換えるならば、低消費電力化のためにＭＯＳＦＥＴＱ７が追加される。つまり、各単位回路におけるヒューズの接地電位側を共通に接続し、ＭＯＳＦＥＴＱ７を介して接地電位を供給するようにするものである。このＭＯＳＦＥＴＱ７の追加によって、読み出し信号ＲＳにより、ヒューズの記憶状態を読み出すときのみに非切断のヒューズに電流が流れるため、低消費電力とすることができる。
【００１８】
図６には、この発明を説明するためのレイアウト図が示さている。同図には、この発明の理解を容易すにために、前記図８や図９の不良救済回路のレイアウトも合わせて示されている。図８の不良救済回路は、ＭＯＳの数が最も少ないが、配線領域が必要。さらにヒューズが２本必要である。従って、（Ａ）に示すようにヒューズ本数と配線数で面積が決まりそれを基準１とする。図９の不良救済回路は、ヒューズが１本で良いが、ＭＯＳの数が多く、面積的には（Ｂ）のように１．２のように大きくなってしまう（下地律束）。
【００１９】
これに対して、本願発明に係る不良救済回路では、ヒューズの数も１本で良く、ＭＯＳの数も４個と少ない。従って図８と同様な配線領域を使ってＭＯＳをレイアウトできるため、（Ｃ）に示すように半分のサイズ０．５でレイアウト可能となり、不良救済回路を大幅な面積低減が可能になる。そして、前記図５の実施例のようなＭＯＳＦＥＴ１個の追加することにより、大幅な低消費電力とすることができるものとなる。
【００２０】
つまり、前記図８の不良救済回路では、１アドレスを２ヒューズ＋２ＭＯＳで記憶する回路例である。すなわち，２本のヒューズをアドレスのＨ／Ｌ(True/bar)に対応させ、どちらを切るかでアドレスを記憶する。従って、２５６Ｍビットのようなダイナミック型ＲＡＭでは、Ｘアドレスが１３アドレス（１３ビット）有るため、１本のワード線を救済するのに、２６本のヒューズと２６個のＭＯＳが必要となるものである。
【００２１】
また、図９の不良救済回路では、１アドレスを１ヒューズ＋１０ＭＯＳで記憶する回路例である。１本のヒューズのcut/uncut をアドレスのＨ／Ｌに対応させ、１ヒューズで１アドレスを記憶する。ただし、未使用のヒューズセットにもアドレスが記憶されてしまうため、イネーブルヒューズを設ける。従つて、１ワード線当たり１４本のヒューズと１４０個のものＭＯＳが必要となるものである。
【００２２】
これに対して、本願発明に係る不良救済回路では、１アドレスを１ヒューズ＋４ＭＯＳで記憶と比較を行なうものである。すなわち、１本のヒューズの切断／非切断（cut/uncut ）をアドレス信号のハイレベル／ロウレベル（Ｈ／Ｌ）に対応させ、１本のヒューズＦ０で１アドレスａ０を記憶する。これにより、前記と同様な救済を１４本のヒューズと５３個のＭＯＳで構成することができる。
【００２３】
図７には、この発明に係る半導体記憶装置の一実施例のチップ全体構成図が示されている。特に制限されないが、この実施例の半導体記憶装置は、ＳＤＲＡＭ（シンクロナス・ダイナミック型ランダム・アクセス・メモリ）に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【００２４】
この実施例のＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされ、メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリブロックは、２つが１組とされてＸデコーダが隣接するよう上下対称的に配置される。また、上記各々２組のメモリブロックも、同図において上下対称的に配置される。また、チップの縦中央に設けられた救済回路（ヒューズ）を中心にして上記Ｙデコーダが互いに隣接するように左右対称的に配置される。
【００２５】
１つのメモリブロックのメモリアレイ部は、上記Ｘデコーダから同図に縦方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
【００２６】
同様に、メモリアレイ部は、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。
【００２７】
上記のように分割されたアレイには、マトリクス配置されたダイナミック型メモリセルを備えており、図に従えば縦方向に配置されたメモリセルの選択端子は各列毎のワード線（図示せず）に結合され、横方向の同一行に配置されたメモリセルのデータ入出力端子は行毎にビット線に結合される。
【００２８】
上記メモリアレイ部は、上記分割されたアレイの上下には、サブワードドライバＳＷＤが配置され、アレイの左右にはセンスアンプＳＡが配置される。センスアンプＳＡには、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。
【００２９】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、前記のようなヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路が設けられる。
【００３０】
上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
【００３１】
制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【００３２】
上記チップセレクト信号がハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、メモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号の各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、コマンドサイクルを定義するときに有意の信号とされる。
【００３３】
上記のようなＤＲＡＭのチップ面積低減手法としては、（ａ）プロセスのシュリンクによる低減と、（ｂ）メモリセル占有率の向上が有る。特に後者は、プロセスを複雑化する必要が無く、回路的工夫により間接周辺回路の面積を低減し、チップコスト低減が可能である。間接周辺回路の割合としては、最も大きいのがパッド領域（４０％）で、次に大きいのが救済回路領域（１０％）である。特に、微細加工に伴い高歩留まりを維持しようとすると、救済回路数を増やす傾向に有るため、面積低減が必要不可欠である。
【００３４】
そこで、かかるＤＲＡＭにおいて、前記実施例のような不良救済回路を用いることにより、救済回路の素子数及びヒューズ本数を低減し、セル占有率を向上することができるものとなる。
【００３５】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 相補の入力信号の各々がゲート供給された第１と第２のＭＯＳＦＥＴの一方のソース，ドレインを出力線に接続し、上記第１のＭＯＳＦＥＴの他方のソース，ドレインと基準電位との間にヒューズを設け、上記ヒューズに対してその切断の有無に対応したハイレベル／ロウレベルの電圧信号を形成する読み出し回路を設け、上記電圧信号がゲートに供給された第３ＭＯＳＦＥＴを上記第２のＭＯＳＦＥＴの他方のソース，ドレインと基準電圧との設けてなる単位回路の複数個と、上記出力線に設けられたプリチャージ回路とラッチ回路とにより、複数の入力信号と上記ヒューズにに記憶された複数の記憶情報との比較一致信号を得ることにより、占有面積の低減を行なうことができるという効果が得られる。
【００３６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、Ｘ系の救済動作を説明したが、同様にＹ系の救済にも適用することができる。冗長切替回路のヒューズは、Ｐ検査後のレーザー光線等を用いるもの他、電気的に切断するものあってもよい。
【００３７】
メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、不良救済回路の他、記憶された情報と入力された情報との比較一致を判定する回路に同様に適用することができる。例えば、機能ブロック又は半導体集積回路装置それ自身にＩＤ情報やアドレスを割り振っておいて、それ自身で自己が選択されたことを検出する自己認識回路等を備えた半導体集積回路装置に広く利用することができる。
【００３８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。相補の入力信号の各々がゲート供給された第１と第２のＭＯＳＦＥＴの一方のソース，ドレインを出力線に接続し、上記第１のＭＯＳＦＥＴの他方のソース，ドレインと基準電位との間にヒューズを設け、上記ヒューズに対してその切断の有無に対応したハイレベル／ロウレベルの電圧信号を形成する読み出し回路を設け、上記電圧信号がゲートに供給された第３ＭＯＳＦＥＴを上記第２のＭＯＳＦＥＴの他方のソース，ドレインと基準電圧との設けてなる単位回路の複数個と、上記出力線に設けられたプリチャージ回路とラッチ回路とにより、複数の入力信号と上記ヒューズにに記憶された複数の記憶情報との比較一致信号を得ることにより占有面積の低減を行なうことができる。
【図面の簡単な説明】
【図１】この発明に係る情報記憶比較回路の一実施例を示す回路図である。
【図２】図１の情報記憶比較回路の動作の概略を説明するための波形図である。
【図３】図１の不良救済回路の動作の一例を説明するための波形図である。
【図４】図１の不良救済回路の動作の他の一例を説明するための波形図である。
【図５】この発明に係る情報記憶比較回路の他の一実施例を示す回路図である。
【図６】この発明に係る情報記憶比較回路を説明するためのレイアウト図である。
【図７】この発明に係る半導体記憶装置の一実施例を示すチップ全体構成図である。
【図８】この発明に先立って検討された不良救済回路の一例を示す回路図である。
【図９】この発明に先立って検討された不良救済回路の他の一例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ２７…ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ５…インバータ回路、ＩＮ３…インバータ回路、Ｆ０〜Ｆ２０…ヒューズ、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ。

Claims (5)

1. 出力線と、
   前記出力線にソース、ドレインの一方が接続され、ゲートに入力信号が供給され前記入力信号が第１の論理レベルのときに導通する第１のＭＯＳＦＥＴと、前記出力線にソース、ドレインの一方が接続され、ゲートに前記入力信号と相補となる相補入力信号が供給され前記相補入力信号が前記第１の論理レベルのときに導通する第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴのソース、ドレインの他方と基準電位との間に設けられて記憶情報に対応して電流経路が形成されるか否かが決定される記憶素子と、前記第２のＭＯＳＦＥＴのソース、ドレインの他方と前記基準電位との間に設けられて前記第１のＭＯＳＦＥＴと前記記憶素子との接続点の電位がゲートに入力され、前記記憶素子が前記電流経路を形成しないとき導通状態となり、前記記憶素子が前記電流経路を形成するとき非導通状態となる第３のＭＯＳＦＥＴと、前記接続点と前記出力線との間に設けられて読み出し信号がゲートに入力され、前記入力信号及び相補入力信号が入力される前に導通して前記接続点をプリチャージ電圧にした後に非導通とされる第４のＭＯＳＦＥＴと、を夫々が備える複数の単位回路と、
   前記出力線に前記基準電位とは異なる前記プリチャージ電圧を与えるプリチャージ回路と、
   前記出力線の出力信号を保持するラッチ回路と、から成り、
   前記ラッチ回路が、複数の前記入力信号と複数の前記記憶素子に記憶された複数の記憶情報との比較一致信号を出力することを特徴とする半導体集積回路装置。
2. 前記記憶素子と前記基準電位との間に設けられて前記読み出し信号がゲートに入力される第５のＭＯＳＦＥＴを備えることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第１、第２及び第３のＭＯＳＦＥＴは、第一導電型ＭＯＳＦＥＴによって構成され、前記第４のＭＯＳＦＥＴは、第二導電型ＭＯＳＦＥＴによって構成されることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記第一導電型ＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、前記第二導電型ＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記第５のＭＯＳＦＥＴは、前記第一導電型ＭＯＳＦＥＴによって構成されることを特徴とする請求項３又は４に記載の半導体集積回路装置。

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