JP3301398B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Description
【０００１】
【発明の属する技術分野】本発明は冗長メモリセルを有
する半導体記憶装置に関し、特に、チップサイズの縮小
化が可能な半導体記憶装置に関する。
する半導体記憶装置に関し、特に、チップサイズの縮小
化が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】冗長メモリセルを有する半導体記憶装置
には、一般的にヒューズを備えた冗長メモリセル選択デ
コーダが使用されている。このような半導体記憶装置に
おいては、メモリ容量の増大に伴い、必要とされる冗長
メモリセル選択デコーダ内のヒューズの本数が増加して
いるが、ヒューズはレーザ等による切断が必要であるた
め、他の回路素子に比べて微細化が困難である。
には、一般的にヒューズを備えた冗長メモリセル選択デ
コーダが使用されている。このような半導体記憶装置に
おいては、メモリ容量の増大に伴い、必要とされる冗長
メモリセル選択デコーダ内のヒューズの本数が増加して
いるが、ヒューズはレーザ等による切断が必要であるた
め、他の回路素子に比べて微細化が困難である。
【０００３】例えば、特開平５−２８７９４号公報にそ
の従来技術として記載されている冗長メモリセル選択デ
コーダにおいては、ブロック選択信号がその入力に利用
されている。この場合、各アドレス信号に対して相補ヒ
ューズが必要とされているため、３ビットのアドレスに
対して、必要となるヒューズの本数は３×２＝６本とな
る。
の従来技術として記載されている冗長メモリセル選択デ
コーダにおいては、ブロック選択信号がその入力に利用
されている。この場合、各アドレス信号に対して相補ヒ
ューズが必要とされているため、３ビットのアドレスに
対して、必要となるヒューズの本数は３×２＝６本とな
る。
【０００４】そこで、ヒューズの本数を低減することを
目的とした半導体メモリ装置のカラム冗長回路が提案さ
れている（特開平８−７７７９１号公報）。この公報に
記載された従来のカラム冗長回路においては、８ビット
のカラムアドレスに対してマスタヒューズを含めて９個
のヒューズが設けられている。
目的とした半導体メモリ装置のカラム冗長回路が提案さ
れている（特開平８−７７７９１号公報）。この公報に
記載された従来のカラム冗長回路においては、８ビット
のカラムアドレスに対してマスタヒューズを含めて９個
のヒューズが設けられている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
８−７７７９１号公報に記載された従来のカラム冗長回
路においては、ヒューズの個数の低減は可能であるが、
他の回路の構成は複雑であり、チップサイズの縮小化は
十分ではない。
８−７７７９１号公報に記載された従来のカラム冗長回
路においては、ヒューズの個数の低減は可能であるが、
他の回路の構成は複雑であり、チップサイズの縮小化は
十分ではない。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、ヒューズの個数を低減しチップサイズを縮
小することができる半導体記憶装置を提供することを目
的とする。
のであって、ヒューズの個数を低減しチップサイズを縮
小することができる半導体記憶装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のブロックに区画されたメモリセルアレイ
と、このメモリセルアレイ内の不良メモリセルと置換さ
れる冗長メモリセルと、複数の前記ブロックの中から所
定のブロックを選択する第１のブロック選択信号及びこ
の第１のブロック選択信号の逆論理である第２のブロッ
ク選択信号に関連付けて前記不良メモリセルと前記冗長
メモリセルとの置換を行う冗長メモリセル選択回路と、
を有することを特徴とする。
装置は、複数のブロックに区画されたメモリセルアレイ
と、このメモリセルアレイ内の不良メモリセルと置換さ
れる冗長メモリセルと、複数の前記ブロックの中から所
定のブロックを選択する第１のブロック選択信号及びこ
の第１のブロック選択信号の逆論理である第２のブロッ
ク選択信号に関連付けて前記不良メモリセルと前記冗長
メモリセルとの置換を行う冗長メモリセル選択回路と、
を有することを特徴とする。
【０００８】本発明においては、冗長メモリセル選択回
路が第１のブロック選択信号及びこの第１のブロック選
択信号の逆論理である第２のブロック選択信号に関連付
けてメモリセルアレイ内の不良メモリセルと冗長メモリ
セルとの置換を行うので、不良メモリセルのアドレスを
特定するためのヒューズの個数が低減されると共に、そ
の回路構成が簡素なものとなる。このため、チップサイ
ズの縮小が可能である。
路が第１のブロック選択信号及びこの第１のブロック選
択信号の逆論理である第２のブロック選択信号に関連付
けてメモリセルアレイ内の不良メモリセルと冗長メモリ
セルとの置換を行うので、不良メモリセルのアドレスを
特定するためのヒューズの個数が低減されると共に、そ
の回路構成が簡素なものとなる。このため、チップサイ
ズの縮小が可能である。
【０００９】前記冗長メモリセル選択回路は、前記第１
のブロック選択信号がゲートに入力される第１の電界効
果トランジスタと、前記第２のブロック選択信号がゲー
トに入力され前記第１の電界効果トランジスタとチャネ
ルの導電型が相違する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタと前記第２の電界効果
トランジスタとのソース−ドレイン間に接続されたヒュ
ーズと、を有することができる。
のブロック選択信号がゲートに入力される第１の電界効
果トランジスタと、前記第２のブロック選択信号がゲー
トに入力され前記第１の電界効果トランジスタとチャネ
ルの導電型が相違する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタと前記第２の電界効果
トランジスタとのソース−ドレイン間に接続されたヒュ
ーズと、を有することができる。
【００１０】また、前記メモリセルアレイは、複数のカ
ラムブロック又はロウブロックに区画されていてもよ
い。
ラムブロック又はロウブロックに区画されていてもよ
い。
【００１１】更に、前記冗長メモリセルは複数個設けら
れており、複数個の前記冗長メモリセルから冗長メモリ
セルブロックが構成されていてもよい。
れており、複数個の前記冗長メモリセルから冗長メモリ
セルブロックが構成されていてもよい。
【００１２】更にまた、前記第１及び第２の電界効果ト
ランジスタは、前記メモリセルのアドレスの１ビットに
つき１個ずつ設けられていてもよい。
ランジスタは、前記メモリセルのアドレスの１ビットに
つき１個ずつ設けられていてもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例においては、メモリセルアレイは複数
のカラムブロックに区画されており、各ブロック内の各
メモリセルは４ビットのアドレスを有している。また、
不良メモリセルとの置換用に複数個の冗長メモリセルか
ら構成された冗長メモリセルブロックが設けられてい
る。図１は本発明の実施例に係る半導体記憶装置内の冗
長メモリセル選択回路としての冗長カラム選択回路を示
す回路図である。
体記憶装置について、添付の図面を参照して具体的に説
明する。本実施例においては、メモリセルアレイは複数
のカラムブロックに区画されており、各ブロック内の各
メモリセルは４ビットのアドレスを有している。また、
不良メモリセルとの置換用に複数個の冗長メモリセルか
ら構成された冗長メモリセルブロックが設けられてい
る。図１は本発明の実施例に係る半導体記憶装置内の冗
長メモリセル選択回路としての冗長カラム選択回路を示
す回路図である。
【００１４】本実施例に係る半導体記憶装置には、カラ
ム相補アドレス信号Ａ０乃至Ａ３及びＡ０Ｂ乃至Ａ３Ｂ
が入力される冗長カラム選択回路が冗長メモリセル選択
回路として設けられている。この冗長カラム選択回路に
は、ブロック選択信号ＢＬＫがゲートに入力される４個
のｎチャネルＭＯＳトランジスタＮ００乃至Ｎ０３が設
けられている。トランジスタＮ００乃至Ｎ０３のソース
には接地が接続され、ドレインには夫々ヒューズＦ０乃
至Ｆ３が接続されている。
ム相補アドレス信号Ａ０乃至Ａ３及びＡ０Ｂ乃至Ａ３Ｂ
が入力される冗長カラム選択回路が冗長メモリセル選択
回路として設けられている。この冗長カラム選択回路に
は、ブロック選択信号ＢＬＫがゲートに入力される４個
のｎチャネルＭＯＳトランジスタＮ００乃至Ｎ０３が設
けられている。トランジスタＮ００乃至Ｎ０３のソース
には接地が接続され、ドレインには夫々ヒューズＦ０乃
至Ｆ３が接続されている。
【００１５】また、冗長カラム選択回路には、ブロック
選択信号ＢＬＫＢがゲートに入力される４個のｐチャネ
ルＭＯＳトランジスタＰ０乃至Ｐ３が設けられている。
トランジスタＰ０乃至Ｐ３のソースには所定の電圧にあ
る電源線が接続され、ドレインには夫々ヒューズＦ０乃
至Ｆ３が接続されている。なお、ブロック選択信号ＢＬ
Ｋとブロック選択信号ＢＬＫＢとは相補的な関係にあ
り、ブロック選択信号ＢＬＫがハイのときには、ブロッ
ク選択信号ＢＬＫＢはロウとなり、ブロック選択信号Ｂ
ＬＫがロウのときには、ブロック選択信号ＢＬＫＢはハ
イとなる。また、トランジスタＰ０乃至Ｐ３はトランジ
スタＮ００乃至Ｎ０３と比して、チャネル長を長くする
か、又はチャネル幅を狭くすることにより、電流能力が
低く設定されている。このため、貫通電流が流れる条件
において、トランジスタＰ０乃至Ｐ３のドレインはロウ
レベルとなる。
選択信号ＢＬＫＢがゲートに入力される４個のｐチャネ
ルＭＯＳトランジスタＰ０乃至Ｐ３が設けられている。
トランジスタＰ０乃至Ｐ３のソースには所定の電圧にあ
る電源線が接続され、ドレインには夫々ヒューズＦ０乃
至Ｆ３が接続されている。なお、ブロック選択信号ＢＬ
Ｋとブロック選択信号ＢＬＫＢとは相補的な関係にあ
り、ブロック選択信号ＢＬＫがハイのときには、ブロッ
ク選択信号ＢＬＫＢはロウとなり、ブロック選択信号Ｂ
ＬＫがロウのときには、ブロック選択信号ＢＬＫＢはハ
イとなる。また、トランジスタＰ０乃至Ｐ３はトランジ
スタＮ００乃至Ｎ０３と比して、チャネル長を長くする
か、又はチャネル幅を狭くすることにより、電流能力が
低く設定されている。このため、貫通電流が流れる条件
において、トランジスタＰ０乃至Ｐ３のドレインはロウ
レベルとなる。
【００１６】更に、カラム相補アドレス信号Ａ０がゲー
トに入力されるｎチャネルＭＯＳトランジスタＮＡ００
が設けられている。トランジスタＮＡ００のソースは接
地されている。また、トランジスタＰ０のドレインとヒ
ューズＦ０との間の電圧がゲートに入力されるｎチャネ
ルＭＯＳトランジスタＮＡ１０が設けられている。トラ
ンジスタＮＡ００のドレインとトランジスタＮＡ１０の
ソースとは相互に接続されている。同様にして、ｎチャ
ネルＭＯＳトランジスタＮＡ０１乃至ＮＡ０３及びＮＡ
１１乃至ＮＡ１３が設けられている。そして、トランジ
スタＮＡ１０乃至ＮＡ１３のドレインはノードＮ１に共
通接続されている。
トに入力されるｎチャネルＭＯＳトランジスタＮＡ００
が設けられている。トランジスタＮＡ００のソースは接
地されている。また、トランジスタＰ０のドレインとヒ
ューズＦ０との間の電圧がゲートに入力されるｎチャネ
ルＭＯＳトランジスタＮＡ１０が設けられている。トラ
ンジスタＮＡ００のドレインとトランジスタＮＡ１０の
ソースとは相互に接続されている。同様にして、ｎチャ
ネルＭＯＳトランジスタＮＡ０１乃至ＮＡ０３及びＮＡ
１１乃至ＮＡ１３が設けられている。そして、トランジ
スタＮＡ１０乃至ＮＡ１３のドレインはノードＮ１に共
通接続されている。
【００１７】また、カラム相補アドレス信号Ａ０Ｂがゲ
ートに入力されるｎチャネルＭＯＳトランジスタＮＡ０
０Ｂが設けられている。トランジスタＮＡ００Ｂのソー
スは接地されている。更に、トランジスタＰ０のドレイ
ンとヒューズＦ０との間の電圧が入力されるインバータ
ＩＶ０が設けられている。更にまた、インバータＩＶ０
の出力がゲートに入力されるｎチャネルＭＯＳトランジ
スタＮＡ１０Ｂが設けられている。トランジスタＮＡ０
０ＢのドレインとトランジスタＮＡ１０Ｂのソースとは
相互に接続されている。同様にして、ｎチャネルＭＯＳ
トランジスタＮＡ０１Ｂ乃至ＮＡ０３Ｂ及びＮＡ１１Ｂ
乃至ＮＡ１３Ｂ並びにインバータＩＶ１乃至ＩＶ３が設
けられている。そして、トランジスタＮＡ１０Ｂ乃至Ｎ
Ａ１３ＢのドレインはノードＮ１に共通接続されてい
る。
ートに入力されるｎチャネルＭＯＳトランジスタＮＡ０
０Ｂが設けられている。トランジスタＮＡ００Ｂのソー
スは接地されている。更に、トランジスタＰ０のドレイ
ンとヒューズＦ０との間の電圧が入力されるインバータ
ＩＶ０が設けられている。更にまた、インバータＩＶ０
の出力がゲートに入力されるｎチャネルＭＯＳトランジ
スタＮＡ１０Ｂが設けられている。トランジスタＮＡ０
０ＢのドレインとトランジスタＮＡ１０Ｂのソースとは
相互に接続されている。同様にして、ｎチャネルＭＯＳ
トランジスタＮＡ０１Ｂ乃至ＮＡ０３Ｂ及びＮＡ１１Ｂ
乃至ＮＡ１３Ｂ並びにインバータＩＶ１乃至ＩＶ３が設
けられている。そして、トランジスタＮＡ１０Ｂ乃至Ｎ
Ａ１３ＢのドレインはノードＮ１に共通接続されてい
る。
【００１８】更に、ブロック選択信号ＢＬＫＢがゲート
に入力されるｐチャネルＭＯＳトランジスタＰ４が設け
られている。トランジスタＰ４のソースは所定の電圧に
ある電源線に接続され、ドレインはノードＮ１に接続さ
れている。なお、トランジスタＰ４の電流能力もトラン
ジスタＰ０乃至Ｐ４と同様に低く設定されている。従っ
て、貫通電流が流れる条件においてトランジスタＰ４の
ドレインはロウレベルとなる。
に入力されるｐチャネルＭＯＳトランジスタＰ４が設け
られている。トランジスタＰ４のソースは所定の電圧に
ある電源線に接続され、ドレインはノードＮ１に接続さ
れている。なお、トランジスタＰ４の電流能力もトラン
ジスタＰ０乃至Ｐ４と同様に低く設定されている。従っ
て、貫通電流が流れる条件においてトランジスタＰ４の
ドレインはロウレベルとなる。
【００１９】更にまた、ノードＮ１の電圧、イネーブル
信号ＹＡＬＬ及びブロック選択信号ＢＬＫが入力される
ＮＡＮＤ回路ＮＡＮＤが設けられている。また、ＮＡＮ
Ｄ回路ＮＡＮＤの出力が入力されるインバータＩＶ４が
設けられており、このインバータＩＶ４から冗長カラム
選択信号ＲＳＥＬが出力される。
信号ＹＡＬＬ及びブロック選択信号ＢＬＫが入力される
ＮＡＮＤ回路ＮＡＮＤが設けられている。また、ＮＡＮ
Ｄ回路ＮＡＮＤの出力が入力されるインバータＩＶ４が
設けられており、このインバータＩＶ４から冗長カラム
選択信号ＲＳＥＬが出力される。
【００２０】なお、イネーブル信号ＹＡＬＬは、アドレ
ス「１１１１」におけるメモリセルの置換の有無を決定
する信号である。図２はイネーブル信号ＹＡＬＬの出力
回路を示す回路図である。
ス「１１１１」におけるメモリセルの置換の有無を決定
する信号である。図２はイネーブル信号ＹＡＬＬの出力
回路を示す回路図である。
【００２１】イネーブル信号ＹＡＬＬの出力回路には、
ブロック選択信号ＢＬＫＢがゲートに入力されるｐチャ
ネルＭＯＳトランジスタＰ５が設けられている。トラン
ジスタＰ５のソースは所定の電圧にある電源線に接続さ
れ、ドレインはヒューズＦ４に接続されている。また、
カラム相補アドレス信号Ａ０乃至Ａ３が夫々ゲートに入
力され相互に多段接続されたｎチャネルＭＯＳトランジ
スタＮ１０乃至Ｎ１３が設けられている。そして、トラ
ンジスタＮ１３のソースが接地され、トランジスタＮ１
０のドレインがヒューズＦ４に接続されている。イネー
ブル信号ＹＡＬＬはトランジスタＰ５のドレインとヒュ
ーズＦ４との間から出力される。なお、トランジスタＰ
５の電流能力は低く設定されており、ヒューズＦ４がオ
ンの状態でトランジスタＰ５及びＮ１０乃至Ｎ１３が全
てオンとなった場合、イネーブル信号ＹＡＬＬはロウレ
ベルとなる。
ブロック選択信号ＢＬＫＢがゲートに入力されるｐチャ
ネルＭＯＳトランジスタＰ５が設けられている。トラン
ジスタＰ５のソースは所定の電圧にある電源線に接続さ
れ、ドレインはヒューズＦ４に接続されている。また、
カラム相補アドレス信号Ａ０乃至Ａ３が夫々ゲートに入
力され相互に多段接続されたｎチャネルＭＯＳトランジ
スタＮ１０乃至Ｎ１３が設けられている。そして、トラ
ンジスタＮ１３のソースが接地され、トランジスタＮ１
０のドレインがヒューズＦ４に接続されている。イネー
ブル信号ＹＡＬＬはトランジスタＰ５のドレインとヒュ
ーズＦ４との間から出力される。なお、トランジスタＰ
５の電流能力は低く設定されており、ヒューズＦ４がオ
ンの状態でトランジスタＰ５及びＮ１０乃至Ｎ１３が全
てオンとなった場合、イネーブル信号ＹＡＬＬはロウレ
ベルとなる。
【００２２】このように構成された出力回路において、
アドレス「１１１１」におけるメモリセルの置換を有効
にする場合には、ヒューズＦ４を切断（オフ）する。こ
れにより、ブロック選択時（ブロック選択信号ＢＬＫが
ハイ、ブロック選択信号ＢＬＫＢがロウの時）に常にイ
ネーブル信号ＹＡＬＬはハイとなる。一方、アドレス
「１１１１」におけるメモリセルの置換を行わない場合
には、ヒューズＦ４はオンとする。これにより、アドレ
ス「１１１１」が入力されるとイネーブル信号ＹＡＬＬ
はロウとなる。
アドレス「１１１１」におけるメモリセルの置換を有効
にする場合には、ヒューズＦ４を切断（オフ）する。こ
れにより、ブロック選択時（ブロック選択信号ＢＬＫが
ハイ、ブロック選択信号ＢＬＫＢがロウの時）に常にイ
ネーブル信号ＹＡＬＬはハイとなる。一方、アドレス
「１１１１」におけるメモリセルの置換を行わない場合
には、ヒューズＦ４はオンとする。これにより、アドレ
ス「１１１１」が入力されるとイネーブル信号ＹＡＬＬ
はロウとなる。
【００２３】次に、上述のように構成された本実施例に
係る半導体記憶装置内の冗長カラム選択回路の動作につ
いて説明する。ここでは、一例としてアドレス（Ａ０−
３）「００１１」におけるメモリセルの置換を行う場合
について説明する。
係る半導体記憶装置内の冗長カラム選択回路の動作につ
いて説明する。ここでは、一例としてアドレス（Ａ０−
３）「００１１」におけるメモリセルの置換を行う場合
について説明する。
【００２４】アドレス「００１１」におけるメモリセル
の置換を行う場合、ヒューズＦ０乃至Ｆ３を夫々オフ、
オフ、オン、オンとする。これにより、ブロック選択
時、即ち、ブロック選択信号ＢＬＫがハイ、ブロック選
択信号ＢＬＫＢがロウである時に、アドレス「００１
１」が入力されると、ノードＮ１はハイとなる。このと
き、イネーブル信号ＹＡＬＬがハイであれば、冗長カラ
ム選択信号ＲＳＥＬはハイとなり、アドレス「００１
１」におけるメモリセルの置換が行われる。
の置換を行う場合、ヒューズＦ０乃至Ｆ３を夫々オフ、
オフ、オン、オンとする。これにより、ブロック選択
時、即ち、ブロック選択信号ＢＬＫがハイ、ブロック選
択信号ＢＬＫＢがロウである時に、アドレス「００１
１」が入力されると、ノードＮ１はハイとなる。このと
き、イネーブル信号ＹＡＬＬがハイであれば、冗長カラ
ム選択信号ＲＳＥＬはハイとなり、アドレス「００１
１」におけるメモリセルの置換が行われる。
【００２５】他のアドレスにおけるメモリセルの置換を
行う場合には、アドレス「１１１１」の置換を行う場合
を除き、上述の場合と同様に、そのアドレスの「０」に
該当するヒューズをオフとし、他のヒューズをオンとす
ればよい。アドレス「１１１１」の置換を行う場合に
は、出力回路内のヒューズＦ４のみをオフとすればよ
い。
行う場合には、アドレス「１１１１」の置換を行う場合
を除き、上述の場合と同様に、そのアドレスの「０」に
該当するヒューズをオフとし、他のヒューズをオンとす
ればよい。アドレス「１１１１」の置換を行う場合に
は、出力回路内のヒューズＦ４のみをオフとすればよ
い。
【００２６】このように、本実施例によれば、５個のヒ
ューズで４ビットのアドレスに対する置換を行うことが
可能である。従って、冗長カラムが４カラム／ブロック
である場合、必要とされるヒューズの個数は４×４＋１
＝１７本となる。一方、従来の相補ヒューズ方式を採用
した場合には、必要とされるヒューズの個数は４×２×
４＝３２であるので、本実施例によれば、約半分の個数
のヒューズで十分なことになる。また、回路の構成も極
めて簡素である。従って、チップサイズの縮小化が容易
である。
ューズで４ビットのアドレスに対する置換を行うことが
可能である。従って、冗長カラムが４カラム／ブロック
である場合、必要とされるヒューズの個数は４×４＋１
＝１７本となる。一方、従来の相補ヒューズ方式を採用
した場合には、必要とされるヒューズの個数は４×２×
４＝３２であるので、本実施例によれば、約半分の個数
のヒューズで十分なことになる。また、回路の構成も極
めて簡素である。従って、チップサイズの縮小化が容易
である。
【００２７】なお、本発明は半導体記憶装置における冗
長カラム選択回路のみの構成に限定されるものではな
い。同様の構成が冗長ロウ選択回路に採用されていても
よい。この場合、メモリセルアレイは複数のロウブロッ
クに区画される。
長カラム選択回路のみの構成に限定されるものではな
い。同様の構成が冗長ロウ選択回路に採用されていても
よい。この場合、メモリセルアレイは複数のロウブロッ
クに区画される。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
第１のブロック選択信号及びこの第１のブロック選択信
号の逆論理である第２のブロック選択信号に関連付けて
メモリセルアレイ内の不良メモリセルと冗長メモリセル
との置換を行う冗長メモリセル選択回路を設けているの
で、不良メモリセルのアドレスを特定するためのヒュー
ズの個数が低減することができると共に、その回路構成
を簡素化できる。従って、チップサイズを縮小すること
ができる。
第１のブロック選択信号及びこの第１のブロック選択信
号の逆論理である第２のブロック選択信号に関連付けて
メモリセルアレイ内の不良メモリセルと冗長メモリセル
との置換を行う冗長メモリセル選択回路を設けているの
で、不良メモリセルのアドレスを特定するためのヒュー
ズの個数が低減することができると共に、その回路構成
を簡素化できる。従って、チップサイズを縮小すること
ができる。
【図１】本発明の実施例に係る半導体記憶装置内の冗長
メモリセル選択回路としての冗長カラム選択回路を示す
回路図である。
メモリセル選択回路としての冗長カラム選択回路を示す
回路図である。
【図２】イネーブル信号ＹＡＬＬの出力回路を示す回路
図である。
図である。
Ａ０、Ａ１、Ａ２、Ａ３、Ａ０Ｂ、Ａ１Ｂ、Ａ２Ｂ、Ａ
３Ｂ；カラム相補アドレス信号 ＢＬＫ、ＢＬＫＢ；ブロック選択信号 ＲＳＥＬ；冗長カラム選択信号 ＹＡＬＬ；イネーブル信号
３Ｂ；カラム相補アドレス信号 ＢＬＫ、ＢＬＫＢ；ブロック選択信号 ＲＳＥＬ；冗長カラム選択信号 ＹＡＬＬ；イネーブル信号
Claims (6)
- 【請求項１】 複数のブロックに区画されたメモリセル
アレイと、このメモリセルアレイ内の不良メモリセルと
置換される冗長メモリセルと、複数の前記ブロックの中
から所定のブロックを選択する第１のブロック選択信号
及びこの第１のブロック選択信号の逆論理である第２の
ブロック選択信号に関連付けて前記不良メモリセルと前
記冗長メモリセルとの置換を行う冗長メモリセル選択回
路と、を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記冗長メモリセル選択回路は、前記第
１のブロック選択信号がゲートに入力される第１の電界
効果トランジスタと、前記第２のブロック選択信号がゲ
ートに入力され前記第１の電界効果トランジスタとチャ
ネルの導電型が相違する第２の電界効果トランジスタ
と、前記第１の電界効果トランジスタと前記第２の電界
効果トランジスタとのソース−ドレイン間に接続された
ヒューズと、を有することを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記メモリセルアレイは、複数のカラム
ブロックに区画されていることを特徴とする請求項１又
は２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイは、複数のロウブ
ロックに区画されていることを特徴とする請求項１乃至
３のいずれか１項に記載の半導体記憶装置。 - 【請求項５】 前記冗長メモリセルは複数個設けられて
おり、複数個の前記冗長メモリセルから冗長メモリセル
ブロックが構成されていることを特徴とする請求項１乃
至４のいずれか１項に記載の半導体記憶装置。 - 【請求項６】 前記第１及び第２の電界効果トランジス
タは、前記メモリセルのアドレスの１ビットにつき１個
ずつ設けられていることを特徴とする請求項２乃至５の
いずれか１項に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33636098A JP3301398B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体記憶装置 |
| US09/444,595 US6643794B1 (en) | 1998-11-26 | 1999-11-22 | Semiconductor storage unit |
| KR1019990052745A KR100341155B1 (ko) | 1998-11-26 | 1999-11-25 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33636098A JP3301398B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163986A JP2000163986A (ja) | 2000-06-16 |
| JP3301398B2 true JP3301398B2 (ja) | 2002-07-15 |
Family
ID=18298338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33636098A Expired - Fee Related JP3301398B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6643794B1 (ja) |
| JP (1) | JP3301398B2 (ja) |
| KR (1) | KR100341155B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4552266B2 (ja) * | 2000-04-14 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| US7463934B2 (en) * | 2002-04-12 | 2008-12-09 | Medtronic, Inc. | Implantable medical device with captivation fixation |
| US7151694B2 (en) * | 2004-06-14 | 2006-12-19 | Macronix International Co., Ltd. | Integrated circuit memory with fast page mode verify |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| US5289417A (en) * | 1989-05-09 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with redundancy circuit |
| KR920010347B1 (ko) * | 1989-12-30 | 1992-11-27 | 삼성전자주식회사 | 분할된 워드라인을 가지는 메모리장치의 리던던시 구조 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| KR930003164A (ko) | 1991-07-26 | 1993-02-24 | 김광호 | 반도체메모리 리던던시 장치 |
| KR950015041B1 (ko) * | 1992-11-23 | 1995-12-21 | 삼성전자주식회사 | 로우리던던시회로를 가지는 고집적 반도체 메모리 장치 |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| KR0130030B1 (ko) | 1994-08-25 | 1998-10-01 | 김광호 | 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법 |
| US5970002A (en) * | 1996-04-24 | 1999-10-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device having redundancy function |
| JP3839869B2 (ja) * | 1996-05-30 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1998
- 1998-11-26 JP JP33636098A patent/JP3301398B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-22 US US09/444,595 patent/US6643794B1/en not_active Expired - Fee Related
- 1999-11-25 KR KR1019990052745A patent/KR100341155B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6643794B1 (en) | 2003-11-04 |
| KR100341155B1 (ko) | 2002-06-20 |
| KR20000047726A (ko) | 2000-07-25 |
| JP2000163986A (ja) | 2000-06-16 |
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