KR0119888B1

KR0119888B1 - 반도체 메모리장치의 결함구제방법 및 그 회로

Info

Publication number: KR0119888B1
Application number: KR1019940007549A
Authority: KR
Inventors: 이성수; 김진기
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1994-04-11
Filing date: 1994-04-11
Publication date: 1997-10-30
Also published as: IT1273529B; DE19513789C2; CN1037721C; DE19513789A1; KR950030164A; CN1117193A; FR2718560B1; FR2718560A1; JP2777083B2; ITMI950731A0; US5548555A; ITMI950731A1; JPH07287992A

Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 특히 결함을 구제하는 결함구제방법 및 그 회로에 관한 것으로서, 결함발생된 메모리셀의 어드레스를 저장하기 위한 퓨즈의 절단시에 각 어드레스신호에 대응하는 다수개의 퓨즈들을 일시에 절단하지 아니하고, 하나씩 또는 허용되는 수만큼 순차적으로 절단함으로써, 메모리 장치에 공급되는 전원전압만으로 퓨즈절단이 가능한 결함구제방법 및 그 회로를 제공하기 위하여, 외부어드레스핀들에 접속되는 메모리장치 내부의 퓨즈선택수단을 구성하고, 상기 퓨즈선택수단들에 위해 특정 퓨즈가 선택되어 절단되도록 하며, 외부어드레스핀들에 입력되는 신호들을 가변함으로써 퓨즈를 차례로 선택절단해 나가도록 하여, 결함어드레스의 저장을 위해 N개의 퓨즈를 절단하는 경우 최대 N회의 퓨즈선택 및 절단동작이 이루어지는 결함어드래스 저장방법 및 그 회로를 제공한다.

Description

반도체 메모리 장치의 결함구제방법 및 그 회로

제1도는 본 발명에 따른 결함구제회로를 채용한 불휘발성 반도체 메모리장치의 개략적 블럭도.

제2도는 제1도에 도시한 행블록의 구체회로도.

제3도는 본 발명에 따른 리던던트 블록디코더의 구체회로도.

제4도는 제3도의 데이터선 선택 디코딩신호를 발생하는 회로도.

제5도는 제3도의 퓨즈선택 디코딩신호를 출력하는 논리회로도.

제6도는 리던던트 프로그램동작에 따른 제1도의 동작타이밍도.

제7도는 로우디코더 동작차단회로의 구체회로도.

제8도는 서로 접속되는 제8a도와 제8b도로 구성되며, 본 발명에 따른 리던던트 블록 디코더(22)의 다른 실시예를 보이는 도면.

제9도는 제8도에 도시한 퓨즈선택신호를 출력하는 회로도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 결함메모리셀을 여분의 셀로 대치하여 결합을 구제하는 방법 및 그 회로에 관한 것이다.

일반적으로, 반도체 소자의 소형화 및 고집적화는 제조공정상의 여러 가지 곤란함을 수반하기 때문에 종종 수율의 저하를 가져오게 되며, 특히 메모리장치에 있어서는 메모리셀의 결함으로 인한 수율저하가 큰 문제점으로 대두되고 있다. 이러한 문제점을 해결하기 위한 방법으로 가장 널리 채용되는 것이 리던던트셀의 채용, 즉 결함이 있는 메모리셀을 여분으로 제조된 리던던트셀(redundant cell)로 대체함으로써 결함을 제거하여 수율을 향상시키는 방법이다. 결함이 발생된 메모리셀을 리던던트셀로 대체하기 위해서는 결함발생된 메모리셀의 위치, 즉 어드레스(address)를 저장하는 수단이 필요하다. 통상적으로 널리 사용되는 결함 어드레스 저장수단들로서는 퓨즈소자 또는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리셀이 사용되고 있다. 상기 퓨즈소자를 사용하여 결함 어드레스를 저장하는 방법으로서는 퓨즈소자에 레이저빔을 조사하여 절단시키는 방법과 퓨즈소자에 전류를 인가하여 절단(blowing)시키는 방법이 알려져 있다.

그러나, 상기 레이저 빔을 이용한 퓨즈절단방법은 패키지공정을 수행하기 이전의 웨이퍼상태, 즉 퓨즈가 외부에 노출되어 있는 상태에서만 가능한 것이어서, 제조공정이 최종 완료된 패키지 상태에서는 절단할 수 없다는 단점을 갖고 있다. 반면에, 불휘발성 메모리셀을 저장수단으로서 사용하는 경우에는 패키지 상태에서도 적용가능하다는 장점을 갖고 있으나, 저장수단 자체가 메모리셀이기 때문에 고온 고전압등의 특정조건에서 저장된 결함 어드레스정보를 유지하지 못하게 되면 오동작을 유발하는 등의 문제점을 갖게 되므로, 메모리장치의 신뢰성측면에서 볼 때 퓨즈 절단방식보다 그리 바람직하지 못하다는 문제점을 갖게 된다. 그러한 이유에 따라 전기적으로 퓨즈를 절단하는 방법이 본 분야에 널리 사용되어 왔다. 전기적으로 퓨즈를 절단하여 결함 메모리셀의 어드레스를 저장하는 종래의 기술들중 하나는 1989년 간행된 IEEE INTERNATIONAL SOLID STATE IRCUITS CONFERANCE DIGEST OF TECHNICAL PAPERS의 128-129페이지에 개시되어 있다.

그러나 종래 전기적으로 퓨즈를 절단하는 방법에서는, 결함어드레스를 저장하기 위해 일시에 다수개의 퓨즈를 절단하기 때문에, 그에 따라 여러개의 퓨즈를 절단할 수 있는 추분한 크기의 전류를 흘려 주어야 한다.

따라서 퓨즈를 절단하기에 충분한 크기의 전류를 공급하기 위하여 별도의 패드 또는 입력핀이 필요하므로 여러 가지 제약조건이 따르게 되는 문제점이 있었다. 즉, 웨이퍼상태에서 퓨즈절단용 전류를 공급하기 위해서는 전압인가패드를 별도로 형성하여야 하므로 이는 소자의 집적화에 불리한 영향을 미치게 된다. 또한 패키지 상태에서 퓨즈절단용 전류를 공급하기 위해서는, 별도의 입출력핀을 통하여 메모리장치 내부로 고전압을 인가해 주어야 하므로, 여분의 입출력핀이 반드시 필요하다는 문제점을 갖게 된다.

따라서 본 발명의 목적은 상기한 종래기술들의 문제점을 제거한 반도체 메모리장치의 결함구제방법 및 그회로를 제공하는데 있다.

본 발명의 다른 목적은 패키지완료후에도 결함메모리셀의 구제가 가능한 반도체 메모리장치의 결함구제방법 및 그 회로를 제공하는데 있다.

본 발명의 또다른 목적은 외부에서 별도의 퓨즈절단전압을 인가하지 아니하고 칩내부의 전원전압만으로도 퓨즈절단이 가능한 반도체 메모리장치의 결함구제방법 및 그 회로를 제공하는데 있다.

상기한 목적들을 달성하기 위한 본 발명은 결함발생된 메모리셀의 어드레스를 저장하기 위한 퓨즈의 절단시에 각 어드레스신호에 대응하는 다수개의 퓨즈들을 일시에 절단하지 아니하고, 하나씩 또는 허용되는 수만큼 순차적으로 절단함으로써, 메모리장치에 공급되는 전원전압만으로 퓨즈절단이 가능함을 특징으로 한다.

즉, 외부어드레스핀들에 접속되는 메모리장치 내부의 퓨즈선택수단을 구성하고, 상기 퓨즈선택수단들에 의해 특성 퓨즈가 선택되어 절단되도록 하며, 외부어드레스핀들에 입력되는 신호들을 가변함으로써 퓨즈를 차례로 선택함으로써, 결함어드레스의 저장을 위해 N개의 퓨즈를 절단하는 경우 최대 N회의 퓨즈선택 및 절단동작이 이루어진다.

따라서 본 발명에 따르게 되면 웨이퍼상태 및 패키지상태에서 모두 결함구제가 가능하며, 퓨즈절단에 필요한 전류의 크기를 낮출 수 있으므로 퓨즈절단용 전류를 공급하기 위한 별도의 패드 또는 입력핀을 사용하지 않고 결함구제가 가능해진다.

이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

제1도는 본 발명에 따른 바람직한 실시예의 구성을 보이는 도면으로, 본 발명에 따른 결함구제회로를 채용한 불휘발성 반도체 메모리장치의 개략적 블럭도이다.

제1도에 도시한 메모리장치는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리장치(EEPROM)로, 메모리셀 어레이(10)와 결함구제용 리던던트셀 어레이(12)를 가지고 있다. 메모리셀 어레이(10)는 512개의 행블록 BK0-BK511로 나누어져 있고, 리던던트셀 어레이(12)는 8개의 행블록 BK0-RBK7로 나누어져 있다. 각 행블록은 동일행에 배열되고 서로워드라인들을 공유하는 2048개의 난드셀 스트링들로 구성되며, 각난드셀 스트림들은 대응하는 비트라인BL1-BL2048에 하나씩 접속된다. 상기 메모리셀은 반도체 기판상에 위로부터 차례로 제어게이트/층간절연막/부유게이트/터널산화막의 구조로 된 통상적인 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리셀로서, 각 메모리셀의 제어게이트는 대응하는 워드라인에 접속된다. 제1도에 도시한 메모리셀 어레이(10)는 512×2048×16(=16,777,216)개의 메모리셀을 가지고 있고, 리던던트셀어레이(12)는 8×2048×16(=262,144) 개의 메모리셀을 가지고 있다. 또한 상기 메모리셀 어레이(10) 및 리던던트셀 어레이(12)는 8개의 데이타 입출력핀 I/01-I/08에 각각 대응하는 8개의 열블록으로 나뉘어질 수 있고, 각 열블록들은 서로 공유하는 워드라인들과 수직방향으로 배열되는 256개의 비트라인들 BL1~BL256,BL 257~BL512,…BL1793~BL2048을 갖는다. 각 열블록들은 칼럼어드레스에 의해 8개의 열블록 각각에서 하나의 비트라인이 선택되도록 서로 병력관계에 있으며, 그에 따라 데이터 입출력핀 I/01-I08은 8비트의 병렬데이타가 입력되거나 출력되는 통로이다.

제2도에는 제1도내의 메모리셀 어레이(10)의 I번째 행블록 BKi의 구체회로도가 도시되어 있다. 행블록 BKi는 비트라인 BL1-BL2048에 각각 접속된 2048개의 난드셀 스트링 NU들을 가지며, 하나의 난드셀 스트링은 제1선택트랜지스터 ST1의 소오스와 제2선택트랜지스터 ST2의 드레인 사이에 드레인-소오스 통로들이 직력접속되는 16개의 메모리셀들 M0-M15로 구성된다. 각 난드셀 스트링의 제1선택트랜지스터 ST1의 드레인은 대응하는 비트라인에 접속되고 게이트단자는 전달트랜지스터 BT0를 통하여 제1스트링선택신호 SGL1을 받는 제1스트링선택라인 SL1에 공통접속되고, 제2선택트랜지스터 ST2의 소오스단자는 공통소오스라인 CSL에 접속되고 게이트단자는 전달트랜지스터 BT17을 통하여 제2스트링선택신호 SGL2를 입력하는 제2스트링선택라인 SL2에 공통접속된다. 각 난드셀 스트링들의 메모리셀들 M0-M15의 제어게이트단자에 공통으로 대응접속되는 워드라인들 WL0-WL15는 전달트랜지스터들 BT1-BT16을 통하여 제어게이트 구동신호 CG0-CG15를 입력한다. 상기 전달트랜지스터들 BT0-BT17의 게이트단자들은 블록선택신호 BSC에 공통제어된다.

다시 제1도로 돌아가서, 상기 메모리셀어레이(10)의 구동은 로우디코더(14)에 의해 제어되고, 리던던트셀 어레이(12)의 구동은 리던던트 로우디코더(16)에 의해 제어된다. 로우디코더(14)는 블록선택디코더(18)으로부터 입력되는 블록선택신호 BSCi에 따라 행블록 BK0-BK511중 어느하나를 활성화시키고, 선택된 행블록의 워드라인들 WL0-WL15에 워드라인 프리디코더(20)로부터 입력되는 제어게이트 구동신호들 CG0-CG15을 일대일로 공급한다. 리던던트 로우디코더(18)는 리던던트 블록디코더(22)로부터 인가되는 리던던트 블록선택신호 RR0-RR7에 따라 리던던트셀 어레이(12)의 행블록들 RBK0-RBK7중 어느하나를 활성화시키고, 선택된 행블록의 워드라인들 WL0-WL15에 워드라인 프리디코더(20)로부터 입력되는 제어게이트 구동신호들 CG0-CG15을 일대일로 공급한다.

제1도에 도시한 EEPROM은 입출력버퍼(24)를 통하여 데이타의 입출력 및 어드레스신호들의 입력이 이루어진다. 제어신호 입력버퍼(26)는 제어신호들를 입력한다. 이때 어드레스래치 인에이블 신호 ALE가 하이레벨로 인에이블될 때에는 입출력버퍼(24)는 어드레스를 입력하기 위한 수단으로 동작하며, 이때 입출력핀 I/01-I/08을 통하여 일시에 8비트의 어드레스신호가 글로벌버퍼(30)에 입력된다. 글로벌버퍼(30)는 상기 어드레스 래치 인에이블신호에 제어되어 어드레스신호들을 입력하여 일시저장 및 분배하는 수단으로서, 어드레스신호 A0-A7은 칼럼어드레스버퍼(32)로 전달하고, 어드레스신호 A8-A20은 로우어드레스버퍼(34)로 전달한다. 또한 커맨드(command) 래치 인에이블신호 CLE가 하이레벨로 인에이블 때에는 입출력버퍼(24)는 커맨드 즉 명령어를 입력하기 위한 수단으로 동작하며, 이때 입출력핀 I/01-I/08을 통하여 명령어가 글로벌버퍼(30)에 입력된다. 글로벌버퍼(30)는 상기 커맨드 래치 인에이블신호에 제어되어 커맨드신호들을 입력하여 커맨드 레지스터(36)로 전달한다. 커맨드 레지스터(36)는 입력되는 명령어들을 일시저장 및 출력하는 수단이다.

칼럼어드레스버퍼(32)는 입력되는 칼럼어드레스신호들 A0-A7을 정형하여 A0-A7 및 그 반전신호 을 칼럼디코더(38)에 전달하고, 칼럼디코더(38)는 입력되는 신호들을 디코딩하여 열디코더 및 선택회로(40)를 제어함으로써 선택된 특정 비트라인들이 데이타 입출력버퍼(24) 및 I/01-I/08을 통하여 서로 데이터를 주고받도록 제어한다. 로우어드레스버퍼(34)는 입력되는 로우어드레스신호들 A8-A20을 정형하여, A8-A11 및 그 반전신호을 워드라인 프리디코더(20)에 전달하고, A12-A20 및 그 반전신호 을 블록선택디코더(18)에 전달한다.

블록선택디코더(18)는 입력되는 신호들을 디코딩하여 행블록들 BK0-BK511중 선택된 어느 하나의 행블록을 활성화시키는 블록선택신호 BSCi를 출력한며, 워드라인 프리디코더(20)는 입력되는 신호들을 디코딩하여 제어게이트 구동신호 CG0-CG15를 출력한다.

커맨드 레지스터(36)에서 출력되는 명령어중 독출, 소거 및 프로그램에 관련된 명령어들은 동작제어신호 발생부(42)로 입력되고, 결함셀을 포함하는 행블록의 어드레스를 기록하는 동작을 제어하는 리던던트 프로그램 제어신호는 리던던트 블록디코더(22)에 입력된다.

리던던트 블록디코더(22)는 결함셀을 포함하는 행블록의 어드레스가 기록되는 수단으로서, 제어신호가 로우레벨로 인가된 때에는 어드레스신호 A0~A6 및를 입력하며, 그레 따라 지정되는 퓨즈소자의 절단에 의해 결함셀을 포함하는 행블록의 어드레스가 저장되게 하는 동작을 갖고, 결함구제동작이 완료된 이후에는 로우어드레스에 의해 지정되는 블록선택신호가 자체내에 기록된 결함브록 어드레스와 같은지를 판단하고 그 결과에 따라 리던던트 블록디코더(16)의 구동여부를 결정하는 동작을 갖는다. 로우디코더 동작타단회로(44)는 리던던트 블록디코더(22)에서 출력되는 리던던트 블록선택실호 RR0-RR7중 어느하나라도 인에이블될 때에 로우디코더(14)를 비활성화시키기 위한 제어신호를 출력하게 된다.

제3도에 본 발명에 따른 리던던트 블록디코더(22)의 구체회로도가 도시되어 있다. 설명의 편의를 위하여, 행방향으로 배열된 선호선들 CN0-CN7을 데이타선이라 칭하고, 열방향으로 배열된 신호선들 을 퓨즈선택선이라 칭한다.

행방향으로 배열된 데이타선 CN0-CN7 각각에는, 열방향으로 배열된 대응 퓨즈선택선 W0-W8에 제어되는 9개의 퓨즈소자들 F12-F20 및 대응 퓨즈선택선에 제어되는 9개의 퓨즈소자들 /F12-/F20이 병렬접속되어 있다. 각 퓨즈소자들은 대응데이타선에 일단이 접속되며 전기적으로 절단가능한 퓨즈(예컨대 폴리실리콘 로드)와, 상기 퓨즈의 타단과 접지전압 Vss 사이에 채널이 접속되고 게이트단자가 대응워드선에 접속된 엔채널 트랜지스터로 구성되어 있다.

각 데이타선들 CN0-CN7의 일단은 대응하는 피채널 트랜지스터들 PT1-PT7의 채널을 통하여 전원전압 Vcc를 인가받고 타단은 각각의 리던던트 센스앰프(102)들에 접속되어 있다. 상기 피채널 트랜스터들 pt1-pt7의 게이트단자는 대응하는 데이타선 선택신호에 제어된다.

퓨즈선택선들 W0-W8은, 8개의 퓨즈선택신호및 블록선택 어드레스신호 A12-A20의 순차적인 일대일 부논리합을 출력하는 8개의 노아게이트(104)들의 대응 출력노드에 각각 접속된다. 퓨즈선택선들은, 8개의 퓨즈선택신호및 블록선택 어드레스신호과의 순차적인 일대일 부논리합을 출력하는 8개의 노아게이트(106)들의 대응 출력노드에 각각 접속된다.

각 데이타선에 접속된 리던던트 센스엠프(102)는, 리던던트 블록선택신호 RRi(i=0-7)를 출력하는 출력노드와 전원전압 사이에 채널이 접속되고 게이트단자가 인버터(108)를 통하여 제어신호의 반전신호인 RED를 입력하는 풀업용 피채널 트랜지스터(110)와, 상기 출력노드와 접지전압 사이에 채널이 접속되고 게이트단자가 상기 인버터(108)를 통하여 제어신호의 반전신호인 RED를 입력하는 풀다운용 엔채널 트랜지스터(112)와, 상기 출력노드와 데이타선 CNi(i=0-7) 사이에 채널이 접속되고 게이트단자가 인버터(108)의 출력노드에 접속된 인버터(114)를 통하여 제어신호를 입력하는 풀다운용 엔채널 트랜지스터(116)로 구성되어 있다.

제4도에 상기 제3도의 회로에 공급되는 데이타선 선택신호을 발생하는 회로가 도시되어있다. 제4도를 참조하면, 4입력 난드게이트(117)는 글로벌버퍼(30)로부터 입력되는 어드레스신호들 및 인버터(118)을 통하여 입력되는 리던던트 프로그램 제어신호의 반전신호인 RED를 입력하고, 그 부논리곱 결과를 데이타선 선택신호로서 출력한다. 실제적으로 메모리장치에서는 제4도에 도시한 회로가 8개 배열되며, 각 회로는, 하기의 표 1에 나타난 바와 같이, 어드레스신호들 A0 A1 A2를 디코딩한 8개의 3비트 신호 즉,중 하나를 입력으로 하고를 공통으로 입력하며, 각각의 출력노드에서중 하나를 출력하는 것으로 이해되어져야 한다. 따라서, 입력되는 어드레스신호들의 논리레벨을 변화시킴으로써 데이타선 선택신호중 어느하나를 로우레벨로 출력할 수 있다. 리던던트 프로그램 제어신호가 하이레벨로 디스에이블된 상태(즉, 리던던트 프로그램모드가 아닐 경우)에서는 상기 데이타선 선택신호는 모두 하이레벨로 출력되며, 반대로 리던던트 프로그램 제어신호가 로우레벨로 인에이블된 상태(즉, 리던던트 프로그램모드인 경우)에서는 하기의 표 1과 같이 어드레스신호들이 논리레벨 변화에 따라 특정 데이터선 선택신호가 로우레벨로 인에이블된다.

제5도에 상기 퓨즈선택신호를 발생하는 회로가 도시되어 있다. 제5도를 참조하면, 4입력 난드게이트(120)는 글로벌버퍼(30)로부터 공급되는 어드레스신호들을 입력하고, 그 부논리곱을 인버터(122)에 전달하며, 인버터(122)의 출력은 노아게이트(124)에서 리던던트 프로그램 제어신호와 부논리합되어 퓨즈선택신호로서 출력된다. 실제적으로 메모리장치에서는 제4도에 도시한 회로가 9개 배열되며, 각 회로는 하기의 표 2에 나타난 바와 같이, 4비트의 어드레스신호들 A3 A4 A5 A6을 디코딩한 9개의 4비트 신호 즉, 중 하나를 입력으로 하고를 공통으로 입력하며, 각각의 출력노드에서중 하나를 출력하는 것으로 이해되어져야 한다. 따라서, 입력되는 어드레스신호들의 논리레벨을 변화시킴으로써 퓨즈선택신호중 어느하나를 로우레벨로 출력할 수 있다. 리던던트 프로그램 제어신호가 하이레벨로 디스에이블된 상태(즉, 리던던트 프로그램모드가 아닌 경우)에서는 상기 퓨즈선택신호는 모두 로우레벨로 출력되며, 반대로 리던던트 프로그램 제어신호가 로우레벨로 인에이블된 상태(즉, 리던던트 프로그램모드인 경우)에서는 하기의 표 2와 같이 어드레스신호들의 논리레벨 변화에 따라 특정 퓨즈선택신호만이 로우레벨로 출력된다.

제6도는 제1도의 리던던트 프로그램동작에 따른 타이밍도이다. 제4도 내지 제6도를 참조하여 제3도에 도시한 리던던트 블록디코더(22)에서 결함어드레스 기록동작을 살펴 본다. 본 발명의 특징에 따라, 제3도에 도시한 리던던트 블록디코더(22)에서는 결함행블록의 어드레스를 기록하기 위한 퓨즈의 절단이 일시에 수행되지 아니하고 순차적으로 이루어짐에 특히 유의하여야 한다.

설명의 편의상, 불량이 발생된 행블록은 하나이고, 그에 따라 결함구제에 필요한 리던던트 행블록도 하나인 경우를 예로 들어 설명한다. 이때 메모리셀 어레이의 행블록중 결함이 발생된 행블록을 지정하는 블록선택어드레스 A12가 1이고 나머지 A13-A20의 논리레벨이 0이며, 그에 따라 상기 결함발행된 행블록이 리던던트 블록선택신호 RR0에 대응하는 첫 번째 리던던트 행블록 RBK0로 치환되는 경우를 살펴 본다.

리던던트 프로그램동작에 들어가기 위해서는 리던던트 블록디코더의 퓨즈소자를 선택하기 위한 어드레스신호들이 입력과정이 선행된다. 상기 어드래스신호들의 입력과정은 다음과 같다. 먼저 어드레스 래치 인에이블신호 ALE를 하이레벨로 인가하여 입출력버퍼(24)를 어드레스입력모드로 전환시킨 다음, 어드레스신호들 A0-A7, A8-A15, A16-A20을 데이타 입출력핀 I/01-I/08에 차례로 입력시키면서 라이트 인에이블신호를 하이레벨에서 로우레벨로 천이시키는 동작을 3회 실시하여 상기 어드레스신호들 A0-A20을 글로벌버퍼(30)에 입력시킨다.

상기 어드레스신호들중 A0-A2는 데이타선 선택신호들을 만들기 위한 신호로서, 리던던트 블록디코더(22)에서 퓨즈를 절단하고자 하는 데이타선은 CN0아므로, 상기 표 1에 보인 바와 같이 A0 A1 A2을 0으로 입력시킨다.

또한 퓨즈 선택신호들을 만들기 위한 어드레스신호들 A3 A4 A5 A6은, 상기 표 2에 보인 바와 같이, 퓨즈 선택신호가 로우레벨로 인에이블될 수 있도록, 0로서 입력시킨다. A7-A11은 사용되지 아니하는 어드레스신호들이다.

행블록의 어드레스를 지정하는 A12-A20은, 상기 메모리셀어레이(10)내의 행블럭중 결함발생된 행블록의 어드레스에 따라, A12의 논리레벨을 1로 나머지 A20-A13은 모두 0으로 입력시킨다. 즉, 1로 입력된다.

어드레스의 입력이 완료된 다음에는 리던던트 프로그램 명령어의 입력과정이 개시된다. 리던던트 프로그램 명령어의 입력과정은 다음과 같다. 먼저 커맨드 래치 인에이블신호 CLE를 하이레벨로 인가하여 입출력버퍼(24)를 명령어 입력모드로 전환시킨 다음, 데이타 입출력핀 I/01-I/08을 통하여 명령어 CMD를 입력한후 라이트 인에이블신호를 하이레벨에서 로우레벨로 천이시켜 명령어를 글로벌버퍼(30)에 입력시킨다.

입력된 명령어는 커맨드 레지스터(36)에 저장되고, 그에 따라 커맨드 레지스터(36)에서는 로우레벨로 인에이블된 리던던트 프로그램 제어신호가 출력된다.

리던던트 프로그램 제어신호가 로우레벨로 출력됨에 따라 퓨즈절단과정(즉, 결함어드레스 기록과정)이 개시된다. 제4도를 참조하면, 리던던트 프로그램 제어신호가 로우레벨로 인에이블됨에 따라 데이타선 선택신호가 로우레벨로 인에이블된다. 그에 따라 제3도의 피채널 트랜지스터 PT0가 턴온되어 데이타선 CN0는 전원전압 Vcc 레벨로 충전된다. 이때은 하이레벨로 디스에이블되어 있으므로 데이타선 CN1-CN7은 플로팅(floating)되어 있다. 또한, 제5도에서 리던던트 프로그램 제어신호가 로우레벨로 인에이블됨에 따라, 퓨즈선택신호가 로우레벨로 인에이블된다. 이때은 하이레벨로 디스에이블되어 있으므로, 그에 대응하는 워드선들은 모두 로우레벨을 유지하게 된다.

따라서, 로우레벨로 인에이블된 상기와 논리레벨 1로 입력되는 어드레스신호 A12의 부논리합을 출력하는 노아게이트(104)의 출력은 로우레벨을 갖게 되고, 상기와 로우레벨로 입력되는 어드레스신호의 부논리합을 출력하는 노아게이트(106)의 출력은 하이레벨을 갖게 된다. 그 결과, 퓨즈 선택선에 게이트단자가 접속된 퓨즈소자 /F12내의 엔채널 트랜지스터만이 턴온되고, 그에 따라 데이타선 CN0로부터 퓨즈 및 상기 엔채널 트랜지스터의 채널을 통하여 접지단으로 전류가 흐르게 된다. 데이타선 CN0에 공급된 전압이 선택된 하나의 퓨즈에만 모두 공급되므로, 상기 퓨즈를 통하여 흐르는 전류는 퓨즈를 충분히 절단할 수 있는 크기를 갖게 된다. 이때 메모리장치의 외부에서 인가되는 전원전압을 정상공급치보다 높게 공급하면(예컨대 정상공급되는 전원전압이 5볼트라면 퓨즈프로그램에는 9볼트의 전압을 전원전압으로서 공급) 퓨즈절단에는 더욱 효과적이다. 퓨즈소자/F12의 퓨즈절단에 따라, 결함이 발생된 행블록의 블록선택어드레스신호중 최하위비트인 A12의 저장과정이 달성된다.

상기 블록선택어드레스들중 나머지 어드레스들 A13-A20의 기록(저장)과정은 상술한 A12 기록과정과 동일한 과정을 각 어드레스신호에 대하여 반복하게 된다. 이때 어드레스신호 A0-A2 및 A7-A20은 고정시키고, A3-A6을 변화시켜 표 2에 도시된 대로를 순차적으로 로우레벨로 인에이블되도록 하여, 퓨즈선택신호들이의 순서대로 로우레벨로 인에이블되게하면 블록선택어드레스 A12-A20에 논리레벨에 대응하는 퓨즈가 순차적으로 전달된다. 상기한 과정에 따라, 제3도의 데이타선 CN0에 접속된 퓨즈소자들중/F12 및 F13-F20의 퓨즈가 절단되고 F12 및/F13-/F20의 퓨즈들은 절단되지 않는다.

따라서, 총 9회의 퓨즈절단과정이 종료되면, 최종적으로는 데이타선 CN0에 접속된 퓨즈들중 워드선 W0-W7 및에 대응되는 9개의 퓨즈가 순차로 절단되어 결함 행블록의 어드레스가 리던던트 블록디코더(22)에 기록된다.

상술한 동작들에 따라 결함 행블록의 어드레스가 저장된 이후의 정상적인 엑세스동작시 결함 행블록의 치환과정을 살펴본다. 정상동작모드에서는 리던던트 프로그램 제어신호는 하이레벨로 디스에어블되므로, 퓨즈 선택신호는 모두 로우레벨을 유지하게 되고, 데이타선 선택신호은 모두 하이레벨을 유지하게 된다. 따라서, 제3도를 참조하면, 퓨즈 선택신호를 입력하는 노아게이트들(104,106) 각각의 출력은 대응하는 블록선택 어드레스신호의 논리레벨에 따라 결정된다.

이때, 리던던트 블록디코더(22)에 저장된 블록선택 어드레스신호와 동일하게, 블록선택 어드레스신호 A20-A13은 논리레벨 0으로 A12는 논리레벨 1로 입력되는 경우, 결함 행블록의 어드레스가 저장된 데이타선 CN0는 플로팅된다. 따라서, 플로팅된 데이타선 CN0에 대응하는 리던던트 센스엠프(102)의 출력노드가 풀업 트랜지스터(110)을 통하여 전원전압 VCC로 충전됨에 따라 리던던트 블록선택신호 RR0가 하이레벨로서 출력된다.

그러나 퓨즈가 절단되지 아니한 나머지 데이타선 CN1-CN7은, 상기 어드레스신호 A12-A20또는에 의해 적어도 어느하나가 하이레벨로 인에이블되는 퓨즈선택선 W0-W8 또는에 의해, 모두 접지전압과의 전류패스가 형성되므로, 상기 데이타선들 CN1-CN7에 대응하는 리던던트 센스앰프들의 출력노드는 모두 접지전압으로 방전된다. 그 결과 상기 데이타선 CN1-CN7에 대응하는 리던던트 센스앰프(102)의 출력노드는 풀다운용 엔채널 트랜지스터(116)을 통하여 기준전압 Vss로 방전되고, 그에 따라 리던던트 블록선택신호 RR1-RR7은 모두 로우레벨로 출력된다.

이때 로우디코더 동작 차단회로(44)는 리던던트 블록선택신호 RR0가 하이레벨로 출력됨에 따라를 로우레벨로 출력하여 로우디코더(14)를 디스에이블시킨다. 따라서 리던던트셀 어레이(12)내의 행블록이 선택됨으로써 결함 행블록의 치환이 이루어진다.

제7도는 결함 행블록이 선택될 때 메로리셀 어레이에 대응하는 로우디코더의 동작을 차단하는 제어신호를 출력하는 로우디코디 동작차단회로(44)의 구체회로도로서, 입력되는 리던던트 블록선택신호 RR0-RR7을 부논리합하여 제어신호로 출력하는 노아게이트(126)로 구성되어 있다. 따라서 리던던트 블록선택신호중 어느하나라도 하이레벨이 되면 제어신호가 로우레벨을 갖게 된다.

제8도는 본 발명에 따른 리던던트 불록디코더(22)의 다른 실시예를 보이는 도면으로, 서로 평행하게 접속되는 제8A도 제8B도로 구성된다. 제8도를 참조하면, 행방향으로 배열된 데이타선 CN0-CN7 각각에는, 열방향으로 배열된 대응 퓨즈선택선 W0-W8 및 독출용 퓨즈선택선 R0-R8에 제어되는 9개의 퓨즈소자들 F'12-F'20과, 대응 퓨즈선택선및 독출용 퓨즈선택선에 제어되는 9개의 퓨즈소자들 /F'12-/F'20이 병렬접속되어 있다. 각 퓨즈소자들은 대응하는 데이타선에 일단이 접속된 퓨즈(200)와, 상기 퓨즈(200)의 타단과 접지전압단 사이에 채널이 접속되고 게이트단자가 대응 퓨즈선택선에 접속되는 엔채널 트랜지스터(201)과, 채널의 일단이 상기 퓨즈의 타단에 접속되고 게이트단자가 상기 독출용퓨즈선택선에 접속된 엔채널 트랜지스터(202)와, 채널의 양단이 상기 엔채널 트랜지스터(202)의 타단 및 접지전압단 사이에 접속되고 게이트단자가 리던던트 프로그램 제어신호에 접속도히는 엔채널 트랜지스터(203)로 구성되어 있다.

각 데이타선들 CN0-CN7의 일단은 대응하는 피채널 트랜지스터들 PT1-PT7의 채널을 통하여 전원전압 Vcc를 인가받고 타단은 각각의 리던던트 센스앰프(102)들에 접속되어 있다. 상기 피채널 트랜지스터들 PT1-PT7의 게이트단자는 대응하는 데이타선 선택신호에 제어된다. 상기 데이타선 선택신호은 상기 제4도에 도시한 회로에서 발생되는 전술한 제3도의 그것과 동일하며, 상기 표 1에 나타낸 바와 같이, 리던던트 프로그램모드시 어드레스신호 A0-A2의 디코딩에 의해 어느하나가 로우레벨로 인에이블된다. 또한, 상기 리던던트 센스앰프(102)도 제3도의 그것과 동일한 기능을 가지므로 설명을 약한다.

퓨즈선택선들 W0-W8은, 8개의 퓨즈선택신호및 블록선택 어드레스신호 A12-A20의 순차적인 일대일 부논리합을 출력하는 8개의 노이게이트(104)들의 대응 출력노드에 각각 접속된다. 퓨즈선택선들은, 8개의 퓨즈선택신호및 블록선택 어드레스신호의 순차적인 일대일 부논리합을 출력하는 8개의 노아게이트(106)들의 대응 출력노드에 각각 접속된다. 독출용 퓨즈선택선 R0-R8은 각각은 대응되는 어드레스신호 A12-A20의 반전레벨을 입력하고, 독출용 퓨즈선택선각각은 대응되는 어드레스신호의 반전레벨을 입력한다.

제9도는 제8도에 도시된 퓨즈선택신호를 발생하는 회로가 도시되어 있다. 제9도를 참조하면, 4입력 난드게이트(128)는 글로벌버퍼(30)로부터 입력되는 어드레스신호들을 입력하고, 각 입력들으 부논리곱을 노아게이트(130)에 전달한다. 노아게이트(130)은 상기 난드게이트(128)의 출력과 리던던트 프로그램 제어신호를 입력하고, 입력들의 부논리합을 인버터(132)에 전달하며, 인버터(132)의 출력이 퓨즈선택선 선택 디코딩신호로서 출력된다. 리던던트 프로그램 제어신호가 하이레벨로 디스에이블된 상태에서는 상기 퓨즈선택신호는 모두 하이레벨로 출력된다. 그러나 리던던트 프로그램 제어신호가 로우레벨로 인에이블된 상태, 즉 리던던트 프로그램모드에서는 전술한 표 2와 같이 어드레스신호들의 논리레벨 변화에 따라 특정 디코딩신호만이 로우레벨로 출력된다. 따라서, 입력되는 어드레스신호들의 놀리레벨을 변화시킴으로써 퓨즈선택시호중 어느하나를 로우레벨로 출력할 수 있다. 따라서 전술한 제3도의 경우와 동일한 방법으로 하나의 퓨즈선택선쌍을 순차적으로 선택하여 구동하는 것이 가능하다.

제8도의 결함어드레스 저장과정을 선명한다. 결함구제시에는 어드레스신호 및 명령어 입력과정은 전술한 제1실시예에 따른 제3도의 그것과 동일하며, 그에 따라 제3도와 마찬가지로 데이타선 CN0상에 접속된퓨즈소자들에 결함어드레스를 저장하는 경우를 예로들어 설명한다. 어드레스신호들의 입력이 완료되고, 그 결과로 표 2와 같이 데이타선 선택신호는 로우레벨로 나머지은 모두 하이레벨로 출력되면, 데이타선 CN0는 피채널 모오스 트랜지스터 PT0를 통하여 전원전압 Vcc 레벨로 충전되고, 나머지 데이타선 CN1-CN7은 모두 플로팅된다. 또한, 전술한 표 1.과 같이 퓨즈선택신호는 로우레벨로 나머지은 모두 하이레벨로 됨에 따라, 퓨즈선택선및 독출용 퓨즈선택선 는 어드레스신호 A12의 논리레벨에 제어되고, 그외 나머지 퓨즈선택선들 및 독출용 퓨즈선택선들은 모두 플로팅된다.

그다음, 명령어가 입력됨에 따라 리던던트 프로그램 제어신호가 로우레벨로 인에이블되면, 각 퓨즈소자들의 엔채널 트랜지스터(203)은 모두 턴오프되고, 그 결과로 엔채널 트랜지스터(102)의 소오스 단자는 플로팅된다. 따라서, 이때에는 독출용 퓨즈선택선은 프로그램동작에 아무런 영항을 미치지 않는다. 따라서, 전술한 제3도의 실시예와 동일한 과정을 거쳐 하이레벨로 출력되는 퓨즈선택선 W0 또는에 따라 엔채널 트랜지스터(201)가 턴온되어 퓨즈의 절단이 이루어진다.

제8도에서, 결함구제후 정상적인 억세스 동작에서 퓨즈선택신호은 모두 하이레벨로서 출력되며, 그에 따라 퓨즈선택선은 모두 접지전압레벨로 방전되므로 엔채널 트랜지스터(201)이 모두 턴오프되어 독출동작에 아무런 영향을 미치지 않는다. 또한, 선택된 독출용 퓨즈선택선에 따라 엔채널 트랜지스터(202)가 턴온되어 퓨즈의 절단 또는 비절단상태에 따라 데이타선의 충전 또는 방전이 이루어진다.

따라서, 제8도에 도시한 리던던트 블록디코더는 결함구제시 하이레벨로 선택되는 퓨즈선택선에 따라 엔채널 트랜지스터(201)가 턴온되어 퓨즈의 절단이 이루어지고, 정상적인 억세스 동작에서는 하이레벨로 선택된 독출용 퓨즈선택선에 따라 엔채널 트랜지스터(202)가 턴온되어 퓨즈의 절단유무에 따라 데이타선의 충전 또는 방전이 이루어짐을 알 수 있다. 그러므로, 제8도에 도시한 리던던트 블록디코더는 제3도에 도시한 그것과 동일하게 9회에 걸친 퓨즈 절단동작에 따라 결함어드레스의 저장 즉, 퓨즈절단동작이 이루어지며, 결함구제후 정상적인 불록선택동작에 따른 결함어드레스의 검출과정에서 퓨즈절단여부의 검출이 독출용 퓨즈선택선에 따라 이루어진다.

상술한 바와 같이, 본 발명에 따르게 되면, 외부어드레스핀들에 접속되는 메모리장치 내부의 퓨즈선택수단을 구성하고, 상기 퓨즈선택수단들에 의해 특정 퓨즈가 선택되어 절단되도록 하며, 외부어드레스핀들에 입력되는 신호들을 가변함으로써 퓨즈를 차례로 선택절단함으로써 별도의 입력패드를 사용함이 없이도 웨이퍼 및 패키지상태의 전기적인 퓨즈용단이 가능한 효과가 있다.

Claims

반도체 메모리장차의 결합어드레스 저장회로에 있어서 : 전기적으로 용단가능한 다수의 퓨즈들에 각기 접속되며 병렬로 연결된 충전노드와 ; 외부제어신호에 대응하여 결함어드레스 저장신호를 출력하는 회로와 ; 상기 력합어드레스 저장신호에 응답하여 상기 충전노드중의 선택된 노드에 전류를 공급하는 회로와 ; 상기 충전노드에 각기 연결되며, 노말 억세스동작동안 상기 충전노드가 미리 설정된 레벨일 때 결함어드레스를 대치하는 리던던트블록 구동신호를 출력하는 리던던트 센스앰프와 ; 상기 결함어드레스 저장신호에 의해 활성화되며, 메모리장치 외부에서 제공되는 어드레스신호를 디코딩하여 상기 다수의 퓨즈들중 선택된 퓨즈에 전류패스를 형성함으로써 상기 선택된 충전노드에 공급되는 전류에 의해 상기 선택된 퓨즈가 용단되도록 제어하는 회로를 구비함을 특징으로 하는 반도체 메모리장치의 결함어드레스 저장회로.
제1항에 있어서, 상기 어드레스신호들은 상기 메모리장치의 어드레스신호공급핀을 통하여 공급됨을 특징으로 하는 반도체 메모리장치의 결함어드레스 저장회로.
제1전압으로 충전가능한 다수개의 충전노드를 가지며, 결함셀을 지정하는 N 비트의 어드레스신호와 동수인 N개의 병렬접속된 퓨즈들을 통하여 제2전압에 접속되는 결함어드레스 저장부를 갖는 반도체 메모리장치의 결함어드레스 저장방법에 있어서, 메모리장치 외부에서 인가되는 제1위치정보들을 디코딩함으로써 어느하나의 충전노드에 상기 제1전압을 공급하는 제1과정과, 메모리장치 외부에서 인가되는 제2위치정보들을 디코딩하여 선택된 충전노드에 접속된 다수개의 퓨즈들중 어느하나의 양단에 상기 제1전압 및 제2전압이 공급되도록 하여 퓨즈가 절단되도록 하는 제2과정을 구비하며, 상기 제2위치정보들을 순차적으로 가변하여 N개의 퓨즈들에 순차적으로 상기 제2과정을 반복되도록 하여 결함어드레스의 저장이 이루어짐을 특징으로 하는 반도체 메모리장치의 결함어드레스 저장방법.