KR20150019442A

KR20150019442A - 퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법

Info

Publication number: KR20150019442A
Application number: KR20130096342A
Authority: KR
Inventors: 최안
Original assignee: 삼성전자주식회사
Priority date: 2013-08-14
Filing date: 2013-08-14
Publication date: 2015-02-25
Also published as: US20150049546A1

Abstract

퓨즈 셀들의 프로그래밍 방법이 개시된다. 퓨즈 셀은 제1 안티 퓨즈 및 제2 안티 퓨즈를 포함한다. 퓨즈 셀들의 프로그래밍 방법은 프로그램 제어 회로에 로딩된 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 제1 안티 퓨즈를 절연 파괴하는 단계 및 적어도 하나의 제2 퓨즈 셀의 제1 안티 퓨즈 또는 제2 안티 퓨즈를 절연 파괴하기 위해 프로그램 제어 회로에 제2 데이터를 로딩하기 전에, 제1 퓨즈 셀의 제2 안티 퓨즈를 절연 파괴하는 단계를 포함한다.

Description

퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법{METHODS FOR PROGRAMMING FUSE CELLS AND REPAIRING MEMORY}

본 발명은 전기적 퓨징에 관한 것으로, 보다 상세하게는 퓨즈 셀들의 프로그래밍 방법 및 퓨즈 셀들을 이용해 불량 메모리를 복구하는 방법에 관한 것이다.

안티 퓨즈는 양단의 전극들 및 상기 전극들 사이에 위치하는 유전체를 포함한다. 상기 유전체의 절연 파괴 전에는 안티 퓨즈의 양단은 전기적으로 개방(Open)되고, 상기 유전체의 절연 파괴 후에는 안티 퓨즈의 양단은 전기적으로 단락(Short)된다. 안티 퓨즈의 개방과 단락에 의해 불휘발성 데이터 비트를 저장할 수 있다. 예를 들어, 고전압을 안티 퓨즈의 양단에 인가하는 방식으로 프로그래밍이 수행될 수 있다. 유전체는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(Silicon nitride), 탄탈륨 옥사이드(Tantalium Oxide)로 구성될 수 있다.

반도체 메모리 장치는 불량 어드레스와 같은 불휘발성 데이터를 필요로 한다. 예를 들어, 상기 불휘발성 데이터는 전술한 안티 퓨즈를 이용한 복수의 퓨즈 셀들에 프로그래밍되는 방식으로 저장될 수 있다. 반도체 메모리 장치의 테스트 과정에서 퓨즈 셀들의 프로그래밍 시간이 증가하고 프로그래밍 정밀도가 감소하는 경우 반도체 메모리 장치의 생산성이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 프로그래밍 시간을 단축할 수 있는 퓨즈 셀들의 프로그래밍 방법을 제공하는데 있다.

본 발명의 일 목적은 상기 퓨즈 셀들의 프로그래밍 방법을 이용하여 복구 시간을 단축할 수 있는 메모리 복구 방법을 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 제1 안티 퓨즈 및 제2 안티 퓨즈를 각각 포함하는 퓨즈 셀들의 프로그래밍 방법은 프로그램 제어 회로에 로딩된 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)하는 단계, 및 적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴하는 단계를 포함한다.

일 실시예에 있어서, 퓨즈 셀들의 프로그래밍 방법은 상기 제1 퓨즈 셀의 상기 제1 안티 퓨즈의 절연 파괴가 완료되는 시점에서 제1 절연 파괴 완료 신호를 활성화하는 단계를 더 포함할 수 있다.

일 실시예에 있어서, 상기 제2 안티 퓨즈를 절연 파괴하는 단계는 상기 제1 절연 파괴 완료 신호의 활성화에 응답하여 자동적으로 수행될 수 있다.

일 실시예에 있어서, 상기 퓨즈 셀들의 각각은 제3 안티 퓨즈를 더 포함할 수 있다.

일 실시예에 있어서, 퓨즈 셀들의 프로그래밍 방법은 상기 제2 퓨즈 셀의 상기 제1 안티 퓨즈, 상기 제2 안티 퓨즈 또는 상기 제3 안티 퓨즈를 절연 파괴하기 위해 프로그램 제어 회로가 상기 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제3 안티 퓨즈를 절연 파괴하는 단계를 더 포함할 수 있다.

일 실시예에 있어서, 퓨즈 셀들의 프로그래밍 방법은 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈의 절연 파괴가 완료되는 시점에서 제2 절연 파괴 완료 신호를 활성화하는 단계를 더 포함할 수 있다.

일 실시예에 있어서, 상기 제3 안티 퓨즈를 절연 파괴하는 단계는 상기 제2 절연 파괴 완료 신호의 활성화에 응답하여 자동적으로 수행될 수 있다.

일 실시예에 있어서, 제1 데이터 및 상기 제2 데이터는 노말 메모리 셀 어레이(Normal memory cell array)에 포함되는 불량 메모리 셀들의 어드레스들, 즉 불량 어드레스들일 수 있다.

일 실시예에 있어서, 상기 퓨즈 셀들은 상기 불량 메모리 셀들의 시그너쳐들(Signatures)을 저장하기 위해 사용될 수 있다.

일 실시예에 있어서, 상기 퓨즈 셀들의 각각에 포함된 상기 제1 안티 퓨즈 및 상기 제2 안티 퓨즈는 동일한 절연 파괴 전압을 가질 수 있다.

일 실시예에 있어서, 상기 퓨즈 셀들의 각각에 포함된 상기 제1 안티 퓨즈 및 상기 제2 안티 퓨즈는 상이한 절연 파괴 전압을 가질 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 복구(Memory repair) 방법은 노말 메모리 셀 어레이(Normal memory cell array)에 포함되는 불량 메모리 셀들에 해당하는 불량 어드레스들을 검출하는 단계, 제1 안티 퓨즈 및 제2 안티 퓨즈를 포함하는 퓨즈 셀들(Fuse cells)에 대하여, 프로그램 제어 회로에 로딩된 제1 불량 어드레스들을 포함하는 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)하는 단계, 적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 불량 어드레스들을 포함하는 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴하는 단계 및 상기 퓨즈 셀들의 프로그래밍이 종료된 후 런타임(Runtime)에서 상기 불량 어드레스들로 메모리 액세스 요청이 발생한 경우, 상기 불량 메모리 셀들 대신 상기 불량 메모리 셀들에 상응하는 여분 메모리 셀들을 액세스하는 단계를 포함한다.

본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법은 각각의 퓨즈 셀에 포함되는 복수의 병렬 연결된 안티 퓨즈들을 순차적으로 절연 파괴하는 퓨즈 셀들의 프로그래밍 시간에 포함되는 프로그램 제어 회로의 데이터 로딩 시간을 단축시킬 수 있다.

본 발명의 일 실시예에 따른 메모리 복구 방법은 메모리 복구 시간의 단축을 통해 메모리의 생산성을 증가시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법을 나타내는 순서도이다.
도 2는 퓨즈 회로를 나타내는 블록도이다.
도 3은 도 2의 퓨즈 회로에 포함되는 퓨즈 셀 어레이의 일 예를 나타내는 도면이다.
도 4는 도 3의 퓨즈 셀 어레이에 포함되는 제1 퓨즈 셀 행 회로의 일 예를 나타내는 도면이다.
도 5는 도 4의 제1 퓨즈 셀 행 회로에 포함되는 퓨즈 셀의 일 예를 나타내는 회로도이다.
도 6a 내지 6d는 제1 안티 퓨즈와 제2 안티 퓨즈를 순차적으로 절연 파괴하는 도 5의 퓨즈 셀의 프로그래밍 동작의 예들을 나타내는 타이밍도들이다.
도 7은 도 4의 제1 퓨즈 셀 행 회로의 프로그래밍 동작의 일 예를 나타내는 타이밍도이다.
도 8a 및 8b는 도 5의 퓨즈 셀에 포함되는 안티 퓨즈들의 예들을 나타내는 회로도들이다.
도 9는 본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법을 나타내는 순서도이다.
도 10은 도 4의 제1 퓨즈 셀 행 회로에 포함되는 퓨즈 셀의 일 예를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 복구 방법을 나타내는 순서도이다.
도 12는 도 3의 퓨즈 셀 어레이에 프로그래밍되는 데이터들의 일 예를 나타내는 도면이다.
도 13은 프로그래밍 시퀀스의 일 예를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 프로그래밍 시퀀스를 나타내는 도면이다.
도 15a 및 15b는 도 14의 프로그래밍 시퀀스에 포함되는 프로그래밍 시퀀스의 예들을 나타내는 도면들이다.
도 16은 본 발명의 일 실시예에 따른 퓨즈 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법을 나타내는 순서도이다.

도 1을 참조하면, 각각 제1 안티 퓨즈 및 제2 안티 퓨즈를 포함하는 퓨즈 셀들(Fuse cells)을 프로그래밍하기 위해, 먼저 프로그램 제어 회로에 로딩된 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)한다(단계 S110). 상기 퓨즈 셀의 구조는 도 5 및 도 10을 참조하여 후술한다. 상기 제1 안티 퓨즈를 절연 파괴하는 과정은 도 6a 내지 7을 참조하여 후술한다.

적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴한다(단계 S130). 상기 제2 안티 퓨즈를 절연 파괴하는 단계(S130)는 제1 절연 파괴 신호의 활성화에 응답하여 자동적으로 수행될 수 있다. 상기 제2 안티 퓨즈를 절연 파괴하는 과정은 도 6a 내지 7을 참조하여 후술한다.

일 실시예에서, 상기 제1 퓨즈 셀의 상기 제1 안티 퓨즈의 절연 파괴가 완료되는 시점에서 상기 제1 절연 파괴 완료 신호를 활성화할(단계 S120) 수 있다. 도 6a 내지 7을 참조하여 후술하는 바와 같이, 상기 제1 절연 파괴 완료 신호의 활성화에 응답하여 상기 제2 안티 퓨즈를 절연 파괴하는 단계(S120)가 자동적으로 수행될 수 있다.

상기 제2 안티 퓨즈를 절연 파괴하는 단계(S130)가 완료되면, 상기 퓨즈 셀들의 프로그래밍이 완료된다.

도 2는 퓨즈 회로를 나타내는 블록도이다.

도 2를 참조하면, 퓨즈 회로(100)는 퓨즈 셀 어레이(FUSE CELL ARRAY; 200), 프로그램 제어 회로(PROGRAM CONTROL CIRCUIT; 120) 및 감지부(SENSING UNIT; 111)를 포함한다.

프로그램 제어 회로(120)는 행 선택 신호(SWL), 안티 퓨즈 선택 신호(SEL) 및 감지 활성화 신호(SEN)를 퓨즈 셀 어레이(200)에 제공하고, 프로그램 제어 회로(120)에 로딩된 데이터에 기초하여 프로그램 신호(PGM)를 퓨즈 셀 어레이(200)에 제공한다.

퓨즈 셀 어레이(200)는 복수의 퓨즈 셀들을 포함한다. 퓨즈 셀 어레이(200)는 행 선택 신호(SWL), 안티 퓨즈 선택 신호(SEL), 프로그램 신호(PGM) 및 감지 활성화 신호(SEN)에 기초하여 상기 퓨즈 셀들을 프로그래밍하고, 상기 퓨즈 셀들의 프로그래밍된 저장 값을 프로그램 출력 신호(PS)로서 감지부(111)에 출력한다. 퓨즈 셀 어레이(200)는 도 3을 참조하여 후술한다.

감지부(111)는 프로그램 출력 신호(PS)에 기초하여 프로그램 여부를 나타내는 감지 출력 신호(SOUT)를 출력한다. 감지 출력 신호(SOUT)에 기초하여 퓨즈 셀 어레이(200)에 포함된 퓨즈 셀들의 프로그램 여부를 판단할 수 있다. 감지부(111)가 포함하는 비교기들은 프로그램 출력 신호(PS)와 기준 전압들을 비교하여 감지 출력 신호(SOUT)를 생성한다.

도 3은 도 2의 퓨즈 회로에 포함되는 퓨즈 셀 어레이의 일 예를 나타내는 도면이다.

도 3을 참조하면, 퓨즈 셀 어레이(200)는 퓨즈 셀 행 회로들(FCRC1(210), FCRC2, FCRCM) 및 멀티플렉서(220)를 포함할 수 있다. 행 선택 신호(SWL)는 제1 행 선택 신호(SWL1), 제2 행 선택 신호(SWL2) 및 제M 행 선택 신호(SWLM)를 포함할 수 있다.

제1 퓨즈 셀 행 회로(FCRC1)는 제1 행 선택 신호(SWL1), 안티 퓨즈 선택 신호(SEL), 감지 활성화 신호(SEN) 및 프로그램 신호(PGM)에 기초하여 프로그래밍을 수행하거나 제1 프로그램 행 출력 신호(PSR1)를 출력한다. 제2 퓨즈 셀 행 회로(FCRC2)는 제2 행 선택 신호(SWL2), 안티 퓨즈 선택 신호(SEL), 감지 활성화 신호(SEN) 및 프로그램 신호(PGM)에 기초하여 프로그래밍을 수행하거나 제2 프로그램 행 출력 신호(PSR2)를 출력한다. 이와 같은 방식으로, 제M 퓨즈 셀 행 회로(FCRCM)는 제M 행 선택 신호(SWLM), 안티 퓨즈 선택 신호(SEL), 감지 활성화 신호(SEN) 및 프로그램 신호(PGM)에 기초하여 프로그래밍을 수행하거나 제M 프로그램 행 출력 신호(PSRM)를 출력한다.

멀티플렉서(220)는 퓨즈 셀 선택 신호(SWL)에 기초해서 프로그램 행 출력 신호들(PSR1, PSR2, PSRM) 중 하나를 프로그램 출력 신호(PS)로 출력한다.

도 4는 도 3의 퓨즈 셀 어레이에 포함되는 제1 퓨즈 셀 행 회로의 일 예를 나타내는 도면이다. 도 3에 도시된 다른 퓨즈 셀 행 회로들(FCRC2, FCRCM)은 도 4의 제 1 퓨즈 셀 행 회로(210)와 동일한 구성을 갖고, 각각의 행 선택 신호를 수신할 수 있다.

도 4를 참조하면, 도 3의 퓨즈 셀 어레이(200)에 포함되는 제1 퓨즈 셀 행 회로(210)는 복수의 퓨즈 셀들(FC1(300), FC2, FCN)을 포함한다.

퓨즈 셀들(FC1, FC2, FCN)의 각각은 안티 퓨즈 선택 신호(SEL), 제1 행 선택 신호(SWL1), 감지 활성화 신호(SEN), 프로그램 전압(VPGM) 및 퓨즈 셀들(FC1, FC2, FCN)의 각각에 상응하는 프로그램 신호들(PGM1, PGM2, PGMN)의 각각을 입력 받아, 퓨즈 셀들(FC1, FC2, FCN)의 각각이 포함하는 안티 퓨즈들을 절연 파괴하고, 그 결과를 프로그램 출력 신호(PSR1)의 각각으로서 출력한다. 프로그램 신호들(PGM1, PGM2, PGMN)은 프로그램 제어 회로(120)에 로딩된 데이터에 기초하여 발생될 수 있다.

도 5는 도 4의 제1 퓨즈 셀 행 회로에 포함되는 퓨즈 셀의 일 예를 나타내는 회로도이다.

도 5를 참조하면, 퓨즈 셀(300)은 안티 퓨즈들(AF1, AF2), 프로그램 트랜지스터들(331, 332) 및 스위치들(SW1, SW2, SW3)을 포함한다. 안티 퓨즈들(320)은 제1 안티 퓨즈(AF1) 및 제2 안티 퓨즈(AF2)를 포함한다. 안티 퓨즈들(320)의 구성과 연결 관계에 대하여는 도 8a 내지 8b를 참조하여 후술한다.

도 5의 퓨즈 셀(300)은 두 개의 병렬 연결된 안티 퓨즈들을 포함하므로, 도 2의 퓨즈 회로(100), 도 3의 퓨즈 셀 어레이(200) 및 도 4의 퓨즈 셀 행 회로(210)에 포함되는 안티 퓨즈 선택 신호(SEL)는 제1 안티 퓨즈 선택 신호(SEL1) 및 제2 안티 퓨즈 선택 신호(SEL2)를 포함한다.

프로그램 전압 단자(341)는 제1 노드(310)와 전기적으로 연결되어 있다. 제1 안티 퓨즈(AF1)의 양단의 각각은 제1 노드(310)와 제2 노드(311)와 전기적으로 연결된다. 제2 안티 퓨즈(AF2)의 양단의 각각은 제1 노드(310)와 제3 노드(312)와 전기적으로 연결된다. 제1 프로그램 트랜지스터(331)의 게이트에는 제1 안티 퓨즈 선택 신호(SEL1)가 인가되고, 소스는 제2 노드(311), 드레인은 제4 노드(313)와 전기적으로 연결된다. 제2 프로그램 트랜지스터(332)의 게이트에는 제2 안티 퓨즈 선택 신호(SEL2)가 인가되고, 소스는 제3 노드(312), 드레인은 제4 노드(313)와 전기적으로 연결된다. 제1 스위치(SW1)는 제1 행 선택 신호(SWL1)에 기초하여 제4 노드(313)와 제 5 노드(314)를 전기적으로 연결 또는 분리시킨다. 제2 스위치(SW2)는 프로그램 신호(PGM1)에 기초하여 제5 노드(314)와 접지 전압(VSS)을 전기적으로 연결 또는 분리시킨다. 제3 스위치(SW3)는 감지 활성화 신호(SEN)에 기초하여 제5 노드(313)의 전기적 신호를 프로그램 출력 신호(PS1)로 출력한다.

제1 스위치(SW1)는 제1 트랜지스터로 구현될 수 있다. 상기 제1 트랜지스터의 게이트에 제1 행 선택 신호(SWL1)가 인가되고, 소스에 제4 노드(313), 드레인에 제5 노드(314)가 전기적으로 연결될 수 있다. 제2 스위치(SW2)는 제2 트랜지스터로 구현될 수 있다. 상기 제2 트랜지스터의 게이트에 프로그램 신호(PGM1)가 인가되고, 소스에 제5 노드(314), 드레인에 접지 전압(VSS)이 전기적으로 연결될 수 있다. 제3 스위치(SW3)는 제3 트랜지스터로 구현될 수 있다. 상기 제3 트랜지스터의 게이트에 감지 활성화 신호(SEN)가 인가되고, 소스에 제5 노드(314)가 전기적으로 연결되고, 드레인에 프로그램 출력 신호(PS1)가 인가될 수 있다.

퓨즈 셀(300)의 프로그램 모드는 세부적으로 제1 안티 퓨즈 절연 파괴 모드 및 제2 안티 퓨즈 절연 파괴 모드로 구분된다. 제1 안티 퓨즈 절연 파괴 모드는 프로그램 전압(VPGM), 제1 안티 퓨즈 선택 신호(SEL1), 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM1)가 활성화된 모드를 말한다. 제1 안티 퓨즈 절연 파괴 모드에서는 프로그램 전압 단자(341)에서 제1 노드(310), 제1 안티 퓨즈(AF1), 제2 노드(311), 턴온된 제1 프로그램 트랜지스터(331), 제4 노드(313), 제1 스위치(SW1), 제5 노드(314) 및 제2 스위치(SW2)를 거쳐 접지 전압 단자(342)까지 연결되는 제1 경로가 활성화되고, 상기 제1 경로를 따라 흐르는 전류에 의해 제1 안티 퓨즈(AF1)가 절연 파괴될 수 있다.

제2 안티 퓨즈 절연 파괴 모드는 프로그램 전압(VPGM), 제2 안티 퓨즈 선택 신호(SEL2), 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM1)가 활성화된 모드를 말한다. 제2 안티 퓨즈 절연 파괴 모드에서는 프로그램 전압 단자(341)에서 제1 노드(310), 제2 안티 퓨즈(AF2), 제3 노드(312), 턴온된 제2 프로그램 트랜지스터(332), 제4 노드(313), 제1 스위치(SW1), 제5 노드(314) 및 제2 스위치(SW2)를 거쳐 접지 전압 단자(342)까지 연결되는 제2 경로가 활성화되고, 상기 제2 경로를 따라 흐르는 전류에 의해 제2 안티 퓨즈(AF2)가 절연 파괴될 수 있다.

감지 모드는 프로그램 전압(VPGM), 제1 안티 퓨즈 선택 신호(SEL1), 제2 안티 퓨즈 선택 신호(SEL2), 제1 행 선택 신호(SWL1) 및 감지 활성화 신호(SEN)가 활성화된 모드를 말한다. 감지 모드에서는 프로그램 전압 단자(341)에서 시작해서 제1 노드(310), 제1 안티 퓨즈(AF1), 제2 노드(311), 턴온된 제1 프로그램 트랜지스터(331), 제4 노드(313), 제1 스위치(SW1), 제5 노드(314) 및 제3 스위치(SW3)를 통과하는 제3 경로 및 프로그램 전압 단자(341)에서 시작해서 제1 노드(310), 제2 안티 퓨즈(AF2), 제3 노드(312), 턴온된 제2 프로그램 트랜지스터(332), 제4 노드(313), 제1 스위치(SW1), 제5 노드(314) 및 제3 스위치(SW3)를 통과하는 제4 경로가 활성화 되고, 상기 제3 경로 및 상기 제4 경로를 따라 프로그램 출력 신호(PS1)가 제공될 수 있다.

제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)를 개별적으로 절연 파괴 하는 경우, 제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)의 양단에 인가되는 전압은 프로그램 전압(VPGM)과 동일하고, [표 1]을 참조하면, 제1 안티 퓨즈(AF1)를 포함하는 활성화된 제1 경로를 통과하는 전류량과 제2 안티 퓨즈(AF2)를 포함하는 활성화된 제2 경로를 통과하는 전류량은 약 28 uA의 값을 진다. 안티 퓨즈의 절연 파괴에 필요한 전압과 전류가 충분히 공급되어, 제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)는 올바르게 절연 파괴될 수 있다.

제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)를 동시에 절연 파괴하는 경우, 제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)의 양단에 인가되는 전압은 프로그램 전압(VPGM)에 미치지 못하고, [표 1]을 참조하면, 제1 안티 퓨즈(AF1)를 포함하는 활성화된 제1 경로를 통과하는 전류량과 제2 안티 퓨즈(AF2)를 포함하는 활성화된 제2 경로를 통과하는 전류량이 약 7.2 ~ 7.4 uA의 값을 가진다. 안티 퓨즈의 절연 파괴에 필요한 전압과 전류가 부족하여, 제1 안티 퓨즈(AF1)와 제2 안티 퓨즈(AF2)는 올바르게 절연 파괴되지 않을 수 있다.

도 6a 내지 6d는 제1 안티 퓨즈와 제2 안티 퓨즈를 순차적으로 절연 파괴하는 도 5의 퓨즈 셀의 프로그래밍 동작의 예들을 나타내는 타이밍도들이다.

도 6a를 참조하면, 퓨즈 셀(300)은 t1 시간부터 t2 시간까지 제1 안티 퓨즈 절연 파괴 모드를 유지한다. t1 시간에서 도 2의 퓨즈 회로(100)에 포함되는 프로그램 제어 회로(120)는 제1 안티 퓨즈 선택 신호(SEL1), 프로그램 전압(VPGM), 제1 행 선택 신호(SWL1), 프로그램 신호(PGM1)를 활성화한다. 활성화된 제1 안티 퓨즈 선택 신호(SEL1)에 응답하여 제1 프로그램 트랜지스터(331)가 턴온(Turn-on)된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 제1 스위치(SW1)의 양단인 제4 노드(313)와 제5 노드(314)가 전기적으로 연결되고, 활성화된 프로그램 신호(PGM1)에 응답하여 제2 스위치(SW2)의 양단인 제5 노드(314)와 접지 전압(VSS)이 전기적으로 연결된다. 즉, 제1 경로가 활성화된 상태에서 5V 내지 7V, 바람직하게는 6.5V의 고전압(VANTI)으로 활성화된 프로그램 전압(VPGM)이 제1 안티 퓨즈(AF1)의 양단에 인가되고 충분한 시간(t1~t2)이 경과되면 제1 안티 퓨즈(AF1)는 절연 파괴될 수 있다. 제1 안티 퓨즈(AF1) 양단의 저항 값은 절연 파괴 이전에는 약 수백 ㏀ 내지 수 ㏁의 값을 가질 수 있으며 절연 파괴 이후에는 약 1 ㏀의 값을 가질 수 있다.

프로그램 제어 회로(120)는 안티 퓨즈를 절연 파괴하기 충분한 시간(t1~t2)의 시간이 흐르면, t2 시간에서 제1 안티 퓨즈 선택 신호(SEL1)를 비활성화하고, 제1 안티 퓨즈 절연 파괴 완료 신호(DONE1)를 활성화한다. t2 시간부터 t3 시간까지 프로그램 전압(VPGM), 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM1)는 활성화된 상태를 유지한다.

퓨즈 셀(300)은 t3 시간부터 t4 시간까지 제2 안티 퓨즈 절연 파괴 모드를 유지한다. 프로그램 제어 회로(120)는 제1 안티 퓨즈 절연 파괴 완료 신호(DONE1)가 활성화된 t3의 시간에서, 현재 프로그래밍하고 있는 제1 데이터(DATA1) 외 제2 데이터를 프로그램 제어 회로(120)에 로딩하지 않고, 자동적으로 제2 안티 퓨즈 선택 신호(SEL2)를 활성화한다. t3 시간에서 t4시간까지 프로그램 전압(VPGM), 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM1)는 활성화 상태를 유지한다. 활성화된 제2 안티 퓨즈 선택 신호(SEL2)에 응답하여 제2 프로그램 트랜지스터(332)가 턴온된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 제1 스위치(SW1)의 양단인 제4 노드(313)와 제5 노드(314)가 전기적으로 연결되고, 활성화된 프로그램 신호(PGM1)에 응답하여 제2 스위치(SW2)의 양단인 제5 노드(314)와 접지 전압(VSS)이 전기적으로 연결된다. 즉, 제2 경로가 활성화된 상태에서 고전압(VANTI)으로 활성화된 프로그램 전압(VPGM)이 제2 안티 퓨즈(AF2)의 양단에 인가되고 충분한 시간(t3~t4)이 경과되면 제2 안티 퓨즈(AF2)는 절연 파괴될 수 있다.

프로그램 제어 회로(120)는 안티 퓨즈를 절연 파괴하기 충분한 시간(t3~t4)의 시간이 흐르면, t4 시간에서 제2 안티 퓨즈 선택 신호(SEL2)를 비활성화하고, 제2 안티 퓨즈 절연 파괴 완료 신호(DONE2)를 활성화한다.

퓨즈 셀(300)은 t5 시간부터 감지 모드를 유지한다. t5의 시간에서 프로그램 제어 회로(120)는 제1 안티 퓨즈 선택 신호(SEL1), 제2 안티 퓨즈 선택 신호(SEL2), 제1 행 선택 신호(SWL1) 및 감지 활성화 신호(SEN)를 활성화한다. 활성화된 제1 안티 퓨즈 선택 신호(SEL1)에 응답하여 제1 프로그램 트랜지스터(331)가 턴온되고, 활성화된 제2 안티 퓨즈 선택 신호(SEL2)에 응답하여 제2 프로그램 트랜지스터(332)가 턴온된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 제1 스위치(SW1)의 양단인 제4 노드(313)와 제5 노드(314)가 전기적으로 연결되고, 감지 활성화 신호(SEN)에 응답하여 제3 스위치(SW3)의 양단이 전기적으로 연결된다. 즉, 제3 경로 및 제4 경로가 활성화되어 생성된 프로그램 출력 신호(PS1)가 도 2의 퓨즈 회로(100)에 포함되는 감지부(111)에 제공된다. 도 6a의 타이밍도는 감지 모드에서 프로그램 전압(VPGM)으로서 전원 전압(VDD)이 인가된 예를 보여준다. 제1 안티 퓨즈(AF1) 또는 제2 안티 퓨즈(AF2)가 올바르게 절연 파괴된 경우, 프로그램 출력 신호(PS1)는 전원 전압(VDD)의 값을 가진다. 제1 안티 퓨즈(AF1) 및 제2 안티 퓨즈(AF2)가 모두 올바르게 절연 파괴되지 않은 경우, 프로그램 출력 신호(PS1)는 접지 전압(VSS)의 값을 가지게 되고, 프로그램 불량이 발생한다. 감지 모드에서 퓨즈 셀(300)의 프로그램 여부를 판단하기 위해, 프로그램 전압(VPGM)으로서 전원 전압(VDD) 외에 다양한 전압 값이 쓰일 수 있다.

도 6b를 참조하면, 퓨즈 셀(300)은 t1 시간부터 t2 시간까지 제2 안티 퓨즈 절연 파괴 모드를 유지한다. 상기 제2 안티 퓨즈 절연 파괴 모드에서의 퓨즈 셀(300)의 동작은 도 6a를 참조하여 전술한 제2 안티 퓨즈 절연 파괴 모드에서의 퓨즈 셀(300)의 동작과 동일하다.

프로그램 제어 회로(120)는 안티 퓨즈를 절연 파괴하기 충분한 시간(t1~t2)의 시간이 흐르면, t2 시간에서 제2 안티 퓨즈 선택 신호(SEL2)를 비활성화하고, 제2 안티 퓨즈 절연 파괴 완료 신호(DONE2)를 활성화한다. t2 시간부터 t3 시간까지 프로그램 전압(VPGM), 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM1)는 활성화된 상태를 유지한다.

현재 프로그래밍하고 있는 제1 데이터(DATA1) 외 제2 데이터를 프로그램 제어 회로(120)에 로딩하지 않고, 퓨즈 셀(300)은 t3 시간부터 t4 시간까지 제1 안티 퓨즈 절연 파괴 모드를 유지한다. 상기 제1 안티 퓨즈 절연 파괴 모드에서의 퓨즈 셀(300)의 동작은 도 6a를 참조하여 전술한 제1 안티 퓨즈 절연 파괴 모드에서의 퓨즈 셀(300)의 동작과 동일하다.

프로그램 제어 회로(120)는 안티 퓨즈를 절연 파괴하기 충분한 시간(t3~t4)의 시간이 흐르면, t4 시간에서 제1 안티 퓨즈 선택 신호(SEL1)를 비활성화하고, 제1 안티 퓨즈 절연 파괴 완료 신호(DONE1)를 활성화한다.

퓨즈 셀(300)은 t5 시간부터 감지 모드를 유지한다. 감지 모드에서의 퓨즈 셀(300)의 동작은 도 6a를 참조하여 전술한 감지 모드에서의 퓨즈 셀(300)의 동작과 동일하다.

도 6c의 타이밍도는 t1 시간부터 t2 시간까지의 제1 안티 퓨즈 절연 파괴 모드에서 프로그램 전압(VPGM)이 제1 고전압(VANTI1)을 가지고, t3 시간부터 t4 시간까지의 제2 안티 퓨즈 절연 파괴 모드에서 프로그램 전압(VPGM)이 제1 고전압(VANTI1)보다 낮은 제2 고전압(VANTI2)을 가지는 부분을 제외하고, 도 6a의 타이밍도와 동일하다.

도 6d의 타이밍도는 t1 시간부터 t2 시간까지의 제2 안티 퓨즈 절연 파괴 모드에서 프로그램 전압(VPGM)이 제2 고전압(VANTI2)을 가지고, t3 시간부터 t4 시간까지의 제2 안티 퓨즈 절연 파괴 모드에서 프로그램 전압(VPGM)이 제2 고전압(VANTI2)보다 높은 제1 고전압(VANTI1)을 가지는 부분을 제외하고, 도 6a의 타이밍도와 동일하다.

도 7은 도 4의 제1 퓨즈 셀 행 회로의 프로그래밍 동작의 일 예를 나타내는 타이밍도이다.

도 7을 참조하면, 도 4의 제1 퓨즈 셀 행 회로(210)에 포함되는 퓨즈 셀들(FC1, FC2, FCN)은 t1 시간부터 t2 시간까지 제1 안티 퓨즈 절연 파괴 모드를 유지한다. 도 4의 안티 퓨즈 선택 신호(SEL)는 제1 안티 퓨즈 선택 신호(SEL1) 및 제2 안티 퓨즈 선택 신호(SEL2)를 포함한다. t1 시간에서 도 2의 퓨즈 회로(100)에 포함되는 프로그램 제어 회로(120)는 퓨즈 셀들(FC1, FC2, FCN)에 공통으로 입력되는 제1 안티 퓨즈 선택 신호(SEL1), 프로그램 전압(VPGM) 및 제1 행 선택 신호(SWL1)를 활성화한다. 프로그램 제어 회로(120)는 제1 퓨즈 셀 행 회로(210)에게 프로그래밍하고자 하는 제1 데이터(DATA1)를 프로그램 신호(PGM)로서 제공한다. 활성화된 제1 안티 퓨즈 선택 신호(SEL1)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 프로그램 트랜지스터(331)가 턴온(Turn-on)된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 스위치(SW1)의 양단이 전기적으로 연결되고, 활성화된 프로그램 신호(PGM)의 각각에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 스위치(SW2)의 양단이 전기적으로 연결된다. 고전압(VANTI)으로 활성화된 프로그램 전압(VPGM)이 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 안티 퓨즈(AF1)의 양단에 인가되고 충분한 시간(t1~t2)이 경과되면 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 안티 퓨즈(AF1)는 절연 파괴될 수 있다.

프로그램 제어 회로(120)는 안티 퓨즈를 절연 파괴하기 충분한 시간(t1~t2)의 시간이 흐르면, t2 시간에서 제1 안티 퓨즈 선택 신호(SEL1)를 비활성화하고, 제1 안티 퓨즈 절연 파괴 완료 신호(DONE1)를 활성화한다. t2 시간부터 t3 시간까지 프로그램 전압(VPGM) 및 제1 행 선택 신호(SWL1)는 활성화 된 상태를 유지하며, 프로그램 신호(PGM)는 제1 데이터(DATA1)의 값을 유지한다.

퓨즈 셀들(FC1, FC2, FCN)은 t3 시간부터 t4 시간까지 제2 안티 퓨즈 절연 파괴 모드를 유지한다. 프로그램 제어 회로(120)는 제1 안티 퓨즈 절연 파괴 완료 신호(DONE1)가 활성화된 t3의 시간에서, 현재 프로그래밍하고 있는 제1 데이터(DATA1) 외 제2 데이터를 프로그램 제어 회로(120)에 로딩하지 않고, 자동적으로 제2 안티 퓨즈 선택 신호(SEL2)를 활성화한다. t3 시간에서 t4시간까지 프로그램 전압(VPGM) 및 제1 행 선택 신호(SWL1)는 활성화 상태를 유지하며, 프로그램 신호(PGM)는 제1 데이터(DATA1)의 값을 유지한다. 활성화된 제2 안티 퓨즈 선택 신호(SEL2)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 프로그램 트랜지스터(332)가 턴온된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 스위치(SW1)의 양단이 전기적으로 연결되고, 활성화된 프로그램 신호(PGM)의 각각에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 스위치(SW2)의 양단이 전기적으로 연결 혹은 분리된다. 즉, 제2 경로가 활성화된 상태에서 고전압(VANTI)으로 활성화된 프로그램 전압(VPGM)이 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 안티 퓨즈(AF2)의 양단에 인가되고 충분한 시간(t3~t4)이 경과되면 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 안티 퓨즈(AF2)는 절연 파괴될 수 있다.

퓨즈 셀들(FC1, FC2, FCN)은 t5 시간부터 감지 모드를 유지한다. t5의 시간에서 프로그램 제어 회로(120)는 제1 안티 퓨즈 선택 신호(SEL1), 제2 안티 퓨즈 선택 신호(SEL2), 제1 행 선택 신호(SWL1) 및 감지 활성화 신호(SEN)를 활성화한다. 활성화된 제1 안티 퓨즈 선택 신호(SEL1)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 프로그램 트랜지스터(331)가 턴온되고, 활성화된 제2 안티 퓨즈 선택 신호(SEL2)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제2 프로그램 트랜지스터(332)가 턴온된다. 활성화된 제1 행 선택 신호(SWL1)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 스위치(SW1)의 양단이 전기적으로 연결되고, 감지 활성화 신호(SEN)에 응답하여 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제3 스위치(SW3)의 양단이 전기적으로 연결된다. 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제3 경로 및 제4 경로가 활성화되어 생성된 제1 프로그램 행 출력 신호(PSR1)가 도 2의 퓨즈 회로(100)에 포함되는 감지부(111)에 제공된다. 퓨즈 셀들(FC1, FC2, FCN)의 각각에 포함되는 제1 안티 퓨즈(AF1) 또는 제2 안티 퓨즈(AF2)가 올바르게 절연 파괴된 경우, 제1 프로그램 행 출력 신호(PSR1)는 제1 데이터(DATA1)의 값을 가지고, 제1 퓨즈 셀 행 회로(210)는 올바르게 프로그래밍된다. 퓨즈 셀들(FC1, FC2, FCN) 중 적어도 하나의 퓨즈 셀의 제1 안티 퓨즈(AF1) 및 상기 적어도 하나의 퓨즈 셀의 제2 안티 퓨즈(AF2)가 모두 절연 파괴되지 않은 경우, 제1 프로그램 행 출력 신호(PSR1)는 제1 데이터(DATA1)의 값을 가지지 못하고, 제1 퓨즈 셀 행 회로(210)는 올바르게 프로그래밍되지 않는다.

도 8a 내지 8b는 도 5의 퓨즈 셀에 포함되는 안티 퓨즈들의 예들을 나타내는 회로도들이다.

도 8a를 참조하면, 도 5의 퓨즈 셀(300)에 포함되는 안티퓨즈들(320a)은 제1 트랜지스터(321a) 및 제2 트랜지스터(322a)를 포함한다. 여기서 제1 트랜지스터(321a)는 게이트가 제1 노드(310)에 연결되고, 소스와 드레인은 제2 노드(311)에 공통으로 연결되는 증가형(enhancement type) 모스(MOS) 트랜지스터일 수 있다. 제2 트랜지스터(322a)는 게이트가 제1 노드(310)에 연결되고, 소스와 드레인은 제3 노드(312)에 공통으로 연결되는 증가형 모스 트랜지스터일 수 있다. 다른 실시예로서, 제1 트랜지스터(321a)와 제2 트랜지스터(322b)는 공핍형(depletion type) 모스 트랜지스터일 수 있다. 제1 트랜지스터(321a) 및 제2 트랜지스터(322a)를 포함하는 퓨즈 셀(300)의 프로그래밍 동작은 도 6a 내지 6b를 참조하여 전술하였다.

도 8b를 참조하면, 안티퓨즈들(320b)은 제1 트랜지스터(321b) 및 제2 트랜지스터(322b)를 포함한다. 여기서 제1 트랜지스터(321b)는 게이트가 제1 노드(310)에 연결되고, 소스와 드레인은 제2 노드(311)에 공통으로 연결되는 공핍형 모스 트랜지스터일 수 있다. 제2 트랜지스터(322b)는 게이트가 제1 노드(310)에 연결되고, 소스와 드레인은 제3 노드(312)에 공통으로 연결되는 증가형 모스 트랜지스터일 수 있다.

공핍형 모스 트랜지스터인 제1 트랜지스터(321b)와 증가형 모스 트랜지스터인 제2 트랜지스터(322b)는 실질적으로 동일한 두께의 게이트 산화막(모스 커패시터에서는 절연막)을 가질 수 있고, 또한 실질적으로 동일한 채널 폭과 채널 길이를 가질 수 있다. 또한 공핍형 모스 트랜지스터인 제1 트랜지스터(321b)는 채널이 미리 형성되므로 게이트 산화막이 파괴되는 절연 파괴 전압의 레벨이 증가형 모스 트랜지스터인 제2 트랜지스터(321b)의 게이트 산화막이 파괴되는 절연 파괴 전압의 레벨보다 낮을 수 있다.

제1 트랜지스터(321b)의 절연 파괴 전압이 제2 고전압(VANTI2)이고, 제2 트랜지스터(322b)의 절연 파괴 전압이 제2 고전압(VANTI2)보다 높은 제1 고전압(VANTI1)을 가지는 경우, 제1 트랜지스터(321b) 및 제2 트랜지스터(322b)를 포함하는 퓨즈 셀(300)의 프로그래밍 동작은 도 6d를 참조하여 전술하였다.

다른 실시예로서, 제1 트랜지스터(321b)가 증가형 모스 트랜지스터이고, 제2 트랜지스터(322b)가 공핍형 모스 트랜지스터인 경우, 제1 트랜지스터(321b)의 절연 파괴 전압이 제1 고전압(VANTI1)이고, 제2 트랜지스터(322b)의 절연 파괴 전압이 제1 고전압(VANTI1)보다 낮은 제2 고전압(VANTI2)을 가지게 된다. 제1 트랜지스터(321b) 및 제2 트랜지스터(322b)를 포함하는 퓨즈 셀(300)의 프로그래밍 동작은 도 6c를 참조하여 전술하였다.

도 9는 본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법을 나타내는 순서도이다.

도 9를 참조하면, 각각 제1 안티 퓨즈, 제2 안티 퓨즈 및 제3 안티 퓨즈를 포함하는 퓨즈 셀들을 프로그래밍하기 위해, 먼저 프로그램 제어 회로에 로딩된 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)한다(단계 S210). 상기 제1 안티 퓨즈, 제2 안티 퓨즈 및 제3 안티 퓨즈를 포함하는 퓨즈 셀의 구조는 도 10을 참조하여 후술한다.

다음으로 적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈, 상기 제2 안티 퓨즈 또는 제3 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴한다(단계 S230). 상기 제2 안티 퓨즈를 절연 파괴하는 단계(S230)는 제1 절연 파괴 신호의 활성화에 응답하여 자동적으로 수행될 수 있다.

다음으로 상기 제2 퓨즈 셀의 상기 제1 안티 퓨즈, 상기 제2 안티 퓨즈 또는 상기 제3 안티 퓨즈를 절연 파괴하기 위해 프로그램 제어 회로가 상기 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제3 안티 퓨즈를 절연 파괴한다(단계 S250). 상기 제3 안티 퓨즈를 절연 파괴하는 단계(S250)는 제2 절연 파괴 신호의 활성화에 응답하여 자동적으로 수행될 수 있다.

일 실시예에서, 상기 제1 퓨즈 셀의 상기 제1 안티 퓨즈의 절연 파괴가 완료되는 시점에서 상기 제1 절연 파괴 완료 신호를 활성화할(단계 S220) 수 있다.

일 실시예에서, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈의 절연 파괴가 완료되는 시점에서 상기 제2 절연 파괴 완료 신호를 활성화할(단계 S240) 수 있다.

상기 제3 안티 퓨즈를 절연 파괴하는 단계(S250)가 완료되면, 데이터의 내용이 상기 퓨즈 셀들에 프로그래밍된다.

상기 제1 안티 퓨즈를 절연 파괴하는 단계(S210) 내지 상기 제3 안티 퓨즈를 절연 파괴하는 단계(S250)는 도 1을 참조하여 전술한 상기 제1 안티 퓨즈를 절연 파괴하는 단계(S110) 내지 상기 제2 안티 퓨즈를 절연 파괴하는 단계(S130)에 기초하여 이해할 수 있으므로 설명을 생략한다.

도 10은 도 4의 제1 퓨즈 셀 행 회로에 포함되는 퓨즈 셀의 일 예를 나타내는 회로도이다.

도 10을 참조하면, 퓨즈 셀(300a)은 도 5의 퓨즈 셀(300)을 기본 구조로 하여, 제1 노드(310)와 제 4 노드(313) 양단 간에 제N 안티 퓨즈(AFN)와 게이트에 제N 안티 퓨즈 선택 신호(SELN)가 인가된 제N 프로그램 트랜지스터(331a)가 직렬 연결된 제N 회로를 더 포함할 수 있다. 퓨즈 셀(300a)은 제1 노드(310)와 제 4 노드(313) 양단 간에 복수 개의 상기 제N 회로를 더 포함할 수도 있다. 안티 퓨즈들(AF1, AF2, AFN)의 각각은 동일한 절연 파괴 전압 레벨을 가질 수도 있고, 상이한 절연 파괴 전압 레벨을 가질 수도 있다.

퓨즈 셀(300a)은 안티 퓨즈들(AF1, AF2, AFN) 중 적어도 하나의 안티 퓨즈가 절연 파괴되면 올바르게 프로그래밍되기 때문에, 두 개의 안티 퓨즈들 중 적어도 하나의 퓨즈가 절연 파괴되면 올바르게 프로그래밍되는 도 5의 퓨즈 셀(300)보다 올바르게 프로그래밍될 확률이 높다.

퓨즈 셀(300a)의 프로그래밍 동작은 도 6a 내지 6d의 타이밍도들을 참조하여 이해할 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 복구 방법을 나타내는 순서도이다.

반도체 메모리 장치는 일반적으로 메모리 셀의 불량이 발생할 경우를 대비하여 여분 메모리 셀들(Redundant memory cells)을 구비한다. 제조 후 테스트 과정에서 검출된 불량 메모리 셀들에 해당하는 불량 어드레스들을 검출하여 안티 퓨즈를 포함하는 퓨즈 셀들에 프로그래밍한다. 런타임(Runtime)에서 메모리 액세스 요청이 발생한 경우, 액세스 어드레스가 상기 퓨즈 셀들에 프로그래밍된 불량 메모리 셀들에 해당하는 불량 어드레스들 중 하나인지 확인하고, 상기 액세스 어드레스가 불량 어드레스인 경우, 상기 하나의 불량 어드레스에 해당하는 불량 메모리 셀 대신 상기 불량 메모리 셀에 상응하는 여분 메모리 셀을 액세스한다. 상기 검출 과정에서부터 상기 액세스 과정까지의 일련의 과정을 메모리 셀 복구(Repair) 과정이라 한다.

도 11을 참조하면, 메모리를 복구(Repair)하기 위해, 먼저 노말 메모리 셀 어레이(Normal memory cell array) 중 불량 메모리 셀들에 해당하는 불량 어드레스들을 검출한다(단계 S310).

다음으로, 각각 제1 안티 퓨즈 및 제2 안티 퓨즈를 포함하는 퓨즈 셀들(Fuse cells)에 있어서, 프로그램 제어 회로에 로딩된 제1 불량 어드레스들을 포함하는 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)한다(단계 S320).

다음으로, 적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 불량 어드레스들을 포함하는 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴한다(단계 S330). 상기 제1 안티 퓨즈를 절연 파괴하는 단계(S320) 및 상기 제2 안티 퓨즈를 절연 파괴하는 단계(S330)는 도 14 내지 15a를 참조하여 후술한다.

상기 퓨즈 셀들의 프로그래밍이 종료된 후 런타임(Runtime)에서 상기 불량 어드레스들로 메모리 액세스 요청이 발생한 경우, 상기 불량 메모리 셀들 대신 상기 불량 메모리 셀들에 상응하는 여분 메모리 셀들을 액세스한다(단계 S340). 상기 불량 메모리 셀들 대신 상기 불량 메모리 셀들에 상응하는 여분 메모리 셀들을 액세스하는 단계(S340)는 도 16을 참조하여 후술한다.

상기 불량 메모리 셀들 대신 상기 불량 메모리 셀들에 상응하는 여분 메모리 셀들을 액세스하는 단계(S340)가 완료되면, 불량 메모리 셀들을 포함하는 메모리의 복구가 완료된다.

도 12는 도 3의 퓨즈 셀 어레이에 프로그래밍되는 데이터들을 나타내는 블록도이다.

도 12를 참조하면, 도 3의 퓨즈 셀 어레이(200)에 프로그래밍되는 데이터들(400)은 제1 데이터(410)부터 제M 데이터(420)까지 복수 개의 데이터를 포함할 수 있다. 제1 데이터(410)는 제1 불량 어드레스(FA11)부터 제2 불량 어드레스(FA1N)까지 N개의 불량 어드레스들을 포함할 수 있다. 제M 데이터(420)는 제3 불량 어드레스(FAM1)부터 제4 불량 어드레스(FAMN)까지 N개의 불량 어드레스들을 포함할 수 있다. 도 12의 데이터들(400)에 포함된 불량 어드레스들(FA11, FA1N, FAM1, FAMN)의 각각은 8 비트들로 구성된 실시예를 나타낸다. 상기 불량 어드레스들은 노말 메모리 셀에 포함되는 불량 메모리 셀들에 해당하는 어드레스들을 말한다.

도 13은 프로그래밍 시퀀스의 일 예를 나타내는 도면이다.

도 13을 참조하면, 도 3의 퓨즈 셀 어레이(200)의 종래의 기술에 따라 수행되는 프로그래밍 시퀀스(500)는 제1 프로그래밍 시퀀스(510) 및 제2 프로그래밍 시퀀스(520)로 구분된다. 제1 프로그래밍 시퀀스(510)는 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈 절연 파괴 시퀀스(511), 제2 퓨즈 셀 행 회로(FCRC2)의 제1 안티 퓨즈 절연 파괴 시퀀스(512) 및 제M 퓨즈 셀 행 회로(FCRCM)의 제1 안티 퓨즈 절연 파괴 시퀀스(513)를 포함한다. 제2 프로그래밍 시퀀스(520)는 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈 절연 파괴 시퀀스(521), 제2 퓨즈 셀 행 회로(FCRC2)의 제2 안티 퓨즈 절연 파괴 시퀀스(522) 및 제M 퓨즈 셀 행 회로(FCRCM)의 제2 안티 퓨즈 절연 파괴 시퀀스(523)를 포함한다. 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈 절연 파괴 시퀀스(511)는 도 2의 퓨즈 회로(100)에 포함되는 프로그램 제어 회로(120)에 제1 데이터(DATA1)를 로딩하는 시퀀스(DATA1 LSEQ) 및 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ)를 포함한다. 제2 퓨즈 셀 행 회로(FCRC2)의 제1 안티 퓨즈 절연 파괴 시퀀스(512) 내지 제M 퓨즈 셀 행 회로(FCRCM)의 제2 안티 퓨즈 절연 파괴 시퀀스(523)는 상기 설명에 기초하여 이해할 수 있다.

제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ)에서는 도 3의 퓨즈 셀 어레이(200)에 포함되는 제1 행 선택 신호(SWL1) 및 프로그램 신호(PGM)가 활성화되고, 안티 퓨즈 선택 신호(SEL)에 포함되는 제1 안티 퓨즈 선택 신호(SEL1)가 활성화되고, 제2 안티 퓨즈 선택 신호(SEL2)는 비활성화된다. 프로그램 신호(PGM)를 통해 제1 데이터(DATA1)가 제1 퓨즈 셀 행 회로(FCRC1)에 제공되면, 제1 퓨즈 셀 행 회로(FCRC1)에 포함되는 퓨즈 셀들(FC1, FC2, FCN)(도 4 참조)의 각각은 퓨즈 셀들 각각에 상응하는 프로그램 신호(PGM1, PGM2, PGMN)의 각각에 응답하여 절연 파괴를 수행한다.

퓨즈 셀 어레이(200)의 종래의 기술에 따라 수행되는 프로그래밍 시퀀스(500)에 의해 퓨즈 셀 어레이(200)를 프로그래밍하는 경우, 하나의 퓨즈 셀 행 회로를 프로그래밍하기 위해 프로그램 제어 회로(120)에 동일한 데이터를 로딩하는 시퀀스가 두 번 필요하다.

도 14는 본 발명의 일 실시예에 따른 프로그래밍 시퀀스를 나타내는 도면이다.

도 14를 참조하면, 도 3의 퓨즈 셀 어레이(200)의 본 발명의 일 실시예에 따른 프로그래밍 시퀀스(600)는 제1 퓨즈 셀 행 회로(FCRC1)의 프로그래밍 시퀀스(610), 제2 퓨즈 셀 행 회로(FCRC2)의 프로그래밍 시퀀스(620) 및 제M 퓨즈 셀 행 회로(FCRCM)의 프로그래밍 시퀀스(630)를 포함한다. 제1 퓨즈 셀 행 회로(FCRC1)의 프로그래밍 시퀀스(610)는 프로그램 제어 회로(120)에 제1 데이터(DATA1)를 로딩하는 시퀀스(DATA1 LSEQ), 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ) 및 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ)를 포함한다. 제2 퓨즈 셀 행 회로(FCRC2)의 프로그래밍 시퀀스(620) 및 제M 퓨즈 셀 행 회로(FCRCM)의 프로그래밍 시퀀스(630)는 상기 설명에 기초하여 이해할 수 있다. 제1 퓨즈 셀 행 회로(FCRC1)의 프로그래밍 시퀀스(611)는 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ) 및 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ)를 포함한다.

퓨즈 셀 어레이(200)의 본 발명의 일 실시예에 따른 프로그래밍 시퀀스(600)에서는, 프로그램 제어 회로(120)가 로딩된 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ)와 프로그램 제어 회로(120)에 제2 데이터(DATA2)를 로딩하는 시퀀스(DATA2 LSEQ) 사이에 프로그램 제어 회로(120)에 이미 로딩된 제1 데이터에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ)가 위치할 수 있다. 도 14에 포함되는 나머지 시퀀스들 간의 관계는 상기 설명에 기초하여 이해할 수 있다.

데이터들(DATA1 내지 DATAM)을 프로그램 제어 회로(120)에 로딩하는 시퀀스들(DATA1 LSEQ 내지 DATAM LSEQ)을 도 13의 퓨즈 셀 어레이(200)의 종래의 기술에 따라 수행되는 프로그래밍 시퀀스(500)에서는 두 번 수행하지만, 퓨즈 셀 어레이(200)의 본 발명의 일 실시예에 따른 프로그래밍 시퀀스(500)는 한 번 수행하여 퓨즈 셀 어레이(200)의 프로그래밍 시간을 단축시킬 수 있다.

도 15a 및 15b는 도 14의 프로그래밍 시퀀스에 포함되는 프로그래밍 시퀀스의 예들을 나타내는 도면들이다.

도 15a를 참조하면, 제1 퓨즈 셀 행 회로(FCRC1)의 프로그래밍 시퀀스(611a)는 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ) 및 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ)를 포함한다. 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ)는 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ) 후에 위치할 수 있다.

도 15b를 참조하면, 도 10의 퓨즈 셀(300a)을 포함하는 제1 퓨즈 셀 행 회로(FCRC1)의 프로그래밍 시퀀스(611b)는 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ), 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ) 및 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제3 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF3 RSEQ)를 포함한다. 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제1 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF1 RSEQ) 후에 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ)가 위치할 수 있고, 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제2 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF2 RSEQ) 후에 제1 데이터(DATA1)에 기초하여 제1 퓨즈 셀 행 회로(FCRC1)의 제3 안티 퓨즈들을 절연 파괴하는 시퀀스(DATA1 AF3 RSEQ)가 위치할 수 있다.

도 16은 본 발명의 일 실시예에 따른 퓨즈 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 16을 참조하면, 반도체 메모리 장치(700)는 어드레스 디코더(710), 노말 메모리 셀 어레이(720), 여분 메모리 셀 어레이(730) 및 퓨즈 회로(100)를 포함한다.

노말 메모리 셀 어레이(720)는 복수의 노말 메모리 셀들을 포함하고, 여분 메모리 셀 어레이(730)는 복수의 여분 메모리 셀들을 포함한다.

퓨즈 회로(100)는 상기 노말 메모리 셀들에 불량이 발생한 경우 상기 불량 메모리 셀들에 해당하는 불량 어드레스들을 퓨즈 회로(100)에 포함되는 퓨즈 셀들에 프로그래밍하고, 프로그램 여부를 나타내는 감지 출력 신호를 출력한다.

어드레스 디코더(710)는 어드레스 신호(ADDR) 및 상기 감지 출력 신호에 기초하여 노말 메모리 셀 어레이(720) 또는 여분 메모리 셀 어레이(730)들을 선택적으로 액세스한다. 어드레스 디코더(710)는 워드라인을 선택하기 위한 행 디코더 또는 비트라인을 선택하기 위한 열 디코더일 수 있으며, 행 디코더 및 열 디코더를 모두 포함할 수 있다. 즉 퓨즈 회로(100)는 행 단위로 불량 메모리 셀을 복구하기 위한 구성일수도 있고, 열 단위로 불량 메모리 셀을 복구하기 위한 구성일 수도 있다.

도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.

도 17을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 메모리 장치(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(850)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(850)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(850)는 도 16에 도시된 반도체 메모리 장치(700)로 구현될 수 있다. 도 16의 반도체 메모리 장치(700)의 구성 및 동작에 대해서는 도 1 내지 15를 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(850)에 대한 상세한 설명은 생략한다.

비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

도 18을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.

프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(920) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(940)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치들(941) 각각에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치들(941) 각각은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(941)는 도 16에 도시된 반도체 메모리 장치(700)로 구현될 수 있다. 도 16의 반도체 메모리 장치(700)의 구성 및 동작에 대해서는 도 1 내지 15를 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.

입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.

그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.

본 발명의 일 실시예에 따른 퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법은 복수 개의 안티 퓨즈들을 포함하는 퓨즈 셀을 이용해서 반도체 메모리 장치를 복구하는 영역에서 폭넓게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

각각 제1 안티 퓨즈 및 제2 안티 퓨즈를 포함하는 퓨즈 셀들(Fuse cells)의 프로그래밍 방법으로서,
프로그램 제어 회로에 로딩된 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)하는 단계; 및
적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴하는 단계를 포함하는 퓨즈 셀들의 프로그래밍 방법.
제1 항에 있어서,
상기 제1 퓨즈 셀의 상기 제1 안티 퓨즈의 절연 파괴가 완료되는 시점에서 제1 절연 파괴 완료 신호를 활성화하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제2 항에 있어서,
상기 제2 안티 퓨즈를 절연 파괴하는 단계는 상기 제1 절연 파괴 완료 신호의 활성화에 응답하여 자동적으로 수행되는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제2 항에 있어서,
상기 퓨즈 셀들의 각각은 제3 안티 퓨즈를 더 포함하는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제4 항에 있어서,
상기 제2 퓨즈 셀의 상기 제1 안티 퓨즈, 상기 제2 안티 퓨즈 또는 상기 제3 안티 퓨즈를 절연 파괴하기 위해 프로그램 제어 회로가 상기 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제3 안티 퓨즈를 절연 파괴하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제5 항에 있어서,
상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈의 절연 파괴가 완료되는 시점에서 제2 절연 파괴 완료 신호를 활성화하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제6 항에 있어서,
상기 제3 안티 퓨즈를 절연 파괴하는 단계는 상기 제2 절연 파괴 완료 신호의 활성화에 응답하여 자동적으로 수행되는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제1 항에 있어서,
상기 퓨즈 셀들의 각각에 포함된 상기 제1 안티 퓨즈 및 상기 제2 안티 퓨즈는 동일한 절연 파괴 전압을 가지는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
제1 항에 있어서,
상기 퓨즈 셀들의 각각에 포함된 상기 제1 안티 퓨즈 및 상기 제2 안티 퓨즈는 상이한 절연 파괴 전압을 가지는 것을 특징으로 하는 퓨즈 셀들의 프로그래밍 방법.
노말 메모리 셀 어레이(Normal memory cell array)에 포함되는 불량 메모리 셀들에 해당하는 불량 어드레스들을 검출하는 단계;
제1 안티 퓨즈 및 제2 안티 퓨즈를 포함하는 퓨즈 셀들(Fuse cells)에 대하여, 프로그램 제어 회로에 로딩된 제1 불량 어드레스들을 포함하는 제1 데이터에 기초하여 적어도 하나의 제1 퓨즈 셀의 상기 제1 안티 퓨즈를 절연 파괴(Rupture)하는 단계;
적어도 하나의 제2 퓨즈 셀의 상기 제1 안티 퓨즈 또는 상기 제2 안티 퓨즈를 절연 파괴하기 위해 상기 프로그램 제어 회로에 제2 불량 어드레스들을 포함하는 제2 데이터를 로딩하기 전에, 상기 제1 퓨즈 셀의 상기 제2 안티 퓨즈를 절연 파괴하는 단계; 및
상기 퓨즈 셀들의 프로그래밍이 종료된 후 런타임(Runtime)에서 상기 불량 어드레스들로 메모리 액세스 요청이 발생한 경우, 상기 불량 메모리 셀들 대신 상기 불량 메모리 셀들에 상응하는 여분 메모리 셀들을 액세스하는 단계를 포함하는 메모리 복구(Memory repair) 방법.