JP4478980B2

JP4478980B2 - ヒューズ回路及びそれを利用した半導体装置

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Publication number: JP4478980B2
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Inventors: 博康吉田; 直久西岡; 貫時大石
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Filing date: 2004-10-05
Publication date: 2010-06-09
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Description

本発明はヒューズ回路に関し、特に未書込みで非道通状態、書込むと導通状態となるヒューズ（以後アンチヒューズと呼ぶ）を代表とする電気的に書込みが可能なヒューズを使用した回路に関している。特にヒューズを利用した半導体装置のオプション（動作モード設定）回路や半導体メモリ装置のリダンダンシー（冗長救済）デコーダ回路に最適に応用することができる。

近年半導体メモリ装置においてメモリセルの欠陥の発生に伴う歩留まり向上のためリダンダンシー回路（冗長救済回路）が用いられるようになり、例えば1製品あたり１００から２００個のリダンダンシーのセットを持つDRAMが現れている。このような大量のリダンダンシーには、冗長用に用いるアドレスを検出するためのダイナミック動作をするNOR型のヒューズデコーダが用いられている。ヒューズとしてはポリシリコンや金属薄膜の配線が使用され、これを検出したいアドレスに合せてレーザーで溶断するのが主流となっている。

このような冗長救済を目的としたヒューズデコーダ(以降リダンダンシーデコーダと呼ぶ)をNOR型で構成した例を図4に示す。図では3組の相補のアドレスＡｉ，＃Ａｉ：ｉ＝０〜２：（＃ＡｉはＡｉの逆相でｎｏｔＡｉを示す、以下「＃」は逆相の信号を示すｎｏｔの意味を表すものとする）を入力している。ＮチャンネルトランジスタＱＮ０１とヒューズＦ０１を直列に接続し、ＮチャンネルトランジスタＱＮ０２とヒューズＦ０２を直列に接続し、両直列接続した回路を並列に接続し、アドレスＡ０，＃Ａ０を各々トランジスタＱＮ０１，ＱＮ０２のゲートに入力し、アドレスユニット００１を構成する。ここでアドレスユニットとはヒューズの状態（切断の有無）によってリダンダンシーデコーダにアドレスの相補信号のどちらを入力又は有効にするかを決定する回路をさすものとする。

リダンダンシーデコーダはアドレスＡｉ（ｉ＝０〜２）の相補の信号Ａｉ，＃Ａｉを入力するアドレスユニット００１をデコーダ接点Ｎ４１と接地（ＧＮＤ）間に並列に接続し、プリチャージ信号Ｐｒｅをゲート入力としたＰチャンネルトランジスタＱＰ０１を電源ＶＤＤと接点Ｎ４１間に接続すると共に、接点Ｎ４１とこのリダンダンシーデコーダの出力Ｒｅｄの間に２段のインバータＩＮＶ４１とＩＮＶ４２を接続して構成される。また、接点Ｎ４１のレベルのＨレベル（以降Ｈレベルを１レベルと記載する）を高抵抗により軽く保持するために、インバータＩＮＶ４１の出力をゲート入力としたＰチャンネルトランジスタＱＰ４２を電源ＶＤＤと接点Ｎ４１間に接続して構成される。

このリダンダンシーデコーダの動作は、まず、すべての相補のアドレス信号をＬレベル（以降Ｌレベルを０レベルと記載する）にしプリチャージ信号Ｐｒｅを０レベルにする。これによりトランジスタＱＰ０１は導通し、接点Ｎ４１は１レベルとなり、インバータ２段を通して出力Ｒｅｄも1レベルとなる。その後プリチャージ信号Ｐｒｅは1レベルとなりトランジスタＱＰ０１はオフ状態となる。その後アドレス入力に従い、各アドレスとその相補信号Ａｉ，＃Ａｉの内どちらかが１レベルとなり、他方は０レベルにとどまる。このとき各アドレスユニットは、ヒューズの状態によって接点Ｎ４１より電流を接地へ流すか流さないかが決まる。

ヒューズの状態でどのようにアドレスユニット００１の動作（接点Ｎ４１の１レベルから０レベルへの放電）が支配されるかをアドレスＡ０のアドレスユニットで説明する。ヒューズが未書込み状態、すなわち導通状態のとき、相補の信号Ａ０，＃Ａ０のどちらかがアドレス信号の入力レベルに従って必ず１となるのでトランジスタＱＮ０１、ＱＮ０２のどちらかのトランジスタがオンするためアドレスユニット００１は接点Ｎ４１を必ず放電し、アドレスの如何を問わずアドレスユニット００１のＮＯＲ結合で構成される接点Ｎ４１及びそれに接続する出力Ｒｅｄは０レベルとなりリダンダンシーデコーダは非選択となる。このアドレスユニットへの書込みはヒューズＦ０１，Ｆ０２のどちらかをレーザーで溶断することでなされる。例として、アドレスＡ０のアドレスユニットで逆相入力側のヒューズＦ０２が切断されると、＃Ａ０の変化は出力Ｒｅｄに影響を与えず、Ａ０のみの状態でＡ０のアドレスユニットの導通、非道通が決定される。言い換えればＡ０のアドレスユニットでＡ０がリダンダンシーデコーダに配線されたことになる。

Ａ０〜Ａ２の各アドレスユニット００１のヒューズがＡ０より順に逆、正、逆の入力側のヒューズ（順にＦ０２、Ｆ０１、Ｆ０２のヒューズ）が切られたとすれば３ビットのアドレス入力が（０，１，０）のとき、各アドレスユニット００１は電流を流さず、接点Ｎ４１及び出力Ｒｅｄは１レベルとなり選択（アドレス一致の状態）されるが、それ以外のアドレスが入ると、各アドレスユニット００１の内少なくとも１つ以上が電流を流し、出力Ｒｅｄは０となり非選択（アドレス不一致の状態）となる。

以上説明したように図４のNOR型はヒューズでプログラムされ、リダンダンシーデコーダとしては簡単な回路で構成できるのでＤＲＡＭなどで多用されているが、動作はダイナミックに限られている（スタティック動作では常時電流が流れるため）。これを解決するためにスタティック動作が可能なリダンダンシーデコーダが、特開平3−２２２９８に示されている。

図５はこの従来例を示し、簡単のためポリシリコンや金属薄膜などのレ−ザー溶断型のヒューズを使用しているとする。また図４と同様にリダンダンシーに使われるアドレス信号はＡ０〜Ａ２とする。ヒューズＦ０３とＰチャンネルトランジスタＱＰ０２を負荷素子とし、ＮチャンネルトランジスタＱＮ０３、ＱＮ０４をドライブ素子としてフリップフロップ結線をし、ＰチャンネルトランジスタＱＰ０２のドレインを出力としてヒューズユニット００２を構成する。ヒューズユニットの出力とアドレス信号Ａ０をエクスクルーシブノア回路XNOR０２に入力しリダンダンシーアドレス生成部００４を構成する。

ヒューズユニット００２とリダンダンシーアドレス生成部００４で、Ａ０のアドレスユニット００１が構成され、エクスクルーシブノア回路XNOR０２の出力がＡ０のリダンダンシーアドレスＲＡ０として出力される。他のアドレス信号Ａ１，Ａ２についても同様にアドレスユニット００１より、リダンダンシーアドレスＲＡ１、ＲＡ２が出力される。この従来例ではさらにアドレスユニット００１において、アドレス入力の換わりに固定レベル(ここでは接地レベル)を入力し、イネーブルビットＲＥｎがアドレスユニット００１から出力する回路が追加されている。リダンダンシーアドレスＲＡ０，ＲＡ１，ＲＡ２とイネーブルビットＲＥｎをアンド回路ＡＮＤ０２に入力し、その出力をＲｅｄとし、リダンダンシーデコーダの出力とする。ここでイネーブルビットＲＥｎの必要性についての説明は、アドレスユニット００１の動作説明の後に行う。

ヒューズユニット００２は通常、ヒューズの書込み回路、読出し回路、読出しデータの保持回路から構成されるが、本例ではレーザーによりヒューズを物理的に切断することで書込みを行うため電気的な書込み回路はなく、また読出し回路と、保持回路が一体となっており両者を区別するのは困難なので、回路の区別はせず単にヒューズユニットと呼ぶ。

ヒューズユニット００２において、ヒューズの読出しは電源の投入により自動的になされる。ヒューズＦ０３、ＰチャンネルトランジスタＱＰ０２、ＮチャンネルトランジスタＱＮ０３、ＱＮ０４からなるフリップフロップの各接点は、電源投入前はすべて接地レベルとなっている。ヒューズが切断されず導通状態で電源が投入されると、ＱＰ０２側接点（ＱＰ０２とＱＮ０４のドレインの接続点）のレベルはＱＰ０２とＱＮ０４の両トランジスタがオフしているため接地レベルであり、その電位をゲートに受けるＱＮ０３はオフしている。従って導通状態にあるヒューズＦ０３により、ヒューズ側接点（ヒューズＦ０３とＱＮ０３の接続点）のレベルは、電位が立上りつつある電源ＶＤＤに追従して上昇する。この電位が、ＱＮ０４の閾値のＶｔｈを越えるとＱＮ０４はオンし、このフリップフロップは、ＱＰ０２側接点が接地レベルで、ヒューズ側接点がＶＤＤとして確定する。これにより読出しが完了しヒューズユニット００２の出力は０になる。以後電源がオフされるまでこれを保持し続ける。

一方、ヒューズが切断され非導通状態にあるとすると、電源が投入されてもヒューズ側接点に電位を供給する手段がなくヒューズ側接点は接地電位を維持する。この状態で電源ＶＤＤが立ち上り、ＰチャンネルトランジスタＱＰ０２の閾値：Ｖｔｈを超えると、ＱＰ０２はオンし、このフリップフロップは、ＱＰ０２側接点がＶＤＤレベルで、ヒューズ側接点が接地レベルとして確定する。これにより読出しが完了しヒューズユニット００２の出力は１になる。以後電源がオフされるまでこれを保持し続ける。

以上説明したように、ヒューズユニット００２の出力はヒューズの導通、非導通に従って、０又は１を出力し、アドレスＡ０とこの出力とをリダンダンシーアドレス生成部００４のエクスクルーシブノア回路XNOR０２により、ヒューズが未書込み（導通）状態ならばＡ０を、書込み(非道通)状態ならば＃Ａ０をアドレスユニット００１の出力ＲＡ０として出力する。アドレスＡ１、Ａ２についても同様であるが、イネーブルビットＲＥｎはヒューズが未書込み（導通）状態ならば０を、書込み(非道通)状態ならば１をアドレスユニット００１の出力ＲＥｎとして出力する。

ここでアドレスユニット００１の出力ＲＡ０〜ＲＡ２のみをＡＮＤ回路に入れてリダンダンシーデコーダを構成すると、未書込み状態でもＡＮＤ回路の入力がすべて１となりリダンダンシーが選ばれるアドレスが生じることになる。この例ではＡ０〜Ａ２のアドレス入力が１になると未書込みであってもＲＡ０〜ＲＡ２は１となるので、ＲＡ０〜ＲＡ２のみでリダンダンシーを決定すると全てのアドレスが１の場合は常にリダンダンシーと置き換えられてしまうことになり不都合が生じる。これを避けるためにイネーブルビットが導入され、リダンダンシーアドレスＲＡ０〜ＲＡ２とイネーブルビットＲＥｎをＡＮＤ回路ＡＮＤ０２に入れることでリダンダンシーデコーダを構成し、イネーブルビットのヒューズユニットに書き込むことにより、その１組アドレスのセットが有効なリダンダンシーのアドレスとなるようにしている。

このようにレーザーでポリシリコンや金属薄膜のヒューズを溶断する方法はコンパクトで安全なリダンダンシー選択回路を得ることができるが、その書込みは製品の組み立て前に実施されなければならないことがその最大の弱点であった。特にＤＲＡＭでは微細化が進み、組み立て時の熱ストレスで、数ビットのビット性の不良が発生し製品の歩留まりを下げる現象が起きるときも有る。この対策として封入後に電気的に書き込めるリダンダンシーデコーダが求められている。

電気的に書き込めるヒューズとしてはフローティングゲートＭＯＳ（電気書込み）、ポリシリコン（電気溶断）、ＰＮ接合(電気破壊)、酸化膜(電気破壊)などが上げられる。どの素子を選ぶとしても書込みに高電圧をかけるために、高耐圧のトランジスタを必要とするほかさまざまな制約が生じる。その中で比較的特別なプロセスを必要としない、大電流を必要としない（ＭＯＳトランジスタは大電流を流しにくい）などの理由により最も簡単なものとしては酸化膜の電気破壊を利用するものがある。特にＤＲＡＭではセルの容量膜は周辺のトランジスタの酸化膜よりも薄く、この目的には最適である。このようなヒューズは、従来のレーザー溶断型のヒューズが導通から非道通に変化するのに対し、逆に非道通から導通状態に変化することからアンチヒューズと呼ばれることもある。

このようなアンチヒューズの回路の一般的な例を図６に示す。図は電気的に書込みが可能なリダンダンシーのヒューズユニットのみを示す。アンチヒューズＦ０４に書込み電圧を与える書込みドライバー００５と読出し回路００６を接続し読出し回路００６の出力を保持回路００７に入力して、ヒューズユニット００２を構成し、保持回路の出力Ｆｏｕｔ又は＃Ｆｏｕｔをヒューズユニット００２の出力とする。

書込みドライバー００５は書込み信号Ｗｒｉｔｅと選択信号ＳＥＬを入力とし、両信号をＮＡＮＤゲートＮＡＮＤ０３に入力する。ＮＡＮＤゲートＮＡＮＤ０３の電源は書込み内部電源ＶＷＰＰを電源とし、その出力をＰチャンネルトランジスタＱＰ０３のゲートに入力し、ＰチャンネルトランジスタＱＰ０３のソースは書込み内部電源ＶＷＰＰに、ドレインは書込みドライバー００５の出力とする。前記書込み信号ＷｒｉｔｅをインバータＩＮＶ０３で反転した信号と、前記選択信号ＳＥＬをＮＯＲゲートＮＯＲ０１に入力し、その出力をＮチャンネルトランジスタＱＮ０５のゲートに入力し、トランジスタＱＮ０５のソースは接地端子にドレインは書込みドライバー００５の出力に結線する。書込みドライバー００５の出力はアンチヒューズＦ０４の電極の１端に接続する。

読出し回路００６は読出しプリチャージ信号ＰＲＤをゲート入力とするＰチャンネルトランジスタＱＰ０４のソースを内部電源Ｖｉｎｔに、ドレインを接点Ｎ０１に結線する。読出し信号ＲＥＡＤをゲート入力とするＮチャンネルトランジスタＱＮ０６のドレインを接点Ｎ０１にソースを前記書込みドライバー００５の出力と結線する。基準信号Ｖｒｅｆをゲート信号とするＮチャンネルトランジスタＱＮ０７と前記接点Ｎ０１をゲート信号とするＮチャンネルトランジスタＱＮ０８のソース電極を共通接続しこのソース電極と接地端子の間に活性化信号ＬＯＡＤをゲート信号とするＮチャンネルトランジスタＱＮ０９を結線して差動増幅回路を構成する。

ＰチャンネルトランジスタＱＰ０５、ＮチャンネルトランジスタＱＮ１０を接点Ｎ０２で結線し、これを直列に電源ＶＤＤとトランジスタＱＮ０７のドレイン間に前記増幅回路の一方の負荷素子として結線する。同様にＰチャンネルトランジスタＱＰ０６、ＮチャンネルトランジスタＱＮ１１を接点Ｎ０３で結線し、これを直列に電源とトランジスタＱＮ０８のドレイン間に前記増幅回路の他方の負荷素子として結線する。前記トランジスタＱＰ０５、ＱＮ１０のゲート電極を接点Ｎ０３に、トランジスタＱＰ０６、ＱＮ１１のゲート電極を接点Ｎ０２に正帰還がかかるよう結線する。前記各接点Ｎ０２、Ｎ０３と電源の間にゲート電極に前記活性化信号ＬＯＡＤを入力したＰチャンネルトランジスタＱＰ０７、ＱＰ０８を各々結線して、接点Ｎ０２、Ｎ０３を読み出し回路００６の出力とする。

保持回路００７はＮＡＮＤゲートＮＡＮＤ０４とＮＡＮＤ０５をフリップフロップに結線し、ラッチ回路を構成している。保持回路００７では、前記読み出し回路００６の出力、接点Ｎ０２、Ｎ０３を入力とし、前記フリップフロップの出力をＦｏｕｔ又は＃Ｆｏｕｔとして保持回路００７の出力、すなわちヒューズユニット００２の出力とする。

ヒューズユニット００２の書込み動作は書込みドライバー００５の入力信号Ｗｒｉｔｅが１のとき行われ、入力信号Ｗｒｉｔｅが０ならば、選択信号ＳＥＬのレベルを問わずＮＡＮＤゲートＮＡＮＤ０３の出力は１、ＮＯＲゲートＮＯＲ０１の出力は０で、トランジスタＱＰ０３、ＱＮ０５は共に非道通状態で書込みドライバー００５の出力はハイインピーダンス（以降Ｈｉｇｈ−Ｚと記載する）の状態である。なおＮＡＮＤゲートＮＡＮＤ０３の電源が内部書込み電源ＶＷＰＰであるのは、このＮＡＮＤゲート出力が１のとき、トランジスタＱＰ０３のソースと同じ電位をＱＰ０３のゲート端子に出しトランジスタＱＰ０３が非道通状態になるようにするためである。

入力信号Ｗｒｉｔｅが１ならば書込みドライバー００５は選択信号ＳＥＬに従い、ＳＥＬが０ならば０すなわち接地電位を、１ならば１すなわち書込み電圧となる内部書込み電源ＶＷＰＰをその出力に出し、１の場合はヒューズに高電圧がかかり書込みがなされる。このときトランジスタＱＮ０６は書込み電圧ＶＷＰＰが読み出し回路の内部接点Ｎ０１に伝わるのを防止するために設けられている。書込みの際に、トランジスタＱＮ０６は非道通にしておくのが望ましいが、書込みの間トランジスタＱＰ０４の非道通が保障されればトランジスタＱＮ０６のゲート電位は電源レベルに固定しても書込み電圧は接点Ｎ０１を通じて内部電源Ｖｉｎｔ又はその他接点に伝わることはなく、書込み動作に問題は生じない。

読出しは信号Ｗｒｉｔｅを０レベルにして書込みドライバー００５の出力をＨｉｇｈ−Ｚにすると共に、ＲＥＡＤを１レベルにしアンチヒューズＦ０４と内部接点Ｎ０１が接続するようにして行われる。以下図７に示す読出し時の各制御信号のタイミング図を用いてその動作を説明する。読出し実行前処理として活性化信号ＬＯＡＤを０の状態にして、差動増幅回路を非活性化すると共にその出力接点Ｎ０２、Ｎ０３を共に１レベルにプリチャージする。同時に読出しプリチャージ信号ＰＲＤを０とし、接点Ｎ０１およびアンチヒューズＦ０４を内部電源Ｖｉｎｔのレベルにプリチャージする。

電源Ｖｉｎｔはセル容量の対極側接点にかかる電圧（ＤＲＡＭのビット線データを増幅するセンスアンプを駆動する電源電位をＶDLとするとＶDL／２相当）と同じ電圧を用い、セルと同じ容量膜でできたアンチヒューズ（容量ヒューズ）の読出し時の誤書込みを防いでいる。この状態でヒューズが書き込まれていなければヒューズは絶縁状態で接点Ｎ０１はプリチャージ電位のＶｉｎｔをそのまま維持する。ヒューズの書込みが行われ絶縁膜が破壊されているとそれよりも低い電圧が出ており、ヒューズの書込みの有無で接点Ｎ０１の電位に差が出ることになる。

差動増幅回路の活性化信号ＬＯＡＤが１レベルになることで差動増幅回路は活性化され接点Ｎ０１の電位と基準電位Ｖｒｅｆを比較する。未書込みならば接点Ｎ０１は高くなり、よって読み出し回路の出力接点Ｎ０２は高く、接点Ｎ０３は低くなる。この値が保持回路００７に書き込まれ、その出力Ｆｏｕｔは０となる。逆にヒューズが書き込まれていれば接点Ｎ０１は低く、その結果保持回路００７の出力Ｆｏｕｔは１となる。その後、活性化信号ＬＯＡＤが０となれば差動増幅回路は非活性となり、読出し回路の出力接点Ｎ０２、Ｎ０３は共に１となり読出し結果が保持回路００７に保持されたままとなり読出しが終了する。

前記読出し動作の説明において、ＰＲＤ信号による接点Ｎ０１の読出しプリチャージが終了し１レベルになる時刻と差動増幅回路の活性化信号ＬＯＡＤが活性化されている時刻を特に明確にしなかったが、これは接点Ｎ０１のプリチャージが終了した後もアンチヒューズＦ０４に電流が流れると接点Ｎ０１の電位が低下していく。よって初期のヒューズ(未書込み状態)にリークがなければプリチャージ終了すると、未書込状態と書込状態の読出し信号の差が大きく差動増幅回路の設計に余裕できる。

一方もし初期の未書込みヒューズにリークがあればプリチャージ終了すると未書込みでも読み出し接点Ｎ０１の電位は低下し、未書込状態と書込状態の読出し信号の差がなくなってしまうので、むしろ読出プリチャージ信号ＰＲＤが活性化中に読出しを終了すれば、リークの影響を少なくすることができる。どちらを選択するかはヒューズの状態を決めるプロセスとの兼ね合いの設計事項となる。またこれ等ヒューズの読出しは電源投入の後、初期設定の動作中に行えばよい、もしそのようなサイクルがないとしても、いったん読み出され保持されたヒューズデータは再度読出してもその読出し中に保持しているデータが破壊されることはないので、リフレッシュごとに読出しを実行してもよい。

一般的にレーザー溶断型のポリシリコンや金属薄膜ヒューズとＤＲＡＭのセル容量をヒューズに用いたアンチヒューズ（容量ヒューズ）の書込み、読出しの信頼度を比較すると、ポリシリコンや金属薄膜はゲート電極や配線などに多用されており製造実績も非常に長いことから、これを応用したヒューズは安定して製造できる。書込みは、レーザーを応用して製造プロセスとは無関係にヒューズを切断するので、書込みも非常に安定している。

一方アンチヒューズでは、絶縁膜の部分が非常に薄く構成されるので、その特性が絶縁膜の特性に大きく依存する。さらにセルアレイの中のセル容量と、周辺回路の中のアンチヒューズ部の容量では、セル密度が非常に濃いアレイ状の配置の中で作られるか、又は回りにセル容量が存在しない単独の空間の中で作られるかの製造条件が配置的に異なり、その結果ヒューズ部の容量の特性が大きくずれてしまうことが多く有る。

よってアンチヒューズの出来そのものがポリシリコンや金属薄膜ヒューズに比べ信頼度が低くならざるを得ない。またコストダウンのため縮小化が１〜２年でなされそのたびに製造プロセスも変化しており（少なくともセルのサイズは小さくなっている）そのたびにアンチヒューズの製造条件もチューニングが必要となる。また書き込む電圧は実使用時の電源電圧の４〜５倍という高圧が必要で、書込みドライバーにはこのような高耐圧の素子が必要になりこれが製造プロセスの変化の影響を受けることは明らかで、常に書込みに不確実さを伴わせることになる。現在レーザー溶断型のポリシリコンや金属薄膜ヒューズが多用されているのはこの安定性によるものである。
特開平3−２２２９８

アンチヒューズを前述したリダンダンシーデコーダなどに応用し、組み立て後に発生するビット不良の救済に使おうとすると、１つのリダンダンシー救済用のアドレスを特定するために必要なヒューズの数は、５１２Ｍ、１Ｇビットクラスのメモリ製品で約二十数本になる。過半数（例えば１５本）に書き込むとして、１本あたりの書込み成功率が９９％(書込みミスが１％)とすると前記書込みヒューズの少なくとも１本が書込み不良になる確率はおよそ１４％に達し、４〜５個のリダンダンシーデコーダの全てが正しく書ける確率は５５％〜４７％に低下してしまうことが起こっていた。特に前述したように製造プロセスの微細化に伴い２〜３年でセル周りの製造条件が変化するのでそのたびに製造条件のチューニングが完了するまでの期間アンチヒューズの信頼度が下がり、それを利用したリダンダンシーデコーダの書込み成功率が下がってしまうこと、その結果半導体チップの製造歩留まりを下げてしまうという課題があった。

またその他、アンチヒューズを代表とした電気的に書込みを行うヒューズを、半導体装置のオプション回路（動作モードの設定回路）などに使用する場合でも、同様な不具合が生じていた。本発明はこれらの課題を解決するためになされたものであり、前記ヒューズの書込み不良が発生しても半導体チップの製造歩留まりや信頼度の低下を抑止できるヒューズ回路とそれを利用した半導体装置を提供することを目的とする。

上記課題を解決するために、本発明のヒューズ回路は、電気的に書込み可能なヒューズの回路であって、電気的に書込み可能な第１のヒューズ、書込みドライバー、読出し回路、保持回路を有して構成される第１のヒューズユニットと、電気的に書込み可能な第２のヒューズ、書込みドライバー、読出し回路、ヒューズの保持回路を有して構成される第２のヒューズユニットからなり、前記第１、第２のヒューズの状態の論理和の状態を前記電気的に書込み可能なヒューズ回路の出力とすることを特徴としている。

このように構成された本発明によれば、製造プロセスの条件に依存することが多く書込みの信頼度がやや低い電気的に書込み可能なヒューズを用いてヒューズの状態を決定するとき、１つのヒューズの状態の決定に対し複数のヒューズを用い、これ等のヒューズの書込みの論理和をとる。言い換えれば、複数個のヒューズのうち１つでも書き込まれていれば書き込まれたと解釈する構成を取ることによってヒューズの書込み、又はそれを搭載した半導体装置の信頼度を格段に上げることができる。

本発明のヒューズ回路をリダンダンシーデコーダに応用してもよい。すなわち、電気的に書込み可能なヒューズを有して構成したリダンダンシーデコーダにおいて、前記デコーダの出力の決定に使用する各アドレス又はイネーブルビットの正信号又は反転信号を選択するヒューズを２つのヒューズで構成し、前記２つのヒューズの状態の論理和により、前記各アドレス又はイネーブルビットの正信号又は反転信号を選択することを特徴とするリダンダンシーデコーダ回路でもよい。

前記リダンダンシーデコーダ回路は次のように構成してもよい。すなわち、電気的に書込み可能なヒューズを有して構成したリダンダンシーデコーダにおいて、第１、および第２のリダンダンシーデコーダと、第１又は第２の状態のどちらかを取ることが可能なオプション信号からなり、前記オプション信号が第１の状態のとき、前記第１、第２のリダンダンシーデコーダは独立に不良セルの位置を示すリダンダンシーアドレスを決定し、前記オプション信号が第２の状態のとき、前記第１および第２のリダンダンシーデコーダに入力する各アドレス又はイネーブルビットの正信号又は反転信号の選択を決定する前記第１および第２のリダンダンシーデコーダの各アドレス又はイネーブルビットに対応するヒューズの状態の論理和により第１のリダンダンシーデコーダの前記アドレス又はイネーブルビットの正信号又は反転信号を選択することを特徴としたリダンダンシーデコーダ回路としてもよい。

本発明のヒューズ回路を、オプション回路、すなわち動作モードを設定するオプション信号の発生回路に応用してもよい。すなわち前記リダンダンシーデコーダ回路のオプション信号の状態の選択をリダンダンシーのアドレス決定に用いられるヒューズと同種のヒューズを２個用い、前記２つのヒューズの状態の論理和をもって前記オプション信号の状態を決定し、そのオプション信号を用いてリダンダンシーデコーダ回路を構成してもよいし、又は、電気的に書込み可能なヒューズを使用してオプションを決定するオプション回路において、複数のヒューズの書き込み結果の論理和でオプションを決定することを特徴とするオプション回路に応用してもよい。

また本発明のヒューズ回路又はそれを組み込んだオプション回路は、半導体装置に搭載し、パッケージ封入後に前記ヒューズ回路又はオプション回路への書込みが可能なように構成してもよい。

また本発明のヒューズ回路又はそれを組み込んだリダンダンシーデコーダ回路は、半導体メモリ装置に搭載し、パッケージ封入後に前記ヒューズの書込みが可能なように構成してもよい。

また本発明のヒューズ回路又はそれを組み込んだオプション回路又はリダンダンシーデコーダ回路を搭載した半導体装置又は半導体メモリ装置において、前記ヒューズは、アンチヒューズで構成してもよい。

このように、本発明によれば、複数のヒューズの書き込み結果の論理和を取ってヒューズ回路を構成することにより、ヒューズの実効的な不良確率はその素子の不良率の積となり桁違いに書込みの信頼度が向上する。また、このヒューズ回路又はそれを応用したオプション回路又はリダンダンシーデコーダ回路を、半導体装置又は半導体メモリ装置に搭載することにより、ヒューズの書込み不良に起因する製品の歩留まりの低下を著しく向上させることができる。

以下、本発明の実施形態について図面を参照しながら説明する。

図1は本実施形態に係るリダンダンシーデコーダの回路を示す。本実施例は簡単にするために３個のアドレスでリダンダンシーが構成されているとした。００２は図６に一例を示した電気的に書込み可能なヒューズユニットを表す。このヒューズユニットでは、アンチヒューズ部が未書込み状態であれば０を出力し、書込み済みであれば１を出力するよう構成されている。２つのヒューズユニット００２の出力をオアゲートＯＲ０１に入力し、その出力を本発明のヒューズユニット００３とし、本発明のヒューズユニット００３の出力とアドレス（Ａ０）とをエクスクルーシブノア回路ＸＮＯＲ０１に入力し、その出力をアドレスユニット００１の出力、リダンダンシーアドレスＲＡ０とする。

アドレスＡ１，Ａ２についてもＡ０と同様にアドレスユニット００１に入力しリダンダンシーアドレスＲＡ１、ＲＡ２を出力する。さらにアドレスユニット００１にアドレスを入力する代わりに接地レベルを入力しイネーブルビットＲＥｎを作っている。この回路ではオア結合（論理和）したヒューズユニット００２の、少なくとも一方のヒューズに書込みが行われた場合に、ＲＥｎに１が出力される。リダンダンシーアドレスＲＡ０、ＲＡ１、ＲＡ２、とイネーブルビットＲＥｎをアンドゲートＡＮＤ０１に入力しその出力をリダンダンシーデコーダ出力Ｒｅｄとする。この回路では、ＡＮＤ０１への入力信号が全て１レベルの場合のみ、出力Ｒｅｄに１レベルが出力する。

本実施形態で示されるヒューズユニット００２は前述したように一例として図６で示されるような、ヒューズと書込み回路、読出し回路、保持回路などを持つヒューズユニットならばどのような構成のものであってもよい。

本実施形態によるヒューズ回路は複数個のヒューズの論理和をとることから、その書込み不良は個々の書込み不良率をヒューズの数だけ掛け合わせたものとなる。図１のように２個のヒューズユニットを使い、各ヒューズの不良率が１％とすれば２個のヒューズでは０．０１％の不良率となる。先述の例において、１ビット救済に約二十数本のヒューズを使い、その内の１５本分に書込みをしたとしてもその不良率は０．１５％程度であり、４〜５ビットをリダンダンシーで救っても不良率は１％以下となり実用的に問題がなくなる。

以上説明したように、本発明によりヒューズの書き込み結果をオア結合して使用することによりヒューズの書込みエラーに対する信頼度を高めることができたが、リダンダンシーに伴うメモリセルの１ビットの救済では、救済のためのスペアのビット（メモリセル）よりもリダンダンシーヒューズ１セット分の面積のほうがはるかに大きいことは明白である。よって製造初期のヒューズ書込みの信頼度が低いときはオア結合したヒューズを使うのが望ましいが、その後製造プロセスがリファインされてヒューズの書込みの信頼度が上がれば、オア結合をやめてそれぞれのヒューズを単独で扱い２倍のヒューズ又はリダンダンシーのセットとして使いたいという要求がある。

図２は本発明の第２の実施例を示し、オプション信号を導入しこれによりヒューズをオア結合して書込みの信頼度を高めるか、２組のヒューズセットとして使用するかを切換えられるようしたものである。ここでヒューズユニット００２は、図６に一例を示した電気的に書込み可能なヒューズユニットを表す。このヒューズユニットでは、ヒューズ部が未書込み状態であれば０を出力し、書込み済みであれば１を出力するよう構成されている。添え字として用いられている、ＦＵｋ，ｉ、ＦＵｋ＋１，ｉのインデックスｋ、ｋ＋1およびｉの意味はｋ、ｋ＋1番目のリダンダンシーセットに用いられるｉ番目（ｉは例えば０〜３）のヒューズユニット（各アドレス又はイネーブルビット）をさす。

ヒューズユニット００２のＦＵｋ，ｉ、及びＦＵｋ＋１，ｉの出力をオアゲートＯＲ０２に入力しその出力とオプション信号ＯｐｔｉｏｎとをＮＡＮＤゲートＮＡＮＤ０１の入力とし、ヒューズユニットＦＵｋ，ｉの出力をインバータＩＮＶ０１で反転した信号と前記ＮＡＮＤゲートＮＡＮＤ０１の出力とをＮＡＮＤゲートＮＡＮＤ０２に入力しその出力を本発明のヒューズユニット００３の出力ＦＯｋ，ｉとして出力する。同様にヒューズユニットＦＵｋ＋１，ｉの出力をインバータＩＮＶ０２で反転した信号と前記ＮＡＮＤゲートＮＡＮＤ０１の出力とをＮＡＮＤゲートＮＡＮＤ０３に入力しその出力を本発明のヒューズユニット００３の出力ＦＯｋ＋１，ｉとして出力する。

次に、図２に示す本発明の第２実施例の動作を説明する。オプション信号Ｏｐｔｉｏｎが０であるならばＮＡＮＤゲートＮＡＮＤ０１の出力は１となり、その出力信号を入力するＮＡＮＤゲート：ＮＡＮＤ０２及びＮＡＮＤ０３は、それぞれＩＮＶ０１とＩＮＶ０２の信号を受けるインバータとして機能する。従ってヒューズユニット００２のＦＵｋ，ｉ、及びＦＵｋ＋１，ｉの出力は各々本発明のヒューズユニット００３の出力ＦＯｋ，ｉ、及びＦＯｋ＋１，ｉとして独立して出力されることになる。オプション信号Ｏｐｔｉｏｎが１のときは２つのヒューズユニット００２をオア結合して動作する。今２つのリダンダンシーのセット、たとえばｋ番目のセットとｋ+１番目のセットのヒューズユニット００２をオアで使うとすると仮定する。ヒューズユニットは未書込みであれば０を出力し書き込まれると１を出力するとする。

ヒューズへの書込みはヒューズユニット００２のＦＵｋ，ｉ、及びＦＵｋ＋１，ｉの双方にデータを書き込む（両方に書き込まないか、両方に書き込む）ことを意味し、書き込まなければ２つの本発明によるヒューズユニット００３の出力ＦＯｋ，ｉ、及びＦＯｋ＋１，ｉは共に０を出力する。共に書き込みを実施し、少なくともヒューズユニット００２のＦＵｋ，ｉ、又はＦＵｋ＋１，ｉのどちらか一方に書込みが完了していればＯＲゲートＯＲ０２の出力は１となる。前述したように、オプション信号Ｏｐｔｉｏｎも１でありＮＡＮＤゲートＮＡＮＤ０１の出力は０となり、この出力を入力とするＮＡＮＤゲートＮＡＮＤ０２、ＮＡＮＤ０３の出力すなわち本発明によるヒューズユニット００３の出力ＦＯｋ，ｉ、及びＦＯｋ＋１，ｉは共に１となる。

この本発明のヒューズユニット００３を使ってリダンダンシーを構成するならは、本発明によるヒューズユニット００３の出力ＦＯｋ，ｉ（ｉ＝０〜３）を図１のヒューズユニットの出力ＲＡ０〜ＲＡ２、ＲＥｎの４個に対応させてｋ番目のセットのリダンダンシーを構成し、同様に本発明によるヒューズユニット００３の出力ＦＯｋ＋１，ｉ（ｉ＝０〜３）によってｋ+１番目のセットのリダンダンシーを構成する。

このような構成にするとｋ番目のセットのリダンダンシーとｋ+１番目のセットのリダンダンシーは同じアドレスで２セット分が選択されることになり、いわゆる多重選択が起きる可能性が有るが、先述したような１ビットの不良をＳＲＡＭに置き換えるようなリダンダンシーに使うのならば常に２ビット分を選び同一のデータを書き込み、同一のデータを読み出すので多重選択となっても問題は生じない。よってｋ番目、ｋ+１番目のセットのリダンダンシーを同一に作っておくほうが２つを異なる回路にするよりもトラブルが少なくなることも多い。

もしこのリダンダンシーで多重選択が問題となるならば、２組のリダンダンシーセットの一方、この例で言えばＫ＋１番目のヒューズセットで図１のようなリダンダンシーを構成するときオプション信号Ｏｐｔｉｏｎの反転信号とヒューズユニット００３の内の１つ望ましくはＲＥｎとのＡＮＤ信号を作りこれを前記ヒューズユニットの出力の変わりにＡＮＤゲートＡＮＤ０１に入力することでオプション信号が１である限りＡＮＤゲートＡＮＤ０１は０の出力のみを出すことになり多重選択は発生しない。なおこのようにイネーブルビットなどでｋ+１番目のセットのリダンダンシーにおける多重選択を防止するならば図２のｋ+１番のヒューズユニット００３の出力は単純にヒューズユニット００２の出力を本発明のヒューズユニット００３の出力としてよいことはあえて説明するまでもないであろう。

以上説明したように、本発明によれば、オプション信号を用いることでオア論理を用いてヒューズの書込みの信頼度を上げるか、オア論理を用いずにリダンダンシーの数を増やすかの選択が出来るようになった。このようなオプション信号は、従来知られたオプション信号を作る方法のどれを用いてもよい。望ましくはオプション信号の発生に同じアンチヒューズを用いれば組み立て後にそのオプションの使用を選択でき望ましい。しかしヒューズの信頼度に問題があるとするならば本発明のヒューズのオア論理（論理和）とる手法をとればその信頼度が上がることは明白である。

図３は本発明の第３の実施例であって、特にオプション信号の発生にかかわるものである。ここでヒューズユニット００２は、図６に一例を示した電気的に書込み可能なヒューズユニットを表す。このヒューズユニットでは、アンチヒューズを用いて、それが未書込み状態であれば０を出力し、書込み済みであれば１を出力するよう構成されている。ヒューズユニット００２を２組用いその出力をＯＲゲートＯＲ０３に入力しその出力をオプション信号Ｏｐｔｉｏｎにしてある。このようにすることにより、前述したようにヒューズの書込み不良率は桁違いに改善されるので、信頼度の低い電気的に書込み可能なヒューズであっても信頼度の充分高いオプション信号が得られる。

前記オプションの設定がパッケージへの組み立て以前に決定されるものならばリダンダンシーの組全体に対しヒューズのオア論理（論理和）の可否を決定するのが妥当であるが、アンチヒューズ等であるならば組み立てた後に決定できるのでオア論理をとる組ごとにオプションを設けることにより、より効率的なリダンダンシーの使い方が可能となる。これは２Ｎ組のリダンダンシーセットがあり２ｋ−１、と２ｋのリダンダンシーセットでオア論理をとるようにし、奇遇の組ごとにＮ個のオプションを設ける。

使用法としては、まずテストで不良となったアドレスを読出して奇数番のセットのリダンダンシーに置換していく。再度電源マージン等も含めてテストを行い、新たな不良が発生すれば次の奇数番セットのリダンダンシーに置換していく。このようにして全ての不良となったアドレスのセルをリダンダンシーに置換していく。その後再度検査して、置換したセルと同じアドレスの不良があった場合には、リダンダンシーデコーダを構成する本発明のヒューズユニット００３への書込み不良が発生したことになり、そのアドレスを書き込んだ奇数番のセットのヒューズユニット００３と対になる偶数番のセットのヒューズユニット００３に同じアドレスを書きオプションを１にセットする。そして奇数のリダンダンシーがなくなる前に全ての不良がなくなれば、置換が成功となる。まだ不良が残っていれば、今度はオプションをつかってない偶数番地に順次書いていき、書込み可能な偶数リダンダンシーがなくなってもまだ不良が残っているか、置換不可能な書込み不良が残っていれば置換不成功となる。こうすれば置換可能なリダンダンシーをすべて使いきることができ、置換効率が高まることがわかる。

以上の説明ではヒューズの書込みの信頼性が低い場合を前提にして説明を行ったが、この逆の現象が起こることも考えられる。例えばヒューズの書込みについては充分信頼性があるが初期のヒューズの出来上がりに問題がある場合である。すなわち、アンチヒューズ等において製造時にすでに書き込まれている状態が発生することが考えられる。これはヒューズの書込みを容易にしようとしてヒューズが壊れやすく、製造時に壊れてしまったことなどが発生するケースである。このようなケースではヒューズの書込み状態のアンド論理（論理積）を書込み状態とすれば本発明を利用できる。すなわち両方のヒューズに書き込まれている時のみが書込み状態であるのでヒューズユニットの出力の論理積を取ればよく図１，３の実施例ではＯＲゲートをＡＮＤゲートに変えればこれに対応し、図２の実施例もＯＲゲートをＡＮＤゲートに変えるともにヒューズユニット００２の出力とＮＡＮＤゲートＮＡＮＤ０１の出力の選択をオプション信号Ｏｐｔｉｏｎで切換えるようにすれば実行可能である。

以上に説明したように、本発明によれば、特に書込み信頼度が相対的に低い電気的に書込み可能なヒューズユニットの出力を、オア論理を通して利用できるようにしたので、ヒューズの書込みに係わる信頼性を格段に上げることができるようになった。またこの回路を特に半導体メモリ装置のリダンダンシーデコーダやオプション回路（モード切換え回路）に適用することにより、パッケージ組み立て後のヒューズ回路の書込みを最適な条件で行えるようになった。

本発明の第１の実施例で、電気的に書込み可能なヒューズユニットで構成されたリダンダンシーデコーダ回路を示す。本発明の第２の実施例で、オプション信号でオア論理の取捨を選択可能なヒューズユニット回路を示す。本発明の第３の実施例で、オプション信号を電気的に書込み可能なヒューズユニットを用いて構成した例を示す。従来のリダンダンシーデコーダでＮＯＲ型の例を示す。従来のスタティック動作が可能なリダンダンシーデコーダ例を示す。従来の電気的に書込み可能なヒューズユニットの構成の例を示す。図６で示すヒューズユニットの読出し時の制御信号の波形を示す。

符号の説明

００１リダンダンシーのアドレスユニット
００２（電気的に書込み可能な）ヒューズユニット
００３本発明のヒューズユニット
００４リダンダンシーアドレス生成部
００５書込みドライバー
００６読出し回路
００７保持回路
Ｆ０１〜Ｆ０３ポリシリコンや金属薄膜ヒューズ
Ｆ０４アンチヒューズ（容量ヒューズ）
ＯＲ０１〜ＯＲ０３ＯＲゲート
ＸＮＯＲ０１〜ＸＮＯＲ０２ＸＮＯＲゲート
ＮＡＮＤ０１〜ＮＡＮＤ０５ＮＡＮＤゲート
ＡＮＤ０１〜ＡＮＤ０３ＡＮＤゲート
ＮＯＲ０１ＮＯＲゲート
ＩＮＶ０１〜ＩＮＶ０３、ＩＮＶ４１、ＩＮＶ４２インバータ
ＱＰ０１〜ＱＰ０８、ＱＰ４２Ｐチャンネルトランジスタ
ＱＮ０１〜ＱＮ１１Ｎチャンネルトランジスタ

Claims

電気的に書込み可能なヒューズ回路であって、電気的に書込み可能な第１のヒューズ、書込みドライバー、読出し回路、および保持回路を有して構成される第１のヒューズユニットと、電気的に書込み可能な第２のヒューズ、書込みドライバー、読出し回路、および保持回路を有して構成される第２のヒューズユニットと、第１および第２の出力端子と、前記第１および第２のヒューズユニットからの出力信号およびオプション信号を受け、前記オプション信号が第１の状態のときには前記第１および第２のヒューズユニットからの出力信号の論理和信号を前記第１および第２の出力端子の両方に発生させ、前記オプション信号が第２の状態のときには前記第１および第２のヒューズユニットからの出力信号を前記第１および第２の出力端子にそれぞれ発生させる制御回路とを備えることを特徴としたヒューズ回路。
電気的に書込み可能なヒューズを有して構成したリダンダンシーデコーダ回路において、前記デコーダ回路の出力の決定に使用する各アドレス又はイネーブルビットの正信号又は反転信号を選択する第１および第２のヒューズと、第１および第２の出力端子と、オプション信号とを構え、前記オプション信号が第１の状態のときには前記第１および第２のヒューズの状態の論理和信号を前記第１および第２の出力端子の両方に発生させ、前記オプション信号が第２の状態のときには前記第１および第２のヒューズの状態を前記第１および第２の出力端子にそれぞれ発生させることを特徴とするリダンダンシーデコーダ回路。
電気的に書込み可能なヒューズを有して構成したリダンダンシーデコーダ回路において、第１、および第２のリダンダンシーデコーダと、第１又は第２の状態のどちらかを取ることが可能なオプション信号からなり、前記オプション信号が第２の状態のとき、前記第１、第２のリダンダンシーデコーダは独立に不良セルの位置を示すリダンダンシーアドレスを決定し、
前記オプション信号が第１の状態のとき、前記第１および第２のリダンダンシーデコーダに入力され、各アドレス又はイネーブルビットの正信号又は反転信号の選択を決定する前記第１および第２のリダンダンシーデコーダの各アドレス又はイネーブルビットに対応するヒューズの状態の論理和により前記第１及び第２のリダンダンシーデコーダの前記アドレス又はイネーブルビットの正信号又は反転信号を選択することを特徴としたリダンダンシーデコーダ回路。
請求項３において、オプション信号の状態の選択をリダンダンシーのアドレス決定に用いられるヒューズと同種のヒューズを２個用い、前記２つのヒューズの状態の論理和をもって前記オプション信号の状態を決定することを特徴とするリダンダンシーデコーダ回路。
第３のヒューズを有するオプション回路であって、前記第３のヒューズがプログラムされた状態のときに前記オプション信号を前記第１の状態で出力し、前記第３のヒューズがプログラムされていない状態のときに前記オプション信号を前記第２の状態で出力するオプション回路を更に備えたことを特徴とする請求項１に記載のヒューズ回路。
第３のヒューズを有するオプション回路であって、前記第３のヒューズがプログラムされた状態のときに前記オプション信号を前記第１の状態で出力し、前記第３のヒューズがプログラムされていない状態のときに前記オプション信号を前記第２の状態で出力するオプション回路を更に備えたことを特徴とする請求項２に記載のリダンダンシーデコーダ回路。
請求項２から４のいずれか一項に記載のリダンダンシーデコーダ回路を搭載し、パッケージ封入後に前記ヒューズの書込みが可能なように構成したことを特徴とする半導体メモリ装置。
前記ヒューズは、アンチヒューズで構成したことを特徴とする請求項１に記載のヒューズ回路。
前記ヒューズは、アンチヒューズで構成したことを特徴とする請求項２から４のいずれか一項に記載のリダンダンシーデコーダ回路。