KR0172022B1 - 용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치 - Google Patents

용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR0172022B1
KR0172022B1 KR1019950032319A KR19950032319A KR0172022B1 KR 0172022 B1 KR0172022 B1 KR 0172022B1 KR 1019950032319 A KR1019950032319 A KR 1019950032319A KR 19950032319 A KR19950032319 A KR 19950032319A KR 0172022 B1 KR0172022 B1 KR 0172022B1
Authority
KR
South Korea
Prior art keywords
address
level
node
bit line
redundant bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019950032319A
Other languages
English (en)
Other versions
KR960012035A (ko
Inventor
코시카와 야스지
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960012035A publication Critical patent/KR960012035A/ko
Application granted granted Critical
Publication of KR0172022B1 publication Critical patent/KR0172022B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

어드레스 신호가 용장 비트라인의 선택적 전도상태로부터 비-선택적 전도 상태로 변화할 때, 반도체 메모리 장치는 고속으로 용장 비트 라인 선택 회로를 리세트시킬 수 있다. 입력 어드레스가 용장 비트 라인 선택 신호를 활성 레벨이 되도록 하는 용장 비트 라인으로 변환된 어드레스인 것을 검출하기 위한 반도체 장치는 레벨이 입력 어드레스의 변화에 일치하여 제1 레벨에서 제2 레벨로 변화하고, 그레벨이 선정된 시간이 경과한 후에 제1 레벨이 되는 제어 신호를 발생시키기 위한 제어 신호 발생 회로; 상기 제어 신호가 제1 레벨에 있을 때, 제1 전력 소스 단자를 노드에 전기적으로 접속시키고, 상기 제어 신호가 제2 레벨에 있을 때, 상기 노드를 제1 전력 소스 단자와 전기적으로 접속시키는 충전회로; 입력 어드레스가 용장 비트로 변환된 어드레스외의 다른 어드레스에 대응할 때, 노드와 상기 제2 전력 소스단자를 전기적으로접속하고 상기 입력 어드레스가 상기 용장 비트로 변환된 어드레스에 대응할 때 상기 노드와 상기 전력 소스 단자간의 전기적 접속을 방지하기 위한 선택 수단; 및 상기 제어 신호가 제1레벨에 있을 때 상기 노드의 레벨에 대응하는 데이타를 저장하고, 상기 데이타에 응하여 상기 용장 비트 라인 선택 신호를 발생시키기 위한 저장 수단으로 구성되어 있다.

Description

용장 비트 라인 선택 신호 발생 회로를 포함하는 반도체 메모리 장치
제1도는 종래의 용장 비트 선택 회로의 배열을 도시한 회로도.
제2도는 제1도의 종래의 용장 비트 선택 회로의 동작을 설명하기 위한 동작 파형 챠트를 도시한 도면.
제3도는 본 발명의 실시예를 설명하기 위한 반도체 메모리 장치의 개략적인 블럭 다이아그램.
제4도는 제3도에서 도시된 용장 비트 라인 선택 회로의 구체적인 실시예를 도시한 회로 다이아그램.
제5도는 제4도에서 도시된 용장 비트 라인 선택 회로의 동작을 설명하기 위한 동작 다이아그램.
제6도는 제3도에서 나타낸 용장 비트 라인 선택 회로의 또 다른 구체적인 실시예를 도시한 회로 다이아그램.
제7도는 제6도의 용장 비트 라인 선택 회로의 동작을 설명하기 위한 동작 파형 챠트를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : ATD 신호 검출 6 : 내부 어드레스 발생 회로
10 : 어드레스 버퍼 30-3j : 선택 회로
110 : 열 디코더
본 발명은 용장 비트 라인(a redundant bit line)을 포함하는 반도체 메모리에 관한 것으로, 특히 용장 비트 라인을 선택하기 위한 용장 비트 라인 선택 신호 발생 회로에 관한 것이다.
최근에, 반도체 장치는 매우 고집적되어 가고 있다. 따라서, 정상 동작 조건 하에서 모든 메모리 셀이 동작가능하도록 되는 반도체 메모리 장치를 제조한다는 것은 매우 어려운 일이다. 그래서, 반도체 메모리는 용장 메모리 셀을 포함하는 데, 결점이 있는(faulty) 메모리셀이 메모리 체크에 의해 발견되면 수율(yield)을 향상시키기 위해 용장 메모리 셀로 치환되게 된다. 일반적으로, 결점이 있는 메모리 셀은 용장구조 열 또는 칼럼 유니트로 용장 메모리 셀로 치환된다.
제1도를 참조하면, 칼럼 단위로 결함 있는 셀을 용장 메모리 셀로 치환하는 종래의 기술이 설명되어 있다. 제1도에서는, 선택 신호(YR2)가 활성 레벨(즉, 로우 레벨)이 되면, 칼럼 디코더(도시 안됨)는 용장 비트 라인을 선택하고, 결함있는 메모리 셀을 포함하는 비트 라인에 액세스하는 것을 방지한다.
외부 어드레스 신호(AO-Aj)는 매 1비트마다 각각 어드레스 버퍼(10-1j)에 공급된다. 어드레스 버퍼 중 각각은 1-비트 입력 어드레스 신호에 대응하는 칼럼 어드레스 신호(address transition sensing signals : YOT-YjT)를 만들어 내고, 또한 입력 어드레스 신호가 변할 때 어드레스 전이 감지 신호(ATD0-ATDj)를 만들어 낸다. 결과적으로, 외부 어드레스 신호(AO-Aj)가 변할 때, 어드레스 전이 감지 신호(ATDO-ATDj) 중의 어느 하나가 발생한다.
ATD 신호 검출 회로(2)는 어드레스 전이 감지 신호(ARDO-ATDj) 중의 어느 하나가 발생되어 선정된 펄스 폭을 갖는 감지 신호(YRD)를 발생하는지 여부를 검출한다. 감지 신호(YRD)는 인버터(INV2)에 의해 반전되고, 반전된 감지 신호는 P-채널 트랜지스터(P1)의 게이트로 프리차지 신호(precharge signal : YRDB)로서 공급된다. P-채널 트랜지스터(P1)은 전력 소스 단자(V∝)와 노드(YR1)간에 제공된다. N-채널 트랜지스터(N1)은 노드(YR1) 및 접지 소스(GND)간에 제공되고, 이네이블 신호(enable signal : EN)은 인버터(INV3)을 거쳐서 N-채널 트랜지스터(N1)의 게이트에 제공된다.
선택 회로(30-3j)는 대응하는 칼럼 어드레스 신호(YOT-YjT)가 공급되는 노드(YR1)에 접속되어 진다. 선택 회로 각각에서, N-채널 트랜지스터(N2)는 퓨즈(F1)과 직렬로 연결되고, 또 다른 N-채널 트랜지스터(N3)은 또 다른 퓨즈(F2)와 접속되어, 노드(YR1)과 접지 소스(GND)간에 제공된다. 칼럼 어드레스 신호(예를 들면, YOT)는 트랜지스터(N2)의 게이트에 공급되고, 이러한 칼럼 어드레스 신호(예를 들면, YOT)는 트랜지스터(N3)의 게이트에 공급되고, 이러한 칼럼 어드레스 신호는 트랜지스터(N3)의 게이트에 공급될 신호(YON)으로 인버터(INV1)에 의해 반전된다.
메모리 셀의 결함이 메모리 체크에 의하여 발견될 때, 결함있는 비트 라인의 어드레스는 이러한 메모리 셀에 접속된 결함이 있는 비트 라인을 용장 비트 라인으로 치환하기 위해 선택 회로(30-3j)으로 기입된다. 구체적으로 말하면, 선택 회로 내에 제공된 퓨즈(F1 및 F2)중의 하나는 결함 있는 비트 라인의 어드레스에 따라서 레이저 트리밍 단계(laser trimming step)에 의해 제거된다. 이러한 퓨즈는 결함있는 비트 라인의 어드레스가 공급될 때 전도 상태로 되는 트랜지스터에 접속된다. 결과적으로, 결함있는 비트 라인의 어드레스가 공급될 때, 어떠한 전류 경로(a current path)도 노드(YR1)과 접지 소스 사이에 존재하지 않게 되고, 그 외에 다른 어드레스가 공급되면, 적어도 하나의 전류 경로는 존재하게 된다.
노드(YR1)에서의 전압은 인버터(INV4)에 의해 반전되고, 반전된 전압은 선택신호(YR2)로서 출력된다.
제2도의 타이밍 차트를 참조하면, 제1도에 도시된 종래의 메모리 치환 과정이 도시되어 있다. 제2도는 어드레스 신호(AO-Aj)가 결함 있는 비트 라인의 어드레스에 대응하는 A-1, A-2, A-3 및 A-2으로 변환하는 경우의 동작 파형을 나타내고 있다.
이네이블 신호는 판독(read)/기입(write) 동작동안 하이 레벨에 있고, 트랜지스터(N1)은 OFF 상태에 있다. 어드레스 신호가 A-1이 될 때, 이러한 선택 회로(30-3j)중의 적어도 하나는 접지 소스 및 노드(YR1)간의 전류 경로를 형성하여, 노드(YR1)에서 전위 레벨은 접지 전위와 동일하게 되고, 선택 신호(YR2)는 하이 레벨(즉, 비활성 레벨)이 된다.
계속해서, 어드레스 신호가 A-2로 변화할 때, 어드레스 전이 감지 신호(ATDO-ATDj)중의 적어도 하나가 발생되고, ATD 신호 검출 회로(2)는 선정된 펄스 폭을 갖는 감지 신호(YRD)를 발생시킨다. 감지 신호(YRD)는 인버터(INV2)에 의해 반전되고, 반전된 감지 신호는 P-채널 트랜지스터(P1)의 게이트에 프리차지 신호(YRDB)로서 공급된다. 결과적으로, 트랜지스터(P1)은 이러한 프리챠지 신호(YRDB)가 로우 레벨에 있을 동안의 시간 간격 (time period : T1)동안 ON상태로 된다.
어드레스 신호는 결함이 있는 비트 라인의 어드레스에 대응하는 A-2이기 때문에, 접지 소스 선택 회로(30-3j)와 전력 소스 터미날(V∝)간에 전류의 경로는 없다. 따라서, 트랜지스터(P1)은 노드(YR1)을 V∝로 충전시키고, 선택 신호(YR2)를 로우 레벨(활성 레벨)이 되도록 한다.
다음에, 어드레스 신호가 A-3으로 변할 때, 프라챠지 신호(YRDB)는 P-채널 트랜지스터(P1)의 게이트에 공급되고, P-채널 트랜지스터(P1)은 시간 간격(T2)동안 ON상태에 있게 된다. 이때, 어드레스 신호(A-3)은 결함있는 비트 라인의 어드레스는 아니기 때문에, 선택 회로(30-3j)중의 적어도 하나는 접지 소스와 노드(YR1) 간에 전류 경로를 형성한다. 결과적으로, 노드(YR1)에서 레벨은 VCC에서 VDC로 낮아지고, 선택 신호(YR2)는 하이 레벨이 된다.
상술한 동작에서, 프리차지 신호(YRDB)이 로우 레벨에 있고 용장 비트 라인이 사용되지 않는 동안, 노드(YR1)에서 DC 레벨 VDC는 트랜지스터(P1)의 전도성 저항값(RP), 전도 상태에서 트랜지스터(N2 및 N3)의 전도성 저항값(Rㄹ), 퓨즈(F1, F2) 및 전력 공급 전압(VCC)에 기초하여 결정된다. 즉, 이러한 DC 레벨(VDC)는 다음의 공식(1)에 의해 표현된다 (1):
전도성 저항 값 RN과 저항 값 RF는 전도 상태에서 N-채널 형 트랜지스터의 수와 퓨즈의 수에 따라 변화한다. 이러한 저항값은 직렬로 연결된 퓨즈(F1)/트랜지스터(N2)와 퓨즈(F2)/트랜지스터(N3)의 쌍의 수가 증가할 때 감소하게 된다.
따라서, 용장 비트 라인이 사용되지 않을 때 DC 레벨(VDC)가 최하위 레벨이 되는 조건은 전도 상태에서 퓨즈(F1)/트랜지스터(N2)이거나 전도 상태에서 퓨즈(F2)/트랜지스터(N3)인 세트 중에서 오직 한가지 쌍인 경우에 해당된다. 트랜지스터의 크기는 딱 맞아서, 비율 RP대 (RF+ RN)가 DC 레벨(VDC)가 인버터(INV4)의 스레숄드 전압(the threshold voltage)과 하이 레벨을 갖는 선택 신호(YR2)보다 충분히 낮은 방식으로 다음과 같은 공식(2)에 의해 정의된 대로 달성할 수 있다.
이러한 종래의 반도체 메모리 장치에서, 용장 비트 라인이 선택 조건에서 비선택 조건으로 변할 때(즉, 어드레스 신호(A-2)로부터 어드레스 신호(A-3로 변할 때), 노드(YR1)에서 전압 레벨은 즉각적인 전위에 대응하여 전력 소스 레벨(VCC)에서 DC 레벨(VDC)로 변화하게 된다. 그러나, 노드(YR1)에서 이러한 전압 레벨이 인버터(INV4)보다 작게 되고, 선택 신호(YR2)가 하이 레벨이 되는 시간 간격 동안 DC 레벨(VDC)에서 심각한 문제를 유발시킨다. 다시 말하면, DC 레벨이 점점 높아질수록, 노드(YR1)에 관한 방전 능력(discharge capability)은 낮아져 간다. 즉, 전도 상태에서 퓨즈(F1)/트랜지스터(N2)와 퓨즈(F2)/트랜지스터(N3) 쌍의 총 수가 작아질 수록, 방전 능력은 더욱 작아진다. 결과적으로, 용장 비트 라인을 리세트하는 것은 지연된다.
나아가, 최근에 반도체 메모리 장치가 고집적화되고, 노드(YR1)에 접속되어 있는 선택 회로의 수, 즉 퓨즈의 총 수가 증가함에 따라 최근에 노드 YR1의 스트레이 커패시턴스(stray capacitance)가 증가되는 경향이 있다. 고속으로 큰 용량의 스트레이 커패시턴스를 갖는 이러한 노드를 프리차지하고 용장 비트 라인의 선택 속도를 증가시키기 위하여, 프리차징 트랜지스터(P1)의 전류 구동 능력은 증가 되어야만 한다. 이러한 경우에, 선택 회로(3)에서 사용되는 트랜지스터(N2 및 N3)의 전류 구동 능력은 상술한 방정식(1) 및 (2)의 관점에서 증가될 것이다. 그러나, 이러한 트랜지스터(N2 및 N3)의 전류 구동 능력, 즉 트랜지스터(N2 와 N3)의 크기가 증가할 때, 반도체 메모리 장치의 전체 회로 면적은 증가할 것이다.
따라서, 본 발명의 목적은 어드레스 신호가 용장 비트 라인의 선택 조건에서 비선택 조건으로 변화할 때 고속으로 용장 비트 라인 선택 신호를 리세트할 수 있는 반도체 메모리 장치를 제공하는 것이다.
입력 어드레스가 용장 비트 라인 선택 신호를 활성 레벨이 되도록 하는 용장 비트 라인으로 변환된 어드레스인 것을 검출하기 위한 반도체 장치는 입력 어드레스의 변화에 일치하여 레벨이 제1레벨에서 제2레벨로 변하고 레벨이 선정되 시간이 경과한 후에 상기 제1 레벨로부터 변하는 제어 신호를 발생시키기 위한 제어 신호 발생 회로, 제어 신호가 제1 레벨에 있을 때 제1 전력 소스 단자를 노드와 전기적으로 접속시키고, 제어 신호가 제2 레벨에 있을 때 노드를 제2 전력 소스 단자와 전기적으로 접속하기 위한 충전 회로, 입력 어드레스가 노드를 상기 용장 비트로 변환되는 어드레스이외의 어드레스에 대응할 때 제2 소스 전력 단자를 갖는 노드를 전기적으로 접속시키고, 입력 어드레스가 상기 용장 비트로 변환된 어드레스에 대응할 때 노드와 제2 전력 소스 단자 간에 전기 접속이 이루어지지 않도록 하는 선택 수단, 및 제어 신호가 제1 레벨에 있을 때 노드 레벨에 대응하는 데이타를 저장하고 데이타에 응답하는 용장 비트 라인 선택 신호를 발생시키기 위한 저장 수단으로 구성되어 있다.
본 발명은 상술한 목적과 다른 목적, 특성 및 이점은 본 발명에 첨부된 도면 및 발명의 상세한 설명을 참조하면 더욱 명백해 질 것이다.
제3도에서 제5도에는, 본 발명의 실시예에 따른 용장 비트 라인 선택 회로를 포함하는 반도체 메모리 장치가 설명되어 있다. 제3도에 도시된 바와 같이, 외부 어드레스 신호(AO-Aj)는 단일 비트의 단위로 어드레스 버퍼(10-1j)에 제공된다. 각각의 어드레스 버퍼(10-1j)는 입력된 1-비트 어드레스 신호에 대응하는 칼럼 어드레스 신호(YOT-YjT)를 발생시킨다. 칼럼 어드레스 신호(YOT-YjT)에 응답하여, 열 디코더(110)에 의해 선택된 워드 라인(WL)과 이러한 비트 라인의 교차 영역에 위치한 메모리 셀(MC) 양자가 선택되도록, 칼럼 디코더(120)은 선정된 비트 라인(BL)을 선택한다. 결함 있는 메모리 셀(MC)가 접속되어 있는 비트 라인(BL)을 치환할 수 있는 용장 비트 라인(RBL)은 메모리 셀 어레이(100)내에 위치하고 있다. 선택 신호(YR2)가 활성 레벨이 될 때, 칼럼 디코더(120)은 이 때 입력된 칼럼 어드레스 신호에 대응하는 비트 라인을 선택할 수 없게 되고, 용장 비트 라인(RBL)을 선택하게 된다. 결함 있는 메모리 셀(MC)가 접속된 비트 라인(BL)의 어드레스가 인가된 때, 용장 비트 선택 회로(30)은 선택 신호(YR2)를 활성화되도록 한다.
제4도를 참조하면, 제3도에 도시된 용장 비트 선택 회로는 더욱 상세하게 설명될 것이다. 종래의 정보 비트 선택 회로내에 도시된 동일한 도면 부호는 이러한 용장 비트 선택 회로의 회로 요소와 동일하거나 유사한 것을 나타내는 바와 같이 사용되고 있으며, 상세한 설명은 생략한다. 따라서, 제3도에 도시된 이러한 용장비트 선택 회로는 다음의 다른 점이 있다. 즉, NAND 게이트(NA1)은 두 개의 입력, 감지 신호(YRD)와 이네이블 신호(EN)을 가지고 사용되는데, 이들은 ATD 신호 검출 회로로부터 발생된다. 또한, NAND 게이트(NA1)으로부터의 출력에 대응하는 프리차지 신호(PCS)는 P-채널 트랜지스터(P1)의 게이트와 N-채널 트랜지스터(N1)의 게이트에 공급되며, 전력 공급 단자(VCC)와 접지 소스(GNI)간에 직렬로 접속된다. 나아가, 플립-풀롭(4)는 노드(YR1)에 접속되고, 감지 신호 YRD는 이러한 플립-플롭(4)에 공급된다.
플립-플롭(4)는 두개의 NOR 게이트(NO1 과 NO2) 세트에 의해 정열되고, NOR 게이트의 출력은 NOR 게이트(NO2)의 제1 입력으로서 입력되며, NOR 게이트(NOR2)의 출력은 NOR 게이트(NOR1)의 제1 입력으로 입력된다. 노드(YR1)은 NOR 게이트(NOR1)의 제2 입력으로 구성되고, 감지 신호(YRD)는 NOR 게이트(NO2)의 제2 입력으로 구성된다. 플립 플롭(4)는 감지 신호(YRD)가 하이 레벨에 있는 시간 간격 동안, 노드(YR1)의 반전된 전위 레벨은 선택 신호(YR2)로서 저장되고, 감지 신호(YRD)가 하이 레벨에 있는 시간 간격 동안 저장된 데이타는 감지 신호(YRD)가 로우 레벨로 있는 시간 간격 동안 노드(YR1)의 전위가 하이 레벨에서 로우 레벨로 변화 할 때에도 유지된다.
제4도에 도시된 용장 비트 선택 회로의 동작은 제5도를 참조하여 이제 설명될 것이다. 제5도는 어드레스 신호(A0-Aj)가 결함있는 비트 라인의 어드레스에 대응 하는 A-1, A-2, A-3 및 A-4로 변환하는 경우에 동작 파형을 도시하고 있다.
이네이블 신호는 판독/기입 동작 동안 하이 레벨레 있다. 감지 신호(YRD)는 어드레스 신호가 A-1에서 A-2로 변하기 바로 전에 로우 레벨에 있기 때문에, 프리차지 신호 (PSC)는 하이 레벨에 있다. 따라서 N-체널 트랜지스터(N1)은 ON 상태로 되어, 노드 (YR1)에서 전위 레벨은 로우 레벨로 되고, 선택 신호(YR2)는 하이 레벨(즉, 비활성 레벨)로 된다.
계속해서, 어드레스 신호가 A-2로 변활하-때 ATD 신호 검출 회로(2)는 감지 신호(YRD)의 로우레벨을 미리 선정된 시간 간격동안 하이 레벨로 변화하게 한다. 결과적으로, 프라차지 신호(PCS)는 시간 간격(T1)동안 로우 레벨로 된다. 로우 레벨로 프리차지 신호(PCS)의 레벨 변화에 응하여, P-채널 트랜지스터(P1)은 ON 상태로 되고, N-채널 트랜지스터(N1)은 OFF상태로 되어서, 노드(YR1)에 대한 충전 동작이 수행된다. 이 때에, 어드레스 신호(A-2)는 결함있는 비트 라인의 어드레스에 대응하기 때문에, 어떠한 전류 경로도 선택 회로(30-3j)내에 존재하지 않는다. 결과적으로, 노드(YR1)에서 전압은 전력 공급 전압(Vcc)까지 점점 증가된다. 감지 신호(YRD)는 하이 레벨에 있기 때문에, 플립-플롭(4)는 노드(YR1)에서의 전위의 Vcc(하이 레벨)에 응하여 로우 레벨에 데이타를 저장하고, 선택 신호(YR2)를 로우 레벨(활성 레벨)이 되게 한다.
프리차지 신호(PCS)는 시간 간격(T1)이 경과한 후에 하이 레벨이 된다. 따라서, P-체널 트랜지스터(P1)은 OFF 상태로 되고, N-체널 트랜지스터(N1)은 ON 상태로 되며, 노드 (YR1)에서의 전위는 접지 전위가 된다. 이 때에, 감지 신호(YRD)는 이미 로우 레벨에 있기 때문에, 플립 플롭(4)는 선택 신호(YR2)의 로우 레벨(활성 레벨)을 유지하게 된다. 본 발명의 실시예에서, 노드(YR1)에서의 전압은 어드레스 신호가 A-2에서 A-3으로 변화하기 바로 전에 접지 전위와 동일하다.
다음에, 어드레스 신호가 A-3으로 변할 때, 프리차지 신호(PCS)는 시간 간격(T1)동안 로우 레벨이 된다. 이 때, P-채널 트랜지스터(P1)은 ON 상태로 되고, N-채널 트랜지스터(N1)은 OFF 상태로 된다. 그러나 어드레스 신호 A-3이 결함있는 비트 라인의 어드레스와 동일하지 않기 때문에, 선택 회로(30-3j)의 적어도 하나는 접지 전위와 노드(YR1)간의 전류 경로를 형성한다. 결과적으로, 노드(TR1)의 레벨은 접지 전위로부터 (VDC)로만 증가된다. 플립-플롭(4)의 스레숄드 전압이 DC 레벨(VDC)보다 높게 조정되어 있는 경우에는, 선택 신호(YR2)는 하이 레벨(비활성 레벨)이 된다.
상술한 실시예에서, 어드레스 신호가 변화할 때, 노드(YR1)에서의 전위는 접지 전위와 언제난 동일하다. 견과적으로, 본 발명의 실시예에 따라, 어드레스 신호가 용장 비트 라인의 선택 조건에서 비선택 조건으로 변화할 때, 노드(YR1)을 방전시키기 위한 어떠한 동작도 수행되지 않기 때문에, 선택 회로를 방전시키는 능력은 선택 신호(YR2)가 변화하는 동안 어떠한 불리한 영향을 주지 않는다. 즉, 본 실시예에서는 용장 비트 라인 선택 신호가 고속으로 리셋될 수 있는 효과를 가진다. 게다가, 노드(YR1)을 충전하기 위한 P-채널 트랜지스터(P1)의 구동 능력이 증가할 때 조차 용장 비트 라인 선택 신호의 리셋 타임에 어떠한 불리한 영향도 주지 않기 때문에, 프리차지 사긴이 단축되는 이점이 있다.
제6도를 참조하면, 본 발명의 제2 실시예에 따라 용장 비트라인 선택 발생 회로를 포함하는 반도체 메모리 장치가 설명되어 있다. 제2 실시예의 차이점은, 제4도에서 도시된 제1 실시예와 비교하여서, 내부 클럭 발생 회로(5)로부터 발생된 클럭 신호(ICLK)가 NAND 게이트(NA1)과 플립-플롭(4)에 공급된 감지 신호(YRD) 대신에 사용된다. 내부 클럭 발생 회로(5)는 외부적으로 공급된 외부 클럭에 응하여 내부 동작에서 요구되는 클럭을 발생시키기 위한 회로이다. 내부 클럭 신호(ICLK)는 어드레스를 얻기 위해 사용되는 제어 클럭에 대응하고, 내부 어드레스 발생 회로(6)에 공금된다. 따라서, 칼럼 어드레스 클럭(ICLK)내에 변화에 응하여 변화안다. 재7도에 도시된 바와 같이, 클럭 신호(ICLK)는 어드레스 신호내에서의 변화에 일치하는 미리 선택된 시간에 대하여 하이 레벨이 된다. 이러한 파형은 제5도에 도시된 감지 신호(YRD)의 파형과 동일하다. 제2 실시예의 동작은 제1 실시예의 동작과 동일하게 때문에, 그 자체에 대한 설명은 생략한다.
본 발명의 특정 실시예에 한정하여 설명되었지만, 이러한 설명에 한정되는 것을 의미하는 것은 아니다. 개시된 본 발명에 대한 다양한 변형은 본 발명의 상세한 설명을 참조하면 본 발명이 속한 분야에서 통상의지식을 가진 자에게는 명백할 것이다. 따라서, 이하의 특허 청구범위는 본발명의 진정한 범위내에 복하는 모든 실시예 또는 변형도 망라할 것이다.

Claims (10)

  1. 입력 어드레스가 용장 비트 라인 선택 신호(a redundant bit line seletion signal)를 활성 레벨로 되게 하는 용장 비트 라인으로 변환된 어드레스인 것을 검출하기 위한 반도체 장치에 있어서, 레벨이 상기 입력 어드레스에 응하여 제1 레벨에서 제2 레벨로 변화하고, 그 레벨은 선정된 시간이 경과한 후에 상기 제1 레벨로 되는 제어 신호를 발생 시키는 제어 신호 발생 회로; 상기 제어 신호가 상기 제1 레벨에 있을 때 제1 전력 소스 단자를 노드와 전기적으로 접속하고, 상기 제어 신호가 상기 제2 레벨에 있을 때 상기 노드와 제2 전력 소스 단자를 전기적으로 접속하기 위한 충전 회로;
    상기 입력 어드레스가 상기 용장 비트로 변환된 어드레스 이외에 다른 어드레스에 대응할 때 산기 노드를 상기 제2 전력 소스 단자와 전기적으로 접속시키고, 상기 입력 어드레스가 상기 용장 비트로 변화된 어드레스에 대응할 때 상기 노드와 상기 제1 전력 소스 단자 간에 전기적 접속을 방지하기 위한 선택 수단; 및 상기 제어 신호가 상기 제1 레벨에 있을 때 상기 노드의 레벨에 대응하는 데이타를 저장하고, 상기 데이타에 응답하여 상기 용장 비트 라인 선택 신호를 발생 시키기 위한 저장 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 신호 발생 회로는 상기 입력 어드레스가 변화하여 상기 제어 신호를 발생시키는 것을 검출하기 위한 어드레스 변화 검출 회로인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제어 신호 발생 회로는 상기 압력 어드레스를 획득하는데에 사용되는 제어 클럭을 발생시키기 위한 내부 클럭 발생 회로인 것을 특징으로 하는 반도체 장치.
  4. 제1항 에 있어서, 상기 저장 수단은 상기 노드에서 전위가 제1 입력으로 사용되고 그 출력이 용장 비트 라인 선택 회로로서 사용되는 제1 로직 게이트와 제1 입력은 상기 제어신호로서 사용되고, 그 출력은 상기 제1 로직게이트의 제2 입력으로 사용되는 제2 로직 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 및 제2 로직 게이트는 2-입력 NOR 게이트인 것을 특징으로하는 반도체 장치.
  6. 제1항에 있어서, 상기 충전회로는 상기 제1 전력 소스 단자와 상기 제2 전력 소스 단자간레 제공되는 CMOS 인버터 회로인 것을 특징으로하는 반도체 메모리.
  7. 반도체 장치에 있어서, 입력 어드레스ㅢ 변화에 응하여 선정된 시간 동안 펄스 신호를 발생시키기 위한 펄스 신호 발생 회로;
    제1 전력 소스 단자와 노드간에 제공되며, 상기 펄스 신호가 발생된 때 전도되는 제1 트랜지스터;
    제2 전력 소스 단자와 상기 노드간에 제공되고, 상기 펄스 신호가 발생되지 않는 때 전도되는 제2 트랜지스터;
    상기 노드와 상기 제2 전력 소스 단자간에 전류 펄스를 형성하고, 상기 입력 어드레스가 선정된 어드레스일 때 상기 전류 경로의 형성을 방지하기 위한 선택 회로 및 상기 펄스 신호가 발생되는 시간간격 동안 상기 노드의 레벨에 대응하는 데이타를 저장하기 위한 저장 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 저장 수단은 상기 노드에서 전위가 제1 입력으로 사용되고, 그 출력이 상기 용장 비트 라인 선택 신호로 사용되는 제1 로직 게이트와, 제1 입력이 상기 제어 신호로서 사용되고, 그 출력은 상기 제1 로직 게이트의 제2 입력으로 사용되는 제2 로직 게이트를 포함되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 로직 게이트는 2-입력 NOR 게이트인 것을 특징으로 하는 반도체 장치.
  10. 입력 어드레스가 선정된 어드레스 일 때 용장 비트 라인을 선택하고, 상기 선정된 어드레스에 대응하는 비트 라인에 대한 액세스를 방지하기 위한 반도체 장치에 있어서, 입력 어드레스의 변화에 응하여 선정된 시간동안 노드를 제1 전력 소스 단자에 접속하고, 그 후에 상기 노드를 제2 전력 공급 단자에 접속하기 위한 프리차지 수단;
    상기 노드와 상기 제2 전력 공급 단자간에 제공되고, 상기 입력 어드레스가 상기 선정된 어드레스에 대응할 때 비-전도 상태로 되는 스위치 수단.
    상기 선정된 시간동안 상기 노드의 레벨을 저장하고 상기 저장된 레벨에 응하여 용장 비트 라인 선택 신호를 발생시키기 위한 저장 수단 및 상기 용장 비트 라인 선택 신호의 발생에 응하여 상기 용장 비트 라인을 선택하고, 상기 선정된 어드레스에 대응하여 비트 라인에 대한 액서스를 방지하기 위한 제어 수단을 포함하는 것을 특징으로 하는 반도체 장치.
KR1019950032319A 1994-09-28 1995-09-28 용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치 Expired - Fee Related KR0172022B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6232731A JP2630274B2 (ja) 1994-09-28 1994-09-28 半導体記憶装置
JP94-232731 1994-09-28

Publications (2)

Publication Number Publication Date
KR960012035A KR960012035A (ko) 1996-04-20
KR0172022B1 true KR0172022B1 (ko) 1999-03-30

Family

ID=16943904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950032319A Expired - Fee Related KR0172022B1 (ko) 1994-09-28 1995-09-28 용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치

Country Status (3)

Country Link
EP (1) EP0704800A3 (ko)
JP (1) JP2630274B2 (ko)
KR (1) KR0172022B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3401522B2 (ja) 1998-07-06 2003-04-28 日本電気株式会社 ヒューズ回路及び冗長デコーダ回路
JP2000311496A (ja) 1999-04-28 2000-11-07 Nec Corp 冗長アドレス設定回路及びこれを内蔵した半導体記憶装置
US8270228B2 (en) 2009-02-18 2012-09-18 Elpida Memory, Inc. Semiconductor device having nonvolatile memory element and data processing system including the same
JP2010192042A (ja) 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
KR102307044B1 (ko) * 2021-01-06 2021-09-30 주식회사 케이에스씨 콘크리트 패널의 수직 성형방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546455A (en) * 1981-12-17 1985-10-08 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
JP2519468B2 (ja) * 1987-08-26 1996-07-31 松下電子工業株式会社 半導体集積回路
JPH01251397A (ja) * 1988-03-30 1989-10-06 Toshiba Corp 半導体メモリ装置
JP2734315B2 (ja) * 1992-09-24 1998-03-30 日本電気株式会社 半導体メモリ装置

Also Published As

Publication number Publication date
EP0704800A2 (en) 1996-04-03
JPH0896594A (ja) 1996-04-12
EP0704800A3 (en) 1999-03-10
JP2630274B2 (ja) 1997-07-16
KR960012035A (ko) 1996-04-20

Similar Documents

Publication Publication Date Title
US6281739B1 (en) Fuse circuit and redundant decoder
US4689494A (en) Redundancy enable/disable circuit
US4346459A (en) Redundancy scheme for an MOS memory
KR100507379B1 (ko) 워드라인 구동 회로
JPH0969300A (ja) 半導体記憶装置
JP2888034B2 (ja) 半導体メモリ装置
EP0591776B1 (en) Semiconductor memory device having address transition detector quickly enabling redundancy decoder
JP2008521157A (ja) 静的ランダムアクセスメモリ用のワード線ドライバ回路
KR20080095009A (ko) 컬럼 리던던시 회로
US5602777A (en) Semiconductor memory device having floating gate transistors and data holding means
EP0881571B1 (en) Semiconductor memory device with redundancy
US5646902A (en) Static random access memory device with low power dissipation
JP4478980B2 (ja) ヒューズ回路及びそれを利用した半導体装置
US7301797B2 (en) Method of operating semiconductor integrated circuit including SRAM block and semiconductor integrated circuit including SRAM block
JPH04232688A (ja) ダイナミツク・ランダム・アクセス・メモリ
US6144600A (en) Semiconductor memory device having first and second pre-charging circuits
JPH06119796A (ja) 欠陥メモリセル救済用デコーダ
KR0159454B1 (ko) 반도체 메모리장치
KR100248687B1 (ko) 반도체 메모리 장치
KR0172022B1 (ko) 용장 비트 라인 선택신호 발생 회로를 포함하는 반도체 메모리 장치
US20020136070A1 (en) Semiconductor memory device adopting redundancy system
US7257012B2 (en) Nonvolatile semiconductor memory device using irreversible storage elements
KR20010086264A (ko) 반도체 기억 장치
KR0172431B1 (ko) 저전력 소비용 반도체 메모리장치
JPH11224499A (ja) 半導体装置、その製造方法およびそのアドレス検出回路

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950928

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19950928

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980929

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981022

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981022

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011017

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021008

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031013

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20041012

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051011

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20061011

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20071010

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20081010

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20091009

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20091009

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20110910