JPH06119796A - 欠陥メモリセル救済用デコーダ - Google Patents
欠陥メモリセル救済用デコーダInfo
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- JPH06119796A JPH06119796A JP4292093A JP29209392A JPH06119796A JP H06119796 A JPH06119796 A JP H06119796A JP 4292093 A JP4292093 A JP 4292093A JP 29209392 A JP29209392 A JP 29209392A JP H06119796 A JPH06119796 A JP H06119796A
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- 238000007599 discharging Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】欠陥メモリセル救済用デコーダの高速化、高信
頼性および高集積化を実現する。 【構成】電圧発生部ＶＧ0 〜ＶＧ3 の出力端子ＱＥ0 〜
ＱＥ3 は排他的ＯＲゲートＥＸ0 〜ＥＸ3 の一方の入力
端子に接続され、各排他的ＯＲゲートＥＸ0 〜ＥＸ3 の
他方の入力端子にはアドレス入力端子ＩＮ0 〜ＩＮ3 が
接続され、排他的ＯＲゲートＥＸ0 〜ＥＸ3 の出力端子
はＮＡＮＤゲート１０の各入力端子に接続され、ＮＡＮ
Ｄゲート１０の出力端子は反転回路１４を介してＮＡＮ
Ｄゲート１２の一方の入力端子に接続され、電圧発生部
ＶＧa の出力端子ＱＥa は反転回路１５を介してＮＡＮ
Ｄゲート１２の他方の入力端子に接続されている。電圧
発生部ＶＧ0 〜ＶＧ3 のヒューズＦ0 〜Ｆ3 は設定アド
レスの値に応じて選択的に溶断され、電圧発生部ＶＧa
のヒューズＦa は任意のアドレスが設定されたときに溶
断される。
頼性および高集積化を実現する。 【構成】電圧発生部ＶＧ0 〜ＶＧ3 の出力端子ＱＥ0 〜
ＱＥ3 は排他的ＯＲゲートＥＸ0 〜ＥＸ3 の一方の入力
端子に接続され、各排他的ＯＲゲートＥＸ0 〜ＥＸ3 の
他方の入力端子にはアドレス入力端子ＩＮ0 〜ＩＮ3 が
接続され、排他的ＯＲゲートＥＸ0 〜ＥＸ3 の出力端子
はＮＡＮＤゲート１０の各入力端子に接続され、ＮＡＮ
Ｄゲート１０の出力端子は反転回路１４を介してＮＡＮ
Ｄゲート１２の一方の入力端子に接続され、電圧発生部
ＶＧa の出力端子ＱＥa は反転回路１５を介してＮＡＮ
Ｄゲート１２の他方の入力端子に接続されている。電圧
発生部ＶＧ0 〜ＶＧ3 のヒューズＦ0 〜Ｆ3 は設定アド
レスの値に応じて選択的に溶断され、電圧発生部ＶＧa
のヒューズＦa は任意のアドレスが設定されたときに溶
断される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアレイの冗長回
路に用いられるデコーダに関する。
路に用いられるデコーダに関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭやフィールドメモリ等
の半導体記憶装置では、正規のメモリアレイに冗長行ま
たは列を数本加えて、正規のメモリアレイ内の欠陥（不
良）メモリセルないしその欠陥メモリセルを含む行また
は列を置き換える冗長回路を設けている。
の半導体記憶装置では、正規のメモリアレイに冗長行ま
たは列を数本加えて、正規のメモリアレイ内の欠陥（不
良）メモリセルないしその欠陥メモリセルを含む行また
は列を置き換える冗長回路を設けている。
【０００３】図４に、典型的な冗長回路の構成を示す。
このメモリ回路では、所定数の行と列に配列されたメモ
リセルＭＣからなる正規のメモリアレイ１００に、複数
行たとえば２行分のメモリセルＭＣからなる冗長メモリ
アレイ１０２が付加されている。アドレスバス１０４を
介して入力されたメモリアドレスのうち、カラムアドレ
スＡcol はカラムデコーダ１０６に与えられ、ロウアド
レスＡrow はロウデコーダ１０８に与えられるとともに
ヒューズデコーダ１１０Ａ，１１０Ｂにも与えられる。
正規メモリアレイ１００内でたとえば第２行に欠陥メモ
リセルＭＣe が存在するとき、ヒューズデコーダ１１０
Ａには第２行のアドレスがプログラミングされる。正規
メモリアレイ１００内で別の行にも欠陥メモリセルが存
在するときは、その別の行のアドレスがヒューズデコー
ダ１１０Ｂにプログラミングされる。
このメモリ回路では、所定数の行と列に配列されたメモ
リセルＭＣからなる正規のメモリアレイ１００に、複数
行たとえば２行分のメモリセルＭＣからなる冗長メモリ
アレイ１０２が付加されている。アドレスバス１０４を
介して入力されたメモリアドレスのうち、カラムアドレ
スＡcol はカラムデコーダ１０６に与えられ、ロウアド
レスＡrow はロウデコーダ１０８に与えられるとともに
ヒューズデコーダ１１０Ａ，１１０Ｂにも与えられる。
正規メモリアレイ１００内でたとえば第２行に欠陥メモ
リセルＭＣe が存在するとき、ヒューズデコーダ１１０
Ａには第２行のアドレスがプログラミングされる。正規
メモリアレイ１００内で別の行にも欠陥メモリセルが存
在するときは、その別の行のアドレスがヒューズデコー
ダ１１０Ｂにプログラミングされる。
【０００４】入力されたロウアドレスＡrow が正規メモ
リアレイ１００内の第２行を指定するものであるとき
は、ヒューズデコーダ１１０ＡよりＬレベルのアドレス
一致信号ＣＯ- が発生される。このアドレス一致信号Ｃ
Ｏ- が発生されると、ヒューズデコーダ１１０Ａに対応
した冗長メモリアレイ１０２内の行のワード線ＷA がド
ライバＤＲA によって駆動されるとともに、ロウデコー
ダ１０８がディスイネーブル状態となる。カラムデコー
ダ１０６は、通常どおりにカラムアドレスＡcolをデコ
ードして、そのカラムアドレスＡcol で指定されたビッ
ト線Ｂi を選択する。
リアレイ１００内の第２行を指定するものであるとき
は、ヒューズデコーダ１１０ＡよりＬレベルのアドレス
一致信号ＣＯ- が発生される。このアドレス一致信号Ｃ
Ｏ- が発生されると、ヒューズデコーダ１１０Ａに対応
した冗長メモリアレイ１０２内の行のワード線ＷA がド
ライバＤＲA によって駆動されるとともに、ロウデコー
ダ１０８がディスイネーブル状態となる。カラムデコー
ダ１０６は、通常どおりにカラムアドレスＡcolをデコ
ードして、そのカラムアドレスＡcol で指定されたビッ
ト線Ｂi を選択する。
【０００５】このように、正規メモリアレイ１００内の
欠陥メモリセルＭＣe を含む行（たとえば第２行）がア
ドレス指定されたときは、その行のアドレスをプログラ
ミングされているヒューズデコーダ（たとえば１１０
Ａ）がアドレス一致信号ＣＯ-を発生することにより、
アドレス指定された正規メモリアレイ１００内の行（第
２行）に置き換わってメモリアレイ１０２内の所定の行
がメモリアクセスされるようになっている。
欠陥メモリセルＭＣe を含む行（たとえば第２行）がア
ドレス指定されたときは、その行のアドレスをプログラ
ミングされているヒューズデコーダ（たとえば１１０
Ａ）がアドレス一致信号ＣＯ-を発生することにより、
アドレス指定された正規メモリアレイ１００内の行（第
２行）に置き換わってメモリアレイ１０２内の所定の行
がメモリアクセスされるようになっている。
【０００６】図５に、従来のヒューズデコーダの回路構
成を示す。このヒューズデコーダはタイミング調整回路
１１２と、デコーディング部１１４と、プリチャージ用
のＰ形ＭＯＳトランジスタ１１６と、出力タイミング調
整用のＮＡＮＤゲート１１８とから構成される。
成を示す。このヒューズデコーダはタイミング調整回路
１１２と、デコーディング部１１４と、プリチャージ用
のＰ形ＭＯＳトランジスタ１１６と、出力タイミング調
整用のＮＡＮＤゲート１１８とから構成される。
【０００７】デコーディング部１１４は、第１および第
２のデコーディング部１１４Ａ，１１４Ｂからなり、両
デコーディング部１１４Ａ，１１４Ｂとも、それぞれロ
ウアドレス信号Ａrow のビット数（説明の便宜上、たと
えば４ビットとする）に対応した個数（４個）のヒュー
ズＦ0 〜Ｆ3 ，Ｆ0-〜Ｆ3-およびＮ型ＭＯＳトランジス
タＭ0 〜Ｍ3 ，Ｍ0-〜Ｍ3-から構成されている。正規メ
モリアレイ１００内でたとえば第１０行に欠陥メモリセ
ルＭＣe が存在し、その第１０行（二進数では「１０１
０」）が本ヒューズデコーダにプログラミングされる場
合、第１のデコーディング部１１４Ａでは第２桁および
第４桁のヒューズＦ1,Ｆ3 が溶断され、論理反転した第
２のデコーディング部１１４Ｂでは第１桁および第３桁
のヒューズＦ0-，Ｆ2-が溶断される。
２のデコーディング部１１４Ａ，１１４Ｂからなり、両
デコーディング部１１４Ａ，１１４Ｂとも、それぞれロ
ウアドレス信号Ａrow のビット数（説明の便宜上、たと
えば４ビットとする）に対応した個数（４個）のヒュー
ズＦ0 〜Ｆ3 ，Ｆ0-〜Ｆ3-およびＮ型ＭＯＳトランジス
タＭ0 〜Ｍ3 ，Ｍ0-〜Ｍ3-から構成されている。正規メ
モリアレイ１００内でたとえば第１０行に欠陥メモリセ
ルＭＣe が存在し、その第１０行（二進数では「１０１
０」）が本ヒューズデコーダにプログラミングされる場
合、第１のデコーディング部１１４Ａでは第２桁および
第４桁のヒューズＦ1,Ｆ3 が溶断され、論理反転した第
２のデコーディング部１１４Ｂでは第１桁および第３桁
のヒューズＦ0-，Ｆ2-が溶断される。
【０００８】図６につき、このヒューズデコーダの動作
を説明する。タイミング調整回路１１２は、ロウアドレ
スＡrow （Ａ0 〜Ａ3 ）および論理反転ロウアドレスＡ
row-（Ａ0-〜Ａ3-）を入力し、システムクロックＣＫに
同期して以下に述べるようなタイミングで、各部１１４
Ａ，１１４Ｂ，１１６，１１８に所要の制御信号（ｄｃ
0 〜ｄｃ3 ），（ｄｃ0-〜ｄｃ3-），ＰＣ- ，ＯＥを与
える。
を説明する。タイミング調整回路１１２は、ロウアドレ
スＡrow （Ａ0 〜Ａ3 ）および論理反転ロウアドレスＡ
row-（Ａ0-〜Ａ3-）を入力し、システムクロックＣＫに
同期して以下に述べるようなタイミングで、各部１１４
Ａ，１１４Ｂ，１１６，１１８に所要の制御信号（ｄｃ
0 〜ｄｃ3 ），（ｄｃ0-〜ｄｃ3-），ＰＣ- ，ＯＥを与
える。
【０００９】システムクロックＣＫがＬレベルになって
いる期間中、タイミング調整回路１１２は、第１および
第２のデコーディング部１１４Ａ，１１４Ｂに対して放
電制御信号（ｄｃ0 〜ｄｃ3 ），（ｄｃ0-〜ｄｃ3-）を
ディスイネーブル状態またはハイインピーダンス状態に
すると同時に、プリチャージ制御信号ＰＣ- をＰ型ＭＯ
Ｓトランジスタ１１６のゲート端子に与えてこのＭＯＳ
トランジスタ１１６をオンさせ、ノードＮＤをＨレベル
にプリチャージする。この間に、タイミング調整回路１
１２には、アドレス信号Ａrow （Ａ0 〜Ａ3 ）および論
理反転ロウアドレス信号Ａrow-（Ａ0-〜Ａ3-）が入力さ
れる。
いる期間中、タイミング調整回路１１２は、第１および
第２のデコーディング部１１４Ａ，１１４Ｂに対して放
電制御信号（ｄｃ0 〜ｄｃ3 ），（ｄｃ0-〜ｄｃ3-）を
ディスイネーブル状態またはハイインピーダンス状態に
すると同時に、プリチャージ制御信号ＰＣ- をＰ型ＭＯ
Ｓトランジスタ１１６のゲート端子に与えてこのＭＯＳ
トランジスタ１１６をオンさせ、ノードＮＤをＨレベル
にプリチャージする。この間に、タイミング調整回路１
１２には、アドレス信号Ａrow （Ａ0 〜Ａ3 ）および論
理反転ロウアドレス信号Ａrow-（Ａ0-〜Ａ3-）が入力さ
れる。
【００１０】次に、システムクロックＣＫがＨレベルに
なると、タイミング調整回路１１２は、Ｐ型ＭＯＳトラ
ンジスタ１１６をオフにする一方で、アドレス信号Ａro
w （Ａ0 〜Ａ3 ）に対応した放電制御信号（ｄｃ0 〜ｄ
ｃ3 ）を第１のデコーディング部１１４ＡのＮ型ＭＯＳ
トランジスタＭ0 〜Ｍ3 のゲート端子に与えると同時
に、論理反転アドレス信号Ａrow-（Ａ0-〜Ａ3-）に対応
した放電制御信号（ｄｃ0-〜ｄｃ3-）を第２のデコーデ
ィング部１１４ＢのＮ型ＭＯＳトランジスタＭ0-〜Ｍ3-
のゲート端子に与える。
なると、タイミング調整回路１１２は、Ｐ型ＭＯＳトラ
ンジスタ１１６をオフにする一方で、アドレス信号Ａro
w （Ａ0 〜Ａ3 ）に対応した放電制御信号（ｄｃ0 〜ｄ
ｃ3 ）を第１のデコーディング部１１４ＡのＮ型ＭＯＳ
トランジスタＭ0 〜Ｍ3 のゲート端子に与えると同時
に、論理反転アドレス信号Ａrow-（Ａ0-〜Ａ3-）に対応
した放電制御信号（ｄｃ0-〜ｄｃ3-）を第２のデコーデ
ィング部１１４ＢのＮ型ＭＯＳトランジスタＭ0-〜Ｍ3-
のゲート端子に与える。
【００１１】たとえば、アドレス信号Ａrow が第９行を
指定するときは、その各ビットＡ3,Ａ2,Ａ1,Ａ0 は
（１，０，０，１）であるから、第１のデコーディング
部１１４Ａに対する放電制御信号の各ビット（ｄｃ3,ｄ
ｃ2,ｄｃ1,ｄｃ0 ）は（１，０，０，１）であり、第２
のデコーディング部１１４Ｂに対する放電制御信号の各
ビット（ｄｃ3-，ｄｃ2-，ｄｃ1-，ｄｃ0-）は（０，
１，１，０）である。そうすると第１のデコーディング
部１１４Ａでは、第１桁および第３桁のＮ型ＭＯＳトラ
ンジスタＭ0,Ｍ3 がオンするが、第３桁のヒューズＦ3
は切れているので、第１桁のヒューズＦ0 だけが導通す
る。また、第２のデコーディング部１１４Ｂでは、第２
桁および第４桁のＮ型ＭＯＳトランジスタＭ1-，Ｍ2-が
オンするが、第３桁のヒューズＦ2-は切れているので、
第２桁のヒューズＦ1-だけが導通する。その結果、ノー
ドＮＤにプリチャージされていた電圧（Ｈレベル）は、
第１のデコーディング部１１４Ａにおける第１桁のＮ型
ＭＯＳトランジスタＭ0 およびヒューズＦ0 の放電回路
と第２のデコーディング部１１４Ｂにおける第２桁のＮ
型ＭＯＳトランジスタＭ1-およびヒューズＦ1-の放電回
路とを介して放電され、ノードＮＤはＬレベルになる。
一方、タイミング調整回路１１２よりＮＡＮＤゲート１
１８に対して出力イネーブル信号ＯＥが与えられるが、
この時のノードＮＤの電圧レベルはＬレベルなので、Ｎ
ＡＮＤゲート１１８の出力電圧はＨレベルのままであ
る。
指定するときは、その各ビットＡ3,Ａ2,Ａ1,Ａ0 は
（１，０，０，１）であるから、第１のデコーディング
部１１４Ａに対する放電制御信号の各ビット（ｄｃ3,ｄ
ｃ2,ｄｃ1,ｄｃ0 ）は（１，０，０，１）であり、第２
のデコーディング部１１４Ｂに対する放電制御信号の各
ビット（ｄｃ3-，ｄｃ2-，ｄｃ1-，ｄｃ0-）は（０，
１，１，０）である。そうすると第１のデコーディング
部１１４Ａでは、第１桁および第３桁のＮ型ＭＯＳトラ
ンジスタＭ0,Ｍ3 がオンするが、第３桁のヒューズＦ3
は切れているので、第１桁のヒューズＦ0 だけが導通す
る。また、第２のデコーディング部１１４Ｂでは、第２
桁および第４桁のＮ型ＭＯＳトランジスタＭ1-，Ｍ2-が
オンするが、第３桁のヒューズＦ2-は切れているので、
第２桁のヒューズＦ1-だけが導通する。その結果、ノー
ドＮＤにプリチャージされていた電圧（Ｈレベル）は、
第１のデコーディング部１１４Ａにおける第１桁のＮ型
ＭＯＳトランジスタＭ0 およびヒューズＦ0 の放電回路
と第２のデコーディング部１１４Ｂにおける第２桁のＮ
型ＭＯＳトランジスタＭ1-およびヒューズＦ1-の放電回
路とを介して放電され、ノードＮＤはＬレベルになる。
一方、タイミング調整回路１１２よりＮＡＮＤゲート１
１８に対して出力イネーブル信号ＯＥが与えられるが、
この時のノードＮＤの電圧レベルはＬレベルなので、Ｎ
ＡＮＤゲート１１８の出力電圧はＨレベルのままであ
る。
【００１２】しかし、アドレス信号Ａrow が本ヒューズ
デコーダにプログラミングされているアドレス（第１０
行）を指定するものであるときは、タイミング調整回路
１１２より第１のデコーディング部１１４Ａに対して与
えられる放電制御信号の各ビット（ｄｃ3 ，ｄｃ2 ，ｄ
ｃ1 ，ｄｃ0 ）は（１，０，１，０）で、第２のデコー
ディング部１１４Ｂに対して与えられる放電制御信号の
各ビット（ｄｃ3-, ｄｃ2-, ｄｃ1-, ｄｃ0-）は（０，
１，０，１）であり、この場合、第１のデコーディング
部１１４Ａでは第２および第４桁のＮ型ＭＯＳトランジ
スタＭ1,Ｍ3 がオンするが、それぞれのヒューズＦ1,Ｆ
3 はどちらも切れており、第２のデコーディング部１１
４Ｂでも第１および第３桁のＮ型ＭＯＳトランジスタＭ
0-，Ｍ2-はオンしても、それぞれのヒューズＦ0-，Ｆ2-
はどちらも切れている。したがって、ノードＮＤは放電
されず、そこにプリチャージされていたＨレベルの電圧
は保持される。その結果、出力イネーブル信号ＯＥがＮ
ＡＮＤゲート１１８に与えられると、ノードＮＤの電圧
レベル（Ｈレベル）を反転したＬレベルの電圧信号がア
ドレス一致信号ＣＯ- としてＮＡＮＤゲート１１８の出
力端子より発生される。
デコーダにプログラミングされているアドレス（第１０
行）を指定するものであるときは、タイミング調整回路
１１２より第１のデコーディング部１１４Ａに対して与
えられる放電制御信号の各ビット（ｄｃ3 ，ｄｃ2 ，ｄ
ｃ1 ，ｄｃ0 ）は（１，０，１，０）で、第２のデコー
ディング部１１４Ｂに対して与えられる放電制御信号の
各ビット（ｄｃ3-, ｄｃ2-, ｄｃ1-, ｄｃ0-）は（０，
１，０，１）であり、この場合、第１のデコーディング
部１１４Ａでは第２および第４桁のＮ型ＭＯＳトランジ
スタＭ1,Ｍ3 がオンするが、それぞれのヒューズＦ1,Ｆ
3 はどちらも切れており、第２のデコーディング部１１
４Ｂでも第１および第３桁のＮ型ＭＯＳトランジスタＭ
0-，Ｍ2-はオンしても、それぞれのヒューズＦ0-，Ｆ2-
はどちらも切れている。したがって、ノードＮＤは放電
されず、そこにプリチャージされていたＨレベルの電圧
は保持される。その結果、出力イネーブル信号ＯＥがＮ
ＡＮＤゲート１１８に与えられると、ノードＮＤの電圧
レベル（Ｈレベル）を反転したＬレベルの電圧信号がア
ドレス一致信号ＣＯ- としてＮＡＮＤゲート１１８の出
力端子より発生される。
【００１３】
【発明が解決しようとする課題】上記したように、従来
のヒューズデコーダでは、システムクロックの前半サイ
クルでノードＮＤをＨレベルにプリチャージする。そし
て、システムクロックの後半サイクルで、第１および第
２のデコーディング部１１４Ａ，１１４Ｂに入力される
アドレス信号Ａrow およびその論理反転アドレス信号Ａ
row-を解読または認識させ、その解読結果に応じてノー
ドＮＤを選択的に放電させ、ノードＮＤで放電がなかっ
たときにアドレス一致信号ＣＯ- を発生していた。この
ように、システムクロックの各サイクル中にノードＮＤ
をプリチャージする期間を設けるため、アドレス信号の
周期またはメモリアクセスの周期が短くなると、デコー
ダ内での各部のタイミング調整が難しくなるという問題
がある。また、入力アドレス信号の値が設定アドレスの
値に近い場合、たとえば１つしか違わない場合には、１
個のヒューズだけでノードＮＤを放電させなくてはなら
ず、放電回路の信頼性にも問題がある。また、プリチャ
ージ特性または放電特性の変動によってノードＮＤの電
圧レベルが変動し、間違った出力信号がＡＮＤゲート１
１８より発生されるおそれもある。
のヒューズデコーダでは、システムクロックの前半サイ
クルでノードＮＤをＨレベルにプリチャージする。そし
て、システムクロックの後半サイクルで、第１および第
２のデコーディング部１１４Ａ，１１４Ｂに入力される
アドレス信号Ａrow およびその論理反転アドレス信号Ａ
row-を解読または認識させ、その解読結果に応じてノー
ドＮＤを選択的に放電させ、ノードＮＤで放電がなかっ
たときにアドレス一致信号ＣＯ- を発生していた。この
ように、システムクロックの各サイクル中にノードＮＤ
をプリチャージする期間を設けるため、アドレス信号の
周期またはメモリアクセスの周期が短くなると、デコー
ダ内での各部のタイミング調整が難しくなるという問題
がある。また、入力アドレス信号の値が設定アドレスの
値に近い場合、たとえば１つしか違わない場合には、１
個のヒューズだけでノードＮＤを放電させなくてはなら
ず、放電回路の信頼性にも問題がある。また、プリチャ
ージ特性または放電特性の変動によってノードＮＤの電
圧レベルが変動し、間違った出力信号がＡＮＤゲート１
１８より発生されるおそれもある。
【００１４】また、上記従来のヒューズデコーダでは、
本来のアドレス信号Ａrow に対するデコーディング部１
１４Ａだけでなく、論理反転アドレス信号Ａrow-に対す
るデコーディング部１１４Ｂをも設け、アドレス信号の
ビット数の２倍の個数のヒューズＦ0 〜Ｆ3 ，Ｆ0-〜Ｆ
3-を設けている。このように論理反転アドレス信号Ａro
w-に対してもデコーディングを行うのは、ヒューズの切
れている桁では入力アドレス信号のビット情報を認識で
きないためである。たとえば、上記のような第１のデコ
ーディング部１１４Ａの第２および第４桁では、ヒュー
ズＦ1,Ｆ3 が切れているため、Ｎ型ＭＯＳトランジスタ
Ｍ1,Ｍ3 がオンであるかオフであるかに拘らず、放電回
路は形成されず、したがって入力アドレス信号Ａrow の
第１および第４桁のビット情報（０もしくは１）を識別
することはできない。その代わりに、第１のデコーディ
ング部１１４Ａに対して論理が反転している第２のデコ
ーディング部１１４Ｂにおいては、第１および第４桁の
ヒューズＦ0-，Ｆ3-は切れていないため、論理反転アド
レス信号Ａrow-の第１および第４桁のビット情報（０も
しくは１）を識別することができるようになっている。
本来のアドレス信号Ａrow に対するデコーディング部１
１４Ａだけでなく、論理反転アドレス信号Ａrow-に対す
るデコーディング部１１４Ｂをも設け、アドレス信号の
ビット数の２倍の個数のヒューズＦ0 〜Ｆ3 ，Ｆ0-〜Ｆ
3-を設けている。このように論理反転アドレス信号Ａro
w-に対してもデコーディングを行うのは、ヒューズの切
れている桁では入力アドレス信号のビット情報を認識で
きないためである。たとえば、上記のような第１のデコ
ーディング部１１４Ａの第２および第４桁では、ヒュー
ズＦ1,Ｆ3 が切れているため、Ｎ型ＭＯＳトランジスタ
Ｍ1,Ｍ3 がオンであるかオフであるかに拘らず、放電回
路は形成されず、したがって入力アドレス信号Ａrow の
第１および第４桁のビット情報（０もしくは１）を識別
することはできない。その代わりに、第１のデコーディ
ング部１１４Ａに対して論理が反転している第２のデコ
ーディング部１１４Ｂにおいては、第１および第４桁の
ヒューズＦ0-，Ｆ3-は切れていないため、論理反転アド
レス信号Ａrow-の第１および第４桁のビット情報（０も
しくは１）を識別することができるようになっている。
【００１５】このように機能的には保証されているので
あるが、デコーディング部ないしヒューズを二重に設け
ることは、信頼性や集積度の面で大きな欠点である。ア
ドレス信号および放電制御信号のビット数が２倍になれ
ば、それらの配線幅も２倍になり、集積度は低下する。
また、一般にヒューズはレーザによって物理的に溶断さ
れるのであるが、この加工にも歩留まりがあり、ヒュー
ズの個数が増えるほど歩留まりは低くなる。さらに、ヒ
ューズの占める面積は大きいため、ヒューズの個数を増
やすと、冗長回路の面積が大きくなり、チップ面積にも
影響が出る。
あるが、デコーディング部ないしヒューズを二重に設け
ることは、信頼性や集積度の面で大きな欠点である。ア
ドレス信号および放電制御信号のビット数が２倍になれ
ば、それらの配線幅も２倍になり、集積度は低下する。
また、一般にヒューズはレーザによって物理的に溶断さ
れるのであるが、この加工にも歩留まりがあり、ヒュー
ズの個数が増えるほど歩留まりは低くなる。さらに、ヒ
ューズの占める面積は大きいため、ヒューズの個数を増
やすと、冗長回路の面積が大きくなり、チップ面積にも
影響が出る。
【００１６】また、上記のように各部の動作を微妙なタ
イミングで調整するタイミング調整回路１１２は、その
動作の安定性如何によってデコーダの信頼性を大きく左
右するだけでなく、デコーダ内でも相当の回路面積を占
めている。
イミングで調整するタイミング調整回路１１２は、その
動作の安定性如何によってデコーダの信頼性を大きく左
右するだけでなく、デコーダ内でも相当の回路面積を占
めている。
【００１７】また、たとえばフィールドメモリ等のよう
に、書込側と読出側とでメモリアクセスが非同期に行わ
れる場合、上記従来のヒューズデコーダは一時に１つの
入力アドレスに対してしかデコーディング動作できない
ため、書込側と読出側とにそれぞれヒューズデコーダを
用意しなければならなかった。
に、書込側と読出側とでメモリアクセスが非同期に行わ
れる場合、上記従来のヒューズデコーダは一時に１つの
入力アドレスに対してしかデコーディング動作できない
ため、書込側と読出側とにそれぞれヒューズデコーダを
用意しなければならなかった。
【００１８】本発明は、かかる問題点に鑑みてなされた
もので、高速化、高信頼性および高集積度を実現する欠
陥メモリセル救済用デコーダを提供することを目的とす
る。
もので、高速化、高信頼性および高集積度を実現する欠
陥メモリセル救済用デコーダを提供することを目的とす
る。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の欠陥メモリセル救済用デコーダは、正規
のメモリアレイ内の欠陥メモリセルを冗長メモリアレイ
内のメモリセルで置換するために、メモリアドレス信号
に応答し、そのメモリアドレス信号で指定されるアドレ
スが前記欠陥メモリセルのアドレスに一致したときにア
ドレス一致信号を発生する欠陥メモリセル救済用デコー
ダにおいて、各々が前記欠陥メモリセルのアドレスの各
桁のビット情報に対応した二値論理レベルを有する複数
の電圧を発生する電圧発生手段と、入力された前記メモ
リアドレス信号を構成する複数のビットと前記電圧発生
手段からの前記複数の電圧のレベルとを各桁毎に照合し
て両者が一致したときに前記アドレス一致信号を発生す
るアドレス照合手段とを有する構成とした。
めに、本発明の欠陥メモリセル救済用デコーダは、正規
のメモリアレイ内の欠陥メモリセルを冗長メモリアレイ
内のメモリセルで置換するために、メモリアドレス信号
に応答し、そのメモリアドレス信号で指定されるアドレ
スが前記欠陥メモリセルのアドレスに一致したときにア
ドレス一致信号を発生する欠陥メモリセル救済用デコー
ダにおいて、各々が前記欠陥メモリセルのアドレスの各
桁のビット情報に対応した二値論理レベルを有する複数
の電圧を発生する電圧発生手段と、入力された前記メモ
リアドレス信号を構成する複数のビットと前記電圧発生
手段からの前記複数の電圧のレベルとを各桁毎に照合し
て両者が一致したときに前記アドレス一致信号を発生す
るアドレス照合手段とを有する構成とした。
【００２０】
【作用】欠陥メモリセルのアドレスの各桁のビット情報
が設定されると、電圧発生手段より各桁のビット情報に
対応した二値論理レベルを有する複数の電圧がアドレス
照合手段に与えられる。メモリアドレス信号が入力され
ると、そのアドレス信号の各桁のビットの電圧レベルが
電圧発生手段からの各桁に対応する電圧のレベルと照合
され、全ての桁で照合一致があったときは、アドレス照
合手段よりアドレス一致信号が発生される。
が設定されると、電圧発生手段より各桁のビット情報に
対応した二値論理レベルを有する複数の電圧がアドレス
照合手段に与えられる。メモリアドレス信号が入力され
ると、そのアドレス信号の各桁のビットの電圧レベルが
電圧発生手段からの各桁に対応する電圧のレベルと照合
され、全ての桁で照合一致があったときは、アドレス照
合手段よりアドレス一致信号が発生される。
【００２１】
【実施例】以下、図１〜図３を参照して本発明の実施例
を説明する。図１は、本発明の一実施例による欠陥メモ
リセル救済用デコーダであるフューズデコーダの回路構
成を示す。このヒューズデコーダは、入力アドレス信号
としてのロウアドレス信号Ａrow のビット数（説明の便
宜上、たとえば４ビットとする）よりも１つだけ多い個
数（５個）の電圧発生部ＶＧ0 〜ＶＧ3 ，ＶＧa と、ロ
ウアドレス信号Ａrow のビット数に等しい個数の排他的
ＯＲゲートＥＸ0 〜ＥＸ3 と、２つのＮＡＮＤゲート１
０，１２と、２つの反転回路１４，１５とから構成され
る。
を説明する。図１は、本発明の一実施例による欠陥メモ
リセル救済用デコーダであるフューズデコーダの回路構
成を示す。このヒューズデコーダは、入力アドレス信号
としてのロウアドレス信号Ａrow のビット数（説明の便
宜上、たとえば４ビットとする）よりも１つだけ多い個
数（５個）の電圧発生部ＶＧ0 〜ＶＧ3 ，ＶＧa と、ロ
ウアドレス信号Ａrow のビット数に等しい個数の排他的
ＯＲゲートＥＸ0 〜ＥＸ3 と、２つのＮＡＮＤゲート１
０，１２と、２つの反転回路１４，１５とから構成され
る。
【００２２】各電圧発生部ＶＧi において、Ｈレベルの
電源端子（＋Ｖ0 ）とグランド電位との間には、Ｐ型Ｍ
ＯＳトランスファゲートＰＭi とＮ型ＭＯＳトランスフ
ァゲートＮＭi とヒューズＦi とが直列に接続され、Ｐ
型ＭＯＳトランスファゲートＰＭi とＮ型ＭＯＳトラン
スファゲートＮＭi との間のノードＮＤi は反転回路Ｉ
Ｖi の入力端子に接続され、反転回路ＩＶi の出力端子
ＱＥi はＰ型ＭＯＳトランスファゲートＰＭi およびＮ
型ＭＯＳトランスファゲートＮＭi の一方のゲート端子
に接続されている。Ｐ型ＭＯＳトランスファゲートＰＭ
i およびＮ型ＭＯＳトランスファゲートＮＭi の他方の
ゲート端子には、プリチャージ制御端子１６および放電
制御端子１８がそれぞれ接続されている。
電源端子（＋Ｖ0 ）とグランド電位との間には、Ｐ型Ｍ
ＯＳトランスファゲートＰＭi とＮ型ＭＯＳトランスフ
ァゲートＮＭi とヒューズＦi とが直列に接続され、Ｐ
型ＭＯＳトランスファゲートＰＭi とＮ型ＭＯＳトラン
スファゲートＮＭi との間のノードＮＤi は反転回路Ｉ
Ｖi の入力端子に接続され、反転回路ＩＶi の出力端子
ＱＥi はＰ型ＭＯＳトランスファゲートＰＭi およびＮ
型ＭＯＳトランスファゲートＮＭi の一方のゲート端子
に接続されている。Ｐ型ＭＯＳトランスファゲートＰＭ
i およびＮ型ＭＯＳトランスファゲートＮＭi の他方の
ゲート端子には、プリチャージ制御端子１６および放電
制御端子１８がそれぞれ接続されている。
【００２３】電圧発生部ＶＧ0 〜ＶＧ3 の出力端子ＱＥ
0 〜ＱＥ3 は、排他的ＯＲゲートＥＸ0 〜ＥＸ3 の一方
の入力端子にそれぞれ接続されている。各排他的ＯＲゲ
ートＥＸ0 〜ＥＸ3 の他方の入力端子には、アドレス入
力端子ＩＮ0 〜ＩＮ3 がそれぞれ接続されている。排他
的ＯＲゲートＥＸ0 〜ＥＸ3 の出力端子は４入力ＮＡＮ
Ｄゲート１０の各入力端子にそれぞれ接続され、４入力
ＮＡＮＤゲート１０の出力端子は反転回路１４を介して
ＮＡＮＤゲート１２の一方の入力端子に接続されてい
る。ＮＡＮＤゲート１２の他方の入力端子には、電圧発
生部ＶＧa の出力端子ＱＥa が反転回路１５を介して接
続されている。
0 〜ＱＥ3 は、排他的ＯＲゲートＥＸ0 〜ＥＸ3 の一方
の入力端子にそれぞれ接続されている。各排他的ＯＲゲ
ートＥＸ0 〜ＥＸ3 の他方の入力端子には、アドレス入
力端子ＩＮ0 〜ＩＮ3 がそれぞれ接続されている。排他
的ＯＲゲートＥＸ0 〜ＥＸ3 の出力端子は４入力ＮＡＮ
Ｄゲート１０の各入力端子にそれぞれ接続され、４入力
ＮＡＮＤゲート１０の出力端子は反転回路１４を介して
ＮＡＮＤゲート１２の一方の入力端子に接続されてい
る。ＮＡＮＤゲート１２の他方の入力端子には、電圧発
生部ＶＧa の出力端子ＱＥa が反転回路１５を介して接
続されている。
【００２４】電圧発生部ＶＧ0 〜ＶＧ3 のヒューズＦ0
〜Ｆ3 には、本ヒューズデコーダで識別すべき１つのア
ドレスが設定（プログラミング）される。たとえば、正
規メモリアレイ内の第１０行に欠陥メモリセルが存在す
るために、その第１０行（二進数では「１０１０」）が
本ヒューズデコーダにプログラミングされる場合、第２
および第４の電圧発生部ＶＧ1,ＶＧ3 におけるヒューズ
Ｆ1,Ｆ3 は溶断され、第１および第３の電圧発生部ＶＧ
0,ＶＧ2 におけるヒューズＦ0,Ｆ2 は溶断されない。
〜Ｆ3 には、本ヒューズデコーダで識別すべき１つのア
ドレスが設定（プログラミング）される。たとえば、正
規メモリアレイ内の第１０行に欠陥メモリセルが存在す
るために、その第１０行（二進数では「１０１０」）が
本ヒューズデコーダにプログラミングされる場合、第２
および第４の電圧発生部ＶＧ1,ＶＧ3 におけるヒューズ
Ｆ1,Ｆ3 は溶断され、第１および第３の電圧発生部ＶＧ
0,ＶＧ2 におけるヒューズＦ0,Ｆ2 は溶断されない。
【００２５】上記のようにしてヒューズＦ0 〜Ｆ3 にア
ドレスが設定されると、システムに電源が投入される度
に、各電圧発生部ＶＧ0 〜ＶＧ3 よりそれぞれ設定アド
レスの各桁のビット情報、つまり各ヒューズＦ0 〜Ｆ3
の状態（溶断、非溶断）に応じた二値論理レベルを有す
る電圧が発生されるようになっている。
ドレスが設定されると、システムに電源が投入される度
に、各電圧発生部ＶＧ0 〜ＶＧ3 よりそれぞれ設定アド
レスの各桁のビット情報、つまり各ヒューズＦ0 〜Ｆ3
の状態（溶断、非溶断）に応じた二値論理レベルを有す
る電圧が発生されるようになっている。
【００２６】図２のタイミング図を参照して、各電圧発
生部ＶＧ0 〜ＶＧ3 の動作を説明する。電源電圧が立ち
上がると、先ずプリチャージ制御端子１６にＬレベルの
プリチャージ制御信号ＰＣ- が入力される。このプリチ
ャージ制御信号ＰＣ- はメモリ制御回路内で生成されて
もよく、外部から与えられるものであってもよい。プリ
チャージ制御信号ＰＣ- が入力されると、各電圧発生部
ＶＧi においては、Ｐ型ＭＯＳトランスファゲートＰＭ
i がオンし、このゲートＰＭi を介してノードＮＤi が
電源電圧＋Ｖ0 によってＨレベルの電圧まで充電され
る。次に、放電制御端子１６にＨレベルの放電制御信号
ＤＣが入力される。この放電制御信号ＤＣもメモリ制御
回路内で生成されるか、あるいは外部から与えられる。
放電制御信号ＤＣが入力されると、各電圧発生部ＶＧi
においては、Ｎ型ＭＯＳトランスファゲートＮＭi がオ
ンする。
生部ＶＧ0 〜ＶＧ3 の動作を説明する。電源電圧が立ち
上がると、先ずプリチャージ制御端子１６にＬレベルの
プリチャージ制御信号ＰＣ- が入力される。このプリチ
ャージ制御信号ＰＣ- はメモリ制御回路内で生成されて
もよく、外部から与えられるものであってもよい。プリ
チャージ制御信号ＰＣ- が入力されると、各電圧発生部
ＶＧi においては、Ｐ型ＭＯＳトランスファゲートＰＭ
i がオンし、このゲートＰＭi を介してノードＮＤi が
電源電圧＋Ｖ0 によってＨレベルの電圧まで充電され
る。次に、放電制御端子１６にＨレベルの放電制御信号
ＤＣが入力される。この放電制御信号ＤＣもメモリ制御
回路内で生成されるか、あるいは外部から与えられる。
放電制御信号ＤＣが入力されると、各電圧発生部ＶＧi
においては、Ｎ型ＭＯＳトランスファゲートＮＭi がオ
ンする。
【００２７】そうすると、ヒューズＦi が溶断されてい
ないときは、これらゲートＮＭi およびヒューズＦi を
介してノードＮＤi がＬレベルの電圧まで放電される。
ノードＮＤi の電圧がＬレベルになると、反転回路ＩＶ
i の出力端子ＱＥi がＨレベルになる。出力端子ＱＥi
がＨレベルになると、放電制御信号ＤＣが断たれた後も
Ｎ型ＭＯＳトランスファゲートＮＭi のオン状態が維持
されるとともにＰ型ＭＯＳトランスファゲートＰＭi の
オフ状態が維持され、これによりノードＮＤiの電圧
（Ｌレベル）および出力端子ＱＥi の電圧（Ｈレベル）
がラッチされる。
ないときは、これらゲートＮＭi およびヒューズＦi を
介してノードＮＤi がＬレベルの電圧まで放電される。
ノードＮＤi の電圧がＬレベルになると、反転回路ＩＶ
i の出力端子ＱＥi がＨレベルになる。出力端子ＱＥi
がＨレベルになると、放電制御信号ＤＣが断たれた後も
Ｎ型ＭＯＳトランスファゲートＮＭi のオン状態が維持
されるとともにＰ型ＭＯＳトランスファゲートＰＭi の
オフ状態が維持され、これによりノードＮＤiの電圧
（Ｌレベル）および出力端子ＱＥi の電圧（Ｈレベル）
がラッチされる。
【００２８】しかし、放電制御信号ＤＣに応動してＮ型
ＭＯＳトランスファゲートＮＭi がオンしても、ヒュー
ズＦi が溶断されているときは、放電回路が形成されな
いため、ノードＮＤi がＨレベルの電圧に保持される。
ノードＮＤi がＨレベルのままであると、反転回路ＩＶ
i の出力端子ＱＥi がＬレベルのままである。出力端子
ＱＥi がＬレベルのままであると、放電制御信号ＤＣが
断たれた後はＮ型ＭＯＳトランスファゲートＮＭi がオ
フ状態になる一方で、Ｐ型ＭＯＳトランスファゲートＰ
Ｍi がオン状態になり、これによってノードＮＤi の電
圧（Ｈレベル）および出力端子ＱＥi の電圧（Ｌレベ
ル）がラッチされる。
ＭＯＳトランスファゲートＮＭi がオンしても、ヒュー
ズＦi が溶断されているときは、放電回路が形成されな
いため、ノードＮＤi がＨレベルの電圧に保持される。
ノードＮＤi がＨレベルのままであると、反転回路ＩＶ
i の出力端子ＱＥi がＬレベルのままである。出力端子
ＱＥi がＬレベルのままであると、放電制御信号ＤＣが
断たれた後はＮ型ＭＯＳトランスファゲートＮＭi がオ
フ状態になる一方で、Ｐ型ＭＯＳトランスファゲートＰ
Ｍi がオン状態になり、これによってノードＮＤi の電
圧（Ｈレベル）および出力端子ＱＥi の電圧（Ｌレベ
ル）がラッチされる。
【００２９】このように、システムに電源が投入される
度に、各電圧発生部ＶＧi より、ヒューズＦi が溶断さ
れているときはＬレベル、ヒューズＦi が溶断されてい
ないときはＨレベルの出力電圧ＱＥi が発生される。図
１の例の場合、アドレス（「１０１０」）がプログラミ
ングされたため、第２および第４の電圧発生部ＶＧ2,Ｖ
Ｇ4 ではヒューズＦi が溶断されており、第１および第
３の電圧発生部ＶＧ0,ＶＧ2 ではヒューズＦi が溶断さ
れていない。したがって、第２（桁）および第４（桁）
の電圧発生部ＶＧ1,ＶＧ4 の出力端子ＱＥ2,ＱＥ4 から
はＬレベルの電圧がそれぞれ発生され、第１（桁）およ
び第３（桁）の電圧発生部ＶＧ2,ＶＧ4の出力端子ＱＥ
0,ＱＥ2 からはＨレベルの電圧がそれぞれ発生される。
第１〜第４の電圧発生部ＶＧ0 〜ＶＧ3 全体としては、
設定アドレス（「１０１０」）の各桁のビットを反転し
た４ビットアドレス（「０１０１」）が発生される。
度に、各電圧発生部ＶＧi より、ヒューズＦi が溶断さ
れているときはＬレベル、ヒューズＦi が溶断されてい
ないときはＨレベルの出力電圧ＱＥi が発生される。図
１の例の場合、アドレス（「１０１０」）がプログラミ
ングされたため、第２および第４の電圧発生部ＶＧ2,Ｖ
Ｇ4 ではヒューズＦi が溶断されており、第１および第
３の電圧発生部ＶＧ0,ＶＧ2 ではヒューズＦi が溶断さ
れていない。したがって、第２（桁）および第４（桁）
の電圧発生部ＶＧ1,ＶＧ4 の出力端子ＱＥ2,ＱＥ4 から
はＬレベルの電圧がそれぞれ発生され、第１（桁）およ
び第３（桁）の電圧発生部ＶＧ2,ＶＧ4の出力端子ＱＥ
0,ＱＥ2 からはＨレベルの電圧がそれぞれ発生される。
第１〜第４の電圧発生部ＶＧ0 〜ＶＧ3 全体としては、
設定アドレス（「１０１０」）の各桁のビットを反転し
た４ビットアドレス（「０１０１」）が発生される。
【００３０】電圧発生部ＶＧa のヒューズＦa は、本ヒ
ューズデコーダに任意のアドレスが設定（プログラミン
グ）されたときに、溶断される。この電圧発生部ＶＧa
は、プリチャージ制御信号ＰＣ- および放電制御信号Ｄ
Ｃに対して上記第１〜第４の電圧発生部ＶＧ0 〜ＶＧ3
と同様に動作する。したがって、図１の例のように、ヒ
ューズＦ0 〜Ｆ3 にアドレス（「１０１０」）が設定さ
れているときは、ヒューズＦa が溶断され、電圧発生部
ＶＧa の出力端子ＱＥa からはＬの電圧レベルが発生さ
れる。そうすると、反転回路１５を通じてＮＡＮＤゲー
ト１２にはＨレベルの電圧がイネーブル信号として与え
られる。このように 電圧発生部ＶＧaのヒューズＦa
が溶断されると、ＮＡＮＤゲート１２がイネーブル状態
になり、ＮＡＮＤゲート１２の出力電圧はＮＡＮＤゲー
ト１０の出力電圧または排他的ＯＲゲートＥＸ0 〜ＥＸ
3 の各出力電圧の論理積によって決まる。
ューズデコーダに任意のアドレスが設定（プログラミン
グ）されたときに、溶断される。この電圧発生部ＶＧa
は、プリチャージ制御信号ＰＣ- および放電制御信号Ｄ
Ｃに対して上記第１〜第４の電圧発生部ＶＧ0 〜ＶＧ3
と同様に動作する。したがって、図１の例のように、ヒ
ューズＦ0 〜Ｆ3 にアドレス（「１０１０」）が設定さ
れているときは、ヒューズＦa が溶断され、電圧発生部
ＶＧa の出力端子ＱＥa からはＬの電圧レベルが発生さ
れる。そうすると、反転回路１５を通じてＮＡＮＤゲー
ト１２にはＨレベルの電圧がイネーブル信号として与え
られる。このように 電圧発生部ＶＧaのヒューズＦa
が溶断されると、ＮＡＮＤゲート１２がイネーブル状態
になり、ＮＡＮＤゲート１２の出力電圧はＮＡＮＤゲー
ト１０の出力電圧または排他的ＯＲゲートＥＸ0 〜ＥＸ
3 の各出力電圧の論理積によって決まる。
【００３１】この電圧発生部ＶＧa の機能がとりわけ意
味をもつのは、アドレス（「００００」）に対してであ
る。つまり、本ヒューズデコーダにアドレス（「０００
０」）が設定されていても設定されていなくても、ヒュ
ーズＦ0 〜Ｆ3 のいずれも溶断されず、両者の区別がつ
かない。したがって、仮に電圧発生部ＶＧa が設けられ
ていないとすると、何のアドレスも設定されていない場
合でも、入力アドレス信号Ａrow がアドレス（「０００
０」）を指定するときは、誤ってアドレス一致信号ＣＯ
- を発生してしまうという不具合が生じる。この点、本
ヒューズデコーダでは、何のアドレスも設定されていな
いときは、ヒューズＦa が溶断されてはおらず、電圧発
生部ＶＧa の出力端子ＱＥa よりＨレベルの電圧が発生
され、反転回路１５を通じてＮＡＮＤゲート１２はディ
スイネーブル状態に保持される。したがって、アドレス
（「００００」）を指定するアドレス信号Ａrow が入力
されたときでも、間違ってアドレス一致信号ＣＯ- （Ｌ
レベル）が出力されるおそれはない。そして、アドレス
（「００００」）が設定されたときは、上記のようにヒ
ューズＦa が溶断され、電圧発生部ＶＧa の出力端子Ｑ
Ｅa よりＬレベルの電圧が発生されて、ＮＡＮＤゲート
１２はイネーブル状態になるので、アドレス（「０００
０」）を指定するアドレス信号Ａrow が入力されたとき
には、確かにアドレス一致信号ＣＯ- が出力されること
になる。
味をもつのは、アドレス（「００００」）に対してであ
る。つまり、本ヒューズデコーダにアドレス（「０００
０」）が設定されていても設定されていなくても、ヒュ
ーズＦ0 〜Ｆ3 のいずれも溶断されず、両者の区別がつ
かない。したがって、仮に電圧発生部ＶＧa が設けられ
ていないとすると、何のアドレスも設定されていない場
合でも、入力アドレス信号Ａrow がアドレス（「０００
０」）を指定するときは、誤ってアドレス一致信号ＣＯ
- を発生してしまうという不具合が生じる。この点、本
ヒューズデコーダでは、何のアドレスも設定されていな
いときは、ヒューズＦa が溶断されてはおらず、電圧発
生部ＶＧa の出力端子ＱＥa よりＨレベルの電圧が発生
され、反転回路１５を通じてＮＡＮＤゲート１２はディ
スイネーブル状態に保持される。したがって、アドレス
（「００００」）を指定するアドレス信号Ａrow が入力
されたときでも、間違ってアドレス一致信号ＣＯ- （Ｌ
レベル）が出力されるおそれはない。そして、アドレス
（「００００」）が設定されたときは、上記のようにヒ
ューズＦa が溶断され、電圧発生部ＶＧa の出力端子Ｑ
Ｅa よりＬレベルの電圧が発生されて、ＮＡＮＤゲート
１２はイネーブル状態になるので、アドレス（「０００
０」）を指定するアドレス信号Ａrow が入力されたとき
には、確かにアドレス一致信号ＣＯ- が出力されること
になる。
【００３２】次に、入力アドレス信号Ａrow に対する本
ヒューズデコーダの動作について説明する。アドレス入
力端子ＩＮ3,ＩＮ2,ＩＮ1,ＩＮ0 にはアドレス信号Ａro
w の第４桁のビットＡ3 ，第３桁のビットＡ2 ，第２桁
のビットＡ1 ，第１桁のビットＡ0 がそれぞれ入力され
る。第４桁のビットＡ3 は第４の排他的ＯＲゲートＥＸ
3 の一方の入力端子に与えられる。この第４の排他的Ｏ
ＲゲートＥＸ3 の他方の入力端子には、第４の電圧発生
部ＶＧ3 の出力端子ＱＥ3 よりＬレベルの電圧が定常的
に与えられている。第３桁のビットＡ2 は第３の排他的
ＯＲゲートＥＸ2 の一方の入力端子に与えられる。この
第３の排他的ＯＲゲートＥＸ2 の他方の入力端子には、
第３の電圧発生部ＶＧ2 の出力端子ＱＥ2 よりＨレベル
の電圧が定常的に与えられている。第２桁のビットＡ1
は第２の排他的ＯＲゲートＥＸ1の一方の入力端子に与
えられる。この第２の排他的ＯＲゲートＥＸ1 の他方の
入力端子には、第２の電圧発生部ＶＧ1 の出力端子ＱＥ
1 よりＬレベルの電圧が定常的に与えられている。第１
桁のビットＡ0 は第１の排他的ＯＲゲートＥＸ0 の一方
の入力端子に与えられる。この第１の排他的ＯＲゲート
ＥＸ0 の他方の入力端子には、第３の電圧発生部ＶＧ0
の出力端子ＱＥ0 よりＨレベルの電圧が定常的に与えら
れている。
ヒューズデコーダの動作について説明する。アドレス入
力端子ＩＮ3,ＩＮ2,ＩＮ1,ＩＮ0 にはアドレス信号Ａro
w の第４桁のビットＡ3 ，第３桁のビットＡ2 ，第２桁
のビットＡ1 ，第１桁のビットＡ0 がそれぞれ入力され
る。第４桁のビットＡ3 は第４の排他的ＯＲゲートＥＸ
3 の一方の入力端子に与えられる。この第４の排他的Ｏ
ＲゲートＥＸ3 の他方の入力端子には、第４の電圧発生
部ＶＧ3 の出力端子ＱＥ3 よりＬレベルの電圧が定常的
に与えられている。第３桁のビットＡ2 は第３の排他的
ＯＲゲートＥＸ2 の一方の入力端子に与えられる。この
第３の排他的ＯＲゲートＥＸ2 の他方の入力端子には、
第３の電圧発生部ＶＧ2 の出力端子ＱＥ2 よりＨレベル
の電圧が定常的に与えられている。第２桁のビットＡ1
は第２の排他的ＯＲゲートＥＸ1の一方の入力端子に与
えられる。この第２の排他的ＯＲゲートＥＸ1 の他方の
入力端子には、第２の電圧発生部ＶＧ1 の出力端子ＱＥ
1 よりＬレベルの電圧が定常的に与えられている。第１
桁のビットＡ0 は第１の排他的ＯＲゲートＥＸ0 の一方
の入力端子に与えられる。この第１の排他的ＯＲゲート
ＥＸ0 の他方の入力端子には、第３の電圧発生部ＶＧ0
の出力端子ＱＥ0 よりＨレベルの電圧が定常的に与えら
れている。
【００３３】したがって、入力アドレス信号Ａrow がア
ドレス（「１０１０」）を指定するときだけ、つまり第
４桁のビットＡ0 がＨレベル，第３桁のビットＡ2 がＬ
レベル，第２桁のビットＡ1 がＨレベル，第１桁のビッ
トＡ0 がＬレベルのときだけ排他的ＯＲゲートＥＸ3 〜
ＥＸ0 の出力電圧が全てＨレベルになり、４入力ＮＡＮ
Ｄゲート１０の出力電圧がＬレベルになる。入力アドレ
ス信号Ａrow がアドレス（「１０１０」）以外のアドレ
スを指定するときは、排他的ＯＲゲートＥＸ3〜ＥＸ0
の出力電圧のうちの少なくとも１つがＬレベルになり、
４入力ＮＡＮＤゲート１０の出力電圧がＨレベルにな
る。４入力ＮＡＮＤゲート１０の出力電圧がＬレベルに
なると、反転回路１４の出力電圧がＨレベルとなり、Ｎ
ＡＮＤゲート１２の出力端子よりＬレベルのアドレス一
致信号ＣＯ- が発生される。
ドレス（「１０１０」）を指定するときだけ、つまり第
４桁のビットＡ0 がＨレベル，第３桁のビットＡ2 がＬ
レベル，第２桁のビットＡ1 がＨレベル，第１桁のビッ
トＡ0 がＬレベルのときだけ排他的ＯＲゲートＥＸ3 〜
ＥＸ0 の出力電圧が全てＨレベルになり、４入力ＮＡＮ
Ｄゲート１０の出力電圧がＬレベルになる。入力アドレ
ス信号Ａrow がアドレス（「１０１０」）以外のアドレ
スを指定するときは、排他的ＯＲゲートＥＸ3〜ＥＸ0
の出力電圧のうちの少なくとも１つがＬレベルになり、
４入力ＮＡＮＤゲート１０の出力電圧がＨレベルにな
る。４入力ＮＡＮＤゲート１０の出力電圧がＬレベルに
なると、反転回路１４の出力電圧がＨレベルとなり、Ｎ
ＡＮＤゲート１２の出力端子よりＬレベルのアドレス一
致信号ＣＯ- が発生される。
【００３４】上記したように、本実施例のヒューズデコ
ーダでは、電源が投入されると、各電圧発生部ＶＧ0 〜
ＶＧ3 が設定アドレスの各桁のビット情報つまり各ヒュ
ーズＦ0 〜Ｆ3 の溶断もしくは非溶断状態に応じてＬレ
ベルもしくはＨレベルの電圧を発生し、かつ電源が切ら
れるまで定常的にそのレベルの電圧を発生し続ける。そ
して、排他的ＯＲゲートＥＸ0 〜ＥＸ3 が、入力アドレ
ス信号Ａrow の各桁のビットの電圧レベルを各桁に対応
する電圧発生部ＶＧ0 〜ＶＧ3 側からの各電圧レベルと
照合し、全部の桁で照合一致したときは、ＮＡＮＤゲー
ト１０の出力電圧がＬレベルとなり、出力部のＮＡＮＤ
ゲート１２よりＬレベルのアドレス一致信号ＣＯ- が発
生される。
ーダでは、電源が投入されると、各電圧発生部ＶＧ0 〜
ＶＧ3 が設定アドレスの各桁のビット情報つまり各ヒュ
ーズＦ0 〜Ｆ3 の溶断もしくは非溶断状態に応じてＬレ
ベルもしくはＨレベルの電圧を発生し、かつ電源が切ら
れるまで定常的にそのレベルの電圧を発生し続ける。そ
して、排他的ＯＲゲートＥＸ0 〜ＥＸ3 が、入力アドレ
ス信号Ａrow の各桁のビットの電圧レベルを各桁に対応
する電圧発生部ＶＧ0 〜ＶＧ3 側からの各電圧レベルと
照合し、全部の桁で照合一致したときは、ＮＡＮＤゲー
ト１０の出力電圧がＬレベルとなり、出力部のＮＡＮＤ
ゲート１２よりＬレベルのアドレス一致信号ＣＯ- が発
生される。
【００３５】本実施例のヒューズデコーダにおいて、ヒ
ューズＦ0 〜Ｆ3 は、入力アドレス信号の各桁のビット
情報に応じて電流を選択的に流すような受動的な素子で
はなく、設定アドレスの各ビット情報に対応した二値論
理の電圧レベルを決めるアクティブな素子として機能し
ている。したがって、原理的にはヒューズの使用数はア
ドレスのビット数と同じ個数で足りている。正確には、
イネーブル・ヒューズＦa を加えると、アドレスのビッ
ト数より１つ多い個数となるが、それでも従来の使用数
（アドレスのビット数の２倍の個数）と比較すれば格段
に少なくなっている。本実施例では、説明の便宜上アド
レスのビット数を４ビットとしたが、実際は１０ビット
以上が普通であり、したがって、たとえば従来のヒュー
ズデコーダでヒューズを２０個必要としていたのが、本
実施例によれば１１個で済むことになる。これにより、
製造コストの低減はもちろん、溶断ヒューズ数も半減す
るので、歩留まりの向上をはかれる。また、入力アドレ
ス信号は、正規のアドレス信号だけでよく、論理反転ア
ドレス信号は要らないので、配線数または配線幅を半分
にすることができる。
ューズＦ0 〜Ｆ3 は、入力アドレス信号の各桁のビット
情報に応じて電流を選択的に流すような受動的な素子で
はなく、設定アドレスの各ビット情報に対応した二値論
理の電圧レベルを決めるアクティブな素子として機能し
ている。したがって、原理的にはヒューズの使用数はア
ドレスのビット数と同じ個数で足りている。正確には、
イネーブル・ヒューズＦa を加えると、アドレスのビッ
ト数より１つ多い個数となるが、それでも従来の使用数
（アドレスのビット数の２倍の個数）と比較すれば格段
に少なくなっている。本実施例では、説明の便宜上アド
レスのビット数を４ビットとしたが、実際は１０ビット
以上が普通であり、したがって、たとえば従来のヒュー
ズデコーダでヒューズを２０個必要としていたのが、本
実施例によれば１１個で済むことになる。これにより、
製造コストの低減はもちろん、溶断ヒューズ数も半減す
るので、歩留まりの向上をはかれる。また、入力アドレ
ス信号は、正規のアドレス信号だけでよく、論理反転ア
ドレス信号は要らないので、配線数または配線幅を半分
にすることができる。
【００３６】また、入力アドレス信号Ａrow が与えられ
ると、排他的ＯＲゲートＥＸ0 〜ＥＸ3 およびＮＡＮＤ
ゲート１０等の論理回路が、入力アドレス信号の各桁の
ビットの電圧レベルと電圧発生部ＶＧ0 〜ＶＧ3 からの
各電圧レベルとを照合することにより、即時にデコーデ
ィング結果を出すようにしている。従来のように、短い
サイクルにおいて微妙なタイミングでプリチャージと放
電を行うようなことはなく、タイミング調整回路を設け
る必要がない。また、二値論理の信号処理によってデコ
ーディングを行う論理回路で構成するので、製造プロセ
ス、温度、電圧等による影響を受けるおそれも少ない。
ると、排他的ＯＲゲートＥＸ0 〜ＥＸ3 およびＮＡＮＤ
ゲート１０等の論理回路が、入力アドレス信号の各桁の
ビットの電圧レベルと電圧発生部ＶＧ0 〜ＶＧ3 からの
各電圧レベルとを照合することにより、即時にデコーデ
ィング結果を出すようにしている。従来のように、短い
サイクルにおいて微妙なタイミングでプリチャージと放
電を行うようなことはなく、タイミング調整回路を設け
る必要がない。また、二値論理の信号処理によってデコ
ーディングを行う論理回路で構成するので、製造プロセ
ス、温度、電圧等による影響を受けるおそれも少ない。
【００３７】また、入力アドレス信号の各桁のビットの
電圧レベルと電圧発生部ＶＧ0 〜ＶＧ3 からの各電圧レ
ベルとを照合して即時にデコーディング結果を出す回路
であるから、異なるメモリアドレス信号が同時に入力さ
れても、各々に対して同時にデコーディング結果を出す
ことができる。したがって、たとえば書込側と読出側と
でメモリアクセスが非同期で行われる画像メモリに本実
施例のヒューズデコーダを適用した場合には、図３に示
すように、１組の電圧発生部ＶＧ0 〜ＶＧ3 を書込側と
読出側とに共用することができる。
電圧レベルと電圧発生部ＶＧ0 〜ＶＧ3 からの各電圧レ
ベルとを照合して即時にデコーディング結果を出す回路
であるから、異なるメモリアドレス信号が同時に入力さ
れても、各々に対して同時にデコーディング結果を出す
ことができる。したがって、たとえば書込側と読出側と
でメモリアクセスが非同期で行われる画像メモリに本実
施例のヒューズデコーダを適用した場合には、図３に示
すように、１組の電圧発生部ＶＧ0 〜ＶＧ3 を書込側と
読出側とに共用することができる。
【００３８】なお、上述した実施例では、ヒューズデコ
ーダに入力されるメモリアドレス信号はロウアドレス信
号であったが、これに限定されるものではなく、冗長回
路の構成に応じてカラムアドレス信号であったり、ロウ
アドレスとカラムアドレスとが合成されたメモリアドレ
ス信号であってもよい。また、上述した実施例は、ヒュ
ーズを使用した欠陥メモリセル救済用デコーダに係るも
のであったが、ヒューズ以外の不揮発性素子を用いたデ
コーダとして構成することも可能である。
ーダに入力されるメモリアドレス信号はロウアドレス信
号であったが、これに限定されるものではなく、冗長回
路の構成に応じてカラムアドレス信号であったり、ロウ
アドレスとカラムアドレスとが合成されたメモリアドレ
ス信号であってもよい。また、上述した実施例は、ヒュ
ーズを使用した欠陥メモリセル救済用デコーダに係るも
のであったが、ヒューズ以外の不揮発性素子を用いたデ
コーダとして構成することも可能である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
欠陥メモリセルのアドレスの各桁のビット情報に対応し
た二値論理レベルを有する複数の電圧を電圧発生手段よ
り発生させ、入力アドレス信号の各桁のビットの電圧レ
ベルを電圧発生手段からの各桁に対応する電圧のレベル
と照合してデコーデイング結果を出すようにしたので、
高速動作が可能で、信頼性も高く、かつ集積度の高い欠
陥メモリセル救済用デコーダを実現することができる。
欠陥メモリセルのアドレスの各桁のビット情報に対応し
た二値論理レベルを有する複数の電圧を電圧発生手段よ
り発生させ、入力アドレス信号の各桁のビットの電圧レ
ベルを電圧発生手段からの各桁に対応する電圧のレベル
と照合してデコーデイング結果を出すようにしたので、
高速動作が可能で、信頼性も高く、かつ集積度の高い欠
陥メモリセル救済用デコーダを実現することができる。
【図１】本発明の一実施例による本発明の欠陥メモリセ
ル救済用デコーダであるヒューズデコーダの回路構成を
示す回路図である。
ル救済用デコーダであるヒューズデコーダの回路構成を
示す回路図である。
【図２】実施例によるヒューズデコーダの電圧発生部の
動作を説明するための各部の電圧についてのタイミング
図である。
動作を説明するための各部の電圧についてのタイミング
図である。
【図３】実施例によるヒューズデコーダを画像メモリに
適用した場合の回路構成例を示す回路図である。
適用した場合の回路構成例を示す回路図である。
【図４】典型的な冗長回路の回路構成を示すブロック図
である。
である。
【図５】従来のヒューズデコーダの回路構成を示す回路
図である。
図である。
【図６】従来のヒューズデコーダの動作を説明するため
の各部の信号または電圧についてのタイミング図であ
る。
の各部の信号または電圧についてのタイミング図であ
る。
１０，１２ ＭＡＮＤゲート １４，１５ 反転回路 １６ プリチャージ制御端子 １８ 放電制御端子 ＶＧ0 〜ＶＧ3 ，ＶＧa 電圧発生部 Ｆ0 〜Ｆ3 ，Ｆa ヒューズ ＮＤ0 〜ＮＤ3 ノード ＮＭ0 〜ＮＭ3 ，ＮＭa Ｎ型ＭＯＳトランスファゲ
ート ＰＭ0 〜ＰＭ3 ，ＰＭa Ｎ型ＭＯＳトランスファゲ
ート ＩＶ0 〜ＩＶ3 ，ＩＶa 反転回路 ＥＸ0 〜ＥＸ3 ，ＥＸa 排他的ＯＲゲート
ート ＰＭ0 〜ＰＭ3 ，ＰＭa Ｎ型ＭＯＳトランスファゲ
ート ＩＶ0 〜ＩＶ3 ，ＩＶa 反転回路 ＥＸ0 〜ＥＸ3 ，ＥＸa 排他的ＯＲゲート
Claims (2)
- 【請求項１】 正規のメモリアレイ内の欠陥メモリセル
を冗長メモリアレイ内のメモリセルで置換するために、
メモリアドレス信号に応答し、そのメモリアドレス信号
で指定されるアドレスが前記欠陥メモリセルのアドレス
に一致したときにアドレス一致信号を発生する欠陥メモ
リセル救済用デコーダにおいて、 各々が前記欠陥メモリセルのアドレスの各桁のビット情
報に対応した二値論理レベルを有する複数の電圧を発生
する電圧発生手段と、 入力された前記メモリアドレス信号を構成する複数のビ
ットの電圧レベルと前記電圧発生手段からの前記複数の
電圧のレベルとを各桁毎に照合して両者が一致したとき
に前記アドレス一致信号を発生するアドレス照合手段
と、を有することを特徴とする欠陥メモリセル救済用デ
コーダ。 - 【請求項２】 前記電圧発生手段は、前記欠陥メモリセ
ルのアドレスの各桁のビット情報に対応して選択的に溶
断されるヒューズと、所定のノードを充電する充電回路
と、前記充電後に前記ヒューズの溶断もしくは非溶断状
態に応じて前記ノードを選択的に放電する放電回路と、
前記放電回路の動作後に前記ノードの電圧をラッチする
ラッチ回路とを有する請求項１記載の欠陥メモリセル救
済用デコーダ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292093A JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
| US08/132,605 US5420821A (en) | 1992-10-06 | 1993-10-06 | Decoder for salvaging defective memory cells |
| KR1019930020873A KR100279064B1 (ko) | 1992-10-06 | 1993-10-06 | 결함 메모리 셀을 구제하기 위한 디코더 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292093A JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119796A true JPH06119796A (ja) | 1994-04-28 |
Family
ID=17777461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292093A Pending JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420821A (ja) |
| JP (1) | JPH06119796A (ja) |
| KR (1) | KR100279064B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570204B1 (ko) * | 1999-03-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 메모리장치의 리페어 회로 |
| US7550788B2 (en) | 2006-01-31 | 2009-06-23 | Elpida Memory, Inc. | Semiconductor device having fuse element arranged between electrodes formed in different wiring layers |
| US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
| US7868417B2 (en) | 2007-01-26 | 2011-01-11 | Elpida Memory, Inc. | Semiconductor device including a plurality of fuse elements and attenuation members between or around the plurality of fuse elements |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825703A (en) * | 1995-08-17 | 1998-10-20 | Fujitsu Limited | Semiconductor memory device having p-channel field effect transistor to drive word line |
| US5985993A (en) * | 1996-08-01 | 1999-11-16 | Cheil Industries, Inc. | Method for preparing polybutadiene latex |
| KR100380015B1 (ko) * | 1997-08-30 | 2003-10-04 | 주식회사 엘지화학 | 대구경고무입자의제조방법 |
| KR100380014B1 (ko) * | 1998-03-20 | 2003-08-19 | 주식회사 엘지화학 | 고무질 중합체 라텍스 제조 방법 |
| KR100380016B1 (ko) * | 1998-03-20 | 2003-09-19 | 주식회사 엘지화학 | 소구경고무라텍스제조방법 |
| JP5458232B2 (ja) * | 2007-06-01 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置のアンチフューズ置換判定回路、およびアンチフューズ置換判定方法 |
| KR102426402B1 (ko) * | 2018-07-05 | 2022-07-28 | 주식회사 엘지화학 | 대구경 고무 라텍스의 제조방법 및 abs계 그라프트 공중합체의 제조방법 |
| KR102361451B1 (ko) * | 2018-07-25 | 2022-02-10 | 주식회사 엘지화학 | 대구경 고무 라텍스의 제조방법 및 abs계 그라프트 공중합체의 제조방법 |
| KR102465200B1 (ko) * | 2018-10-02 | 2022-11-09 | 주식회사 엘지화학 | 그라프트 공중합체의 제조방법 및 이를 포함하는 열가소성 수지 조성물의 제조방법 |
| KR102543169B1 (ko) * | 2018-11-29 | 2023-06-14 | 주식회사 엘지화학 | 디엔계 그라프트 공중합체의 제조방법 |
| KR102490390B1 (ko) * | 2019-04-29 | 2023-01-19 | 주식회사 엘지화학 | 고분자 응집제 및 이를 포함하는 그라프트 공중합체 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
| JPS595497A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体ｒｏｍ |
| US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
-
1992
- 1992-10-06 JP JP4292093A patent/JPH06119796A/ja active Pending
-
1993
- 1993-10-06 KR KR1019930020873A patent/KR100279064B1/ko not_active IP Right Cessation
- 1993-10-06 US US08/132,605 patent/US5420821A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570204B1 (ko) * | 1999-03-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 메모리장치의 리페어 회로 |
| US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
| US7550788B2 (en) | 2006-01-31 | 2009-06-23 | Elpida Memory, Inc. | Semiconductor device having fuse element arranged between electrodes formed in different wiring layers |
| US7868417B2 (en) | 2007-01-26 | 2011-01-11 | Elpida Memory, Inc. | Semiconductor device including a plurality of fuse elements and attenuation members between or around the plurality of fuse elements |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100279064B1 (ko) | 2001-02-01 |
| KR940010341A (ko) | 1994-05-26 |
| US5420821A (en) | 1995-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011023 |