JPH06119796A - 欠陥メモリセル救済用デコーダ - Google Patents
欠陥メモリセル救済用デコーダInfo
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- JPH06119796A JPH06119796A JP4292093A JP29209392A JPH06119796A JP H06119796 A JPH06119796 A JP H06119796A JP 4292093 A JP4292093 A JP 4292093A JP 29209392 A JP29209392 A JP 29209392A JP H06119796 A JPH06119796 A JP H06119796A
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- 238000007599 discharging Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】欠陥メモリセル救済用デコーダの高速化、高信
頼性および高集積化を実現する。 【構成】電圧発生部VG0 〜VG3 の出力端子QE0 〜
QE3 は排他的ORゲートEX0 〜EX3 の一方の入力
端子に接続され、各排他的ORゲートEX0 〜EX3 の
他方の入力端子にはアドレス入力端子IN0 〜IN3 が
接続され、排他的ORゲートEX0 〜EX3 の出力端子
はNANDゲート10の各入力端子に接続され、NAN
Dゲート10の出力端子は反転回路14を介してNAN
Dゲート12の一方の入力端子に接続され、電圧発生部
VGa の出力端子QEa は反転回路15を介してNAN
Dゲート12の他方の入力端子に接続されている。電圧
発生部VG0 〜VG3 のヒューズF0 〜F3 は設定アド
レスの値に応じて選択的に溶断され、電圧発生部VGa
のヒューズFa は任意のアドレスが設定されたときに溶
断される。
頼性および高集積化を実現する。 【構成】電圧発生部VG0 〜VG3 の出力端子QE0 〜
QE3 は排他的ORゲートEX0 〜EX3 の一方の入力
端子に接続され、各排他的ORゲートEX0 〜EX3 の
他方の入力端子にはアドレス入力端子IN0 〜IN3 が
接続され、排他的ORゲートEX0 〜EX3 の出力端子
はNANDゲート10の各入力端子に接続され、NAN
Dゲート10の出力端子は反転回路14を介してNAN
Dゲート12の一方の入力端子に接続され、電圧発生部
VGa の出力端子QEa は反転回路15を介してNAN
Dゲート12の他方の入力端子に接続されている。電圧
発生部VG0 〜VG3 のヒューズF0 〜F3 は設定アド
レスの値に応じて選択的に溶断され、電圧発生部VGa
のヒューズFa は任意のアドレスが設定されたときに溶
断される。
Description
【0001】
【産業上の利用分野】本発明は、メモリアレイの冗長回
路に用いられるデコーダに関する。
路に用いられるデコーダに関する。
【0002】
【従来の技術】一般に、DRAMやフィールドメモリ等
の半導体記憶装置では、正規のメモリアレイに冗長行ま
たは列を数本加えて、正規のメモリアレイ内の欠陥(不
良)メモリセルないしその欠陥メモリセルを含む行また
は列を置き換える冗長回路を設けている。
の半導体記憶装置では、正規のメモリアレイに冗長行ま
たは列を数本加えて、正規のメモリアレイ内の欠陥(不
良)メモリセルないしその欠陥メモリセルを含む行また
は列を置き換える冗長回路を設けている。
【0003】図4に、典型的な冗長回路の構成を示す。
このメモリ回路では、所定数の行と列に配列されたメモ
リセルMCからなる正規のメモリアレイ100に、複数
行たとえば2行分のメモリセルMCからなる冗長メモリ
アレイ102が付加されている。アドレスバス104を
介して入力されたメモリアドレスのうち、カラムアドレ
スAcol はカラムデコーダ106に与えられ、ロウアド
レスArow はロウデコーダ108に与えられるとともに
ヒューズデコーダ110A,110Bにも与えられる。
正規メモリアレイ100内でたとえば第2行に欠陥メモ
リセルMCe が存在するとき、ヒューズデコーダ110
Aには第2行のアドレスがプログラミングされる。正規
メモリアレイ100内で別の行にも欠陥メモリセルが存
在するときは、その別の行のアドレスがヒューズデコー
ダ110Bにプログラミングされる。
このメモリ回路では、所定数の行と列に配列されたメモ
リセルMCからなる正規のメモリアレイ100に、複数
行たとえば2行分のメモリセルMCからなる冗長メモリ
アレイ102が付加されている。アドレスバス104を
介して入力されたメモリアドレスのうち、カラムアドレ
スAcol はカラムデコーダ106に与えられ、ロウアド
レスArow はロウデコーダ108に与えられるとともに
ヒューズデコーダ110A,110Bにも与えられる。
正規メモリアレイ100内でたとえば第2行に欠陥メモ
リセルMCe が存在するとき、ヒューズデコーダ110
Aには第2行のアドレスがプログラミングされる。正規
メモリアレイ100内で別の行にも欠陥メモリセルが存
在するときは、その別の行のアドレスがヒューズデコー
ダ110Bにプログラミングされる。
【0004】入力されたロウアドレスArow が正規メモ
リアレイ100内の第2行を指定するものであるとき
は、ヒューズデコーダ110AよりLレベルのアドレス
一致信号CO- が発生される。このアドレス一致信号C
O- が発生されると、ヒューズデコーダ110Aに対応
した冗長メモリアレイ102内の行のワード線WA がド
ライバDRA によって駆動されるとともに、ロウデコー
ダ108がディスイネーブル状態となる。カラムデコー
ダ106は、通常どおりにカラムアドレスAcolをデコ
ードして、そのカラムアドレスAcol で指定されたビッ
ト線Bi を選択する。
リアレイ100内の第2行を指定するものであるとき
は、ヒューズデコーダ110AよりLレベルのアドレス
一致信号CO- が発生される。このアドレス一致信号C
O- が発生されると、ヒューズデコーダ110Aに対応
した冗長メモリアレイ102内の行のワード線WA がド
ライバDRA によって駆動されるとともに、ロウデコー
ダ108がディスイネーブル状態となる。カラムデコー
ダ106は、通常どおりにカラムアドレスAcolをデコ
ードして、そのカラムアドレスAcol で指定されたビッ
ト線Bi を選択する。
【0005】このように、正規メモリアレイ100内の
欠陥メモリセルMCe を含む行(たとえば第2行)がア
ドレス指定されたときは、その行のアドレスをプログラ
ミングされているヒューズデコーダ(たとえば110
A)がアドレス一致信号CO-を発生することにより、
アドレス指定された正規メモリアレイ100内の行(第
2行)に置き換わってメモリアレイ102内の所定の行
がメモリアクセスされるようになっている。
欠陥メモリセルMCe を含む行(たとえば第2行)がア
ドレス指定されたときは、その行のアドレスをプログラ
ミングされているヒューズデコーダ(たとえば110
A)がアドレス一致信号CO-を発生することにより、
アドレス指定された正規メモリアレイ100内の行(第
2行)に置き換わってメモリアレイ102内の所定の行
がメモリアクセスされるようになっている。
【0006】図5に、従来のヒューズデコーダの回路構
成を示す。このヒューズデコーダはタイミング調整回路
112と、デコーディング部114と、プリチャージ用
のP形MOSトランジスタ116と、出力タイミング調
整用のNANDゲート118とから構成される。
成を示す。このヒューズデコーダはタイミング調整回路
112と、デコーディング部114と、プリチャージ用
のP形MOSトランジスタ116と、出力タイミング調
整用のNANDゲート118とから構成される。
【0007】デコーディング部114は、第1および第
2のデコーディング部114A,114Bからなり、両
デコーディング部114A,114Bとも、それぞれロ
ウアドレス信号Arow のビット数(説明の便宜上、たと
えば4ビットとする)に対応した個数(4個)のヒュー
ズF0 〜F3 ,F0-〜F3-およびN型MOSトランジス
タM0 〜M3 ,M0-〜M3-から構成されている。正規メ
モリアレイ100内でたとえば第10行に欠陥メモリセ
ルMCe が存在し、その第10行(二進数では「101
0」)が本ヒューズデコーダにプログラミングされる場
合、第1のデコーディング部114Aでは第2桁および
第4桁のヒューズF1,F3 が溶断され、論理反転した第
2のデコーディング部114Bでは第1桁および第3桁
のヒューズF0-,F2-が溶断される。
2のデコーディング部114A,114Bからなり、両
デコーディング部114A,114Bとも、それぞれロ
ウアドレス信号Arow のビット数(説明の便宜上、たと
えば4ビットとする)に対応した個数(4個)のヒュー
ズF0 〜F3 ,F0-〜F3-およびN型MOSトランジス
タM0 〜M3 ,M0-〜M3-から構成されている。正規メ
モリアレイ100内でたとえば第10行に欠陥メモリセ
ルMCe が存在し、その第10行(二進数では「101
0」)が本ヒューズデコーダにプログラミングされる場
合、第1のデコーディング部114Aでは第2桁および
第4桁のヒューズF1,F3 が溶断され、論理反転した第
2のデコーディング部114Bでは第1桁および第3桁
のヒューズF0-,F2-が溶断される。
【0008】図6につき、このヒューズデコーダの動作
を説明する。タイミング調整回路112は、ロウアドレ
スArow (A0 〜A3 )および論理反転ロウアドレスA
row-(A0-〜A3-)を入力し、システムクロックCKに
同期して以下に述べるようなタイミングで、各部114
A,114B,116,118に所要の制御信号(dc
0 〜dc3 ),(dc0-〜dc3-),PC- ,OEを与
える。
を説明する。タイミング調整回路112は、ロウアドレ
スArow (A0 〜A3 )および論理反転ロウアドレスA
row-(A0-〜A3-)を入力し、システムクロックCKに
同期して以下に述べるようなタイミングで、各部114
A,114B,116,118に所要の制御信号(dc
0 〜dc3 ),(dc0-〜dc3-),PC- ,OEを与
える。
【0009】システムクロックCKがLレベルになって
いる期間中、タイミング調整回路112は、第1および
第2のデコーディング部114A,114Bに対して放
電制御信号(dc0 〜dc3 ),(dc0-〜dc3-)を
ディスイネーブル状態またはハイインピーダンス状態に
すると同時に、プリチャージ制御信号PC- をP型MO
Sトランジスタ116のゲート端子に与えてこのMOS
トランジスタ116をオンさせ、ノードNDをHレベル
にプリチャージする。この間に、タイミング調整回路1
12には、アドレス信号Arow (A0 〜A3 )および論
理反転ロウアドレス信号Arow-(A0-〜A3-)が入力さ
れる。
いる期間中、タイミング調整回路112は、第1および
第2のデコーディング部114A,114Bに対して放
電制御信号(dc0 〜dc3 ),(dc0-〜dc3-)を
ディスイネーブル状態またはハイインピーダンス状態に
すると同時に、プリチャージ制御信号PC- をP型MO
Sトランジスタ116のゲート端子に与えてこのMOS
トランジスタ116をオンさせ、ノードNDをHレベル
にプリチャージする。この間に、タイミング調整回路1
12には、アドレス信号Arow (A0 〜A3 )および論
理反転ロウアドレス信号Arow-(A0-〜A3-)が入力さ
れる。
【0010】次に、システムクロックCKがHレベルに
なると、タイミング調整回路112は、P型MOSトラ
ンジスタ116をオフにする一方で、アドレス信号Aro
w (A0 〜A3 )に対応した放電制御信号(dc0 〜d
c3 )を第1のデコーディング部114AのN型MOS
トランジスタM0 〜M3 のゲート端子に与えると同時
に、論理反転アドレス信号Arow-(A0-〜A3-)に対応
した放電制御信号(dc0-〜dc3-)を第2のデコーデ
ィング部114BのN型MOSトランジスタM0-〜M3-
のゲート端子に与える。
なると、タイミング調整回路112は、P型MOSトラ
ンジスタ116をオフにする一方で、アドレス信号Aro
w (A0 〜A3 )に対応した放電制御信号(dc0 〜d
c3 )を第1のデコーディング部114AのN型MOS
トランジスタM0 〜M3 のゲート端子に与えると同時
に、論理反転アドレス信号Arow-(A0-〜A3-)に対応
した放電制御信号(dc0-〜dc3-)を第2のデコーデ
ィング部114BのN型MOSトランジスタM0-〜M3-
のゲート端子に与える。
【0011】たとえば、アドレス信号Arow が第9行を
指定するときは、その各ビットA3,A2,A1,A0 は
(1,0,0,1)であるから、第1のデコーディング
部114Aに対する放電制御信号の各ビット(dc3,d
c2,dc1,dc0 )は(1,0,0,1)であり、第2
のデコーディング部114Bに対する放電制御信号の各
ビット(dc3-,dc2-,dc1-,dc0-)は(0,
1,1,0)である。そうすると第1のデコーディング
部114Aでは、第1桁および第3桁のN型MOSトラ
ンジスタM0,M3 がオンするが、第3桁のヒューズF3
は切れているので、第1桁のヒューズF0 だけが導通す
る。また、第2のデコーディング部114Bでは、第2
桁および第4桁のN型MOSトランジスタM1-,M2-が
オンするが、第3桁のヒューズF2-は切れているので、
第2桁のヒューズF1-だけが導通する。その結果、ノー
ドNDにプリチャージされていた電圧(Hレベル)は、
第1のデコーディング部114Aにおける第1桁のN型
MOSトランジスタM0 およびヒューズF0 の放電回路
と第2のデコーディング部114Bにおける第2桁のN
型MOSトランジスタM1-およびヒューズF1-の放電回
路とを介して放電され、ノードNDはLレベルになる。
一方、タイミング調整回路112よりNANDゲート1
18に対して出力イネーブル信号OEが与えられるが、
この時のノードNDの電圧レベルはLレベルなので、N
ANDゲート118の出力電圧はHレベルのままであ
る。
指定するときは、その各ビットA3,A2,A1,A0 は
(1,0,0,1)であるから、第1のデコーディング
部114Aに対する放電制御信号の各ビット(dc3,d
c2,dc1,dc0 )は(1,0,0,1)であり、第2
のデコーディング部114Bに対する放電制御信号の各
ビット(dc3-,dc2-,dc1-,dc0-)は(0,
1,1,0)である。そうすると第1のデコーディング
部114Aでは、第1桁および第3桁のN型MOSトラ
ンジスタM0,M3 がオンするが、第3桁のヒューズF3
は切れているので、第1桁のヒューズF0 だけが導通す
る。また、第2のデコーディング部114Bでは、第2
桁および第4桁のN型MOSトランジスタM1-,M2-が
オンするが、第3桁のヒューズF2-は切れているので、
第2桁のヒューズF1-だけが導通する。その結果、ノー
ドNDにプリチャージされていた電圧(Hレベル)は、
第1のデコーディング部114Aにおける第1桁のN型
MOSトランジスタM0 およびヒューズF0 の放電回路
と第2のデコーディング部114Bにおける第2桁のN
型MOSトランジスタM1-およびヒューズF1-の放電回
路とを介して放電され、ノードNDはLレベルになる。
一方、タイミング調整回路112よりNANDゲート1
18に対して出力イネーブル信号OEが与えられるが、
この時のノードNDの電圧レベルはLレベルなので、N
ANDゲート118の出力電圧はHレベルのままであ
る。
【0012】しかし、アドレス信号Arow が本ヒューズ
デコーダにプログラミングされているアドレス(第10
行)を指定するものであるときは、タイミング調整回路
112より第1のデコーディング部114Aに対して与
えられる放電制御信号の各ビット(dc3 ,dc2 ,d
c1 ,dc0 )は(1,0,1,0)で、第2のデコー
ディング部114Bに対して与えられる放電制御信号の
各ビット(dc3-, dc2-, dc1-, dc0-)は(0,
1,0,1)であり、この場合、第1のデコーディング
部114Aでは第2および第4桁のN型MOSトランジ
スタM1,M3 がオンするが、それぞれのヒューズF1,F
3 はどちらも切れており、第2のデコーディング部11
4Bでも第1および第3桁のN型MOSトランジスタM
0-,M2-はオンしても、それぞれのヒューズF0-,F2-
はどちらも切れている。したがって、ノードNDは放電
されず、そこにプリチャージされていたHレベルの電圧
は保持される。その結果、出力イネーブル信号OEがN
ANDゲート118に与えられると、ノードNDの電圧
レベル(Hレベル)を反転したLレベルの電圧信号がア
ドレス一致信号CO- としてNANDゲート118の出
力端子より発生される。
デコーダにプログラミングされているアドレス(第10
行)を指定するものであるときは、タイミング調整回路
112より第1のデコーディング部114Aに対して与
えられる放電制御信号の各ビット(dc3 ,dc2 ,d
c1 ,dc0 )は(1,0,1,0)で、第2のデコー
ディング部114Bに対して与えられる放電制御信号の
各ビット(dc3-, dc2-, dc1-, dc0-)は(0,
1,0,1)であり、この場合、第1のデコーディング
部114Aでは第2および第4桁のN型MOSトランジ
スタM1,M3 がオンするが、それぞれのヒューズF1,F
3 はどちらも切れており、第2のデコーディング部11
4Bでも第1および第3桁のN型MOSトランジスタM
0-,M2-はオンしても、それぞれのヒューズF0-,F2-
はどちらも切れている。したがって、ノードNDは放電
されず、そこにプリチャージされていたHレベルの電圧
は保持される。その結果、出力イネーブル信号OEがN
ANDゲート118に与えられると、ノードNDの電圧
レベル(Hレベル)を反転したLレベルの電圧信号がア
ドレス一致信号CO- としてNANDゲート118の出
力端子より発生される。
【0013】
【発明が解決しようとする課題】上記したように、従来
のヒューズデコーダでは、システムクロックの前半サイ
クルでノードNDをHレベルにプリチャージする。そし
て、システムクロックの後半サイクルで、第1および第
2のデコーディング部114A,114Bに入力される
アドレス信号Arow およびその論理反転アドレス信号A
row-を解読または認識させ、その解読結果に応じてノー
ドNDを選択的に放電させ、ノードNDで放電がなかっ
たときにアドレス一致信号CO- を発生していた。この
ように、システムクロックの各サイクル中にノードND
をプリチャージする期間を設けるため、アドレス信号の
周期またはメモリアクセスの周期が短くなると、デコー
ダ内での各部のタイミング調整が難しくなるという問題
がある。また、入力アドレス信号の値が設定アドレスの
値に近い場合、たとえば1つしか違わない場合には、1
個のヒューズだけでノードNDを放電させなくてはなら
ず、放電回路の信頼性にも問題がある。また、プリチャ
ージ特性または放電特性の変動によってノードNDの電
圧レベルが変動し、間違った出力信号がANDゲート1
18より発生されるおそれもある。
のヒューズデコーダでは、システムクロックの前半サイ
クルでノードNDをHレベルにプリチャージする。そし
て、システムクロックの後半サイクルで、第1および第
2のデコーディング部114A,114Bに入力される
アドレス信号Arow およびその論理反転アドレス信号A
row-を解読または認識させ、その解読結果に応じてノー
ドNDを選択的に放電させ、ノードNDで放電がなかっ
たときにアドレス一致信号CO- を発生していた。この
ように、システムクロックの各サイクル中にノードND
をプリチャージする期間を設けるため、アドレス信号の
周期またはメモリアクセスの周期が短くなると、デコー
ダ内での各部のタイミング調整が難しくなるという問題
がある。また、入力アドレス信号の値が設定アドレスの
値に近い場合、たとえば1つしか違わない場合には、1
個のヒューズだけでノードNDを放電させなくてはなら
ず、放電回路の信頼性にも問題がある。また、プリチャ
ージ特性または放電特性の変動によってノードNDの電
圧レベルが変動し、間違った出力信号がANDゲート1
18より発生されるおそれもある。
【0014】また、上記従来のヒューズデコーダでは、
本来のアドレス信号Arow に対するデコーディング部1
14Aだけでなく、論理反転アドレス信号Arow-に対す
るデコーディング部114Bをも設け、アドレス信号の
ビット数の2倍の個数のヒューズF0 〜F3 ,F0-〜F
3-を設けている。このように論理反転アドレス信号Aro
w-に対してもデコーディングを行うのは、ヒューズの切
れている桁では入力アドレス信号のビット情報を認識で
きないためである。たとえば、上記のような第1のデコ
ーディング部114Aの第2および第4桁では、ヒュー
ズF1,F3 が切れているため、N型MOSトランジスタ
M1,M3 がオンであるかオフであるかに拘らず、放電回
路は形成されず、したがって入力アドレス信号Arow の
第1および第4桁のビット情報(0もしくは1)を識別
することはできない。その代わりに、第1のデコーディ
ング部114Aに対して論理が反転している第2のデコ
ーディング部114Bにおいては、第1および第4桁の
ヒューズF0-,F3-は切れていないため、論理反転アド
レス信号Arow-の第1および第4桁のビット情報(0も
しくは1)を識別することができるようになっている。
本来のアドレス信号Arow に対するデコーディング部1
14Aだけでなく、論理反転アドレス信号Arow-に対す
るデコーディング部114Bをも設け、アドレス信号の
ビット数の2倍の個数のヒューズF0 〜F3 ,F0-〜F
3-を設けている。このように論理反転アドレス信号Aro
w-に対してもデコーディングを行うのは、ヒューズの切
れている桁では入力アドレス信号のビット情報を認識で
きないためである。たとえば、上記のような第1のデコ
ーディング部114Aの第2および第4桁では、ヒュー
ズF1,F3 が切れているため、N型MOSトランジスタ
M1,M3 がオンであるかオフであるかに拘らず、放電回
路は形成されず、したがって入力アドレス信号Arow の
第1および第4桁のビット情報(0もしくは1)を識別
することはできない。その代わりに、第1のデコーディ
ング部114Aに対して論理が反転している第2のデコ
ーディング部114Bにおいては、第1および第4桁の
ヒューズF0-,F3-は切れていないため、論理反転アド
レス信号Arow-の第1および第4桁のビット情報(0も
しくは1)を識別することができるようになっている。
【0015】このように機能的には保証されているので
あるが、デコーディング部ないしヒューズを二重に設け
ることは、信頼性や集積度の面で大きな欠点である。ア
ドレス信号および放電制御信号のビット数が2倍になれ
ば、それらの配線幅も2倍になり、集積度は低下する。
また、一般にヒューズはレーザによって物理的に溶断さ
れるのであるが、この加工にも歩留まりがあり、ヒュー
ズの個数が増えるほど歩留まりは低くなる。さらに、ヒ
ューズの占める面積は大きいため、ヒューズの個数を増
やすと、冗長回路の面積が大きくなり、チップ面積にも
影響が出る。
あるが、デコーディング部ないしヒューズを二重に設け
ることは、信頼性や集積度の面で大きな欠点である。ア
ドレス信号および放電制御信号のビット数が2倍になれ
ば、それらの配線幅も2倍になり、集積度は低下する。
また、一般にヒューズはレーザによって物理的に溶断さ
れるのであるが、この加工にも歩留まりがあり、ヒュー
ズの個数が増えるほど歩留まりは低くなる。さらに、ヒ
ューズの占める面積は大きいため、ヒューズの個数を増
やすと、冗長回路の面積が大きくなり、チップ面積にも
影響が出る。
【0016】また、上記のように各部の動作を微妙なタ
イミングで調整するタイミング調整回路112は、その
動作の安定性如何によってデコーダの信頼性を大きく左
右するだけでなく、デコーダ内でも相当の回路面積を占
めている。
イミングで調整するタイミング調整回路112は、その
動作の安定性如何によってデコーダの信頼性を大きく左
右するだけでなく、デコーダ内でも相当の回路面積を占
めている。
【0017】また、たとえばフィールドメモリ等のよう
に、書込側と読出側とでメモリアクセスが非同期に行わ
れる場合、上記従来のヒューズデコーダは一時に1つの
入力アドレスに対してしかデコーディング動作できない
ため、書込側と読出側とにそれぞれヒューズデコーダを
用意しなければならなかった。
に、書込側と読出側とでメモリアクセスが非同期に行わ
れる場合、上記従来のヒューズデコーダは一時に1つの
入力アドレスに対してしかデコーディング動作できない
ため、書込側と読出側とにそれぞれヒューズデコーダを
用意しなければならなかった。
【0018】本発明は、かかる問題点に鑑みてなされた
もので、高速化、高信頼性および高集積度を実現する欠
陥メモリセル救済用デコーダを提供することを目的とす
る。
もので、高速化、高信頼性および高集積度を実現する欠
陥メモリセル救済用デコーダを提供することを目的とす
る。
【0019】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の欠陥メモリセル救済用デコーダは、正規
のメモリアレイ内の欠陥メモリセルを冗長メモリアレイ
内のメモリセルで置換するために、メモリアドレス信号
に応答し、そのメモリアドレス信号で指定されるアドレ
スが前記欠陥メモリセルのアドレスに一致したときにア
ドレス一致信号を発生する欠陥メモリセル救済用デコー
ダにおいて、各々が前記欠陥メモリセルのアドレスの各
桁のビット情報に対応した二値論理レベルを有する複数
の電圧を発生する電圧発生手段と、入力された前記メモ
リアドレス信号を構成する複数のビットと前記電圧発生
手段からの前記複数の電圧のレベルとを各桁毎に照合し
て両者が一致したときに前記アドレス一致信号を発生す
るアドレス照合手段とを有する構成とした。
めに、本発明の欠陥メモリセル救済用デコーダは、正規
のメモリアレイ内の欠陥メモリセルを冗長メモリアレイ
内のメモリセルで置換するために、メモリアドレス信号
に応答し、そのメモリアドレス信号で指定されるアドレ
スが前記欠陥メモリセルのアドレスに一致したときにア
ドレス一致信号を発生する欠陥メモリセル救済用デコー
ダにおいて、各々が前記欠陥メモリセルのアドレスの各
桁のビット情報に対応した二値論理レベルを有する複数
の電圧を発生する電圧発生手段と、入力された前記メモ
リアドレス信号を構成する複数のビットと前記電圧発生
手段からの前記複数の電圧のレベルとを各桁毎に照合し
て両者が一致したときに前記アドレス一致信号を発生す
るアドレス照合手段とを有する構成とした。
【0020】
【作用】欠陥メモリセルのアドレスの各桁のビット情報
が設定されると、電圧発生手段より各桁のビット情報に
対応した二値論理レベルを有する複数の電圧がアドレス
照合手段に与えられる。メモリアドレス信号が入力され
ると、そのアドレス信号の各桁のビットの電圧レベルが
電圧発生手段からの各桁に対応する電圧のレベルと照合
され、全ての桁で照合一致があったときは、アドレス照
合手段よりアドレス一致信号が発生される。
が設定されると、電圧発生手段より各桁のビット情報に
対応した二値論理レベルを有する複数の電圧がアドレス
照合手段に与えられる。メモリアドレス信号が入力され
ると、そのアドレス信号の各桁のビットの電圧レベルが
電圧発生手段からの各桁に対応する電圧のレベルと照合
され、全ての桁で照合一致があったときは、アドレス照
合手段よりアドレス一致信号が発生される。
【0021】
【実施例】以下、図1〜図3を参照して本発明の実施例
を説明する。図1は、本発明の一実施例による欠陥メモ
リセル救済用デコーダであるフューズデコーダの回路構
成を示す。このヒューズデコーダは、入力アドレス信号
としてのロウアドレス信号Arow のビット数(説明の便
宜上、たとえば4ビットとする)よりも1つだけ多い個
数(5個)の電圧発生部VG0 〜VG3 ,VGa と、ロ
ウアドレス信号Arow のビット数に等しい個数の排他的
ORゲートEX0 〜EX3 と、2つのNANDゲート1
0,12と、2つの反転回路14,15とから構成され
る。
を説明する。図1は、本発明の一実施例による欠陥メモ
リセル救済用デコーダであるフューズデコーダの回路構
成を示す。このヒューズデコーダは、入力アドレス信号
としてのロウアドレス信号Arow のビット数(説明の便
宜上、たとえば4ビットとする)よりも1つだけ多い個
数(5個)の電圧発生部VG0 〜VG3 ,VGa と、ロ
ウアドレス信号Arow のビット数に等しい個数の排他的
ORゲートEX0 〜EX3 と、2つのNANDゲート1
0,12と、2つの反転回路14,15とから構成され
る。
【0022】各電圧発生部VGi において、Hレベルの
電源端子(+V0 )とグランド電位との間には、P型M
OSトランスファゲートPMi とN型MOSトランスフ
ァゲートNMi とヒューズFi とが直列に接続され、P
型MOSトランスファゲートPMi とN型MOSトラン
スファゲートNMi との間のノードNDi は反転回路I
Vi の入力端子に接続され、反転回路IVi の出力端子
QEi はP型MOSトランスファゲートPMi およびN
型MOSトランスファゲートNMi の一方のゲート端子
に接続されている。P型MOSトランスファゲートPM
i およびN型MOSトランスファゲートNMi の他方の
ゲート端子には、プリチャージ制御端子16および放電
制御端子18がそれぞれ接続されている。
電源端子(+V0 )とグランド電位との間には、P型M
OSトランスファゲートPMi とN型MOSトランスフ
ァゲートNMi とヒューズFi とが直列に接続され、P
型MOSトランスファゲートPMi とN型MOSトラン
スファゲートNMi との間のノードNDi は反転回路I
Vi の入力端子に接続され、反転回路IVi の出力端子
QEi はP型MOSトランスファゲートPMi およびN
型MOSトランスファゲートNMi の一方のゲート端子
に接続されている。P型MOSトランスファゲートPM
i およびN型MOSトランスファゲートNMi の他方の
ゲート端子には、プリチャージ制御端子16および放電
制御端子18がそれぞれ接続されている。
【0023】電圧発生部VG0 〜VG3 の出力端子QE
0 〜QE3 は、排他的ORゲートEX0 〜EX3 の一方
の入力端子にそれぞれ接続されている。各排他的ORゲ
ートEX0 〜EX3 の他方の入力端子には、アドレス入
力端子IN0 〜IN3 がそれぞれ接続されている。排他
的ORゲートEX0 〜EX3 の出力端子は4入力NAN
Dゲート10の各入力端子にそれぞれ接続され、4入力
NANDゲート10の出力端子は反転回路14を介して
NANDゲート12の一方の入力端子に接続されてい
る。NANDゲート12の他方の入力端子には、電圧発
生部VGa の出力端子QEa が反転回路15を介して接
続されている。
0 〜QE3 は、排他的ORゲートEX0 〜EX3 の一方
の入力端子にそれぞれ接続されている。各排他的ORゲ
ートEX0 〜EX3 の他方の入力端子には、アドレス入
力端子IN0 〜IN3 がそれぞれ接続されている。排他
的ORゲートEX0 〜EX3 の出力端子は4入力NAN
Dゲート10の各入力端子にそれぞれ接続され、4入力
NANDゲート10の出力端子は反転回路14を介して
NANDゲート12の一方の入力端子に接続されてい
る。NANDゲート12の他方の入力端子には、電圧発
生部VGa の出力端子QEa が反転回路15を介して接
続されている。
【0024】電圧発生部VG0 〜VG3 のヒューズF0
〜F3 には、本ヒューズデコーダで識別すべき1つのア
ドレスが設定(プログラミング)される。たとえば、正
規メモリアレイ内の第10行に欠陥メモリセルが存在す
るために、その第10行(二進数では「1010」)が
本ヒューズデコーダにプログラミングされる場合、第2
および第4の電圧発生部VG1,VG3 におけるヒューズ
F1,F3 は溶断され、第1および第3の電圧発生部VG
0,VG2 におけるヒューズF0,F2 は溶断されない。
〜F3 には、本ヒューズデコーダで識別すべき1つのア
ドレスが設定(プログラミング)される。たとえば、正
規メモリアレイ内の第10行に欠陥メモリセルが存在す
るために、その第10行(二進数では「1010」)が
本ヒューズデコーダにプログラミングされる場合、第2
および第4の電圧発生部VG1,VG3 におけるヒューズ
F1,F3 は溶断され、第1および第3の電圧発生部VG
0,VG2 におけるヒューズF0,F2 は溶断されない。
【0025】上記のようにしてヒューズF0 〜F3 にア
ドレスが設定されると、システムに電源が投入される度
に、各電圧発生部VG0 〜VG3 よりそれぞれ設定アド
レスの各桁のビット情報、つまり各ヒューズF0 〜F3
の状態(溶断、非溶断)に応じた二値論理レベルを有す
る電圧が発生されるようになっている。
ドレスが設定されると、システムに電源が投入される度
に、各電圧発生部VG0 〜VG3 よりそれぞれ設定アド
レスの各桁のビット情報、つまり各ヒューズF0 〜F3
の状態(溶断、非溶断)に応じた二値論理レベルを有す
る電圧が発生されるようになっている。
【0026】図2のタイミング図を参照して、各電圧発
生部VG0 〜VG3 の動作を説明する。電源電圧が立ち
上がると、先ずプリチャージ制御端子16にLレベルの
プリチャージ制御信号PC- が入力される。このプリチ
ャージ制御信号PC- はメモリ制御回路内で生成されて
もよく、外部から与えられるものであってもよい。プリ
チャージ制御信号PC- が入力されると、各電圧発生部
VGi においては、P型MOSトランスファゲートPM
i がオンし、このゲートPMi を介してノードNDi が
電源電圧+V0 によってHレベルの電圧まで充電され
る。次に、放電制御端子16にHレベルの放電制御信号
DCが入力される。この放電制御信号DCもメモリ制御
回路内で生成されるか、あるいは外部から与えられる。
放電制御信号DCが入力されると、各電圧発生部VGi
においては、N型MOSトランスファゲートNMi がオ
ンする。
生部VG0 〜VG3 の動作を説明する。電源電圧が立ち
上がると、先ずプリチャージ制御端子16にLレベルの
プリチャージ制御信号PC- が入力される。このプリチ
ャージ制御信号PC- はメモリ制御回路内で生成されて
もよく、外部から与えられるものであってもよい。プリ
チャージ制御信号PC- が入力されると、各電圧発生部
VGi においては、P型MOSトランスファゲートPM
i がオンし、このゲートPMi を介してノードNDi が
電源電圧+V0 によってHレベルの電圧まで充電され
る。次に、放電制御端子16にHレベルの放電制御信号
DCが入力される。この放電制御信号DCもメモリ制御
回路内で生成されるか、あるいは外部から与えられる。
放電制御信号DCが入力されると、各電圧発生部VGi
においては、N型MOSトランスファゲートNMi がオ
ンする。
【0027】そうすると、ヒューズFi が溶断されてい
ないときは、これらゲートNMi およびヒューズFi を
介してノードNDi がLレベルの電圧まで放電される。
ノードNDi の電圧がLレベルになると、反転回路IV
i の出力端子QEi がHレベルになる。出力端子QEi
がHレベルになると、放電制御信号DCが断たれた後も
N型MOSトランスファゲートNMi のオン状態が維持
されるとともにP型MOSトランスファゲートPMi の
オフ状態が維持され、これによりノードNDiの電圧
(Lレベル)および出力端子QEi の電圧(Hレベル)
がラッチされる。
ないときは、これらゲートNMi およびヒューズFi を
介してノードNDi がLレベルの電圧まで放電される。
ノードNDi の電圧がLレベルになると、反転回路IV
i の出力端子QEi がHレベルになる。出力端子QEi
がHレベルになると、放電制御信号DCが断たれた後も
N型MOSトランスファゲートNMi のオン状態が維持
されるとともにP型MOSトランスファゲートPMi の
オフ状態が維持され、これによりノードNDiの電圧
(Lレベル)および出力端子QEi の電圧(Hレベル)
がラッチされる。
【0028】しかし、放電制御信号DCに応動してN型
MOSトランスファゲートNMi がオンしても、ヒュー
ズFi が溶断されているときは、放電回路が形成されな
いため、ノードNDi がHレベルの電圧に保持される。
ノードNDi がHレベルのままであると、反転回路IV
i の出力端子QEi がLレベルのままである。出力端子
QEi がLレベルのままであると、放電制御信号DCが
断たれた後はN型MOSトランスファゲートNMi がオ
フ状態になる一方で、P型MOSトランスファゲートP
Mi がオン状態になり、これによってノードNDi の電
圧(Hレベル)および出力端子QEi の電圧(Lレベ
ル)がラッチされる。
MOSトランスファゲートNMi がオンしても、ヒュー
ズFi が溶断されているときは、放電回路が形成されな
いため、ノードNDi がHレベルの電圧に保持される。
ノードNDi がHレベルのままであると、反転回路IV
i の出力端子QEi がLレベルのままである。出力端子
QEi がLレベルのままであると、放電制御信号DCが
断たれた後はN型MOSトランスファゲートNMi がオ
フ状態になる一方で、P型MOSトランスファゲートP
Mi がオン状態になり、これによってノードNDi の電
圧(Hレベル)および出力端子QEi の電圧(Lレベ
ル)がラッチされる。
【0029】このように、システムに電源が投入される
度に、各電圧発生部VGi より、ヒューズFi が溶断さ
れているときはLレベル、ヒューズFi が溶断されてい
ないときはHレベルの出力電圧QEi が発生される。図
1の例の場合、アドレス(「1010」)がプログラミ
ングされたため、第2および第4の電圧発生部VG2,V
G4 ではヒューズFi が溶断されており、第1および第
3の電圧発生部VG0,VG2 ではヒューズFi が溶断さ
れていない。したがって、第2(桁)および第4(桁)
の電圧発生部VG1,VG4 の出力端子QE2,QE4 から
はLレベルの電圧がそれぞれ発生され、第1(桁)およ
び第3(桁)の電圧発生部VG2,VG4の出力端子QE
0,QE2 からはHレベルの電圧がそれぞれ発生される。
第1〜第4の電圧発生部VG0 〜VG3 全体としては、
設定アドレス(「1010」)の各桁のビットを反転し
た4ビットアドレス(「0101」)が発生される。
度に、各電圧発生部VGi より、ヒューズFi が溶断さ
れているときはLレベル、ヒューズFi が溶断されてい
ないときはHレベルの出力電圧QEi が発生される。図
1の例の場合、アドレス(「1010」)がプログラミ
ングされたため、第2および第4の電圧発生部VG2,V
G4 ではヒューズFi が溶断されており、第1および第
3の電圧発生部VG0,VG2 ではヒューズFi が溶断さ
れていない。したがって、第2(桁)および第4(桁)
の電圧発生部VG1,VG4 の出力端子QE2,QE4 から
はLレベルの電圧がそれぞれ発生され、第1(桁)およ
び第3(桁)の電圧発生部VG2,VG4の出力端子QE
0,QE2 からはHレベルの電圧がそれぞれ発生される。
第1〜第4の電圧発生部VG0 〜VG3 全体としては、
設定アドレス(「1010」)の各桁のビットを反転し
た4ビットアドレス(「0101」)が発生される。
【0030】電圧発生部VGa のヒューズFa は、本ヒ
ューズデコーダに任意のアドレスが設定(プログラミン
グ)されたときに、溶断される。この電圧発生部VGa
は、プリチャージ制御信号PC- および放電制御信号D
Cに対して上記第1〜第4の電圧発生部VG0 〜VG3
と同様に動作する。したがって、図1の例のように、ヒ
ューズF0 〜F3 にアドレス(「1010」)が設定さ
れているときは、ヒューズFa が溶断され、電圧発生部
VGa の出力端子QEa からはLの電圧レベルが発生さ
れる。そうすると、反転回路15を通じてNANDゲー
ト12にはHレベルの電圧がイネーブル信号として与え
られる。このように 電圧発生部VGaのヒューズFa
が溶断されると、NANDゲート12がイネーブル状態
になり、NANDゲート12の出力電圧はNANDゲー
ト10の出力電圧または排他的ORゲートEX0 〜EX
3 の各出力電圧の論理積によって決まる。
ューズデコーダに任意のアドレスが設定(プログラミン
グ)されたときに、溶断される。この電圧発生部VGa
は、プリチャージ制御信号PC- および放電制御信号D
Cに対して上記第1〜第4の電圧発生部VG0 〜VG3
と同様に動作する。したがって、図1の例のように、ヒ
ューズF0 〜F3 にアドレス(「1010」)が設定さ
れているときは、ヒューズFa が溶断され、電圧発生部
VGa の出力端子QEa からはLの電圧レベルが発生さ
れる。そうすると、反転回路15を通じてNANDゲー
ト12にはHレベルの電圧がイネーブル信号として与え
られる。このように 電圧発生部VGaのヒューズFa
が溶断されると、NANDゲート12がイネーブル状態
になり、NANDゲート12の出力電圧はNANDゲー
ト10の出力電圧または排他的ORゲートEX0 〜EX
3 の各出力電圧の論理積によって決まる。
【0031】この電圧発生部VGa の機能がとりわけ意
味をもつのは、アドレス(「0000」)に対してであ
る。つまり、本ヒューズデコーダにアドレス(「000
0」)が設定されていても設定されていなくても、ヒュ
ーズF0 〜F3 のいずれも溶断されず、両者の区別がつ
かない。したがって、仮に電圧発生部VGa が設けられ
ていないとすると、何のアドレスも設定されていない場
合でも、入力アドレス信号Arow がアドレス(「000
0」)を指定するときは、誤ってアドレス一致信号CO
- を発生してしまうという不具合が生じる。この点、本
ヒューズデコーダでは、何のアドレスも設定されていな
いときは、ヒューズFa が溶断されてはおらず、電圧発
生部VGa の出力端子QEa よりHレベルの電圧が発生
され、反転回路15を通じてNANDゲート12はディ
スイネーブル状態に保持される。したがって、アドレス
(「0000」)を指定するアドレス信号Arow が入力
されたときでも、間違ってアドレス一致信号CO- (L
レベル)が出力されるおそれはない。そして、アドレス
(「0000」)が設定されたときは、上記のようにヒ
ューズFa が溶断され、電圧発生部VGa の出力端子Q
Ea よりLレベルの電圧が発生されて、NANDゲート
12はイネーブル状態になるので、アドレス(「000
0」)を指定するアドレス信号Arow が入力されたとき
には、確かにアドレス一致信号CO- が出力されること
になる。
味をもつのは、アドレス(「0000」)に対してであ
る。つまり、本ヒューズデコーダにアドレス(「000
0」)が設定されていても設定されていなくても、ヒュ
ーズF0 〜F3 のいずれも溶断されず、両者の区別がつ
かない。したがって、仮に電圧発生部VGa が設けられ
ていないとすると、何のアドレスも設定されていない場
合でも、入力アドレス信号Arow がアドレス(「000
0」)を指定するときは、誤ってアドレス一致信号CO
- を発生してしまうという不具合が生じる。この点、本
ヒューズデコーダでは、何のアドレスも設定されていな
いときは、ヒューズFa が溶断されてはおらず、電圧発
生部VGa の出力端子QEa よりHレベルの電圧が発生
され、反転回路15を通じてNANDゲート12はディ
スイネーブル状態に保持される。したがって、アドレス
(「0000」)を指定するアドレス信号Arow が入力
されたときでも、間違ってアドレス一致信号CO- (L
レベル)が出力されるおそれはない。そして、アドレス
(「0000」)が設定されたときは、上記のようにヒ
ューズFa が溶断され、電圧発生部VGa の出力端子Q
Ea よりLレベルの電圧が発生されて、NANDゲート
12はイネーブル状態になるので、アドレス(「000
0」)を指定するアドレス信号Arow が入力されたとき
には、確かにアドレス一致信号CO- が出力されること
になる。
【0032】次に、入力アドレス信号Arow に対する本
ヒューズデコーダの動作について説明する。アドレス入
力端子IN3,IN2,IN1,IN0 にはアドレス信号Aro
w の第4桁のビットA3 ,第3桁のビットA2 ,第2桁
のビットA1 ,第1桁のビットA0 がそれぞれ入力され
る。第4桁のビットA3 は第4の排他的ORゲートEX
3 の一方の入力端子に与えられる。この第4の排他的O
RゲートEX3 の他方の入力端子には、第4の電圧発生
部VG3 の出力端子QE3 よりLレベルの電圧が定常的
に与えられている。第3桁のビットA2 は第3の排他的
ORゲートEX2 の一方の入力端子に与えられる。この
第3の排他的ORゲートEX2 の他方の入力端子には、
第3の電圧発生部VG2 の出力端子QE2 よりHレベル
の電圧が定常的に与えられている。第2桁のビットA1
は第2の排他的ORゲートEX1の一方の入力端子に与
えられる。この第2の排他的ORゲートEX1 の他方の
入力端子には、第2の電圧発生部VG1 の出力端子QE
1 よりLレベルの電圧が定常的に与えられている。第1
桁のビットA0 は第1の排他的ORゲートEX0 の一方
の入力端子に与えられる。この第1の排他的ORゲート
EX0 の他方の入力端子には、第3の電圧発生部VG0
の出力端子QE0 よりHレベルの電圧が定常的に与えら
れている。
ヒューズデコーダの動作について説明する。アドレス入
力端子IN3,IN2,IN1,IN0 にはアドレス信号Aro
w の第4桁のビットA3 ,第3桁のビットA2 ,第2桁
のビットA1 ,第1桁のビットA0 がそれぞれ入力され
る。第4桁のビットA3 は第4の排他的ORゲートEX
3 の一方の入力端子に与えられる。この第4の排他的O
RゲートEX3 の他方の入力端子には、第4の電圧発生
部VG3 の出力端子QE3 よりLレベルの電圧が定常的
に与えられている。第3桁のビットA2 は第3の排他的
ORゲートEX2 の一方の入力端子に与えられる。この
第3の排他的ORゲートEX2 の他方の入力端子には、
第3の電圧発生部VG2 の出力端子QE2 よりHレベル
の電圧が定常的に与えられている。第2桁のビットA1
は第2の排他的ORゲートEX1の一方の入力端子に与
えられる。この第2の排他的ORゲートEX1 の他方の
入力端子には、第2の電圧発生部VG1 の出力端子QE
1 よりLレベルの電圧が定常的に与えられている。第1
桁のビットA0 は第1の排他的ORゲートEX0 の一方
の入力端子に与えられる。この第1の排他的ORゲート
EX0 の他方の入力端子には、第3の電圧発生部VG0
の出力端子QE0 よりHレベルの電圧が定常的に与えら
れている。
【0033】したがって、入力アドレス信号Arow がア
ドレス(「1010」)を指定するときだけ、つまり第
4桁のビットA0 がHレベル,第3桁のビットA2 がL
レベル,第2桁のビットA1 がHレベル,第1桁のビッ
トA0 がLレベルのときだけ排他的ORゲートEX3 〜
EX0 の出力電圧が全てHレベルになり、4入力NAN
Dゲート10の出力電圧がLレベルになる。入力アドレ
ス信号Arow がアドレス(「1010」)以外のアドレ
スを指定するときは、排他的ORゲートEX3〜EX0
の出力電圧のうちの少なくとも1つがLレベルになり、
4入力NANDゲート10の出力電圧がHレベルにな
る。4入力NANDゲート10の出力電圧がLレベルに
なると、反転回路14の出力電圧がHレベルとなり、N
ANDゲート12の出力端子よりLレベルのアドレス一
致信号CO- が発生される。
ドレス(「1010」)を指定するときだけ、つまり第
4桁のビットA0 がHレベル,第3桁のビットA2 がL
レベル,第2桁のビットA1 がHレベル,第1桁のビッ
トA0 がLレベルのときだけ排他的ORゲートEX3 〜
EX0 の出力電圧が全てHレベルになり、4入力NAN
Dゲート10の出力電圧がLレベルになる。入力アドレ
ス信号Arow がアドレス(「1010」)以外のアドレ
スを指定するときは、排他的ORゲートEX3〜EX0
の出力電圧のうちの少なくとも1つがLレベルになり、
4入力NANDゲート10の出力電圧がHレベルにな
る。4入力NANDゲート10の出力電圧がLレベルに
なると、反転回路14の出力電圧がHレベルとなり、N
ANDゲート12の出力端子よりLレベルのアドレス一
致信号CO- が発生される。
【0034】上記したように、本実施例のヒューズデコ
ーダでは、電源が投入されると、各電圧発生部VG0 〜
VG3 が設定アドレスの各桁のビット情報つまり各ヒュ
ーズF0 〜F3 の溶断もしくは非溶断状態に応じてLレ
ベルもしくはHレベルの電圧を発生し、かつ電源が切ら
れるまで定常的にそのレベルの電圧を発生し続ける。そ
して、排他的ORゲートEX0 〜EX3 が、入力アドレ
ス信号Arow の各桁のビットの電圧レベルを各桁に対応
する電圧発生部VG0 〜VG3 側からの各電圧レベルと
照合し、全部の桁で照合一致したときは、NANDゲー
ト10の出力電圧がLレベルとなり、出力部のNAND
ゲート12よりLレベルのアドレス一致信号CO- が発
生される。
ーダでは、電源が投入されると、各電圧発生部VG0 〜
VG3 が設定アドレスの各桁のビット情報つまり各ヒュ
ーズF0 〜F3 の溶断もしくは非溶断状態に応じてLレ
ベルもしくはHレベルの電圧を発生し、かつ電源が切ら
れるまで定常的にそのレベルの電圧を発生し続ける。そ
して、排他的ORゲートEX0 〜EX3 が、入力アドレ
ス信号Arow の各桁のビットの電圧レベルを各桁に対応
する電圧発生部VG0 〜VG3 側からの各電圧レベルと
照合し、全部の桁で照合一致したときは、NANDゲー
ト10の出力電圧がLレベルとなり、出力部のNAND
ゲート12よりLレベルのアドレス一致信号CO- が発
生される。
【0035】本実施例のヒューズデコーダにおいて、ヒ
ューズF0 〜F3 は、入力アドレス信号の各桁のビット
情報に応じて電流を選択的に流すような受動的な素子で
はなく、設定アドレスの各ビット情報に対応した二値論
理の電圧レベルを決めるアクティブな素子として機能し
ている。したがって、原理的にはヒューズの使用数はア
ドレスのビット数と同じ個数で足りている。正確には、
イネーブル・ヒューズFa を加えると、アドレスのビッ
ト数より1つ多い個数となるが、それでも従来の使用数
(アドレスのビット数の2倍の個数)と比較すれば格段
に少なくなっている。本実施例では、説明の便宜上アド
レスのビット数を4ビットとしたが、実際は10ビット
以上が普通であり、したがって、たとえば従来のヒュー
ズデコーダでヒューズを20個必要としていたのが、本
実施例によれば11個で済むことになる。これにより、
製造コストの低減はもちろん、溶断ヒューズ数も半減す
るので、歩留まりの向上をはかれる。また、入力アドレ
ス信号は、正規のアドレス信号だけでよく、論理反転ア
ドレス信号は要らないので、配線数または配線幅を半分
にすることができる。
ューズF0 〜F3 は、入力アドレス信号の各桁のビット
情報に応じて電流を選択的に流すような受動的な素子で
はなく、設定アドレスの各ビット情報に対応した二値論
理の電圧レベルを決めるアクティブな素子として機能し
ている。したがって、原理的にはヒューズの使用数はア
ドレスのビット数と同じ個数で足りている。正確には、
イネーブル・ヒューズFa を加えると、アドレスのビッ
ト数より1つ多い個数となるが、それでも従来の使用数
(アドレスのビット数の2倍の個数)と比較すれば格段
に少なくなっている。本実施例では、説明の便宜上アド
レスのビット数を4ビットとしたが、実際は10ビット
以上が普通であり、したがって、たとえば従来のヒュー
ズデコーダでヒューズを20個必要としていたのが、本
実施例によれば11個で済むことになる。これにより、
製造コストの低減はもちろん、溶断ヒューズ数も半減す
るので、歩留まりの向上をはかれる。また、入力アドレ
ス信号は、正規のアドレス信号だけでよく、論理反転ア
ドレス信号は要らないので、配線数または配線幅を半分
にすることができる。
【0036】また、入力アドレス信号Arow が与えられ
ると、排他的ORゲートEX0 〜EX3 およびNAND
ゲート10等の論理回路が、入力アドレス信号の各桁の
ビットの電圧レベルと電圧発生部VG0 〜VG3 からの
各電圧レベルとを照合することにより、即時にデコーデ
ィング結果を出すようにしている。従来のように、短い
サイクルにおいて微妙なタイミングでプリチャージと放
電を行うようなことはなく、タイミング調整回路を設け
る必要がない。また、二値論理の信号処理によってデコ
ーディングを行う論理回路で構成するので、製造プロセ
ス、温度、電圧等による影響を受けるおそれも少ない。
ると、排他的ORゲートEX0 〜EX3 およびNAND
ゲート10等の論理回路が、入力アドレス信号の各桁の
ビットの電圧レベルと電圧発生部VG0 〜VG3 からの
各電圧レベルとを照合することにより、即時にデコーデ
ィング結果を出すようにしている。従来のように、短い
サイクルにおいて微妙なタイミングでプリチャージと放
電を行うようなことはなく、タイミング調整回路を設け
る必要がない。また、二値論理の信号処理によってデコ
ーディングを行う論理回路で構成するので、製造プロセ
ス、温度、電圧等による影響を受けるおそれも少ない。
【0037】また、入力アドレス信号の各桁のビットの
電圧レベルと電圧発生部VG0 〜VG3 からの各電圧レ
ベルとを照合して即時にデコーディング結果を出す回路
であるから、異なるメモリアドレス信号が同時に入力さ
れても、各々に対して同時にデコーディング結果を出す
ことができる。したがって、たとえば書込側と読出側と
でメモリアクセスが非同期で行われる画像メモリに本実
施例のヒューズデコーダを適用した場合には、図3に示
すように、1組の電圧発生部VG0 〜VG3 を書込側と
読出側とに共用することができる。
電圧レベルと電圧発生部VG0 〜VG3 からの各電圧レ
ベルとを照合して即時にデコーディング結果を出す回路
であるから、異なるメモリアドレス信号が同時に入力さ
れても、各々に対して同時にデコーディング結果を出す
ことができる。したがって、たとえば書込側と読出側と
でメモリアクセスが非同期で行われる画像メモリに本実
施例のヒューズデコーダを適用した場合には、図3に示
すように、1組の電圧発生部VG0 〜VG3 を書込側と
読出側とに共用することができる。
【0038】なお、上述した実施例では、ヒューズデコ
ーダに入力されるメモリアドレス信号はロウアドレス信
号であったが、これに限定されるものではなく、冗長回
路の構成に応じてカラムアドレス信号であったり、ロウ
アドレスとカラムアドレスとが合成されたメモリアドレ
ス信号であってもよい。また、上述した実施例は、ヒュ
ーズを使用した欠陥メモリセル救済用デコーダに係るも
のであったが、ヒューズ以外の不揮発性素子を用いたデ
コーダとして構成することも可能である。
ーダに入力されるメモリアドレス信号はロウアドレス信
号であったが、これに限定されるものではなく、冗長回
路の構成に応じてカラムアドレス信号であったり、ロウ
アドレスとカラムアドレスとが合成されたメモリアドレ
ス信号であってもよい。また、上述した実施例は、ヒュ
ーズを使用した欠陥メモリセル救済用デコーダに係るも
のであったが、ヒューズ以外の不揮発性素子を用いたデ
コーダとして構成することも可能である。
【0039】
【発明の効果】以上説明したように、本発明によれば、
欠陥メモリセルのアドレスの各桁のビット情報に対応し
た二値論理レベルを有する複数の電圧を電圧発生手段よ
り発生させ、入力アドレス信号の各桁のビットの電圧レ
ベルを電圧発生手段からの各桁に対応する電圧のレベル
と照合してデコーデイング結果を出すようにしたので、
高速動作が可能で、信頼性も高く、かつ集積度の高い欠
陥メモリセル救済用デコーダを実現することができる。
欠陥メモリセルのアドレスの各桁のビット情報に対応し
た二値論理レベルを有する複数の電圧を電圧発生手段よ
り発生させ、入力アドレス信号の各桁のビットの電圧レ
ベルを電圧発生手段からの各桁に対応する電圧のレベル
と照合してデコーデイング結果を出すようにしたので、
高速動作が可能で、信頼性も高く、かつ集積度の高い欠
陥メモリセル救済用デコーダを実現することができる。
【図1】本発明の一実施例による本発明の欠陥メモリセ
ル救済用デコーダであるヒューズデコーダの回路構成を
示す回路図である。
ル救済用デコーダであるヒューズデコーダの回路構成を
示す回路図である。
【図2】実施例によるヒューズデコーダの電圧発生部の
動作を説明するための各部の電圧についてのタイミング
図である。
動作を説明するための各部の電圧についてのタイミング
図である。
【図3】実施例によるヒューズデコーダを画像メモリに
適用した場合の回路構成例を示す回路図である。
適用した場合の回路構成例を示す回路図である。
【図4】典型的な冗長回路の回路構成を示すブロック図
である。
である。
【図5】従来のヒューズデコーダの回路構成を示す回路
図である。
図である。
【図6】従来のヒューズデコーダの動作を説明するため
の各部の信号または電圧についてのタイミング図であ
る。
の各部の信号または電圧についてのタイミング図であ
る。
10,12 MANDゲート 14,15 反転回路 16 プリチャージ制御端子 18 放電制御端子 VG0 〜VG3 ,VGa 電圧発生部 F0 〜F3 ,Fa ヒューズ ND0 〜ND3 ノード NM0 〜NM3 ,NMa N型MOSトランスファゲ
ート PM0 〜PM3 ,PMa N型MOSトランスファゲ
ート IV0 〜IV3 ,IVa 反転回路 EX0 〜EX3 ,EXa 排他的ORゲート
ート PM0 〜PM3 ,PMa N型MOSトランスファゲ
ート IV0 〜IV3 ,IVa 反転回路 EX0 〜EX3 ,EXa 排他的ORゲート
Claims (2)
- 【請求項1】 正規のメモリアレイ内の欠陥メモリセル
を冗長メモリアレイ内のメモリセルで置換するために、
メモリアドレス信号に応答し、そのメモリアドレス信号
で指定されるアドレスが前記欠陥メモリセルのアドレス
に一致したときにアドレス一致信号を発生する欠陥メモ
リセル救済用デコーダにおいて、 各々が前記欠陥メモリセルのアドレスの各桁のビット情
報に対応した二値論理レベルを有する複数の電圧を発生
する電圧発生手段と、 入力された前記メモリアドレス信号を構成する複数のビ
ットの電圧レベルと前記電圧発生手段からの前記複数の
電圧のレベルとを各桁毎に照合して両者が一致したとき
に前記アドレス一致信号を発生するアドレス照合手段
と、を有することを特徴とする欠陥メモリセル救済用デ
コーダ。 - 【請求項2】 前記電圧発生手段は、前記欠陥メモリセ
ルのアドレスの各桁のビット情報に対応して選択的に溶
断されるヒューズと、所定のノードを充電する充電回路
と、前記充電後に前記ヒューズの溶断もしくは非溶断状
態に応じて前記ノードを選択的に放電する放電回路と、
前記放電回路の動作後に前記ノードの電圧をラッチする
ラッチ回路とを有する請求項1記載の欠陥メモリセル救
済用デコーダ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292093A JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
US08/132,605 US5420821A (en) | 1992-10-06 | 1993-10-06 | Decoder for salvaging defective memory cells |
KR1019930020873A KR100279064B1 (ko) | 1992-10-06 | 1993-10-06 | 결함 메모리 셀을 구제하기 위한 디코더 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4292093A JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06119796A true JPH06119796A (ja) | 1994-04-28 |
Family
ID=17777461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4292093A Pending JPH06119796A (ja) | 1992-10-06 | 1992-10-06 | 欠陥メモリセル救済用デコーダ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5420821A (ja) |
JP (1) | JPH06119796A (ja) |
KR (1) | KR100279064B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100570204B1 (ko) * | 1999-03-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 메모리장치의 리페어 회로 |
US7550788B2 (en) | 2006-01-31 | 2009-06-23 | Elpida Memory, Inc. | Semiconductor device having fuse element arranged between electrodes formed in different wiring layers |
US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
US7868417B2 (en) | 2007-01-26 | 2011-01-11 | Elpida Memory, Inc. | Semiconductor device including a plurality of fuse elements and attenuation members between or around the plurality of fuse elements |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5825703A (en) * | 1995-08-17 | 1998-10-20 | Fujitsu Limited | Semiconductor memory device having p-channel field effect transistor to drive word line |
US5985993A (en) * | 1996-08-01 | 1999-11-16 | Cheil Industries, Inc. | Method for preparing polybutadiene latex |
KR100380015B1 (ko) * | 1997-08-30 | 2003-10-04 | 주식회사 엘지화학 | 대구경고무입자의제조방법 |
KR100380014B1 (ko) * | 1998-03-20 | 2003-08-19 | 주식회사 엘지화학 | 고무질 중합체 라텍스 제조 방법 |
KR100380016B1 (ko) * | 1998-03-20 | 2003-09-19 | 주식회사 엘지화학 | 소구경고무라텍스제조방법 |
JP5458232B2 (ja) * | 2007-06-01 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置のアンチフューズ置換判定回路、およびアンチフューズ置換判定方法 |
KR102426402B1 (ko) * | 2018-07-05 | 2022-07-28 | 주식회사 엘지화학 | 대구경 고무 라텍스의 제조방법 및 abs계 그라프트 공중합체의 제조방법 |
KR102361451B1 (ko) * | 2018-07-25 | 2022-02-10 | 주식회사 엘지화학 | 대구경 고무 라텍스의 제조방법 및 abs계 그라프트 공중합체의 제조방법 |
KR102465200B1 (ko) * | 2018-10-02 | 2022-11-09 | 주식회사 엘지화학 | 그라프트 공중합체의 제조방법 및 이를 포함하는 열가소성 수지 조성물의 제조방법 |
KR102543169B1 (ko) * | 2018-11-29 | 2023-06-14 | 주식회사 엘지화학 | 디엔계 그라프트 공중합체의 제조방법 |
KR102490390B1 (ko) * | 2019-04-29 | 2023-01-19 | 주식회사 엘지화학 | 고분자 응집제 및 이를 포함하는 그라프트 공중합체 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
JPS595497A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体rom |
US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
-
1992
- 1992-10-06 JP JP4292093A patent/JPH06119796A/ja active Pending
-
1993
- 1993-10-06 KR KR1019930020873A patent/KR100279064B1/ko not_active IP Right Cessation
- 1993-10-06 US US08/132,605 patent/US5420821A/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100570204B1 (ko) * | 1999-03-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 메모리장치의 리페어 회로 |
US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
US7550788B2 (en) | 2006-01-31 | 2009-06-23 | Elpida Memory, Inc. | Semiconductor device having fuse element arranged between electrodes formed in different wiring layers |
US7868417B2 (en) | 2007-01-26 | 2011-01-11 | Elpida Memory, Inc. | Semiconductor device including a plurality of fuse elements and attenuation members between or around the plurality of fuse elements |
Also Published As
Publication number | Publication date |
---|---|
KR100279064B1 (ko) | 2001-02-01 |
KR940010341A (ko) | 1994-05-26 |
US5420821A (en) | 1995-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011023 |