KR100279064B1

KR100279064B1 - 결함 메모리 셀을 구제하기 위한 디코더

Info

Publication number: KR100279064B1
Application number: KR1019930020873A
Authority: KR
Inventors: 히로유끼 스모모
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1992-10-06
Filing date: 1993-10-06
Publication date: 2001-02-01
Also published as: JPH06119796A; KR940010341A; US5420821A

Abstract

본 발명의 목적은 높은 신뢰성 및 높은 집적도를 갖고 있는 결함 메모리 셀을 구제하기 위한 고속 디코더를 제공하는데 있다.

전압 발생기(VG0 내지 VG3)의 출력 단자(QE0 내지 QE3)는 배타적 OR 게이트(EX0 내지 EX3)의 입력 단자에 접속하고, 어드레스 입력 단자(IN0 내지 IN3)는 배타적 OR 게이트(EX0 내지 EX3)의 다른 입력 단자에 접속되고, 배타적 OR 게이트(EX0 내지 EX3)의 출력 단자는 NAND 게이트(10)의 입력 단자에 접속되고, NAND 게이트(10)의 출력 단자는 반전 회로(14)를 경유하여 NAND 게이트(12)의 입력 단자에 접속되고, 전압 발생기(VGa)의 출력 단자(QEa)는 반전 회로(15)를 경유하여 NAND 게이트(12)의 다른 입력 단자에 접속된다.

전압 발생기(VG0 내지 VG3)의 휴즈(F0 내지 F3) 설정 어드레스의 값에 따라 선택적으로 단절되고, 전압 발생기(VGa)의 휴즈(Fa)는 임의의 어드레스가 설정되면, 단절된다.

Description

결함 메모리 셀을 구제하기 위한 디코더

제1도는 본 발명의 실시예인 결함 메모리 셀을 구제하기 위한 휴즈 디코더의 회로 구조를 도시하는 회로도.

제2도는 본 발명의 실시예인 휴즈 디코더의 전압 발생기의 동작을 설명하기 위해 사용되는 각 전압에 대한 타이밍도.

제3도는 본 발명의 실시예인 휴즈 디코더가 영상 메모리에 사용되는 경우의 회로 구성을 도시하는 회로도.

제4도는 전형적인 용장 회로에 대한 구성을 도시하는 블럭도.

제5도는 종래의 휴즈 디코더에 대한 회로 구성을 도시하는 회로도.

제6도는 종래의 휴즈 디코더의 동작을 설명하기 위해 사용되는 각 부분의 전압 또는 신호에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10, 12 : NAND 게이트 14, 15 : 반전회로

16 : 예비 충전 제어 단자 18 : 방전 제어 단자

VG0 내지 VG3, VGa : 전압 발생기 F0 내지 F3, Fa : 휴즈

ND0 내지 ND3 : 노드

NM0 내지 NM3, NMa : n형 MOS 트랜스퍼 게이트

PM0 내지 PM3, PMa : p형 MOS 트랜스퍼 게이트

IV0 내지 IV3, IVa : 반전 회로 EX0 내지 EX3, EXa : 배타적 OR 게이트

본 발명은 용장 메모리 어레이 회로용 디코더에 관한 것이다.

일반적으로, DRAM 및 필드 메모리 디바이스와 같은 반도체 메모리 디바이스의 경우에, 다수의 용장 행 또는 열이 정상 메모리 내에 포함되고, 정상 메모리 어레이 내의 결함 (불량) 메모리 셀 또는 이들 결함 메모리 셀이 속하는 행 또는 열을 대체하기 위해 제공된다.

제4도는 전형적인 용장 회로의 구성을 도시한다. 이 메모리 회로에서, 다수의 특정 행열로 배열된 메모리 셀(MC)로 구성된 정상 메모리 어레이(100)는 예를 들면, 2개의 메모리 셀(MC) 행으로 구성되어 있는 용장 메모리 어레이(102)를 갖추고 있다. 어드레스 베이스(104)를 경유하는 메모리 어드레스 입력 중, 열 어드레스(Acol)는 열 디코더(106)에 전달되고, 행 어드레스(Arow)는 행 어드레스 디코더(108) 및 휴즈 디코더(110A 및 110B)로 전달된다. 결함 메모리 셀(MCe)이 예를 들어 정상 메모리 어레이(100)의 제2행 내에 존재하면, 제2행의 어드레스는 휴즈 디코더(110A) 내에 프로그램된다. 결함 메모리 셀이 정상 메모리 어레이(100)의 다른 행에도 존재하면, 이 행의 어드레스는 휴즈 디코더(110B) 내에 프로그램된다.

출력 행 어드레스(Arow)가 정상 어레이(100)의 제2 행을 나타내는 경우, L레벨 어드레스 일치 신호(L level address agreement signal)(CO-)가 휴즈 디코더(110A)에 의해 발생된다. 이 일치 신호(CO-)가 발생되면, 휴즈 디코더(110A)에 대응하는 용장 메모리 어레이(102)내의 행의 워드 라인(WA)이 구동기(DRA)에 의해 구동되고, 행 디코더(108)가 디스인에이블된다. 열 디코더(106)는 일반적으로 열 어드레스(Acol)를 디코더하고, 열 어드레스(Acol)에 의해 표시되는 비트 라인(Bi)이 선택된다.

이러한 방법에서, 정상 메모리 어레이(100) 내의 결함 메모리 셀(Ace)을 포함하는 행의 어드레스가 (예를 들어 제2행)이 표시되면, 메모리 어레이(102) 내의 특정 행의 메모리가 정상 메모리 어레이(100) 내의 행 (제2행) 대신 억세스되는데, 그 이유는 이 행의 어드레스가 프로그램되어 있는 휴즈 디코더(예를 들면, 110A)가 어드레스 일치 신호(CO-)를 발생시키기 때문이다.

제5도는 종래의 휴즈 디코더의 회로 구성을 도시한다. 이 휴즈 디코더는 타이밍 조정 회로(112), 디코딩 소자(114), 예비 충전 p형 MOSFET(116)및 출력 타이밍 조정 NAND 게이트(118)로 구성된다.

디코딩부(114)는 제1 및 제2 디코딩부(114A 및 114B)로 구성되는데, 이 둘은 모두 n형 MOSFET(M0 내지 M3 및 M0- 내지 M3-)과 각각의 행 어드레스 신호(Arow)의 비트수(설명을 위해 4비트로 설정함)에 대응하는 수의 휴즈(4)(F0 내지 F3 및 F0- 내지 F3-)로 구성된다. 예를 들어 결함 메모리 셀(MCe)이 정상 메모리 어레이(100)의 제10행 상에 존재하고 이 제10행(이진수 1010)이 디코더 내에 프로그램되면, 제2 및 제4행의 휴즈(F1 및 F3)는 제1 디코딩 부(114A)에서 단절되고, 제1 및 제3행의 휴즈(F0- 및 F2-)는 상기 제1 디코딩부와 상보적인 제2 디코딩부(114B)에서 단절된다.

이 휴즈 디코더의 동작은 제6도를 참조하여 이하에 설명한다. 타이밍 조정회로(112)는 행 어드레스(Arow)(A0 내지 A3) 및 상보적인 행 어드레스(Arow-)(A0- 내지 A3-)를 입력하고 동기화가 시스템 클럭(CK)에 관련하여 발생한다. 특정 제어 신호(dc0 내지 dc3, dc0- 내지 dc3-, PC- 및 OE)가 이하에 설명하는 타이밍에 따라 각 부분(114A, 114B, 116 및 118)으로 출력된다.

시스템 클럭(CK)이 L 레벨에 있는 시간 동안 방전 제어 신호(dc0 내지 dc3 및 dc0- 내지 dc3-)는 제1 및 제2 디코딩부(114A 및 114B)에 대응하여 디스인에이블 되거나 높은 임피던스 상태가 되고, 동시에 예비 충전 제어 신호(PC-)는 p형 MOSFET(116)의 게이트 단자에 도달하여 이 MOSFET(116)이 온 상태로 되고 노드(ND)가 레벨 H로 예비 충전되는 것으로 가정된다. 이 시간 동안, 행 어드레스 신호(Arow)(A0 내지 A3 및 상보적인 행 어드레스(Arow-)(A0- 내지 A3-가 타이밍 제어 회로(112)에 입력된다.

다음으로, 시스템 클럭(CK)이 H 레벨 상태이면, 타이밍 조정 회로(112)에 대하여, p형 MOSFET(116)은 온 상태가 되고, 그동안, 어드레스 신호(Arow)(A0 내지 A3)에 대응하는 방전 제어 신호(dc0 내지 dc3)는 제1 디코딩 부(114A)의 n형 MOSFET(M0 내지 M3)의 게이트 단자에 도달하고, 동시에 상보적인 어드레스 신호 (Arow-)(A0- 내지 A3-)에 대응하는 방전 제어 신호(dc0- 내지 dc3-)는 제2 디코딩부(114B)의 n형 MOSFET(M0- 내지 M3-)의 게이트 단자에 도달한다.

예를 들면, 어드레스 신호(Arow)가 제9행을 나타낼 때, 비트(A3, A2, A1 및 A0)는 (1, 0, 0, 1)고, 따라서, 제1 디코딩부(114A)에 대응하는 방전 제어 신호의 비트(dc3, dc2, dc1, dc0)는 (1, 0, 0, 1)이고, 제2 디코딩부(114B)에 대한 방전 제어 신호의 비트(dc3-, dc2-, dc1-, dc0-)는 (0, 1, 1, 0)이다. 그래서, n형 MOSFET(M0 내지 M3)의 제1 및 제3은 제1 디코딩부(114A)에서 온 상태가 되지만, 제3열의 휴즈(F3)만이 단절되어서, 제1열의 휴즈(F0)만이 온 상태에 있따. 또한, 제2 디코딩부(114B)에서는, 제2 및 제4열의 n형 MOSFET(M1- 내지 M2-)가 온 상태가 되지만, 제3열의 휴즈(F2-)는 단절되어서, 제2열의 휴즈(F1-)만이 온 상태에 있다. 결과적으로, 노드(ND)에서 예비 충전되었던 전압(H 레벨)은 제2 디코딩부(114B)에 속하는 제2열의 n형 MOSFET(M1-) 및 휴즈(F1-)의 방전 회로 및 제1 디코딩부(114A)에 속하는 제1열의 n형 MOSFET(Mo) 및 휴즈(F0)의 방전 회로를 거쳐서 방전하고 노드(ND)는 L레벨인 것으로 가정한다. 한편, 출력 인에이블 신호(OE)는 타이밍 제어 회로(112)로부터 NAND 게이트(118)에 도달하지만, 이 시간에, 노드(ND)의 전압 레벨은 L레벨이고, NAND 게이트(118)의 출력 방전 전압은 H레벨에 있다.

그러나, 어드레스 신호(Arow)가 휴즈 디코더 내에 프로그램된 어드레스(제10행)를 나타내면, 타이밍 제어 회로(112)로부터 제1 디코딩부(114A)에 도달하는 방전 제어 신호의 비트(dc3, dc2, dc1, dc0)는 (1, 0, 1, 0)이고, 제2디코딩부(114B)에 도달하는 방전 제어 신호의 비트(dc3-, dc2-, dc1-, dc0-)는 (0, 1, 0, 1)이다. 이 경우에, 제2 및 제4열의 n형 MOSFET(M1 및 M3)은 제1 디코딩부(114A)에서 온 상태가 되고, 휴즈(F1 및 F3)는 둘 다 단절된다. 제1 및 제3열의 n형 MOSFET(Mo- 및 M2-)이 제2 디코딩부(114B)에서 온 상태가 되더라도, 휴즈(F0- 및 F2-)는 둘 다 단절된다. 결과적으로, 노드(ND)는 방전하지 않고, 예비 충전으로 얻어진 H 레벨 전압이 유지된다. 따라서, 출력 인에이블 신호(OE)가 NAND 게이트(118)에 도달하면, 노드(ND)의 전압 레벨(H 레벨)의 반전에 의해 형성된 L레벨 전압 신호가 NAND 게이트(118)의 출력 단자로부터 어드레스 일치 신호(CO-)로서 발생된다.

상술한 바와 같이, 종래 휴즈 디코더에 의한 시스템 클럭 사이클의 처음 절반 내에서, 노드(ND)는 H레벨로 예비 충전되고, 그 다음 제1 디코딩부(114A) 및 제2 디코딩부(114B)에 입력되는 어드레스 신호(Arow) 및 상보적인 어드레스 신호(Arow-)가 판독되거나 식별되어 판독 결과에 따라 노드(ND)가 선택적으로 방전되어, 노드(ND)에서 방전이 발생하지 않을 때 어드레스 일치 신호(CO-)가 발생된다. 이러한 방식에서는, 노드가 예비 충전되는 주기가 각각의 시스템 클럭 사이클 내에 설정되기 때문에, 어드레스 신호의 주기 또는 메모리 억세스 주기가 짧을 때 디코더의 각 부분에 대한 타이밍 조정이 어렵다. 부수적으로, 입력 어드레스 신호의 값이 설정 어드레스의 값에 가까우면, 예를 들어, 두 값이 단지 1 만큼 차이나면, 노드는 하나의 휴즈에 의해 방전되어야만 하기 때문에, 이로 인해 방전 회로의 신뢰성에 있어서 문제점이 발생한다. 부수적으로, 노드(ND)의 전압 레벨은 방전 특성 또는 예비 충전 특성에 있어서의 요동에 따라 변하여, 잘못된 방전 신호가 AND 게이트(118)로부터 출력될 수 있는 위험성이 있다.

부수적으로, 상술한 종래 기술의 휴즈 디코더에 있어서는, 어드레스 신호(Arow)를 위한 디코딩부(114A)만 있는 것이 아니라, 상보적인 어드레스 신호(Arow-)를 위한 디코딩부(114B)도 있으므로, 어드레스 신호의 비트 수에 대해 2배수의 휴즈(F0 내지 F3 및 F0- 내지 F3-)가 존재한다. 입력 어드레스 신호의 비트 정보가 휴즈가 단절되어 있는 열에서는 확인될 수 없기 때문에, 상보적인 어드레스 신호(Arow-)에 관한 코딩이 수행된다. 예를 들면, 제1 디코딩부(114A)의 제2 및 제4열에서, 휴즈(F1 및 F3은 단절되어 있어서, n형 MOSFET(M1 내지 M3)이 온인지 오프인지와 관계가 없다. 방전 회로가 형성되지 않으므로, 입력 어드레스 신호(Arow)의 제1 및 제4열의 비트 정보(0 또는 1)은 식별되지 않는다. 오히려, 제1 디코딩부(114A)의 논리가 반전되어 있는 제2 디코딩부(114B)에서, 제1 및 제4열의 휴즈(F0- 및 F3-)는 단절되어 있지 않으므로, 상보적인 어드레스 신호(Arow-)의 제1 및 제4열의 비트 정보(0 또는 1)이 식별될 수 있다.

이러한 방식으로 기능적인 면은 보장할 수 있지만, 2세트의 디코딩부 또는 휴즈를 설치하여야 한다는 점은 신뢰도 및 집적도에 있어서 상당한 불이익을 준다. 방전 제어 및 어드레스 신호의 비트 수가 2배로 증가하면, 권선 폭 또한 2배로 증가하므로 집적도가 감소된다. 부수적으로, 휴즈는 일반적으로 레이저를 사용하여 물리적으로 단절되고, 이러한 공정에 따른 수율이 있다. 그러므로, 휴즈의 수가 증가함에 따라 수율은 감소한다. 부수적으로, 휴즈가 차지하는 표면적은 크고, 용장 회로의 표면적은 휴즈의 수가 증가함에 따라 증가하므로 칩 표면적에 관한 문제를 발생시킨다.

부수적으로, 상술한 바와 같이, 각 부분의 동작은 미세 시간으로 맞추어져 있으므로, 타이밍 조정 회로(112)의 신뢰도는 디코더의 신뢰도에만 크게 영향을 미치는 것이 아니라, 디코더 내의 대응 회로로 하여금 디코더 내에 표면적을 차지하도록 한다.

부수적으로, 예를 들면, 필드 메모리에 있어서, 메모리 억세스가 판독 측과 기입 측 사이에서 동시적으로 수행될 때, 디코딩 동작은 상술한 종래의 휴즈 디코더 내에서 한 시각에 단일 입력 어드레스에 대해서만 기능할 수 있어서, 판독 및 기입측에 대해 각각의 휴즈 디코더들이 준비되어야 한다.

본 발명은 이러한 문제점들을 해결하기 위해 개발되었으며, 본 발명의 목적은 고속, 고신뢰도 및 고집적도를 보이는, 결합 메모리 셀을 구제하기 위한 디코더를 제공하는 것이다.

상술한 목적을 달성하기 위해서, 본 발명은 용장 메모리 어레이 내의 메모리셀이 정상 메모리 어레이 내의 결함 메모리 셀을 대체하도록 하기 위해, 메모리 어드레스 신호에 대해 반응이 행해지고, 메모리 어드레스 신호에 의해 표시되는 어드레스가 상술한 결함 메모리 셀의 어드레스와 일치할 때, 어드레스 일치 신호가 발생하는, 결함 메모리 셀을 구제하기 위한 디코더를 제공하되, 이 디코더가 상술한 결함 메모리 셀의 어드레스의 각각의 열의 비트 정보에 대응하는 이진 논리 레벨을 갖는 전압을 발생하기 위한 전압 발생 수단 및 어드레스 확인 수단(address corroboration means)을 갖고 있어, 상술한 전압 발생 수단으로부터 발생된 상술한 전압 레벨이 각 열에 대한 상술한 메모리 어드레스 신호와 2개가 일치할 때 발생되는 상술한 어드레스 일치 신호를 비교하여 비트의 입력 전압 레벨에 의해 확인된다.

결함 메모리 셀 어드레스의 각 열의 비트 정보가 설정되면, 각 열의 비트 정보에 대응하는 이진 논리 레벨을 갖고 있는 전압들이 전압 발생 수단으로부터 어드레스 확인 수단으로 전달된다. 그래서 메모리 어드레스 신호가 입력되면, 어드레스 신호의 각 열의 비트의 전압 레벨은 전압 발생 수단으로부터 각 열에 대응하는 전압 레벨에 대해 검사되고, 모든 열이 일치하면, 어드레스 일치 수단에 의해 어드레스 일치 신호가 발생된다.

이하, 제1도 내지 제3도를 참조하여 본 발명의 실시예가 설명된다.

제1도는 본 발명의 실시예에 따라 설계된 결함 메모리 구제 디코더로서 사용되는 휴즈 디코더의 회로 구성이다. 이 휴즈 디코더는 입력 어드레스 신호로서 작용하는 행 어드레스 신호(Arow)의 비트 수 (예를 들기 위해 이 수는 4비트로 한다) 보다 단지 1개 더 많은 갯수(5개)의 전압 발생기(VG0 내지 VG3, VGa), 행 어드레스 신호(Arow)의 비트 수와 동일한 수의 배타적 OR 게이트(EX0-EX3), 2개의 NAND 게이트(10 및 12) 및 2개의 반전 회로 [인버터] (14 및 15)로 구성된다.

각 전압 발생기(VGi)에서, p형 MOS 트랜스퍼 게이트(PMi), n형 MOS 트랜스퍼 게이트(NMi) 및 휴즈(Fi)는 H 레벨 전원 단자(+V0)와 접지 포텐셜 사이에 직렬로 접속되고, p형 MOS 트랜스퍼 게이트(PMi)와 n형 MOS 트랜스퍼 게이트(NMi) 사이의 노드(NDi)는 반전 회로(IVi)의 입력 단자에 접속되는데, 이 때 반전 회로(IVi)의 출력 단자(Qei)는 n형 MOS 트랜스퍼 게이트(NMi)와 p형 MOS 트랜스퍼 게이트(PMi)의 게이트 단자들 중의 하나에 접속된 상태이다. 예비 충전 제어 단자(16) 및 방전 제어 단자(18)는 p형 MOS 트랜스퍼 게이트(PMi)와 n형 MOS 트랜스퍼 게이트(NMi)의 다른 게이트 단자에 각각 접속된다.

전압 발생기(VG0 내지 VG3)의 출력 단자(QE0 내지 QE3)는 배타적 OR 게이트(EX0 내지 EX3)의 입력 단자들 중 하나에 각각 접속된다. 어드레스 입력 단자(IN0 내지 IN3)은 배타적 OR 게이트(EX0 내지 EX3)의 다른 입력 단자에 각각 접속된다. 배타적 OR 게이트(EX0 내지 EX3)의 출력 단자는 4-입력 NAND 게이트(10)의 입력 단자에 각각 접속되고, 4-입력 NAND 게이트(10)의 출력 단자는 반전 회로(14)를 경유하여 NAND 게이트(12)의 입력 단자 중의 하나에 접속된다. 전압 발생기(VGa)의 출력 단자(QEa)는 반전 회로(15)를 경유하여 NAND 게이트(12)의 다른 입력 단자에 접속된다.

1개의 식별용 어드레스가 이 휴즈 디코더 내의 전압 발생기(VG0 내지 VG3)의 휴즈(F0 내지 F3) 내에 설정(프로그램)된다. 예를 들어, 결함 메모리가 정상 메모리 어레이의 제10행 내에 존재한다면, 이 제10행의 어드레스(이진수 형태로는 “1010”)은 휴즈 디코더 내에 프로그램되고, 제2 및 제4 전압 발생기(VG1 및 VG3)의 휴즈(F1 및 F3)는 단절되고, 제1 및 제3 전압 발생기(VG0 및 VG2)의 휴즈(F0 및 F2)는 단절되지 않는다.

어드레스가 상술한 방식으로 휴즈(F0 내지 F3)에 설정되는 경우, 전원이 시스템에 인가되면, 이진 논리 레벨을 갖는 전압이 설정 어드레스의 각 열의 비트 정보, 특히 각 휴즈(F0 내지 F3)의 상태(단절되었는가 단절되지 않았는가)에 따라 전압 발생기(VG0 내지 VG3)로부터 발생된다.

이제, 전압 발생기(VG0 내지 VG3)의 동작이 제2도의 타이밍도를 참조하여 설명된다. 전원이 인가되면, 먼저 L레벨의 예비 충전 제어 신호(PC-)가 예비 충전 제어 단자(16)에 입력된다. 이 예비 충전 제어 신호(PC-)는 메모리 제어 회로 내에서 형성될 수도 있고 외부에서 발생될 수도 있다. 예비 충전 제어 신호(PC-)가 인가되면, 각 전압 발생기(VGi) 내의 p형 MOS 트랜스퍼 게이트(PMi)가 계속적으로 동작하고 노드(NDi)는 게이트(PMi)를 경유하여 V0+ 전원 전압에 의해 H 레벨 전압으로 충전된다. 다음으로 H 레벨 방전 제어 신호(DC)가 방전 제어 단자(16)에 입력된다. 이 방전 제어 신호(DC) 또한 메모리 제어 시스템 내에서 발생될 수도 있고, 외부에서 발생될 수도 있다. 이 방전 제어 신호(DC)가 인가되면, 각 전압 발생기(VGi) 내의 n형 MOS 트랜스퍼 게이트(NMi)가 동작한다.

결과적으로, 휴즈(Fi)가 단절되지 않으면, 노드(NDi)는 게이트(NMi) 및 휴즈(Fi)를 경유하여 L 레벨 전압으로 방전된다. 노드(NDi)가 L 전압 레벨이 되면, 반전 회로(IVi)의 출력 단자(QEi)는 H레벨로 된다. 이 출력 단자(QEi)가 H 레벨이 되면, 방전 제어 신호(DC)가 단절되고, 그 상태로 n형 MOS 트랜스퍼 게이트(NMi)의 온 상태 및 p형 MOS 트랜스퍼 게이트(PMi)의 온 상태가 유지되고, 이렇게 하여, 노드(NDi)의 전압(L 레벨)과 출력 단자(QEi)의 전압(H 레벨)이 래치된다.

그러나, n형 MOS 트랜스퍼 게이트(NMi)가 방전 제어 신호(DC)에 기인하여 온 상태가 되어도, 휴즈(Fi)가 단절되어 있으면, 방전 회로가 형성되지 않아서 노드(NDi)는 H레벨 전압으로 유지된다. 노드(NDi)가 H 레벨 전압 상태일 때 반전 회로(IVi)의 출력 단자(QEi)는 L레벨에 있다. 반전 회로(IVi)의 출력 단자(QEi)가 L레벨에 있는 상태에서 방전 제어 신호(DC)가 단절된 후에, n형 MOS 트랜스퍼 게이트(NMi)는 온 상태로 가정하고, p형 MOS 트랜스퍼 게이트(PMi)는 온 상태로 가정한다. 이렇게 하여, 노드(NDi)의 전압 (H 레벨)과 출력 단자(QEi)의 전압(L레벨)이 래치된다.

이 방법에서, 전원이 시스템에 인가될 때, 출력 단자(QEi)는 휴즈(Fi)가 단절되어 있으면 전압 발생기(VGi)로부터 L레벨로 발생되고, 휴즈(Fi)가 단절되어 있지 않으면 H레벨로 발생된다. 제1도에 도시된 실시예에서, 어드레스 (“1010”)은 프로그램되어서 제2 및 제4 전압 발생기(VG1 및 VG3)의 휴즈(Fi)는 단절되어 있고, 제1 및 제3 전압 발생기(VG0 및 VG2)는 단절되어 있지 않다. 결과적으로, L레벨 전압은 제2 및 제4열의 전압 발생기(VG1 및 VG3)의 출력 단자(QE1 및 QE3)로부터 각각 발생되고, H레벨 전압은 제1 및 제3열의 전압 발생기(VG0 및 VG2)의 출력 단자(QE0 및 QE2)로부터 각각 발생된다. 그래서, 제1 내지 제4 전압 발생기(VG0 내지 VG3) 모두로부터 설정 어드레스(“1010”)를 갖는 열 의 비트들이 반전되고 4 비트 어드레스(“0101”)이 발생된다.

선택적 어드레스가 휴즈 디코더 내에 설정(프로그램)될 때에 전압 발생기(VGa)의 휴즈(Fa)는 단절된다. 전압 발생기(VGa)는 예비 충전 제어 신호(PC-)와 방전 제어 신호(DC)와 관련하여 상기 제1 내지 제4 전압 발생기(VG0 내지 VG3)들과 똑 같이 동작한다. 결과적으로, 제1도에 도시된 바와 같이, 어드레스(“1010”)가 휴즈들(F0 내지 F3)내에 설정되면, 휴즈(Fa)는 단절되고, 전압 레벨 L은 전압 발생기(VGa)의 출력 단자(QEa)로부터 발생된다. 따라서, H레벨의 전압은 반전 회로 (15)를 통해 인에이블 신호로서 NAND 게이트(12)에 전달된다. 이러한 방식에 있어서, 전압 발생기(VGa)의 휴즈(Fa)가 단절되면, NAND 게이트(12)는 인에이블되므로, NAND 게이트(12)의 출력 전압은 배타적 OR 게이트(EX0 내지 EX3)들의 출력 전압들과 NAND 게이트(12)의 출력 전압들의 논리 곱에 의해 결정된다.

이러한 전압 발생기(VGa)의 기능에 대해 특정 의미를 갖는 어드레스는 어드레스(“0000”)이다. 특히, 휴즈(F0 내지 F3) 전부가 단절되지 않으면, 어드레스(“0000”)가 휴즈 디코더 내에서 프로그램되는 지의 여부가 구별되지 않는다. 결과적으로, 전압 발생기(VGa)가 설정되지 않고 다른 어드레스도 설정되지 않으면, 입력 어드레스 신호(Arow)는 어드레스(“0000”)를 나타내므로, 어드레스 일치 신호(CO-)가 발생되는데, 이것은 바람직하지 않다. 이 점에 관해서는, 어드레스가 휴즈 디코더 내에서 설정되지 않으면, 휴즈(Fa)는 단절되지 않고, H 레벨의 전압이 전압 발생기(VGa)의 출력 단자(QEa)로부터 발생되며, 따라서 NAND 게이트(12)는 반전 회로(15)를 통해 디스에이블 상태로 유지된다. 결과적으로, 어드레스(“0000”)를 나타내는 어드레스 신호(Arow)가 입력되더라도, 어드레스 일치 신호(CO-) (L레벨)이 출력될 위험은 더 이상 없다. 그 결과로, 어드레스(“0000”)가 설정되면, 휴즈(Fa)는 앞서 언급한 방식으로 단절되며, 전압 레벨 L이 전압 발생기(VGa)의 출력 단자(QEa)로부터 발생되고 NAND 게이트(12)가 인에이블된다. 따라서, 어드레스(“0000”)를 나타내는 어드레스 신호(Arow)가 입력되면, 반드시 어드레스 일치 신호(CO-)가 출력된다.

다음에, 휴즈 디코더의 동작이 입력 어드레스 신호(Arow)와 관련하여 설명된다. 어드레스 신호(Arow)의 제4열의 비트(A3), 제3열의 비트(A2), 제2열의 비트(A1) 및 제1열의 비트(A0)들은 어드레스 입력 단자(IN3, IN2, IN1 및 IN0) 내로 입력된다. 제4열의 비트(A3)는 제4배타적 OR 게이트(EX3)의 입력 단자들 중 한 입력 단자에 존재하고, 제4 전압 발생기(VG3)의 출력 단자(QE3)로부터의 L레벨의 전압은 제4 배타적 OR 게이트(EX3)의 다른 입력 단자에 연속적으로 존재한다. 제3열의 비트(A2)는 제3 배타적 OR 게이트(EX2)의 입력 단자들 중 한 입력 단자에 존재하고, 제3 전압 발생기(VG2)의 출력 단자(QE2)로부터의 H레벨의 전압은 제3 배타적 OR 게이트(EX2)의 다른 입력 단자에 연속적으로 존재한다. 제2열의 비트(A1)는 제2 배타적 OR 게이트(EX1)의 입력 단자들 중 한 입력 단자에 존재하고, 제2 전압 발생기(VG1)의 출력 단자(QE1)로부터의 L레벨의 전압은 제2 배타적 OR 게이트(EX1)의 다른 입력 단자에 연속적으로 존재한다. 제1열의 비트(A0)는 제1 배타적 OR 게이트(EX0)의 입력 단자들 중 한 입력 단자에 존재하고, 제3 (원문에서는; 제1) 전압 발생기(VG0)의 출력 단자(QE0)로부터의 H레벨의 전압은 제1 배타적 OR 게이트(EX0)의 다른 입력 단자에 연속적으로 존재한다.

결과적으로, 어드레스 신호(Arow)가 어드레스(“1010”)를 나타낼 때만, 특히 제4열의 비트(A0)가 H레벨이고, 제3열의 비트(A2)가 L레벨이며, 제2열의 비트(A1)이 H레벨이고, 제1열의 비트(A0)가 L레벨일 때, 배타적 OR 게이트(EX3 내지 EX0)의 출력 전압들 전부는 H레벨로 되고, 4-입력 NAND 게이트(10)의 출력 전압은 L레벨로 된다. 입력 어드레스 신호(Arow)가 어드레스(“1010”)를 나타내지 않으면, 배타적 OR 게이트(EX3 내지 EX0)들의 출력 전압들 중 하나 이상의 출력 전압은 L레벨로 되고, 4-입력 NAND 게이트(10)의 출력 전압은 H레벨로 된다. 4-입력 NAND 게이트(10)의 출력 전압이 L레벨로 되면, 반전 회로(14)의 출력은 H레벨로 되고, L레벨의 어드레스 일치 신호(CO-)는 NAND 게이트(12)의 출력 단자에 의해 발생된다.

상기와 같은 방식에 있어서, 전원이 이러한 실시예의 휴즈 디코더에 인가되면, 전압 발생기(VG0 내지 VG3) 각각은 어드레스의 각각의 열의 비트 정보에 따라 H 또는 L레벨의 전압을 발생시키고, 특히 휴즈(F0 내지 F3) 각각은 단절되거나 단절되지 않으며, 특정 레벨의 전압은 전원이 차단될 때까지 일정하게 발생된다. 따라서, 배타적 OR 게이트(EX0 내지 EX3)들은 입력 어드레스 신호(Arow)의 각각의 열의 비트들의 전압 레벨들을 각각의 행에 대응하는 전압 발생기(VG0 내지 VG3)측으로부터의 전압 레벨들 각각에 비교하며, 열들 전부가 부합되면, NAND 게이트(10)의 출력 전압이 L레벨로 되고, L레벨의 어드레스 일치 신호(CO-)는 NAND 게이트(12)의 출력부로부터 발생된다.

이러한 실시예의 휴즈 디코더에 있어서, 휴즈(F0 내지 F3)는 입력 어드레스 신호의 각각의 열의 비트 정보에 기초하여 전류를 선택적으로 통과시키기 위해 수동 소자들로서 동작할 뿐만 아니라, 설정 어드레스의 비트들 각각의 정보에 따라 2진 논리 전압 레벨들을 결정하는 능동 소자들로서 동작한다. 결과적으로, 휴즈들의 수는 어드레스 내의 비트들의 수와 같다. 특히, 인에이블 휴즈(Fa)가 부가되면, 휴즈들의 수는 어드레스 비트들의 수보다 하나 많게 증가되지만, 그렇더라도 이들 수는 종래의 디바이스들에 사용된 수(어드레스 비트들의 수의 2배)보다는 더 적다. 이러한 실시예에서는, 어드레스 내의 비트들의 수는 예시적으로는 4이지만, 실제적으로는 보통 10이상이므로, 이 실시예에서는 휴즈들의 수는 종래의 휴즈 디코더들에 필요한 20개의 휴즈들에 비해 11개이면 충분하다. 따라서, 제조 가격은 낮춰지고, 생산성은 단절된 휴즈들의 수를 반감시킴으로써 향상된다. 이 외에도, 입력 어드레스 신호는 정규 어드레스 신호로만 되고, 권선 수 또는 폭은 논리적 반전 어드레스 신호가 필요하지 않기 때문에 1/2로 감소될 수 있다.

이 외에도, 입력 어드레스 신호(Arow)가 존재하면, 배타적 OR 게이트(EX0 내지 EX3)들과 NAND 게이트(10) 등으로 구성되는 논리 회로가 전압 발생기(VG0 내지 VG3)의 각각의 전압 레벨들과, 입력 어드레스 신호의 각각의 열의 비트들에 대한 전압 레벨들을 비교하고, 이에 의해 디코딩 결과가 즉시 출력된다. 따라서, 방전과 예비 충전은 짧은 주기의 정교한 타이밍으로 실행되기 때문에 타이밍 제어 회로는 종래의 디바이스들에 비해 필요하지 않다. 이 외에도, 디바이스가 2진 정보 프로세싱으로 디코딩을 수행하는 논리 회로로 구성되기 때문에, 제조 공정, 온도, 전압 등으로 인한 나쁜 영향의 요인은 거의 없다.

더욱이, 디코딩 결과가 전압 발생기(VG0 내지 VG3)로부터의 각각의 전압 레벨들과, 입력 어드레스 신호의 각각의 열의 비트들에 대한 전압 레벨들의 비교에 의해 디코딩 결과가 즉시 출력되도록 회로가 구성되기 때문에, 디코딩 결과는 상이한 메모리 어드레스 신호가 동시에 입력될 때에도 동시에 출력될 수 있다. 결과적으로, 이러한 실시예의 휴즈 디코더가, 판독측과 기입측에서 메모리 공정이 동시에 발생되는 영상 메모리에 사용되면, 제3도에 도시된 바와 같이, 전압 발생기(VG0 내지 VG3) 중 하나만이 사용된다.

상기 실시예에서, 휴즈 디코더에 입력된 메모리 어드레스 신호가 행 어드레스 신호였더라도, 이에 국한될 필요는 없다. 신호는 중복 회로의 구조에 의존하는 열 어드레스이거나, 행 어드레스와 열 어드레스의 조합인 어드레스 신호일 수 있다. 이 외에도, 상기 실시예는 휴즈들을 사용하는 결함 메모리를 구제하기 위한 디코더를 포함하였더라도, 본 발명은 휴즈들 보다는 비휘발성 소자들이 사용되는 디코더로 구성될 수도 있다.

상술한 바와 같이, 본 발명은 결함 메모리 셀들을 구제하는 디코더를 제공하는데, 여기에서 결함 메모리 셀들의 어드레스의 각각의 열의 비트 정보에 대응하는 2진 논리 레벨들을 갖는 전압들이 전압 발생 수단에 의해 발생될 때에 디코딩 결과가 나타나고, 입력 어드레스 신호의 각각의 열의 비트들의 전압 레벨들은 전압 발생 수단으로부터의 각각의 열에 대응하는 전압들의 레벨들과 비교된다. 이러한 수단에 의해, 결함 메모리 셀들을 구제하는 고신뢰, 고집적 디코더는 고속으로 동작될 수 있도록 달성된다.

Claims

결함 메모리 셀을 구제하기 위한 디코더에 있어서, 복수의 전압 발생 회로-상기 각각의 전압 발생 회로는 결함 메모리 셀의 어드레스에 대한 비트 정보에 응답하여 선택적이고 영구적으로 설정될 수 있는 소자를 포함하며, 상기 전압 발생 회로는 상기 소자가 설정되었는지의 여부에 따라 출력신호를 발생시킴-; 상기 결함 메모리 셀의 상기 어드레스 및 상기 전압 발생 회로의 상기 출력 신호가 일치하는 경우에 어드레스 일치 신호를 발생시키는 어드레스 확인 회로; 상기 전압 발생 회로를 충전하는 예비 충전 제어 신호를 발생시키는 충전 수단; 및 특정 노드에서 상기 소자의 상태에 기초하여 상기 전압 발생 회로를 선택적으로 방전시키는 방전 제어 신호를 발생시키는 방전 수단을 포함하는 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 소자는 휴즈인 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 전압 발생 회로의 상기 출력 신호는 상기 방전 제어 신호가 더 이상 공급되지 않을 때 래치되는 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 디코더는 추가의 전압 발생 회로를 더 포함하고, 상기 추가의 전압 발생 회로의 상기 소자가 설정되는 경우에만, 상기 결함 메모리 셀의 상기 어드레스가 0000일 때 상기 어드레스 일치 신호가 송신되는 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 결함 메모리 셀의 상기 어드레스는 행 어드레스인 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 결함 메모리 셀의 상기 어드레스는 열 어드레스인 것을 특징으로 하는 디코더.
제1항에 있어서, 상기 결함 메모리 셀의 상기 어드레스는 행 어드레스 및 열 어드레스의 조합인 것을 특징으로 하는 디코더.