KR100558056B1 - 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법 - Google Patents

리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법 Download PDF

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Abstract

내부에 퓨즈의 단락 여부로서 페일 워드라인 어드레스들이 기록되며, 어드레스를 입력받으며, 리던던시 신호 및 노멀 워드라인 단속 신호를 출력하는 퓨즈 제어 회로; 상기 리던던시 신호를 입력받아 지정된 리던던시 워드라인을 활성화시키는 리던던시 워드라인 제어부; 및 워드라인 어드레스를 입력받으며, 입력받은 어드레스에 해당하는 워드라인을 활성화시키며, 상기 노멀 워드라인 단속 신호에 의해 가동/정지되는 노멀 워드라인 제어부를 포함하는 반도체 메모리 소자에 있어서,
상기 노멀 워드라인 단속 신호는, 프리차지 구간 또는 상기 기록된 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력될 때 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력될 때 제2 논리상태(하이)를 가지며,
상기 리던던시 신호는, 상기 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태(로우)를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태(하이)를 가지는 것을 특징으로 한다.
리던던시, 페일 워드라인, 교체, DRAM, 퓨즈 회로

Description

리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리 소자 및 이를 이용한 리던던시 수행 방법{REDUNDANCY FUSE CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE COMPRISING IT AND REDUNDANCY OPERATING METHOD}
도 1은 종래기술에 의한 반도체 메모리 소자의 리던던시 구조를 도시한 블록도,
도 2는 도 1의 리던던시 구조의 퓨즈 제어 회로 및 리던던시 제어 회로의 구조를 도시한 세부 블록도,
도 3은 도 2의 퓨즈 박스의 회로 구조를 도시한 세부 회로도,
도 4는 본 발명에 따른 반도체 메모리 소자의 리던던시 구조를 도시한 블록도,
도 5는 도 4의 리던던시 구조의 퓨즈 제어 회로 및 리던던시 제어 회로의 구조를 도시한 세부 블록도,
도 6은 도 5의 퓨즈 박스의 회로 구조를 도시한 세부 회로도,
도 7은 도 5의 타이밍 제어부의 논리 구조를 도시한 논리 회로도,
도 8은 도 6의 리던던시 신호 생성부의 논리 구조를 도시한 논리 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 퓨즈 제어 회로 120 : 퓨즈 박스
140 : 리던던시 신호 생성부 160 : 타이밍 제어부
180 : 노멀 워드라인 단속부 200 : 워드라인 제어 회로
220 : 노멀 워드라인 제어부 240 : 리던던시 워드라인 제어부
본 발명은 반도체 메모리 소자에 있어서, 오류가 있는 메모리셀을 교체하기 위한 구조 및 그 방법에 관한 것이다.
반도체 메모리 소자는 코어 영역의 메모리 셀 중 오류가 있는 것을 교체하기 위하여 소자의 소정영역에 리던던시 셀을 구비하고 있다. 도 1은 종래기술에 따른 반도체 메모리 소자의 리던던시(redundancy)를 위한 워드라인 제어 경로 구성들을 나타낸 것이며, 도 2는 도 1의 구성블록들 중 퓨즈 제어부(500) 및 워드라인 제어부(600)를 보다 상세히 나타낸 것이며, 도 3은 도 2의 구성 중 하나의 퓨즈 박스에 대한 구체적인 회로구조를 나타낸 것이다.
이하, 종래기술에 따른 리던던시 과정을 설명하겠다.
종래기술에 따른 리던던시 방법은 제조한 메모리 소자에 대한 테스트 수행 결과 어느 하나의 메모리 셀에 오류(fail)가 존재하는 경우, 오류가 있는 셀 뿐만 아니라 동일한 뱅크 내에서 오류 있는 셀(이하, 페일 셀이라 칭함)과 워드라인 어 드레스가 일치하는 모든 메모리 셀들을 교체한다. 즉, 오류 있는 워드라인 전체를 불활성화시키고, 여분의 워드라인으로 교체한다. 이를 위해 도 2의 퓨즈 제어부를 구성하는 퓨즈 박스(520) 각각에는 페일 셀이 존재하는 워드라인을 가리키는 워드라인 어드레스가 기록된다. 한편, 퓨즈 제어부에 기록된 페일 워드라인에 대한 어드레스를 페일 워드라인 어드레스라 칭하며, 페일 셀이 존재하는 워드라인을 교체하는 여분의 워드라인을 리던던시 워드라인이라 칭한다.
도 3의 퓨즈 박스(520)에 페일 워드라인 어드레스의 기록은 퓨즈의 절단여부로 수행된다. 도시한 퓨즈 박스(520)는 워드라인을 가리키는 어드레스로 Lax2 ~ LaxC까지 11비트를 사용하는데, 각 1비트자리마다 '0'과 '1'을 표시하는 2개의 퓨즈를 가진다. 페일 워드라인 어드레스가 기록되지 않은 퓨즈 박스에는 모든 퓨즈가 연결되어 있으며, 페일 워드라인 어드레스를 기록은 각 자리를 담당하는 2개의 퓨즈 중 하나를 그 자리의 비트값에 따라 절단하는 과정을 모든 자리에 대하여 수행함으로써 이루어진다.
어드레스 입력의 관점에서 메모리 소자의 구동 구간을, 어드레스 버스가 활성화 되어 어드레스가 입력되는 시간 구간(이하, 어드레싱 구간이라 약칭함)과, 어드레스 버스가 불활성화 되는 어드레스 버스 프리차지 구간(어드레싱 불활성화 구간이며, 정확한 표현은 아니지만 이하 프리차지 구간으로 약칭함)으로 구분할 수 있다.
어드레스 버스에 어드레스 데이타가 실리지 않는 시간구간 도중에 짧은 시간동안 리셋 신호(Bact)가 '로우'로 활성화된다. '로우' 활성화된 리셋 신호(Bact)는 모스트랜지스터(P30)를 턴온시켜 a노드를 '하이'상태로 천이시킨다. 도시하지는 않았지만 a노드의 논리상태를 유지시키기 위한 래치가 존재하여, 모스트랜지스터(P30)가 턴오프된 후에도 a노드는 계속 '하이'상태를 유지한다.
페일 워드라인 어드레스가 기록된 퓨즈 박스에, 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력되면, 도시한 22개의 엔모스트랜지스터 중 하나 이상 턴온되어 a노드는 '로우'상태로 천이되며, 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되면 a노드는 그대로 '하이'상태를 유지한다. 따라서, a노드는 프리차지 구간에서는 '하이'상태, 기록된 페일 워드라인 어드레스가 입력되는 구간에서는 '하이'상태, 다른 어드레스가 입력되는 구간에서는 '로우'상태로 된다.
리던던시 워드라인으로 교체 동작이 발생하는 비정상적인 상황이 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간이며, 프리차지 구간 및 다른 어드레스가 입력되는 구간은 정상적인 상황이다. 비정상적인 상황에서만 구별되는 논리상태를 가지는 신호를 출력하는 것이 바람직한데, a노드의 논리상태는 그렇지 못하다. 종래기술에서는 이를 시정하기 위해 논리상태 조절부(525)를 구비하여, 프리차지 구간에서는 '하이'상태, 기록된 어드레스가 입력되는 구간에서는 '로우'상태, 기록되지 않은 어드레스가 입력되는 구간에서는 '하이'상태가 되는 hitz신호를 출력한다.
도 2의 각 퓨즈 박스에서 출력되는 Hitz신호들은 각 리던던시 신호 생성부(540)에서 적절하게 타이밍을 조절하여 리던던시 신호(xhitz)로서 출력된다. 노멀 워드라인 단속부(580)는 Hitz신호들을 합산하여 합산값이 최대값인 경우에는 노멀 워드라인 단속 신호(sum)를 '하이'로 출력하며, 최대값이 아닌 경우에는 노멀 워드라인 단속 신호(sum)를 '로우'로 출력한다.
리던던시 신호(xhitz)는 리던던시 워드라인 제어부(640)로 입력되어, 리던던시 워드라인에 각각 하나씩 할당되며, 할당된 리던던시 워드라인의 활성화 여부를 결정한다. 노멀 워드라인 단속 신호(sum)가 '하이'이면 노멀 워드라인 제어기가 구동되며, 노멀 워드라인 단속 신호(sum)가 '로우'이면 노멀 워드라인 제어기가 동작을 정지한다.
노멀 워드라인 단속 신호(sum)는 프리차지 구간에서 '하이'상태, 페일 워드라인 어드레스가 입력되는 구간에서는 '로우'상태, 페일 워드라인 어드레스와 다른 어드레스가 입력되는 구간에서는 '하이'상태를 유지한다. 그런데, 프리차지 구간에서 출력된 '하이'로 인해 노멀 워드라인 제어부(620)가 활성화되어 해당 워드라인을 활성화시키면, 리던던시 워드라인을 활성화시켜야 되는 구간에서 페일 워드라인도 동시에 활성화될 수 있는 위험이 존재하게 된다. 종래기술에서는 상기 위험을 방지하기 위해, 워드라인 제어부로 입력되는 워드라인 어드레스 중 일부를 프리차지 구간 만큼 입력을 지연시킨다. 이를 위한 구성이 도 2의 지연부(630)이다.
그런데, 상기와 같은 종래기술의 경우, 리던던시 워드라인이 아닌 정상적인 워드라인에 액세스할 때도 항상 지연부(630)를 경유하여 어드레스가 입력되므로, 정상적인 워드라인에 대한 어드레싱이 불필요하게 항상 지연되고 있다는 문제점이 있었다. 일반적인 메모리 소자에서는 개수가 적은 리던던시 워드라인 보다 개수가 많은 정상적인 워드라인을 디코딩하는데 시간이 더 지연되는 바, 상기 문제점은 더 욱 심각해졌다.
또한, 도 3에 도시한 논리상태 조정부(525)의 경우, 프리차지 구간인지 여부를 판단하기 위해 Lax2 어드레스를 사용하였는데, 모든 퓨즈 박스에서 동일한 Lax2어드레스를 동일하게 프리차지 구간여부 판단을 위해 사용하기 때문에, Lax2어드레스 라인에 대하여 부하가 너무 많이 걸리게 되는 문제점도 있었다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 워드라인 어드레싱 경로상의 지연을 방지하는 리던던시 구조를 가진 반도체 메모리 소자 및 리던던시 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 어드레스 라인상에 과부하가 걸리게 되는 것을 방지할 수 있는 리던던시 구조를 가진 반도체 메모리 소자 및 리던던시 방법을 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 리던던시 워드라인과 노멀 워드라인이 동시에 활성화되는 것을 방지할 수 있는 리던던시 구조를 가진 반도체 메모리 소자 및 리던던시 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 내부에 퓨즈의 단락 여부로서 페일 워드라인 어드레스들이 기록되며, 어드레스를 입력받으며, 리던던시 신호 및 노멀 워드라인 단속 신호를 출력하는 퓨즈 제어 회로; 상기 리던던시 신호를 입력받아 지정된 리던던시 워드라인을 활성화시키는 리던던시 워드라인 제어부; 및 워드라인 어드레스를 입력받으며, 입력받은 어드레스에 해당하는 워드라인을 활성화시키며, 상기 노멀 워드라인 단속 신호에 의해 가동/정지되는 노멀 워드라인 제어부를 포함하는 반도체 메모리 소자에 있어서,
상기 노멀 워드라인 단속 신호는, 프리차지 구간 또는 상기 기록된 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력될 때 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력될 때 제2 논리상태(하이)를 가지며,
상기 리던던시 신호는, 상기 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태(로우)를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태(하이)를 가지는 것을 특징으로 한다.
상기 구조의 반도체 메모리 소자내에서 수행되는 리던던시 수행 방법은, 상기 퓨즈 박스에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 리던던시 검출 신호를 각 퓨즈 박스마다 출력하는 단계(S110); 상기 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 노멀 워드라인 인에이블 신호를 출력하는 단계(S120); 상기 리던던시 검출 신호 하나에 일대일 대응 하며, 프리차지 구간에서는 제2 논리상태(하이)를 가지며, 프리차지 구간이 아닌 구간에서는 대응되는 상기 리던던시 검출 신호와 동일한 논리상태를 가지는 리던던시 신호를 출력하는 단계(S130); 상기 S120 단계에서 노멀 워드라인 인에이블 신호가 제2 논리상태(하이)이면 입력된 어드레스에 해당하는 노멀 워드라인을 활성화시키는 단계(S140); 및 상기 S130 단계에서 어느 한 리던던시 신호가 제1 논리상태(로우)가 되면, 그 리던던시 신호에 대응하는 리던던시 워드라인을 활성화시키는 단계(S150)를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예)
도 4에 도시한 본 실시예의 반도체 메모리 소자는, 엑세스할 위치를 가리키 는 어드레스를 입력받아 리던던시 신호 및 노멀 워드라인 단속신호를 출력하는 퓨즈 제어 회로(100)와, 상기 어드레스 및 리던던시 신호(Xhitz), 노멀 워드라인 단속신호(sum)를 입력받아 상기 어드레스의 입력에 대응하여 적절한 워드라인을 활성화시키는 워드라인 제어 회로(200)를 포함한다.
상기 퓨즈 제어 회로(100)는 내부에 페일 워드라인 어드레스들을 기록하고 있는데, 우선 리셋 신호(Bact)를 입력받아 내부 상태 및 출력값들을 초기화한 후, 어드레스를 입력받는다. 입력받은 어드레스가 내부에 기록된 페일 워드라인 어드레스 중 하나와 일치하면 리던던시 신호들(Xhitz<0:n-1>) 중 하나를 활성화시킨다.
리던던시 신호들(Xhitz<0:n-1>)은 다수개의 출력라인을 통해 출력되는데, 각 출력라인은 기록된 페일 워드라인 어드레스 하나와 대응하여, 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되면 대응되는 출력라인의 리던던시 신호(Xhitz)만이 활성화된다. 상기 워드라인 제어 회로(200)는 페일 워드라인 어드레스들 중 하나와 동일한 어드레스가 입력되면 리던던시 워드라인을 활성화시키고, 페일 워드라인 어드레스 모두와 다른 어드레스(이하, 노멀(normal) 어드레스라 칭함)가 입력되면 일반적인 노멀 워드라인을 활성화시킨다.
뱅크 제어부(320), 어드레스 래치부(340) 및 프리디코더(360)는 종래의 반도체 메모리 소자의 구성과 동일하다. 상기 뱅크 제어부(320)는 리드/라이트 등 메모리 셀에 엑세스가 필요한 명령이 입력되면, 리셋 신호(Bact)를 출력하여 퓨즈 제어 회로(100)가 어드레스를 입력받을 수 있도록 리셋시킨다. 상기 어드레스 래치부(340)는 코어 구성요소들의 동작 타이밍과 어드레스 입력 타이밍을 맞추기 위한 것이며, 상기 프리디코더(360)는 전체(full) 어드레스를 각 구성요소들에 필요한 부분 어드레스로 디코딩하여 출력한다. 본 실시예의 퓨즈 제어 회로(100) 및 워드라인 제어 회로(200)에는 워드라인 어드레스만이 사용되는 것이 일반적이다.
도 5는 상기 퓨즈 제어 회로(100) 및 워드라인 제어 회로(200)의 세부 블록 구조를 도시한 것이다. 도시한 퓨즈 제어 회로(100)는, 퓨즈의 절단 형태를 이용하여 페일 워드라인 어드레스를 기록하고 있으며, 프리차지 구간과 기록된 페일 워드라인 어드레스가 입력되는 구간에서는 제1 논리상태(로우)를 가지며 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 리던던시 검출 신호를 출력하는 2개 이상의 퓨즈 박스(120); 2개 이상의 상기 리던던시 검출 신호를 입력받아 프리차지 구간여부를 표시하는 어드레싱 인에이블 신호(Hit_en)를 출력하기 위한 타이밍 제어부(160); 상기 퓨즈 박스(120) 중 하나에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지며, 노멀 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 노멀 워드라인 단속 신호(sum)를 출력하기 위한 노멀 워드라인 단속부(180); 및 상기 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태(로우)를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태(하이)를 가지는 리던던시 신호(Xhitz)를 출력하기 위한 리던던시 신호 생성부를 포함한다.
도시한 바와 같이, 퓨즈 제어 회로(100)는 다수개의 퓨즈 박스들(120)을 포함하는데, 상기 퓨즈 박스들(120) 각각에는 페일 워드라인 어드레스가 하나씩 기록 되며, 프리디코더(360)로부터 출력되는 어드레스(Add) 및 뱅크제어부(320)로부터 출력되는 리셋 신호(Bact)를 각각 입력받는다. 각 퓨즈 박스(120)는 자신에게 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되면 리던던시 검출 신호(Hitz)를 활성화시켜, 리던던시 신호 생성부 및 타이밍 제어부(160)로 출력한다.
리던던시 신호 생성부는 각 퓨즈 박스(120)마다 하나씩 할당되도록 구비된다. 도 5에서는 이해의 편의상 2개의 퓨즈 박스의 출력이 하나의 리던던시 신호 생성부 블록(140)으로 입력되도록 표현하였지만, 도 8에 도시한 바와 같이, 하나의 리던던시 신호 생성부 블록(140)은 2개의 독립된 리던던시 신호 생성부(150)로 이루어진다.
리던던시 검출 신호(Hitz<0:n-1>)는, 해당 퓨즈 박스(120)에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 어드레싱 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지고, 다른 어드레스가 입력되는 어드레싱 구간에서는 제2 논리상태(하이)를 가진다. 리던던시 신호(Xhitz<0:n-1>)는, 해당 퓨즈 박스(120)에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 어드레싱 구간에서는 제1 논리상태(로우)를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력되는 어드레싱 구간에서는 제2 논리상태(하이)를 가진다. 리던던시 신호 생성부(150)는 리던던시 검출 신호(Hitz)를 리던던시 신호(Xhitz)로 변환하는 역할을 수행한다.
타이밍 제어부(160)는 리던던시 신호 생성부(150)가 신호 변환(Hitz -> Xhitz)을 수행하도록 어드레싱 구간임을 표시하는 어드레싱 인에이블 신호(hit_en)를 공급한다. 타이밍 제어부(160)는 어드레싱 구간여부의 판단을 위해 2개의 퓨즈 박스(120)로부터 출력되는 리던던시 검출 신호(Hitz) 2개를 이용한다.
노멀 워드라인 단속부(180)는 모든 퓨즈 박스(120)의 리던던시 검출 신호들(Hitz<0:n-1>)을 입력받도록 연결되어 있으며, 이중 하나가 활성화되면 노멀 워드라인 단속 신호(sum)를 불활성화시킨다. 노멀 워드라인 단속부(180)는 리던던시 검출 신호(Hitz)들을 합산하여 합산값이 최대값인 경우에는 노멀 워드라인 단속 신호(sum)를 '하이'로 출력하며, 최대값이 아닌 경우에는 노멀 워드라인 단속 신호(sum)를 '로우'로 출력한다. 그런데, 리던던시 검출 신호(Hitz)는 프리차지 구간일때 페일 워드라인 어드레스 입력 구간과 동일한 논리 상태(로우)를 가지므로, 노멀 워드라인 단속 신호(sum)도 프리차지 구간과 페일 워드라인 어드레스 중 하나가 입력되는 구간에서는 '로우' 상태로 출력된다. 노멀 워드라인 단속부(180)의 세부 구조는 리던던시 검출 신호들(Hitz<0:n-1>)에 대한 합산기에 지나지 않으므로 설명을 생략한다.
워드라인 제어 회로(200)는 리던던시 워드라인 제어부(240)와 노멀 워드라인 제어부(220)로 구분된다. 리던던시 워드라인 제어부(240)는, 입력단은 상기 리던던시 신호 생성부와 하나씩 연결되며, 출력단은 리던던시 워드라인과 하나씩 연결되는 리던던시 워드라인 제어 유닛(242)을 상기 리던던시 신호 생성부(150)와 동일한 개수로 구비한다. 리던던시 워드라인 제어 유닛(242)은, 간단하게는 리던던시 신호가 입력되는 하나의 라인과 리던던시 워드라인을 활성화시키는 신호가 출력되는 하 나의 라인 사이에 위치하여 리던던시 신호를 리던던시 워드라인으로 패스시키는 버퍼 및/또는 패스게이트 다수개로 구현할 수도 있다.
노멀 워드라인 제어부(220)는 리던던시 기능이 없는 메모리 소자에서의 워드라인 제어부와 거의 동일하다. 노멀 워드라인 제어부(220)는 노멀 워드라인 단속 신호(sum)가 인에이블 되었을 때 활성화되어, 입력받은 어드레스에 해당하는 워드라인을 활성화시킨다. 노멀 워드라인 단속신호(sum)는 프리차지 구간 및 페일 워드라인 어드레스가 입력되는 구간에서 디스에이블되므로, 노멀 워드라인 제어부(220)는 페일 워드라인 어드레스 중 하나가 입력되는 구간에서만 활성화된다.
본 실시예의 퓨즈 박스(120)는 도 6에 도시한 바와 같은 구조를 가질 수 있다. 도시한 구조는 프리디코더(360)로부터 입력되는 어드레스 중 0번, 1번 자리(Lax0, Lax1)는 뱅크 지정용으로 사용되며, 워드라인 식별용으로 2번 자리부터 12번 자리까지(Lax2 ~ LaxC) 모두 11비트 어드레스가 사용되는 메모리 뱅크 구조에 본 발명의 사상을 적용한 것이다.
도시한 퓨즈 박스(120)는, 소스에 전원전압이 인가되며, 게이트에 외부의 리셋 신호가 입력되는 리셋 모스트랜지스터(P61); 입력되는 워드라인 어드레스의 자리수의 2배 만큼 구비되며, 상기 리셋 모스트랜지스터의 드레인에 각각 연결되는 퓨즈; 입력되는 워드라인 어드레스의 자리수 만큼 구비되며, 소스에 접지전압이 인가되며, 드레인이 퓨즈에 연결되며, 입력 어드레스의 1자리 비트값 및 그 반전값이 각각 게이트로 입력되는 퓨즈 모스트랜지스터쌍; 및 상기 리셋 모스트랜지스터의 드레인 전압을 입력받아 리던던시 검출 신호를 출력하는 인버터(INV61)를 포함한다.
하나의 어드레스 비트에 2개의 퓨즈 스위치 유닛이 할당되며, 할당된 어드레스 비트(Lax2)값은 하나의 퓨즈 스위치 유닛(FS)에 입력되며, 할당된 어드레스 비트(Lax2)의 반전값은 나머지 퓨즈 스위치 유닛(FSB)에 입력된다. 상기 구조에서 페일 워드라인 어드레스의 기록은 페일 워드라인 어드레스 각 자리마다 할당된 2개의 퓨즈 스위치 유닛(FS, FSB) 중 하나의 퓨즈를 절단함으로써 이루어진다. 기록은 페일 워드라인 어드레스가 입력될 때 턴온되는 퓨즈 스위치 유닛의 퓨즈를 절단하는 방식으로 수행된다.
본 발명의 사상에 따른 개선 전의 메모리 소자의 구조에 따라서는 적용을 용이하게 하기 위해, 2번 자리(Lax2)만 상기 설명과 같이 구현하고, 다른 자리는 상기 설명과 다소 상이하게 2자리씩 짝을 이루게 하고, 여기에 4개의 퓨즈 스위치 유닛을 할당하는 구현이 바람직할 수도 있다. 상기 구현의 경우에는 2비트의 값('00', '01', '10', '11') 마다 하나의 퓨즈 스위치 유닛이 할당되고, 페일 워드라인 어드레스를 기록하는 것은 4개의 퓨즈 스위치 유닛 중 하나의 퓨즈를 절단함으로써 이루어진다.
리셋 신호(Bact)는 각 어드레스가 입력되기 전에 '로우' 인에이블 펄스 형태로 퓨즈 박스(120)에 입력된다. '로우' 상태의 리셋 신호(Bact)는 리셋 모스트랜지스터(P61)를 턴온시켜 aa노드를 '하이' 전위로 만든다. 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되면, 턴온이 가능하였던 모든 퓨즈 스위치 유닛의 퓨즈가 절단되어, aa노드는 '하이' 전위를 가진다. 기록된 페일 워드라인 어드레스 와 다른 어드레스가 입력되면 적어도 하나 이상의 퓨즈 스위치 유닛이 턴온되어 aa노드는 '로우' 전위를 가진다. 따라서, aa노드 전위의 반전값인 리던던시 검출 신호(hitz)는 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 '로우' 상태(제1 논리상태)를 가지고, 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 '하이' 상태(제2 논리상태)를 가지게 된다. 상기 동작을 위해서는 다음 천이시까지 aa노드의 논리상태를 저장할 수 있는 버퍼링 수단을 더 포함할 수 있다. 간단하게는 리던던시 검출 신호(Hitz)를 출력하는 인버터(INV61)를 순환 연결 형태의 2인버터-래치로 구현하여 달성할 수 있다.
본 실시예의 타이밍 제어부(160)는 도 7에 도시한 바와 같은 구조를 가질 수 있다. 도시한 타이밍 제어부(160)는 2개 이상의 상기 퓨즈 박스로부터의 리던던시 검출 신호(Hitz<0>, Hitz<1>)를 입력받는 오아 게이트; 및 상기 오아 게이트의 출력 및 외부의 리셋 신호(Bact)를 입력받아 상기 어드레싱 인에이블 신호(Hit_en)를 출력하는 앤드게이트를 포함한다. 상기 오아 게이트는 하나의 낸드 게이트(NA71) 및 상기 낸드 게이트(NA71)로 입력되는 신호를 반전시키는 2개의 인버터(INV71, INV72)로 구현할 수 있고, 상기 앤드게이트는 하나의 낸드게이트(NA72) 및 하나의 인버터(INV75)로 구현할 수 있다. 또한, 타이밍 조절을 위한 인버터들(INV73, INV74)을 더 구비할 수도 있다.
도시한 타이밍 제어부(160)는 입력되는 2개의 리던던시 검출 신호(Hitz<0>, Hitz<1>) 중 하나 이상이 '하이'로 인에이블되면, 어드레싱 인에이블 신호(Hit_en)를 '하이'로 인에이블시킨다. 그러나, 낸드게이트(NA72)로 입력되는 리셋 신호(Bact)가 '로우'상태일 때는 어드레싱 인에이블 신호(Hit_en)는 '로우'상태로 디스에이블된다. 타이밍 제어부(160)는 어드레싱 구간에서는 리던던시 검출 신호(Hitz) 중 하나 이상 '하이'상태가 되며 프리차지 구간에서는 리던던시 검출 신호(Hitz)가 모두 '로우'상태가 되는 점을 이용하였다. 도 5에서는 타이밍 제어부(160)를 2개의 퓨즈 박스마다 하나씩 구비하여, 타이밍 오류 가능성을 최소화하였지만, 제작비용 절감을 위해 타이밍 제어부는 하나만 구현하고 하나의 타이밍 제어부로 모든 리던던시 신호 생성부를 제어하도록 구현할 수도 있다. 이 경우 하나의 타이밍 제어부가 출력하는 어드레싱 인에이블 신호(Hit_en)는 모든 리던던시 신호 생성부로 입력된다.
본 실시예의 리던던시 신호 생성부(150)는 도 8에 도시한 바와 같은 구조를 가질 수 있다. 도 8은 2개의 리던던시 신호 생성부(150)를 도시하고 있는 바, 하나의 리던던시 신호 생성부(150)는 리던던시 검출 신호(Hitz<0>)를 입력받는 인버터(INV81); 및 상기 인버터의 출력 및 어드레싱 인에이블 신호(Hit_en)를 입력받아 리던던시 신호(Xhitz<0>)를 출력하는 낸드게이트(NA81)를 포함한다. 상기 낸드게이트(NA81)가 출력하는 리던던시 신호(Xhitz<0>)는 어드레싱 인에이블 신호(Hit_en)가 디스에이블 되는 프리차지 구간에서는 '하이'상태가 되고, 리던던시 검출 신호(Hitz<0>)가 '하이'로 되는 페일 워드라인 어드레스와 다른 어드레스가 입력되는 어드레싱 구간에서는 '하이'상태가 되고, 리던던시 검출 신호(Hitz<0>)가 '로우'로 되는 기록된 페일 워드라인 어드레스가 입력되는 어드레싱 구간에서는 '로우'상태가 된다.
상기 구조의 반도체 메모리 소자내에서 수행되는 리던던시 수행 방법은, 상기 퓨즈 박스(120)에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 리던던시 검출 신호(Hitz)를 각 퓨즈 박스(120)마다 출력하는 단계(S110); 상기 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태(로우)를 가지며, 다른 어드레스가 입력되는 구간에서는 제2 논리상태(하이)를 가지는 노멀 워드라인 인에이블 신호(sum)를 출력하는 단계(S120); 상기 리던던시 검출 신호(Hitz) 하나에 일대일 대응하며, 프리차지 구간에서는 제2 논리상태(하이)를 가지며, 프리차지 구간이 아닌 구간에서는 대응되는 상기 리던던시 검출 신호(Hitz)와 동일한 논리상태를 가지는 리던던시 신호(Xhitz)를 출력하는 단계(S130); 상기 S120 단계에서 노멀 워드라인 인에이블 신호(sum)가 제2 논리상태(하이)이면 입력된 어드레스에 해당하는 노멀 워드라인을 활성화시키는 단계(S140); 및 상기 S130 단계에서 어느 한 리던던시 신호(Xhitz)가 제1 논리상태(로우)가 되면, 그 리던던시 신호(Xhitz)에 대응하는 리던던시 워드라인을 활성화시키는 단계(S150)를 포함하는 것을 특징으로 한다.
상기 S110 단계는 도 5에 도시한 다수개의 퓨즈 박스(120)에 의해 동시에 수행되며, 상기 S120 단계는 다수개의 리던던시 검출 신호(Hitz)를 입력받는 도 5에 도시한 노멀 워드라인 단속부(180)에 의해 수행된다. 상기 S120 단계에서는, 상기 S110단계에서 출력되는 리던던시 검출 신호(Hitz)들을 합산하여 최대값일때는 페일 워드라인 어드레스와 다른 어드레스가 입력되는 구간으로 판단하며, 최대값이 아닐때에는 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력되는 구간 또는 프리차지 구간으로 판단하는 방식으로 노멀 워드라인 단속 신호(sum)를 생성한다.
상기 S130 단계는, 2개의 상기 리던던시 검출 신호를 입력받아, 2개의 상기 리던던시 검출 신호가 모두 제1 논리상태(로우)이면 프리차지 구간으로 판단하여, 프리차지 구간이 아닌 구간에서 활성화되는 어드레싱 인에이블 신호를 출력하는 단계(S132); 및 상기 어드레싱 인에이블 신호의 불활성화 구간에서는 제2 논리상태(하이)를 가지며, 상기 어드레싱 신호의 활성화 구간에서는 상기 리던던시 검출 신호와 동일한 논리상태를 가지는 리던던시 신호를 출력하는 단계(S134)로 이루어진다. 상기 S132 단계는 도 7에 도시한 타이밍 제어부에 의해 수행되며, 상기 S134 단계는 도 5에 도시한 다수의 리던던시 신호 생성부에 의해 동시에 수행된다.
상기 S140 단계는 페일 워드라인 어드레스 중 하나와 일치하는 어드레스가 입력되는 어드레싱 구간인 경우에 수행되고, 상기 S150 단계는 모든 페일 워드라인 어드레스와 다른 어드레스가 입력되는 어드레싱 구간인 경우에 수행된다. 따라서, S140 단계와 S150 단계 중 하나가 택일적으로 수행된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다,
본 발명에 따른 리던던시 구조를 가진 반도체 메모리 소자를 실시함에 의해, 리던던시 워드라인 및 노멀 워드라인이 동시에 활성화되는 것을 방지하는 효과가 있다.
또한, 본 발명에 따라 노멀 어드레스가 입력될 때 워드라인 어드레싱 경로상의 지연을 방지할 수 있는 효과가 있다.
또한, 본 발명에 따라 어드레스 버스의 특정 라인에 과부하가 걸리는 것을 방지할 수 있는 효과가 있다.

Claims (20)

  1. 내부에 페일 워드라인 어드레스들이 기록되며, 입력 받은 어드레스가 페일 워드라인 어드레스와 동일함을 나타내는 리던던시 신호 및 노멀 워드라인 단속 신호를 출력하는 퓨즈 제어 회로;
    상기 리던던시 신호를 입력받아 지정된 리던던시 워드라인을 활성화시키는 리던던시 워드라인 제어부; 및
    워드라인 어드레스를 입력받으며, 입력받은 어드레스에 해당하는 워드라인을 활성화시키며, 상기 노멀 워드라인 단속 신호에 의해 가동/정지되는 노멀 워드라인 제어부를 포함하며,
    상기 노멀 워드라인 단속 신호는,
    프리차지 구간 또는 상기 기록된 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력될 때 제1 논리상태를 가지며, 노멀 어드레스가 입력될 때 제2 논리상태를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 리던던시 신호는,
    상기 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 퓨즈 제어회로는,
    각각 페일 워드라인 어드레스가 하나씩 기록되는 2개 이상의 퓨즈 박스를 더 포함하는 반도체 메모리 소자;
  4. 제3항에 있어서, 상기 퓨즈 박스는,
    소스에 전원전압이 인가되며, 게이트에 리셋 신호가 입력되는 리셋 모스트랜지스터;
    입력 어드레스의 자리수의 2배 만큼 구비되며, 상기 리셋 모스트랜지스터의 드레인에 각각 연결되는 퓨즈;
    입력 어드레스의 자리수 만큼 구비되며, 소스에 접지전압이 인가되며, 드레인이 퓨즈에 연결되며, 입력 어드레스의 1자리 비트값 및 그 반전값이 각각 게이트로 입력되는 퓨즈 모스트랜지스터쌍; 및
    상기 리셋 모스트랜지스터의 드레인 전압을 입력받아 리던던시 검출 신호를 출력하는 인버터
    를 포함하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 퓨즈 박스는,
    프리차지 구간 또는 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태를 가지고, 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태를 가지는 리던던시 검출 신호를 출력하며,
    상기 퓨즈 제어 회로는,
    상기 리던던시 검출 신호를 입력받아, 상기 리던던시 신호를 출력하는 리던던시 신호 생성부를 더 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서, 상기 퓨즈 제어 회로는,
    상기 리던던시 검출 신호를 입력받아 상기 노멀 워드라인 단속 신호를 출력하는 노멀 워드라인 단속부를 더 포함하는 반도체 메모리 소자.
  7. 제5항에 있어서, 상기 퓨즈 제어 회로는,
    2개 이상의 상기 퓨즈 박스로부터의 리던던시 검출 신호를 입력받아, 프리차지 구간 여부를 나타내는 어드레싱 인에이블 신호를 상기 리던던시 신호 생성부로 출력하는 타이밍 제어부를 더 포함하는 반도체 메모리 소자
  8. 제5항에 있어서, 상기 리던던시 신호 생성부는,
    상기 퓨즈 박스의 개수와 동일한 개수 구비되는 반도체 메모리 소자.
  9. 제8항에 있어서, 상기 리던던시 워드라인 제어부는,
    상기 리던던시 신호 생성부와 동일한 개수로 구비되고,
    입력단은 상기 리던던시 신호 생성부와 하나씩 연결되며,
    출력단은 리던던시 워드라인과 하나씩 연결되는 리던던시 워드라인 제어 유닛을 포함하는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 리던던시 워드라인 제어 유닛은,
    인에이블된 리던던시 신호를 입력받으면, 연결된 리던던시 워드라인을 활성화시키는 반도체 메모리 소자.
  11. 제7항에 있어서, 상기 리던던시 신호 생성부는,
    리던던시 검출신호를 입력받는 인버터; 및
    상기 인버터의 출력 및 상기 어드레싱 인에이블 신호를 입력받아 리던던시 신호를 출력하는 낸드 게이트
    를 포함하는 반도체 메모리 소자.
  12. 제7항에 있어서, 상기 타이밍 제어부는,
    2개 이상의 상기 퓨즈 박스로부터의 리던던시 검출 신호를 입력받는 오아 게이트; 및
    상기 오아 게이트의 출력 및 리셋 신호를 입력받아 상기 어드레싱 인에이블 신호를 출력하는 앤드게이트를 포함하는 반도체 메모리 소자.
  13. 퓨즈의 단절 형태로 페일 워드라인 어드레스가 기록되어 있으며, 프리차지 구간과 기록된 페일 워드라인 어드레스가 입력되는 구간에서는 제1 논리상태를 가지며, 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력되는 구간에서는 제2 논리상태를 가지는 리던던시 검출 신호를 출력하는 2개 이상의 퓨즈 박스;
    2개 이상의 상기 리던던시 검출 신호를 입력받아 프리차지 구간여부를 표시하는 어드레싱 인에이블 신호를 출력하기 위한 타이밍 제어부;
    상기 퓨즈 박스 중 하나에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태를 가지며, 노멀 어드레스가 입력되는 구간에서는 제2 논리상태를 가지는 노멀 워드라인 단속 신호를 출력하기 위한 노멀 워드라인 단속부; 및
    상기 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력될 때 제1 논리상태를 가지고, 프리차지 구간 또는 기록된 페일 워드라인 어드레스와 다른 어드레스가 입력될 때 제2 논리상태를 가지는 리던던시 신호를 출력하기 위한 리던던시 신호 생성부를 포함하는 리던던시 퓨즈 제어 회로.
  14. 제13항에 있어서, 상기 퓨즈 박스는,
    소스에 전원전압이 인가되며, 게이트에 리셋 신호가 입력되는 리셋 모스트랜지스터;
    입력 어드레스의 자리수의 2배 만큼 구비되며, 상기 리셋 모스트랜지스터의 드레인에 각각 연결되는 퓨즈;
    입력 어드레스의 자리수 만큼 구비되며, 소스에 접지전압이 인가되며, 드레인이 퓨즈에 연결되며, 입력 어드레스의 1자리 비트값 및 그 반전값이 각각 게이트로 입력되는 퓨즈 모스트랜지스터쌍; 및
    상기 리셋 모스트랜지스터의 드레인 전압을 입력받아 리던던시 검출 신호를 출력하는 인버터
    를 포함하는 리던던시 퓨즈 제어 회로.
  15. 제13항에 있어서, 상기 리던던시 신호 생성부는,
    리던던시 검출 신호를 입력받는 인버터; 및
    상기 인버터의 출력 및 어드레싱 인에이블 신호를 입력받아 리던던시 신호를 출력하는 낸드 게이트를 포함하는 리던던시 퓨즈 제어 회로.
  16. 제13항에 있어서, 상기 타이밍 제어부는,
    2개 이상의 상기 퓨즈 박스로부터의 리던던시 검출 신호의 반전값을 입력받는 오아 게이트; 및
    상기 오아 게이트의 출력 및 리셋 신호를 입력받아 상기 어드레싱 인에이블 신호를 출력하는 앤드게이트를 포함하는 리던던시 퓨즈 제어 회로.
  17. 페일 워드라인 어드레스가 하나씩 기록된 퓨즈 박스를 다수개 포함하는 반도체 메모리 소자내에서의 리던던시 수행 방법에 있어서,
    상기 퓨즈 박스에 기록된 페일 워드라인 어드레스와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태를 가지며, 다른 어드레스가 입력되는 구간에서는 제2 논리상태를 가지는 리던던시 검출 신호를 각 퓨즈 박스마다 출력하는 단계(S110);
    상기 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력되는 구간 및 프리차지 구간에서는 제1 논리상태를 가지며, 노멀 어드레스가 입력되는 구간에 서는 제2 논리상태를 가지는 노멀 워드라인 인에이블 신호를 출력하는 단계(S120);
    상기 리던던시 검출 신호 하나에 일대일 대응하며, 프리차지 구간에서는 제2 논리상태를 가지며, 프리차지 구간이 아닌 구간에서는 대응되는 상기 리던던시 검출 신호와 동일한 논리상태를 가지는 리던던시 신호를 출력하는 단계(S130);
    상기 S120 단계에서 노멀 워드라인 인에이블 신호가 제2 논리상태이면 입력된 어드레스에 해당하는 노멀 워드라인을 활성화시키는 단계(S140); 및
    상기 S130 단계에서 어느 한 리던던시 신호가 제1 논리상태가 되면, 그 리던던시 신호에 대응하는 리던던시 워드라인을 활성화시키는 단계(S150)
    를 포함하는 리던던시 수행 방법.
  18. 제17항에 있어서, 상기 S120 단계는,
    상기 S110단계에서 출력되는 리던던시 검출 신호들을 합산하여 최대값일때는 노멀 어드레스가 입력되는 구간으로 판단하며,
    최대값이 아닐때에는 페일 워드라인 어드레스 중 하나와 동일한 어드레스가 입력되는 구간 또는 프리차지 구간으로 판단하여 수행되는 리던던시 수행 방법.
  19. 제17항에 있어서, 상기 S130 단계는,
    2개의 상기 리던던시 검출 신호를 입력받아, 2개의 상기 리던던시 검출 신호 가 모두 제1 논리상태이면 프리차지 구간으로 판단하여, 프리차지 구간에서 디스에이블되는 어드레싱 인에이블 신호를 출력하는 단계(S132); 및
    상기 어드레싱 인에이블 신호의 디스에이블 구간에서는 제2 논리상태를 가지며, 상기 어드레싱 인에이블 신호의 인에이블 구간에서는 상기 리던던시 검출 신호와 동일한 논리상태를 가지는 리던던시 신호를 출력하는 단계(S134)
    를 포함하는 리던던시 수행 방법.
  20. 제17항에 있어서,
    상기 S140 단계 및 S150 단계는 택일적으로 수행되는 리던던시 수행 방법.
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