JP3691655B2 - メモリ集積回路の冗長メモリセルの制御方法とその回路、及びメモリ集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリ集積回路に係り、特にバーンインストレステストのための冗長メモリセルの制御方法とその回路に関するものである。
【従来の技術】
メモリ集積回路はデータを貯蔵するための多数のメモリセルを具備しており、メモリ容量が大きい。メモリ集積回路が最初に開発された以来目覚ましい発展を繰り返して、今は64[MBit]のメモリ容量を有する大容量のメモリ集積回路が量産されている。ところが、メモリ集積回路は、１つまたはその以上のメモリセルに欠陥が発見され場合には、使用できないため廃棄処分されるしかない。これはメモリ集積回路の製造コストの莫大な浪費となる。このような製造コストの浪費を低減するために、現在生産されているメモリ集積回路は冗長メモリセルを有している。１つまたは少数の通常のメモリセルに欠陥が発見される場合に、欠陥のあるメモリセルが冗長メモリセルに代替されるために、メモリ集積回路の製造コストが低減される。
図１は、従来のメモリ集積回路の冗長メモリセルの制御回路の回路図である。
図１を参照すれば、従来の冗長メモリセルの制御回路は、プリチャージイネーブル部11と、デコーディング部13と、冗長制御部15と、冗長イネーブル信号発生部17とを具備する。前記冗長イネーブル信号発生部17の出力端に冗長メモリセルアレー19が連結される。
前記プリチャージイネーブル部11はPMOSトランジスタであって、プリチャージイネーブル信号PPRE/(PPREの負論理信号)がアクティブの時にノードN1を電源電圧(Vcc)レベルにプリチャージさせる。前記電源電圧Vccは一般に、読出及び書込時は3.3ボルトであり、バーンインストレステスト時は5.5ボルトである。
前記デコーディング部13は多数個のヒューズF1乃至F2nと、前記ヒューズと同数のNMOSトランジスタM1乃至M2nで構成されている。前記NMOSトランジスタM1乃至M2nは、そのゲートに各々連結されたローアドレス信号RAi/RAiB（i=0,1,2…）の論理レベルによりその動作状態が決定される。
前記冗長制御部15は、ローアドレス信号RAi乃至RAiBを入力として冗長制御信号PREDEを発生し、１つのNANDゲート31と３つのインバータ33、34、35で構成される。
前記冗長イネーブル信号発生部17は、前記ノードN1の電圧と前記冗長制御信号PREDEを入力として冗長イネーブル信号REDを発生し、１つのNANDゲート41と１つのインバータ43で構成される。
前記冗長メモリセルアレー19は、前記冗長イネーブル信号REDの論理レベルにより動作状態が決定される。即ち、前記冗長イネーブル信号REDが論理ハイレベルならアクティブされ、論理ローレベルなら非活性化される。
図１に示された回路の動作を説明する。
【０００２】
普通のメモリセル(図示せず)のうち１つが不良なら、例えばローアドレスRA0に連結されたメモリセルが不良なら、前記NMOSトランジスタM1に連結されたヒューズF1は切断される。バーンインストレステストの時に、プリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、前記プリチャージイネーブル部11が活性化されるのでノードN1は電源電圧、例えば5.5ボルトでプリチャージされる。ノードN1がプリチャージされた状態でローアドレス信号RA0が論理ハイレベルにアクティブされると前記NMOSトランジスタM1はアクティブされるが、ノードN1はプリチャージ状態をそのまま保つ。
【０００３】
この際、前記冗長制御部15は論理ハイレベルの冗長制御信号PREDEを発生する。前記冗長制御信号PREDEが発生した時、前記ノードN1はプリチャージされた状態なので前記冗長イネーブル信号発生部17から発生される前記冗長イネーブル信号REDは論理ハイレベルにアクティブされる。それから、前記冗長メモリセルアレー19は活性化される。従って、ローアドレス信号RA0に連結されたメモリセルが不良の場合、前記冗長メモリセルアレー19が代わりに使われる。
前記ノードN1がプリチャージされた状態でもしローアドレスRA1信号が論理ハイになると、NMOSトランジスタM3が活性化されるのでヒューズF2を介してノードN1はディスチャージされる。この際、前記冗長制御部15は論理ハイレベルの冗長制御信号PREDEを発生する。前記冗長制御信号PREDEが論理ハイとなる時に、前記ノードN1はディスチャージされた状態なので、前記冗長イネーブル信号REDは論理ローレベルにインアクティブされる。前記冗長イネーブル信号REDがインアクティブされた状態なら、前記冗長メモリセルアレー19は非活性化される。
ところが、前記ノードN1がディスチャージされる際は、図２に示されたように(図２のＡ参照)、ディスチャージされる速度が遅い。ノードN1の電圧がディスチャージされる速度が遅い理由は、ノードN1にプリチャージされた電圧が5.5ボルトで高いからである。従って、前記ノードN1が論理ローレベルにディスチャージされない時点(図２のＰ１)で、前記冗長制御信号PREDEが論理ハイにアクティブされると、冗長イネーブル信号REDが論理ハイとなって前記冗長メモリセルアレー19が活性化される。冗長メモリセルアレー19が活性化されると、ローアドレスRA1に連結された普通のメモリセルに欠陥がないにも拘らず、バーンインストレステストから除外される問題点が発生することになる。バーンインストレステストから除外された普通のメモリセルは、その信頼性が保障されないためにいつ不良となるかわからない。よって、メモリ集積回路の全体の信頼性が低下する結果となる。
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、バーンインストレステスト時に冗長メモリセルの動作状態を正確に制御するためのメモリ集積回路の冗長メモリセルの制御方法とその回路、及びメモリ集積回路を提供するにある。
【０００４】
すなわち、本発明は、冗長メモリセルを有するメモリ集積回路をバーンインストレステストする際に、普通のメモリセルに欠陥が無いにも拘らず誤って普通のメモリセルが冗長メモリセルに代替されることにより、普通のメモリセルがバーンインストレステストから除外されることを防止しうる冗長メモリセルの制御方法とその回路、及びメモリ集積回路を提供する。
【課題を解決するための手段】
前記技術的課題を達成するために、本発明のメモリ集積回路の冗長メモリセルの制御回路は、ローアドレス信号に応答するデコーディング部と、前記デコーディング部に連結され、前記デコーディング部の出力をプリチャージさせるプリチャージイネーブル信号に応答するプリチャージイネーブル部と、前記ローアドレス信号とストレステスト時にアクティブされるストレス信号とを入力し、前記ローアドレス信号と前記ストレス信号とに応答して、信号マージンを制御するため前記ストレス信号のアクティブ時にはアクティブでない時の遅延よりもさらに遅延した冗長制御信号を発生する冗長制御部と、前記冗長制御部と前記デコーディング部とに連結され、前記冗長制御信号と前記デコーディング部の出力信号に応答して、冗長イネーブル信号を発生する冗長イネーブル信号発生部とを具備し、ストレステスト時には、前記プリチャージイネーブル部の出力端がディスチャージされてから、前記さらに遅延された冗長制御信号がアクティブされることを特徴とする。かかる構成により、特にバーンインストレステスト時の冗長メモリセルの動作状態が正確に制御され、メモリ集積回路の信頼性が向上する。
【発明の実施の形態】
以下、添付された図面に基づき本発明の望ましい実施の形態を詳しく説明する。
図３は、本実施の形態のバーンインストレステストのためのメモリ集積回路の冗長メモリセルの制御回路図である。
【０００５】
前記図３を参照すれば、本実施の形態の冗長メモリセルの制御回路は、プリチャージイネーブル部101と、デコーディング部103と、冗長制御部105及び冗長イネーブル信号発生部107とを具備し、前記冗長イネーブル信号発生部107の出力端に冗長メモリセルアレー109が連結される。
前記プリチャージイネーブル部101は、プリチャージイネーブル信号PPRE/に応答する。即ち、プリチャージイネーブル信号PPRE/が論理ローレベルになるとプリチャージイネーブル部101の出力端、即ちノードN1がプリチャージされる。
前記デコーディング部103は、ローアドレス信号RAi/RAiB(i=0、1、2、...)に応答してノードN1の電圧レベルを変える。例えば、ローアドレスRA1が論理ハイレベルにアクティブされると、ノードN1はディスチャージされてその電圧レベルが論理ローとなる。
前記冗長制御部105は、ローアドレス信号RAi/RAiB(i=0、1、2、...)とバーンイン信号BIに応答して、冗長制御信号PREDEを発生する。即ち、ローアドレス信号RAi/RAiB(i=0、1、2、...)のいずれかがアクティブされると、冗長制御信号PREDEはアクティブされる。
前記冗長イネーブル信号発生部107は、ノードN1の電圧と冗長制御信号PREDEとに応答して、冗長イネーブル信号REDを発生する。即ち、冗長制御信号PREDEが論理ハイにアクティブされる時、前記ノードN1がプリチャージされていると冗長イネーブル信号REDは論理ハイにアクティブされる。従って、前記冗長メモリセルアレー109は活性化される。前記冗長制御信号PREDEが論理ハイレベルにアクティブされる時、前記ノードN1がディスチャージされていると前記冗長イネーブル信号REDは論理ローレベルにインアクティブされる。従って、前記冗長メモリセルアレー109は非活性化される。前記冗長メモリセルアレー109がアクティブされるということは、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)に連結された普通のメモリセルアレーに不良メモリセルが存在して、これを冗長セルアレーに代替することを意味する。前記冗長メモリセルアレー109が非活性化されるということは、普通のメモリセルアレーに不良メモリセルが存在しないことを意味する。
図３に示された冗長制御部105は、バーンインストレステストが進行される時に、ノードN1が十分にプリチャージされたりまたはディスチャージされた状態で冗長イネーブル信号発生部107が動作しうるように、冗長イネーブル信号発生部107の動作を制御する。バーンインストレステスト時に使用される電源電圧Vccは読出及び書込動作時に使用される電源電圧Vccより高いので、バーンインストレステスト時のノードN1のプリチャージ電圧は読出及び書込動作時より高いため、ノードN1がプリチャージされてからディスチャージされる時、ディスチャージされる時間が読出及び書込時より長い。
【０００６】
従って、図３に示された冗長制御部105は、ローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされてから所定の時間後、冗長制御信号PREDEをアクティブさせる。すると、ノードN1が十分にディスチャージされる。この際、冗長イネーブル信号発生部107が十分にディスチャージされたノードN1の電圧を感知するので、冗長イネーブル信号REDは正確な値となる。冗長イネーブル信号REDの値が正確なら冗長メモリセルアレー109は正確に動作する。このように、ノードN1の電圧が十分に安定したた状態で冗長イネーブル信号発生部107がノードN1の電圧レベルを感知することにより、冗長メモリセルアレー109の動作が正確に制御される。従って、バーンインストレステストが正確に行われるので、メモリ集積回路の信頼性が向上される。
図４は、前記図３に示されたプリチャージイネーブル部101の回路図である。
【０００７】
図４を参照すれば、前記プリチャージイネーブル部101は、ゲートにプリチャージイネーブル信号PPRE/が印加され、ソースに電源電圧Vccが印加され、ノードN1にドレ、プリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされる時に、ノードN1を電源電圧Vccレベルにプリチャージさせる。一般にデータの読出または書込動作では前記電源電圧Vccとして3.3ボルトの電圧が使われ、バーンインストレステストでは前記電源電圧Vccとして5.5ボルトの電圧が使われる。
図５は前記図３に示されたデコーディング部103の回路図である。
【０００８】
図５を参照すれば、前記デコーディング部103は、ノードN1に一端が連結された多数個のヒューズF1乃至F2nと、前記ヒューズF1乃至Fnの多端に連結された前記ヒューズF1乃至F2nと同数のNMOSトランジスタM1乃至M2nとを具備する。
【０００９】
前記NMOSトランジスタM1乃至M2nのゲートにはローアドレス信号RAi/RAiB(i=0、1、2、...)が１つずつ印加されるので、ローアドレス信号RAi/RAiB(i=0、1、2、...）の論理レベルにより前記NMOSトランジスタM1乃至M2nの動作状態が決定される。例えば、ローアドレス信号RA0が論理ハイレベルにアクティブされるとNMOSトランジスタM1はアクティブされ、ローアドレス信号RA0が論理ローレベルにインアクティブされるとNMOSトランジスタM1は非活性化される。そして前記ヒューズF1乃至F2nのうち一部が切断されると、例えばヒューズF1が切断されるとNMOSトランジスタM1はノードN1と断絶される。前記ヒューズF1乃至F2nはレーザーヒューズで構成される。前記ヒューズF1乃至F2nはレーザーに露出されると切れる。
普通のメモリセルアレーに含まれたメモリセルのうち１つが不良の場合、その不良メモリセルに該当されるローアドレス信号と連結されたNMOSトランジスタのドレインに連結されたヒューズを切る。例えば、普通のメモリセルアレーに含まれたメモリセルのうちローアドレス信号(RA0)に連結されたメモリセルが不良の場合、ヒューズF1を切る。これによりノードN1はディスチャージされなくなってプリチャージ状態を保ち続けるので、普通のメモリセルアレーの代わりに冗長メモリセルアレー109に含まれたメモリセルが動作する。即ち、ローアドレス信号RA0がアクティブされると、前記冗長メモリセルアレー109に含まれたメモリセルがローアドレス信号RA0に連結されてアクティブされる。
図６は、前記図３に示された冗長制御部105の第１実施の形態による回路図である。
【００１０】
前記図６を参照すれば、第１実施の形態による前記冗長制御部105は、NORゲート601と、NANDゲート605、607、611と、インバータ603、613と、遅延部609とを具備する。
前記NORゲート601は、ローアドレス信号RAi/RAiB(i=0、1、2、...)を入力とする。前記NORゲート601は、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルなら論理ローレベルの信号を出力し、いずれとも論理ローレベルなら論理ハイレベルの信号を出力する。
前記インバータ603は、バーンイン信号BIを入力とし、前記バーンイン信号BIを反転させる。
前記NANDゲート605には、前記NORゲート601の出力と前記インバータ603の出力とが入力される。前記NANDゲート605は、前記NORゲート601の出力と前記インバータ603の出力の中の少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記NANDゲート607には、NORゲート601の出力とバーンイン信号BIとが入力される。NANDゲート607は、NORゲート601の出力とバーンイン信号BIのうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記遅延部609は、２つのインバータ631、632を具備する。前記インバータ631はNANDゲート607の出力を入力とし、NANDゲート607の出力を反転させる。前記インバータ632はインバータ631の出力を入力とし、インバータ631の出力を反転させる。前記NANDゲート607の出力信号は、前記遅延部609を通過しながら位相は変らず、所定時間だけ遅延される。
前記NANDゲート611は、NANDゲート605の出力と遅延部609の出力を入力として、反転した冗長制御信号PREDEを発生する。NANDゲート611は、NANDゲート605の出力と遅延部609との出力のうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記インバータ613は、NANDゲート611の出力を入力とし、NANDゲート611の出力を反転させ、冗長制御信号PREDEを発生する。
前記図６に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされると、これらを所定の時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされる。前記ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルにインアクティブされると、前記冗長制御信号PREDEはインアクティブされる。前記所定の時間はNANDゲート607から出力された信号がインバータ631、632を通過するにかかる時間である。
図７は前記図３に示された冗長制御部105の第２実施の形態による回路図である。
【００１１】
前記図７を参照すれば、第２実施の形態による冗長制御部105は、NORゲート701と、インバータ703、705、707、709、713と、伝送ゲート711、715と、遅延部17とを具備する。
前記NORゲート701は、ローアドレス信号RAi/RAiB(i=0、1、2、...)を入力とする。前記NORゲート701は、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルなら論理ローレベルの信号を出力し、いずれとも論理ローレベルなら論理ハイレベルの信号を出力する。
前記インバータ703は、NORゲート701の出力を入力とし、NORゲート701の出力を反転させる。前記インバータ705は、インバータ703の出力を入力とし、インバータ703の出力を反転させる。前記インバータ707は、インバータ705の出力を入力とし、インバータ705の出力を反転させる。
前記インバータ709、713は、各々バーンイン信号BIの出力を入力とし、各々バーンイン信号BIを反転させる。
前記伝送ゲート711、715は、各々インバータ707の出力を入力とする。前記伝送ゲート711は、バーンイン信号BIが論理ローにインアクティブされた状態なら活性化されてインバータ707の出力をそのまま出力し、バーンイン信号BIが論理ハイにアクティブされると非活性化されてインバータ707の出力を遮断する。前記伝送ゲート715は、バーンイン信号BIが論理ローにインアクティブされた状態なら非活性化されてインバータ707の出力を遮断し、バーンイン信号BIが論理ハイにアクティブされると活性化されてインバータ707の出力をそのまま出力する。
前記遅延部717は、２つのインバータ731、732を具備する。前記インバータ731は伝送ゲート715の出力を入力とし、前記伝送ゲート715の出力を反転させる。前記インバータ732はインバータ731の出力を入力とし、インバータ731の出力を反転させる。前記伝送ゲート715の出力信号は、前記遅延部17を通過しながら位相は変わらず、所定時間だけ遅延される。前記所定の時間は前記伝送ゲート715から出力された信号がインバータ731、732を通過するにかかる時間である。
前記図７に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされると、これらを所定時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされて発生し、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEはインアクティブされる。
図８は前記図３に示された冗長制御部105の第３実施の形態による回路図である。
【００１２】
図８に示された冗長制御部105は、図７に示された回路からインバータ713のみが省かれた回路である。インバータ713が省かれることにより、図８に示された回路は図７に示された回路より回路の設計面積が減る。図８に示された回路の動作は図７に示された回路の動作と同一なので、ここでは重複説明は略す。
前記図８に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされるとこれらを所定時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされて発生し、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEはインアクティブされる。
図９は、前記図３に示された冗長制御部の第４実施の形態による回路図である。
【００１３】
図９を参照すれば、第４実施の形態による冗長制御部105は、インバータ801、NORゲート803、805、809、及び遅延部807を具備する。
前記インバータ801はバーンイン信号BIを反転させる。
【００１４】
前記NORゲート803には、アドレス信号RAi/RAiBと前記インバータ801の出力とが入力される。前記アドレス信号RAi/RAiBと前記インバータ801の出力のうち少なくとも１つが論理ハイなら、前記NORゲート803の出力は論理ローとなり、前記アドレス信号RAi/RAiBと前記インバータ801の出力が全て論理ローなら、前記NORゲート803の出力は論理ハイとなる。
前記NORゲート805には、アドレス信号RAi/RAiBと前記バーンイン信号BIとが入力される。前記アドレス信号RAi/RAiBと前記バーンイン信号BIのうち少なくとも１つが論理ハイなら、前記NORゲート805の出力は論理ローとなり、前記アドレス信号RAi/RAiBと前記バーンイン信号BIの出力が全て論理ローなら、前記NORゲート805の出力は論理ハイとなる。
前記遅延部807は、前記NORゲート803の出力を所定時間遅延させる。前記遅延部807は２つのインバータ811、813を具備する。前記インバータ811は、前記NORゲート803の出力を反転させる。前記インバータ813は、前記インバータ811の出力を反転させる。
前記NORゲート809は、前記遅延部807の出力と前記NORゲート805の出力とを入力として、冗長制御信号PREDEを発生する。前記遅延部807の出力と前記NORゲート805の出力のうち少なくとも１つが論理ハイなら、前記冗長制御信号PREDEは論理ローとなり、前記遅延部807の出力と前記NORゲート805の出力が全て論理ローなら、前記冗長制御信号PREDEは論理ハイとなる。
前記図９に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態、即ちバーンインモードからローアドレス信号RAi/RAiB(i=0、1、2、...)が入力されると、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)は前記遅延部807により所定時間遅延される。即ち、バーンインモードでローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEも論理ローレベルにインアクティブされる。前記所定の時間は、前記NORゲート807から出力された信号が前記インバータ811、813を通過するにかかる時間である。
図１０は、前記図３に示された冗長制御部105の第５実施の形態による回路図である。
【００１５】
図１０を参照すれば、第５実施の形態による冗長制御部105は、インバータ855、ORゲート851、857、NANDゲート853、859、863、及び遅延部861を具備する。
前記インバータ855はバーンイン信号BIを反転させる。
前記ORゲート851は、アドレス信号RAi/RAiBを入力とする。前記アドレス信号RAi/RAiBのうち少なくとも１つが論理ハイなら、前記ORゲート851の出力は論理ハイとなり、前記アドレス信号RAi/RAiBが全て論理ローなら、前記ORゲート851の出力は論理ローとなる。
前記ORゲート857は、アドレス信号RAi/RAiBを入力とする。前記アドレス信号RAi/RAiBのうち少なくとも１つが論理ハイなら、前記ORゲート857の出力は論理ハイとなり、前記アドレス信号RAi/RAiBが全て論理ローなら、前記ORゲート857の出力は論理ローとなる。
前記NANDゲート853には、前記ORゲート851の出力と前記バーンイン信号BIとが入力される。前記ORゲート851の出力と前記バーンイン信号BIのうち少なくとも１つが論理ローなら、前記NANDゲート853の出力は論理ハイとなり、前記ORゲート851の出力と前記バーンイン信号BIが全て論理ハイなら、前記NANDゲート853の出力は論理ローとなる。
前記NANDゲート859には、前記ORゲート857の出力と前記インバータ855の出力とが入力される。前記ORゲート857の出力と前記インバータ855の出力のうち少なくとも１つが論理ローなら、前記NANDゲート859の出力は論理ハイとなり、前記ORゲート857の出力と前記インバータ855の出力とが全て論理ハイなら、前記NANDゲート859の出力は論理ローとなる。
前記遅延部861は前記NANDゲート853の出力を所定時間遅延させる。前記遅延部861は２つのインバータ871、873を具備する。前記インバータ871は、前記NANDゲート853の出力を反転させる。前記インバータ873は、前記インバータ871の出力を反転させる。
前記NANDゲート863は、前記遅延部861の出力と前記NANDゲート859の出力とを入力とし、冗長制御信号PREDEを発生する。前記遅延部861の出力と前記NANDゲート859の出力のうち少なくとも１つが論理ローなら、前記冗長制御信号PREDEは論理ハイにアクティブされ、前記遅延部861の出力と前記NANDゲート859の出力が全て論理ハイなら、前記冗長制御信号PREDEは論理ローにインアクティブされる。
前記図１０に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態、即ちバーンインモードからローアドレス信号RAi/RAiB(i=0、1、2、...)が入力されると、所定の時間後に前記冗長制御信号PREDEがアクティブされる。
図１０に示された冗長制御部105の動作を説明する。
【００１６】
前記ローアドレス信号RAi/RAiB(i=0、1、2、...)が前記ORゲート851、857に印加され、有効なローアドレスが設定されると前記ORゲート851、857の出力はいずれも論理ハイとなる。これは有効なローアドレスが入力されると前記ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つは論理ハイであることを意味する。バーンインモード（BIがハイ）で前記ORゲート851、857の出力が論理ハイなら、前記NANDゲート853の出力は論理ローとなり、前記NANDゲート859の出力は論理ハイとなるので、前記遅延部861の出力は前記所定の時間後に論理ローとなる。前記NANDゲート853の出力は前記遅延部861を通過しながら所定時間遅延される。しかし、前記遅延部861の入力と出力との位相は同一である。前記NANDゲート859の出力が論理ハイであり、前記遅延部861の出力が論理ローになると、前記冗長制御信号PREDEは論理ハイにアクティブされる。
図１１は、前記図３に示された冗長イネーブル信号発生部107の回路図である。
【００１７】
図１１を参照すれば、前記冗長イネーブル信号発生部107は、１つのNANDゲート901と１つのインバータ903とを具備する。
前記NANDゲート901は、ノードN1の電圧と冗長制御信号PREDEとを入力とする。NANDゲート901は、ノードN1の電圧と冗長制御信号PREDEのうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。前記インバータ903、はNANDゲート901の出力を入力として冗長イネーブル信号REDを発生し、NANDゲート901の出力を反転させる。
前記冗長イネーブル信号発生部107で、ノードN1の電圧と冗長制御信号PREDEのうち少なくとも１つが論理ローレベルなら、冗長イネーブル信号REDは論理ローレベルとなり、両方とも論理ハイレベルなら論理ハイレベルとなる。即ち、ノードN1がディスチャージされない状態で前記冗長制御信号PREDEが論理ハイレベルになると、前記冗長イネーブル信号REDは論理ハイとなる。
図１２は、前記図３に示されたブロック図の各信号の読出及び書込動作時のタイミング図である。
【００１８】
図１２のタイミング図と図４乃至図１１に示された回路に基づき、読出及び書込動作時の図３に示された回路の動作を説明する。
読出及び書込動作時、バーンイン信号BIは論理ローレベルにインアクティブ状態を保つ。バーンイン信号BIがインアクティブ状態なら、ローアドレス信号RAi/RAiB(i=0、1、2、...)は図６乃至図１０に示された遅延部609、717、717a、807、861を通過しない。従って、冗長制御信号PREDEはローアドレス信号RAi/RAiB(i=0、1、2、...)により遅延部による遅延なしに決定される。即ち、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、冗長制御信号PREDEは論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローにインアクティブされた状態なら、冗長制御信号PREDEは論理ローレベルとなる。
読出及び書込動作時、初期状態ではプリチャージイネーブル信号PPRE/は論理ハイレベルである。それからプリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、図４に示されたPMOSトランジスタ201が活性化されてノードN1は電源電圧Vccレベル、例えば3.3ボルトにプリチャージされる。この状態でローアドレス信号RAi/RAiB(i=0、1、2、...)の一部、例えばRA0が論理ハイレベルにアクティブされると、図５に示されたNMOSトランジスタM1が活性化されるのでノードN1はディスチャージされる。ノードN1の電圧は3.3ボルトで低いためにディスチャージされる時間は短い。
【００１９】
ノードN1がディスチャージされて論理ローレベルとなる時点に、冗長制御部105からの冗長制御信号PREDEが論理ハイレベルにアクティブされる。冗長制御信号PREDEが論理ハイレベルにアクティブされる時、冗長イネーブル信号発生部107はノードN1の電圧を感知する(図１２のＰ３参照)。この際、ノードN1の電圧が論理ローレベルである。従って、ノードN1の電圧と冗長制御信号PREDEとはNANDゲート(図１１の901)により否定論理積されて、冗長イネーブル信号REDは論理ローレベルとなるので冗長メモリセルアレー109は非活性化される。
もし、ヒューズF1が切断された状態なら、ノードN1の電圧は他のアクティブされたローアドレス信号が印加されない間はプリチャージ状態で保たれる（破線参照）。ノードN1の電圧と冗長制御信号PREDEとが共に論理ハイレベルなので、冗長イネーブル信号発生部107は論理ハイレベルの冗長イネーブル信号REDを発生し（破線参照）、これにより冗長メモリセルアレー109が活性化される。従って、冗長メモリセルアレー109がローアドレス信号RA0に連結された不良メモリセルの代りに使われる。
このように読出及び書込動作時、冗長イネーブル信号発生部107は、ノードN1の電圧を正確な時点（本例では、Ｐ３時点）で感知することにより、冗長メモリセルアレー109の動作は正確に制御される。
図１３は、前記図３に示されたブロック図の各信号のバーンイン動作時のタイミング図である。
【００２０】
図１３のタイミング図と図４乃至図１０に示された回路に基づき、バーンイン動作時の図３に示された回路の動作を説明する。
バーンインストレステスト時には、バーンイン信号BIが論理ハイレベルにアクティブ状態を保つ。バーンイン信号BIがアクティブ状態なら、ローアドレス信号RAi/RAiB(i=0、1、2、...)は図６乃至図８に示された遅延部609、717、717a、807、861を通過する。従って、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEは論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローにインアクティブされた状態なら、冗長制御信号PREDEは論理ローレベルにインアクティブされた状態となる。
バーンインストレステスト時、初期状態ではプリチャージイネーブル信号PPRE/は論理ハイレベルである。それからプリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、図４に示されたPMOSトランジスタ201がアクティブされ、ノードN1は電源電圧Vccレベル、例えば5.5ボルトにプリチャージされる。この状態でローアドレス信号RAi/RAiB(i=0、1、2、...)の一部、例えばRA0が論理ハイレベルにアクティブされると、図５に示されたNMOSトランジスタM1がアクティブされるのでノードN1はディスチャージされる。ノードN1の電圧は5.5ボルトで読出及び書込動作時の電圧(3.3ボルト)より高いために、ディスチャージされる時間が長い。
【００２１】
ところが、前記ノードN1がディスチャージされる時間が延びただけ、冗長制御信号PREDEが発生する時点が遅れる(図１１のＴ１だけ遅れる)。従って、ノードN1がディスチャージされて論理ローレベルとなる時点(図１１のＰ２)に、冗長制御部からの冗長制御信号PREDEが論理ハイレベルにアクティブされる。冗長制御信号PREDEが論理ハイレベルにアクティブされると、冗長イネーブル信号発生部107がノードN1の電圧を感知する。従って、ノードN1の電圧と冗長制御信号はNANDゲート(図９の801)により否定論理積されて、冗長イネーブル信号REDは論理ローレベルとなるので冗長メモリセルアレー109は非活性化される。
もし、ヒューズF1が切断された状態なら、ノードN1の電圧は他のアクティブされたローアドレス信号が印加されない間はプリチャージ状態で保たれる（破線参照）。ノードN1の電圧と冗長制御信号PREDEが全て論理ハイレベルであるため冗長イネーブル信号発生部107は論理ハイレベルの冗長イネーブル信号REDを発生し（破線参照）、これにより冗長メモリセルアレー109が活性化される。従って、冗長メモリセルアレー109はローアドレス信号RA0に連結された不良メモリセルの代りに使われる。
このようにバーンインストレステスト時にも、冗長イネーブル信号発生部107はノードN1の電圧を正確な時点で感知することにより、冗長メモリセルアレー109の動作は正確に制御される。
本発明は前記実施の形態に限定されず、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する者により可能なのは明白である。
【発明の効果】
前述したように、本発明によるメモリ集積回路の冗長制御部は、バーンインストレステスト時に、ノードの電圧が完全にディスチャージされたり又はプリチャージされた状態でノードの電圧を感知することにより、冗長メモリセルの動作状態が正確に制御される。従って、バーンインストレステストが正確に行われて、メモリ集積回路の信頼性が向上される。
【００２２】
【図面の簡単な説明】
【図１】従来の技術によるメモリ集積回路の冗長メモリセルの制御回路の回路図である。
【図２】バーンインモード時の前記図１に示された信号のタイミング図である。
【図３】本実施の形態のバーンインストレステストのためのメモリ集積回路の冗長メモリセルの制御回路のブロック図である。
【図４】前記図３に示されたプリチャージイネーブル部の回路図である。
【図５】前記図３に示されたデコーディング部の回路図である。
【図６】前記図３に示された冗長制御部の第１実施の形態による回路図である。
【図７】前記図３に示された冗長制御部の第２実施の形態による回路図である。
【図８】前記図３に示された冗長制御部の第３実施の形態による回路図である。
【図９】前記図３に示された冗長制御部の第４実施の形態による回路図である。
【図１０】前記図３に示された冗長制御部の第５実施の形態による回路図である。
【図１１】前記図３に示された冗長イネーブル信号発生部の回路図である。
【図１２】前記図３に示されたブロック図の各信号の読出及び書込動作時のタイミング図である。
【図１３】前記図３に示されたブロック図の各信号のバーンインストレステスト時のタイミング図である。
【発明の属する技術分野】
本発明はメモリ集積回路に係り、特にバーンインストレステストのための冗長メモリセルの制御方法とその回路に関するものである。
【従来の技術】
メモリ集積回路はデータを貯蔵するための多数のメモリセルを具備しており、メモリ容量が大きい。メモリ集積回路が最初に開発された以来目覚ましい発展を繰り返して、今は64[MBit]のメモリ容量を有する大容量のメモリ集積回路が量産されている。ところが、メモリ集積回路は、１つまたはその以上のメモリセルに欠陥が発見され場合には、使用できないため廃棄処分されるしかない。これはメモリ集積回路の製造コストの莫大な浪費となる。このような製造コストの浪費を低減するために、現在生産されているメモリ集積回路は冗長メモリセルを有している。１つまたは少数の通常のメモリセルに欠陥が発見される場合に、欠陥のあるメモリセルが冗長メモリセルに代替されるために、メモリ集積回路の製造コストが低減される。
図１は、従来のメモリ集積回路の冗長メモリセルの制御回路の回路図である。
図１を参照すれば、従来の冗長メモリセルの制御回路は、プリチャージイネーブル部11と、デコーディング部13と、冗長制御部15と、冗長イネーブル信号発生部17とを具備する。前記冗長イネーブル信号発生部17の出力端に冗長メモリセルアレー19が連結される。
前記プリチャージイネーブル部11はPMOSトランジスタであって、プリチャージイネーブル信号PPRE/(PPREの負論理信号)がアクティブの時にノードN1を電源電圧(Vcc)レベルにプリチャージさせる。前記電源電圧Vccは一般に、読出及び書込時は3.3ボルトであり、バーンインストレステスト時は5.5ボルトである。
前記デコーディング部13は多数個のヒューズF1乃至F2nと、前記ヒューズと同数のNMOSトランジスタM1乃至M2nで構成されている。前記NMOSトランジスタM1乃至M2nは、そのゲートに各々連結されたローアドレス信号RAi/RAiB（i=0,1,2…）の論理レベルによりその動作状態が決定される。
前記冗長制御部15は、ローアドレス信号RAi乃至RAiBを入力として冗長制御信号PREDEを発生し、１つのNANDゲート31と３つのインバータ33、34、35で構成される。
前記冗長イネーブル信号発生部17は、前記ノードN1の電圧と前記冗長制御信号PREDEを入力として冗長イネーブル信号REDを発生し、１つのNANDゲート41と１つのインバータ43で構成される。
前記冗長メモリセルアレー19は、前記冗長イネーブル信号REDの論理レベルにより動作状態が決定される。即ち、前記冗長イネーブル信号REDが論理ハイレベルならアクティブされ、論理ローレベルなら非活性化される。
図１に示された回路の動作を説明する。
【０００２】
普通のメモリセル(図示せず)のうち１つが不良なら、例えばローアドレスRA0に連結されたメモリセルが不良なら、前記NMOSトランジスタM1に連結されたヒューズF1は切断される。バーンインストレステストの時に、プリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、前記プリチャージイネーブル部11が活性化されるのでノードN1は電源電圧、例えば5.5ボルトでプリチャージされる。ノードN1がプリチャージされた状態でローアドレス信号RA0が論理ハイレベルにアクティブされると前記NMOSトランジスタM1はアクティブされるが、ノードN1はプリチャージ状態をそのまま保つ。
【０００３】
この際、前記冗長制御部15は論理ハイレベルの冗長制御信号PREDEを発生する。前記冗長制御信号PREDEが発生した時、前記ノードN1はプリチャージされた状態なので前記冗長イネーブル信号発生部17から発生される前記冗長イネーブル信号REDは論理ハイレベルにアクティブされる。それから、前記冗長メモリセルアレー19は活性化される。従って、ローアドレス信号RA0に連結されたメモリセルが不良の場合、前記冗長メモリセルアレー19が代わりに使われる。
前記ノードN1がプリチャージされた状態でもしローアドレスRA1信号が論理ハイになると、NMOSトランジスタM3が活性化されるのでヒューズF2を介してノードN1はディスチャージされる。この際、前記冗長制御部15は論理ハイレベルの冗長制御信号PREDEを発生する。前記冗長制御信号PREDEが論理ハイとなる時に、前記ノードN1はディスチャージされた状態なので、前記冗長イネーブル信号REDは論理ローレベルにインアクティブされる。前記冗長イネーブル信号REDがインアクティブされた状態なら、前記冗長メモリセルアレー19は非活性化される。
ところが、前記ノードN1がディスチャージされる際は、図２に示されたように(図２のＡ参照)、ディスチャージされる速度が遅い。ノードN1の電圧がディスチャージされる速度が遅い理由は、ノードN1にプリチャージされた電圧が5.5ボルトで高いからである。従って、前記ノードN1が論理ローレベルにディスチャージされない時点(図２のＰ１)で、前記冗長制御信号PREDEが論理ハイにアクティブされると、冗長イネーブル信号REDが論理ハイとなって前記冗長メモリセルアレー19が活性化される。冗長メモリセルアレー19が活性化されると、ローアドレスRA1に連結された普通のメモリセルに欠陥がないにも拘らず、バーンインストレステストから除外される問題点が発生することになる。バーンインストレステストから除外された普通のメモリセルは、その信頼性が保障されないためにいつ不良となるかわからない。よって、メモリ集積回路の全体の信頼性が低下する結果となる。
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、バーンインストレステスト時に冗長メモリセルの動作状態を正確に制御するためのメモリ集積回路の冗長メモリセルの制御方法とその回路、及びメモリ集積回路を提供するにある。
【０００４】
すなわち、本発明は、冗長メモリセルを有するメモリ集積回路をバーンインストレステストする際に、普通のメモリセルに欠陥が無いにも拘らず誤って普通のメモリセルが冗長メモリセルに代替されることにより、普通のメモリセルがバーンインストレステストから除外されることを防止しうる冗長メモリセルの制御方法とその回路、及びメモリ集積回路を提供する。
【課題を解決するための手段】
前記技術的課題を達成するために、本発明のメモリ集積回路の冗長メモリセルの制御回路は、ローアドレス信号に応答するデコーディング部と、前記デコーディング部に連結され、前記デコーディング部の出力をプリチャージさせるプリチャージイネーブル信号に応答するプリチャージイネーブル部と、前記ローアドレス信号とストレステスト時にアクティブされるストレス信号とを入力し、前記ローアドレス信号と前記ストレス信号とに応答して、信号マージンを制御するため前記ストレス信号のアクティブ時にはアクティブでない時の遅延よりもさらに遅延した冗長制御信号を発生する冗長制御部と、前記冗長制御部と前記デコーディング部とに連結され、前記冗長制御信号と前記デコーディング部の出力信号に応答して、冗長イネーブル信号を発生する冗長イネーブル信号発生部とを具備し、ストレステスト時には、前記プリチャージイネーブル部の出力端がディスチャージされてから、前記さらに遅延された冗長制御信号がアクティブされることを特徴とする。かかる構成により、特にバーンインストレステスト時の冗長メモリセルの動作状態が正確に制御され、メモリ集積回路の信頼性が向上する。
【発明の実施の形態】
以下、添付された図面に基づき本発明の望ましい実施の形態を詳しく説明する。
図３は、本実施の形態のバーンインストレステストのためのメモリ集積回路の冗長メモリセルの制御回路図である。
【０００５】
前記図３を参照すれば、本実施の形態の冗長メモリセルの制御回路は、プリチャージイネーブル部101と、デコーディング部103と、冗長制御部105及び冗長イネーブル信号発生部107とを具備し、前記冗長イネーブル信号発生部107の出力端に冗長メモリセルアレー109が連結される。
前記プリチャージイネーブル部101は、プリチャージイネーブル信号PPRE/に応答する。即ち、プリチャージイネーブル信号PPRE/が論理ローレベルになるとプリチャージイネーブル部101の出力端、即ちノードN1がプリチャージされる。
前記デコーディング部103は、ローアドレス信号RAi/RAiB(i=0、1、2、...)に応答してノードN1の電圧レベルを変える。例えば、ローアドレスRA1が論理ハイレベルにアクティブされると、ノードN1はディスチャージされてその電圧レベルが論理ローとなる。
前記冗長制御部105は、ローアドレス信号RAi/RAiB(i=0、1、2、...)とバーンイン信号BIに応答して、冗長制御信号PREDEを発生する。即ち、ローアドレス信号RAi/RAiB(i=0、1、2、...)のいずれかがアクティブされると、冗長制御信号PREDEはアクティブされる。
前記冗長イネーブル信号発生部107は、ノードN1の電圧と冗長制御信号PREDEとに応答して、冗長イネーブル信号REDを発生する。即ち、冗長制御信号PREDEが論理ハイにアクティブされる時、前記ノードN1がプリチャージされていると冗長イネーブル信号REDは論理ハイにアクティブされる。従って、前記冗長メモリセルアレー109は活性化される。前記冗長制御信号PREDEが論理ハイレベルにアクティブされる時、前記ノードN1がディスチャージされていると前記冗長イネーブル信号REDは論理ローレベルにインアクティブされる。従って、前記冗長メモリセルアレー109は非活性化される。前記冗長メモリセルアレー109がアクティブされるということは、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)に連結された普通のメモリセルアレーに不良メモリセルが存在して、これを冗長セルアレーに代替することを意味する。前記冗長メモリセルアレー109が非活性化されるということは、普通のメモリセルアレーに不良メモリセルが存在しないことを意味する。
図３に示された冗長制御部105は、バーンインストレステストが進行される時に、ノードN1が十分にプリチャージされたりまたはディスチャージされた状態で冗長イネーブル信号発生部107が動作しうるように、冗長イネーブル信号発生部107の動作を制御する。バーンインストレステスト時に使用される電源電圧Vccは読出及び書込動作時に使用される電源電圧Vccより高いので、バーンインストレステスト時のノードN1のプリチャージ電圧は読出及び書込動作時より高いため、ノードN1がプリチャージされてからディスチャージされる時、ディスチャージされる時間が読出及び書込時より長い。
【０００６】
従って、図３に示された冗長制御部105は、ローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされてから所定の時間後、冗長制御信号PREDEをアクティブさせる。すると、ノードN1が十分にディスチャージされる。この際、冗長イネーブル信号発生部107が十分にディスチャージされたノードN1の電圧を感知するので、冗長イネーブル信号REDは正確な値となる。冗長イネーブル信号REDの値が正確なら冗長メモリセルアレー109は正確に動作する。このように、ノードN1の電圧が十分に安定したた状態で冗長イネーブル信号発生部107がノードN1の電圧レベルを感知することにより、冗長メモリセルアレー109の動作が正確に制御される。従って、バーンインストレステストが正確に行われるので、メモリ集積回路の信頼性が向上される。
図４は、前記図３に示されたプリチャージイネーブル部101の回路図である。
【０００７】
図４を参照すれば、前記プリチャージイネーブル部101は、ゲートにプリチャージイネーブル信号PPRE/が印加され、ソースに電源電圧Vccが印加され、ノードN1にドレ、プリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされる時に、ノードN1を電源電圧Vccレベルにプリチャージさせる。一般にデータの読出または書込動作では前記電源電圧Vccとして3.3ボルトの電圧が使われ、バーンインストレステストでは前記電源電圧Vccとして5.5ボルトの電圧が使われる。
図５は前記図３に示されたデコーディング部103の回路図である。
【０００８】
図５を参照すれば、前記デコーディング部103は、ノードN1に一端が連結された多数個のヒューズF1乃至F2nと、前記ヒューズF1乃至Fnの多端に連結された前記ヒューズF1乃至F2nと同数のNMOSトランジスタM1乃至M2nとを具備する。
【０００９】
前記NMOSトランジスタM1乃至M2nのゲートにはローアドレス信号RAi/RAiB(i=0、1、2、...)が１つずつ印加されるので、ローアドレス信号RAi/RAiB(i=0、1、2、...）の論理レベルにより前記NMOSトランジスタM1乃至M2nの動作状態が決定される。例えば、ローアドレス信号RA0が論理ハイレベルにアクティブされるとNMOSトランジスタM1はアクティブされ、ローアドレス信号RA0が論理ローレベルにインアクティブされるとNMOSトランジスタM1は非活性化される。そして前記ヒューズF1乃至F2nのうち一部が切断されると、例えばヒューズF1が切断されるとNMOSトランジスタM1はノードN1と断絶される。前記ヒューズF1乃至F2nはレーザーヒューズで構成される。前記ヒューズF1乃至F2nはレーザーに露出されると切れる。
普通のメモリセルアレーに含まれたメモリセルのうち１つが不良の場合、その不良メモリセルに該当されるローアドレス信号と連結されたNMOSトランジスタのドレインに連結されたヒューズを切る。例えば、普通のメモリセルアレーに含まれたメモリセルのうちローアドレス信号(RA0)に連結されたメモリセルが不良の場合、ヒューズF1を切る。これによりノードN1はディスチャージされなくなってプリチャージ状態を保ち続けるので、普通のメモリセルアレーの代わりに冗長メモリセルアレー109に含まれたメモリセルが動作する。即ち、ローアドレス信号RA0がアクティブされると、前記冗長メモリセルアレー109に含まれたメモリセルがローアドレス信号RA0に連結されてアクティブされる。
図６は、前記図３に示された冗長制御部105の第１実施の形態による回路図である。
【００１０】
前記図６を参照すれば、第１実施の形態による前記冗長制御部105は、NORゲート601と、NANDゲート605、607、611と、インバータ603、613と、遅延部609とを具備する。
前記NORゲート601は、ローアドレス信号RAi/RAiB(i=0、1、2、...)を入力とする。前記NORゲート601は、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルなら論理ローレベルの信号を出力し、いずれとも論理ローレベルなら論理ハイレベルの信号を出力する。
前記インバータ603は、バーンイン信号BIを入力とし、前記バーンイン信号BIを反転させる。
前記NANDゲート605には、前記NORゲート601の出力と前記インバータ603の出力とが入力される。前記NANDゲート605は、前記NORゲート601の出力と前記インバータ603の出力の中の少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記NANDゲート607には、NORゲート601の出力とバーンイン信号BIとが入力される。NANDゲート607は、NORゲート601の出力とバーンイン信号BIのうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記遅延部609は、２つのインバータ631、632を具備する。前記インバータ631はNANDゲート607の出力を入力とし、NANDゲート607の出力を反転させる。前記インバータ632はインバータ631の出力を入力とし、インバータ631の出力を反転させる。前記NANDゲート607の出力信号は、前記遅延部609を通過しながら位相は変らず、所定時間だけ遅延される。
前記NANDゲート611は、NANDゲート605の出力と遅延部609の出力を入力として、反転した冗長制御信号PREDEを発生する。NANDゲート611は、NANDゲート605の出力と遅延部609との出力のうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。
前記インバータ613は、NANDゲート611の出力を入力とし、NANDゲート611の出力を反転させ、冗長制御信号PREDEを発生する。
前記図６に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされると、これらを所定の時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされる。前記ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルにインアクティブされると、前記冗長制御信号PREDEはインアクティブされる。前記所定の時間はNANDゲート607から出力された信号がインバータ631、632を通過するにかかる時間である。
図７は前記図３に示された冗長制御部105の第２実施の形態による回路図である。
【００１１】
前記図７を参照すれば、第２実施の形態による冗長制御部105は、NORゲート701と、インバータ703、705、707、709、713と、伝送ゲート711、715と、遅延部17とを具備する。
前記NORゲート701は、ローアドレス信号RAi/RAiB(i=0、1、2、...)を入力とする。前記NORゲート701は、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つが論理ハイレベルなら論理ローレベルの信号を出力し、いずれとも論理ローレベルなら論理ハイレベルの信号を出力する。
前記インバータ703は、NORゲート701の出力を入力とし、NORゲート701の出力を反転させる。前記インバータ705は、インバータ703の出力を入力とし、インバータ703の出力を反転させる。前記インバータ707は、インバータ705の出力を入力とし、インバータ705の出力を反転させる。
前記インバータ709、713は、各々バーンイン信号BIの出力を入力とし、各々バーンイン信号BIを反転させる。
前記伝送ゲート711、715は、各々インバータ707の出力を入力とする。前記伝送ゲート711は、バーンイン信号BIが論理ローにインアクティブされた状態なら活性化されてインバータ707の出力をそのまま出力し、バーンイン信号BIが論理ハイにアクティブされると非活性化されてインバータ707の出力を遮断する。前記伝送ゲート715は、バーンイン信号BIが論理ローにインアクティブされた状態なら非活性化されてインバータ707の出力を遮断し、バーンイン信号BIが論理ハイにアクティブされると活性化されてインバータ707の出力をそのまま出力する。
前記遅延部717は、２つのインバータ731、732を具備する。前記インバータ731は伝送ゲート715の出力を入力とし、前記伝送ゲート715の出力を反転させる。前記インバータ732はインバータ731の出力を入力とし、インバータ731の出力を反転させる。前記伝送ゲート715の出力信号は、前記遅延部17を通過しながら位相は変わらず、所定時間だけ遅延される。前記所定の時間は前記伝送ゲート715から出力された信号がインバータ731、732を通過するにかかる時間である。
前記図７に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされると、これらを所定時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされて発生し、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEはインアクティブされる。
図８は前記図３に示された冗長制御部105の第３実施の形態による回路図である。
【００１２】
図８に示された冗長制御部105は、図７に示された回路からインバータ713のみが省かれた回路である。インバータ713が省かれることにより、図８に示された回路は図７に示された回路より回路の設計面積が減る。図８に示された回路の動作は図７に示された回路の動作と同一なので、ここでは重複説明は略す。
前記図８に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)がアクティブされるとこれらを所定時間遅延させる。即ち、バーンイン信号BIが論理ハイにアクティブされた状態でローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされて発生し、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEはインアクティブされる。
図９は、前記図３に示された冗長制御部の第４実施の形態による回路図である。
【００１３】
図９を参照すれば、第４実施の形態による冗長制御部105は、インバータ801、NORゲート803、805、809、及び遅延部807を具備する。
前記インバータ801はバーンイン信号BIを反転させる。
【００１４】
前記NORゲート803には、アドレス信号RAi/RAiBと前記インバータ801の出力とが入力される。前記アドレス信号RAi/RAiBと前記インバータ801の出力のうち少なくとも１つが論理ハイなら、前記NORゲート803の出力は論理ローとなり、前記アドレス信号RAi/RAiBと前記インバータ801の出力が全て論理ローなら、前記NORゲート803の出力は論理ハイとなる。
前記NORゲート805には、アドレス信号RAi/RAiBと前記バーンイン信号BIとが入力される。前記アドレス信号RAi/RAiBと前記バーンイン信号BIのうち少なくとも１つが論理ハイなら、前記NORゲート805の出力は論理ローとなり、前記アドレス信号RAi/RAiBと前記バーンイン信号BIの出力が全て論理ローなら、前記NORゲート805の出力は論理ハイとなる。
前記遅延部807は、前記NORゲート803の出力を所定時間遅延させる。前記遅延部807は２つのインバータ811、813を具備する。前記インバータ811は、前記NORゲート803の出力を反転させる。前記インバータ813は、前記インバータ811の出力を反転させる。
前記NORゲート809は、前記遅延部807の出力と前記NORゲート805の出力とを入力として、冗長制御信号PREDEを発生する。前記遅延部807の出力と前記NORゲート805の出力のうち少なくとも１つが論理ハイなら、前記冗長制御信号PREDEは論理ローとなり、前記遅延部807の出力と前記NORゲート805の出力が全て論理ローなら、前記冗長制御信号PREDEは論理ハイとなる。
前記図９に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態、即ちバーンインモードからローアドレス信号RAi/RAiB(i=0、1、2、...)が入力されると、前記ローアドレス信号RAi/RAiB(i=0、1、2、...)は前記遅延部807により所定時間遅延される。即ち、バーンインモードでローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEが論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローレベルのインアクティブ状態なら、冗長制御信号PREDEも論理ローレベルにインアクティブされる。前記所定の時間は、前記NORゲート807から出力された信号が前記インバータ811、813を通過するにかかる時間である。
図１０は、前記図３に示された冗長制御部105の第５実施の形態による回路図である。
【００１５】
図１０を参照すれば、第５実施の形態による冗長制御部105は、インバータ855、ORゲート851、857、NANDゲート853、859、863、及び遅延部861を具備する。
前記インバータ855はバーンイン信号BIを反転させる。
前記ORゲート851は、アドレス信号RAi/RAiBを入力とする。前記アドレス信号RAi/RAiBのうち少なくとも１つが論理ハイなら、前記ORゲート851の出力は論理ハイとなり、前記アドレス信号RAi/RAiBが全て論理ローなら、前記ORゲート851の出力は論理ローとなる。
前記ORゲート857は、アドレス信号RAi/RAiBを入力とする。前記アドレス信号RAi/RAiBのうち少なくとも１つが論理ハイなら、前記ORゲート857の出力は論理ハイとなり、前記アドレス信号RAi/RAiBが全て論理ローなら、前記ORゲート857の出力は論理ローとなる。
前記NANDゲート853には、前記ORゲート851の出力と前記バーンイン信号BIとが入力される。前記ORゲート851の出力と前記バーンイン信号BIのうち少なくとも１つが論理ローなら、前記NANDゲート853の出力は論理ハイとなり、前記ORゲート851の出力と前記バーンイン信号BIが全て論理ハイなら、前記NANDゲート853の出力は論理ローとなる。
前記NANDゲート859には、前記ORゲート857の出力と前記インバータ855の出力とが入力される。前記ORゲート857の出力と前記インバータ855の出力のうち少なくとも１つが論理ローなら、前記NANDゲート859の出力は論理ハイとなり、前記ORゲート857の出力と前記インバータ855の出力とが全て論理ハイなら、前記NANDゲート859の出力は論理ローとなる。
前記遅延部861は前記NANDゲート853の出力を所定時間遅延させる。前記遅延部861は２つのインバータ871、873を具備する。前記インバータ871は、前記NANDゲート853の出力を反転させる。前記インバータ873は、前記インバータ871の出力を反転させる。
前記NANDゲート863は、前記遅延部861の出力と前記NANDゲート859の出力とを入力とし、冗長制御信号PREDEを発生する。前記遅延部861の出力と前記NANDゲート859の出力のうち少なくとも１つが論理ローなら、前記冗長制御信号PREDEは論理ハイにアクティブされ、前記遅延部861の出力と前記NANDゲート859の出力が全て論理ハイなら、前記冗長制御信号PREDEは論理ローにインアクティブされる。
前記図１０に示された冗長制御部105は、バーンイン信号BIが論理ハイにアクティブされた状態、即ちバーンインモードからローアドレス信号RAi/RAiB(i=0、1、2、...)が入力されると、所定の時間後に前記冗長制御信号PREDEがアクティブされる。
図１０に示された冗長制御部105の動作を説明する。
【００１６】
前記ローアドレス信号RAi/RAiB(i=0、1、2、...)が前記ORゲート851、857に印加され、有効なローアドレスが設定されると前記ORゲート851、857の出力はいずれも論理ハイとなる。これは有効なローアドレスが入力されると前記ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち少なくとも１つは論理ハイであることを意味する。バーンインモード（BIがハイ）で前記ORゲート851、857の出力が論理ハイなら、前記NANDゲート853の出力は論理ローとなり、前記NANDゲート859の出力は論理ハイとなるので、前記遅延部861の出力は前記所定の時間後に論理ローとなる。前記NANDゲート853の出力は前記遅延部861を通過しながら所定時間遅延される。しかし、前記遅延部861の入力と出力との位相は同一である。前記NANDゲート859の出力が論理ハイであり、前記遅延部861の出力が論理ローになると、前記冗長制御信号PREDEは論理ハイにアクティブされる。
図１１は、前記図３に示された冗長イネーブル信号発生部107の回路図である。
【００１７】
図１１を参照すれば、前記冗長イネーブル信号発生部107は、１つのNANDゲート901と１つのインバータ903とを具備する。
前記NANDゲート901は、ノードN1の電圧と冗長制御信号PREDEとを入力とする。NANDゲート901は、ノードN1の電圧と冗長制御信号PREDEのうち少なくとも１つが論理ローレベルなら論理ハイレベルの信号を出力し、両方とも論理ハイレベルなら論理ローレベルの信号を出力する。前記インバータ903、はNANDゲート901の出力を入力として冗長イネーブル信号REDを発生し、NANDゲート901の出力を反転させる。
前記冗長イネーブル信号発生部107で、ノードN1の電圧と冗長制御信号PREDEのうち少なくとも１つが論理ローレベルなら、冗長イネーブル信号REDは論理ローレベルとなり、両方とも論理ハイレベルなら論理ハイレベルとなる。即ち、ノードN1がディスチャージされない状態で前記冗長制御信号PREDEが論理ハイレベルになると、前記冗長イネーブル信号REDは論理ハイとなる。
図１２は、前記図３に示されたブロック図の各信号の読出及び書込動作時のタイミング図である。
【００１８】
図１２のタイミング図と図４乃至図１１に示された回路に基づき、読出及び書込動作時の図３に示された回路の動作を説明する。
読出及び書込動作時、バーンイン信号BIは論理ローレベルにインアクティブ状態を保つ。バーンイン信号BIがインアクティブ状態なら、ローアドレス信号RAi/RAiB(i=0、1、2、...)は図６乃至図１０に示された遅延部609、717、717a、807、861を通過しない。従って、冗長制御信号PREDEはローアドレス信号RAi/RAiB(i=0、1、2、...)により遅延部による遅延なしに決定される。即ち、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、冗長制御信号PREDEは論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローにインアクティブされた状態なら、冗長制御信号PREDEは論理ローレベルとなる。
読出及び書込動作時、初期状態ではプリチャージイネーブル信号PPRE/は論理ハイレベルである。それからプリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、図４に示されたPMOSトランジスタ201が活性化されてノードN1は電源電圧Vccレベル、例えば3.3ボルトにプリチャージされる。この状態でローアドレス信号RAi/RAiB(i=0、1、2、...)の一部、例えばRA0が論理ハイレベルにアクティブされると、図５に示されたNMOSトランジスタM1が活性化されるのでノードN1はディスチャージされる。ノードN1の電圧は3.3ボルトで低いためにディスチャージされる時間は短い。
【００１９】
ノードN1がディスチャージされて論理ローレベルとなる時点に、冗長制御部105からの冗長制御信号PREDEが論理ハイレベルにアクティブされる。冗長制御信号PREDEが論理ハイレベルにアクティブされる時、冗長イネーブル信号発生部107はノードN1の電圧を感知する(図１２のＰ３参照)。この際、ノードN1の電圧が論理ローレベルである。従って、ノードN1の電圧と冗長制御信号PREDEとはNANDゲート(図１１の901)により否定論理積されて、冗長イネーブル信号REDは論理ローレベルとなるので冗長メモリセルアレー109は非活性化される。
もし、ヒューズF1が切断された状態なら、ノードN1の電圧は他のアクティブされたローアドレス信号が印加されない間はプリチャージ状態で保たれる（破線参照）。ノードN1の電圧と冗長制御信号PREDEとが共に論理ハイレベルなので、冗長イネーブル信号発生部107は論理ハイレベルの冗長イネーブル信号REDを発生し（破線参照）、これにより冗長メモリセルアレー109が活性化される。従って、冗長メモリセルアレー109がローアドレス信号RA0に連結された不良メモリセルの代りに使われる。
このように読出及び書込動作時、冗長イネーブル信号発生部107は、ノードN1の電圧を正確な時点（本例では、Ｐ３時点）で感知することにより、冗長メモリセルアレー109の動作は正確に制御される。
図１３は、前記図３に示されたブロック図の各信号のバーンイン動作時のタイミング図である。
【００２０】
図１３のタイミング図と図４乃至図１０に示された回路に基づき、バーンイン動作時の図３に示された回路の動作を説明する。
バーンインストレステスト時には、バーンイン信号BIが論理ハイレベルにアクティブ状態を保つ。バーンイン信号BIがアクティブ状態なら、ローアドレス信号RAi/RAiB(i=0、1、2、...)は図６乃至図８に示された遅延部609、717、717a、807、861を通過する。従って、ローアドレス信号RAi/RAiB(i=0、1、2、...)のうち何れか１つが論理ハイレベルにアクティブされると、所定の時間後に冗長制御信号PREDEは論理ハイレベルにアクティブされ、ローアドレス信号RAi/RAiB(i=0、1、2、...)が全て論理ローにインアクティブされた状態なら、冗長制御信号PREDEは論理ローレベルにインアクティブされた状態となる。
バーンインストレステスト時、初期状態ではプリチャージイネーブル信号PPRE/は論理ハイレベルである。それからプリチャージイネーブル信号PPRE/が論理ローレベルにアクティブされると、図４に示されたPMOSトランジスタ201がアクティブされ、ノードN1は電源電圧Vccレベル、例えば5.5ボルトにプリチャージされる。この状態でローアドレス信号RAi/RAiB(i=0、1、2、...)の一部、例えばRA0が論理ハイレベルにアクティブされると、図５に示されたNMOSトランジスタM1がアクティブされるのでノードN1はディスチャージされる。ノードN1の電圧は5.5ボルトで読出及び書込動作時の電圧(3.3ボルト)より高いために、ディスチャージされる時間が長い。
【００２１】
ところが、前記ノードN1がディスチャージされる時間が延びただけ、冗長制御信号PREDEが発生する時点が遅れる(図１１のＴ１だけ遅れる)。従って、ノードN1がディスチャージされて論理ローレベルとなる時点(図１１のＰ２)に、冗長制御部からの冗長制御信号PREDEが論理ハイレベルにアクティブされる。冗長制御信号PREDEが論理ハイレベルにアクティブされると、冗長イネーブル信号発生部107がノードN1の電圧を感知する。従って、ノードN1の電圧と冗長制御信号はNANDゲート(図９の801)により否定論理積されて、冗長イネーブル信号REDは論理ローレベルとなるので冗長メモリセルアレー109は非活性化される。
もし、ヒューズF1が切断された状態なら、ノードN1の電圧は他のアクティブされたローアドレス信号が印加されない間はプリチャージ状態で保たれる（破線参照）。ノードN1の電圧と冗長制御信号PREDEが全て論理ハイレベルであるため冗長イネーブル信号発生部107は論理ハイレベルの冗長イネーブル信号REDを発生し（破線参照）、これにより冗長メモリセルアレー109が活性化される。従って、冗長メモリセルアレー109はローアドレス信号RA0に連結された不良メモリセルの代りに使われる。
このようにバーンインストレステスト時にも、冗長イネーブル信号発生部107はノードN1の電圧を正確な時点で感知することにより、冗長メモリセルアレー109の動作は正確に制御される。
本発明は前記実施の形態に限定されず、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する者により可能なのは明白である。
【発明の効果】
前述したように、本発明によるメモリ集積回路の冗長制御部は、バーンインストレステスト時に、ノードの電圧が完全にディスチャージされたり又はプリチャージされた状態でノードの電圧を感知することにより、冗長メモリセルの動作状態が正確に制御される。従って、バーンインストレステストが正確に行われて、メモリ集積回路の信頼性が向上される。
【００２２】
【図面の簡単な説明】
【図１】従来の技術によるメモリ集積回路の冗長メモリセルの制御回路の回路図である。
【図２】バーンインモード時の前記図１に示された信号のタイミング図である。
【図３】本実施の形態のバーンインストレステストのためのメモリ集積回路の冗長メモリセルの制御回路のブロック図である。
【図４】前記図３に示されたプリチャージイネーブル部の回路図である。
【図５】前記図３に示されたデコーディング部の回路図である。
【図６】前記図３に示された冗長制御部の第１実施の形態による回路図である。
【図７】前記図３に示された冗長制御部の第２実施の形態による回路図である。
【図８】前記図３に示された冗長制御部の第３実施の形態による回路図である。
【図９】前記図３に示された冗長制御部の第４実施の形態による回路図である。
【図１０】前記図３に示された冗長制御部の第５実施の形態による回路図である。
【図１１】前記図３に示された冗長イネーブル信号発生部の回路図である。
【図１２】前記図３に示されたブロック図の各信号の読出及び書込動作時のタイミング図である。
【図１３】前記図３に示されたブロック図の各信号のバーンインストレステスト時のタイミング図である。
Claims (5)
- ローアドレス信号に応答するデコーディング部と、
前記デコーディング部に連結され、前記デコーディング部の出力をプリチャージさせるプリチャージイネーブル信号に応答するプリチャージイネーブル部と、
前記ローアドレス信号とストレステスト時にアクティブされるストレス信号とを入力し、前記ローアドレス信号と前記ストレス信号とに応答して、信号マージンを制御するため前記ストレス信号のアクティブ時にはアクティブでない時の遅延よりもさらに遅延した冗長制御信号を発生する冗長制御部と、
前記冗長制御部と前記デコーディング部とに連結され、前記冗長制御信号と前記デコーディング部の出力信号に応答して、冗長イネーブル信号を発生する冗長イネーブル信号発生部とを具備し、
ストレステスト時には、前記プリチャージイネーブル部の出力端がディスチャージされてから、前記さらに遅延された冗長制御信号がアクティブされることを特徴とするメモリ集積回路の冗長メモリセルの制御回路。 - 前記デコーディング部は、
前記プリチャージイネーブル部の出力端に一端が連結された多数個のヒューズと、
前記多数個のヒューズの他端に各々連結され、前記ローアドレス信号のうち１つを入力とする前記ヒューズと同数のスイッチング手段とを具備することを特徴とする請求項１に記載のメモリ集積回路の冗長メモリセルの制御回路。 - 前記ストレステストはメモリのバーンインテストであることを特徴とする請求項１に記載のメモリ集積回路の冗長メモリセルの制御回路。
- 冗長メモリセルと該冗長メモリセルを制御する制御回路とを有するメモリ集積回路であって、
前記冗長メモリセルを制御する制御回路が、
ローアドレス信号に応答するデコーディング部と、
前記デコーディング部に連結され、前記デコーディング部の出力をプリチャージさせるプリチャージイネーブル信号に応答するプリチャージイネーブル部と、
前記ローアドレス信号とストレステスト時にアクティブされるストレス信号とを入力し、前記ローアドレス信号と前記ストレス信号とに応答して、信号マージンを制御するため前記ストレス信号のアクティブ時にはアクティブでない時の遅延よりもさらに遅延した冗長制御信号を発生する冗長制御部と、
前記冗長制御部と前記デコーディング部とに連結され、前記冗長制御信号と前記デコーディング部の出力信号に応答して、冗長イネーブル信号を発生する冗長イネーブル信号発生部とを具備し、
ストレステスト時には、前記プリチャージイネーブル部の出力端がディスチャージされてから、前記さらに遅延された冗長制御信号がアクティブされることを特徴とするメモリ集積回路。 - 冗長メモリセルを有するメモリ集積回路において、該冗長メモリセルを制御する制御方法であって、
前記メモリ集積回路のバーンインテスト時には、冗長メモリセルのアクティブ／インアクティブ信号の生成を前記メモリ集積回路への通常のアクセス時の遅延よりもさらに遅延させ、
さらに遅延されて生成した前記アクティブ／インアクティブ信号に基づき、バーンインテスト時の前記冗長メモリセルへのアクセスを制御することを特徴とするメモリ集積回路における冗長メモリセルの制御方法。
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