KR100631929B1 - 신호 딜레이 조절부를 갖는 반도체 메모리 장치 - Google Patents

신호 딜레이 조절부를 갖는 반도체 메모리 장치 Download PDF

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Abstract

각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 상기 단위 메모리 셀의 행 또는 열을 선택하기 위한 디코더와; 상기 디코더에 의해 선택되는 메모리 셀이 상기 메모리 셀 어레이 내의 어느 곳에 위치하는가에 따라 상기 행 또는 컬럼에 인가되어질 활성화 신호의 딜레이를 조절하여 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비한다. 그리하여, 본 발명은 신호 딜레이 조절부를 구비한 반도체 메모리 장치를 제공함으로써 메모리 셀 어레이에 별도로 부가되는 라인의 증가없이 메모리 셀에의 억세스 신호 딜레이 또는 신호 스큐를 줄일 수 있는 효과를 갖는다.
반도체 메모리, 억세스 타임, 로딩 커패시턴스, 신호 스큐

Description

신호 딜레이 조절부를 갖는 반도체 메모리 장치{Semiconductor memory device having signal delay controller}
도 1은 종래의 적은 용량의 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도.
도 2는 종래의 반도체 메모리 장치에서 명령어가 입력된 후 데이터가 출력되는 경로를 나타낸 블록도.
도 3은 도 2의 동작 경로를 갖는 큰 용량의 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도.
도 4는 본 발명의 일실시예에 따른 신호 딜레이 조절부를 구비한 반도체 메모리 장치를 일부분을 나타낸 개략도.
도 5는 본 발명의 일실시예에 따른 신호 딜레이 조절부의 일례를 나타낸 회로도.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 신호 딜레이 조절부 103, 203 : 블록 제어부
104 : 컬럼 디코더 105 : 로우 디코더
SW1, SW2, SW3, SW4 : 스위칭 DL : 딜레이부
INV1, INV2, INV3 : 인버터
NM1, NM2 : N형 모스 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치에서의 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 디코딩 신호의 억세스 타임의 딜레이를 조절하기 위한 신호 딜레이 조절부에 관한 것이다.
최근 반도체 메모리 장치는 고집적화, 초고속화, 대용량화 추세가 일반적이다. 여기서, 고집적화는 칩(chip)의 크기를 작게 하여 한 웨이퍼(wafer) 당 넷 다이(net die)의 수를 증가시켜 원가 절감에 기여할 수 있다. 또한, 초고속화는 시스템의 퍼포먼스(performance) 향상을 위해서는 필수적이라 할 정도로 중요하다.
일반적으로, 반도체 메모리 장치는 복수 개의 셀 어레이 블록을 갖는다. 그리고, 상기 셀 어레이 블록 내의 단위 메모리 셀에 억세스 하기 위한 워드라인 또는 비트라인을 지정하기 위한 로우 디코더 또는 컬럼 디코더가 각각 존재한다.
도 1은 종래의 적은 용량의 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 메모리 셀 어레이(10), 주변 회로 영역(16), 로우 디코더(12), 컬럼 디코더(14)가 도시되어 있다.
상기 메모리 셀 어레이(10)는 비트라인 및 워드라인을 포함하는 부분이다. 상기 메모리 셀 어레이(10)는 비트라인과 워드라인의 교차점마다 연결된 단위 메모리 셀을 복수로 구비한다. 그리고, 상기 비트라인 및 워드라인은 어드레스 핀을 통해 입력되는 어드레스에 의해 선택되어 상기 로우 디코더 및 컬럼 디코더에 의해 제어된다.
상기 주변 회로 영역(16)은 상기 반도체 메모리 장치의 동작에 요구되는 회로들이 형성되는 영역이다.
도 1에 도시된 바와 같이 용량이 적은 반도체 메모리 장치의 경우에는 상기 로우 디코더(12) 또는 컬럼 디코더(14)와 상기 메모리 셀 어레이(10)내의 워드라인 또는 비트라인간의 경로는 그다지 차이가 나지 않는다. 따라서, 상기 메모리 셀 어레이(10)에서 볼 경우 상기 로우 디코더(12) 또는 컬럼 디코더(14)에서 출력되어 상기 메모리 셀 어레이(10) 내의 워드라인 또는 비트라인에 도달하는 신호의 딜레이 또는 그 신호의 전압 변동에 기인한 신호 스큐(skew)는 그다지 문제가 되지 않았다.
그러나, 반도체 메모리 장치의 용량이 증가함에 따라서 로우 디코더 또는 컬럼 디코더에서 출력되어 메모리 셀 어레이 내의 워드라인 또는 비트라인에 도달하는 신호의 딜레이 또는 그 신호의 전압 변동에 기인한 신호 스큐가 문제가 된다.
도 2는 종래의 반도체 메모리 장치에서 명령어가 입력된 후 데이터가 출력되는 경로를 나타낸 블록도이다.
도 2를 참조하면, 로우 어드레스 버퍼(20), 로우 디코더(22), 메모리 코어 (26), 데이터 출력 버퍼(28), 컬럼 어드레스 버퍼(21) 및 컬럼 디코더(23)가 도시되어 있다.
상기 로우 어드레스 버퍼(20)는 외부의 TTL 신호인 로우 어드레스(EXT_ADDX)를 상기 반도체 메모리 장치의 내부에서 사용되는 CMOS 신호인 로우 어드레스(INT_ADDX)로 변환하는 부분으로서, 상기 로우 어드레스 버퍼(20)에 의하여 변환되기 전의 어드레스는 외부 어드레스(EXT_ADDX)이고, 상기 로우 어드레스 버퍼(20)에 의해 변환된 출력은 내부 어드레스(INT_ADDX)이다. 그리고, 상기 로우 어드레스 버퍼(20)는 로우 어드레스 스트로브(/RAS)에 응답하여 동작한다.
상기 로우 디코더(22)는 상기 내부 어드레스(INT_ADDX)를 수신하여 데이터가 저장된 메모리 셀을 선택한다. 일반적으로, 상기 로우 디코더(22)는 프리디코더(predecoder) 및 메인 디코더(main decoder)로 구별되나 본 발명과는 밀접한 관련이 있는 부분은 아니므로 상세한 설명은 생략한다.
상기 컬럼 어드레스 버퍼(21)는 외부 어드레스(EXT_ADDY)를 수신하여 내부 어드레스(INT_ADDY)를 출력한다.
상기 컬럼 디코더(23)는 상기 내부 어드레스(INT_ADDY)를 수신하여 상기 메모리 코어(26)에서의 센스 앰프(sense amplifier)에 의해 증폭되어 있는 비트 라인(bit line)의 데이터가 데이터 출력 버퍼(28)를 거쳐 외부로 출력되게 한다.
상기 메모리 코어(26)는 셀 어레이 내의 단위 메모리 셀, 상기 단위 메모리 셀에 연결된 워드라인 및 비트라인, 상기 비트라인에 연결된 센스 앰프를 포함한다.
도 3은 도 2의 동작 경로를 갖는 큰 용량의 반도체 메모리 장치의 구조를 개략적으로 나타낸 블록도이다.
도 3를 참조하면, 메모리 셀 어레이(30), 주변 회로 영역(36), 로우 디코더(32), 컬럼 디코더(34)가 도시되어 있다.
상기의 큰 용량의 반도체 메모리 장치에 있어서 A, B, C, D로 분류된 셀 어레이는 로우 디코더를 기준으로 할 때 A, D 측의 억세스 타임은 C, D 측의 억세스 타임에 비해서 클 수 있다. 예를 들면, A, D 측의 로우 어드레스 억세스 타임(Row Address Access Time; tRAC)은 B, C 측의 로우 어드레스 억세스 타임(tRAC)에 비해서 크다.
또한, 컬럼 디코더를 기준으로 할 경우에도 상기 로우 디코더를 기준으로 경우와 유사하다. 예를 들면, A, B 측의 컬럼 어드레스 억세스 타임(Column Address time; tCAC)은 C, D 측의 컬럼 어드레스 억세스 타임(tCAC)에 비해서 크다.
여기서, 로우 어드레스 억세스 타임(tRAC)은 로우 어드레스 스트로브(/RAS)에 응답하여 유효 로우 어드레스가 입력되는 시점으로부터(/RAS가 천이하는 시점부터) 유효 데이터가 출력되는 시점까지의 시간을 말한다. 그리고, 컬럼 어드레스 억세스 타임(tCAC)은 상기 로우 어드레스 스토로브(/RAS) 후에 천이되는 컬럼 어드레스 스트로브(/CAS)에 응답하여 유효 컬럼 어드레스가 입력되는 시점으로부터(/CAS가 천이하는 시점부터) 유효 데이터가 출력되는 시점까지의 시간을 말한다.
그리고, 상기 디코딩 신호의 상기 메모리 셀 어레이 내의 입력 시점에서 볼 경우, 메모리 셀 어레이 내의 단위 메모리 셀에 억세스 하기 위한 경로 길이가 달 라, 먼 쪽의 셀에 억세스 하는 경우에는 가까운 쪽의 셀에 억세스 하는 경우에 비하여 라인 로딩 커패시턴스(line loading capacitance)가 크다.
또한, 상기 로우 디코더 또는 컬럼 디코더로부터 먼 쪽의 메모리 셀 어레이 부분은 상기 로우 디코더 또는 컬럼 디코더로부터 출력된 신호의 전압 레벨의 변동이 생겨 신호 스큐가 발생할 우려가 높다. 예를 들면, 로우 디코더의 측면에서 볼 경우, 상기 메모리 셀 어레이(30)의 A, D 측은 B, C 측과 비교시 승압 전압(VPP)의 레벨이 변동되어 신호 스큐가 발생할 우려가 높다. 컬럼 디코더의 측면에서 볼 경우, 상기 메모리 셀 어레이(30)의 A, B 측은 C, D 측과 비교시 내부 전압 변환 회로(Inter Voltage Converter; IVC)에 의하여 출력되는 전압의 레벨이 변동되어 신호 스큐가 발생할 우려가 높다.
상기의 딜레이 또는 신호 스큐의 문제점을 해결하고자 메모리 셀 어레이를 작은 단위로 나누는 방법과, 상기 메모리 셀 어레이로 억세스 하기 위한 신호가 흐르는 라인(line)을 저항이 작은 라인으로 배치하는 방법이 사용되어졌다.
그러나, 전자의 경우에는 추가로 배치되어져야 하는 로우 디코더 및 컬럼 디코더로 인하여 칩 싸이즈가 증가하는 문제점이 있다. 그리고, 후자의 경우에는 상기 메모리 셀 어레이에 억세스 하기 위한 신호가 흐르는 라인의 저항을 줄이는 방법은 반도체 메모리 장치를 제조하기 위한 공정 특성상 상기 메모리 셀 어레이의 일정부분의 라인만을 저항이 다른 물질로 배선할 수 없는 한계가 있다.
또한, 종래의 반도체 메모리 장치에서는 신호 스큐 또는 딜레이 문제를 해결하기 위하여 로우 디코더 또는 컬럼 디코더와 인접한 메모리 셀 어레이에는 딜레이 소자(예를 들면, 저항이 높은 물질로 구성된 라인)를 포함하는 라인을 별도로 부가하거나, 신호의 경로를 길게 하는 배선 방법이 사용되었다. 그러나, 상기 배선 방법에 의한 반도체 메모리 장치는 로우 디코더 또는 컬럼 디코더와 인접한 메모리 셀 어레이와 인접하지 않은 메모리 셀 어레이에 별도의 라인이 부가되어, 버스(bus)의 증가 문제가 따르고, 신호의 경로를 길게 하기 위하여 배선 라인의 길이를 늘려야 하므로 공정 면 또는 칩의 크기 면에서 제약이 따른다.
상술한 바와 같이, 종래 반도체 메모리 장치의 메모리 셀 어레이를 기준으로 할 경우, 로우 디코더 또는 컬럼 디코더와 먼 부분과 가까운 부분에서의 억세스 타임이 달라서 상기 메모리 셀 어레이에 억세스 하기 위한 신호의 딜레이가 생기는 문제점이 있다. 또한, 상기 메모리 셀 어레이에 억세스 하기 위한 신호의 스큐가 발생하는 문제점이 있다. 이와 같은 문제들로 인하여, 반도체 메모리 장치의 동작 오류가 발생하게 된다.
따라서, 본 발명의 목적은 상기한 종래의 반도체 메모리 장치 내의 로우 디코더 또는 컬럼 디코더에서 먼 셀 어레이 블록과, 가까운 부분의 셀 어레이 블록의 억세스 타임이 달라서 상기 메모리 셀 어레이에 억세스 하기 위한 신호의 딜레이가 생기는 문제를 감소시키기 위하여 개선된 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 메모리 셀 어레이에 억세스 하기 위한 신호의 스큐가 발생하는 문제를 감소 또는 최소화할 수 있는 반도체 메모리 장치를 제공함에 있 다.
본 발명의 또 다른 목적은 메모리 셀에의 억세스 신호 딜레이 또는 메모리 셀 어레이에 억세스 하기 위한 신호의 스큐를 줄임으로써 동작 오류를 감소 또는 최소화할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이에 별도로 부가되는 라인의 증가없이 메모리 셀에의 억세스 신호 딜레이 또는 신호 스큐를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시례적 구체화에 따라 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치는 상기 단위 메모리 셀의 행 또는 열을 선택하기 위한 디코더와; 상기 디코더에 의해 선택되는 메모리 셀이 상기 메모리 셀 어레이 내의 어느 곳에 위치하는가에 따라 상기 행 또는 컬럼에 인가되어질 활성화 신호의 딜레이를 조절하여 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 한다.
여기서, 상기 신호 딜레이 조절부는 상기 디코더에 의해 선택되는 메모리 셀의 상기 셀 어레이 내 위치에 따라 상기 활성화 신호의 딜레이가 조절되도록 하기 위한 블록 제어 신호에 의해 제어될 수 있다.
또한, 상기 활성화 신호는 상기 디코더에서 출력되는 디코딩 신호일 수 있다.
또한, 상기 디코더가 상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코 더인 경우, 상기 로우 디코더에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제1 셀 어레이 블록과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제2 셀 어레이 블록으로 나뉘고, 상기 디코딩 신호가 상기 제1 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우와 상기 제2 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우에 따라 상기 블록 제어 신호는 달라질 수 있다.
또한, 상기 디코더가 상기 단위 메모리 셀의 열을 선택하기 위한 컬럼 디코더인 경우, 상기 컬럼 디코더에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제3 셀 어레이 블록과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제4 셀 어레이 블록으로 나뉘고, 상기 디코딩 신호는 상기 제3 셀 어레이 블록 내의 단위 메모리 셀의 열에 인가되어지는 경우와 상기 제3 셀 어레이 블록 내의 단위 메모리 셀의 열에 인가되어지는 경우에 따라 상기 블록 제어 신호는 달라질 수 있다.
또한, 상기 신호 딜레이 조절부는 상기 블록 제어 신호를 수신하여 상기 제1 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비되지 않은 제1 경로부로 연결되도록 스위칭되고 상기 제2 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비된 제2 경로부로 연결되도록 스위칭되는 블록 제어부를 구비할 수 있다.
또한, 상기 신호 딜레이 조절부는 상기 블록 제어 신호를 수신하여 상기 제3 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레 이부가 구비되지 않은 제3 경로부로 연결되도록 스위칭되고 상기 제4 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비된 제4 경로부로 연결되도록 스위칭되는 블록 제어부를 구비할 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 실시례적 구체화에 따라 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치는 상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코더; 상기 단위 메모리 셀의 열을 선택하기 위한 컬럼 디코더; 및 상기 디코더들에 의해 선택되는 메모리 셀이 상기 디코더들을 기준으로 갖는 라인 로딩 커패시턴스 값에 따라 상기 행과 열에 인가되어질 활성화 신호의 딜레이를 조절하여, 상기 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 셀 별 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 한다.
상기의 목적들을 달성하기 위하여 본 발명의 실시례적 구체화에 따라 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치는 상기 단위 메모리 셀에 억세스하기 위한 디코딩 신호를 출력하는 디코더; 및 상기 디코더와 상기 메모리 셀 어레이 사이에 배치되고, 디코딩 신호가 상기 메모리 셀 어레이 중 디코더와 먼 제1 셀 어레이 블록 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우 딜레이부를 거치지 않고 상기 메모리 셀 어레이로 입력되게 하고, 상기 디코딩 신호가 상기 디코더와 가까운 제2 셀 어레이 블록 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우에는 상기 딜레이부를 거쳐 상기 메모리 셀 어레이로 입력되게 하여 상기 제1 셀 어레이 블록 내의 단 위 메모리 셀에의 억세스 타임과 상기 제2 셀 어레이 블록 내의 단위 메모리 셀에의 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 한다.
또한, 상기 디코더는 상기 워드라인을 선택하기 위한 로우 디코딩 신호를 출력하는 로우 디코더일 수 있다.
또한, 상기 디코더는 상기 비트라인을 선택하기 위한 컬럼 디코딩 신호를 출력하는 컬럼 디코더일 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명의 일실시예에 따른 신호 딜레이 조절부를 구비한 반도체 메모리 장치를 일부분을 나타낸 개략도이다.
도 4를 참조하면, 메모리 셀 어레이(C_ARR), 로우 디코더(105), 컬럼 디코더(104), 로우 신호 딜레이 조절부(100) 및 컬럼 신호 딜레이 조절부(200)가 도시되어 있다.
상기 메모리 셀 어레이(C_ARR)는 각각의 단위 메모리 셀이 행과 열의 교차점 에 매트릭스 형태로 연결되어 있다.
상기 로우 디코더(105)는 상기 메모리 셀 어레이(C_ARR) 내의 각각의 단위 메모리 셀의 행을 선택하기 위한 디코더이다.
상기 컬럼 디코더(104)는 상기 메모리 셀 어레이(C_ARR) 내의 각각의 단위 메모리 셀의 열을 선택하기 위한 디코더이다.
상기 로우 신호 딜레이 조절부(100)는 상기 로우 디코더(105) 및 컬럼 디코더(104)에 의해 선택되는 단위 메모리 셀이 상기 메모리 셀 어레이 내의 어느 곳에 위치하는가에 따라 상기 행 또는 컬럼에 인가되어질 활성화 신호의 딜레이를 조절하여 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 억세스 타임이 실질적으로 동일하도록 한다.
여기서, 상기 로우 신호 딜레이 조절부(100)는 상기 로우 디코더(105)에 의해 선택되는 메모리 셀의 상기 셀 어레이 내 위치에 따라 상기 활성화 신호의 딜레이가 조절되도록 하기 위한 블록 제어 신호에 의해 제어될 수 있다. 그리고, 상기 활성화 신호는 상기 디코더에서 출력되는 디코딩 신호이다.
여기서, 상기 메모리 셀 어레이(C_ARR)는 상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코더(105)에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제1 셀 어레이 블록(A, D)과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제2 셀 어레이 블록(B, C)으로 나뉘어질 수 있다. 그리고, 상기 디코딩 신호가 상기 제1 셀 어레이 블록(A, D) 내의 단위 메모리 셀의 행에 인가되어지는 경우와 상기 제2 셀 어레이 블록 내(B, C)의 단위 메모리 셀의 행에 인가되어지는 경우 에 따라 상기 블록 제어 신호는 달라질 수 있다.
상기 로우 신호 딜레이 조절부(100)는 제1 경로부 및 제2 경로부 중 어느 하나의 경로를 통하여 상기 디코딩 신호가 상기 단위 메모리 셀에 억세스되도록 하기 위한 블록 제어부(103)를 구비한다.
상기 블록 제어부(103)는 상기 블록 제어 신호를 수신하여 상기 제1 셀 어레이 블록(A, D)의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부(DL)가 구비되지 않은 제1 경로부로 연결되도록 스위칭(SW1) 된다. 그리고 상기 블록 제어부(103)는 상기 제2 셀 어레이 블록(B, C)의 단위 메모리 셀에 억세스하는 경우에는 신호 지연을 위한 딜레이부(DL)가 구비된 제2 경로부로 연결되도록 스위칭(SW2)된다. 여기서의 디코딩 신호는 로우 디코딩 신호이다.
또한, 상기 메모리 셀 어레이(C_ARR)는 상기 단위 메모리 셀의 열을 선택하기 위한 컬럼 디코더(104)에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제3 셀 어레이 블록(A, B)과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제4 셀 어레이 블록(C, D)으로 나뉘어질 수 있다. 그리고, 상기 디코딩 신호는 상기 제3 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우와 상기 제4 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우에 따라 상기 블록 제어 신호는 달라질 수 있다.
상기 컬럼 신호 딜레이 조절부(200)는 제3 경로부 및 제4 경로부 중 어느 하나의 경로를 통하여 상기 디코딩 신호가 상기 단위 메모리 셀에 억세스되도록 하기 위한 블록 제어부(203)를 구비한다.
상기 블록 제어부(203)는 상기 블록 제어 신호를 수신하여 상기 제3 셀 어레이 블록(A, B)의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부(DL)가 구비되지 않은 제3 경로부로 연결되도록 스위칭(SW3) 된다. 그리고, 상기 제4 셀 어레이 블록(C, D)의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부(DL)가 구비된 제4 경로부로 연결되도록 스위칭(SW4) 된다. 여기서의 디코딩 신호는 컬럼 디코딩 신호이다.
상기 신호 딜레이 조절부(100, 200)는 상기 메모리 셀 어레이(C_ARR)를 상기 디코더(104, 105)와의 경로를 기준으로 하여 각각 두 개의 셀 어레이 블록 또는 네 개의 셀 어레이 블록 또는 여덟 개의 셀 어레이 블록 또는 그 이상으로 나누어 딜레이를 조절할 수도 있다. 상기에서는 상기 메모리 셀 어레이를 각각 두 개의 셀 어레이 블록으로 나눈 경우를 예로 들어 설명한 것이다.
상술한 바와 같이, 본 발명의 일실시예에 따라 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치는 상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코더(105)와, 상기 단위 메모리 셀의 컬럼을 선택하기 위한 컬럼 디코더(104)와, 셀 별 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부(100, 200)를 구비한다.
그리하여, 상기 신호 딜레이 조절부(100, 200)는 상기 디코더들(104, 105)에 의해 선택되는 메모리 셀이 상기 디코더들을 기준으로 갖는 라인 로딩 커패시턴스 값에 따라 상기 행과 열에 인가되어질 활성화 신호의 딜레이를 조절하여 상기 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 셀 별 억세스 타임이 실질적으로 동일 하도록 한다. 여기서, 상기 활성화 신호는 상기 디코더들에서 출력되는 디코딩 신호이다.
상기 로우 디코더(105)와 상기 메모리 셀 어레이(C_ARR) 사이에 위치하는 상기 신호 딜레이 조절부(100)만으로 상기 활성화 신호의 딜레이를 조절하여 셀 별 억세스 타임이 실질적으로 동일하게 된다면 상기 신호 딜레이 조절부(100)만 구비될 수도 있다. 한편, 상기 컬럼 디코더(104)와 상기 메모리 셀 어레이(C_ARR) 사이에 위치하는 상기 신호 딜레이 조절부(200)만으로 상기 활성화 신호의 딜레이를 조절하여 셀 별 억세스 타임이 실질적으로 동일하게 된다면 상기 신호 딜레이 조절부(200)만 구비될 수도 있다.
상술한 바와 같이, 본 발명의 일실시예에 따라 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치는 상기 단위 메모리 셀에 억세스하기 위한 디코딩 신호를 출력하는 디코더; 및 상기 디코더와 상기 메모리 셀 어레이 사이에 배치되는 신호 딜레이 조절부를 구비한다.
도 4를 참조하면, 상기 디코더는 상기 단위 메모리 셀의 행을 억세스 하기 위한 로우 디코더(105)일 수도 있고, 상기 단위 메모리 셀의 열을 억세스 하기 위한 컬럼 디코더(104)일 수도 있다.
상기 신호 딜레이 조절부(100)는 디코딩 신호가 상기 메모리 셀 어레이 중 디코더(105)와 먼 제1 셀 어레이 블록(A, D) 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우 딜레이부(DL)를 거치지 않고 상기 메모리 셀 어레이로 입력되게 하 고, 상기 디코딩 신호가 상기 디코더와 가까운 제2 셀 어레이 블록(B, C) 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우에는 상기 딜레이부를 거쳐 상기 메모리 셀 어레이로 입력되게 하여 상기 제1 셀 어레이 블록(A, D) 내의 단위 메모리 셀에의 억세스 타임과 상기 제2 셀 어레이 블록(B, C) 내의 단위 메모리 셀에의 억세스 타임이 실질적으로 동일하도록 한다.
도 5는 본 발명의 일실시예에 따른 신호 딜레이 조절부의 일례를 나타낸 회로도이다.
도 5를 참조하면, 입력되는 신호인 디코딩 신호, 지연된 경로와 그렇지 않은 경로 두 가지의 경로 중 하나의 경로가 선택되게 하는 블록 제어신호 및 출력 신호가 도시되어 있다.
상기 디코딩 신호는 메모리 셀 어레이 내의 단위 메모리 셀의 행 또는 열을 활성화시키기 위한 신호이다.
상기 블록 제어 신호는 상기 메모리 셀 어레이 내의 경로 거리 또는 라인 로딩 커패시턴스 값에 따라 상기 행과 열에 인가되어질 활성화 신호의 딜레이를 조절하기 위한 신호이다.
예를 들어, 상기 메모리 셀 어레이 내의 단위 메모리 셀에의 경로 거리가 멀거나 라인 로딩 커패시턴스 값이 큰 경우 상기 디코딩 신호가 입력되고(디코딩 신호가 논리값 1), 블록 제어 신호가 논리값 1인 경우 인버터(INV1)에 의해 반전되어 낸드 게이트(NAND1)로의 입력 신호는 논리값 1 과 0이므로 상기 낸드 게이트(NAND1)는 하이 레벨 신호를 출력한다. 그리고 상기 하이 레벨 신호인 낸드 게이트(NAND1)의 출력 신호는 인버터(INV2, INV3)에 의해 딜레이 되고 P형 모스 트랜지스터(PM1)을 턴온 시키지 않는다. 한편, 낸드 게이트(NAND2)로의 입력 신호는 논리값1과 1이므로 출력 신호는 논리값 0이 되고 P형 모스 트랜지스터(PM2)를 턴온시켜 V2의 전압이 출력 단자로 인가되어 출력 신호를 발생된다.
상기 블록 제어 신호가 논리값 0인 경우에는 반대로 딜레이 경로(101)를 경유한 신호에 의하여 P형 모스 트랜지스터(PM1)이 턴온되어 V1이 출력 단자로 인가되어 출력 신호가 발생된다. 여기서, 상기 블록 제어 신호는 0 또는 1의 논리값을 갖게 되는데, 딜레이부를 거쳐 상기 디코딩 신호가 상기 메모리 셀 어레이의 단위 메모리 셀 어레이로 억세스 하기 위한 출력 신호를 출력 하기 위한 경우에는 논리값 0을 갖는 신호가 입력되고, 반대의 경우에는 논리값 1을 갖는 신호가 입력된다. 상기 V1 및 V2는 승압 전압(VPP)일 수도 있고, 내부 전압 변환 회로(IVC)에 의해 변환된 전압일 수도 있다.
상기 디코딩 신호가 상기 메모리 셀 어레이 내의 단위 메모리 셀의 열을 활성화시키기 위한 신호인 경우라면, 컬럼 디코딩 신호(상기 단위 메모리 셀의 열을 활성화시키기 위한 신호)가 컬럼 어드레스 버퍼에 의하여 버퍼링되기 이전의 신호인 외부 컬럼 어드레스 또는 버퍼링 된 이후의 신호인 내부 컬럼 어드레스가 상기 블록 제어 신호로서 사용될 수도 있다.
반대로, 상기 디코딩 신호가 상기 메모리 셀 어레이 내의 단위 메모리 셀의 행을 활성화시키기 위한 신호인 경우라면, 로우 디코딩 신호(상기 단위 메모리 셀의 행을 활성화시키기 위한 신호)가 로우 어드레스 버퍼에 의하여 버퍼링되기 이전 의 신호인 외부 로우 어드레스 또는 버퍼링된 이후의 신호인 내부 로우 어드레스가 상기 블록 제어 신호로서 사용될 수도 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 반도체 메모리 장치를 제공함으로써 종래 반도체 메모리 장치 내의 로우 디코더 또는 컬럼 디코더에서 먼 메모리 셀 어레이와 상대적으로 가까운 부분의 메모리 셀 어레이에의 억세스 타임이 달라서 상기 메모리 셀 어레이에 억세스 하기 위한 신호의 딜레이가 생기는 문제를 감소시키는 효과를 갖는다.
또한, 본 발명은 개선된 반도체 메모리 장치를 제공함으로써 메모리 셀 어레이에 억세스 하기 위한 신호의 스큐가 발생하는 문제를 감소 또는 최소화하는 효과를 갖는다.
또한, 본 발명은 메모리 셀에의 억세스 신호 딜레이 또는 메모리 셀 어레이에 억세스 하기 위한 신호의 스큐를 줄임으로써 반도체 메모리 장치의 동작 오류를 감소 또는 최소화하는 효과를 갖는다.
또한, 본 발명은 신호 딜레이 조절부를 구비한 반도체 메모리 장치를 제공함으로써 메모리 셀 어레이에 별도로 부가되는 라인의 증가없이 메모리 셀에의 억세스 신호 딜레이 또는 신호 스큐를 줄일 수 있는 효과를 갖는다.

Claims (14)

  1. 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 단위 메모리 셀의 행 또는 열을 선택하기 위한 디코더와;
    상기 디코더에 의해 선택되는 메모리 셀이 상기 메모리 셀 어레이 내의 어느 곳에 위치하는가에 따라 상기 디코더에서 출력되어 상기 행 또는 컬럼에 인가되어질 디코딩 신호의 딜레이를 조절하여 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 신호 딜레이 조절부는 상기 디코더에 의해 선택되는 메모리 셀의 상기 셀 어레이 내 위치에 따라 상기 디코딩 신호의 딜레이가 조절되도록 하기 위한 블록 제어 신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 디코더가 상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코더인 경우, 상기 로우 디코더에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제1 셀 어레이 블록과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제2 셀 어레이 블록으로 나뉘고, 상기 디코딩 신호가 상기 제1 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우와 상기 제2 셀 어레이 블록 내의 단위 메모리 셀의 행에 인가되어지는 경우에 따라 상기 블록 제어 신호는 달라짐을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 디코더가 상기 단위 메모리 셀의 열을 선택하기 위한 컬럼 디코더인 경우, 상기 컬럼 디코더에서 상기 단위 메모리 셀에 억세스하기 위한 경로가 먼 제3 셀 어레이 블록과 상기 단위 메모리 셀에 억세스하기 위한 경로가 가까운 제4 셀 어레이 블록으로 나뉘고, 상기 디코딩 신호는 상기 제3 셀 어레이 블록 내의 단위 메모리 셀의 열에 인가되어지는 경우와 상기 제4 셀 어레이 블록 내의 단위 메모리 셀의 열에 인가되어지는 경우에 따라 상기 블록 제어 신호는 달라짐을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 신호 딜레이 조절부는 상기 블록 제어 신호를 수신하여 상기 제1 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비되지 않은 제1 경로부로 연결되도록 스위칭되고 상기 제2 셀 어레이 블록의 단위 메모리 셀에 억세스하는 경우에는 신호 지연을 위한 딜레이부가 구비된 제2 경로부로 연결되도록 스위칭되는 블록 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 신호 딜레이 조절부는 상기 블록 제어 신호를 수신하여 상기 제3 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비되지 않은 제3 경로부로 연결되도록 스위칭되고 상기 제4 셀 어레이 블록의 단위 메모리 셀에 억세스 하는 경우에는 신호 지연을 위한 딜레이부가 구비된 제4 경로부로 연결되도록 스위칭되는 블록 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 단위 메모리 셀의 행을 선택하기 위한 로우 디코더;
    상기 단위 메모리 셀의 열을 선택하기 위한 컬럼 디코더; 및
    상기 디코더들에 의해 선택되는 메모리 셀이 상기 디코더들을 기준으로 갖는 라인 로딩 커패시턴스 값에 따라 상기 디코더들에서 출력되어 상기 행과 열에 인가되어질 디코딩 신호의 딜레이를 조절하여, 상기 단위 메모리 셀의 셀 어레이 내 위치에 관계없이 셀 별 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 신호 딜레이 조절부는 상기 디코더들에 의해 선택되는 메모리 셀의 상기 셀 어레이 내 위치에 따라 상기 디코딩 신호의 딜레이가 조절되도록 하기 위한 블록 제어 신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. 각각의 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 단위 메모리 셀에 억세스하기 위한 디코딩 신호를 출력하는 디코더; 및
    상기 디코더와 상기 메모리 셀 어레이 사이에 배치되고, 디코딩 신호가 상기 메모리 셀 어레이 중 디코더와 먼 제1 셀 어레이 블록 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우 딜레이부를 거치지 않고 상기 메모리 셀 어레이로 입력되게 하고, 상기 디코딩 신호가 상기 디코더와 가까운 제2 셀 어레이 블록 내의 단위 메모리 셀에 억세스하기 위한 신호인 경우에는 상기 딜레이부를 거쳐 상기 메모리 셀 어레이로 입력되게 하여 상기 제1 셀 어레이 블록 내의 단위 메모리 셀에의 억세스 타임과 상기 제2 셀 어레이 블록 내의 단위 메모리 셀에의 억세스 타임이 실질적으로 동일하도록 하는 신호 딜레이 조절부를 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 신호 딜레이 조절부는 상기 셀 어레이 블록에 따라 다른 블록 제어 신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 디코더는 상기 워드라인을 선택하기 위한 로우 디코딩 신호를 출력하는 로우 디코더임을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 디코더는 상기 비트라인을 선택하기 위한 컬럼 디코딩 신호를 출력하는 컬럼 디코더임을 특징으로 하는 반도체 메모리 장치.
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