CN1825480A - 具有信号延迟控制器的半导体存储器件及其方法 - Google Patents

具有信号延迟控制器的半导体存储器件及其方法 Download PDF

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Abstract

一种半导体存储器件可以具有存储单元阵列，在行和列的交叉处置有各个存储单元。半导体存储器件还可以包括至少一个译码器和至少一个延迟控制器。译码器可以选择存储单元的行或列。信号延迟控制器可以基于与所选的行或列相关联的至少一个存储单元的位置和所选存储单元的线负载电容值中的至少一个，控制由至少一个译码器施加到行或列的激活信号的延迟。

Description

具有信号延迟控制器的半导体存储器件及其方法
本非临时专利申请要求于2005年2月15日提交的韩国专利申请10-2005-0012300的优先权，其全部内容援引于此以供参考。
技术领域
本发明的示范性实施例涉及具有一个或多个信号延迟控制器的半导体存储器件以及其中执行的方法。
背景技术
随着半导体存储器件的日益集成，它们的尺寸可以缩小。随着半导体存储器件的缩小，可以降低每晶片(wafer)的净晶粒(net die)数。
半导体存储器件可以被分成多个单元阵列块，并且可以包括行译码器和列译码器。行译码器可以指定要连接到单位存储单元的字线，而列译码器可以指定要连接到单位存储单元的位线。
图1是示意性示出常规半导体存储器件的方框图。如图所示，图1的常规半导体存储器件可以包括存储单元阵列10、外围电路区域16、行译码器12和列译码器14。
存储单元阵列10可以具有连接到位线和字线的每个交叉处的多个单位存储单元。当通过地址引脚输入地址时，可以分别由行译码器和列译码器14选择位线和字线来译码地址。外围电路区域16可以包括工作所需的电路。
在图1的半导体存储器件中，在存储单元阵列10内的行译码器12和字线之间或者列译码器14和位线之间的路径距离可以是相似或基本相似。换句话说，路径距离的差别可以是相似或基本相似。在存储单元阵列10中，从行译码器12输出到字线、从列译码器14输出到存储单元阵列10内的位线的信号的延迟以及由电压变化引起的信号畸变可能不是问题。
然而，随着半导体存储器件的容量增加，在存储单元阵列中从行译码器输出到字线或从列译码器输出到位线的信号的延迟可能增加并/或导致电压变化，从而引起信号畸变。
图2是示出常规半导体存储器件中的数据的输出路径的方框图。图2示出行地址缓冲器20、行译码器22、存储核心(memory core)26、数据输出缓冲器28、列地址缓冲器21和列译码器23。
行地址缓冲器20可以将外部地址EXT_ADDX改变为内部地址INT_ADDX。行地址缓冲器20可以响应于行地址选通脉冲(strobe)/RAS工作。
行译码器22可以接收内部地址INT_ADDX并且可以选择连接到存取存储单元的字线。行译码器22可以被分成和/或包括预译码器和主译码器。然而，为了简明起见，省略了详细的讨论。
列地址缓冲器21可以接收外部地址EXT_ADDY并且可以输出内部地址INT_ADDY。列译码器23可以接收内部地址INT_ADDY并且可以输出位线的数据。数据可以由存储核心26内的读出放大器放大，并且可以通过数据输出缓冲器28输出。存储核心26可以包括以阵列排列的多个单位存储单元(下面称为单元阵列或存储单元阵列)、连接到单位存储单元的字线和位线以及连接到位线的读出放大器。
图3是示意性示出另一常规半导体存储器件的结构的方框图。如图所示，图3的常规半导体存储器件可以包括存储单元阵列30、外围电路区域36、行译码器32和列译码器34。单元阵列30可以被分成区域或块A、B、C和D。
在操作中，行译码器32存取区域A和D中的存储单元的存取时间可能比行译码器32存取区域B和C中的存储单元的存取时间要长。例如，对区域A和D中的存储单元的行地址存取时间(tRAC)可能比区域B和C中的存储单元的tRAC要长。tRAC表示从有效行地址(例如，/RAS的跃变时间点)的输入到有效数据的输出(例如，响应于行地址选通脉冲/RAS)的时间间隔。
类似地，列译码器34存取区域A和B中的存储单元的列地址存取时间(tCAC)可能比列译码器34存取区域C和D中的存储单元的列地址存取时间tCAC要长。tCAC表示从有效列地址点(例如，/CAS的跃变时间点)的输入到有效数据的输出(例如，响应于列地址选通脉冲/CAS)的时间间隔。列地址选通脉冲/CAS可以在行地址选通脉冲/RAS之后跃变。
当由行译码器32或列译码器34译码的译码信号输入到存储单元阵列30时，存取存储单元阵列30内的单位存储单元的路径长度可能对于区域A、B、C和D中的一个或多个是不同的。例如，对离行译码器32或列译码器34较远的单元的存取相对于较近的单元可能有较大的线负载电容(loadingcapacitance)。此外，在存取离行译码器32或列译码器34较远的单元时，可能由于从行译码器32或列译码器34输出的译码信号的电压电平变化而更容易产生信号畸变。
例如，对于行译码器32，存储单元阵列30内的区域A和D中的存储单元的升压电平VPP可能变化，从而与区域B和C中的存储单元相比产生信号畸变的可能性增大。对于列译码器34，在存储单元阵列30内的区域A和B中的存储单元中，内部电压转换器(IVC)输出的电压电平可能变化。这可能增加信号畸变的产生率。
在一个例子中，为了降低延迟和/或信号畸变的可能性，可以将存储单元阵列分成更小的单位或者线，可以通过使用该线存取存储单元阵列的信号。然而，由于额外的行译码器、列译码器和/或仅仅对应于存储单元阵列的确定部分的单条线，上面的方案可能引起芯片尺寸增加。
在另一个例子中，为了降低延迟和/或信号畸变的可能性，可以在邻近行译码器或列译码器的存储单元阵列中添加包括延迟器件的线。该线可以由具有较高电阻的材料形成，也可以加长信号的路径。然而，采用上述例子的常规半导体存储器件可能具有这样的结构，即，线被布线在与行译码器或列译码器不相邻的区域。这可能由于布线长度增加而增加总线问题、限制工艺和/或芯片尺寸。
在如上所述的常规半导体存储器件中，从行译码器或列译码器的存取时间可以根据要存取存储单元阵列的哪部分而不同。当存取存储单元阵列时，这些不同的存取时间可能引起信号延迟，和/或可能出现存取存储单元阵列的信号的畸变。不同的存取时间和/或信号畸变可能导致操作错误。
发明内容
本发明的示范性实施例提供能够使对单元阵列块的存取时间相等或基本相等、而不管它们离行和/或列译码器的距离的半导体存储器件。本发明的至少一些示范性实施例可以减少或基本减少存取存储单元阵列的信号的畸变、操作错误、加到存储单元阵列的线的数量、对存储单元的存取信号的延迟和/或畸变。
在根据本发明至少一个示范性实施例的半导体存储器件中，存储单元阵列可以具有位于行和列的各个交叉处的存储单元。该半导体存储器件可以包括至少一个译码器和至少一个信号延迟控制器。所述至少一个译码器可以选择与存储单元相关联的行或列。信号延迟控制器可以基于存储单元阵列内的由译码器选择的存储单元的位置控制施加到行或列的激活信号的延迟。
所述至少一个信号延迟控制器可以使存取时间相等或基本相等，而不管存储单元在存储单元阵列中的位置如何。
所述信号延迟控制器可以响应于块控制信号和/或根据存储单元阵列内的由译码器选择的存储单元的位置，控制激活信号的延迟。激活信号可以是从译码器输出的译码信号。
在本发明至少一些示范性实施例中，译码器可以是用于选择存储单元的行或列的行或列译码器，块控制信号可以根据要存取的存储单元的位置而不同。例如，对于施加到与第一单元阵列块中的存储单元相关联的行的译码信号的块控制信号可能与对于施加到与第二单元阵列块中的存储单元相关联的行的译码信号的块控制信号不同。在这个例子中，从行译码器存取存储单元阵列的路径长度可能不同(例如，到第一单元阵列块的路径可能与到第二单元阵列块的路径不同)。例如，到第一单元阵列块的路径长度可能大于到第二单元阵列块的路径长度。
在另一例子中，对于施加到与第三单元阵列块中的存储单元相关联的列的译码信号的块控制信号可能与对于施加到与第四单元阵列块中的存储单元相关联的列的译码信号的块控制信号不同。在这个例子中，从行译码器存取存储单元阵列的路径长度可能不同(例如，到第三单元阵列块的路径可能与到第四单元阵列块的路径不同)。例如，到第三单元阵列块的路径长度可能大于到第四单元阵列块的路径长度。
在本发明至少一些示范性实施例中，信号延迟控制器可以控制施加到与存储单元相关联的行或列的激活信号的延迟。激活信号可以由至少一个译码器施加，并且可以根据与行或列相关联的至少一个存储单元的位置和存储单元的线负载电容值中的至少一个来控制延迟。
在本发明至少一些示范性实施例中，例如当激活信号是用于存取第一单元阵列块内的存储单元的信号时(其中从译码器存取第一单元阵列块内的存储单元的路径长度比存取第二单元阵列块内的存储单元的路径长度要长)，信号延迟控制器被配置成通过第一路径没有延迟地输入激活信号到存储单元阵列。当例如激活信号是用于存取第二单元阵列块内的存储单元的信号时，信号延迟控制器被配置成通过第二路径带有延迟地输入激活信号到存储单元阵列。
根据本发明至少一些示范性实施例，信号延迟控制器可以包括至少一个块控制单元，用于基于接收到的块控制信号控制将激活信号施加到所选存储单元的路径。所选存储单元可以被包括在存储单元阵列的至少一个存储单元块内。可以通过第一路径没有延迟地将激活信号施加到所选存储单元或者通过第二路径带有延迟地将激活信号施加到所选存储单元。
本发明的另一示范性实施例提供一种具有存储单元阵列的半导体存储器件，存储单元阵列包括位于行和列交叉处的、以矩阵形式排列的各个存储单元。半导体存储器件可以包括行译码器、列译码器和/或信号延迟控制器。行译码器可以选择存储单元的行。列译码器可以选择存储单元的列。通过信号延迟控制器可以使每个单元的存取时间相等或基本相等，而不管存储单元在存储单元阵列内的位置，信号延迟控制器可以根据译码器所选的存储单元的线负载电容值控制施加或要施加到行和列的激活信号的延迟。
本发明的另一示范性实施例提供一种具有存储单元阵列的半导体存储器件，存储单元阵列包括位于行和列交叉处的、以矩阵形式排列的各个存储单元。该半导体存储器件可以包括译码器和/或信号延迟控制器。译码器可以输出用来存取存储单元的译码信号。信号延迟控制器可以位于译码器和存储单元阵列之间，并且操作来使得当例如译码信号是用于存取第一单元阵列块内的存储单元的信号时，可以没有延迟地将译码信号输入到存储单元阵列，并且操作来使得当译码信号是用于存取第二单元阵列块内的存储单元的信号时，带有延迟地输入译码信号到存储单元阵列。从译码器到第一单元阵列块的路径长度可以大于从译码器到第二单元阵列块的路径长度。译码器可以是用于输出用来选择字线的行译码信号的行译码器或者用于输出用来选择位线的列译码信号的列译码器。
在本发明的另一示范性实施例中，可以使存储单元阵列内的存取时间相等或基本相等，而不管存储单元的位置。当译码信号是用于存取第一单元阵列块内的存储单元的信号时(从译码器到第一单元阵列块的路径长度大于到第二单元阵列块的路径长度)，可以通过第一路径没有延迟地将译码信号施加到所选的存储单元阵列。当译码信号是用于存取第二单元阵列块内的存储单元的信号时，可以通过第二路径带有延迟地将译码信号施加到存储单元阵列。
附图说明
将结合附图中所示的示范性实施例描述本发明，在所有附图中相同的附图标记表示相同的部件。在附图中：
图1是示意性示出常规半导体存储器件的结构的方框图；
图2是示出常规半导体存储器件中的数据的输出路径的方框图；
图3是示意性示出另一常规半导体存储器件的结构的方框图；
图4是示出根据本发明的示范性实施例的半导体存储器件的一部分的示意图；和
图5是示出根据本发明的示范性实施例的信号延迟控制器的例子的电路图。
具体实施方式
现在将更充分地参照附图描述本发明的各个示范性实施例，在附图中示出了本发明的一些示范性实施例。在附图中，为了清晰起见，放大了层和区域的厚度。
这里公开了本发明的详细说明性实施例。然而，这里公开的特定结构和功能细节仅仅是为了描述本发明示范性实施例的目的。但本发明也可以以许多替代形式实施，并且不应当被认为仅限于这里所阐述的实施例。
因此，尽管本发明的示范性实施例能够有各种修改和替代形式，但通过附图中的例子的方式示出了其实施例，并且这里将对其详细描述。然而应当理解，并没有意图将本发明的示范性实施例限制于所公开的特定形式，而是相反，本发明的示范性实施例意图涵盖落入本发明范围内的所有修改、等效和替代。在对附图的描述中，相同的附图标记表示相同的元件。
应当理解的是，尽管这里使用术语第一、第二等来描述各个元件，但这些元件并不受这些术语限制。这些术语仅仅用于将元件相互区分开来。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，只要不背离本发明的示范性实施例的范围。这里使用的术语“和/或”包括一个或多个相关列出的项的任何和所有组合。
应当理解的是，当称元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，也可以存在中间元件。相反，当称元件“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用来描述元件之间的关系的其他词应当以类似的方式解释(例如“在...之间”对“直接在...之间”、“相邻”对“直接相邻”等)。
这里使用的术语仅仅是用于描述特定实施例的目的，并非意图限制本发明的示范性实施例。这里使用的单数形式也意图包括复数形式，除非上下文中清楚地指出之外。还应当理解的是，这里使用的术语“包括”和/或“包含”指示所述特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组的存在。
还应当注意的是，在一些替代实施方案中，提到的功能/动作可以以不同于图中所示的顺序发生。例如，取决于涉及的功能/动作，连续示出的两个图可能实际上同时执行，或者有时可以以相反的顺序执行。
根据本发明示范性实施例的半导体存储器件可以包括至少一个存储单元阵列、至少一个行译码器、至少一个列译码器、至少一个行信号延迟控制器和/或至少一个列信号延迟控制器。所述至少一个存储单元阵列可以包括任何数量的、被划分成任何数量的单元阵列区域或块的单位存储单元以及任何数量的位线和/或字线。
图4是示出根据本发明的示范性实施例的半导体存储器件的一部分的示意图。如图所示，存储单元阵列C_ARR可以包括多个单位存储单元MC1～MC4。多个单位存储单元MC1～MC4可以以矩形布置或排列，和/或可以连接到字线WL1、WL2和位线BL1、BL2的矩形交叉处。
行译码器105可以选择存储单元阵列C_ARR内的各个单位存储单元MC1～MC4的行。列译码器104可以选择存储单元阵列C_ARR内的各个单位存储单元MC1～MC4的列。行信号延迟控制器100可以根据行译码器105所选的、存储单元阵列C_ARR内的单位存储单元的位置，控制施加到行的激活信号的延迟。列信号延迟控制器200可以根据列译码器104所选的、存储单元阵列C_ARR内的单位存储单元的位置，控制施加到列的激活信号的延迟。在本发明的至少一个示范性实施例中，可以使存取时间相等或基本相等，而不管单位存储单元在存储单元阵列中的位置。
行信号延迟控制器100可以由块控制信号控制。在示例操作中，行信号延迟控制器100可以根据行译码器105所选的存储单元的位置控制激活信号的延迟。激活信号可以是从行译码器105输出的译码信号。
存储单元阵列C_ARR可以被分成第一单元阵列块A、D和第二单元阵列块B、C。在通过行译码器105存取单位存储单元时，从行译码器105到第一单元阵列块A、D的路径可能比到第二单元阵列块B、C的路径要长。块控制信号可以根据要存取的单元阵列块而不同。例如，块控制信号可以根据译码信号要施加到的单位存储单元而不同。例如，用于控制施加到第一单元阵列块A、D中的存储单元的行的译码信号的路径的块控制信号可能与用于控制施加到第二单元阵列块B、C中的存储单元的行的译码信号的路径的块控制信号不同。
行信号延迟控制器100可以包括块控制单元103，其操作使得译码信号通过第一或第二路径存取单位存储单元。译码信号可以是行译码信号。
例如，块控制单元103可以响应于接收到的块控制信号切换到开关位置SW1。在开关位置SW1，行译码器105可以连接用于存取第一单元阵列块A、D的单位存储单元的第一路径。块控制单元103可以切换到开关位置SW2并且行译码器105可以连接用于存取第二单元阵列块B、C的单位存储单元的第二路径。第二路径可以具有延迟部件DL用来延迟译码信号，而第一路径则没有。在本发明至少一些示范性实施例中，要施加到第一单元阵列块A、D中的单位存储单元的行的行译码信号可以通过第一路径施加(即，没有延迟)，而要施加到第二单元阵列块B、C中的单位存储单元的行的行译码信号可以通过第二路径施加(即，带有延迟)。
存储单元阵列C_ARR可以被分成第三单元阵列块A、B和第四单元阵列块C、D。在通过列译码器104存取单位存储单元时，存取第三单元阵列块A、B的路径可能比存取第四单元阵列块C、D的路径要长。例如，块控制信号可以根据译码信号要施加到的单位存储单元而不同。例如，用于控制施加到第三单元阵列块A、B中的存储单元的列的译码信号的路径的块控制信号可能与用于控制施加到第四单元阵列块C、D中的存储单元的列的译码信号的路径的块控制信号不同。
列信号延迟控制器200可以包括块控制单元203，其操作使得译码信号通过第三或第四路径存取单位存储单元。译码信号可以是列译码信号。
块控制单元203可以接收块控制信号并且可以切换到开关位置SW3。在开关位置SW3，列译码器200可以连接用于存取第三单元阵列块A、B的单位存储单元的第三路径。块控制单元203可以切换到开关位置SW4并且可以连接到用于存取第四单元阵列块C、D的单位存储单元的第四路径。第四路径可以具有延迟部件DL用来延迟译码信号，而第三路径则没有。
在本发明至少一些示范性实施例中，要施加到第三单元阵列块A、B中的单位存储单元的列的列译码信号可以通过第三路径施加(即，没有延迟)，而要施加到第四单元阵列块C、D中的单位存储单元的列的列译码信号可以通过第四路径施加(即，带有延迟)。
在本发明至少一些示范性实施例中，信号延迟控制器100和200可以通过例如根据来自译码器104和105的路径数将存储单元阵列C_ARR分成2、4、8或任何数量的单元阵列块来控制延迟。然而本发明的示范性实施例是结合其中将存储单元阵列分成两个单元阵列块的例子描述的。
根据本发明的至少一个示范性实施例，具有矩形存储单元阵列、单位存储单元位于行和列的交叉处的半导体存储器件可以包括：至少一个行译码器105，用来选择单位存储单元的行；至少一个列译码器104，用于选择单位存储单元的列；和/或至少一个信号延迟控制器100、200，用于使每单元的存取时间相等或基本相等。
信号延迟控制器100可以根据存取译码器104所选的存储单元时的线负载电容值，控制施加到字线WL1、WL2的激活信号的延迟。信号延迟控制器200可以根据存取译码器105所选的存储单元时的线负载电容值，控制施加到位线BL1、BL2的激活信号的延迟。这可能使得每单元的存取时间相等或基本相等，而不管单元阵列内的单位存储单元的位置。激活信号可以是从译码器104和/或105输出的译码信号。信号延迟控制器100可以位于行译码器105和存储单元阵列C_ARR之间，而信号延迟控制器200可以位于列译码器104和存储单元阵列C_ARR之间。
如上所述，根据本发明的至少一个示范性实施例，具有矩形存储单元阵列、各个单位存储单元位于行和列的交叉处的半导体存储器件可以包括：至少一个译码器，用来输出用于存取单位存储单元的译码信号；和/或至少一个位于译码器和存储单元阵列之间的信号延迟控制器。
译码器可以是例如用于存取连接到单位存储单元的字线的行译码器105或用于存取连接到单位存储单元的位线的列译码器104。
当译码信号是用于存取第一单元阵列块A、D的单位存储单元的信号时，信号延迟控制器100可以操作使得译码信号不能通过延迟部件DL输入到存储单元阵列。或者，当译码信号是用于存取第二单元阵列块B、C的单位存储单元的信号时，信号延迟控制器100可以操作使得译码信号可以通过延迟部件DL输入到存储单元阵列。存取第一单元阵列块A、D的单位存储单元的存取时间可以等于或基本等于存取第二单元阵列块B、C的单位存储单元的存取时间。存储单元阵列可以被分成至少第一和第二单元阵列块。
图5是示出根据本发明的示范性实施例的信号延迟控制器的电路图。参照图4和5，信号延迟控制器100可以接收从行译码器105输出的译码信号、用于选择两条路径(例如延迟路径和非延迟路径)之一的块控制信号，并且输出用于存取存储单元的信号。尽管下面将仅描述图5所示的信号延迟控制器100，但位于列译码器104和位线之间的信号延迟控制器200可以是相同或基本相同的。
译码信号可以是用于激活连接到存储单元阵列C_ARR的单位存储单元的字线的信号。
块控制信号可以是用于根据从行译码器105到存储单元阵列C_ARR的存储单元的路径长度和/或线负载电容值、控制施加到字线的激活信号的延迟的信号。
例如，当到存储单元阵列的单位存储单元的路径长度和/或线负载电容值较大时，可以输入具有逻辑值1的译码信号。当块控制信号具有逻辑值1时，块控制信号可以由反相器INV1反相，并且输入到逻辑门(例如NAND门)NAND1的信号可以具有逻辑值1和0。逻辑门NAND1可以输出逻辑1，后者可以被反相器INV2和INV3延迟，并且晶体管(例如P型金属氧化物半导体(MOS)晶体管)PM2可以关断。输入到逻辑门(例如NAND门)NAND2的信号可以具有逻辑值1和1，并且从此处输出的信号可以具有逻辑值0。晶体管(例如P型MOS晶体管)PM2可以导通，并且可以将电压V2施加到输出端。这可以产生输出信号。
在另一示例操作中，当块控制信号具有逻辑值0时，晶体管(例如P型MOS晶体管)PM1可以由通过延迟路径101的信号导通。可以将电压V1施加到输出端并且可以生成输出信号。块控制信号可以具有逻辑值0或1。为了从通过延迟部件的译码信号输出用于存取存储单元阵列的单位存储单元的输出信号，可以输入具有逻辑值0的块控制信号和具有逻辑值1的块控制信号。V1和V2可以是升高电压VPP，并且可以由内部电压转换器(IVC)转换。
当译码信号是激活连接到存储单元阵列的单位存储单元的字线的信号时，可以使用外部列地址或内部列地址作为块控制信号。外部列地址可以是列译码信号被列地址缓冲器缓冲前的信号。内部列地址可以是缓冲后的信号。
当译码信号是激活位线的信号时，可以使用外部行地址或内部行地址作为块控制信号。外部行地址可以是行译码信号被行地址缓冲器缓冲前的信号。内部行地址可以是缓冲后的信号。
如上所述，根据本发明的一个或多个示范性实施例的半导体存储器件可以减少、抑止和/或防止用于存取存储单元阵列的信号的延迟问题。延迟问题可能由于例如与离行和/或列译码器不同距离的各个存储单元相关联的不同存取时间而引起的。此外(或作为选择)，本发明的一个或多个示范性实施例通过例如减少和/或防止半导体存储器件操作中的错误，可以减少或者基本减少和/或防止用于存取存储单元阵列的信号的畸变。
根据本发明的示范性实施例的信号延迟控制器可以减少、显著基本减少和/或防止专门加到存储单元阵列的线的数量，这些线可能减少到存储单元的存取信号的延迟或信号畸变。
参照特定的逻辑信号描述了本发明的示范性实施例。然而，这些逻辑信号(例如逻辑1和0)可以是完全互换的。此外，可以使用任何适合的逻辑信号，例如逻辑高和逻辑低等。针对P型金属氧化物半导体(MOS)晶体管描述了本发明的示范性实施例，然而，可以使用任何适合的MOS晶体管。
本领域技术人员应当理解，可以在不背离本发明的构思或范围的前提下对本发明进行修改和变型。因此，本发明意图涵盖落入所附权利要求及其等效物的范围内的任何这种修改和变型。因此，这些和其他改变和修改可以看作落入由所附权利要求限定的本发明的真正构思和范围内。

Claims (19)

1.一种包括至少一个存储单元阵列的半导体存储器件，存储单元阵列具有位于行和列交叉处的存储单元，该器件包括：
至少一个译码器，用于选择与至少一个存储单元相关联的至少一行或至少一列；和
至少一个信号延迟控制器，用于基于与所选的行或列相关联的至少一个存储单元的位置和所选存储单元的线负载电容值中的至少一个，控制由至少一个译码器施加到行或列的激活信号的延迟。
2.如权利要求1所述的器件，其中，所述至少一个信号延迟控制器使存取存储单元的存取时间相等，而不管存储单元在存储单元阵列中的位置如何。
3.如权利要求1所述的器件，其中，所述信号延迟控制器响应于块控制信号控制激活信号的延迟。
4.如权利要求2所述的器件，其中，激活信号是从至少一个译码器输出的译码信号。
5.如权利要求1所述的器件，其中，所述至少一个译码器是用于选择与存储单元相关联的行的行译码器。
6.如权利要求1所述的器件，其中，所述至少一个译码器是用于选择与存储单元相关联的列的列译码器。
7.如权利要求1所述的器件，其中，所述至少一个信号延迟控制器包括：
至少一个块控制单元，用于基于接收到的块控制信号控制将激活信号施加到所选存储单元的路径，所选存储单元被包括在存储单元阵列的至少一个存储单元块内，其中
通过第一路径没有延迟地将激活信号施加到所选存储单元，或
通过第二路径带有延迟地将激活信号施加到所选存储单元。
8.如权利要求1所述的器件，其中，所述至少一个译码器包括用于选择存储单元的行的行译码器和用于选择存储单元的列的列译码器。
9.如权利要求8所述的器件，其中，激活信号是从行译码器和列译码器中的至少一个输出的译码信号。
10.如权利要求1所述的器件，其中，所述至少一个信号延迟控制器位于至少一个译码器和存储单元阵列之间，并且存储单元阵列被分成至少两个单元阵列块，其中
至少一个信号延迟控制器被配置成当激活信号是用于存取离至少一个译码器的路径长度比存取第二单元阵列块内的存储单元的路径长度要长的第一单元阵列块内的存储单元的信号时，通过第一路径没有延迟地输入激活信号到存储单元阵列，并且
至少一个信号延迟控制器被配置成当激活信号是用于存取第二单元阵列块内的存储单元的信号时，通过第二路径带有延迟地输入激活信号到存储单元阵列。
11.如权利要求1所述的器件，其中，所述至少一个信号延迟控制器由块控制信号控制，块控制信号随着块控制信号要施加到哪个单元阵列块而不同。
12.如权利要求1所述的器件，其中，所述至少一个译码器是用于输出用来选择字线的行激活信号的行译码器。
13.如权利要求1所述的器件，其中，译码器是用于输出用来选择位线的列激活信号的列译码器。
14.一种信号延迟控制器，用于基于存储单元阵列内的至少一个存储单元的位置和所述至少一个存储单元的线负载电容值中的至少一个，控制激活信号的延迟，激活信号由至少一个译码器施加到与所述至少一个存储单元相关联的行或列。
15.如权利要求14所述的信号延迟控制器，其中，信号延迟控制器被配置成当激活信号是用于存取其离译码器的路径长度比第二单元阵列块的存储单元的路径长度要长的第一单元阵列块的存储单元的信号时，通过第一路径没有延迟地输入激活信号到存储单元阵列，并且信号延迟控制器被配置成当激活信号是用于存取第二单元阵列块的存储单元的信号时，通过第二路径带有延迟地输入激活信号到存储单元阵列。
16.如权利要求14所述的信号延迟控制器，包括：
至少一个块控制单元，用于基于接收到的块控制信号控制将激活信号施加到所选存储单元的路径，所选存储单元被包括在存储单元阵列的至少一个存储单元块内，其中
通过第一路径没有延迟地将激活信号施加到所选存储单元，或
通过第二路径带有延迟地将激活信号施加到所选存储单元。
17.一种用于使存取存储单元阵列内的存储单元的存取时间相等而与存储单元的位置无关的方法，该方法包括：
当激活信号是用于存取离译码器的路径长度比存取第二单元阵列块内的存储单元的路径长度要长的第一单元阵列块内的存储单元的信号时，通过第一路径没有延迟地将译码信号施加到所选存储单元阵列，以及
当译码信号是用于存取第二单元阵列块的存储单元的信号时，通过第二路径带有延迟地将译码信号施加到存储单元阵列。
18.一种包括至少一个存储单元阵列的半导体存储器件，各个存储单元位于行和列的交叉处，该器件包括：
至少一个译码器，用于选择至少一个存储单元的行或列；和
如权利要求14所述的至少一个信号延迟控制器。
19.一种包括至少一个存储单元阵列的半导体存储器件，各个存储单元位于行和列的交叉处，该器件包括：
至少一个译码器，用于选择至少一个存储单元的行或列；和
至少一个信号延迟控制器，用于使存取存储单元的存取时间相等，而不管存储单元在存储单元阵列中的位置如何；其中
根据权利要求17所述的方法使存取时间相等。
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