CN110751969B - 存储器电路以及用于操作三维交叉点存储器阵列的方法 - Google Patents

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Abstract

本发明公开了一种存储器电路以及用于操作三维交叉点存储器阵列的方法，存储器电路包括三维交叉点存储器阵列，此三维交叉点存储器阵列具有设置在N个第一存取线层和P个第二存取线层的交叉点处的M层的存储单元。此存储器电路还包括第一和第二组的第一存取线驱动器。第一组第一存取线驱动器可操作地耦接以将共第一操作电压施加到奇数的第一存取线层中所选择的第一存取线。第二组第一存取线驱动器可操作地耦合以将共第一操作电压施加到偶数的第一存取线层中所选择的第一存取线。多组的第二存取线驱动器可操作地配置来将第二操作电压施加到所选择的第二存取线层中所选择的第二存取线。

Description

存储器电路以及用于操作三维交叉点存储器阵列的方法
技术领域
本发明属于集成电路技术领域，涉及一种存储器电路以及用于操作三维交叉点存储器阵列的方法，更具体地，本发明是有关于交叉点存储器装置和交叉点存储器装置中的译码操作。
背景技术
在三维(3D)交叉点存储器阵列中，多个存储单元彼此垂直叠层以增加在可用于存储数据的区域中的存储量。存储单元设置在交错排列的第一存取线(例如，位线或字线)和第二存取线(例如，字线或位线)的交叉点处。包括在3D交叉点存储器阵列中的存储单元的范例包括磁性随机存取存储器(MRAM)、阻变式存储器(RRAM)、铁电存储器(FRAM)、氧化硅-氮化物-氧化物半导体存储器、聚合物存储器和相变存储器。
各种电路(有时称为周边电路)可用来在3D交叉点存储器阵列中从存储单元中读取数据并且在存储单元中写入数据。范例包括感测放大器、译码器、通道栅(pass gate)、驱动器、缓冲器、寄存器等。译码器连接到用于存取线的驱动器，通过驱动器将操作电压施加到所选择的存储单元以进行读取和写入操作。译码器占用的区域取决于在3D交叉点存储器阵列中的第一存取线和第二存取线的数量。叠层更多的存储器阵列或在3D交叉点存储器阵列中增加更多层的存储单元会导致译码器更大。较大的译码器可能很复杂，需要更多区域。
提供3D交叉点存储器阵列较小且较不复杂的译码器是被期待的。
发明内容
本发明描述了一种集成电路，其包括具有M个或更多个层的存储单元的3D交叉点存储器阵列，所述存储单元设置在第一和第二存取线的交叉点处，其中译码电路可在所述层之间被共享。
3D交叉点存储器阵列的特征包括M个层、N个第一存取线层以及与N个第一存取线层交错的P个第二存取线层，并且具有设置在其间的存储单元。n从1到N的每个第一存取线层(n)包括用于对应行的存储单元的多个第一存取线。p从1到P的每个第二存取线层(p)包括用于对应列的存储单元的多个第二存取线。
在此描述的实施例中，译码器和驱动器电路被配置用以将操作电压施加到所选择和未选择行的存储单元中的第一存取线，并将操作电压施加到所选择和未选择列的存储单元中的第二存取线。
如此所述，对于在阵列中的任何存储单元的读取操作来说，通过向所选择的第一存取线施加共操作电压以及对具有多于一个构件的一组第一存取线层中未选择的第一存取线施加共操作电压，可减少用于在阵列中存取存储单元的译码负荷。因此，译码负荷会被降低。
在此，将共操作电压施加到多个存取线(即，具有多于一个构件的一组的构件)意味着多个存取线在对阵列中的任何存储单元的读取操作中接收到相同的操作电压，因此对于此读取不需要独立译码。
因此，为选择布置在特定第一存取线与特定第二存取线的交叉点中的M层中的特定存储单元，当特定第一存取线层是第一存取线组的构件时，译码器和驱动器电路会被配置用以选择一列的存储单元来识别所选择和未选择的第一存取线，选择一行的存储单元来识别所选择和未选择的第二存取线，选择该组第一存取线层来于识别包括特定第一存取线层的所选择第一存取线层和未选择第一存取线层，以及包括特定第二存取线层的一个或多个所选第二存取线层，以及未选择的第二存取线层。在所描述的实施例中，此组第一存取线层包括奇数的第一存取线层(n)，其中n为奇数。此外，译码器和驱动器电路可以被配置用以将共操作电压施加到第二组第一存取线层，其包括偶数的第一存取线层(n)，其中n是偶数。
在一些实施例中，译码器和驱动器电路被配置用以将共操作电压施加到具有多于一个构件的一组第二存取线层中所选择的第二存取线。因此，减少了用于选择第二存取线层以及用于选择第一存取线层的译码负荷。在一个范例中，此组第二存取线层包括顶部第二存取线层和底部第二存取线层，其包括层(p)，其中p为1并且是用于M层阵列的M/2+1。
在一些实施例中，存储单元可包括单向元件。在这些实施例中，甚至可以获得存取线层之间译码负荷的更大共享。例如，在译码器和驱动器电路中的译码器可以被配置用以将组合操作电压施加到多组第二存取线层中的第二存取线，其中对于M层阵列来说此多个组包括每两个第二存取线层的M/4组。
本发明还公开了一种以上述方式操作3D交叉点存储器阵列的方法。
通过阅读附图、说明书和权利要求书，可以看到本技术的其他方面和优点。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A和图1B分别绘示具有双向存储单元的3D交叉点存储器阵列和双向存储单元。
图2A是以在具有四层的双向存储单元的3D交叉点存储器阵列中的共享第一和第二存取线译码器来绘示单叠层存储单元中的第一和第二存取线的布置。
图2B绘示施加于具有四层的双向存储单元的3D交叉点存储器阵列中的第一和第二存取线用于读取操作的范例电压。
图2C绘示共享译码器和驱动器电路的第一实施例。
图2D绘示共享译码器和驱动器电路的第二实施例。
图3A绘示具有八层的双向存储单元的3D交叉点存储器阵列中的第一和第二存取线以及共享第一和第二存取线译码器的布置。
图3B绘示施加于具有八层的双向存储单元的3D交叉点存储器阵列中的单叠层存储单元中的第一和第二存取线用于读取操作的范例电压。
图4是绘示用于在具有双向存储单元的3D交叉点存储器阵列的存储单元中读取数据的方法的流程图。
图5A和图5B分别绘示具有单向存储单元的3D交叉点存储器阵列和单向存储单元。
图6A绘示具有四层的单向存储单元的3D交叉点存储器阵列中的第一和第二存取线以及共享第一和第二存取线译码器的布置。
图6B绘示施加于具有四层的单向存储单元的3D交叉点存储器阵列中的第一和第二存取线用于读取操作的范例电压。
图7A绘示具有八层的单向存储单元的3D交叉点存储器阵列的第一和第二存取线以及共享第一和第二存取线译码器的布置。
图7B绘示施加于具有八层的双向存储单元的3D交叉点存储器阵列中的第一和第二存取线用于读取操作的范例电压。
图8是根据本发明的一实施例绘示的集成电路的概要方框图。
【符号说明】
100：3D交叉点存储器阵列；
101、102、103、104、105、106、107、108、109：第二存取线；
111、112、113、114、115、116：第一存取线；
121、122、123、124：双向存储单元；
161：叠层；
171、172：共享译码器/驱动器；
151：第一元件；
152：第二元件；
153：存储元件；
202、203、204、204a、204b、204c、206：驱动器；
208：驱动器选择器；
301、302、303、304、305：第二存取线；
311、312、313、314：第一存取线；
321、322、323、324、325、326、327、328：双向存储单元；
351：共享译码器；
352、353、361、362、363、364、365：驱动器；
371：叠层；
401、402、403、404、405、406：步骤；
501、502、503、504、505、506、507、508、509：第一存取线；
511、512、513、514、515、516：第二存取线；
521、522、523、524：单向存储单元；
561：叠层；
571、572：共享译码器；
551：第一元件；
552：第二元件；
553：存储元件；
554：中间元件；
555：方向元件；
602、603、605：驱动器；
701、702、703、704、705：第一存取线；
711、712、713、714：第二存取线；
721、722、723、724、725、726、727、728：单向存储单元；
751：共享译码器；
752、753：驱动器；
761：共享译码器；
762、763：驱动器；
771：叠层；
800：3D交叉点存储器阵列；
801：共享层译码器；
802：用于第二存取线层的共享译码器；
803：用于第一存取线层的共享译码器；
805：总线；
806：区块；
807：总线；
808：控制电路；
821：数据输入线；
822：数据输出线；
850：集成电路；
L1：第一层；
L2：第二层；
L3：第三层；
L4：第四层；
L5：第五层；
L6：第六层；
L7：第七层；
L8：第八层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以下参考图1A-图8提供本技术的实施例的详细描述。
图1A绘示具有双向存储单元(bidirectional memory cell)的3D交叉点存储器阵列100。3D交叉点存储器阵列100包括多个双向存储单元，其包括双向存储单元121、122、123、124。双向存储单元设置在沿列方向布置的多个第一存取线111、112、113、114、115与116和沿行方向布置的多个第二存取线101、102、103、104、105、106、107、108与109的交叉点处。列方向和行方向是正交方向或非平行方向，以致于能形成交叉点阵列。每个双向存储单元连接到特定的第一存取线和特定的第二存取线。例如，双向存储单元121连接到第一存取线111和第二存取线101。“双向”存储单元允许电流在连接到存储单元的第一存取线与第二存取线之间的两个方向上流动。例如，在双向存储单元121中，电流可以从第一存取线111(处于较正电压)流到第二存取线101(处于较负电压)，或者从第二存取线101(处于较正电压)流到第一存取线111(处于较负电压)。
如本发明所述，M层的3D交叉点存储器阵列(例如，叠层161)中的存储单元的“叠层”包括直接叠层在彼此之上的M个存储单元。叠层161包括叠层在另一个之上的双向存储单元121、122、123和124。特定叠层会通过存取在多个存储单元层中的特定列和特定行来被选择。
设置在图1A的配置中的3D交叉点存储器阵列可以具有多个层，并且每个层中具有多个第一存取线和第二存取线以用于非常高密度存储器装置的形成。在较佳实施例中，双向存储单元的层的数目M可以是2的倍数，例如，M＝2、4、8、16、32或64。其他3D配置也可以被设置。具有M层的双向存储单元的3D交叉点存储器阵列可具有N个第一存取线层，其中N＝M/2。每个第一存取线层(n)，包括多个第一存取线，其中n为1到M/2。具有M层的3D交叉点存储器阵列还包括与N个第一存取线层交错的P个第二存取线层，其中P＝M/2+1。每个第二存取线层(p)，包括多个第二存取线，其中对于p为1到M/2+1。
图1A中的3D交叉点存储器阵列包括M＝4层的定向存储单元(directional memorycell)、N＝2个第一存取线层以及P＝3个第二存取线层。3D交叉点存储器阵列中的第一层的双向存储单元插入在包括第二存取线101、102和103的第二存取线层(SAL1)和包括第一存取线111、112和113的第一存取线层(FAL1)之间。3D交叉点存储器阵列中的第二层的双向存储单元插入在包括第一存取线111、112和113的第一存取线层(FAL1)和包括第二存取线104、105和106的第二存取线层(SAL2)之间。3D交叉点存储器阵列中的第三层插入在包括第二存取线104、105和106的第二存取线层(SAL2)和包括第一存取线114、115和116的第一存取线层(FAL2)之间。3D交叉点存储器阵列中的第四层插入在包括第一存取线114、115和116的第一存取线层(FAL2)和包括第二存取线107、108和109的第二存取线层(SAL3)之间。
参考图1A，设置在图1A的配置中的M层的3D交叉点存储器阵列是与译码器和驱动器电路耦接，此译码器和驱动器电路包括用于第一存取线层的共享译码器/驱动器和用于第二存取线层的共享译码器/驱动器线。译码器包括响应地址(为清楚起见未在图1A中绘示)的驱动器选择电路，其可操作地耦接到驱动器，其将操作电压施加到由驱动器选择电路识别的存取线，其中操作电压具有根据正被执行的操作的值。如本发明所述，在多于一个层的存取线中用于存取线的驱动器组以共享方式可操作地耦接到译码器，以致于它们将共操作电压施加到它们对应的存取线。这降低了装置的译码负荷，允许较小或较不复杂的译码电路。在多于一个层中用于存取线的驱动器组可以包括用于在多个层中每个层的每个存取线的一个驱动器，其可操作地耦接到译码器以施加共操作电压。在替代方案中，用在多于一个层中的存取线的驱动器组可包括多个共享驱动器，其中每个共享驱动器在多个层中的存取线驱动共操作电压，且在多个层中的每个层中包括一个存取线。
在范例中，用于第一存取线层的共享译码器是可操作地耦接到第一组第一存取线驱动器和第二组第一存取线驱动器。在第一存取线驱动器组中的给定驱动器可以耦接到来自3D交叉点存储器阵列的特定层的特定列的一个第一存取线。此外，在第一存取线驱动器组中的给定驱动器可以耦接到来自3D交叉点存储器阵列的多个层中的每一层的特定列的一个第一存取线。
第一组第一存取线驱动器是可操作地耦接到译码器，以将共操作电压施加到奇数的第一存取线层(n)中所选择的第一存取线。第二组第一存取线驱动器可操作地耦接到译码器，以将共操作电压施加到偶数的第一存取线层(n)中所选择的第一存取线。用于第二存取线层的共享译码器是可操作地耦接到M/2组第二存取线驱动器，此第二存取线驱动器被配置来将共操作电压施加到所选择的第二存取线层(p)中所选择的第二存取线。在第二存取线驱动器组中的每个驱动器可以耦接到M层的3D交叉点存储器阵列的特定行的第二存取线。来自M/2组第二存取线驱动器的第一组第二存取线驱动器可操作地耦接来将共操作电压施加到顶部和底部第二存取线层(p)中所选择的第二存取线，其中p为1与M/2+1。来自M/2组第二存取线路驱动器的每组第二存取线路驱动器(除了第一组第二存取线路驱动器之外)可以是可操作地耦接到译码器，以将操作电压施加到在其中一个第二存取线层(p)中所选择的第二存取线，其中p不是1或M/2+1。
参考图1A，3D交叉点阵列是与用于第一存取线层的共享译码器/驱动器171和用于第二存取线层的共享译码器/驱动器172耦接且电性连通。用于第一存取线层的共享译码器/驱动器171包括第一组第一存取线驱动器和第二组第一存取线驱动器。用于第二存取线层的共享译码器/驱动器172可以包括多组第二存取线驱动器。控制电路(未绘示于图1A中)耦接到用于第一存取线层171的共享译码器/驱动器、用于第二存取线层172的共享译码器/驱动器以及集成电路中的其他资源以执行写入操作、读取操作和其他需要将操作电压脉冲序列施加于3D交叉点存储器阵列中的双向存储单元的存储器装置操作，其中驱动器被选择用于特定存取线并且特定操作电压(例如，读取电压、写入电压、参考电压等)是由驱动器设置以响应所译码的存储单元地址和正在执行的特定操作。
用于第一存取线层171的共享译码器/驱动器包括第一和第二组第一存取线驱动器。第一组第一存取线驱动器是可操作地耦接到译码器，以将共操作电压施加到奇数的第一存取线层(FAL1)中所选择的第一存取线，其包括第一存取线111、112和113。第二组第一存取线驱动器是可操作地耦接以将共操作电压施加到偶数第一存取线层(FAL2)中所选择的第一存取线，其包括第一存取线114、115和116。以下将参考图2A和2B描述第一存取线驱动器组和第一存取线之间更多的耦接细节。
用于第二存取线层的共享译码器/驱动器172包括M/2＝2组第二存取线驱动器。第一组第二存取线驱动器是可操作地耦接到译码器，以将共操作电压施加到第二存取线层(SAL1)中所选择的第二存取线(包括第二存取线101、102和103)，以及将共操作电压施加到第二存取线层(p＝M/2+1＝3)(SAL3)中所选择的第二存取线(包括第二存取线107、108和109)。第二组第二存取线驱动器是可操作地耦接以将操作电压施加到第二存取线层(SAL2)中的所选择的第二存取线(包括第二存取线104、105和106)。以下参考图2A和2B描述第二存取线驱动器组和第二存取线之间更多的耦接细节。
感测放大器(未绘示在图1A中)可以被配置以连接到第一存取线或第二存取线。在本公开描述的技术的实施例中，感测放大器是耦接到第一和第二存取线的其中之一，电流源电路(例如基于电流镜的负载电路)是连接至第一和第二存取线，以限制读取和写入操作期间的电流。
图1B是图1A中的范例双向存储单元121的近视图。存储单元121具有与第一存取线111接触的第一元件151和与第二存取线101接触的第二元件152。存储元件153设置在第一元件151和第二元件152之间。第一元件151将存储元件153连接到第一存取线111。第二元件152将存储元件153连接到第二存取线101。
第一元件151和第二元件152可以包括厚度约为5至50nm的导电材料。用于第一元件151和第二元件152的范例材料可以是金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAlN)、氮化钼硅(MoSiN)、氮化铝钼(MoAlN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)。除了金属氮化物之外，第一元件151和第二元件152可以包括掺杂的多晶硅、钨(W)、铜(Cu)、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)、钛钨(TiW)、氮氧化钛(TiON)、氮氧化钛铝(TiAlON)、氮氧化钨(WON)和氮氧化钽(TaON)。在一些实施例中，第一元件151可具有与第二元件152不同的材料。
存储元件153可包括可编程电阻材料层。可编程电阻材料可具有表示位“0”的第一电阻值，以及表示位“1”的第二电阻值。在一些实施例中，可以使用多于两个的电阻值来为每个单元存储多个位。
在一个实施例中，存储元件153包括作为可编程电阻材料与开关元件串联的相变存储器材料层。例如，开关元件可以是双端子、双向(bidirectional ovonic)阈值开关(OTS)，其包括硫属化物材料。
在其他实施例中，开关元件可以包括其他类型的装置，包括诸如二极管的定向器件与其他双向器件。
在包括OTS的实施例中，读取操作涉及在第一存取线和第二存取线施加超过OTS阈值的电压。在本发明描述的实施例中，在读取操作中施加到存取线的操作电压包括第一电压(例如+3V)、第二电压(例如-3V)和中间电压(例如0V)。为了读取所选第一和第二存取线的交叉点中的存储单元，在所选择的第一和第二存取线施加第一和第二电压，以建立超过OTS阈值的读取电位(例如，6V)。中间电压是被施加到未选择的存取线。未选择的存取线的交叉点中的存储单元中的读取电位是0V(或者施加到不同存取线的中间电压之间的差)。未选择的存取线和所选择的存取线的交叉点中的存储单元上的电压是中间电压和第一电压(例如，+3V)之间的差值和中间电压和第二电压(例如，-3V)之间的差值的其中之一。
相变材料能够通过施加诸如热或电流的能量在相对高电阻状态、非晶相和相对低电阻状态晶相之间切换。用于存储元件153的相变材料可包括基于硫族化物的材料和其他材料。硫属化物合金包含硫属元素化物与其他材料(例如过渡金属)的组合。硫属化物合金通常含有一种或多种元素周期表IVA族元素，如锗(Ge)和锡(Sn)。通常，硫属化物合金包括包含锑(Sb)、镓(Ga)、铟(In)和银(Ag)中的一种或多种的组合。在技术文献中已经描述了许多基于相变的存储器材料，包括合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te和Te/Ge/Sb/S。在Ge/Sb/Te合金族中，各种合金组合物都是可行的。此组合物可以是例如Ge2Sb2Te5、GeSb2Te4和GeSb4Te7。更一般地，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金的过渡金属可与Ge/Sb/Te或Ga/Sb/Te组合形成具有可编程电阻特性的相变合金。存储器材料的具体实例公开在奥维辛斯基(Ovshinsky)的美国专利第5,687,112号的第11-13栏，这些实施例可参引合并到本发明中。描述在发明名称为“SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY”的美国专利第6,579,760号中的各种相变记忆装置，在此可参引合并到本发明中。
在一个范例中，OTS开关元件可以包括选择用作双向阈值开关的硫族化合物层，例如As2Se3、ZnTe和GeSe，并且具有例如约5nm至约25nm的厚度，较佳的是约15nm。在一些实施例中，开关元件可包括与选自碲(Te)、硒(Se)、锗(Ge)、硅(Si)、砷(As)、钛(Ti)、硫(S)和锑(Sb)群的一种或多种元素所组合的硫族化合物。
在一个实施例中，存储元件153可以是电阻式存储器或铁电存储器。存储元件153中的可编程电阻材料可以是金属氧化物，例如氧化铪、氧化镁、氧化镍、氧化铌、氧化钛、氧化铝、氧化钒、氧化钨、氧化锌或氧化钴。
在一些实施例中，可以其他电阻存储结构来设置，例如金属氧化物电阻存储器、磁阻存储器、导电桥电阻存储器等。
第一存取线和第二存取线可包括各种金属、金属类材料、掺杂半导体或其组合。第一和第二存取线的实施例可以使用一层或多层材料来设置，例如钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂多晶硅、硅化钴(CoSi)、硅化钨(WSi)、TiN/W/TiN、及其他材料。第一存取线和第二存取线的厚度可以在10到100nm的范围内。在其他实施例中，第一存取线和第二存取线可以非常薄或者更厚。
图2A绘示用于图1A的双向存储单元的叠层161的第一存取线(FAL)和第二存取线(SAL)以及共享的第一和第二存取线译码器的布置。通过列和行译码器(未绘示)选择双向胞的叠层161。叠层中的层是由层译码器171、172来选择。
在实施例中，叠层包括阵列的四个层中的双向存储单元121、122、123和124，其具有相同的列地址和相同的行地址。双向存储单元121、122、123和124位于N＝2个第一存取线层与P＝3个第二存取线层之间的不同层次的交叉点处。第一层L1的双向存储单元121插入在第二存取线层(SAL1)的第二存取线101和第一存取线层(FAL1)的第一存取线111之间。第二层L2的双向存储单元122插入在第一存取线层(FAL1)的第一存取线111和第二存取线层(SAL2)的第二存取线104之间。第三层L3的双向存储单元123插入在第二存取线层(SAL2)的第二存取线104和第一存取线层(FAL2)的第一存取线114之间。第四层L4的双向存储单元124插入在第一存取线层(FAL2)的第一存取线114和第二存取线层(SAL3)的第二存取线107之间。
用于第一存取线层的共享译码器171是可操作地耦接到第一和第二组第一存取线驱动器，并且被配置用于响应目标存储单元的位置与正执行的操作来选择第一和第二组第一存取线驱动器。在所示的范例中，存在两个第一存取线层和两组第一存取线驱动器。随着层数的增加，这些组可以包括多个构件。通过选择组而不是单独的第一存取线，当组的数量小于第一存取线层的数量时，译码负荷可以降低。
第一组包括用于第一存取线111的驱动器203，其对应于第一存取线层FAL1中所选择的存储单元的列。第二组包括用于第一存取线114的驱动器202，其对应于第一存取线层FAL2中所选择的存储单元的列。来自第一组第一存取线驱动器的驱动器203被耦接以将操作电压施加到奇数的第一存取线层(FAL1)中的第一存取线111。来自第二组第一存取线驱动器的驱动器202被耦接以将操作电压施加到偶数的第一存取线层(FAL2)中的第一存取线114。因此，在此范例中，第一组第一存取线层可以包括所有奇数层，且第二组可以包括所有偶数层。
用于第二存取线层的共享译码器和驱动器电路172是可操作地耦接到第一和第二组第二存取线驱动器，并且被配置以用于响应目标存储单元的位置与正执行的操作，来选择第一和第二组第二存取线驱动器。在用于第二存取线层共享译码器和驱动器电路172的选择上，一组第二存取线驱动器会将操作电压施加到其对应的第二存取线组。在所示的范例中，存在三个第二存取线层和两组第二存取线驱动器。通过选择组而不是单独的第二存取线，当组的数量小于第二存取线层的数量时，译码负荷可以降低。
第一组第二存取线驱动器包括与第二存取线层SAL1和SAL3中所选择的存储单元的行相对应的一个或多个驱动器204。一个或多个驱动器204将共操作电压施加到一组第二存取线，其包括第二存取线层SAL1中的第二存取线101和第二存取线层SAL3中的第二存取线107。在共享译码器和驱动器电路的第一实施例中(例如，图2C中所示的驱动器电路)，驱动器选择器208是可操作地连接到一个第二存取线驱动器204a(在此绘示中)，其连接到在多于一个第二存取线层中的共同行(或列)的第二存取线，并向连接的存取线驱动共操作电压。驱动器204a可以连接到此组第二存取线层的所有层中的共同行中的存取线，或者连接到此组第二存取线层中的层的子集。驱动器选择器被配置以用于使得此范例中的第二存取线驱动器204a能够施加相同(即，共)操作电压于第二存取线层SAL1中的第二存取线101和第二存取线层SAL3中的第二存取线107中的第二存取线。在共享译码器的第二实施例中(例如图2D中所示的共享译码器)，驱动器选择器208是可操作地连接到两个第二存取线驱动器204b和204c。每个驱动器连接到一个第二存取线层中的共同列(或行)中的第二存取线。驱动器204b连接到第二存取线层SAL3中的第二存取线107。驱动器204c连接到第二存取线层SAL1中的第二存取线101。驱动器选择器208被配置以使得驱动器204b和204c两者能够将共操作电压施加到第二存取线层SAL1中的给定列中的第二存取线101和第二存取线层SAL3中的给定列中的第二存取线107。因为驱动器较少，共享译码器和驱动器电路的第一实施例占用的面积小于第二实施例。因为驱动器仅需负责将操作电压施加到第二存取线层组中的第二存取线的一个，所以第二实施例所需周边电路较少。如图2C和图2D所示的共享译码器和驱动器电路的第一和第二实施例的配置都适用于图3A、图3B、图5A、图5B、图6A、图6B、图7A和图7B中的任何共享译码器，包括用于第一存取线和用于第二存取线的任何共享译码器。
第二组第二存取线驱动器包括对应于所选择的存储单元的行的驱动器206，并且在包括第二存取线层SAL2中的第二存取线104的范例中是被耦接以将共操作电压施加到仅具有一个构件的第二组第二存取线。
图2B绘示针对图2A所示的叠层161的层L1至L4中的四个存储单元121-124中的每一个的读取操作施加到第一和第二存取线的范例操作电压。在此范例中，驱动器202、203、204、206被配置以施加+3V、0V或-3V作为操作电压，其取决于针对读取操作译码的存储单元地址。其他大小和极性的电压可以用作适合特定实施例的电压。从图2B的表中可以看出，在阵列的所有读取操作中，共操作电压会被施加到层SAL1和SAL3处的第二存取线101和107。这降低了存储器的译码负荷。
为了在第一层L1处读取双向存储单元121中的数据，通过第一存取线111和第二存取线101在存储单元上施加六伏的电压，而在叠层的其他存储单元上施加不超过3伏的电压。为了施加六伏电压，将-3V的共操作电压施加到第二存取线层(SAL1)的第二存取线101，并且施加到第二存取线层(SAL3)的第二存取线107。通过驱动器203从第一组第一存取线驱动器向第一存取线层(FAL1)的第一存取线111施加3V的操作电压。通过驱动器202将0V的操作电压施加到第一存取线层(FAL2)的第一存取线114。通过驱动器206将0V的操作电压施加到第二存取线层(SAL2)的第二存取线104。
为了在第二层L2处读取双向存储单元122中的数据，通过第一存取线111(FAL1)和第二存取线104(SAL2)在存储单元上施加六伏电压，而不超过3伏的电压会被施加于叠层中的其他存储单元。0V的共操作电压会被施加到第二存取线101(SAL1)和第二存取线107(SAL3)。通过驱动器203从第一组第一存取线驱动器向第一存取线层(FAL1)的第一存取线111施加3V的操作电压。通过驱动器202将0V的操作电压施加到第一存取线层(FAL2)的第一存取线114。通过驱动器206将-3V的操作电压施加到第二存取线层(SAL2)的第二存取线104。
为了在第三层L3处读取双向存储单元123中的数据，通过第一存取线114(FAL2)和第二存取线104(SAL2)在存储单元上施加六伏电压，而不超过3伏的电压会被施加于叠层中的其他存储单元。0V的共操作电压会被施加到第二存取线101(SAL1)和第二存取线107(SAL3)。通过驱动器203从第一组第一存取线驱动器向第一存取线层(FAL1)的第一存取线111施加0V的操作电压。通过驱动器202将3V的操作电压施加到第一存取线层(FAL2)的第一存取线114。通过驱动器206将-3V的操作电压施加到第二存取线层(SAL2)的第二存取线104。
为了在第四层L4处读取双向存储单元124中的数据，通过第一存取线114(FAL2)和第二存取线107(SAL3)在存储单元上施加六伏电压，而不超过3伏的电压被施加到叠层中的其他存储单元。-3V的共操作电压会被施加到第二存取线101(SAL1)和第二存取线107(SAL3)。通过驱动器203从第一组第一存取线驱动器向第一存取线层(FAL1)的第一存取线111施加0V的操作电压。通过驱动器202将3V的操作电压施加到第一存取线层(FAL2)的第一存取线114。通过驱动器206将0V的操作电压施加到第二存取线层(SAL2)的第二存取线104。
图3A绘示用于3D交叉点存储器阵列中的双向存储单元的叠层371的第一(列)和第二(行)存取线以及共享的第一和第二存取线译码器的布置，其具有从L1到L8的八个层。双向存储单元的叠层371包括双向存储单元321、322、323、324、325、326、327和328。双向存储单元321、322、323、324、325、326、327和328位于N＝M/2＝4个第一存取线层(FAL1至FAL4)中的第一存取线与P＝M/2+1＝5个第二存取线层(SAL1至SAL5)中的第二存取线之间的交叉点处。
第一层L1的双向存储单元321插入在第二存取线层(SAL1)的第二存取线301和第一存取线层(FAL1)的第一存取线311之间。第二层L2的双向存储单元322插入在第一存取线层(FAL1)的第一存取线311和第二存取线层(SAL2)的第二存取线302之间。第三层L3的双向存储单元323插入在第二存取线层(SAL2)的第二存取线302和第一存取线层(FAL2)的第一存取线312之间。第四层L4的双向存储单元324插入在第一存取线层(FAL2)的第一存取线312和第二存取线层(SAL3)的第二存取线303之间。第五层L5的双向存储单元325插入在第二存取线层(SAL3)的第二存取线303和第一存取线层(FAL3)的第一存取线313之间。第六层L6的双向存储单元326插入在第一存取线层(FAL3)的第一存取线313和第二存取线层(SAL4)的第二存取线304之间。第七层L7的双向存储单元327插入在第二存取线层(SAL4)的第二存取线304与第一存取线层(FAL4)的第一存取线314之间。第八层L8的双向存储单元328插入在第一存取线层(FAL4)的第一存取线314和第二存取线层(SAL5)的第二存取线305之间。
用于第一存取线层的共享译码器351是可操作地耦接以在第一组和第二组第一存取线驱动器之间进行选择。第一组第一存取线驱动器包括用于奇数的第一存取线层(FAL1和FAL3)中的第一存取线的驱动器352。第二组第一存取线驱动器包括用于偶数的第一存取线层(FAL2和FAL4)中的第一存取线的驱动器353。驱动器352是耦接到译码器以将共第一操作电压施加到奇数的第一存取线层(FAL1)中的第一存取线311，并且施加到奇数的第一存取线层中的第一存取线313(FAL3)。驱动器353是可操作地耦接到译码器，以将共第一操作电压施加到偶数的第一存取线层(FAL2)中的第一存取线312和偶数的第一存取线层(FAL4)中的第一存取线314。在用于第一存取线层351的共享译码器的第一实施例中，驱动器选择器是可操作地连接到两个第一存取线驱动器，其用于两个不同层中的共同行(或列)中的第一存取线。驱动器选择器可以被配置以用于使其中一个第一存取线驱动器将相同(即，共)操作电压施加到奇数的第一存取线层(FAL1和FAL3)中的共同行中的第一存取线组，并且使得另一个第一个存取线驱动器将相同的操作电压施加到偶数的第一个存取线路层(FAL2和FAL4)的共同行中的第一存取线路组。在用于第一存取线层的共享译码器的第二实施例中，驱动器选择器208是可操作地连接到四个第一存取线驱动器，其中每个驱动器连接到一个第一存取线层中的共同行中的第一存取线。第二实施例中的驱动器选择器被配置以用于使得连接到奇数的第一存取线层中的共同行中的第一存取线的驱动器能够将共操作电压施加到第一存取线层FAL1中的第一存取线311和第一存取线层FAL3中的第一存取线313，并且使得连接到偶数的第一存取线层中的第一存取线的驱动器将共操作电压施加到第一存取线层FAL2中的共同行中的第一存取线312与第一存取线层FAL4中的共同行中的第一存取线314。
用于第二存取线层的共享译码器361是可操作地耦接以在M/2＝4组第二存取线驱动器中进行选择。第一组第二存取线驱动器包括用于第二存取线层(SAL1和SAL5)中的第二存取线的驱动器362。第二组第二存取线驱动器包括用于第二存取线层(SAL2)中的第二存取线的驱动器363。第三组第二存取线驱动器包括用于第二存取线层(SAL3)中的第二存取线的驱动器364。第四组第二存取线驱动器包括用于第二存取线层(SAL4)中的第二存取线的驱动器365。驱动器362耦接到译码器以将共操作电压施加到第二存取线层(SAL1)中的第二存取线301，并且施加到第二存取线层(SAL5)中的第二存取线305。驱动器363是可操作地耦接到译码器以将操作电压施加到第二存取线层(SAL2)中的第二存取线302。驱动器364是可操作地耦接到译码器以将操作电压施加到第二存取线层(SAL3)中的第二存取线303。驱动器365是可操作地耦接到译码器以将操作电压施加到第二存取线层(SAL4)中的第二存取线304。
图3B绘示施加到以如图3A所示的M＝8八层的双向存储单元的叠层371中的第一和第二存取线的范例操作电压。可以看出，对于任何层的存储单元的读取操作，共操作电压会被施加到第一存取线层组，其包括包含奇数层FAL1和FAL3的第一组以及包含偶数层FAL2和FAL4的第二组。而且，对于任何层的存储单元的读取操作，共操作电压会被施加到第二存取线层组，其包括包含顶部层和底部层SAL1和SAL5的第一组、包含层SAL2的第二组、包含层SAL3的第三组以及包含层SAL4的第四组。因此，译码负荷会从四层的选择减少到两组第一存取线层的选择，并且从五层的选择减少到四组第二存取线层的选择。
图4是绘示以共享层译码在3D交叉点存储器阵列中的存储单元中读取数据的方法的流程图。在读取操作中，在一些实施例中，读取命令和要读取的存储单元的地址会被接收。控制器执行读取程序，此程序涉及设置偏置电压、驱动器和读出放大器以执行读取。此外，译码器是用于决定要驱动哪些存取线以完成特定地址的存储单元的读取操作。在3D阵列中，存储单元可以由列、行和层来表示。图4中所示的方法开始于译码存储单元地址以决定存储单元的列和行(步骤401)。此外，此方法包括选择依据存储单元的层的一组列存取线层(即，第一存取线层)(步骤402)。再者，此方法包括选择依据存储单元的层的一组行存取线层(即，第二存取线层)(步骤403)。当译码器选择的行存取线层组的数量少于行存取线层的数量时，则译码负荷会降低。
读取操作包括将第一操作电压施加到所选择的一组列存取线层的每个构件中所决定的列中的列存取线(步骤404)。当译码器选择的列存取线层组的数量少于列存取线层的数量时，则译码负荷会降低。
同时，此方法包括将第二操作电压施加到所选择的一组行存取线层的每个构件中的所决定的行中的行存取线(步骤405)。另外，此方法包括将用于上述类型的存储单元的中间电压施加到未选择的列和行中的列存取线和行存取线，并且在未选择的列和行存取线层的每个构件中(步骤406)。
在本发明描述的技术的实施例中，至少一组列存取线层或至少一组行存取线层包括多于一个的构件。因此，译码负荷会降低。
在上面讨论的实施例中，列存取线层或行存取线层会被分组至包括第一组的每个奇数层和第二组的每个偶数层的组中。而列存取线层或行存取线层中的另一个会被分组至包括第一组和其他组的组中，其中此第一组中底部层和顶部层是构件，且此其他组中顶部和底部之间的个别层中之一是包括在每一组中。
图5A绘示具有单向存储单元的3D交叉点存储器阵列。3D交叉点阵列包括多个单向存储单元(unidirectional memory dell)，其包括单向存储单元521、522、523、524。单向存储单元是设置在沿列方向布置的多个第一存取线501、502、503、504、505、506、507、508和509(即，列存取线)和沿行方向布置的多个第二存取线511、512、513、514、515和516(即，行存取线)的交叉点处。每个单向存储单元是连接到特定的第一存取线和特定的第二存取线。例如，单向存储单元521是连接到第一存取线501和第二存取线511。除了存储元件之外，“单向”存储单元还包括方向元件。方向元件允许电流在存储单元的特定第一存取线与特定第二存取线之间沿特定方向流入存储单元中。这种方向元件的例子包括二极管。例如，在单向存储单元521中，电流可以从第二存取线511流到第一存取线501，但反之不然。叠层561包括叠层在另一个顶部上的单向存储单元521、522、523和524。
具有设置在图5A的配置中的单向存储单元的3D交叉点存储器阵列可具有许多层且在每个层中具有许多第一存取线和第二存取线，以用于形成非常高密度的存储器装置。在较佳实施例中，单向存储单元的层数M可以是2的倍数，例如，M＝2、4、8、16、32或64。其他3D配置也可以被设置。具有M层的单向存储单元的3D交叉点存储器阵列可具有N个第一存取线层，其中N＝M/2+1。每个第一存取线层(n)可以包括多个第一存取线，其中n从1到M/2+1。具有M层的3D交叉点存储器阵列还可以包括与N个第一存取线层交错的P个第二存取线层，其中P＝M/2。每个第二存取线层(p)可以包括多个第二存取线，其中p从1到M/2。
图5A中的3D交叉点存储器阵列包括M＝4层的定向存储单元、N＝3个第一存取线层以及P＝2第二存取线层。3D交叉点存储器阵列中第一层的单向存储单元插入在包括第一存取线501、502和503的第一存取线层(FAL1)和包括第二存取线511、512和513的第二存取线层(SAL1)之间。3D交叉点存储器阵列中第二层的单向存储单元插入在包括第二存取线511、512和513的第二存取线层(SAL1)和包括第一存取线504、505和506的第一存取线层(FAL2)之间。3D交叉点存储器阵列中的第三层插入在包括第一存取线504、505和506的第一存取线层(FAL2)和包括第二存取线514、515和516的第二存取线层(SAL2)之间。3D交叉点存储器阵列中的第四层插入在包括第二存取线514、515和516的第二存取线层(SAL2)和包括第一存取线507、508和509的第一存取线层(FAL3)之间。
图5A绘示M层的3D交叉点存储器阵列，其包括用于第一存取线层的共享译码器571和用于第二存取线层的共享译码器572。控制电路(图5A中未绘示)是耦接到用于第一存取线层的共享译码器571、用于第二存取线层572的共享译码器以及集成电路中的其他资源，以执行写入操作、读取操作和其他需要将电压脉冲序列施加至3D交叉点存储器阵列中的单向存储单元的存储器装置操作。
以下参考图6A描述关于第一存取线译码器571、第二存取线译码器572以及第一和第二存取线的布置的更多细节。
图5B是图5A中的范例单向存储单元521的近视图。存储单元521具有与第一存取线501接触的第一元件551和与第二存取线511接触的第二元件552。存储元件553设置在第一元件551和中间元件554之间。方向元件555设置在中间元件554和第二元件552之间。第一元件551将存储元件553连接到第一存取线501。第二元件552将方向元件555连接到第二存取线511。在一些实施例中，方向元件可以在中间元件和第一元件之间，并且存储元件可以在中间元件和第二元件之间。
在图5B的实施例中，方向元件允许电流从第二元件流到第一元件，但反之则不然。在一些实施例中，方向元件可以允许电流从第一元件流到第二元件，但反之则不然。
第一元件551、第二元件552和中间元件554可以包括厚度为约5至50nm的导电材料。范例材料已配合图1B描述如上。
存储元件553可包括一层可编程电阻材料。可编程电阻材料可具有表示位“0”的第一电阻值，以及表示位“1”的第二电阻值。在一些实施例中，每一存储单元可存储多个位。
在一个实施例中，存储元件553可以是相变存储器，其包括作为可编程电阻材料的相变材料层，如描述如上的范例。
在其他实施例中，存储元件553可以是电阻式存储器或铁电存储器。存储元件553中的可编程电阻材料可以是金属氧化物，例如氧化铪、氧化镁、氧化镍、氧化铌、氧化钛、氧化铝、氧化钒、氧化钨、氧化锌或氧化钴。
在一些实施例中，可以实现其他电阻存储器结构，例如金属氧化物电阻存储器、磁阻存储器、导电桥电阻存储器等。
方向元件555例如可以是二极管。
第一存取线和第二存取线可包括各种如上所述的金属、金属类材料、掺杂半导体或其组合。
图6A绘示用于在如图5A中的阵列中的所选列与所选行中的单向存储单元的叠层561的第一和第二存取线以及共享第一和第二存取线译码器的布置。单向存储单元的叠层561包括彼此叠层的单向存储单元521、522、523和524。单向存储单元521、522、523和524位于N＝3个第一存取线层和P＝2个第二存取线层之间的交叉点处。第一层L1的单向存储单元521插入在第一存取线层(FAL1)的第一存取线501和第二存取线层(SAL1)的第二存取线511之间。第二层L2的单向存储单元522插入在第二存取线层(SAL1)的第二存取线511和第一存取线层(FAL2)的第一存取线504之间。第三层L3的单向存储单元523插入在第一存取线层(FAL2)的第一存取线504和第二存取线层(SAL2)的第二存取线514之间。第四层L4的单向存储单元524插入在第二存取线层(SAL2)的第二存取线514和第一存取线层(FAL3)的第一存取线507之间。
用于第一存取线层的共享译码器571可操作地耦接到第一和第二组第一存取线驱动器，并且被配置选择第一组或第二组第一存取线驱动器以响应目标存储单元的位置与正在执行的操作。在所示的范例中，有三个第一存取线层和两组第一存取线驱动器。通过选择组而不是单独的第一存取线，当组的数量小于第一存取线层的数量时，译码负荷可以降低。
第一组第一存取线驱动器包括用于第一存取线501与第一存取线507的驱动器602，第一存取线501是对应第一存取线层FAL1中所选择的存储单元的列，第一存取线507是对应在第一个存取线层FAL3中所选择的存储单元的列。第二组包括用于第一存取线504的驱动器603，第一存取线504是对应第一存取线层FAL2中所选择的存储单元的列。来自第一组第一存取线驱动器的驱动器602是可操作地耦接到译码器571，以将共操作电压施加到奇数层，包括施加共操作电压施加到第一存取线层FAL1中的第一存取线501和第一个存取线路层FAL3中的第一存取线507。来自第二组第一存取线驱动器的驱动器603是耦接到译码器571以将共操作电压施加到偶数层，其包括施加共操作电压施加到第一存取线层(FAL2)中的第一存取线504。因此，在此范例中，第一组第一存取线层可以包括所有奇数层，且第二组可以包括所有偶数层。
用于第二存取线层的共享译码器572是可操作地耦接到第一组第二存取线驱动器，并且被配置来选择一组第二存取线驱动器以响应使用译码器572的阵列的区块内的目标存储单元的位置和正在执行的操作。在所示的范例中，有两个第二存取线层和一组第二存取线驱动器。通过选择组而不是单独的第二存取线，当组的数量小于第二存取线层的数量时，译码负荷可以降低。
第一组第二存取线驱动器包括驱动器605，其对应于第二存取线层SAL1和SAL2中所选择的存储单元的行。
图6B绘示施加到图6A中的单向存储单元的叠层561中的第一和第二存取线用于读取操作的范例操作电压。只要共第一操作电压和第二操作电压在存储单元上产生压降，任何大小和极性的电压都可以用作共第一操作电压和第二操作电压来允许电流流过方向元件以决定存储单元的电阻状态(即，决定保存在电阻单元中的位)，由此读取单向存储单元中的数据。
在此范例中，驱动器602、603、605被配置以用于根据用于读取操作的译码存储单元地址施加+3V、0V和-3V中的其中一个作为操作电压。其他大小和极性的电压可以用作适合特定实施例的电压。从图6B的表中可以看出，在阵列的所有读取操作中，共操作电压会被施加到层SAL1和SAL2处的第二存取线511和514。同时，在阵列的一些读取操作中，共操作电压会被施加到层FAL1和FAL3处的第一存取线501和507。此降低了存储器的译码负荷。
为了在第一层L1处的单向存储单元521中读取数据，6伏的正向偏压会通过在第一存取线501上的-3V和在第二存取线511上的+3V穿过存储单元来被施加，而不超过+3伏的正向偏压或反向偏压会穿过叠层中的其他存储单元来被施加。为了施加6伏的正向偏压，会通过驱动器605将+3V的共操作电压施加到第二存取线层SAL1的第二存取线511和第二存取线层SAL2的第二存取线514。通过驱动器602将-3V的操作电压施加到第一存取线层FAL1的第一存取线501和第一存取线层FAL3的第一存取线507。通过驱动器603将0V的操作电压施加到第一存取线层FAL2的第一存取线504。
为了在第二层L2处的单向存储单元522中读取数据，6伏的正向偏压会通过第一存取线504(FAL2)和第二存取线511(SAL1)穿过存储单元来被施加，而不超过3伏特或反向偏压会被施加穿过在叠层中的其他存储单元上。为了施加6伏的正向偏压，-3V的共操作电压会被施加到第二存取线511和第二存取线514(SAL2)。通过来自于第二组第一存取线驱动器的驱动器603将+3V的操作电压施加到第一存取线层(FAL2)的第一存取线504。通过利用驱动器602将0V的操作电压施加到第一存取线层(FAL1)的第一存取线501和第一存取线层FAL3的第一存取线507。
为了在第三层L3处读取单向存储单元523中的数据，6伏的正向偏压会通过由第一存取线504(FAL2)和第二存取线514(SAL2)施加穿过存储单元，而不超过3伏特或反向偏压会被施加在叠层中的其他存储单元上。为了施加6伏的正向偏压，+3V的共操作电压会被施加到第二存取线514(SAL2)和第二存取线511(SAL1)。-3V的操作电压会通过来自于第二组第一存取线驱动器的驱动器603施加到第一存取线层(FAL2)的第一存取线504。0V的操作电压施会通过驱动器602施加到第一存取线层(FAL1)的第一存取线501和第一存取线层FAL3的第一存取线507。
为了在第四层L4读取单向存储单元524中的数据，6伏的正向偏压会通过第一存取线507(FAL3)和第二存取线514(SAL2)施加穿过存储单元，而不超过3伏特或反向偏压会施加在叠层中的其他存储单元上。为了施加6伏的正向偏压，-3V的共操作电压会施加到第二存取线514(SAL2)和第二存取线511(SAL1)。0V的操作电压会通过来自于第二组第一存取线驱动器的驱动器603施加至第一存取线层(FAL2)的第一存取线504。3V的操作电压会通过驱动器602施加到第一存取线层(FAL1)的第一存取线501和第一存取线层FAL3的第一存取线507。
图7A绘示用于M＝8层的3D交叉点存储器阵列中的特定列和行处的单向存储单元的叠层771的第一和第二存取线以及共享第一和第二存取线译码器的布置。单向存储单元的叠层771包括叠层在另一个之上的单向存储单元721、722、723、724、725、726、727和728。单向存储单元721、722、723、724、725、726、727和728位于N＝M/2+1＝5第一存取线层中的第一存取线和P＝M/2＝4个第二存取线层中的第二存取线之间的交叉点处。第一层L1的单向存储单元721插入在第一存取线层(FAL1)的第一存取线701和第二存取线层(SAL1)的第二存取线711之间。第二层L2的单向存储单元722插入在第二存取线层(SAL1)的第二存取线711和第一存取线层(FAL2)的第一存取线702之间。第三层L3的单向存储单元723插入在第一存取线层(FAL2)的第一存取线702和第二存取线层(SAL2)的第二存取线712之间。第四层L4的单向存储单元724插入在第二存取线层(SAL2)的第二存取线712和第一存取线层(FAL3)的第一存取线703之间。第五层L5的单向存储单元725插入在第一存取线层(FAL3)的第一存取线703和第二存取线层(SAL3)的第二存取线713之间。第六层L6的单向存储单元726插入在第二存取线层(SAL3)的第二存取线713和第一存取线层(FAL4)的第一存取线704之间。第七层L7的单向存储单元727插入在第一存取线层(FAL4)的第一存取线704和第二存取线层(SAL4)的第二存取线714之间。第八层L8的单向存储单元728插入在第二存取线层(SAL4)的第二存取线714和第一存取线层(FAL5)的第一存取线705之间。
用于第一存取线层的共享译码器751包括第一和第二组第一存取线驱动器。第一组第一存取线驱动器包括驱动器752，其耦接用以将共操作电压施加到奇数的第一存取线层(FAL1)中的第一存取线701、奇数的第一存取线层(FAL3)中的第一存取线703和奇数的第一存取线层(FAL5)中的第一存取线705。第二组第一存取线驱动器包括驱动器753，被耦接用以将共操作电压施加到偶数的第一存取线层(FAL2)中的第一存取线702和偶数的第一存取线层(FAL4)中的第一存取线704。
用于第二存取线层的共享译码器761包括M/4＝2组第二存取线驱动器。第一组第二存取线驱动器包括驱动器762，其耦接以将共操作电压施加到第二存取线层(SAL1)中的第二存取线711和第二存取线层(SAL2)中的第二存取线712。第二组第二存取线驱动器包括驱动器763，其耦接以将共操作电压施加到第二存取线层(SAL3)中的第二存取线713和第二存取线层(SAL4)中的第二存取线714。
图7B绘示施加到如图7A所示的M＝8八层的单向存储单元的叠层771中的第一和第二存取线的范例操作电压。可以看出，对于任何层的存储单元的读取操作，共操作电压会被施加到第一存取线层组，其包括包含奇数层FAL1、FAL3和FAL5的第一组，以及包含偶数层FAL2和FAL4的第二组。此外，对于任何层的存储单元的读取操作，共操作电压会被施加到多组第二存取线层，包括包含层SAL1和SAL2的第一组和包含层SAL3和SAL4的第二组。因此，译码负荷会从五个第一存取线层的选择降低到两组第一存取线层的选择，以及从四个第二存取线层的选择降低到两组第二存取线层的选择。
图8是包括3D交叉点存储器阵列800的集成电路850的概要方框图。3D交叉点存储器阵列800包括在一些实施例中的单向存储单元以及在其他实施例中的双向存储单元。
共享层译码器801是与用于第二存取线层的共享译码器802和用于第一存取线层的共享译码器803耦接并电性连通，其是如上所述来设置以降低3D阵列的译码负荷。用于第二存取线层的共享译码器802是耦接且电性连通到在3D交叉点阵列800中布置为列的多个第二存取线。第二存取线译码器802可包括多组第二存取线驱动器。第一存取线译码器803是与3D交叉点阵列800中的布置成行的多个第一存取线耦接且电性连通。第一存取线译码器803可包括第一组第一存取线驱动器和第二组第一存取线驱动器。总线805上的地址会被提供给层译码器801、用于第二存取线路层的共享译码器802和用于第一存取线路层的共享译码器803。在本实施例中，感测放大器和诸如预充电电路等的其他支持电路以及区块806中的数据输入结构(data-in-structure)是经由总线807耦接到用于第一存取线层的共享译码器803。在一些实施例中，感测放大器可独立于区块806中的数据输入结构。
数据通过数据输入线821从集成电路850或其他数据源上的输入/输出端提供给区块806中的数据输入结构。数据通过数据输出线822从区块806中的感测放大器提供给集成电路850上的输入/输出端，或提供给集成电路850内部或外部的其他数据目的地。
偏压配置状态机是在控制电路808中，控制如本发明所述的偏压配置供应电压808。此外，控制电路在区块806中协调感测电路和数据输入结构的操作，以用于读取和写入操作，其包括执行图4的方法。此电路可以使用专用逻辑、通用处理器或其组合来设置，以执行读取、写入和擦除操作。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以申请专利范围所界定的权利要求为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种存储器电路，包括：
三维交叉点存储器阵列，具有至少M层的存储单元，设置在第一存取线和第二存取线的交叉点中，其中M为2的倍数；
用于所述M层的N个第一存取线层，每个第一存取线层包括耦接到对应列的存储单元的多个第一存取线，其中N的取值为M/2；
用于所述M层的P个第二存取线层，所述P个第二存取线层与所述N个第一存取线层交错，每个第二存取线层包括耦接到对应行的存储单元的多个第二存取线，其中P的取值为M/2+1；以及
译码器和驱动器电路，用以将共操作电压施加到一组第一存取线层中所选择的第一存取线，所述一组第一存取线层具有多于一个且少于N个的构件，所述所选择的第一存取线位于所述一组第一存取线层中的不同存取线层；
所述译码器和驱动器电路，还用以将操作电压施加到所述第二存取线层中所选择的第二存取线。
2.根据权利要求1所述的存储器电路，其中被选择的存储单元为在所述M层中设置在特定第一存取线层中的特定第一存取线与特定第二存取线的交叉点中的特定存储单元，当所述特定第一存取线层是所述一组第一存取线层的构件时，所述译码器和驱动器电路还用来选择列存储单元、行存储单元、所述一组第一存取线层以及一个或多个包括所述特定第二存取线的第二存取线层。
3.根据权利要求2所述的存储器电路，其中所述译码器和驱动器电路包括第一存取线驱动器，所述第一存取线驱动器可操作地连接到所述一组第一存取线层中多于一个第一存取线层中的共同列中的第一存取线，并且用以使所述第一存取线驱动器将所述共操作电压施加到所述一组第一存取线层中的多于一个第一存取线层中的共同列中的第一存取线。
4.根据权利要求2所述的存储器电路，其中所述译码器和驱动器电路包括多个第一存取线驱动器，其中所述多个第一存取线驱动器中的第一存取线驱动器可操作地连接到在所述一组第一存取线层中的仅一个第一存取线层中的给定列中的第一存取线，并且用以使所述多个第一存取线驱动器将所述共操作电压施加到所述一组第一存取线层中的所有第一存取线。
5.根据权利要求1所述的存储器电路，其中所述一组第一存取线层包括奇数层的第一存取线层，且其中所述译码器和驱动器电路还用来将共操作电压施加至第二组第一存取线层中所选择的第一存取线层，所述第二组第一存取线层包括偶数层的第一存取线层。
6.根据权利要求1所述的存储器电路，其中在所述三维交叉点存储器阵列中的所述存储单元包括存储元件，所述存储元件包括可编程电阻材料。
7.根据权利要求1所述的存储器电路，其中所述译码器和驱动器电路用以将共操作电压施加到一组第二存取线层中所选择的第二存取线，所述一组第二存取线层具有一个以上且少于P个的构件，所述所选择的第二存取线位于所述一组第二存取线层中的不同存取线层。
8.根据权利要求7所述的存储器电路，其中所述一组第二存取线层包括第1层和第M/2+1层的第二存取线层。
9.根据权利要求1所述的存储器电路，其中所述阵列中的所述存储单元是单向的，且其中所述译码器和驱动器电路用以将共操作电压施加到多组第二存取线层中的第二存取线，所述多组第二存取线层包括M/4组第二存取线层，其中M/4为正整数；以及
其中所述M/4组第二存取线层的每组第二存取线层包括一对第二存取线层，所述一对第二存取线层包括相邻的两个第二存取线层。
10.一种用于操作三维交叉点存储器阵列的方法，所述三维交叉点存储器阵列具有设置在第一存取线和第二存取线的交叉点中的至少M层的存储单元，其中M为2的倍数，所述阵列包括用于所述M层的N个第一存取线层，每个第一存取线层包括耦接到对应列的存储单元的多个第一存取线，其中N的取值为M/2；以及与所述N个第一存取线层交错用于所述M层的P个第二存取线层，每个第二存取线层包括耦接到对应行的存储单元的多个第二存取线，其中P的取值为M/2+1；所述方法包括：
将共操作电压施加到一组第一存取线层中所选择的第一存取线，所述一组第一存取线层具有多于一个且少于N个的构件，所述所选择的第一存取线位于所述一组第一存取线层中的不同存取线层；以及
将操作电压施加到所述第二存取线层中所选择的第二存取线。
11.根据权利要求10所述的用于操作三维交叉点存储器阵列的方法，包括：选择在所述M层中设置在特定第一存取线层中的特定第一存取线与特定第二存取线的交叉点中的特定存储单元作为被选择的存储单元，当所述特定第一存取线层是所述一组第一存取线层的构件时，通过选择列存储单元、行存储单元、所述一组第一存取线层以及一个或多个包括所述特定第二存取线的第二存取线层。
12.根据权利要求10所述的用于操作三维交叉点存储器阵列的方法，其中所述一组第一存取线层包括奇数层的第一存取线层，并且所述方法还包括施加共操作电压至第二组第一存取线层中所选择的第一存取线，所述第二组第一存取线层包括偶数层的第一存取线层。
13.根据权利要求10所述的用于操作三维交叉点存储器阵列的方法，其中所述三维交叉点存储器阵列中的所述存储单元包括存储元件，所述存储元件包括可编程电阻材料。
14.根据权利要求10所述的用于操作三维交叉点存储器阵列的方法，包括将共操作电压施加到一组第二存取线层中所选择的第二存取线，所述一组第二存取线层具有多于一个且少于P个的构件，所述所选择的第二存取线位于所述一组第二存取线层中的不同存取线层。
15.根据权利要求14所述的用于操作三维交叉点存储器阵列的方法，其中，所述一组第二存取线层包括第1层和第M/2+1层的第二存取线层。
16.根据权利要求10所述的用于操作三维交叉点存储器阵列的方法，其中所述阵列中的所述存储单元是单向的，并且所述方法包括将共操作电压施加到多组第二存取线层中的第二存取线，所述多组第二存取线层包括M/4组第二存取线路层，其中M/4为正整数；以及
其中所述M/4组第二存取线层的每组第二存取线层包括一对第二存取线层，所述一对第二存取线层包括相邻的两个第二存取线层。
17.一种存储器电路，包括：
三维交叉点存储器阵列，具有至少M层的存储单元，设置在第一存取线和第二存取线的交叉点中，其中M为2的倍数且M≥4；
用于所述M层的N个第一存取线层，每个第一存取线层包括耦接到对应列的存储单元的多个第一存取线，其中N的取值为M/2；
用于所述M层的P个第二存取线层，所述P个第二存取线层与所述N个第一存取线层交错，每个第二存取线层包括耦接到对应行的存储单元的多个第二存取线，其中P的取值为M/2+1；以及
译码器和驱动器电路，用以将共操作电压施加到一组第一存取线层中所选择的第一存取线，所述一组第一存取线层具有多于一个且少于N个的构件，所述所选择的第一存取线位于所述一组第一存取线层中的不同存取线层，其中所述一组第一存取线层包括奇数层的第一存取线层；
所述译码器和驱动器电路还用以将共操作电压施加到多组第二存取线层中的给定行中的第二存取线，所述多组第二存取线层包括M/4组第二存取线层，其中所述M/4组第二存取线层的每组第二存取线层包括一对第二存取线层，所述一对第二存取线层包括相邻的两个第二存取线层。
18.根据权利要求17所述的存储器电路，其中被选择的存储单元为在所述M层中设置在特定第一存取线层中的特定第一存取线与特定第二存取线的交叉点中的特定存储单元，当所述特定第一存取线层是所述一组第一存取线层的构件时，所述译码器和驱动器电路用来选择列存储单元、行存储单元、所述一组第一存取线层以及一个或多个包括所述特定第二存取线的第二存取线层。
19.根据权利要求17所述的存储器电路，其中所述三维交叉点存储器阵列中的所述存储单元包括存储元件，所述存储元件包括可编程电阻材料。
20.根据权利要求17所述的存储器电路，其中所述译码器和驱动器电路还用来将共同操作电压施加到第二组第一存取线层中的给定列中的所选择的第一存取线，所述第二组第一存取线层包括偶数层的第一存取线层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11222678B1 (en) * 2020-10-02 2022-01-11 Sandisk Technologies Llc MRAM cross-point memory with reversed MRAM element vertical orientation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1825480A (zh) * 2005-02-15 2006-08-30 三星电子株式会社 具有信号延迟控制器的半导体存储器件及其方法
CN105469823A (zh) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 存储器阵列
US20170213589A1 (en) * 2016-01-21 2017-07-27 Micron Technology, Inc. Apparatuses and methods for accessing memory cells in semiconductor memories

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6579760B1 (en) 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7920408B2 (en) * 2007-06-22 2011-04-05 Panasonic Corporation Resistance change nonvolatile memory device
US8659944B2 (en) * 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP5250722B1 (ja) * 2011-09-09 2013-07-31 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置及びその書き込み方法
US9147439B2 (en) * 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
US9202750B2 (en) * 2013-10-31 2015-12-01 Macronix International Co., Ltd. Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
TWI570893B (zh) * 2014-08-05 2017-02-11 旺宏電子股份有限公司 具有交錯之控制結構的三維陣列記憶體構造
US10310734B2 (en) * 2014-12-27 2019-06-04 Intel Corporation Tier mode for access operations to 3D memory
KR102465966B1 (ko) * 2016-01-27 2022-11-10 삼성전자주식회사 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치
US10157671B1 (en) 2017-09-12 2018-12-18 Macronix International Co., Ltd. Fast switching 3D cross-point array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1825480A (zh) * 2005-02-15 2006-08-30 三星电子株式会社 具有信号延迟控制器的半导体存储器件及其方法
CN105469823A (zh) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 存储器阵列
US20170213589A1 (en) * 2016-01-21 2017-07-27 Micron Technology, Inc. Apparatuses and methods for accessing memory cells in semiconductor memories

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