KR20140048115A - 듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템 - Google Patents

듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템 Download PDF

Info

Publication number
KR20140048115A
KR20140048115A KR1020137029448A KR20137029448A KR20140048115A KR 20140048115 A KR20140048115 A KR 20140048115A KR 1020137029448 A KR1020137029448 A KR 1020137029448A KR 20137029448 A KR20137029448 A KR 20137029448A KR 20140048115 A KR20140048115 A KR 20140048115A
Authority
KR
South Korea
Prior art keywords
volatile storage
storage elements
block
data lines
lines
Prior art date
Application number
KR1020137029448A
Other languages
English (en)
Inventor
티안홍 얀
츠-이 리우
로이 이. 슈어레인
Original Assignee
쌘디스크 3디 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌘디스크 3디 엘엘씨 filed Critical 쌘디스크 3디 엘엘씨
Publication of KR20140048115A publication Critical patent/KR20140048115A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Semiconductor Memories (AREA)

Abstract

비-휘발성 스토리지 시스템이 개시되는 바, 상기 시스템은 비-휘발성 스토리지 요소들의 복수의 블록들과, 각 워드 라인이 비-휘발성 스토리지 요소들의 인접한 블록들에 연결되도록 비-휘발성 스토리지 요소들의 블록들에 연결된 복수의 워드 라인들과, 비-휘발성 스토리지 요소들의 블록들에 연결된 복수의 비트 라인들과, 워드 라인 드라이버들의 각 세트가 두 개의 인접한 블록들에 연결된 워드 라인들을 구동하기 위해 두 개의 인접한 블록들 사이에 위치되도록 된 워드 라인들 드라이버들의 복수의 세트들과, 글로벌 데이터 라인들과, 상기 비트 라인들과 선택적으로 통신하는 로컬 데이터 라인들과, 선택된 로컬 데이터 라인들에 글로벌 데이터 라인들을 선택적으로 연결하고 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 선택적으로 연결하는 하나 이상의 선택 회로들과, 그리고 하나 이상의 선택 회로들 및 글로벌 데이터 라인들과 통신하는 제어 회로망을 포함한다. 상기 제어 회로망은 두 개의 인접한 블록들에 연결된 워드 라인들 상에 프로그래밍 신호들을 인가하고 글로벌 데이터 라인들 및 하나 이상의 선택 회로들을 통해 적절한 비트 라인들 상에 프로그래밍 신호들을 인가함으로써 두 개의 인접한 블록들의 비-휘발성 스토리지 요소들을 동시에 프로그래밍한다.

Description

듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템{NON-VOLATILE STORAGE SYSTEM WITH DUAL BLOCK PROGRAMMING}
본 발명은 데이터 스토리지를 위한 기술에 관한 것이다.
반도체 메모리가 다양한 전자 디바이스들에서의 사용을 위해 더욱 대중적이게 되었다. 예를 들어, 비-휘발성 반도체 메모리가 셀룰러 전화기들, 디지털 카메라들, 개인용 디지털 단말기(PDA)들, 모바일 컴퓨팅 디바이스들, 비-모바일 컴퓨팅 디바이스들 및 다른 디바이스들에 사용된다. 반도체 메모리가 가전 디바이스들에 사용될 때, 호스트 전자 디바이스의 배터리를 절약하기 위하여 반도체 메모리에 의해 사용되는 파워의 양을 최소화하는 것이 바람직하다. 추가적으로, 소비자들은 일반적으로, 반도체 메모리가 호스트 전자 디바이스의 동작을 느리게 만들지 않도록 상기 반도체 메모리가 충분한 속도로 수행되기를 원한다.
도 1은 메모리 시스템의 일 실시예의 블록도이다.
도 2는 메모리 셀의 일 실시예의 간략화된 투시도이다.
도 3은 가역적 저항-스위칭 요소의 I-V 특성들을 도시하는 그래프이다.
도 4a는 3-차원 메모리 어레이의 일 실시예의 일부분의 간략화된 투시도이다.
도 4b는 3-차원 메모리 어레이의 일 실시에의 일부분의 간략화된 투시도이다.
도 5a는 메모리 시스템의 정면도를 도시한다.
도 5b는 3-차원 메모리의 일 실시예의 층들의 서브세트를 도시한다.
도 6은 메모리 어레이의 일 예시적 조직을 도시한다.
도 7은 메모리 어레이의 두 개의 스트라이프들의 구조의 일 실시예를 도시한다.
도 8은 베이(bay)의 일 실시예를 도시한다.
도 9는 데이터 라인들 및 상기 데이터 라인들을 통해 열 제어 회로망(column control circuitry)에 비트 라인들을 연결하기 위한 선택 회로들의 일 실시예의 개략도이다.
도 10은 선택 회로의 일 실시예의 개략도이다.
도 11은 멀티플렉서 회로의 일 실시예의 개략도이다.
도 12는 메모리 어레이의 일부분을 도시한다.
도 13은 메모리 어레이 및 보조 회로망의 일부분을 도시한다.
도 14는 메모리 어레이 및 보조 회로망의 일부분을 도시한다.
도 15는 데이터를 프로그래밍하기 위한 프로세스의 일 실시예를 기술하는 흐름도이다.
도 16은 메모리 어레이의 일부분을 도시한다.
데이터를 프로그래밍하는 데 필요로 되는 파워의 양을 줄이고 비-휘발성 스토리지 시스템 내에 더 많은 메모리 셀들이 동시에 프로그래밍되게끔 할 수 있는 비-휘발성 스토리지 시스템이 개시된다. 일 예시적 실시예에서, 비-휘발성 스토리지 시스템은 비-휘발성 스토리지 요소들의 복수의 블록들을 포함한다. 일부 설계들에서, 블록이 프로그래밍을 위해 선택될 때, 다른 인접한 블록들은 상기 인접한 블록들의 일부(fraction)가 역바이어스된 메모리 셀들을 가지도록 부분적으로 선택될 것이다. 비록, 인접한 블록들 내의 이러한 역 바이어스된 메모리 셀들이 데이터 상태들을 변경하도록 프로그래밍을 겪지 않을 것이라 하더라도, 이 메모리 셀들은 역 바이어스 메모리 셀 전류를 겪을 것이다. 충분한 메모리 셀들이 역바이어스되면, 상기 비-휘발성 스토리지 시스템은 바라던 것보다 많은 파워를 소모할 것이다. 이 상황을 완화시키기 위해, 워드 라인 드라이버들을 공유하는 두 개의 인접한 블록들이 동시에 프로그래밍되는 것이 제안된다. 이러한 기법은 프로그래밍을 위해 선택된 메모리 셀들의 수에 비하여, 시스템의 파워 소모에 기여하는 선택되지 않은/부분적으로 선택된 역바이어스된 메모리 셀들의 수를 감소시킬 것이다. 또한, 워드 라인 드라이버들을 공유하는 두 개의 인접한 블록들을 동시에 프로그래밍하는 것은, 워드 라인 드라이버들이 두 개의 블록들 사이에 (예컨대, 프로그래밍되는 메모리 셀들의 중간에) 위치될 수 있기 때문에 선택된 모든 메모리 셀들에 걸친 총 유효 IR 드롭(IR drop)이 덜 제한적임에 따라 더 많은 메모리 셀들이 동시에 프로그래밍되게 할 것이다. 이러한 개념들은 하기에서 더욱 상세히 논의될 것이다.
도 1은 본 명세서에 기술된 기술을 구현할 수 있는 메모리 시스템(100)의 일 예를 도시하는 블록도이다. 메모리 시스템(100)은 메모리 셀들의 2 차원 또는 3 차원 어레이일 수 있는 메모리 어레이(102)를 포함한다. 일 실시예에서, 메모리 어레이(102)는 모놀리식(monolithic) 3 차원 메모리 어레이이다. 메모리 어레이(102)의 어레이 터미널 라인들은 행들로 편성된 다양한 층(들)의 워드 라인들 및 열들로 편성된 다양한 층(들)의 비트 라인들을 포함한다. 그러나, 다른 방향(orientation)들로도 구현될 수 있다.
모놀리식 3 차원 메모리 어레이는 복수의 메모리 레벨들이 중재 기판들(intervening substrates)없이 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. 일 메모리 레벨을 형성하는 층들은 기존 레벨 또는 레벨들의 층들 위에 바로 증착되거나 또는 성장된다. 그에 반해, 스택형 메모리들은 발명의 명칭이 "Three Dimensional Structure Memory"인 Leedy의 미국 특허 제5,915,167호에서와 같이 별도의 기판들 상에 메모리 레벨들을 형성하고 서로의 최상단(atop)에 상기 메모리 레벨들을 부착함으로써 구성된다. 상기 기판들은 본딩되기 전에 박막화(thinned)되거나 또는 상기 메모리 레벨들로부터 제거될 수 있지만, 이 메모리 레벨들이 별도의 기판들 위에 최초로 형성되기 때문에 이러한 메모리들은 진정한 모놀리식 3 차원 메모리 어레이들이 아니다.
메모리 시스템(100)은 행 제어 회로망(120)을 포함하고, 상기 회로의 출력들(108)은 메모리 어레이(102)의 각 워드 라인들에 연결된다. 이 발명의 목적들을 위해, 연결은 직접 연결 또는 (예컨대, 하나 이상의 다른 컴포넌트들을 통한) 간접 연결일 수 있다. 행 제어 회로망(120)은 시스템 제어 로직 회로(130)로부터 M개의 행 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 수신하고, 전형적으로 판독 및 프로그래밍 동작들을 위한 행 디코더들(122), 어레이 드라이버들(124) 및 블록 선택 회로망(126)과 같은 회로들을 포함할 수 있다.
또한, 메모리 시스템(100)은 열 제어 회로망(110)을 포함하고, 상기 열 제어 회로망의 입력/출력들(106)은 메모리 어레이(102)의 각각의 비트 라인들에 연결된다. 열 제어 회로망(110)은 시스템 제어 로직(130)으로부터 N 개의 열 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 수신하고, 전형적으로 열 디코더들(112), 드라이버 회로망(114), 블록 선택 회로망(116) 및 감지 증폭기들(118)과 같은 회로들을 포함할 수 있다. 일 실시예에서, 감지 증폭기들(118)은 비트 라인들에 신호들을 제공하고 상기 비트 라인들 상의 신호들을 감지한다. 이 기술 분야에 알려진 다양한 감지 증폭기들이 본 발명에 사용될 수 있다.
시스템 제어 로직(130)은 제어기(134)로부터 데이터 및 커맨드들을 수신하고 제어기(134)에 출력 데이터를 제공한다. 제어기(134)는 호스트와 통신한다. 시스템 제어 로직(130)은 메모리 시스템(100)의 동작을 제어하기 위한 하나 이상의 상태 머신들, 레지스터들 및 다른 제어 로직을 포함할 수 있다. 다른 실시예들에서, 시스템 제어 로직(130)은 호스트로부터 직접적으로 데이터 및 커맨드들을 수신하고 그 호스트에 출력 데이터를 제공하는 바, 그 이유는 시스템 제어 로직(130)이 제어기의 기능성을 포함하기 때문이다.
일 실시예에서, 시스템 제어 로직(130), 열 제어 회로망(110), 행 제어 회로망(120) 및 메모리 어레이(102)는 동일한 집적 회로 상에 형성된다. 예를 들어, 시스템 제어 로직(130), 열 제어 회로망(110) 및 행 제어 회로망(120)은 기판의 표면 상에 형성될 수 있고 메모리 어레이(102)는 상기 기판 위에 (그리고, 그로 인해 시스템 제어 로직(130), 열 제어 회로망(110) 및 행 제어 회로망(120)의 전부 또는 부분 위에) 형성된 모놀리식 3-차원 메모리 어레이이다. 일부 경우들에서, 상기 제어 회로망의 부분이 상기 메모리 어레이의 일부와 동일한 층들 상에 형성될 수 있다. 도 1의 실시예와 같은 적절한 실시예들에 관한 더 많은 정보는 다음의 미국 특허들: 미국 특허 제6,879,505호; 미국 특허 제7,286,439호; 미국 특허 제6,856,572호; 미국 특허 제7,359,279호에서 찾아 볼 수 있으며, 이 특허들은 그 전체가 참조로서 본 명세서에 포함된다. 제어기(134)는 도 1에 도시된 다른 컴포넌트들과 동일한 기판 또는 다른 기판 상에 있을 수 있다. 제어기(134), 시스템 제어 로직(130), 열 제어 회로망(110), 열 디코더(112), 드라이버 회로망(114), 블록 선택(116), 감지 증폭기들(118), 행 제어 회로망(120), 행 디코더(122), 어레이 드라이버들(124) 및/또는 블록 선택(126)은 단독으로 또는 어떤 조합으로 제어 회로망 또는 하나 이상의 제어 회로들로서 여겨질 수 있다.
메모리 어레이(102)는 복수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 메모리 셀은 스티어링 요소(steering element)(예컨대, 다이오드) 및 저항 요소를 포함한다. 일 예시적 구현에서, 상기 메모리 셀들은 한 번만 프로그래밍되고 여러 번 판독될 수 있도록 될 수 있다. 일 예시적 메모리 셀은 상부와 하부 전도체들 사이의 교차 지점에 형성된 기둥형(pillar)의 층들을 포함한다. 일 실시예에서, 상기 기둥은 안티퓨즈(antifuse)층과 같은 상태 변경 요소와 직렬로 연결된 다이오드와 같은 스티어링 요소를 포함한다. 안티퓨즈층이 온전할 때, 상기 셀은 전기적으로, 개방 회로이다. 상기 안티퓨즈층이 파괴(breach)될 때, 상기 셀은 전기적으로, 파괴된 안티퓨즈층의 저항과 직렬인 다이오드이다. 메모리 셀들의 예들은 미국 특허 제6,034,882호; 미국 특허 제6,525,953호; 미국 특허 제6,952,043호; 미국 특허 제6,420,215호; 미국 특허 제6,951,780호; 및 미국 특허 제7,081,377호에서 찾아 볼 수 있다.
다른 실시예에서, 메모리 셀들은 재-기입가능하다. 예를 들어, 본 명세서에 그 전체가 참조로서 포함된 미국 특허 출원 공개번호 제2006/0250836호는 가역적 저항-스위칭 요소와 직렬로 연결된 다이오드를 포함하는 재기입가능한 비휘발성 메모리 셀을 기술한다. 가역적 저항-스위칭 요소는 둘 이상의 상태들 사이에서 가역적으로 스위칭될 수 있는 저항을 가진 가역적 저항-스위칭 물질을 포함한다. 예를 들어, 상기 가역적 저항-스위칭 물질은 제조 시 초기에는 고-저항 상태에 있는 바, 이 고-저항 상태는 제1 전압 및/또는 전류의 인가 시 저-저항 상태로 스위칭가능하다. 제2 전압 및/또는 전류의 인가가 상기 가역적 저항-스위칭 물질을 상기 고-저항 상태로 되돌릴 수 있다. 대안적으로는, 상기 가역적 저항-스위칭 요소는 제조 시 초기에는 저-저항 상태에 있는 바, 이 저-저항 상태는 적절한 전압(들) 및/또는 전류(들)의 인가 시 고-저항 상태로 가역적으로 스위칭가능하다. 일 저항 상태는 이진값 "0"을 나타낼 수 있고, 다른 저항 상태는 이진값 "1"을 나타낼 수 있다. 둘보다 많은 데이터/저항 상태들이 사용될 수 있어서 메모리 셀은 둘 이상의 데이터 비트들을 저장한다. 일 실시예에서, 고-저항 상태로부터 저-저항 상태로 저항을 스위칭하는 프로세스는 SET 동작으로서 나타내진다. 저-저항 상태로부터 고-저항 상태로 저항을 스위칭하는 프로세스는 RESET 동작으로서 나타내진다. 고-저항 상태는 이진 데이터 "0"과 관련되고, 저-저항 상태는 이진 데이터 "1"과 관련된다. 다른 실시예들에서, SET 및 RESET 및/또는 데이터 인코딩은 반전될 수 있다. 일부 실시예들에서, 저항-스위칭 요소의 처음 번의 SET은 정상 전압보다 높은 전압을 요하고 FORMING 동작으로 나타내진다.
도 2는 제1 전도체(166)와 제2 전도체(168) 사이에 직렬로 연결되고 위치된 가역적 저항-스위칭 요소(162), 스티어링 요소(164) 및 베리어(165)를 포함하는 메모리 셀(150)의 일 예의 간략화된 투시도이다.
가역적 저항-스위칭 요소(162)는 둘 이상의 상태들 사이에서 가역적으로 스위칭될 수 있는 저항을 가진 가역적 저항-스위칭 물질(170)을 포함한다. 일부 실시예들에서, 가역적 저항-스위칭 물질(170)은 금속 산화물로 형성될 수 있다. 여러 가지 다양한 금속 산화물들이 사용될 수 있다. 일 예에서, 니켈 산화물(nickel oxide)이 사용될 수 있다.
적어도 하나의 실시예에서, 선택적인 증착 공정의 사용을 통해, 니켈 산화물층이 상기 니켈 산화물층을 에칭함이 없이 가역적 저항-스위칭 물질로 사용될 수 있다. 예를 들어, 가역적 저항-스위칭 요소는 기판 위의 형성된 전도성 표면들 상에만 니켈을 포함하는 층을 선택적으로 증착하도록 전기 도금, 무전해 증착 또는 기타 등등과 같은 증착 공정을 이용함으로써 형성될 수 있다. 이 방식으로, 오직 기판 상의 전도성 표면들만이 (니켈을 포함하는 층의 증착에 앞서) 패터닝 및/또는 에칭되고, 상기 니켈을 포함하는 층은 패터닝 및/또는 에칭되지 않는다.
적어도 하나의 실시예에서, 가역적 저항-스위칭 물질(170)은 니켈을 선택적으로 증착하고 그 다음, 니켈층을 산화시킴으로써 형성된 니켈 산화물층의 적어도 일부분을 포함한다. 예를 들어, Ni, NixPy 또는 다른 유사한 형태(form)의 니켈이 무전해 증착, 전기 도금 또는 유사한 선택적 공정을 이용하여 선택적으로 증착되고 그 다음, 니켈 산화물을 형성하도록 (예컨대, 급속 열 산화(rapid thermal oxidation) 또는 다른 산화 공정을 이용하여) 산화될 수 있다. 다른 실시예들에서, 니켈 산화물 자체가 선택적으로 증착될 수 있다. 예를 들어, NiO-, NiOx- or NiOxPy를 포함하는 층이 선택적 증착 공정을 사용하여 스티어링 요소 위에 선택적으로 증착되고 그 다음, (필요한 경우) 어닐링 및/또는 산화될 수 있다. 다른 실시예들에서, 하프늄 산화물이 전구체를 포함하는 하프늄을 이용하여 원자층 증착 공정에 의해 증착될 수 있다.
다른 물질들이 메모리 셀들에서의 사용을 위한 가역적 저항-스위칭 물질들을 형성하도록 선택적으로 증착되고 그 다음, 필요한 경우 어닐링 및/또는 산화될 수 있다. 예를 들어, Nb, Ta, V, Al, Ti, Co, 코발트-니켈 합금 등의 층이 가역적 저항-스위칭 물질을 형성하도록 가령, 전기 도금에 의해 선택적으로 증착되고 산화될 수 있다.
다른 다양한 저항 물질은 예컨대, Rose 등이 발명한 미국 특허 제5,541,869호에서 더욱 충분히 기술되는 바와 같이 V, Co, Ni, Pd, Fe 또는 Mn이 도핑된 비정질 실리콘이다. 다른 클래스의 물질이 미국 특허 제6,473,332호에서 Ignatiev 등에 의해 교시되는 바, 이들은 Pr1-XCaXMnO3 (PCMO), La1-XCaXMnO3 (LCMO), LaSrMnO3 (LSMO) 또는 GdBaCoXOY (GBCO)와 같은 페로브스카이트 물질(perovskite material)들이다. 이 다양한-저항 물질에 대한 다른 옵션(option)은 미국 특허 제6,072,716호에서 Jacobson 등에 의해 교시되는 바와 같이 예컨대, 플라스틱 폴리머에 혼합된 카본 블랙 미립자(carbon black particulate)들 또는 그래파이트(graphite)를 포함하는 카본-폴리머 필름이다. 다른 예는 가역적 저항-스위칭 물질들로서 카본 나노튜브들을 사용하는 것이다.
다른 물질은 미국 특허 출원 제2003/0045054호에서 Campbell 등에 의해 그리고 미국 특허 출원 제2003/0047765호에서 Campbell에 의해 교시된다. 이 물질은 화학식 AXBY의 도핑된 칼코겐화물 글라스(chalcogenide glass)인 바, 여기서 A는 주기율표의 IIIA 족 (B, Al, Ga, In, Ti), IVA 족 (C, Si, Ge, Sn, Pb), VA 족 (N, P, As, Sb, Bi), 또는 VIIA 족 (F, CI, Br, I, At)으로부터의 적어도 하나의 원소를 포함하고, B는 S, Se 및 Te 그리고 이들의 혼합물(mixture)들 중에서 선택된다. 도펀트는 Ag, Au, Pt, Cu, Cd, Ir, Ru, Co, Cr, Mn 또는 Ni을 포함하는 귀금속들 및 전이 금속(transition metal)들 중에서 선택된다. 이 칼코겐화물 글라스(결정질 상태로 있지 않은 비정질 칼코겐화물)는 메모리 셀들에서, 이동하는 금속 이온들의 저장소(reservoir)에 인접하여 형성된다. 일부 다른 고체 전해질 물질이 칼코겐화물 글라스를 대체할 수 있다. 다른 가변적인 저항 물질은 비정질 카본, 그래파이트 및 카본 나노튜브들을 포함한다. 또한, 다른 물질들이 본 명세서에 기술된 기술과 함께 사용될 수 있다.
가역적 저항-스위칭 물질을 이용하여 메모리 셀을 제조하는 것에 관한 더 많은 정보는 발명의 명칭이 "Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same"인 미국 특허 출원 공개번호 제2009/0001343호에서 찾아 볼 수 있으며, 이 특허는 그 전체가 참조로서 본 명세서에 포함된다. 추가적인 정보는 또한, 발명의 명칭이 "Reverse Set With Current Limit for Non-Volatile Storage"인 2008년 12월 19일자로 출원된 미국 특허 출원 공개번호 제2009/0323391호에서 찾아 볼 수 있으며, 이 특허는 그 전체가 참조로서 본 명세서에 포함된다.
가역적 저항-스위칭 요소(162)는 전극들(172 및 174)을 포함한다. 전극(172)은 가역적 저항-스위칭 물질(170)과 전도체(168) 사이에 위치된다. 일 실시예에서, 전극(172)은 플래티늄(platinum)으로 이루어진다. 전극(174)은 가역적 저항-스위칭 물질(170)과 스티어링 요소(164) 사이에 위치된다. 일 실시예에서, 전극(174)은 플래티늄 나이트라이드로 이루어지고, 베리어 층으로서 역할한다. 다른 실시예에서, 전극(174)은 n+ 도핑된 폴리실리콘이고, 저항 스위칭 물질(170)은 하프늄 산화물이며 그리고 전극(172)은 티타늄 나이트라이드이다.
스티어링 요소(164)는 다이오드, 또는 가역적 저항-스위칭 요소(162) 양단의 전압 및/또는 상기 요소를 통해 흐르는 전류를 선택적으로 제한함으로써 비-옴성(non-ohmic) 전도를 보여주는 다른 적절한 스티어링 요소일 수 있다. 이 방식으로, 상기 메모리 셀(150)은 2 차원 또는 3 차원 메모리 어레이의 부분으로 사용될 수 있고 데이터는 상기 어레이 내의 다른 메모리 셀들의 상태에 영향을 끼침이 없이 상기 메모리 셀(150)에 기입 및/또는 상기 메모리 셀로부터 판독될 수 있다. 스티어링 요소(164)는 다이오드의 p-영역 위에 n-영역을 포함하여 위쪽으로 향해 있든(point) 또는 상기 다이오드의 n-영역 위에 p-영역을 포함하여 아래쪽으로 향해 있든, 수직 폴리결정질의 p-n 또는 p-i-n 다이오드와 같은 어떤 적절한 다이오드를 포함할 수 있다.
일부 실시예들에서, 스티어링 요소(164)는 폴리실리콘과 같은 폴리결정질 반도체 물질, 폴리결정질 실리콘-게르마늄 합금, 폴리게르마늄 또는 다른 어떤 적절한 물질로 형성된 다이오드일 수 있다. 예를 들어, 스티어링 요소(164)는 중 도핑된(heavily doped) n+ 폴리실리콘 영역(182), 상기 n+ 폴리실리콘 영역(182) 위의 경 도핑된(lightly doped) 또는 진성(intrinsic)(의도치 않게 도핑된) 폴리실리콘 영역(180) 및 상기 진성 영역(180) 위의 중 도핑된 p+ 폴리실리콘 영역(186)을 포함하는 다이오드일 수 있다. 일부 실시예들에서, 예컨대, 본 명세서에 그 전체가 참조로서 포함된 2005년 12월 9일자로 출원되고 발명의 명칭이 "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING"인 미국 특허 출원 공개번호 제2006/0087005호에 기술된 바와 같이, 얇은 (예컨대, 수 백 옹스트롬 이하의) 게르마늄 및/또는 실리콘-게르마늄 합금 층(미도시) - 상기 층은 실리콘-게르마늄 합금 층을 이용할 때 10% 이상의 게르마늄을 포함한다 - 이 n+ 폴리실리콘 영역(182)로부터 진성 영역(180)으로의 도펀트 마이그레이션(migration)을 방지 및/또는 감소시키도록 n+ 폴리실리콘 영역(182) 상에 형성될 수 있다. n+ 및 p+ 영역들의 위치들이 뒤바뀔 수 있음이 이해될 것이다. 스티어링 요소(164)가 증착된 (예컨대, 비정질 또는 폴리결정질) 실리콘으로부터 제조될 때, 일 실시예는 상기 증착된 실리콘을 저 저항 상태에 두도록 다이오드 상에 형성된 실리사이드층을 포함할 수 있다.
본 명세서에 그 전체가 참조로서 포함된 발명의 명칭이 "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"인 미국 특허 제7,176,064호에 기술된 바와 같이, 티타늄 및/또는 코발트와 같은 실리사이드를 형성하는 물질들이 어닐링 동안 실리사이드층을 형성하도록 증착된 실리콘과 반응한다. 티타늄 실리사이드 및 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격과 비슷하고, 증착된 실리콘이 결정화됨에 따라 이러한 실리사이드층들이 인접하게 증착된 실리콘을 위한 "결정화 템플릿(crystallization template)들" 또는 "시드(seed)들"로서 역할할 수 있음이 분명하다 (예컨대, 실리사이드층은 어닐링 동안 실리콘 다이오드의 결정질 구조를 강화시킨다). 이로 인해, 낮은 저항의 실리콘이 제공된다. 유사한 결과들이 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대하여 달성될 수 있다.
전도체들(166 및 168)은 텅스텐, 어떤 적절한 금속, 중 도핑된 반도체 물질, 전도성 실리사이드, 전도성 실리사이드-게르마늄화물(silicide-germanide), 전도성 게르마늄화물 또는 기타 등등과 같은 어떤 적절한 전도성 물질을 포함한다. 도 2의 실시예에서, 전도체들(166 및 168)은 레일-모양이고 서로 다른 방향들 (예컨대, 서로에 실질적으로 직각인 방향)으로 신장된다. 다른 전도체 모양들 및/또는 구성들이 사용될 수 있다. 일부 실시예들에서, 베리어층들, 접착층들, 비반사 코팅들(antireflection coating) 및/또는 기타 등등(미도시)이 디바이스 성능을 향상시키고 그리고/또는 디바이스 제조를 돕도록 전도체들(166 및 168)과 함께 사용될 수 있다. 일 실시예에서, 전도체들(166 및 168)은 비트 라인들 또는 워드 라인들일 수 있다.
비록 가역적 저항-스위칭 요소(162)가 도 2에서 스티어링 요소(164) 위에 위치되는 것으로 도시되지만, 대안적인 실시예들에서 가역적 저항-스위칭 요소(162)가 스티어링 요소(164) 아래에 위치될 수 있음이 이해될 것이다.
도 2는 메모리 셀의 일 예를 도시하지만, 일 특별한 타입 또는 구조의 메모리 셀이 본 명세서에 개시된 기술에 요구되지 않는다. 많은 다른 타입의 메모리 셀들이 사용될 수 있다.
도 3은 금속 산화물 가역적 저항-스위칭 요소의 일 예시적 실시예에 대한 전압 대 전류의 그래프이다. 라인(250)이 고-저항 상태에 있을 때의 가역적 저항-스위칭 요소의 I-V 특성들을 나타낸다. 라인(252)이 저-저항 상태에 있을 때의 가역적 저항-스위칭 요소의 I-V 특성들을 나타낸다. 가역적 저항-스위칭 요소가 어느 상태에 있는지 결정하기 위해, 전압이 인가되고 결과적인 전류가 측정된다. 더 높게 측정된 전류(라인(252) 참조)가 가역적 저항-스위칭 요소가 저-저항 상태에 있음을 나타낸다. 더 낮게 측정된 전류(라인(250) 참조)가 가역적 저항-스위칭 요소가 고-저항 상태에 있음을 나타낸다. 서로 다른 I-V 특성들을 가진 가역적 저항-스위칭 요소의 다른 변경들이 또한 본 명세서의 기술과 함께 사용될 수 있음을 주목하자.
고-저항 상태(라인(250) 참조)에 있는 동안, 전압 Vset 및 충분한 전류가 메모리 셀에 인가되면, 가역적 저항-스위칭 요소는 저-저항 상태로 SET될 것이다. 라인(254)는 VSET이 인가될 때의 거동을 도시한다. 전압은 어느 정도 일정하게 유지될 것이며 전류는 Iset_한계(limit)를 향해 증가할 것이다. 어떤 지점에서, 가역적 저항-스위칭 요소는 SET될 것이며 디바이스 거동은 라인(252)에 기반하게될 것이다. 가역적 저항-스위칭 요소의 처음 번의 SET은 Vf(형성 전압(forming voltage))가 디바이스를 SET하도록 필요로 된다. 그 이후에, VSET이 사용될 수 있다. 형성 전압 Vf는 VSET보다 클 수 있다.
저-저항 상태(라인(252) 참조)에 있는 동안, 전압 VRESET 및 충분한 전류(Ireset)가 메모리 셀에 인가되면, 가역적 저항-스위칭 요소는 고-저항 상태로 RESET될 것이다. 라인(256)은 VRESET이 인가될 때의 거동을 도시한다. 어떤 지점에서, 가역적 저항-스위칭 요소는 RESET될 것이며 디바이스 거동은 라인(250)에 기반하게될 것이다.
일 실시예에서, Vset은 약 5 볼트이고, Vreset은 약 3 볼트이며, Iset_한계는 약 5 uA이고 Ireset 전류는 30 uA만큼 높을 수 있다. 일부 실시예들에서, Vset은 Vreset보다 낮을 수 있고, 형성 동작은 필요로 되지 않으며 그리고/또는 SET 또는 RESET하도록 필요로 되는 시간이 서로 다를 수 있다.
가역적 저항-스위칭 물질의 저항을 SET 및 RESET하도록 하는 프로그래밍 동작들은 이 기술 분야에 알려져 있다. 가역적 저항-스위칭 물질의 저항을 SET 및 RESET하도록 하는 여러 가지 많은 회로들의 구현들이 알려져 있고 본 명세서에 설명된 기술과 함께 사용될 수 있다. SET 및 RESET의 예들은 본 명세서에 그 전체가 참조로서 포함된 발명의 명칭이 "Reverse Set With Current Limit for Non-Volatile Storage"인 2008년 12월 19일자로 출원된 미국 특허 출원 제2009/0323391호; 본 명세서에 그 전체가 참조로서 포함된 미국 특허 출원 제2007/0072360호; 및 본 명세서에 그 전체가 참조로서 포함된 미국 특허 출원 제2007/0008785호에서 찾아 볼 수 있다.
일부 실시예들에서, 메모리 셀을 통한 전류를 제공, 제어 및/또는 제한하는 회로들이 상기 메모리 셀로부터 멀리 떨어져 있을 수 있다. 제어 회로망이 기판 표면 상에 있고 상기 메모리 셀들이 (상술된 바와 같은) 3 차원 메모리 어레이의 상부 층들 상에 있는 모놀리식 3 차원 메모리 어레이의 경우 이 거리는 더 큰 문제가 될 수 있다. 이 거리 때문에, 전도성 경로들이 상당히 길어질 수 있는 바, 결과적으로 라인들에 대한 커패시턴스들이 상대적으로 커진다. 일부 경우들에서, 메모리 셀이 SET된 이후에, 라인들 상의 용량성 충전이 메모리 셀을 통해 후속적으로 소산될 것이며, 이는 추가적인 전류가 가역적 저항-스위칭 요소를 통과하게끔 할 수 있다. 이 추가적인 전류는 가역적 저항-스위칭 요소로 하여금 낮은 저항값으로 SET 하게끔 하는 바, 이 저항값은 너무 낮아서 상기 요소를 RESET하기 어렵거나 또는 불가능하게끔 할 수 있다. 제시되는 일 해법은 SET 동작 동안 비트 라인 및 데이터 버스를 방전시켜서 SET이 달성된 이후에 어떤 원하지 않는 전류도 상기 메모리 셀을 통해 후속적으로 구동되지 않게 되는 것이다. 이 실시예에서, 다이오드는 SET 동작 동안 순방향 바이어스될 것이고 Vset은 펄스(또는 다른 형태)로 상기 메모리 셀에 인가될 것이다. Vset 펄스는 가역적 저항-스위칭 요소를 SET하도록 필요로 되는 시간 보다 짧아서 비트 라인 및 데이터 버스로부터의 충전이 Vset 펄스에 의해 제공되지 않는 추가의 충전을 제공하도록 필요로될 수 있다. 예를 들어, 전압 펄스가 메모리 셀에 연결된 비트 라인을 충전하는 데 사용될 것이다. 기생 커패시턴스로 인해, 비트 라인은 충전을 유지(hold)하고 있을 것이다. 충전된 이후에, 비트 라인은 상기 비트 라인이 플로팅(floating)되도록 전압 소스로부터 단절(cut off)될 것이다. 그 다음, 상기 비트 라인 상의 충전은 메모리 셀을 통해 워드 라인들로 소산될 것이며, 상기 메모리 셀로하여금 SET하게끔 할 것이다. 이 용량성 방전의 일 예는 발명의 명칭이 "Capacitive Discharge Method For Writing To Non-Volatile Memory"인 2008년 12월 19일자로 출원된 미국 특허 출원 제2009/0323393호에서 찾아 볼 수 있으며, 이 특허는 그 전체가 참조로서 본 명세서에 포함된다.
일부 구현들에서, SET 동작 다음에는 상기 SET 동작이 성공적인지 알아보는 검증 동작이 행해질 수 있다. 성공적이지 않으면, 상기 SET 동작은 재시도될 것이다. 일 예시적 구현에서, 상기 검증 동작은 판독 동작이다. 그러므로, 시스템 제어 로직(130)은 처음에 하나 이상의 메모리 셀들로 하여금 프로그래밍(SET 또는 RESET)되게 할 것이고 그 다음, 프로그래밍된 메모리 셀들의 모두를 판독할 것이다. 데이터 판독이 프로그래밍된 데이터와 매치하면, 프로세스는 완료된다. 일부 데이터 판독이 (필시 프로그래밍이 성공적이지 않기 때문에) 프로그래밍된 데이터와 매치되지 않으면, 프로그래밍은 반복된다.
메모리 어레이(102)는 많은 메모리 셀들을 포함할 것이다. 도 4a는 제2 메모리 레벨(220) 아래에 위치된 제1 메모리 레벨(218)을 포함하는 모놀리식 3 차원 어레이(102)의 부분의 간략화된 투시도이다. 도 4a의 실시예에서, 각 메모리 레벨(218 및 220)은 어레이의 교차 지점(cross-point array)에 복수의 메모리 셀들(200)을 포함한다. 추가적인 층들(예컨대, 레벨간 유전체)이 제1 및 제2 메모리 레벨들(218 및 220) 사이에 존재할 수 있지만 간략성을 위해 도 4a에 도시되지 않음이 이해될 것이다. 추가적인 메모리 레벨들이 사용될 수 있는 것과 같이 다른 메모리 어레이 구조들이 사용될 수 있다. 도 4a의 실시예에서, 모든 다이오드들은 상기 다이오드의 하단에 p-도핑된 영역을 가진 p-i-n 다이오드들이 이용되는지 또는 상기 다이오드의 상단에 p-도핑된 영역을 가진 p-i-n 다이오드들이 이용되는지에 따라 위쪽으로 또는 아래쪽으로와 같이 다이오드 제조를 단순화하여 동일한 방향으로 향할 수 있다. 메모리 셀들(200)은 메모리 셀(150)과 동일하거나 또는 다를 수 있다.
도 4b는 제2 메모리 레벨(221) 아래에 위치된 제1 메모리 레벨(219)을 포함하는 모놀리식 3-차원 어레이(102)의 제2 실시예의 부분의 간략화된 투시도이다. 도 4b의 메모리 어레이는 복수의 메모리 셀들(200)을 포함한다. 제1 메모리 레벨(219)에 관하여, 메모리 셀들(200)은 비트 라인들(207)의 세트와 워드 라인들(209)의 세트 사이에 있고 이들에 연결된다. 제2 메모리 레벨(221)에 관하여, 메모리 셀들(200)은 비트 라인들(210)의 세트와 워드 라인들(209)의 세트 사이에 있고 이들에 연결된다. 제1 메모리 레벨의 상부 전도체들은 도 4b에 도시된 바와 같이, 상기 제1 메모리 레벨 위에 위치된 제2 메모리 레벨의 하부 전도체들로서 사용될 수 있다. 추가적인 정보는 그 전체가 본 명세서에 참조로서 포함된 발명의 명칭이 "High-Density Three-Dimensional Memory Cell"인 미국 특허 제6,952,030호에 기술된다.
도 4b의 실시예에서, 그 전체가 본 명세서에 참조로서 포함된 2007년 3월 27일자로 출원되고 발명의 명칭이 "Method to Form Upward Pointing P-I-N Diodes Having Large And Uniform Current"인 미국 특허 출원 공개번호 제20070190722호에 기술되는 바와 같이, 인접한 메모리 레벨들 상의 다이오드들(또는 다른 스티어링 디바이스들)은 바람직하게는 반대 방향들로 향해 있다. 예를 들어, 제1 메모리 레벨(219)의 다이오드들은 화살표 A1에 의해 나타내진 바와 같이 (예컨대, 상기 다이오드들의 하단에 p 영역들을 가진) 위쪽으로 향해 있는 다이오드들일 수 있고, 제2 메모리 레벨(221)의 다이오드들은 화살표 A2에 의해 나타내진 바와 같이 (예컨대, 다이오드들의 하단에 n 영역들을 가진) 아래쪽으로 향해 있는 다이오드들일 수 있거나 또는 반대의 경우도 마찬가지이다.
모놀리식 3-차원 메모리 어레이의 일 실시예에서, 비트 라인들은 제1 방향으로 배치되고 워드 라인들은 상기 비트 라인들에 직각인 제2 방향으로 배치된다. 메모리 셀들의 추가적인 층들을 가진 모놀리식 3-차원 메모리 어레이에서, 비트 라인들 및 워드 라인들의 추가적인 층들이 존재할 수 있다. 보조 회로망(예컨대, 열 제어 회로망(110), 행 제어 회로망(120) 및 시스템 제어 로직(130))은 상기 보조 회로망의 전체 또는 부분 위에 제조된 메모리 셀 어레이를 가진 기판의 표면 상에 배치된다. 예를 들어, 도 5a는 기판(280) 위에 위치된 메모리 어레이(102)의 정면도를 도시한다. 보조 회로망(282)은 기판(280)의 표면 상에 위치된다. 메모리 어레이(102)는 보조 회로망(282) 위에 위치된다. 보조 회로망(282)의 일부는 메모리 어레이(102) 아래에 있다. 보조 회로망(282)의 일부는 메모리 어레이(102)의 외부에 있다. "메모리 어레이(102)의 외부"는 메모리 어레이가 상기 메모리 어레이의 외부에 있는 회로망 위에 위치되지 않음을 의미한다.
집적 회로의 다양한 층들을 도시하는 도 5b는 기판 위에 위치된 메모리 어레이를 도시한다. 상기 메모리 어레이는 비트 라인 층들 BL0, BL1 및 BL2, 및 워드 라인 층들 WL0 및 WL1을 포함한다. 다른 실시예들에서, 추가적인 비트 라인 및 워드 라인 층들이 또한 구현될 수 있다. 또한, 반도체 메모리 시스템을 구현하는 집적 회로가 보조 회로망의 다른 컴포넌트들 사이에 그리고 상기 보조 회로망과 비트 라인들 및 워드 라인들 사이에 신호들을 라우팅하기 위해 사용되는 복수의 금속층들을 포함한다. 이 금속층들은 기판의 표면 상에 그리고 상기 메모리 어레이 아래에 구현되는 보조 회로망 위에 배치된다. 도 5b는 라우팅을 위해 사용되는 두 개의 금속층들 R1 및 R2를 도시한다; 그러나, 다른 구현들이 두 개보다 많은 또는 적은 금속층들을 포함할 수 있다. 일 예에서, 이 금속층들 R1 및 R2는 상대적으로 높은 저항 및 높은 캐패시턴스 모두를 가진 텅스텐(약 1.5 ohm/square)으로 형성된다.
상기 메모리 시스템의 서로 다른 컴포넌트들 사이에 신호들을 라우팅하기 위해 사용되는 하나 이상의 금속층들이 메모리 어레이 위에 위치될 수 있다. 도 5b는 상기 메모리 어레이 위의 탑 메탈(Top Metal)층으로 라벨링된 이러한 일 금속층을 도시한다. 일 예에서, 탑 메탈층은 층들 R1 및 R2보다 작은 저항 및 캐패시턴스를 가진 알루미늄 또는 구리(약 0.05 ohm/square)로 형성된다. 금속층들 R1 및 R2는 이 R1 및 R2를 위해 사용되는 금속이 상기 R1 및 R2의 상단 상에 메모리 어레이를 제조하기 위한 공정 단계들을 견뎌낼 필요가 있기 때문에 탑 메탈을 위해 사용되는 물질들과 동일한 물질을 사용하여 구현되지 않는다.
비아(via)들이 인접한 금속층들 사이의 연결들을 만들도록 추가될 수 있다. 지아(zia)들이 인접하지 않은 층들 사이의 연결들을 만들도록 추가될 수 있다. 지아는 멀티-층 비아이고 2 보다 많은 층들을 연결할 수 있다(이 경우 지아가 계단(staircase)처럼 보인다).
메모리 어레이(102)는 도 6에 도시된 바와 같이, 스트라이프들로 세분화된다. 각각의 스트라이프는 블록들로 분할되고 블록들은 베이들로 그룹화된다. 일 실시예에서, 각각의 블록은 두 개의 스트라이프들을 포함한다. 다른 실시예들에서, 일 베이는 일 스트라이프 또는 일 스트라이프의 부분에 구현될 수 있다. 일부 구현들에서, 베이는 둘 이상의 스트라이프들의 전부 또는 부분들에 걸쳐 구현될 수 있다. 각각의 베이는 복수의 블록들을 포함한다. 베이 내의 블록들의 수는 다양할 수 있다.
도 7은 두 개의 스트라이프들(스트라이프 0 및 스트라이프 1)의 일 예시적 구현을 도시하는 바, 여기서 각각의 베이(베이 0, 베이 1, ..., 베이 N)는 두 개의 이웃한 스트라이프들의 부분에 걸쳐 구현된다. 예를 들어, 베이 0은 부분적으로는 스트라이프 0에 그리고 부분적으로는 스트라이프 1에 존재한다. 그러므로, 도 7의 예에서, 베이는 두 개의 스트라이프들 내에 메모리 셀들을 포함한다. 스트라이프 내의 베이의 수는 다양할 수 있다. 도 7은 스트라이프의 반대 측들(예컨대, 상단 및 하단) 상의 열 제어 회로망(110) 및 스트라이프의 다른 반대 측들(예컨대, 좌측 및 우측) 상의 행 제어 회로망을 도시한다.
도 8은 두 개의 스트라이프들(예컨대, 스트라이프 0 및 스트라이프 1)에 걸쳐 구현되는 일 예시적 베이(예컨대, 베이 0)의 더욱 세부적인 사항들을 제공한다. 일 실시예에서, 베이는 스트라이프 0에 블록 0, 블록 1, ..., 블록 31을 그리고 스트라이프 1에 블록 32, 블록 33, ..., 블록 63을 포함하여 64개의 블록들을 가진다. 그러나, 다른 실시예들은 다른 수의 블록들을 구현할 수 있다.
블록은 디코더들, 드라이버들, 감지 증폭기들 및 입력/출력 회로들에 의해 일반적으로 끊어지지 않는(unbroken) 인접한 워드 라인들 및 비트 라인들을 가진 메모리 셀들의 인접한 그룹이다. 이는 어떤 다양한 이유들로 행해진다. 예를 들어, 워드 라인들 및 비트 라인들 아래로 횡단하는 (이러한 라인들의 저항 및 캐패시턴스로부터 생겨나는) 신호 지연들(즉, RC 지연들)이 거대한 어레이에서 매우 클 수 있다. 이 RC 지연들은 각각의 워드 라인 및/또는 각각의 비트 라인의 길이가 감소되도록 거대한 어레이를 더 작은 서브-어레이들의 그룹으로 세분화함으로써 감소될 수 있다. 다른 예로서, 메모리 셀들의 그룹에 액세스하는 것과 관련된 파워가 소정의 메모리 사이클 동안 동시에 액세스될 수 있는 메모리 셀들의 수의 상한을 좌우할 수 있다. 따라서, 거대한 메모리 어레이는 동시에 액세스되는 메모리 셀들의 수를 감소시키도록 더 작은 서브-어레이들로 자주 세분화된다. 집적회로는 하나 이상의 메모리 어레이를 포함할 수 있다.
도 8은 블록 0의 비트 라인들의 서브세트를 도시한다. 기판은 메모리 어레이보다 넓다; 그러므로, 열 제어 회로망(110)의 부분들은 지아들 및 비아들을 이용하여 R1, R2, 탑 메탈 및 비트 라인들로의 연결들을 용이하게 하도록 메모리 어레이 아래로부터 돌출될 수 있고, 열 제어 회로망(110)의 다른 부분들은 상기 메모리 어레이 아래에 위치될 수 있다. (디코더들 및 감지 증폭기들을 포함하는) 열 제어 회로망(110)은 회로들의 두 개의 세트들로 분할되고 회로들의 각 세트는 집적 회로의 반대 측들(예컨대, A 측 및 B 측) 상에 위치되어서, 열 제어 회로망(110)의 회로들의 일 세트는 메모리 어레이의 제1 측(A 측)으로부터 돌출되고 열 제어 회로망(110)의 회로들의 제2 세트는 메모리 어레이의 반대 측(B 측)으로부터 돌출된다. 블록에 대한 비트 라인들의 절반은 A 측 상의 열 제어 회로망(110)의 회로들의 일 세트에 연결되고, 블록에 대한 비트 라인들의 다른 절반은 B 측 상의 열 제어 회로망(110)의 회로들의 제2 세트에 연결된다. 일 실시예에서, 비트 라인들의 이 두 세트들은 다른 모든 비트 라인이 A측 상의 열 제어 회로망(110)에 연결되고 중재 비트 라인들이 B 측 상의 열 제어 회로망(110)에 연결되도록 삽입된다. 두 개의 이웃한 비트 라인들이 A 측으로부터 선택(pick)되고 다음 2 개는 B 측으로부터 선택되는 경우들이 존재할 수 있다. 이는 프로세스에 좌우된다. 베이 내의 다른 블록들이 유사하게 배치된다(예컨대, B 및 C 측들, 등). 일 실시예에서, 비트 라인들은 상부 및 하부 블록들 사이에서 공유된다. 예를 들어, 스트라이프 1의 블록 32 내의 짝수 비트 라인들은 스트라이프 0의 블록 0 내의 짝수 비트 라인들과 공유된다. 마찬가지로, 스트라이프 1의 블록 32 내의 홀수 비트 라인들은 스트라이프 0의 블록 0 내의 홀수 비트 라인들과 공유된다. 이 방식으로, 열 제어 회로망(110)은 상부 또는 하단 블록들에 대한 비트 라인들을 디코딩 및 구동할 수 있다.
실시예들의 일 세트에서, 워드 라인들(도 8에 미도시)이 두 개의 인접한 블록들에 의해 공유될 것이다. 예를 들어, 블록 1에 연결된 워드 라인들의 절반은 또한, 블록 0에 연결될 것이고 블록 1에 연결된 워드 라인들의 다른 절반은 또한, 블록 2에 연결될 것이다. 일 예시적 구현에서, 블록 1에 연결된 다른 모든 워드 라인은 또한 블록 0에 연결될 것이고, 중재 워드 라인들은 또한, 블록 2에 연결된다. 워드 라인들이 두 개의 인접한 블록들에 의해 공유되는 실시예들의 경우, 워드 라인 드라이버들은 기판 상에 그리고 두 개의 인접한 블록들 사이에 위치될 것이다. 예를 들어, 블록 0 및 블록 1에 연결된 워드 라인은 블록 0 및 블록 1 사이에 위치된 워드 라인 드라이버에 의해 구동될 것이다. 이 방식으로, 워드 라인 드라이버는 상기 드라이버가 구동하는 메모리 셀들의 중간에 존재한다. 이러한 구조는 워드 라인 드라이버에 의해 구동되는 신호들에 의해 경험되는 저항을 줄이고 드라이버의 양 측들 상에 위치된 복수의 메모리 셀들을 동시에 프로그래밍 할 때 워드 라인에 따른 IR 드롭을 줄인다.
일 실시예에서, 예컨대, 기판의 표면 상에서 블록들 아래에 위치된 각 블록에 대한 두 개의 감지 증폭기들이 존재한다. 상기 두 개의 감지 증폭기들 중 하나는 A 측 상의 열 제어 회로망(110)에 연결되는 비트 라인들을 위한 것이고 다른 감지 증폭기는 B 측 상의 열 제어 회로망(110)에 연결되는 비트 라인들을 위한 것이다. 베이에 64개의 블록들을 포함하는 일 실시예에서, A 측에 대하여 32개 B 측에 대하여 32개를 포함하여 베이를 위한 64개의 감지 증폭기들이 존재한다. 일 실시예에서, 베이의 일 특성(property)은 상기 베이 내의 블록들 모두가 동일한 64개의 감지 증폭기들을 공유한다는 것이다. 이는 베이 내의 64개의 메모리 셀들이 프로그래밍 또는 판독을 위해 동시에 선택될 수 있음을 의미한다. 따라서, 상기 메모리 시스템은 64개의 메모리 셀들을 선택하기 위한 회로들 및 64개의 선택된 메모리 셀들과 감지 증폭기들 사이의 신호들을 라우팅하기 위한 라인들을 포함한다. 일부 실시예들에서, 어떤 소정의 시간에 사용되는 파워를 제한하기 위해 64개보다 적은 메모리 셀들이 동시적으로 프로그래밍하기 위해 선택된다.
이전의 시스템들에서, 64개(또는 그 미만)의 선택된 메모리 셀들과 감지 증폭기들 사이의 신호들을 라우팅하기 위한 글로벌 라우팅 라인들이 상대적으로 큰 저항 및 캐패시턴스를 가진 금속층들 R1 또는 R2로 구현되었다. 전반적인 저항 및 캐패시턴스를 줄이기 위해, 일부 이전의 설계들이 선택된 메모리 셀들과 감지 증폭기들 사이의 신호들을 라우팅하기 위한 글로벌 라우팅 라인들의 절반을 R1(또는 R2)로 구현했고 선택된 메모리 셀들과 감지 증폭기들 사이의 신호들을 라우팅하기 위한 글로벌 라우팅 라인들의 다른 절반을 탑 메탈로 구현했다. 이러한 기법은 저항 및 커패시턴스를 감소시키지만, 이러한 감소는 고속 동작을 가능하게 하기에 충분하지 않다. 이전의 구현들에서, 글로벌 라우팅 라인들 중 각 라인은 모든 디코딩 트랜지스터의 드레인들을 터치(touch)하였는 바, 이러한 터치는 라인과 관련된 총 캐패시턴스를 증가시킨다.
선택된 메모리 셀들과 감지 증폭기들 사이의 데이터 라인들에서의 저항 및 캐패시턴스를 더 줄이기 위해, 구획적 데이터 라인 기법(sectional data line scheme)이 사용될 수 있다. 로컬 데이터 라인들이 각 구획에 제공되는 바, 여기서 구획은 1, 2, 4 또는 다른 수의 블록들을 포함할 수 있다. 선택 회로들이 적절한 비트 라인들에 상기 로컬 데이터 라인들을 연결하는 데 사용된다. 감지 증폭기의 출력들이 베이 내의 모든 블록들에 걸친 글로벌 데이터 라인들에 제공된다. 선택 회로들은 적절한 로컬 데이터 라인들에 글로벌 데이터 라인들을 연결하는 데 사용된다.
도 9는 열 제어 회로망(110)의 일 실시예에 대한 라우팅 신호들 및 선택 회로들의 부분을 도시하는 개략도이다. 세 개의 블록들: 블록 0, 블록 1 및 블록 31의 부분들이 도시된다. 각 블록에 대하여, 비트 라인들이 열들로 그룹화된다. 각 블록은 어레이의 일 측(예컨대, 도 8의 A 측) 상의 감지 증폭기들에 열의 비트 라인들을 전기적으로 연결하기 위한 64개의 열들의 선택 회로들(300) 및 어레이의 다른 측(예컨대, 도 8의 B 측) 상의 감지 증폭기들에 비트 라인들을 연결하기 위한 64개의 열들의 선택 회로들을 가진다. 도 9는 B 측에 연결하기 위한 64개의 열들의 선택 회로들(300)만을 도시한다. 그러므로, 각 블록은 매 블록에 대해, 64개의 열들 x 행 당 64개의 비트 라인들 x 2(상단 및 하단) = 8192개의 비트 라인들을 가진다. 일 실시예에서, 3 차원 메모리 어레이는 4개의 층들을 포함하고, 층 당 2048개의 비트 라인들을 가진다. 디코딩 회로들, 비트 라인들 및 층들의 다른 구성들이 역시 사용될 수 있다.
도 9의 실시예에서, 각 블록은 자신만의 로컬 데이터 라인들의 세트를 가진다. 예를 들어, 블록 0은 SELB0[63:0]을 포함하고, 블록 1은 SELB1[63:0]을 포함하며, ..., 블록 31은 SELB31[63:0]을 포함한다. 일 실시예에서, 로컬 데이터 라인들 SELB0[63:0], SELB1[63:0], ..., SELB31[63:0]은 자신의 각 블록 아래에 금속층 R1으로 구현되고, 각 블록의 폭으로만 이어진다(run). 특별한 열에 대한 선택 회로들(300)은 이와 동일한 열에 대한 64개의 비트 라인들을 64개의 각 로컬 데이터 라인들(SELB0[63:0], SELB1[63:0], ... 또는 SELB31[63:0])에 선택적으로 연결하는 데 사용된다. 도 9로부터 보여질 수 있는 바와 같이, 선택 회로들(300)의 각각은 열 디코더들(112)로부터의 선택 신호 CD 및 상기 열과 관련된 64개의 비트 라인들 중 하나로부터의 비트 라인 연결을 수신한다. 일 실시예에서, 각 열은 자신만의 선택 신호 CD를 가질 것이다. 열 디코더(112)로부터의 선택 입력에 근거하여, 선택 회로(300)는 로컬 데이터 라인들(예컨대, SELB0[63:0], SELB1[63:0], ..., SELB31[63:0]) 중 각 라인에 비트 라인을 연결 또는 연결해제할 것이다.
도 8을 다시 보면, 행 디코더들(112)은 일 열을 선택하고 그 선택된 열에 적절한 선택 신호 라인 CD 상의 선택 표시(selection indication)를 보내서 상기 선택된 열이 로컬 데이터 라인들(SELB0[63:0], SELB1[63:0], ..., 또는 SELB31[63:0])에 각 64개의 비트 라인들을 연결시킨다. 각 블록은 자신만의 32개의 2:1 멀티플렉서들(예컨대, MUX(301))의 세트를 가지고, 상기 멀티플렉서들은 상기 블록과 관련되며 기판 상의 상기 블록 아래에 위치된다. 64개의 로컬 데이터 라인들(SELB0[63:0], SELB1[63:0], ... 또는 SELB31[63:0])의 각 세트는 해당 각 블록에 대한 32개의 2:1 멀티플렉서들(MUX)의 각 세트에 연결된다. 예를 들어, 블록 0에서, 제1 멀티플렉서는 SELB0[0] 및 SELB0[32]를 수신하고, 제2 멀티플렉서는 SELB0[1] 및 SELBO[33]를 수신하며, ..., 제32 멀티플렉서는 SELB0[31] 및 SELB0[63]를 수신한다. 블록 내의 멀티플렉서들 각각은 열 디코더들(112)로부터 공통 선택 신호 및 동작 신호(enable signal)를 수신해서 64개 중 32개의 로컬 데이터 라인들이 선택된다. 일 실시예에서, 상기 멀티플렉서들은 비선택 비트 라인 전압 VUB으로 선택되지 않은 SELB를 바이어싱하는 능력을 포함한다.
32개의 선택된 로컬 데이터 라인들은 글로벌 데이터 라인들 GSELB[31:0]에 연결되어서 메모리 동작(예컨대, 판독, SET, RESET)이 상기 선택된 메모리 셀들 상에서 수행된다. 예를 들어, SELB0[0]가 GSELB[0]에 선택적으로 연결되고, SELB0[1]이 GSELB[1]에 선택적으로 연결되는 등 또는 SELB0[32]가 GSELB[0]에 선택적으로 연결되고, SELBO[33]가 GSELB[1]에 선택적으로 연결되는 등이 이루어진다. 글로벌 데이터 라인들 GSELB[31:0]은 탑 메탈로 구현되고, 글로벌 데이터 라인들 GSELB[31:0]과 멀티플렉서들(MUX) 사이의 연결들은 지아들(또는 비아들)을 이용하여 만들어진다. 글로벌 데이터 라인들 GSELB[31:0]은 전체 베이에 걸쳐 이어지고, 각각의 베이는 자신만의 글로벌 데이터 라인들의 세트를 가진다. 글로벌 데이터 라인들 간의 커플링(coupling)을 줄이기 위하여, 다양한 형태의 탑 메탈 격리가 사용될 수 있다.
글로벌 데이터 라인들 GSELB[31:0] 각각은 감지 증폭기들 중 하나에 연결된다. 예를 들어, 블록 0 밑에 위치된 감지 증폭기의 출력 Sense-Amp0이 GSELB[0]에 연결되고, 블록 1 밑에 위치된 감지 증폭기의 출력 Sense-Amp1이 GSELB[1]에 연결되며, ... 그리고 블록 31 밑에 위치된 감지 증폭기의 출력 Sense-Amp31이 GSELB[31]에 연결된다. 따라서, 특별한 감지 증폭기의 출력은 글로벌 데이터 라인에 연결되고 그 다음, 멀티플렉서에 의해 로컬 데이터 라인에 연결되며 그 다음, 선택 회로(300)에 의해 비트 라인에 연결된다. 글로벌 데이터 라인들이 탑 메탈로 구현되고 탑 메탈이 금속층들 R1 및 R2보다 현저히 낮은 저항을 가지기 때문에, 감지 증폭기들로부터 메모리 셀들로의 신호 경로가 더 낮은 저항을 가진다. "오프(off)"되고 디코딩 라인에 의해 터치되는 트랜지스터들의 수가 감소되기 때문에 캐퍼시턴스 또한 감소된다. 비트 라인 드라이버들의 총 기생 캐패시턴스(소스와 웰 간의 기생 캡)가 각 데이터-라인(SELB)에 대한 비트 라인 드라이버들의 수를 줄임으로써, 구획적 데이터-라인을 가짐으로써 감소된다.
상술된 바와 같이, 도 9는 블록들의 일 측(예컨대 B 측) 상의 감지 증폭기들로의 연결 경로들만을 도시한다. 따라서, 각 블록에 대한 로컬 데이터 라인들의 다른 세트, 각 베이에 대한 글로벌 데이터 라인들의 다른 세트 및 각 베이에 대한 감지 증폭기들의 다른 세트가 도 9에 대해 도시된 세트들에 더하여 존재한다. 그러므로, 선택된 블록은 128개의 로컬 데이터 라인들에 연결된 128개의 선택된 비트 라인들과 관련되고, 상기 블록에 대하여 64개의 멀티플렉서들은 64개의 글로벌 데이터 라인들에 연결될 64개의 로컬 데이터 라인들을 선택한다. 64개의 글로벌 데이터 라인들은 특별한 베이와 관련된 64개의 감지 증폭기들에 연결된다. 그러므로, 어떤 소정의 시간에 블록 내의 64개의 메모리 셀들은 동시에 프로그래밍될 수 있다. 일부 구현들에서, 파워를 감소시키기 위해 블록 내의 64개보다 적은 메모리 셀들이 동시에 프로그래밍될 것이다. 베이 내의 64개의 블록들, 128개의 로컬 데이터 라인들을 이용하는 열 내의 128개의 비트 라인들 및 64개의 글로벌 데이터 라인들의 선택은 실시예들의 일 세트의 경우이다. 다른 실시예들에서, 각 아이템의 다른 수가 사용될 수 있다.
도 10은 선택 회로들(300)의 일 실시예의 세부사항들을 도시하는 개략도이다. 상기 선택 회로(300)는 (도 9에서 SELB_[X]로 라벨링된) 로컬 데이터 라인들 중 하나 및 비트 라인들 중 하나에 연결된다. 비트 라인은 메모리 셀 MC의 일 단자에 연결된다. 워드 라인은 메모리 셀 MC의 다른 단자에 연결된다. 선택 회로(300)는 노드 C에서 SELB_[X]에 둘 모두가 연결된 p-채널 트랜지스터(340) 및 n-채널 트랜지스터(344)를 포함한다. 트랜지스터(340) 및 트랜지스터(344) 둘 모두는 또한, B 노드에서 n-채널 트랜지스터(342)에 연결된다. 각 비트 라인 BL[Y]은 또한, 노드 B에 연결된다. 트랜지스터(342)는 또한, VUB(예컨대, 0.5v) 즉, 비선택 비트 라인 전압에 연결된다. 트랜지스터(340)의 게이트는 선택 신호 XCSEL[Z]에 연결된다. 트랜지스터(344)의 게이트는 노드 A에서 선택 신호 CSEL[Z]에 연결된다. XCSEL[Z]는 CSEL[Z]의 반전된 버전임에 주목하자. 트랜지스터(342)의 게이트는 CELN[Z]에 연결된다. 신호들 CSEL[Z], XCSEL[Z], 및 CELN[Z]은 열 디코더(112)에 의해 제공된다. 다른 실시예들에서, 이 신호들은 시스템 제어 로직(130), 드라이버 회로망(114), 감지 증폭기들(118)과 같은 다른 회로들 또는 열 제어 회로들의 다른 부분들에 의해 제공될 수 있다. 신호 CELN[Z]는 독립적으로 제어되어서 트랜지스터(342)는 트랜지스터들(340 및 342)로부터 독립적으로 제어될 수 있다. 각 열은 자신만의 독립적인 CELN[Z]을 가져서 그 열 내의 모든 비트 라인들은 동일한 CELN[Z]을 가질 것이다. 도 10의 CELN[Z]는 도 9의 CD와 유사하다.
각 열이 선택될 때, XCSEL[Z]는 0이고 CSEL[Z]는 1이다; 그러므로, 트랜지스터들(340 및 344)은 온된다. 이 조건은 로컬 데이터 라인 SELB[X]과 비트 라인 BL[Y]을 연결한다.
각각의 열이 선택되지 않을 때, XCSEL[Z]는 0이고 CSEL[Z]는 1이다; 그러므로, 트랜지스터들(340 및 344)은 오프된다. 이 조건은 로컬 데이터 라인 SELB[X]으로부터 비트 라인 BL[Y]을 연결해제한다. 트랜지스터들(340 및 344)이 오프되고 CELN[Z]이 1일 때, 트랜지스터(342)는 온되고 비트 라인 BL[Y]는 n-채널 트랜지스터(342)를 통해 비선택 비트 라인 전압 VUB을 수신한다. 트랜지스터들(340 및 344)이 오프되고 CELN[Z]이 0일 때, 트랜지스터(342)는 오프되고 비트 라인 BL[Y]는 플로팅된다. 이 조건은 본 명세서에 기술된 커패시턴스 방전 프로그래밍 방법의 일부 실시예들에 유용하다.
도 11은 도 9에 도시된 2:1 멀티플렉서(MUX(301))에 대한 개략적인 회로이다. 각 글로벌 데이터 라인 GSELB[i]은 트랜지스터들(360, 362, 380 및 382)에 연결된다. 또한, 트랜지스터들(360 및 362)은 두 개의 로컬 데이터 라인들 중 제1 라인 SELB[i]에 연결된다. 따라서, 트랜지스터들(360 및 362)은 상기 트랜지스터들이 온될 때, 글로벌 데이터 라인 GSELB[i]과 로컬 데이터 라인 SELB[i] 사이의 경로를 제공한다. GSELB[i]에 연결됨에 더하여, 또한 트랜지스터들(380 및 382)은 제2 로컬 데이터 라인 SELB[i+32]에 연결된다. 따라서, 트랜지스터들(380 및 382)은 상기 트랜지스터들이 온될 때 글로벌 데이터 라인 GSELB[i]과 제2 로컬 데이터 라인 SELB[i+32] 사이의 경로를 제공한다.
트랜지스터(360)의 게이트는 NAND 게이트(364)의 출력에 연결된다. 트랜지스터(362)의 게이트는 인버터(366)의 출력에 연결된다. 인버터(366)의 입력은 NAND 게이트(364)의 출력에 연결된다. NAND 게이트(364)의 출력은 또한, 트랜지스터(368)의 게이트에 연결된다. 트랜지스터(368)는 SELB[i]와 트랜지스터(370) 사이에 연결된다. 트랜지스터(370)는 트랜지스터(368)와 전압 VUB 사이에 연결된다. 트랜지스터(370)의 게이트는 시스템 제어 로직(130)으로부터 신호 DSG_MODE를 수신한다. 신호 DSG_MODE는 본 명세서에서 기술된 캐패시턴스 방전 프로그래밍 방법을 이용하는 프로그래밍 동작의 가능한 실시예들 중 하나를 수행할 때 1로 설정된다. 신호 DSG_MODE를 1로 설정함으로써, 트랜지스터(370)는 선택되지 않은 로컬 데이터 라인이 VUB에 연결되는 것을 방지하고, 대신에 선택되지 않은 로컬 데이터 라인이 플로팅되게 할 것이다.
NAND 게이트(384)의 출력은 트랜지스터(380)의 게이트, 인버터(386)의 입력 및 트랜지스터(388)의 게이트에 연결된다. 인버터(386)의 출력은 트랜지스터(382)의 게이트에 연결된다. 트랜지스터(388)는 로컬 데이터 라인 SELB[i+32]과 트랜지스터(390) 사이에 연결된다. 트랜지스터(390)는 트랜지스터(388)와 전압 VUB 사이에 연결된다. 트랜지스터(390)의 게이트는 시스템 제어 로직(130)으로부터 신호 DSG_MODE를 수신한다. DSG_MODE가 0으로 설정되고 SELB[i]가 선택될 때, SELB[i+32]는 (일부 실시예들에서) p-채널 트랜지스터(390)를 통해 VUB를 수신한다. DSG_MODE가 0으로 설정되고 SELB[i+32]가 선택될 때, SELB[i]는 (일부 실시예들에서) p-채널 트랜지스터(370)를 통해 VUB를 수신한다. 신호 DSG_MODE는 상술된 용량성 방전 방법과 함께 사용하기 위해 설계된다. DSG_MODE가 1로 설정될 때, SELB[i]는 데이터 패턴에 따라 충전될 수 있다. 신호 MUX_EN[S]는 동작불가능하게 되고 신호들 SELB[i] 및 BL[i]는 플로팅된다. 선택된 워드 라인은 로우 레벨(low)이 되고 선택된 메모리 셀들이 프로그래밍된다.
NAND 게이트(364)는 시스템 제어 로직(130)으로부터 두 개의 입력들: 멀티플렉서 선택 S 및 MUX_EN[S]을 수신한다. NAND 게이트(384)는 시스템 제어 로직(130)으로부터 두 개의 입력들: (인버터(392)를 통해) 반전된 버전의 멀티플렉서 선택 신호 S 및 MUX_EN[S]을 수신한다. 상기 신호 MUX_EN[S]는 메모리 동작 동안 정상적으로는 1로 설정되지만, 멀티플렉서를 동작 불가능하게 하도록 0으로 설정될 수 있다. MUX_EN[S]는 전체 32개보다 적은 글로벌 데이터 라인들이 동시적으로 프로그래밍하기 위해 사용될 때 멀티플렉서를 동작 불가능하게 하는 데 사용될 수 있다. 일부 실시예에서, 각각이 멀티플렉서들의 절반에 연결된 두 개의 다른 MUX_EN[S] 신호들은 로컬 SELB[i] 버스의 절반에 GSELB 버스의 절반을 선택적으로 연결하는 데 사용된다. 이 경우, 16개의 비트 라인들이 동시적으로 프로그래밍하기 위해 선택될 수 있다.
도 8 내지 11의 회로들은 상술된 용량성 방전 프로그래밍의 방법을 구현하는 데 사용될 수 있다. 도 10의 회로는 로컬 데이터 라인들 SELB[63:0]에 비트 라인들의 열을 연결하는 데 사용될 것이며, 도 11의 회로는 글로벌 데이터 라인들 GSELB[32:0]에 로컬 데이터 라인들 SELB[63:0]의 절반을 연결하는 데 사용된다. 일단 두 연결들이 이루어지면, B 측에 대한 32개의 감지 증폭기들은 각 측에 대한 글로벌 데이터 라인들, 로컬 데이터 라인 및 비트 라인들을 통해 32개의 메모리 셀들과 통신한다. SET 동작 동안, 감지 증폭기들은 글로벌 데이터 라인들의 기생 캐패시턴스에 기인하여 상기 글로벌 데이터 라인들을 충전시키도록 상기 글로벌 데이터 라인들에 전압을 인가할 것이다. 도 11의 (선택 회로의 일 실시예인) 멀티플렉서들이 상기 글로벌 데이터 라인들에 로컬 데이터 라인들을 연결하면, 상기 로컬 데이터 라인들은 또한 충전될 것이다. 도 10의 (선택 회로의 일 실시예인) 선택 회로들이 비트 라인들의 세트에 로컬 데이터 라인들을 연결하면, 선택된 비트 라인들은 또한 충전될 것이다. 일단 비트 라인들이 충전되면, 신호들 XCSEL[Z] 및 CSEL[Z]은 토글(toggle)되는 바, 이들은 비트 라인을 단절시키고 상기 비트 라인들을 플로팅 상태로 남겨 두어서 상기 비트 라인은 상술된 바와 같이 메모리 셀로 하여금 SET하도록 상기 메모리 셀을 통하여 시간에 걸쳐 방전될 것이다. 일단 신호들 XCSEL[Z] 및 CSEL[Z]이 토글되면, (후술된) 워드 라인 선택은 변경될 수 있어서 다음 워드 라인에 대한 프로그래밍이 시작될 것이다.
상술된 바와 같이, 비-휘발성 스토리지 시스템은 비-휘발성 스토리지 요소들의 복수의 블록들을 포함한다. 워드 라인들 및 워드 라인 드라이버들을 공유하는 두 개의 인접한 블록들이 동시에 프로그래밍되는 것이 제시된다. 이러한 기법은 프로그래밍을 위해 선택된 메모리 셀들의 수에 비하여, 시스템의 파워 소모에 기여하는 선택되지 않은/부분적으로 선택된 역 바이어스된 메모리 셀들의 수를 감소시킬 것이다. 또한, 워드 라인 드라이버들을 공유하는 두 개의 인접한 블록들을 동시에 프로그래밍하는 것은, 상기 워드 라인 드라이버들이 두 개의 블록들 사이에 (예컨대, 프로그래밍되는 메모리 셀들의 중간에) 위치될 수 있기 때문에 모든 선택된 메모리 셀들에 걸친 총 유효 IR 드롭이 덜 제한적임에 따라 더 많은 메모리 셀들로 하여금 동시에 프로그래밍되게끔 할 것이다. 이러한 이득들은 12개의 블록들을 포함하는 메모리 어레이(102)의 부분을 도시하는 도 12에 의해 설명된다. 12개의 블록들 중 9개는 블록 G, 블록 F, 블록 U, 블록 D, 블록 S, 블록 H, 블록 E, 블록 B 및 블록 C로서 식별된다.
블록 S 및 블록 D는 프로그래밍을 위해 선택된 두 개의 인접한 블록들이다. 이는 시스템이 블록 S 및 블록 D로부터의 메모리 셀들을 동시에 프로그래밍 할 것임을 의미한다. 도 12로부터 보여질 수 있는 바와 같이, 블록 D의 다른 모든 워드 라인은 (워드 라인들은 수평 라인들로 도시된다) 블록 D 및 블록 S의 메모리 셀들에 걸쳐 이어지고 이들에 연결된다. 이 워드 라인들에 대한 워드 라인 드라이버들은 블록 D와 블록 S 사이에 위치된다.
블록들 G, F, U, H, E, B 및 C은 프로그래밍을 위해 선택되지 않는다. 블록들 B, E, F 및 G은 플로팅 상태인 이들의 비트 라인들의 절반, 비선택 비트 라인 전압에 연결된 이들의 비트 라인들의 거의 절반 그리고 (동시에 프로그래밍될 수 있는 메모리 셀들의 수에 따라) 프로그래밍 신호를 수신하는 일부 비트 라인들을 가질 것이다. 그러므로, 블록들 B, E, F 및 G의 메모리 셀들의 거의 절반은 역 바이어스될 것이다. 따라서, 두 개의 블록들을 프로그래밍할 때, 유효하게는 메모리 셀들의 두 개의 추가적인 블록들 값(worth)이 역 바이어스될 것이다. 역 바이어스 전류는 파워 소모에 기여할 수 있다. 그러나, 2 개의 유효 블록들로부터의 역 바이어스 전류는 역 바이어스된 더 많은 메모리 셀들을 가지는 이전의 시스템들보다 적은 영향(impact)을 받을 것이다.
블록 U, H 및 C는 선택되지 않는다. 이 블록들 내의 모든 비트 라인들은 플로팅 상태이다. 비록 이 블록들의 워드 라인들의 절반이 하이 VUX로 바어스되어도, 비트 라인들이 플로팅 상태이기 때문에 비트 라인들로의 어떤 누설 전류도 여전히 존재하지 않는다.
도 13은 메모리 셀들의 두 개의 인접한 블록들을 도시하는 바, 이 경우, 동일한 워드 라인 WL에 연결된 두 개의 인접한 블록들(블록 0 및 블록 1)의 메모리 셀들이 제1 실시예에 따라 동시에 프로그래밍 된다. 보여질 수 있는 바와 같이, 워드 라인 WL에 연결된 워드 라인 드라이버(WL-드라이버)는 두 개의 인접한 블록들(블록 0 및 블록 1) 사이에 위치된다. 두 개의 블록들 각각에서, 비트 라인들 BL[63:0] 중 선택된 열이 도시된다. 상기 열의 비트 라인들 각각은 (모놀리식 3 차원 메모리 어레이의 하나 또는 복수의 레벨들 상에서) 선택된 워드 라인 WL에 연결된다. 블록 0에 대해 선택된 비트 라인들은 상술된 바와 같이 64개의 선택 회로들(300)을 통해 로컬 데이터 라인들 SELB0[63:0]에 선택적으로 연결된다. 로컬 데이터 라인들 SELB0[63:0]은 상술되고 동작된 절반의-열(Half-Column Enabled)이라는 라벨에 의해 도 13에 도시된 바와 같이, 두 개의 다른 MUX_EN[S] 신호들을 이용함으로써 글로벌 데이터 라인들 GSELB[31:0] 중 16개에 로컬 데이터 라인들 SELB0[63:0] 중 16개를 선택적으로 연결하는 32개의 2:1 멀티플렉서 회로들(301)에 연결된다.
블록 1에 대해 선택된 비트 라인들은 상술된 바와 같이 64개의 선택 회로들(300)을 통해 로컬 데이터 라인들 SELB1[63:0]에 선택적으로 연결된다. 로컬 데이터 라인들 SELB1[63:0]은 글로벌 데이터 라인들 GSELB[31:0] 중 16개에 로컬 데이터 라인들 SELB1[63:0] 중 16개를 선택적으로 연결하는 32개의 2:1 멀티플렉서 회로들(301)에 연결된다. 이 실시예에서, 글로벌 데이터 라인들 GSELB[31:0] 중 16개는 SELB0[63:0] 중 16개에 연결되고 글로벌 데이터 라인들 GSELB[31:0] 중 다른 16개는 SELB1[63:0] 중 16개에 연결된다. 따라서, 두 블록들로부터의 16개의 로컬 데이터 라인들은 글로벌 데이터 라인들 GSELB[31:0]에 동시에 연결된다. 글로벌 데이터 라인들이 (신호 소스의 일 예인) 32개의 감지 증폭기들 SA의 세트에 연결되기 때문에, 블록 0의 16개의 선택된 메모리 셀들은 16개의 감지 증폭기들(SA)과 통신(점선(484) 참조)하고, 동시에 블록 1의 16개의 선택된 메모리 셀들은 16개의 감지 증폭기들(SA)과 통신(점선(486) 참조)하여서 (두 개의 인접한 블록들로부터의 그리고 동일한 워드 라인에 연결된) 32개의 메모리 셀들은 동시에 프로그래밍될 수 있다. 비록 32개의 메모리 셀들이 동시에 프로그래밍될 수 있지만, 일부 실시예들은 인접한 블록들의 쌍으로부터의 32개보다 적은 메모리 셀을 동시에 프로그래밍할 수 있다.
다양한 대안들이 동일한 신호를 구동하는 각각의 감지 증폭기, 정확하게 동일하지 않은 유사한 신호들을 구동하는 각각의 감지 증폭기를 포함하고, 모든 글로벌 데이터 라인들이 하나의 감지 증폭기에 연결되거나 또는 감지 증폭기들이 서로 다른 신호들을 구동한다. 추가적으로, VUB에 대한 하나의 소스 또는 VUB에 대한 복수의 소스들이 존재할 수 있다. VUB는 모든 소스들로부터 적확하게 동일할 수 있거나 또는 VUB는 시스템들 전반에 걸쳐 약간(또는 약간 이상) 다양할 수 있다. 추가적으로, 2:1 멀티플렉서들 이외의 1:1 또는 4:1 멀티플렉서들과 같은 컴포넌트들이 사용될 수 있다. 추가적으로, 시스템은 시스템 전반에 걸쳐 서로 다른 비선택 비트 라인 전압을 사용할 수 있다.
일 실시예에서, 두 개의 인접한 블록들에 대한 메모리 셀들이 동시에 프로그래밍될 때, 동일한 베이 내의 다른 블록들에 대한 멀티플렉서들(301)은 관련된 로컬 데이터 라인들을 VUB에 연결하도록 구성될 것이다. 베이 또는 스트라이프에 대한 열 선택 신호는 베이 또는 스트라이프의 모든 블록들에 연결될 수 있다. 그러므로, 선택되지 않은 블록에 대한 선택된 열들 내의 메모리 셀들은 멀티플렉서(301)의 p-채널 트랜지스터(370)를 통해 VUB를 수신할 수 있고, 선택되지 않은 블록에 대한 선택되지 않은 열들 내의 메모리 셀들은 선택 회로(300)의 n-채널 트랜지스터(370)를 통해 VUB를 수신할 수 있다. 대안적으로는, 선택되지 않은 블록에 대한 선택된 열들 내의 메모리 셀들은 플로팅될 수 있다.
도 14는 메모리 셀들의 두 개의 인접한 블록들을 도시하는 바, 이 경우, 동일한 워드 라인 WL에 연결된 두 개의 인접한 블록들(블록 0 및 블록 1)의 메모리 셀들은 제2 실시예에 따라 동시에 프로그래밍된다. 보여질 수 있는 바와 같이, 워드 라인 WL에 연결된 워드 라인 드라이버(WL-드라이버)는 두 개의 인접한 블록들(블록 0 및 블록 1) 사이에 위치된다. 두 개의 블록들 각각에서, 비트 라인들 BL[31:0] 중 선택된 열이 도시된다. 상기 열의 비트 라인들 각각은 (모놀리식 3 차원 메모리 어레이의 일 또는 복수의 레벨들 상에서) 선택된 워드 라인 WL에 연결된다.
블록 0에 대해 선택된 비트 라인들 BL[31:0]은 32개의 선택 회로들(300)을 통해 로컬 데이터 라인들 SELB[63:0] 중 32개에 선택적으로 연결된다. 블록 1에 대해 선택된 비트 라인들 BL[31:0]은 32개의 선택 회로들(300)을 통해 로컬 데이터 라인들 SELB[63:0] 중 다른 32개에 선택적으로 연결된다. 로컬 데이터 라인들 SELB[63:0]은 글로벌 데이터 라인들 GSELB[31:0]에 로컬 데이터 라인들 SELB [63:0] 중 32개를 선택적으로 연결하는 32개의 2:1 멀티플렉서 회로들(301)에 연결된다. 도 14의 실시예에서, 로컬 데이터 라인들 SELB[0:63]은 제1 블록 및 제2 블록에 걸쳐 위치되고, 도 13의 실시예에서 로컬 데이터 라인들 SELB0[0:63]은 오직 블록 0에 걸쳐 위치되며 로컬 데이터 라인들 SELB1[0:63]은 오직 블록 1에 걸쳐 위치된다. 도 14에 도시된 실시예는 요구되는 멀티플렉서들이 2 개의 블록들에 걸쳐 공유되기 때문에 멀티플렉서 회로들의 수를 감소시키는 데 유용하다.
32개의 2:1 멀티플렉서 회로들(301)은 블록들 중 하나 아래의 16개의 2:1 멀티플렉서 회로들(301)의 제1 세트(490) 및 다른 블록 아래의 16개의 2:1 멀티플렉서 회로들(301)의 제2 세트(492)로 그룹화된다. 이 방식으로, 블록 0으로부터의 16개의 메모리 셀들은 멀티플렉서들(490)을 통해 감지 증폭기들과 통신(점선(494) 참조)할 수 있고, 동시에 블록 1로부터의 16개의 메모리 셀들은 멀티플렉서들(492)을 통해 감지 증폭기들과 통신(점선(496) 참조)할 수 있어서 (2개의 인접한 블록들 각각으로부터의 16개 그리고 동일한 워드 라인에 연결된) 32개의 메모리 셀들은 동시에 프로그래밍될 수 있다. 비록 32개의 메모리 셀들이 동시에 프로그래밍될 수 있지만, 일부 실시예들은 인접한 블록들의 쌍으로부터 32개보다 적은 메모리 셀을 동시에 프로그래밍할 수 있다.
비록 일 블록 내의 16개의 메모리 셀들 및 인접한 블록 내의 16개의 메모리 셀들이 동시에 프로그래밍되지만, 판독 모드에서는 일 블록 내의 32개의 메모리 셀들이 동시에 판독될 수 있다. 이 실시예에서, 일 블록으로부터의 32개의 비트 라인들은 32개의 선택 회로들(300)에 의해 32개의 로컬 데이터 라인들 SELB[31:0]에 연결되고, 16개의 2:1 멀티플렉서 회로들(490) 및 16개의 2:1 멀티플렉서 회로들(492)에 의해 32개의 글로벌 데이터 라인들 GSELB[31:0]에 더 연결된다. 일부 실시예들에서, 데이터가 예컨대 도 13 및 도 14에서의 점선들에 의해 도시된 경로들을 이용하여 두 개의 인접한 블록들로부터 동시에 판독된다.
일 실시예에서, 두 개의 인접한 블록들에 대한 메모리 셀들이 동시에 프로그래밍될 때, 동일한 베이 내의 다른 블록들에 대한 멀티플렉서들(301)은 관련된 로컬 데이터 라인들을 VUB에 연결하도록 구성될 것이다. 베이 또는 스트라이프에 대한 열 선택 신호는 베이 또는 스트라이프의 모든 블록들에 연결될 수 있다. 그러므로, 선택되지 않은 블록에 대한 선택된 열들 내의 메모리 셀들은 멀티플렉서(301)의 p-채널 트랜지스터(370)를 통해 VUB를 수신할 수 있고, 선택되지 않은 블록에 대한 선택되지 않은 열들 내의 메모리 셀들은 선택 회로(300)의 n-채널 트랜지스터(370)를 통해 VUB를 수신할 수 있다. 대안적으로는, 선택되지 않은 블록에 대한 선택된 열들 내의 메모리 셀들은 플로팅될 수 있다.
도 13 및 14에 도시된 구조들은 메모리 어레이 내에 여러 번 복제된다. 예를 들어, 메모리 어레이의 일 실시예는 많은 베이들 및 많은 스트라이프를 가지며, 이들 각각은 도시된 구조를 구현한다. 비록 도 13 및 14가 베이의 블록 0 및 블록 1만을 도시하지만, 워드 라인들의 공유는 인접한 블록들(예컨대, 도 12 참조)의 전체 (또는 대부분 또는 많은) 세트에 의해 달성된다. 일 실시예에서, 베이 당 인접한 블록들의 일 세트만이 동시에 프로그래밍하기 위해 선택될 수 있다.
도 15는 인접한 블록들 내에 있는 메모리 셀들을 동시에 프로그래밍하도록 상술된 구조들에 의해 사용될 수 있는 프로세스를 기술하는 흐름도이다. 도 14의 단계(500)에서, 프로그래밍 커맨드가 시스템 제어 로직(130)에 의해 수신된다. 단계(502)에서, 프로그래밍을 위한 데이터가 시스템 제어 로직(130)에 의해 수신된다. 단계(504)에서, 하나 이상의 베이들이 프로그래밍 동작을 수행하기 위해 선택된다. 단계(506)에서, 인접한 블록들의 하나 이상의 세트들이 프로그래밍 동작을 수행하기 위해 선택된다. 단계(508)에서, 선택된 블록(들) 내의 비트 라인들의 일 열이 선택된다. 단계(510)에서, 비트 라인들의 선택된 열(들)이 선택 회로들(300)을 통해 로컬 데이터 라인들의 각 세트에 연결된다. 선택되지 않은 비트 라인들이 각각의 선택 회로들(300)을 통해 VUB를 수신할 수 있거나 또는 플로팅될 수 있다. 단계(512)에서, 선택된 로컬 데이터 라인들이 멀티플렉서들(301)을 통해 적절한 글로벌 데이터 라인들에 연결된다. 선택되지 않은 로컬 데이터 라인들이 멀티플렉서들(301)을 통해 VUB에 연결될 수 있거나 또는 플로팅될 수 있다. 이 시점에, 인접한 블록들로부터의 (그리고 동일한 워드 라인에 연결된) 메모리 셀들이 프로그래밍을 위해 동시에 동작되고 비트 라인들, 선택 회로(300), 로컬 데이터 라인들, 멀티플렉서들(301) 및 글로벌 데이터 라인들을 통해 감지 증폭기들과 통신한다. 단계(516)에서, 인접한 블록들로부터 (그리고 동일한 워드 라인에 연결된) 선택된 메모리 셀들은 동시에 프로그래밍된다. 용어, 동시에는 동작들 중 하나가 다른 동작 이전에 시작하거나 또는 멈추더라도 시간에 있어서 중첩하는 방식으로 발생하는 동작들을 나타내는 데 사용됨을 주목하자. 단계(518)에서, 시스템 제어 로직(130)은 동작의 성공 또는 실패를 보고할 것이다.
도 16은 메모리 셀들의 두 개의 인접한 블록들을 도시하는 바, 이 경우, 동일한 워드 라인에 연결된 두 개의 인접한 블록들(블록 0 및 블록 1)의 메모리 셀들은 동시에 프로그래밍된다. 도 16의 실시예는 모놀리식 3차원 메모리 어레이의 두 개의 서로 다른 레벨들 상에서 일 워드 라인이 두 개의 인접한 블록들 내의 메모리 셀들에 연결됨을 도시한다. 예를 들어, 상기 워드 라인은 4개의 세그먼트들(602, 604, 606, 608)을 포함하고, 이들 모두는 두 개의 인접한 블록들(블록 0 및 블록 1) 사이에 위치된 동일한 워드 라인 드라이버 WL-드라이버에 연결되고 이에 의해 구동된다. 또한, 상기 워드 라인 드라이버는 기판 상에 위치된다. 상기 워드 라인의 세그먼트(602)는 메모리 어레이의 제1 레벨 상에 있고 블록 0의 메모리 셀들에 연결된다. 상기 워드 라인의 세그먼트(604)는 메모리 어레이의 제2 레벨 상에 있고 블록 0의 메모리 셀들에 연결된다. 상기 워드 라인의 세그먼트(606)는 메모리 어레이의 제1 레벨 상에 있고 블록 1의 메모리 셀들에 연결된다. 상기 워드 라인의 세그먼트(608)는 메모리 어레이의 제2 레벨 상에 있고 블록 1의 메모리 셀들에 연결된다. 비트 라인들은 열들로 배치되고 도 13 내지 15에 관하여 상술된 바와 같이 감지 증폭기들에 연결될 수 있어서 동일한 워드 라인에 연결된 두 개의 인접한 블록들의 메모리 셀들은 동시에 프로그래밍된다. 다른 실시예들에서, 워드 라인은 모놀리식 3차원 메모리 어레이의 둘보다 많은 레벨들에 연결될 수 있다.
일 실시예는 비-휘발성 스토리지 요소들의 복수의 블록들과, 각 워드 라인이 비-휘발성 스토리지 요소들의 인접한 블록들에 연결되도록 비-휘발성 스토리지 요소들의 블록들에 연결된 복수의 워드 라인들과, 비-휘발성 스토리지 요소들의 블록들에 연결된 복수의 비트 라인들과, 워드 라인 드라이버들의 각 세트가 두 개의 인접한 블록들에 연결된 워드 라인들을 구동하기 위해 두 개의 인접한 블록들 사이에 위치되도록 된 워드 라인들 드라이버들의 복수의 세트들과, 글로벌 데이터 라인들과, 상기 비트 라인들과 선택적으로 통신하는 로컬 데이터 라인들과, 선택된 로컬 데이터 라인들에 글로벌 데이터 라인들을 선택적으로 연결하고 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 선택적으로 연결하는 하나 이상의 선택 회로들과, 그리고 하나 이상의 선택 회로들 및 글로벌 데이터 라인들과 통신하는 제어 회로망을 포함한다. 상기 제어 회로망은 워드 라인 드라이버들을 이용하여 두 개의 인접한 블록들에 연결된 워드 라인들 상에 프로그래밍 신호들을 인가하고 글로벌 데이터 라인들 및 하나 이상의 선택 회로들을 통해 적절한 비트 라인들 상에 프로그래밍 신호들을 인가함으로써 두 개의 인접한 블록들의 비-휘발성 스토리지 요소들을 동시에 프로그래밍한다.
일 실시예에서, 워드 라인 드라이버들은 기판의 표면 상에 위치되고, 모놀리식 3차원 메모리 어레이의 메모리 셀들은 상기 기판의 표면 위에 배치된다(그리고 상기 표면 상에 배치되지 않는다). 이 방식으로, 워드 라인 드라이버들은 메모리 셀들보다 낮은 레벨 상에 위치된다. 도 5b를 보면, 워드 라인 드라이버들은 R1 아래에 있을 수 있고, 메모리 셀들은 R1 위에 있다.
일 예에서, 비-휘발성 스토리지 요소들의 각 블록은 비트 라인들의 서로 다른 서브세트, 로컬 데이터 라인들의 서로 다른 서브세트 및 하나 이상의 선택 회로들의 서로 다른 서브세트에 연결된다. 비-휘발성 스토리지 디바이스는 각 블록에 대한 비트 라인들에 각 블록에 대한 각 로컬 데이터 워드 라인들을 선택적으로 연결하는 복수의 제2 선택 회로들을 더 포함한다. 각 블록에 대한 각각의 하나 이상의 선택 회로들은 연결할 각 로컬 데이터 라인들의 서브세트와 글로벌 워드 라인들의 서브세트 사이에서 통신을 제공한다.
일 예에서, 복수의 제2 선택 회로들은 제1 타입의 채널을 가진 디바이스들을 통해 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 비트 라인들을 연결하고, 하나 이상의 제1 선택 회로들은 상기 제1 타입의 채널과 다른 제2 타입의 채널을 가진 디바이스들을 통해 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 연결한다. 예를 들어, n-채널 및 p-채널 트랜지스터들이 사용될 수 있다.
일 예에서, 비-휘발성 스토리지 요소들의 각 블록은 비트 라인들의 서로 다른 서브세트에 연결된다. 비-휘발성 스토리지 디바이스는 비-휘발성 스토리지 요소들의 제1 블록의 선택된 비트 라인들에 로컬 데이터 라인들의 제1 서브세트를 선택적으로 연결하고 비-휘발성 스토리지 요소들의 제2 블록의 선택된 비트 라인들에 로컬 데이터 라인들의 제2 서브세트를 선택적으로 연결하는 복수의 제2 선택 회로들을 더 포함한다. 하나 이상의 제1 선택 회로들은 로컬 데이터 라인들의 제1 서브세트 및 글로벌 데이터 라인들의 제1 서브세트에 연결된 하나 이상의 제1 선택 회로의 제1 서브세트를 포함한다. 하나 이상의 제1 선택 회로들은 로컬 데이터 라인들의 제2 세트 및 글로벌 데이터 라인들의 제2 서브세트에 연결된 하나 이상의 제1 선택 회로들의 제2 서브세트를 포함한다. 상기 로컬 데이터 라인들의 제1 세트 및 로컬 데이터 라인들의 제2 세트는 제1 블록 및 제2 블록에 걸쳐 위치된다.
일 예에서, 비-휘발성 스토리지 요소들은 모놀리식 3차원 메모리 어레이를 포함하고, 워드 라인들 각각은 상기 모놀리식 3차원 메모리 어레이의 적어도 두 개의 레벨들 상에 위치되며, 제어 회로망은 워드 라인들의 공통 세트에 연결된 비-휘발성 스토리지 요소들의 일 블록의 복수의 레벨들 상의 비-휘발성 스토리지 요소들 및 비-휘발성 스토리지 요소들의 제2 블록의 복수의 레벨들 상의 비-휘발성 스토리지 요소들을 동시에 프로그래밍한다.
일 예시적 구현은, 비-휘발성 스토리지 요소들의 제1 블록에 인접하고 비-휘발성 스토리지 요소들의 제2 블록에 인접하지 않은 비-휘발성 스토리지 요소들의 제3 블록 및 워드 라인들의 제2 세트를 포함한다. 제2 세트의 각 워드 라인은 제2 블록의 비-휘발성 스토리지 요소들에 연결됨이 없이 제1 블록의 비-휘발성 스토리지 요소들 및 제3 블록의 비-휘발성 스토리지 요소들에 연결된다. 제어 회로망이 워드 라인들의 제1 세트에 연결된 제1 블록의 비-휘발성 스토리지 요소들 및 제2 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍할 때, 상기 제어 회로망은 제3 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍하지 않으며, 상기 제어 회로망은 상기 제3 블록의 비-휘발성 스토리지 요소들을 선택 또는 부분적으로 선택하지 않는다.
일 실시예는 비-휘발성 스토리지 요소들의 복수의 블록들, 글로벌 데이터 라인들, 상기 비-휘발성 스토리지 요소들과 선택적으로 통신하는 로컬 데이터 라인들, 선택된 로컬 데이터 라인들에 글로벌 데이터 라인들을 선택적으로 연결하고 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 선택적으로 연결하는 하나 이상의 제1 선택 회로들, 상기 하나 이상의 제1 선택 회로들 및 글로벌 데이터 라인들과 통신하는 제어 회로망을 포함한다. 상기 제어 회로망은, 글로벌 데이터 라인들을 통해 두 개의 인접한 블록들에 하나 이상의 프로그래밍 신호들을 인가하기 위해 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들로 하여금 글로벌 데이터 라인들과 통신하게끔 하는 하나 이상의 제1 선택 회로들을 제어하는 것을 포함하여 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들의 비-휘발성 스토리지 요소들을 동시에 프로그래밍한다.
일 실시예는 하나 이상의 선택 회로들을 사용하여 하나 이상의 신호 소스들에 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들의 선택된 비-휘발성 스토리지 요소들을 선택적으로 연결하고 하나 이상의 비선택 스토리지 요소 신호들에 선택되지 않은 비-휘발성 스토리지 요소들을 선택적으로 연결하는 것을 포함한다. 하나 이상의 선택 회로들 각각은 두 개의 각각 연결된 비-휘발성 스토리지 요소들 중 하나에 각각의 신호 소스를 연결하고 두 개의 각각 연결된 비-휘발성 스토리지 요소들 중 다른 하나에 각각의 비선택 스토리지 요소 신호를 연결할 수 있다. 방법은 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들을 동시에 프로그래밍하면서도 선택적으로 연결하는 것을 수행하는 단계를 더 포함한다.
일 실시예는 비-휘발성 스토리지 요소들의 제1 블록 및 상기 비-휘발성 스토리지 요소들의 제1 블록에 인접한 비-휘발성 스토리지 요소들의 제2 블록을 포함하는 비-휘발성 스토리지 요소들과, 제1 세트의 각 워드 라인이 상기 제1 블록의 비-휘발성 스토리지 요소들 및 제2 블록의 비-휘발성 스토리지 요소들에 연결되도록 된 워드 라인들의 제1 세트와, 워드 라인 드라이버들이 워드 라인들의 제1 세트에 연결되도록 비-휘발성 스토리지 요소들의 제1 블록과 비-휘발성 스토리지 요소들의 제2 블록 사이에 위치된 워드 라인 드라이버들과, 비-휘발성 스토리지 요소들과 선택적으로 통신하는 로컬 데이터 라인들과, 글로벌 데이터 라인들과, 선택된 로컬 데이터 라인들에 글로벌 데이터 라인들을 선택적으로 연결하고 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 선택적으로 연결하는 하나 이상의 제1 선택 회로들과, 그리고 상기 하나 이상의 제1 선택 회로들 및 글로벌 데이터 라인들과 통신하는 제어 회로망을 포함한다. 상기 제어 회로망은 워드 라인 드라이버들을 이용하여 워드 라인들의 제1 세트에 연결되고 하나 이상의 제1 선택 회로들을 통해 글로벌 데이터 라인들에 연결된 제1 블록의 비-휘발성 스토리지 요소들 및 제2 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍한다.
상술된 상세한 설명은 예시 및 설명을 위해 제시되었다. 이는 완전한 것으로 의도되거나 개시된 정확한 형태에 본 발명을 제한하도록 의도된 것이 아니다. 많은 수정들 및 변형들이 상기 교시에 비추어 가능하다. 기술된 실시예들은 본 발명 및 이 발명의 실용적 응용의 원리들을 가장 잘 설명하여서 그로 인해 이 기술분야의 숙련자들로 하여금 고려되는 특별한 사용에 적합한 대로 다양한 실시예들에서 그리고 다양한 수정들과 함께 본 발명을 가장 잘 이용하도록 하기 위해 선택되었다. 본 발명의 범위는 첨부된 특허 청구 범위에 의해 정의되는 것으로 의도된다.

Claims (13)

  1. 비-휘발성 스토리지 디바이스로서,
    비-휘발성 스토리지 요소들의 제1 블록 및 상기 비-휘발성 스토리지 요소들의 제1 블록에 인접한 비-휘발성 스토리지 요소들의 제2 블록을 포함하는 비-휘발성 스토리지 요소들과;
    워드 라인들의 제1 세트와, 상기 제1 세트의 각 워드 라인은 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제2 블록의 비-휘발성 스토리지 요소들에 연결되고;
    상기 비-휘발성 스토리지 요소들의 제1 블록과 비-휘발성 스토리지 요소들의 제2 블록 사이에 위치된 워드 라인 드라이버들과, 상기 워드 라인 드라이버들은 상기 워드 라인들의 제1 세트에 연결되고;
    상기 비-휘발성 스토리지 요소들과 선택적으로 통신하는 로컬 데이터 라인들과;
    글로벌 데이터 라인들과;
    선택된 로컬 데이터 라인들에 상기 글로벌 데이터 라인들을 선택적으로 연결하고 하나 이상의 비선택 비트 라인 신호들(unselected bit line signals)에 선택되지 않은 로컬 데이터 라인들을 선택적으로 연결하는 하나 이상의 제1 선택 회로들과; 그리고
    상기 하나 이상의 제1 선택 회로들 및 글로벌 데이터 라인들과 통신하는 제어 회로망(control circuitry)을 포함하고, 상기 제어 회로망은 상기 워드 라인 드라이버들을 이용하여 상기 워드 라인들의 제1 세트에 연결되고 상기 하나 이상의 제1 선택 회로들을 통해 상기 글로벌 데이터 라인들에 연결되는 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제2 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  2. 제1항에 있어서,
    상기 비-휘발성 스토리지 요소들의 제1 블록에 연결된 비트 라인들의 제1 세트 및 상기 비-휘발성 스토리지 요소들의 제2 블록에 연결된 비트 라인들의 제2 세트와, 상기 로컬 데이터 라인들은 로컬 데이터 라인들의 제1 세트 및 로컬 데이터 라인들의 제2 세트를 포함하고; 그리고
    상기 비트 라인들의 제1 세트의 선택된 비트 라인들에 상기 로컬 데이터 라인들의 제1 세트를 선택적으로 연결하고 그리고 상기 비트 라인들의 제2 세트의 선택된 비트 라인들에 상기 로컬 데이터 라인들의 제2 세트를 선택적으로 연결하는 복수의 제2 선택 회로들을 더 포함하여 구성되며,
    여기서, 상기 하나 이상의 제1 선택 회로들은 글로벌 데이터 라인들의 제1 서브세트에 상기 로컬 데이터 라인들의 제1 세트를 선택적으로 연결하는 하나 이상의 제1 선택 회로들의 제1 서브세트를 포함하고, 상기 하나 이상의 제1 선택 회로들은 글로벌 데이터 라인들의 제2 서브세트에 상기 로컬 데이터 라인들의 제2 세트를 선택적으로 연결하는 하나 이상의 제1 선택 회로들의 제2 세트를 포함하며,
    상기 하나 이상의 제1 선택 회로들의 제1 서브세트는 상기 글로벌 데이터 라인들의 제1 서브세트 및 상기 글로벌 데이터 라인들의 제2 서브세트에 연결되고, 상기 하나 이상의 제1 선택 회로들의 제2 서브세트는 상기 글로벌 데이터 라인들의 제1 서브세트 및 상기 글로벌 데이터 라인들의 제2 서브세트에 연결되는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  3. 제2항에 있어서,
    상기 복수의 제2 선택 회로들은 NMOS 드라이버들을 통해 하나 이상의 비선택 비트 라인 신호들에 상기 비트 라인들의 제1 세트의 선택되지 않은 비트 라인들을 연결하고;
    상기 복수의 제2 선택 회로들은 NMOS 드라이버들을 통해 하나 이상의 비선택 비트 라인 신호들에 상기 비트 라인들의 제2 세트의 선택되지 않은 비트 라인들을 연결하며; 그리고
    상기 하나 이상의 제1 선택 회로들은 PMOS 드라이버들을 통해 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 연결하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  4. 제2항에 있어서,
    상기 복수의 제2 선택 회로들은 제1 타입의 채널을 가지는 디바이스들을 통해 하나 이상의 비선택 비트 라인 신호들에 상기 비트 라인들의 제1 세트의 선택되지 않은 비트 라인들을 연결하고;
    상기 복수의 제2 선택 회로들은 제1 타입의 채널을 가지는 디바이스들을 통해 하나 이상의 비선택 비트 라인 신호들에 상기 비트 라인들의 제2 세트의 선택되지 않은 비트 라인들을 연결하며; 그리고
    상기 하나 이상의 제1 선택 회로들은 상기 제1 타입의 채널과 다른 제2 타입의 채널을 가진 디바이스들을 통해 하나 이상의 비선택 비트 라인 신호들에 선택되지 않은 로컬 데이터 라인들을 연결하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  5. 제1항에 있어서,
    상기 비-휘발성 스토리지 요소들의 제1 블록에 연결된 비트 라인들의 제1 세트 및 상기 비-휘발성 스토리지 요소들의 제2 블록에 연결된 비트 라인들의 제2 세트와, 상기 로컬 데이터 라인들은 상기 제1 블록 및 제2 블록에 걸쳐 위치되고; 그리고
    상기 비트 라인들의 제1 세트의 선택된 비트 라인들에 로컬 데이터 라인들의 제1 서브세트를 선택적으로 연결하고 그리고 상기 비트 라인들의 제2 세트의 선택된 비트 라인들에 로컬 데이터 라인들의 제2 세트를 선택적으로 연결하는 복수의 제2 선택 회로들을 더 포함하여 구성되며,
    여기서, 상기 하나 이상의 제1 선택 회로들은 로컬 데이터 라인들의 제1 서브세트 및 글로벌 데이터 라인들의 제1 서브세트에 연결된 하나 이상의 제1 선택 회로들의 제1 서브세트를 포함하고,
    상기 하나 이상의 제1 선택 회로들은 로컬 데이터 라인들의 제2 세트 및 글로벌 데이터 라인들의 제2 서브세트에 연결된 하나 이상의 제1 선택 회로들의 제2 서브세트를 포함하며,
    상기 하나 이상의 제1 선택 회로들의 제1 서브세트는 상기 글로벌 데이터 라인들의 제2 서브세트에 연결되지 않고, 상기 하나 이상의 제1 선택 회로들의 제2 서브세트는 상기 글로벌 데이터 라인들의 제1 서브세트에 연결되지 않는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  6. 제1항 내지 제5항 중 어느 항에 있어서,
    상기 비-휘발성 스토리지 요소들은, 상기 비-휘발성 스토리지 요소들의 제1 블록에 인접하고 상기 비-휘발성 스토리지 요소들의 제2 블록에 인접하지 않은 비-휘발성 스토리지 요소들의 제3 블록을 포함하며;
    상기 비-휘발성 스토리지 디바이스는 워드 라인들의 제2 세트를 더 포함하고, 상기 제2 세트의 각 워드 라인은 상기 제2 블록의 비-휘발성 스토리지 요소들에 연결됨이 없이 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제3 블록의 비-휘발성 스토리지 요소들에 연결되며; 그리고
    상기 제어 회로망이 상기 워드 라인들의 제1 세트에 연결된 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제2 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍할 때, 상기 제어 회로망은 상기 제3 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍하지 않는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  7. 제1항 내지 제5항 중 어느 항에 있어서,
    상기 비-휘발성 스토리지 요소들은, 상기 비-휘발성 스토리지 요소들의 제1 블록에 인접하고 상기 비-휘발성 스토리지 요소들의 제2 블록에 인접하지 않은 비-휘발성 스토리지 요소들의 제3 블록을 포함하며;
    상기 비-휘발성 스토리지 디바이스는 워드 라인들의 제2 세트를 더 포함하고, 상기 제2 세트의 각 워드 라인은 상기 제2 블록의 비-휘발성 스토리지 요소들에 연결됨이 없이 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제3 블록의 비-휘발성 스토리지 요소들에 연결되며;
    상기 제어 회로망이 상기 워드 라인들의 제1 세트에 연결된 상기 제1 블록의 비-휘발성 스토리지 요소들 및 상기 제2 블록의 비-휘발성 스토리지 요소들을 동시에 프로그래밍할 때, 상기 제어 회로망은 상기 제3 블록의 비-휘발성 스토리지 요소들을 선택하지 않거나 또는 부분적으로 선택하지 않는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  8. 제1항 내지 제7항 중 어느 항에 있어서,
    상기 하나 이상의 제1 선택 회로들 각각은 하나의 글로벌 데이터 라인, 두 개의 로컬 데이터 라인들 및 비선택 비트 라인 신호로의 연결(connection)을 포함하여서 각각의 제1 선택 회로가 각각의 상기 글로벌 데이터 라인에 각각의 상기 로컬 데이터 라인들 중 하나를 선택적으로 연결하고 상기 비선택 비트 라인 신호에 상기 로컬 데이터 라인들 중 다른 하나를 선택적으로 연결할 수 있는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  9. 제1항 내지 제8항 중 어느 항에 있어서,
    상기 비-휘발성 스토리지 요소들은 모놀리식 3차원 메모리 어레이(monolithic three dimensional memory)를 포함하고;
    상기 워드 라인들의 제1 세트의 워드 라인들은 상기 모놀리식 3차원 메모리 어레이의 적어도 두 개의 레벨들 상에 각각 위치되며; 그리고
    상기 제어 회로망은 상기 워드 라인들의 제1 세트에 연결된 상기 제1 블록의 복수의 레벨들 상의 비-휘발성 스토리지 요소들 및 상기 제2 블록의 복수의 레벨들 상의 비-휘발성 스토리지 요소들을 동시에 프로그래밍하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스.
  10. 비-휘발성 스토리지 디바이스를 프로그래밍하는 방법으로서,
    하나 이상의 선택 회로들을 이용하여 하나 이상의 신호 소스들에 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들의 선택된 비-휘발성 스토리지 요소들을 선택적으로 연결하고 하나 이상의 비선택 스토리지 요소 신호들에 선택되지 않은 비-휘발성 스토리지 요소들을 선택적으로 연결하는 단계와, 상기 하나 이상의 선택 회로들 각각은 두 개의 각각 연결된 비-휘발성 스토리지 요소들 중 하나에 각각의 신호 소스를 연결하고 상기 두 개의 각각 연결된 비-휘발성 스토리지 요소들 중 다른 하나에 각각의 비선택 스토리지 요소 신호를 연결할 수 있으며; 그리고
    선택적으로 연결하는 것을 수행하면서도 상기 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들을 동시에 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스를 프로그래밍하는 방법
  11. 제20항에 있어서,
    상기 하나 이상의 신호 소스들에 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들의 선택된 비-휘발성 스토리지 요소들을 선택적으로 연결하는 단계는:
    상기 두 개의 인접한 블록들 각각에서 비-휘발성 스토리지 요소들의 열(column)을 선택하는 단계와;
    상기 두 개의 인접한 블록들 각각에 대하여 별개의 로컬 데이터 라인들에 상기 선택된 열들을 연결하는 단계와;
    제1 타입의 채널을 가진 디바이스를 통해 하나 이상의 신호 소스들에 선택된 로컬 데이터 라인들을 연결하고 하나 이상의 비선택 전압들에 선택되지 않은 데이터 라인들을 연결하는 단계와; 그리고
    제2 타입의 채널을 가진 디바이스를 통해 비-휘발성 스토리지 요소들의 선택되지 않은 열들에 상기 하나 이상의 비선택 전압들을 제공하는 단계를 포함하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스를 프로그래밍하는 방법.
  12. 제10항에 있어서,
    상기 하나 이상의 신호 소스들에 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들의 선택된 비-휘발성 스토리지 요소들을 선택적으로 연결하는 단계는:
    상기 두 개의 인접한 블록들 각각에서 비-휘발성 스토리지 요소들의 열을 선택하는 단계와;
    상기 두 개의 인접한 블록들에 대하여 공통인 로컬 데이터 라인들에 상기 선택된 열들을 연결하는 단계와; 그리고
    상기 두 개의 인접한 블록들에 대하여 공통인 선택 회로들의 세트를 통해 상기 하나 이상의 신호 소스들에 상기 로컬 데이터 라인들을 선택적으로 연결하는 단계를 포함하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스를 프로그래밍하는 방법.
  13. 제10항 내지 제12항에 있어서,
    상기 비-휘발성 스토리지 요소들의 두 개의 인접한 블록들을 동시에 프로그래밍하는 단계는 공통 워드 라인에 연결된 상기 두 개의 인접한 블록들에 대한 메모리 셀들의 서브세트를 프로그래밍하는 것을 특징으로 하는 비-휘발성 스토리지 디바이스를 프로그래밍하는 방법.
KR1020137029448A 2011-04-27 2012-04-23 듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템 KR20140048115A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/095,779 US8699293B2 (en) 2011-04-27 2011-04-27 Non-volatile storage system with dual block programming
US13/095,779 2011-04-27
PCT/US2012/034674 WO2012148852A1 (en) 2011-04-27 2012-04-23 Non-volatile storage system with dual block programming

Publications (1)

Publication Number Publication Date
KR20140048115A true KR20140048115A (ko) 2014-04-23

Family

ID=46018131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137029448A KR20140048115A (ko) 2011-04-27 2012-04-23 듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템

Country Status (6)

Country Link
US (2) US8699293B2 (ko)
EP (1) EP2702591B1 (ko)
KR (1) KR20140048115A (ko)
CN (1) CN103765520B (ko)
TW (1) TW201246206A (ko)
WO (1) WO2012148852A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013007A (ko) 2016-07-28 2018-02-07 부산대학교 산학협력단 전기변색 연속섬유의 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101715048B1 (ko) * 2010-09-13 2017-03-13 삼성전자주식회사 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US9202533B2 (en) 2013-10-09 2015-12-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device changing the number of selected bits and/or the number of selected bays at data write operation
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US9147438B2 (en) * 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
US9922709B2 (en) * 2014-05-20 2018-03-20 Sandisk Technologies Llc Memory hole bit line structures
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
US10431596B2 (en) 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
US11081185B2 (en) 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
CN114078488A (zh) * 2020-08-21 2022-02-22 长鑫存储技术(上海)有限公司 存储器
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9122362D0 (en) 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5890192A (en) 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6072716A (en) 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6552935B2 (en) 2001-08-02 2003-04-22 Stmicroelectronics, Inc. Dual bank flash memory device and method
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6881623B2 (en) 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US20030047765A1 (en) 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6952043B2 (en) 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
WO2004061851A2 (en) 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7767499B2 (en) 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US7286439B2 (en) 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7142471B2 (en) 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US7359279B2 (en) 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7362604B2 (en) 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
JP4054347B2 (ja) * 2005-12-16 2008-02-27 シャープ株式会社 不揮発性半導体記憶装置
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7539062B2 (en) 2006-12-20 2009-05-26 Micron Technology, Inc. Interleaved memory program and verify method, device and system
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US8004926B2 (en) * 2008-02-05 2011-08-23 Marvell World Trade Ltd. System and method for memory array decoding
US8059447B2 (en) 2008-06-27 2011-11-15 Sandisk 3D Llc Capacitive discharge method for writing to non-volatile memory
US7869258B2 (en) 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013007A (ko) 2016-07-28 2018-02-07 부산대학교 산학협력단 전기변색 연속섬유의 제조방법

Also Published As

Publication number Publication date
WO2012148852A1 (en) 2012-11-01
US20120275210A1 (en) 2012-11-01
TW201246206A (en) 2012-11-16
CN103765520B (zh) 2016-11-09
US8699293B2 (en) 2014-04-15
US20140185351A1 (en) 2014-07-03
CN103765520A (zh) 2014-04-30
EP2702591B1 (en) 2015-03-18
EP2702591A1 (en) 2014-03-05

Similar Documents

Publication Publication Date Title
KR101702641B1 (ko) 데이터 라인 스위칭 방식을 갖는 메모리 시스템
EP2702591B1 (en) Non-volatile storage system with dual block programming
US8027209B2 (en) Continuous programming of non-volatile memory
EP2681738B1 (en) Three dimensional memory system with column pipeline
US8947972B2 (en) Dynamic address grouping for parallel programming in non-volatile memory
US8553476B2 (en) Three dimensional memory system with page of data across word lines
US8947944B2 (en) Program cycle skip evaluation before write operations in non-volatile memory
US9053766B2 (en) Three dimensional memory system with intelligent select circuit

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid