JP4054347B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP4054347B2
JP4054347B2 JP2005362646A JP2005362646A JP4054347B2 JP 4054347 B2 JP4054347 B2 JP 4054347B2 JP 2005362646 A JP2005362646 A JP 2005362646A JP 2005362646 A JP2005362646 A JP 2005362646A JP 4054347 B2 JP4054347 B2 JP 4054347B2
Authority
JP
Japan
Prior art keywords
voltage
voltage control
circuit
word line
control circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005362646A
Other languages
English (en)
Other versions
JP2007164925A (ja
Inventor
英徳 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2005362646A priority Critical patent/JP4054347B2/ja
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to PCT/JP2006/321817 priority patent/WO2007069405A1/ja
Priority to DE602006019639T priority patent/DE602006019639D1/de
Priority to US12/084,556 priority patent/US7688614B2/en
Priority to CN2006800468532A priority patent/CN101331553B/zh
Priority to EP06822746A priority patent/EP1965391B1/en
Priority to TW095145701A priority patent/TW200739587A/zh
Publication of JP2007164925A publication Critical patent/JP2007164925A/ja
Application granted granted Critical
Publication of JP4054347B2 publication Critical patent/JP4054347B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本発明は、２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する不揮発性半導体記憶装置に関する。
集積回路及びコンピュータの機能が向上するにつれ、大容量のデータを記憶する機能を必要とする新しいアプリケーションが開発されている。データを電気的に書き込み及び消去可能に記憶する機能を有する不揮発性半導体記憶装置を必要とするアプリケーションもある。１メガバイト当たりの不揮発性半導体記憶装置の価格を１米ドルよりも安くすることにより、利用可能なアプリケーションが数多くある。例えば、
（１）写真画像を記憶するための化学フィルム（写真用フィルム）、
（２）配布用の音楽データ及びテキストデータを記憶するためのコンパクトディスク（ＣＤ）、
（３）配布用のビデオデータ及びマルチメディアデータを記憶するためのデジタル多用途ディスク（ＤＶＤ）、或いは、
（４）視聴者がオーディオ及びビデオデータを記憶するためのデジタルオーディオテープ及びビデオテープ等の磁気テープ、に対する代替応用が挙げられる。
上記従来の記憶媒体は、不揮発性メモリであって、アーカイブ（保存容器等）に収容され、その中に記録された情報を実質的に完全に破壊されないように維持しながら、約１０年以上の期間、本体装置及び全ての電源から取り外しておくことができる。不揮発性半導体記憶装置に対する要請は、ＣＤ、ＤＶＤ、磁気テープ、及び、殆どの形態の写真用フィルムが長期に亘ってデータ保持することに対応している。
従来の記憶媒体を代替可能な不揮発性半導体記憶装置は、現在のところ、フラッシュメモリ及びＥＥＰＲＯＭ等の電気的に消去・書き込み可能な不揮発性半導体記憶装置として構成される。残念ながら現状の不揮発性半導体記憶装置のメモリセルは、通常単結晶シリコン基板内に２次元的に配列して形成され、２次元のメモリセルアレイ内に限定される。従って、記憶可能なデータ量（記憶容量）は、シリコン基板の単一平面内に形成可能なメモリセル数に限定されてしまう。
これに対して、３次元半導体記憶装置はメモリセルアレイを基板表面に対して垂直方向に積層することにより、単位面積当たりの記憶容量を増大させ、１ビット当たりの製造コストの低減を図ることが可能になる。下記の非特許文献１に開示されている３次元半導体記憶装置は、メモリセルアレイを縦方向に基板表面に対して垂直方向に積層し３次元構造とした１回のみ書き込み可能なＯＴＰ型の不揮発性記憶装置である。ワード線とビット線の交差点上に記憶素子を配置したクロスポイント型のメモリセルアレイを垂直方向に積み重ねて４層構造としたものである。
非特許文献１では、記憶素子を構成する膜の材料に多結晶シリコンを使う。１ビット当たりのメモリセル面積は４Ｆ２である。ここで、“Ｆ”は使用する製造プロセスで規定される最小設計寸法を示す。このメモリセル面積は、同じ設計ルールのフラッシュメモリと等しい。ところが、上記３次元半導体記憶装置は、メモリセルアレイが４層構造をとるため、実効的なセル面積は４Ｆ２の４分の１の１Ｆ２となる。このため、製造コストをフラッシュメモリに比べて低減できる。メモリセルアレイを構成する各メモリセルは、「アンチヒューズ」と呼ばれる状態変化部とダイオードからなる選択部を直列に接続して形成され、このメモリセルの各端部をワード線とビット線に夫々接続した構造を有する。アンチヒューズはシリコン酸化膜からなり、ダイオードはＰ型シリコンとＮ型シリコンを積層させて形成する。データの記憶には、メモリセルに電圧を印加したときのアンチヒューズの抵抗変化を利用する。アンチヒューズは、初期状態で高い絶縁状態にあり、閾値電圧以上の電圧が印加されると導通状態に変化する。一旦導通状態になったアンチヒューズは絶縁状態に戻らないため、書き込みは１回しか行えない。ダイオードの役割は、選択メモリセルを流れる電流が回り込むのを防ぐことにある。
ところで、メモリセルアレイのワード線とビット線の交差部（クロスポイント）に２端子構造のメモリセルを各別に配置するクロスポイント型のメモリセルアレイに使用可能なメモリセルとしては、メモリセルアレイが２次元構造か３次元構造かに拘わりなく、上記ダイオード付きのアンチヒューズ以外にも、種々の不揮発性のメモリセルが想定される。例えば、下記の非特許文献２及び非特許文献３に開示されている電気的ストレスによって抵抗変化するＰｒＣａＭｎＯ、ＮｉＯ等の遷移金属酸化物、或いは、非特許文献４に開示されている電流による熱ストレスにより相変化するＧｅＳｅＴｅ等の相変化材料からなるメモリセル、或いは、上記各記憶素子材料とダイオードの直列接続したメモリセルが考えられる。
Ｆｅｎｇ Ｌｉ他、"Ｅｖａｌｕａｔｉｏｎ ｏｆ ＳｉＯ２Ａｎｔｉｆｕｓｅ ｉｎ ａ ３Ｄ−ＯＴＰ Ｍｅｍｏｒｙ" 、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｖｏｌ．４ Ｎｏ．３ （２００４） ｐｐ．４１６−４２１ Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月 Ｉ．Ｇ．Ｂｅａｋ他、"Ｈｉｇｈｌｙ ｓｃａｌａｂｌｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｕｓｉｎｇ ｓｉｍｐｌｅ ｂｉｎａｒｙ ｏｘｉｄｅ ｄｒｉｖｅｎ ｂｙ ａｓｙｍｍｅｔｒｉｃ ｕｎｉｐｏｌａｒ ｖｏｌｔａｇｅ ｐｕｌｓｅｓ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．５８７−５９０、２００４年１２月 Ｓ．Ｊ．Ａｈｎ他、"Ｈｉｇｈｌｙ ｍａｎｕｆａｃｔｕｒａｂｌｅ ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｏｆ ６４Ｍｂ ａｎｄ ｂｅｙｏｎｄ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．９０７−９１０、２００４年１２月
しかし、上記のような３次元半導体記憶装置を実現するときには、メモリセルアレイの形成とワード線やビット線等の配線層の形成を交互に繰り返すため、配線層には、熱に対して安定な多結晶シリコンまたは高融点金属材料が一般に用いられる。上記配線材料は、アルミニウムや銅に比べて抵抗が高いため、書き込み電流と配線抵抗によるＩＲドロップ（電圧降下または電圧上昇）の影響によりワード線及びビット線を選択する選択回路に近い側と遠い側では、メモリセルに掛かる電圧レベルが異なり、書き込み後の抵抗値のバラツキが大きくなるという問題がある。また、メモリセルアレイが２次元構造であっても、書き込み電流が大きい場合は、同様の問題が生じる。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、クロスポイント型のメモリセルアレイのワード線やビット線上のＩＲドロップに起因するメモリ特性の劣化を抑制可能な不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してなるメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択し、前記選択ワード線と選択されなかった非選択ワード線に、選択ワード線電圧と非選択ワード線電圧を各別に印加するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択し、前記選択ビット線と選択されなかった非選択ビット線に、選択ビット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路と、前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各電圧変動を個別に抑制する電圧制御回路と、を備え、前記複数のワード線と前記複数のビット線の少なくとも何れか一方が、前記ワード線選択回路または前記ビット線選択回路と接続する駆動点から最遠点、または、前記駆動点と前記最遠点の間に位置する電圧制御点において、前記電圧制御回路と接続し、前記電圧制御回路が前記複数のワード線の各電圧変動を個別に抑制する場合、前記複数のワード線の各電圧変動を個別に抑制する前記電圧制御回路が、前記ワード線選択回路が前記選択ワード線と前記非選択ワード線を切り替える動作中において前記複数のワード線の電圧変動を抑制しないように非活性化され、前記電圧制御回路が前記複数のビット線の各電圧変動を個別に抑制する場合、前記複数のビット線の各電圧変動を個別に抑制する前記電圧制御回路が、前記ビット線選択回路が前記選択ビット線と前記非選択ビット線を切り替える動作中において前記複数のビット線の電圧変動を抑制しないように非活性化されることを第１の特徴とする。
上記第１の特徴の不揮発性半導体記憶装置によれば、電圧制御回路が接続されたワード線またはビット線において、ワード線選択回路またはビット線選択回路によって駆動される駆動点から離間した電圧制御点での電圧変動が電圧制御回路によって抑制されるため、駆動点とメモリ動作の対象となる選択メモリセルの間の配線抵抗を流れる電流に起因する電圧降下または電圧上昇が抑制され、当該電圧降下または電圧上昇に起因するメモリ特性の劣化を抑制できる。
例えば、メモリセルが、可変抵抗素子の両端に電気的ストレスが印加され可変抵抗素子の電気抵抗が変化することにより情報を書き込み可能に構成されている場合に、選択メモリセルを流れる書き込み電流と配線抵抗に起因する電圧降下または電圧上昇によって、ワード線またはビット線上の選択メモリセルの位置によって選択メモリセルに印加される電圧が変動するが、電圧制御回路によって当該電圧変動が抑制され、選択メモリセルの配置場所に依存する書き込み後の抵抗値（メモリ特性）のバラツキを抑制することが可能となる。これにより、書き込み後のメモリ特性のバラツキが抑制される結果、高精度な読み出し動作が可能となる。
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各一端側に、前記ワード線選択回路または前記ビット線選択回路が接続し、各他端側に前記電圧制御回路が接続していることを第２の特徴とする。
上記第２の特徴の不揮発性半導体記憶装置によれば、駆動点とメモリ動作の対象となる選択メモリセルの間の配線抵抗を流れる電流に起因する電圧降下または電圧上昇が、選択メモリセルがワード線またはビット線上の最遠点に位置する場合に最大となるところ、当該最遠点に電圧制御回路が接続されているため、電圧変動の抑制効果が最大限に発揮され、上記第１の特徴の不揮発性半導体記憶装置の効果が最大限に奏し得ることになる。
上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、所定の制御基準電圧に対する前記電圧制御点における正方向または負方向の電圧変動を抑制するダイオード回路を備えて構成されていることを第３の特徴とする。
上記第３の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、前記ダイオード回路とＭＯＳＦＥＴの直列回路、及び、インバータ回路で構成され、前記直列回路が、前記電圧制御点と所定の電圧供給線の間に接続され、前記インバータ回路の入力端子が、前記ＭＯＳＦＥＴのドレイン電極とソース電極の内の前記電圧制御点側の電極に接続し、前記インバータ回路の出力端子が、前記ＭＯＳＦＥＴのゲート電極に接続することを第４の特徴とする。
上記第３または第４の特徴の不揮発性半導体記憶装置は、更に、前記ダイオード回路が、ＰＮ接合型のダイオード素子を備えて構成されていることを第５の特徴とする。
上記第３または第４の特徴の不揮発性半導体記憶装置は、更に、前記ダイオード回路が、ドレインとゲートが相互に接続したＭＯＳＦＥＴを備えて構成されていることを第６の特徴とする。
上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、前記電圧制御点にドレインが接続し所定の電圧供給線にソースが接続するＭＯＳＦＥＴと、前記電圧制御点に入力端子が接続し前記ＭＯＳＦＥＴのゲートに出力端子が接続するインバータ回路とで構成されていることを第７の特徴とする。
上記第３乃至第７の特徴の不揮発性半導体記憶装置によれば、上記第１の特徴の不揮発性半導体記憶装置の効果を奏する電圧制御回路を具体的に実現できる。特に、電圧制御回路をダイオード回路で実現する場合は、ダイオード回路がオンする両端電圧を調整することで、電圧変動が大きい場合だけを選択的に抑制することができる。これにより、特定のメモリ動作において小さな電圧変動を強制的に抑制しないことが望ましい状況において、当該不都合を回避できる。また、ＭＯＳＦＥＴとそのゲートに出力端子が接続するインバータ回路を備えることで、インバータ回路の入力端子の電圧レベルに応じて電圧制御回路のオンオフを制御できるため、選択ワード線或いは選択ビット線に印加される電圧がメモリセル動作の種類によって異なる場合に、特定のメモリ動作における選択ワード線或いは選択ビット線における電圧変動のみを選択的に抑制することができる。
上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成され、書き込み動作時に、書き込み対象の前記メモリセルに接続する前記選択ワード線と前記選択ビット線の間に所定の書き込み電圧が印加された状態において、前記選択ワード線と前記選択ビット線の内の高電圧側に前記電圧制御回路が接続している場合は、当該電圧制御回路が、前記電圧制御点の低電圧方向への電圧変動を抑制し、前記選択ワード線と前記選択ビット線の内の低電圧側に前記電圧制御回路が接続している場合は、当該電圧制御回路が、前記電圧制御点の高電圧方向への電圧変動を抑制することを第８の特徴とする。
上記第８の特徴の不揮発性半導体記憶装置によれば、選択メモリセルを流れる書き込み電流と配線抵抗に起因する電圧降下または電圧上昇によって、ワード線またはビット線上の選択メモリセルの位置によって選択メモリセルに印加される電圧が変動するが、電圧制御回路によって当該電圧変動が具体的に抑制され、選択メモリセルの配置場所に依存する書き込み後の抵抗値（メモリ特性）のバラツキを抑制することが可能となる。これにより、書き込み後のメモリ特性のバラツキが抑制される結果、高精度な読み出し動作が可能となる。
上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成され、前記電圧制御回路が、前記メモリセルの読み出し動作時には活性化されないことを第９の特徴とする。
上記第９の特徴の不揮発性半導体記憶装置によれば、読み出し動作時において、読み出し対象の選択メモリセルを流れる読み出し電流に、電圧変動制御時に電圧制御回路を流れる電流が重畳して、高精度な読み出し動作を阻害するのを防止できる。
上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、前記非選択ワード線または前記非選択ビット線に対しては、個々に印加される電圧の変動を抑制しないように構成されていることを第１０の特徴とする。
上記第１０の特徴の不揮発性半導体記憶装置によれば、電圧制御回路が選択ワード線または選択ビット線に印加される選択ワード線電圧または選択ビット線電圧の変動を抑制するように構成されている場合、非選択ワード線または非選択ビット線に印加される非選択ワード線電圧または非選択ビット線電圧を、選択ワード線電圧または選択ビット線電圧からの変動であると誤判断するのを防止でき、非選択ワード線または非選択ビット線に、非選択ワード線電圧または非選択ビット線電圧が適正に印加されるのを維持でき、適正なメモリ動作を確保できる。
上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記複数のワード線と前記複数のビット線の少なくとも何れか一方が、高融点金属材料、多結晶シリコン、または、高融点金属材料と多結晶シリコンの化合物で形成されていることを第１１の特徴とする。
上記第１１の特徴の不揮発性半導体記憶装置によれば、高融点金属材料、多結晶シリコン、または、高融点金属材料と多結晶シリコンの化合物等をワード線或いはビット線に使用すると、アルミニウムや銅等の低抵抗の金属材料を使用する場合と比較して配線抵抗が高抵抗化して、当該配線抵抗に起因する電圧降下または電圧上昇が電圧制御回路によって効果的に抑制されるため、高抵抗配線材料の使用によるメモリ特性の劣化を抑制することが可能となる。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。
図１に、本発明装置１０の一実施形態におけるブロック構成を示す。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１４、ビット線デコーダ（ビット線選択回路に相当）１５、第１電圧制御回路（電圧制御回路に相当）１６、第２電圧制御回路（電圧制御回路に相当）１７、読み出し回路１８、制御回路１９、及び、電圧スイッチ回路２０を備えて構成される。
メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１２から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１３を通り、外部装置に出力される。
更に詳細には、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。尚、本実施形態におけるメモリセルとしては、可変抵抗素子の両端に電気的ストレス（書き込み電圧）が印加されることで、可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。
ワード線デコーダ１４は、アドレス線１２に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。
ビット線デコーダ１５は、アドレス線１２に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。
第１電圧制御回路１６は、各ワード線のワード線デコーダ１４で駆動される駆動点とは反対側の最遠点に接続し、当該最遠点を電圧制御点として、電圧制御点における電圧がワード線デコーダ１４によって選択ワード線の駆動点に印加された選択ワード線電圧（制御基準電圧に相当）から変動するのを抑制する。また、第２電圧制御回路１７は、各ビット線のビット線デコーダ１５で駆動される駆動点とは反対側の最遠点に接続し、当該最遠点を電圧制御点として、電圧制御点における電圧がビット線デコーダ１５によって選択ビット線の駆動点に印加された選択ビット線電圧（制御基準電圧に相当）から変動するのを抑制する。
より具体的には、第１電圧制御回路１６と第２電圧制御回路１７は、書き込み及び消去動作時における上記電圧変動を積極的に抑制するもので、選択ワード線及び選択ビット線における電圧変動の向きは、書き込み及び消去動作時における選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、及び、非選択ビット線電圧の各電圧レベルの相対関係に依存して決まる。従って、第１電圧制御回路１６と第２電圧制御回路１７の具体的な回路構成は、その抑制すべき電圧変動の向きによって異なるため、印加電圧条件の説明と合わせて後述する。
制御回路１９は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路１９は、アドレス線１２から入力されたアドレス信号、データ線１３から入力されたデータ入力（書き込み動作時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１４、ビット線デコーダ１５を制御して、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１９は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路２０は、メモリセルアレイ１１の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１４及びビット線デコーダ１５に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖｒは読み出し用の電圧である。
データの読み出しは、メモリセルアレイ１１からビット線デコーダ１５、読み出し回路１８を通って行われる。読み出し回路１８は、データの状態を判定し、その結果を制御回路１９に送り、データ線１３へ出力する。
図２に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルＭが挟持されている。図３に、ビット線ＢＬの延伸方向に平行な垂直断面でのメモリセルの断面図を示す。メモリセルＭとして、例えば、非特許文献１に示したダイオードとアンチヒューズを直列に接続したメモリセル、非特許文献２及び非特許文献３に示す電気的ストレスによって抵抗変化するＰｒＣａＭｎＯ、ＮｉＯ等の遷移金属酸化物、または、非特許文献４に示す電流による熱ストレスにより相変化するＧｅＳｅＴｅ等の相変化材料或いは当該材料とダイオードの直列回路からなるメモリセル等が想定される。
また、図２において、ワード線ＷＬ０〜３及びビット線ＢＬ０〜３は、メモリセルアレイ１１を多層化することを考えた場合、アルミや銅よりも融点の高いタングステンや白金等の高融点金属またはポリシリコン等を用いるのが好ましい。以降、ビット線ＢＬ０〜３及びワード線ＷＬ０〜３に白金を用い、メモリセルＭをＰｒＣａＭｎＯで形成される可変抵抗体を単体で使用して構成する場合について説明する。
次に、本実施形態におけるクロスポイント型メモリセルアレイの各メモリ動作時の電圧印加条件を４行×４列のメモリセルアレイを例に説明する。以下の説明では、メモリ動作対象の選択メモリセルをメモリセルＭ２２とする。
書き込み動作時の電圧印加条件は、図４に示すように、選択ビット線ＢＬ２に書き込み電圧Ｖｐｐ、非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３に書き込み電圧Ｖｐｐの２分の１の書き込み抑止電圧Ｖｐｐ／２、選択ワード線ＷＬ２に接地電圧Ｖｓｓ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に上記書き込み抑止電圧Ｖｐｐ／２を、夫々印加する。その結果、選択メモリセルＭ２２の両端には書き込み電圧Ｖｐｐが、選択ビット線ＢＬ２及び選択ワード線ＷＬ２に接続する非選択メモリセル（以下、適宜「半非選択メモリセル」と称す）には、書き込み抑止電圧Ｖｐｐ／２が夫々印加され、その他の非選択メモリセル（以下、適宜「完全非選択メモリセル」と称す）には、電圧が印加されない。ここで、メモリセルの書き込みに必要な書き込み電圧（絶対値）の下限値を書き込み抑止電圧Ｖｐｐ／２（絶対値）より高くなるように設定することで、半非選択メモリセルの書き込みを抑止できる。
消去動作時の電圧印加条件は、図５に示すように、選択ビット線ＢＬ２に接地電圧Ｖｓｓ、非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３に消去電圧Ｖｐｐの２分の１の消去抑止電圧Ｖｐｐ／２、選択ワード線ＷＬ２に消去電圧Ｖｐｐ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に上記消去抑止電圧Ｖｐｐ／２を、夫々印加する。その結果、選択メモリセルＭ２２の両端には消去電圧Ｖｐｐが、半非選択メモリセルには消去抑止電圧Ｖｐｐ／２が夫々、書き込み動作時とは逆極性で印加され、完全非選択メモリセルには、電圧が印加されない。ここで、メモリセルの消去に必要な消去電圧（絶対値）の下限値を消去抑止電圧Ｖｐｐ／２（絶対値）より高くなるように設定することで、半非選択メモリセルの消去を抑止できる。
読み出し動作時の電圧印加条件は、図６に示すように、全てのビット線ＢＬ０〜３に読み出し電圧Ｖｒ、選択ワード線ＷＬ２に接地電圧Ｖｓｓ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に読み出し電圧Ｖｒを夫々印加する。各ビット線ＢＬ０〜３には、選択ワード線ＷＬ２上の各メモリセルに対応する読み出し電流が、ワード線単位で夫々流れるので、選択ビット線ＢＬ２の読み出し電流を選択的に検出することで、選択メモリセルＭ２２のデータが読み出せる。尚、選択ワード線ＷＬ２上の各メモリセルには読み出し電圧Ｖｒが印加されるが、当該電圧で不要な書き込み動作や消去動作が生じないように、読み出し電圧Ｖｒ（絶対値）は書き込み抑止電圧Ｖｐｐ／２以下に設定する。
図７に、選択ワード線ＷＬ２と各ビット線ＢＬ０〜３との接続関係を、選択ワード線ＷＬ２を配線抵抗ＲＷ２０〜ＲＷ２４の分布定数回路として表した等価回路図を用いて模式的に示す。選択ワード線ＷＬ２の一方端（図中右側）の駆動点Ｄ１でワード線デコーダ１４と接続し、他方端（図中左側）の電圧制御点Ｃ１で第１電圧制御回路１６と接続している。各ビット線ＢＬ０〜３は、夫々メモリセルＭ２０〜Ｍ２３を介して選択ワード線ＷＬ２と接続している。
図４に示す書き込み動作時の電圧印加条件において、選択メモリセルＭ２２には書き込み電圧Ｖｐｐ、半非選択Ｍ２０、Ｍ２１、Ｍ２３には夫々書き込み抑止電圧Ｖｐｐ／２が印加され、選択メモリセルＭ２２には書き込み電流Ｉｗ、半非選択Ｍ２０、Ｍ２１、Ｍ２３には夫々の抵抗値に応じたメモリセル電流Ｉｂ０、Ｉｂ１、Ｉｂ３が、選択ワード線ＷＬ２を介して駆動点Ｄ１に向けて流れる。
このとき、第１電圧制御回路１６が非活性状態にあると、各メモリセルＭ２０〜Ｍ２３の選択ワード線ＷＬ２側の各端部に印加されるワード線電圧は、各端部間のワード線の配線抵抗を流れる電流によって、駆動点Ｄ１から遠ざかる程に上昇して、相互に異なる電圧となる。従って、どのメモリセルＭ２０〜Ｍ２３を選択するかによって、選択メモリセルの両端に印加される書き込み電圧に誤差が生じる。ワード線の配線抵抗がメモリセルの抵抗に比べて十分小さい場合には、問題ないが、メモリセルの抵抗値が配線抵抗と同等若しくは無視できないレベルにある場合、書き込み電圧に誤差の影響が顕著となり、書き込み後の抵抗値にバラツキが生じる。この現象は、ワード線の配線抵抗が大きい場合、或いは、書き込み電流が大きい場合に問題になる。
そこで、書き込み動作時においては、選択ワード線ＷＬ２に接続する第１電圧制御回路１６が、電圧制御点Ｃ１の電圧レベルの上昇に自動的に反応して活性化し、電圧制御点Ｃ１の電圧レベルを駆動点Ｄ１の電圧レベル（Ｖｓｓ）と同電圧レベルに向けて引き下げるように作動する構成とすることで、上記問題を解消或いは緩和できる。
図８（Ａ）及び（Ｂ）に、選択ワード線に１２８個のメモリセルが接続する場合、つまり、ビット線が１２８本の場合における、第１電圧制御回路１６を設けた場合（Ａ）と、設けない場合（Ｂ）の選択ワード線の電圧レベルの回路シミュレーション結果を示す。第１電圧制御回路１６を設けた場合（Ａ）と設けない場合（Ｂ）で、選択メモリセルの位置を駆動点Ｄ１側と電圧制御点Ｃ１側と選択ワード線の中央とした３通りで比較している。シミュレーションのモデルとして、ワード線の配線抵抗を１Ω、選択メモリセルの抵抗値を１ｋΩ、半非選択メモリセルの抵抗値を２０ｋΩ、書き込み電圧Ｖｐｐを５Ｖと想定し、ワード線デコーダ１４と第１電圧制御回路１６の接地電圧Ｖｓｓ側への電流駆動能力を等しく設定した。
図８の各横軸の数字は、電圧制御点Ｃ１側から数えたメモリセルの順番で、右側ほど駆動点Ｄ１に近づく。図８の各縦軸は、各メモリセルと選択ワード線との接続点における選択ワード線の電圧レベルを示しており、駆動点Ｄ１から遠いメモリセル（右側）ほど、電圧上昇が大きいことが分かる。第１電圧制御回路１６を設けた場合（Ａ）と設けない場合（Ｂ）の各場合における、選択メモリセルの位置が駆動点Ｄ１側と電圧制御点Ｃ１側と選択ワード線の中央にある場合の各電圧レベルを図９の表に示す。図８及び図９より、選択メモリセルの位置が駆動点Ｄ１側と電圧制御点Ｃ１側の両端にある場合の電圧レベル差が、第１電圧制御回路１６を設けない場合（Ｂ）では、０．３７Ｖであるのに対し、第１電圧制御回路１６を設けることで（Ａ）で０．１９Ｖと、大幅に減少していることが分かる。
選択ワード線の電圧上昇を抑制するための第１電圧制御回路１６の回路構成例としては、例えば、図１０（Ａ）〜（Ｃ）に示すような回路構成が利用できる。
図１０（Ａ）及び（Ｂ）の回路例では、第１電圧制御回路１６は、電圧制御点Ｃ１と接地電圧Ｖｓｓの間に、ダイオード回路３０、３１とＮ型ＭＯＳトランジスタ３２が直列に接続され、インバータ３３の入力が電圧制御点Ｃ１に、インバータ３３の出力がＭＯＳトランジスタ３２のゲートに夫々接続して構成される。図１０（Ａ）では、ダイオード回路３０は、ドレインとゲートが相互に接続したＮ型ＭＯＳトランジスタで構成され、図１０（Ｂ）では、ダイオード回路３１は、ＰＮ接合型のダイオード素子で構成されている。また、図１０（Ｃ）の回路例では、第１電圧制御回路１６は、電圧制御点Ｃ１と接地電圧Ｖｓｓに、Ｎ型ＭＯＳトランジスタ３２のドレインとソースが夫々接続し、インバータ３３の入力が電圧制御点Ｃ１に、インバータ３３の出力がＭＯＳトランジスタ３２のゲートに夫々接続して構成される。
電圧制御点Ｃ１における電圧上昇検知レベルの下限値は、図１０（Ａ）及び（Ｂ）の回路例では、接地電圧Ｖｓｓより高く設定され、接地電圧Ｖｓｓと電圧制御点Ｃ１の間に挿入されたダイオード回路３０、３１がオンする両端電圧（ターンオン閾値電圧）で調整でき、図１０（Ｃ）の回路例では、接地電圧Ｖｓｓとなる。また、電圧制御点Ｃ１における電圧上昇検知レベルの上限値は、インバータ３３の入力反転レベルで調整でき、非選択ワード線に印加される書き込み抑止電圧Ｖｐｐ／２より低く設定される。もし、電圧上昇検知レベルの上限値が設定されないか、或いは、書き込み抑止電圧Ｖｐｐ／２以上であるとすれば、非選択ワード線に接続する第１電圧制御回路１６が、非選択ワード線電圧Ｖｐｐ／２に自動的に反応して活性化し、非選択ワード線電圧Ｖｐｐ／２の電圧レベルを不用意に引き下げて、選択ビット線に接続する半非選択メモリセルの両端に書き込み抑止電圧Ｖｐｐ／２以上の電圧が印加されて誤書き込みされる虞が生じる。そのため、本実施形態では、インバータ３３の入力反転レベルの調整により、電圧制御点Ｃ１における電圧上昇検知レベルの上限値を書き込み抑止電圧Ｖｐｐ／２より低く設定している。
図１１に、選択ビット線ＢＬ２と各ワード線ＷＬ０〜３との接続関係を、選択ビット線ＢＬ２を配線抵抗ＲＢ２０〜ＲＢ２４の分布定数回路として表した等価回路図を用いて模式的に示す。選択ビット線ＢＬ２の一方端（図中右側）の駆動点Ｄ２でビット線デコーダ１５と接続し、他方端（図中左側）の電圧制御点Ｃ２で第２電圧制御回路１７と接続している。各ワード線ＷＬ０〜３は、夫々メモリセルＭ０２〜Ｍ３２を介して選択ビット線ＢＬ２と接続している。
図４に示す書き込み動作時の電圧印加条件において、選択メモリセルＭ２２には書き込み電圧Ｖｐｐ、半非選択Ｍ０２、Ｍ１２、Ｍ３２には夫々書き込み抑止電圧Ｖｐｐ／２が印加され、選択メモリセルＭ２２には書き込み電流Ｉｗ、半非選択Ｍ０２、Ｍ１２、Ｍ３２には夫々の抵抗値に応じたメモリセル電流Ｉｗ０、Ｉｗ１、Ｉｗ３が、選択ビット線ＢＬ２を介して駆動点Ｄ２から流れる。
このとき、第２電圧制御回路１７が非活性状態にあると、各メモリセルＭ０２〜Ｍ３２の選択ビット線ＢＬ２側の各端部に印加されるビット線電圧は、各端部間のビット線の配線抵抗を流れる電流によって、駆動点Ｄ２から遠ざかる程に低下して、相互に異なる電圧となる。従って、どのメモリセルＭ０２〜Ｍ３２を選択するかによって、選択メモリセルの両端に印加される書き込み電圧に誤差が生じる。ビット線の配線抵抗がメモリセルの抵抗に比べて十分小さい場合には、問題ないが、メモリセルの抵抗値が配線抵抗と同等若しくは無視できないレベルにある場合、書き込み電圧に誤差の影響が顕著となり、書き込み後の抵抗値にバラツキが生じる。この現象は、ビット線の配線抵抗が大きい場合、或いは、書き込み電流が大きい場合に問題になる。
そこで、書き込み動作時においては、選択ビット線ＢＬ２に接続する第２電圧制御回路１７が、電圧制御点Ｃ２の電圧レベルの低下に自動的に反応して活性化し、電圧制御点Ｃ２の電圧レベルを駆動点Ｄ２の電圧レベル（Ｖｐｐ）と同電圧レベルに向けて引き上げるように作動する構成とすることで、上記問題を解消或いは緩和できる。
選択ビット線の電圧低下を抑制するための第２電圧制御回路１７の回路構成例としては、例えば、図１２（Ａ）〜（Ｃ）に示すような回路構成が利用できる。
図１２（Ａ）及び（Ｂ）の回路例では、第２電圧制御回路１７は、電圧制御点Ｃ２と書き込み電圧Ｖｐｐの間に、ダイオード回路４０、４１とＰ型ＭＯＳトランジスタ４２が直列に接続され、インバータ４３の入力が電圧制御点Ｃ２に、インバータ４３の出力がＭＯＳトランジスタ４２のゲートに夫々接続して構成される。図１２（Ａ）では、ダイオード回路４０は、ドレインとゲートが相互に接続したＰ型ＭＯＳトランジスタで構成され、図１２（Ｂ）では、ダイオード回路４１は、ＰＮ接合型のダイオード素子で構成されている。また、図１２（Ｃ）の回路例では、第２電圧制御回路１７は、電圧制御点Ｃ２と書き込み電圧Ｖｐｐに、Ｐ型ＭＯＳトランジスタ４２のドレインとソースが夫々接続し、インバータ４３の入力が電圧制御点Ｃ２に、インバータ４３の出力がＭＯＳトランジスタ４２のゲートに夫々接続して構成される。
電圧制御点Ｃ２における電圧低下検知レベルの上限値は、図１２（Ａ）及び（Ｂ）の回路例では、書き込み電圧Ｖｐｐより低く設定され、書き込み電圧Ｖｐｐと電圧制御点Ｃ２の間に挿入されたダイオード回路４０、４１がオンする両端電圧（ターンオン閾値電圧）で調整でき、図１２（Ｃ）の回路例では、書き込み電圧Ｖｐｐとなる。また、電圧制御点Ｃ２における電圧低下検知レベルの下限値は、インバータ４３の入力反転レベルで調整でき、非選択ビット線に印加される書き込み抑止電圧Ｖｐｐ／２より高く設定される。もし、電圧低下検知レベルの下限値が設定されないか、或いは、書き込み抑止電圧Ｖｐｐ／２以下であるとすれば、非選択ビット線に接続する第２電圧制御回路１７が、非選択ビット線電圧Ｖｐｐ／２に自動的に反応して活性化し、非選択ビット線電圧Ｖｐｐ／２の電圧レベルを不用意に引き上げて、選択ワード線に接続する半非選択メモリセルの両端に書き込み抑止電圧Ｖｐｐ／２以上の電圧が印加されて誤書き込みされる虞が生じる。そのため、本実施形態では、インバータ４３の入力反転レベルの調整により、電圧制御点Ｃ２における電圧低下検知レベルの下限値を書き込み抑止電圧Ｖｐｐ／２より高く設定している。
本実施形態では、図６に示すように、読み出し動作時にビット線の駆動点側（ビット線デコーダ１５側）から読み出し電流の検出を行うため、第２電圧制御回路１７が読み出し動作時において電圧制御点Ｃ２におけるビット線電圧の低下に反応して自動的に活性化すると、第２電圧制御回路１７側から読み出し電流の一部が供給されるため、ビット線デコーダ１５側で正しく読み出し電流の検出を行うことができなくなる。そこで、第２電圧制御回路１７は、読み出し動作時のビット線電圧Ｖｒでは反応しないように、インバータ４３の入力反転レベルを調整しておく。本実施形態では、読み出し電圧Ｖｒは書き込み抑止電圧Ｖｐｐ／２以下であるので、読み出し動作時に第２電圧制御回路１７が誤動作することはない。
尚、第２電圧制御回路１７の動作条件が、書き込み動作時と読み出し動作時で異なる場合は、インバータ４３の入力反転レベルが両動作時で等しくならないケースが考えられる。この場合、図１２（Ａ）及び（Ｂ）の回路例のダイオード回路４０、４１のターンオン閾値電圧を調整することで、読み出し時におけるビット線電圧の低下に第２電圧制御回路１７を反応させないようにすることが可能となる。
以上、書き込み動作時における第１電圧制御回路１６と第２電圧制御回路１７の回路動作及び回路構成を詳細に説明したが、本実施形態では、書き込み動作と消去動作では、ワード線とビット線の関係が逆転するだけであるので、第１電圧制御回路１６と第２電圧制御回路１７で夫々採用した回路構成は、他方においてもそのまま利用可能である。
次に、本発明装置の別実施形態について説明する。
〈１〉上記実施形態では、メモリセルとしてＰｒＣａＭｎＯで形成される可変抵抗体を単体で使用して構成する場合を想定し、書き込み電流と消去電流の向きが反転する場合を例に説明したが、メモリセルが、ダイオード付きのアンチヒューズ等の書き込みが１回だけ共用され消去動作を伴わない場合や、書き込み電圧と消去電圧の印加極性が同じ場合には、第１電圧制御回路１６と第２電圧制御回路１７の回路構成は、書き込み動作時のみを考慮すればよい。
また、メモリセルが書き込みと消去の両方が可能な場合であっても、書き込み動作時と消去動作時の間で、発生する電圧変動に差がある場合は、電圧変動の大きい方だけを抑制するように、第１電圧制御回路１６と第２電圧制御回路１７の回路構成を特化しても構わない。
更に、選択ワード線と選択ビット線の間で、発生する電圧変動に差がある場合は、電圧変動の大きい方だけを抑制するように、第１電圧制御回路１６と第２電圧制御回路１７の何れか一方だけを設けるようにしても構わない。
〈２〉上記実施形態では、第１電圧制御回路１６は、各ワード線のワード線デコーダ１４で駆動される駆動点とは反対側の最遠点に接続し、当該最遠点を電圧制御点とし、また、第２電圧制御回路１７は、各ビット線のビット線デコーダ１５で駆動される駆動点とは反対側の最遠点に接続し、当該最遠点を電圧制御点としたが、第１電圧制御回路１６及び第２電圧制御回路１７の各ワード線及び各ビット線との接続点は、上記実施形態に限定されるものではない。
図１３に、第１電圧制御回路１６の設置位置（電圧制御点の位置）と、選択メモリセル位置でのワード線電圧の電圧変動における最大値と最小値の電圧差との関係を示す。当該電圧差は、電圧制御点の位置を固定させた状態で、選択メモリセルの位置を変化させた場合の各選択メモリセル位置におけるワード線電圧の最大値と最小値に基づいて導出されている。尚、図１３に示す回路シミュレーション結果は、図８の回路シミュレーションと同様の条件を用いた。つまり、選択ワード線に１２８個のメモリセルが接続する場合を想定し、ワード線の配線抵抗を１Ω、選択メモリセルの抵抗値を１ｋΩ、半非選択メモリセルの抵抗値を２０ｋΩ、書き込み電圧Ｖｐｐを５Ｖと想定し、ワード線デコーダ１４と第１電圧制御回路１６の接地電圧Ｖｓｓ側への電流駆動能力を等しく設定した。
図１３に示すように、第１電圧制御回路１６及び第２電圧制御回路１７の各ワード線及び各ビット線との接続点は、ワード線デコーダ１４及びビット線デコーダ１５から最遠点に設けるのが、ワード線電圧変化の電圧変化幅が最小であり最も効果的であるが、夫々各最遠点よりワード線デコーダ１４及びビット線デコーダ１５寄りに設けても、ある程度、上記実施形態と同様の電圧変動抑制効果は期待できる。
また、ワード線デコーダ１４やビット線デコーダ１５が、ワード線とビット線の各両端に設けている場合は、第１電圧制御回路１６及び第２電圧制御回路１７の各ワード線及び各ビット線の中間点に設けるのが好ましい。
〈３〉上記実施形態では、第１電圧制御回路１６及び第２電圧制御回路１７の回路構成として、図１０（Ａ）〜（Ｃ）、及び、図１２（Ａ）〜（Ｃ）に示す回路を例示したが、当該回路構成に限定されるものではない。
例えば、図１０（Ａ）〜（Ｃ）に示す第１電圧制御回路１６の回路動作において、接地電圧Ｖｓｓを印加するノードの電圧は、電圧変動を抑制する期間のみ接地電圧Ｖｓｓが印加されれば良く、電圧変動を抑制する必要のない期間、例えば、ワード線の選択・非選択の切り替え途中では、書き込み抑止電圧Ｖｐｐ／２を印加するようにして、第１電圧制御回路１６を非活性化するのも好ましい。
同様に、図１２（Ａ）〜（Ｃ）に示す第２電圧制御回路１７の回路動作において、書き込み電圧Ｖｐｐを印加するノードの電圧は、電圧変動を抑制する期間のみ書き込み電圧Ｖｐｐが印加されれば良く、電圧変動を抑制する必要のない期間、例えば、ワード線の選択・非選択の切り替え途中では、書き込み抑止電圧Ｖｐｐ／２を印加するようにして、第２電圧制御回路１７を非活性化するのも好ましい。また、読み出し動作時には、当該ノード及びインバータ４３の電源電圧に読み出し電圧Ｖｒを印加するようにして、第２電圧制御回路１７を非活性化するのも好ましい。
また、上記実施形態では、第１電圧制御回路１６及び第２電圧制御回路１７は、夫々、ワード線電圧及びビット線電圧の変動に自動的に反応して活性化或いは非活性化する回路構成を例示したが、回路の活性化や非活性化は、外部から制御するようにしても構わない。例えば、メモリセルアレイが行方向及び列方向に複数のブロックに細分化され、各ブロックにローカルなワード線及びビット線が設けられ、メモリセルアレイ全体には、グローバルなワード線及びビット線が設けられ、ローカルなワード線及びビット線には、ブロックを選択するブロック選択トランジスタを介して、夫々の選択及び非選択ワード線電圧、選択及び非選択ビット線電圧が供給される階層的アレイ構造の場合には、図１０（Ａ）〜（Ｃ）、及び、図１２（Ａ）〜（Ｃ）に示す回路構成のインバータ３３、４３の入力には、夫々グローバルなワード線及びビット線が接続する構成にしても構わない。
〈４〉上記実施形態で例示した、各メモリ動作における電圧印加条件は一例であり、本発明の内容を限定するものではなく、適宜変更可能である。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する不揮発性半導体記憶装置に有効である。
本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構成例を示すブロック図 クロスポイント型のメモリセルアレイの部分的な構成を模式的に示す斜視図 図２に示すクロスポイント型メモリセルアレイにおけるメモリセルの垂直断面図 ４行×４列のクロスポイント型メモリセルアレイにおける書き込み動作時の電圧印加条件の一例を示す等価回路図 ４行×４列のクロスポイント型メモリセルアレイにおける消去動作時の電圧印加条件の一例を示す等価回路図 ４行×４列のクロスポイント型メモリセルアレイにおける読み出し動作時の電圧印加条件の一例を示す等価回路図 図４に示す４行×４列のクロスポイント型メモリセルアレイにおける選択ワード線ＷＬ２と各ビット線ＢＬ０〜３との接続関係を示す等価回路図 第１電圧制御回路を設けた場合（Ａ）と、設けない場合（Ｂ）の選択ワード線の電圧レベルのワード線上の位置依存性を示す特性図 第１電圧制御回路を設けた場合と設けない場合における、選択メモリセルの位置が駆動点側と電圧制御点側と選択ワード線の中央にある場合の各電圧レベルを比較する表 本発明に係る不揮発性半導体記憶装置の一実施形態における選択ワード線の電圧上昇を抑制するための第１電圧制御回路の回路構成例を示す回路図 図４に示す４行×４列のクロスポイント型メモリセルアレイにおける選択ビット線ＢＬ２と各ワード線ＷＬ０〜３との接続関係を示す等価回路図 本発明に係る不揮発性半導体記憶装置の一実施形態における選択ビット線の電圧低下を抑制するための第２電圧制御回路の回路構成例を示す回路図 第１電圧制御回路の設置位置（電圧制御点の位置）と選択メモリセル位置でのワード線電圧の電圧差との関係を示す特性図
符号の説明
１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルアレイ
１２： アドレス線
１３： データ線
１４： ワード線デコーダ（ワード線選択回路）
１５： ビット線デコーダ（ビット線選択回路に相当）
１６： 第１電圧制御回路（電圧制御回路）
１７： 第２電圧制御回路（電圧制御回路）
１８： 読み出し回路
１９： 制御回路
２０： 電圧スイッチ回路
２１： 制御信号線
３０、３１、４０、４１： ダイオード回路
３２： Ｎ型ＭＯＳトランジスタ
３３、４３： インバータ
４１： Ｐ型ＭＯＳトランジスタ
ＢＬ、ＢＬ０〜ＢＬ３： ビット線
Ｃ１、Ｃ２： 電圧制御点
Ｄ１、Ｄ２： 駆動点
Ｉｂ０、Ｉｂ１、Ｉｂ３： メモリセル電流
Ｉｗ： 書き込み電流
Ｉｗ０、Ｉｗ１、Ｉｗ３： メモリセル電流
Ｍ、Ｍ００〜Ｍ３３： メモリセル
ＲＷ２０〜ＲＷ２４： ワード線の配線抵抗
Ｖｃｃ： 供給電圧（電源電圧）
Ｖｐｐ： 書き込み電圧、消去電圧
Ｖｐｐ／２： 書き込み抑止電圧、消去抑止電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
ＷＬ、ＷＬ０〜ＷＬ３： ワード線

Claims (11)

  1. ２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してなるメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、
    前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択し、前記選択ワード線と選択されなかった非選択ワード線に、選択ワード線電圧と非選択ワード線電圧を各別に印加するワード線選択回路と、
    前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択し、前記選択ビット線と選択されなかった非選択ビット線に、選択ビット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路と、
    前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各電圧変動を個別に抑制する電圧制御回路と、を備え、
    前記複数のワード線と前記複数のビット線の少なくとも何れか一方が、前記ワード線選択回路または前記ビット線選択回路と接続する駆動点から最遠点、または、前記駆動点と前記最遠点の間に位置する電圧制御点において、前記電圧制御回路と接続し、
    前記電圧制御回路が前記複数のワード線の各電圧変動を個別に抑制する場合、前記複数のワード線の各電圧変動を個別に抑制する前記電圧制御回路が、前記ワード線選択回路が前記選択ワード線と前記非選択ワード線を切り替える動作中において前記複数のワード線の電圧変動を抑制しないように非活性化され、
    前記電圧制御回路が前記複数のビット線の各電圧変動を個別に抑制する場合、前記複数のビット線の各電圧変動を個別に抑制する前記電圧制御回路が、前記ビット線選択回路が前記選択ビット線と前記非選択ビット線を切り替える動作中において前記複数のビット線の電圧変動を抑制しないように非活性化されることを特徴とする不揮発性半導体記憶装置。
  2. 前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各一端側に、前記ワード線選択回路または前記ビット線選択回路が接続し、各他端側に前記電圧制御回路が接続していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記電圧制御回路が、所定の制御基準電圧に対する前記電圧制御点における正方向または負方向の電圧変動を抑制するダイオード回路を備えて構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記電圧制御回路が、前記ダイオード回路とＭＯＳＦＥＴの直列回路、及び、インバータ回路で構成され、
    前記直列回路が、前記電圧制御点と所定の電圧供給線の間に接続され、
    前記インバータ回路の入力端子が、前記ＭＯＳＦＥＴのドレイン電極とソース電極の内の前記電圧制御点側の電極に接続し、
    前記インバータ回路の出力端子が、前記ＭＯＳＦＥＴのゲート電極に接続することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記ダイオード回路が、ＰＮ接合型のダイオード素子を備えて構成されていることを特徴とする請求項３または４に記載の仮想接地型不揮発性半導体記憶装置。
  6. 前記ダイオード回路が、ドレインとゲートが相互に接続したＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項３または４に記載の仮想接地型不揮発性半導体記憶装置。
  7. 前記電圧制御回路が、前記電圧制御点にドレインが接続し所定の電圧供給線にソースが接続するＭＯＳＦＥＴと、前記電圧制御点に入力端子が接続し前記ＭＯＳＦＥＴのゲートに出力端子が接続するインバータ回路とで構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  8. 前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成され、
    書き込み動作時に、書き込み対象の前記メモリセルに接続する前記選択ワード線と前記選択ビット線の間に所定の書き込み電圧が印加された状態において、
    前記選択ワード線と前記選択ビット線の内の高電圧側に前記電圧制御回路が接続している場合は、当該電圧制御回路が、前記電圧制御点の低電圧方向への電圧変動を抑制し、
    前記選択ワード線と前記選択ビット線の内の低電圧側に前記電圧制御回路が接続している場合は、当該電圧制御回路が、前記電圧制御点の高電圧方向への電圧変動を抑制することを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
  9. 前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成され、
    前記電圧制御回路が、前記メモリセルの読み出し動作時には活性化されないことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
  10. 前記電圧制御回路が、前記非選択ワード線または前記非選択ビット線に対しては、個々に印加される電圧の変動を抑制しないように構成されていることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
  11. 前記複数のワード線と前記複数のビット線の少なくとも何れか一方が、高融点金属材料、多結晶シリコン、または、高融点金属材料と多結晶シリコンの化合物で形成されていることを特徴とする請求項１〜１０の何れか１項に記載の不揮発性半導体記憶装置。
JP2005362646A 2005-12-16 2005-12-16 不揮発性半導体記憶装置 Expired - Fee Related JP4054347B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2005362646A JP4054347B2 (ja) 2005-12-16 2005-12-16 不揮発性半導体記憶装置
DE602006019639T DE602006019639D1 (de) 2005-12-16 2006-11-01 Nichtflüchtige halbleiterspeicheranordnung
US12/084,556 US7688614B2 (en) 2005-12-16 2006-11-01 Nonvolatile semiconductor memory device
CN2006800468532A CN101331553B (zh) 2005-12-16 2006-11-01 非易失性半导体存储器件
PCT/JP2006/321817 WO2007069405A1 (ja) 2005-12-16 2006-11-01 不揮発性半導体記憶装置
EP06822746A EP1965391B1 (en) 2005-12-16 2006-11-01 Non-volatile semiconductor memory device
TW095145701A TW200739587A (en) 2005-12-16 2006-12-07 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005362646A JP4054347B2 (ja) 2005-12-16 2005-12-16 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2007164925A JP2007164925A (ja) 2007-06-28
JP4054347B2 true JP4054347B2 (ja) 2008-02-27

Family

ID=38162721

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005362646A Expired - Fee Related JP4054347B2 (ja) 2005-12-16 2005-12-16 不揮発性半導体記憶装置

Country Status (7)

Country Link
US (1) US7688614B2 (ja)
EP (1) EP1965391B1 (ja)
JP (1) JP4054347B2 (ja)
CN (1) CN101331553B (ja)
DE (1) DE602006019639D1 (ja)
TW (1) TW200739587A (ja)
WO (1) WO2007069405A1 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP5072564B2 (ja) 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
US8085571B2 (en) * 2008-01-09 2011-12-27 Eugene Robert Worley High density prom
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
JP2010009669A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7943515B2 (en) * 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
JP4606520B2 (ja) * 2009-03-25 2011-01-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US9646668B2 (en) 2009-04-08 2017-05-09 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) with enhanced write current
US8611145B2 (en) * 2010-04-07 2013-12-17 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) device with shared transistor and minimal written data disturbance
US8514637B2 (en) * 2009-07-13 2013-08-20 Seagate Technology Llc Systems and methods of cell selection in three-dimensional cross-point array memory devices
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8441853B2 (en) 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
US8526213B2 (en) * 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
JP5699666B2 (ja) * 2011-02-16 2015-04-15 日本電気株式会社 半導体装置
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8921962B2 (en) * 2011-04-19 2014-12-30 Virginia Commonwealth University Planar multiferroic/magnetostrictive nanostructures as memory elements, two-stage logic gates and four-state logic elements for information processing
US8699293B2 (en) * 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US9058857B2 (en) * 2011-10-10 2015-06-16 Micron Technology, Inc. Cross-point memory compensation
JP5726715B2 (ja) 2011-11-28 2015-06-03 株式会社東芝 半導体記憶装置
WO2013128854A1 (ja) * 2012-02-29 2013-09-06 パナソニック株式会社 不揮発性半導体記憶装置
US9196362B2 (en) 2013-04-05 2015-11-24 Sandisk 3D Llc Multiple layer forming scheme for vertical cross point reram
TWI596610B (zh) * 2013-10-04 2017-08-21 財團法人工業技術研究院 電阻式非揮發性記憶體及其操作方法
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
KR20160001152A (ko) 2014-06-26 2016-01-06 삼성전자주식회사 비휘발성 메모리 소자
US9311996B2 (en) * 2014-09-10 2016-04-12 Kabushiki Kaisha Toshiba Semiconductor storage device having resistance-change storage elements
KR102136846B1 (ko) 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9412449B2 (en) 2014-12-22 2016-08-09 Kabushiki Kaisha Toshiba Semiconductor storage device
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
JP6958363B2 (ja) * 2016-02-08 2021-11-02 ソニーグループ株式会社 メモリコントローラ、不揮発性メモリおよびメモリコントローラの制御方法
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR102429905B1 (ko) * 2018-01-08 2022-08-05 삼성전자주식회사 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
US11282567B2 (en) * 2019-08-20 2022-03-22 Micron Technology, Inc. Sequential SLC read optimization
US11281578B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Garbage collection in a memory sub-system during a low battery state
US11726869B2 (en) 2019-08-20 2023-08-15 Micron Technology, Inc. Performing error control operation on memory component for garbage collection
US11281392B2 (en) 2019-08-28 2022-03-22 Micron Technology, Inc. Garbage collection in a memory component using an adjusted parameter

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6479997A (en) 1987-09-22 1989-03-24 Fujitsu Ltd P-rom
JPH04113596A (ja) 1990-08-31 1992-04-15 Fujitsu Ltd 半導体記憶装置
JPH0660635A (ja) 1992-08-06 1994-03-04 Olympus Optical Co Ltd 強誘電体メモリ装置
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6151241A (en) 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
DE10032277A1 (de) 2000-07-03 2002-01-24 Infineon Technologies Ag MRAM-Anordnung
JP2002056666A (ja) 2000-08-10 2002-02-22 Canon Inc 磁性薄膜メモリ、記録方法および再生方法
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US6917539B2 (en) 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP2004273656A (ja) 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
DE602005009411D1 (de) 2004-01-29 2008-10-16 Sharp Kk Halbleiterspeichervorrichtung
DE102004006254A1 (de) * 2004-02-09 2005-09-01 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung
US7306547B2 (en) * 2004-09-03 2007-12-11 Stearns Kenneth W Torso exercise methods and apparatus
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4594878B2 (ja) 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20090097295A1 (en) 2009-04-16
TWI328230B (ja) 2010-08-01
JP2007164925A (ja) 2007-06-28
CN101331553A (zh) 2008-12-24
TW200739587A (en) 2007-10-16
CN101331553B (zh) 2012-07-18
EP1965391A4 (en) 2009-09-02
US7688614B2 (en) 2010-03-30
EP1965391B1 (en) 2011-01-12
WO2007069405A1 (ja) 2007-06-21
DE602006019639D1 (de) 2011-02-24
EP1965391A1 (en) 2008-09-03

Similar Documents

Publication Publication Date Title
JP4054347B2 (ja) 不揮発性半導体記憶装置
JP5396011B2 (ja) 相変化メモリ装置
US8385141B2 (en) Structure and method for biasing phase change memory array for reliable writing
US7835174B2 (en) Non-volatile memory device and method of reading data therefrom
US7345907B2 (en) Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
KR100827697B1 (ko) 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
JP4191211B2 (ja) 不揮発性メモリ及びその制御方法
JP5295991B2 (ja) 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
JP5622715B2 (ja) 半導体記憶装置
KR102697453B1 (ko) 메모리 장치 및 메모리 장치의 동작방법
TW200527656A (en) Semiconductor device
KR100781982B1 (ko) 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조
JP5542742B2 (ja) 半導体記憶装置
JP5209013B2 (ja) 不揮発性半導体記憶装置
JP4177818B2 (ja) 半導体記憶装置
JP2014010876A (ja) 半導体記憶装置
US10734075B2 (en) Semiconductor storage device and method of reading data therefrom
JP6972059B2 (ja) 抵抗変化型メモリ
KR100934852B1 (ko) 상 변화 메모리 장치
JP5665717B2 (ja) 不揮発性半導体記憶装置
KR100904737B1 (ko) 문턱전압 스위칭소자를 구비하는 반도체 메모리장치 및정보저장 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4054347

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees