JP4177818B2 - 半導体記憶装置 - Google Patents

Description

本発明は、メモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を同じ行選択線に接続し、同一列のメモリセルの夫々が、その他端側を同じ列選択線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。

近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内で行選択線（以下、「データ線」と称す。）と列選択線（以下、「ビット線」と称す。）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記特許文献１参照）。

下記の特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」では、データ線とビット線に夫々所定電圧を供給し、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルの抵抗状態を検出している。この特許文献１によれば、選択されたメモリセルを読み出しする時、選択されたデータ線に第１の電圧を印加し、選択及び非選択のビット線と非選択のデータ線とに第１の電圧より低い第２の電圧を印加して、選択されたメモリセルの抵抗状態つまり記憶状態を検知している。

図２４は、従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す。図２４のクロスポイントメモリでは、選択されたメモリセルを読み出す時、選択されたビット線に第３の電圧Ｖ２を印加し、選択及び非選択のデータ線と非選択のビット線とに第３の電圧Ｖ２より高い第４の電圧Ｖ１を印加して、選択されたメモリセルの抵抗状態を検知する。

図２４は、データ線Ｄ０とビット線Ｂ０とがクロスした個所のメモリセルの抵抗状態を読み出す場合に、選択データ線Ｄ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する場合を示している。

図２５は、データ線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗値を読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す。図２５では、上述の特許文献１における電圧設定と同じであり、選択されたメモリセルを読み出す時、選択されたデータ線に第１の電圧Ｖ１を印加し、選択及び非選択のビット線と非選択のデータ線とを第１の電圧Ｖ１より低い第２の電圧Ｖ２を印加して、選択されたメモリセルの抵抗状態を検知する。この場合には、ビット線Ｂ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する。

図２６は、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流Ｉ_ｌｅａｋ０、Ｉ_ｌｅａｋ１、・・・、Ｉ_ｌｅａｋｋの電流経路を示す。図中Ｍは、選択データ線での電流ＩＭを測定する電流計を仮想的に示している。図２６に示す読み出し状態では、ビット線とデータ線への印加電圧は、図２４に示した場合と同じ設定となっている。この場合には、メモリセルＭｄの読み出し電流Ｉｄは、以下の数１に示すようになる。尚、本明細書において演算記号Σ_{ｉ＝０〜ｋ}はｉ＝０〜ｋの範囲での算術和を表している。

（数１）
Ｉｄ＝ＩＭ−Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋｉ

また、図２７は、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉの電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉの方向を示す。尚、図２７に示す読み出し状態では、ビット線とデータ線への印加電圧は、図２４に示した場合と同じ設定となっている。この場合に、メモリセルＭｄ１の抵抗値が選択ビット線に接続したメモリセル内にて低い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ１の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ１の電圧が低くなる。

従って、メモリセルＭｄ１とデータ線Ｄ１との接点ｄ１Ａの電圧が他のデータ線電圧と比較して低いために、各ビット線からメモリセルＭｄ１に向かって流れるリーク電流が発生する。つまり、各ビット線からデータ線Ｄ１を通りメモリセルＭｄ１に向かってリーク電流（非選択メモリセルを経由する回り込み電流）Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉが発生する。この場合には、メモリセルＭｄ１の読み出し電流Ｉｄ１とデータ線Ｄ１における測定電流ＩＭ１の関係は、以下の数２に示すようになる。図２７中のＭ１は、電流ＩＭ１を測定する電流計を仮想的に示している。

（数２）
ＩＭ１＝Ｉｄ１−Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉ

また、メモリセルＭｄ２の抵抗値が、選択ビット線に接続したメモリセル内にて高い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ２の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ２の電圧は高くなる。

従って、メモリセルＭｄ２とデータ線Ｄ２との接点ｄ２Ａの電圧が他のデータ線電圧と比較して高いために、リーク電流（非選択メモリセルを経由する回り込み電流）Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉは、データ線Ｄ２から各ビット線の方向に流れる。つまり、データ線Ｄ２から各ビット線を通り各データ線に接続されたメモリセルＭｄｘに向かってリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉが発生することになる。この場合には、メモリセルＭｄ２の読み出し電流Ｉｄ２とデータ線Ｄ２における測定電流ＩＭ２の関係は、以下の数３に示すようになる。図２７中のＭ２は、電流ＩＭ２を測定する電流計を仮想的に示している。

（数３）
ＩＭ２＝Ｉｄ２＋Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉ

そもそも、読み出し対象の選択メモリセルの抵抗値に依存してリーク電流が生じる理由は、図２８に示すように、データ線とビット線に見かけ上の抵抗値が存在するためである。具体的には、見かけ上の抵抗値は、データ線を駆動するドライバとビット線を駆動するドライバの駆動時の抵抗値である。

具体的に、図２８に、図２４に示したデータ線とビット線の印加電圧と同じ印加電圧を設定した場合を示す。まず、データ線とビット線の電圧を設定するには、図２８に示すように、ドライバＡを必要とする。このドライバＡの駆動時において、オン抵抗（抵抗値をＲと仮定する）が存在する。メモリセルアレイ内の選択ビット線上のメモリセルの抵抗値、例えば、Ｒ１、Ｒ２、Ｒ３、Ｒ４の夫々が異なる場合には、データ線１〜４の各電圧Ｖｄｉ（ｉ＝１〜４）は以下の数４で表される。但し、各データ線の駆動電圧をＶ１，選択ビット線上の電圧を仮にＶ２’とする。

（数４）
Ｖｄｉ＝（Ｖ１−Ｖ２’）×Ｒｉ／（Ｒｉ＋Ｒ）

数４に示すように、Ｒｉが夫々異なれば、各データ線の電圧Ｖｄｉも同様に異なる結果となる。このため、選択ビット線上のメモリセルの抵抗値に依存して各データ線の電圧が変動し、リーク電流が発生する。

次に、図２９を参照して、メモリセルアレイをバンク単位でアクセス（選択）する場合について説明する。図２９に、メモリセルアレイが複数のバンクに分割して構成されている様子を示す。この場合、図２８を参照して説明したドライバのオン抵抗に加えて、バンク選択トランジスタＢＳｉのオン抵抗が追加される。このため、図２８に示す単一のメモリセルアレイ構成の場合より、更にデータ線の電圧変動が大きくなる。図２９中のメモリアレイ１０（バンク１）中のメモリセルが読み出される場合には、メモリセルアレイ１０（バンク１）を選択するトランジスタ列ＢＳ１（バンク選択トランジスタ列）内のトランジスタをオン状態にする必要がある。また、他のメモリセルアレイＭＲ０、ＭＲ２、ＭＲ３（バンク０、２、３）を非選択にするためには、バンク選択トランジスタ列ＢＳ０、ＢＳ２、ＢＳ３のトランジスタ全てをオフ状態にする必要がある。この様に、バンク選択トランジスタ列ＢＳ１内トランジスタをオン状態にすることによって、トランジスタのオン抵抗Ｒｂｓ１、Ｒｂｓ２、・・・、Ｒｂｓｘがデータ線上に存在することになる。従って、図２９に示す各バンク内のデータ線の電圧Ｖｄｉｊは、以下の数５で表される。ここで、ｉは同一バンク内のデータ線の順番、ｊはバンクの順番を表している。また、Ｒｉｊは、バンクｊ内の選択ビット線とｉ番目のデータ線と接続するメモリセルの抵抗値を示している。

（数５）
Ｖｄｉｊ＝（Ｖ１−Ｖ２’）×Ｒｉｊ／（Ｒｉｊ＋Ｒ＋Ｒｂｓｊ）

数５に示すように、数４に示すデータ線の電圧よりも更に大きく変動する結果となる。

図３０に、図２８のデータ線ドライバ兼増幅器回路の一例を示す。データ線ドライバ兼増幅器回路は、選択及び非選択のデータ線に所定の電圧（例えば電源電圧Ｖｃｃ）を印加する。このデータ線ドライバ兼増幅器回路中のＰチャネルＭＯＳＦＥＴ(以下、「ＰＭＯＳ」と略称する。)Ｐ０ はデータ線からメモリセルをアクセスするドライブ電流Ｉｘを供給する。アクセスされたメモリセルの抵抗値が大きい場合には、図３０中のデータ線ドライブ回路のＰＭＯＳ(Ｐ０)からメモリセルアレイに供給される電流が少なくなるために、当該ＰＭＯＳのゲート電圧は高くなる。また、アクセスされたメモリセルの抵抗値が小さい場合には、ＰＭＯＳ(Ｐ０)からメモリセルアレイに供給される電流が多くなるために、ＰＭＯＳ(Ｐ０) のゲート電圧は低くなる。このＰＭＯＳ(Ｐ０)のゲート電圧は、図３０中のデータ線電流増幅回路中のＰＭＯＳ(Ｐ１) と負荷トランジスタ(ＮチャネルＭＯＳＦＥＴ)によって増幅され、増幅された電圧Ｖ０が出力される。

図３１に、図２８のビット線ドライブ回路の一例を示す。このビット線ドライブ回路は、ＰＭＯＳで形成された負荷回路Ｐ０と２組のＣＭＯＳ転送ゲートで構成された列選択回路とを備える。列選択回路は、列アドレスデコーダ（コラムデコーダ）のデコード出力によってビット線が選択される場合は、図３１中の右側のＣＭＯＳ転送ゲートがオンし、ビット線に接地電圧Ｖｓｓを供給し、ビット線が非選択の場合には、図３１中の左側のＣＭＯＳ転送ゲートがオンし、電源電圧ＶｃｃからＰＭＯＳ（Ｐ０）の閾値電圧分が電圧降下した電圧を供給する。尚、ビット線が非選択の場合にビット線に供給される電圧は、データ線に供給する電圧と同一の電圧レベルとする。

特開２００２−８３６９号公報

上述のように、図２７中のデータ線Ｄ１での測定電流ＩＭ１は、数２に示すようになり、また、図２７中のデータ線Ｄ２での測定電流ＩＭ２は、数３に示すようになる。数２及び数３に示すように、従来のデータ線ドライバ兼増幅器回路及びビット線ドライバを用いて、読み出し時にデータ線及びビット線に夫々所定の電圧を印加した場合、読み出し対象の選択メモリセルの抵抗値に依存して、リーク電流の電流方向が変わるために、リーク電流値が大きい場合には、データ線上で測定された測定電流ＩＭ１及びＩＭ２からメモリセル読み出し電流Ｉｄ１及びＩｄ２を算出することが難しくなる。

上述のように、図２５に、上記特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」におけるデータ線とビット線への供給電圧の設定レベル及びその場合の電流経路を示した。更に、図３２において、図２５に示した電圧設定レベルを採用した場合において、選択メモリセルの抵抗値が高い場合のリーク電流の電流方向を示す。

図３２では、選択メモリセルの抵抗値が高い場合には、ビット線Ｂ０を流れるメモリセル電流Ｉｄ１とリーク電流Ｉ_ｌｅａｋ０、Ｉ_ｌｅａｋ１、・・・、Ｉ_ｌｅａｋｋの流れる方向が同じとなる。また、図２７に示すように、選択メモリセルの抵抗値が、低い場合には、ビット線Ｂ０を流れるメモリセル電流Ｉｄ２とリーク電流Ｉ_ｌｅａｋ００、Ｉ_ｌｅａｋ０１、・・・、Ｉ_ｌｅａｋ０ｋの流れる方向が逆になる。この場合には、リーク電流値によって測定電流ＩＭ１及びＩＭ２の値が大きく変化するために、正しくメモリセル電流Ｉｄ１及びＩｄ２を検出することができない。図３２及び図３３に示すように、図３１のデータ線とビット線への供給電圧の設定方法においても、図３２及び図３３に示すリーク電流と同様に、選択メモリセルの抵抗値に依存してリーク電流が逆流する問題が生じる。

本発明は、上記問題点に鑑みてなされたもので、読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流を低減し、読み出しマージンの向上を図ることを第１の目的とする。また、読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流の影響を考慮した読み出し回路により読み出しマージンの向上を図ることを第２の目的とする。

この目的を達成するための本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、前記列選択線の夫々に、読出し選択時に所定の第１電圧を供給し、読出し非選択時に前記第１電圧と異なる第２電圧を供給する列読出し電圧供給回路を備え、前記行選択線の夫々に、読出し時に前記第２電圧を供給する行読出し電圧供給回路を備え、読出し時において、選択された前記行選択線を流れる電流を、非選択の前記行選択線を流れる電流と分離して検知して、選択された前記メモリセルの電気抵抗状態を検知するセンス回路を備え、読出し時において、非選択の前記列選択線の夫々に対し、供給した電圧レベルの変位を各別に抑制する列電圧変位抑制回路と、読出し時において、少なくとも選択された前記行選択線に対して、供給した電圧レベルの変位を抑制する行電圧変位抑制回路の内の少なくとも列電圧変位抑制回路を備えていることを第１の特徴とする。また、行電圧変位抑制回路は、読出し時において、前記行選択線の夫々に対して、供給した電圧レベルの変位を抑制するようにしても構わない。

上記第１の特徴の本発明に係る半導体装置によれば、列電圧変位抑制回路によって列選択線の電圧レベルの変位が抑制されるため、当該列選択線の電圧レベルの変位によって誘導されるリーク電流を低減でき、読み出しマージンの向上が図れる。また、列電圧変位抑制回路に加えて、行電圧変位抑制回路を備えることにより、行選択線の電圧レベルの変位によって誘導されるリーク電流を更に低減でき、読み出しマージンの向上が図れる。特に、列電圧変位抑制回路と行電圧変位抑制回路を両方備えることで、より効果的に読み出しマージンの向上が図れる。

更に、上記第１の特徴の本発明に係る半導体装置は、前記メモリセルアレイを少なくとも行方向に複数配列してなり、前記各メモリセルアレイの前記複数の行選択線が、前記メモリセルアレイを選択するためのアレイ選択トランジスタを介して各別に対応するグローバル行選択線に接続し、前記行読出し電圧供給回路が、前記アレイ選択トランジスタによって選択された前記メモリセルアレイの前記複数の行選択線の夫々に、各別に対応する前記グローバル行選択線を介して前記第２電圧を供給可能に構成され、前記行電圧変位抑制回路が、前記行選択線と前記アレイ選択トランジスタの間に各別に設けられていることを第２の特徴とする。

上記第２の特徴の本発明に係る半導体装置によれば、複数のメモリセルアレイが行方向に配列し、各メモリセルアレイの複数の行選択線の夫々が、各別に対応する前記グローバル行選択線を介して行読出し電圧供給回路に接続する構成において、行電圧変位抑制回路が行選択線に直結することで、各メモリセルアレイの行選択線に対して、電圧レベルの変位を効果的に抑制できる。つまり、行電圧変位抑制回路が行選択線に対してアレイ選択トランジスタを介して接続するように構成した場合は、グローバル行選択線に対しては電圧レベルの変位を効果的に抑制できるものの、各メモリセルアレイの行選択線に対する抑制効果がアレイ選択トランジスタによって阻害されるので、上記第２の特徴構成によれば、かかる不都合を解消できる。

更に、本発明に係る半導体装置は、前記センス回路が、選択された前記行選択線を流れる電流と、選択された前記メモリセルの電気抵抗が高抵抗状態にある高抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態と、選択された前記メモリセルの電気抵抗が低抵抗状態にある低抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態の中間状態の電流と、を比較可能に構成されていることを第３の特徴とする。

更に、上記第３の特徴の本発明に係る半導体装置は、前記センス回路が、選択された前記行選択線を流れる電流を読出し電圧レベルに変換する第１電流電圧変換回路部と、前記第１電流状態を近似的に実現する第１リファレンス電流発生回路と、前記第２電流状態を近似的に実現する第２リファレンス電流発生回路と、前記第１電流状態と前記第２電流状態の中間状態の電流をリファレンス電圧レベルに変換する第２電流電圧変換回路部と、前記読出し電圧レベルと前記リファレンス電圧レベルを比較する比較回路と、を備えてなることが好ましい。

上記第３の特徴の本発明に係る半導体記憶装置によれば、読み出し対象のメモリセルの２つの抵抗状態における、夫々のリーク電流の影響が最大となる状態の中間的な状態における行選択線を流れる電流をリファレンス値として、読み出し対象のメモリセルと接続する行選択線の読み出し電流とそのリファレンス値を比較することができるので、読み出し対象のメモリセルの２つの抵抗状態の何れに対しても、最大の読み出しマージンを得ることができ、読み出しマージンの向上が図れる。特に、上記第１の特徴と組み合わせることで、読み出しマージンが一層向上する。

更に、上記第３の特徴の本発明に係る半導体装置は、前記第１電流状態を近似的に実現する第１リファレンス電流発生回路と、前記第２電流状態を近似的に実現する第２リファレンス電流発生回路とを備え、前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路の夫々は、前記メモリセルと同じ前記可変抵抗素子からなるリファレンスメモリセルを備えてなる前記メモリセルアレイと等価な構成のリファレンスメモリセルアレイと、前記列読出し電圧供給回路と等価な構成のリファレンス列読出し電圧供給回路と、前記行読出し電圧供給回路と等価な構成のリファレンス行読出し電圧供給回路とを備え、前記第１リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記第１電流状態となる第１分布パターンに設定され、前記第２リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記第２電流状態となる第２分布パターンに設定されていることを第４の特徴とする。

上記第４の特徴の本発明に係る半導体記憶装置によれば、異なる分布パターンに設定された２つのリファレンスメモリセルアレイによって、上記第２の特徴における第１電流状態を近似的に実現する第１リファレンス電流発生回路と、第２電流状態を近似的に実現する第２リファレンス電流発生回路が確実且つ容易に実現されるため、上記第２の特徴の本発明に係る半導体記憶装置の作用効果を具体的に奏することができる。

更に、上記第４の特徴の本発明に係る半導体装置は、前記メモリセルアレイを複数備え、複数の前記メモリセルアレイの内の少なくとも２つの前記メモリセルアレイに対する前記センス回路が、前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路を共通に利用することを第５の特徴とする。

上記第５の特徴の本発明に係る半導体記憶装置によれば、第１電流状態を近似的に実現する第１リファレンス電流発生回路と、第２電流状態を近似的に実現する第２リファレンス電流発生回路が、複数のメモリセルアレイで共通に利用されるため、第１リファレンス電流発生回路と第２リファレンス電流発生回路の相対的な回路規模（つまり、半導体チップ上の占有面積）を縮小でき、半導体記憶装置の低コスト化が図れる。

本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。

〈第１実施形態〉
図１に、本発明装置のメモリセルアレイ１０内のメモリセルの読み出し動作に関連する主要部分のブロック構成を示す。メモリセルアレイ１０は、クロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセル（図示せず）を行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線（行選択線）と列方向に延伸する複数のビット線（列選択線）を備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を同じデータ線に接続し、同一列のメモリセルの夫々が、可変抵抗素子の他端側を同じビット線に接続して構成されている。メモリセルアレイ１０は、一例として、１６行×１６列のアレイサイズで、この場合、データ線とビット線は夫々１６本である。

本発明装置は、図１に示すように、メモリセルアレイ１０に対し、各データ線を個別に駆動するデータ線ドライブ回路１１と、各ビット線を個別に駆動するビット線ドライブ回路１２と、複数のデータ線の中から読み出し対象の選択メモリセルに接続する選択データ線を選択する行デコーダ１３と、複数のビット線の中から読み出し対象の選択メモリセルに接続する選択ビット線を選択する列デコーダ１４を備える。

更に、本発明装置は、メモリセルアレイ１０と同じアレイサイズで同じメモリセルを使用したリファレンス電圧発生用の２つのリファレンスメモリセルアレイ２０ａ、２０ｂ、及び、リファレンスメモリセルアレイ２０ａ、２０ｂの出力電圧Ｖｒｅｆ０、Ｖｒｅｆ１からリファレンス電圧レベルを生成し、メモリセルアレイ１０の選択データ線の電圧レベルＶｍから読み出し電圧レベルと生成し、読み出し電圧レベルとリファレンス電圧レベルを比較して、選択メモリセルの記憶状態（抵抗状態）を判定するセンス回路１５を備える。

２つのリファレンスメモリセルアレイ２０ａ、２０ｂには、メモリセルアレイ１０に対し設けられたデータ線ドライブ回路１１、ビット線ドライブ回路１２、及び、列デコーダ１４と同じ回路構成のデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４が夫々設けられている。

各データ線に設けられたデータ線ドライブ回路１１は、図２に示すように、読出し時に第２電圧（例えば、電源電圧Ｖｃｃ）を供給する行読出し電圧供給回路３０と、行読出し電圧供給回路３０から供給された電圧レベルの変位を抑制する行電圧変位抑制回路３１を備えて構成される。具体的には、行読出し電圧供給回路３０は、ゲートレベルが所定のバイアスレベルに固定され飽和領域で動作するように設定されたＰＭＯＳで形成され、当該ＰＭＯＳのソースが上記第２電圧に、ドレインが選択データ線の電圧レベルＶｍを出力する出力ノードに接続している。行電圧変位抑制回路３１は、ソースがデータ線と接続し、ドレインが前記出力ノードに接続するＮチャネルＭＯＳＦＥＴ（以下、単に「ＮＭＯＳ」と略称する。）３２と、ＮＭＯＳ３２のゲート電圧をデータ線の電圧レベルＶｄに応じて変化させてＮＭＯＳ３２のオン抵抗を調整するインバータ３３からなるフィードバック回路部を備えて構成される。データ線に供給される電圧レベルＶｄは、図２に示すように、第２電圧（例えば、電源電圧Ｖｃｃ）から、ＰＭＯＳ３０と行電圧変位抑制回路３１の電圧降下分を差し引いた電圧となり、具体的には行電圧変位抑制回路３１のインバータ３３の反転レベルとＮＭＯＳ３２の閾値電圧で調整される。

各ビット線に設けられたビット線ドライブ回路１２は、図３に示すように、読出し選択時に所定の第１電圧（例えば、接地電圧Ｖｓｓ）を供給し、読出し非選択時に第１電圧と異なる第２電圧（例えば、電源電圧Ｖｃｃ）を供給する列読出し電圧供給回路４０と、列読出し電圧供給回路４０から供給された電圧レベルの変位を抑制する列電圧変位抑制回路４１を備えて構成される。具体的には、列読出し電圧供給回路４０は、ＰＭＯＳ４２で形成された負荷回路と２組のＣＭＯＳ転送ゲート４３，４４で構成された列選択回路４５とを備える。列選択回路４５は、列デコーダ１４のデコード出力によってビット線が選択される場合は、右側のＣＭＯＳ転送ゲート４４がオンし、ビット線に第１電圧を供給し、ビット線が非選択の場合には、左側のＣＭＯＳ転送ゲート４３がオンし、第２電圧を、ＰＭＯＳ４２とＣＭＯＳ転送ゲート４３と列電圧変位抑制回路４１を介して供給する。ＰＭＯＳ４２は、ソースが電源電圧Ｖｃｃに接続し、ドレインがＣＭＯＳ転送ゲート４３の一方端に接続し、ゲートは所定のバイアスレベルに固定されて飽和領域で動作するように設定されている。ＣＭＯＳ転送ゲート４３の他方端は、列電圧変位抑制回路４１を介してビット線に接続する。ＣＭＯＳ転送ゲート４４は一方端が接地電圧Ｖｓｓに接続し、他方端がビット線に接続する。列電圧変位抑制回路４１は、ソースがビット線と接続し、ドレインがＣＭＯＳ転送ゲート４３の他方端に接続するＮＭＯＳ４６と、ＮＭＯＳ４６のゲート電圧をビットの電圧レベルＶｂに応じて変化させてＮＭＯＳ４６のオン抵抗を調整するインバータ４７からなるフィードバック回路部を備えて構成される。ビット線が非選択の場合に当該ビット線に供給される電圧レベルＶｂは、図３に示すように、第２電圧（例えば、電源電圧Ｖｃｃ）から、ＰＭＯＳ４２とＣＭＯＳ転送ゲート４３と列電圧変位抑制回路４１の電圧降下分を差し引いた電圧となり、具体的には列電圧変位抑制回路４１のインバータ４７の反転レベルとＮＭＯＳ４６の閾値電圧で調整される。尚、非選択のビット線に供給される第２電圧は、データ線に供給する第２電圧と同一電圧レベルである。

図２に示す行電圧変位抑制回路３１及び図３に示す列電圧変位抑制回路４１は、既にクロスポイントタイプのメモリセルアレイの問題点として、図２６または図２７を参照して説明したリーク電流（非選択メモリセルを経由する回り込み電流）による選択データ線で測定される電流の変動（数２及び数３参照）を抑制し、読み出しマージンを改善するために設けられている。

次に、行電圧変位抑制回路３１の動作について、図２を参照して説明する。読み出し対象の選択メモリセルの抵抗値が高い場合には、選択されたデータ線の電圧が上昇する。当該選択データ線の電圧Ｖｄが上昇すると、行電圧変位抑制回路３１中のインバータ３３の入力レベルが上昇し、インバータ３１の出力レベルは低下する。従って、このインバータ３１の出力レベルが低下すると、ＮＭＯＳ３２のゲート・ソース間電圧が低下して、ＮＭＯＳ３２のオン抵抗が下がり、選択データ線に対する駆動能力が低下するため、リーク電流の供給能力も低下することになる。

逆に、選択メモリセルの抵抗値が低い場合には、選択されたデータ線の電圧が、他の高抵抗値のメモリセルに接続するデータ線の電圧よりも低くなることによって、高いデータ線電圧レベル（非選択データ線）から低いデータ線電圧レベルの選択データ線への回り込み電流（リーク電流）が発生する。このように選択データ線の電圧が低下すると、行電圧変位抑制回路３１中のインバータ３３の入力レベルが低下し、インバータ３３の出力レベルは上昇する。従って、このインバータ３３の出力レベルが上昇すると、ＮＭＯＳ３２のゲート・ソース間電圧が高くなって、ＮＭＯＳ３２のオン抵抗が上がり、選択データ線に対する駆動能力が増加するため、選択データ線への電流供給能力が増加して、上述の非選択データ線へのリーク電流が実質的に低減する。

選択メモリセルの抵抗値の高低に拘わらず、メモリセルアレイのサイズが大きくなるにつれて、当該リーク電流（回り込み電流）は増加する傾向にある。従って、行電圧変位抑制回路３１のリーク電流低減効果は、回り込み電流が増加する傾向にある大きなメモリセルアレイにてより顕著となる。

次に、列電圧変位抑制回路４１の動作について、図３を参照して説明する。列電圧変位抑制回路４１は、非選択ビット線の電圧がデータ線及び他の非選択ビット線の電圧よりも高い場合には、当該非選択ビット線の電圧レベルを低下させ、また、当該非選択ビット線の電圧がデータ線及び他の非選択ビット線の電圧よりも低い場合には、当該非選択ビット線のレベルを上昇させるように機能する。動作原理は、行電圧変位抑制回路３１と同じであるので、重複する説明は割愛する。

次に、行読出し電圧供給回路３０において、出力ノードに出力される選択データ線の電圧レベルＶｍ、つまり、行読出し電圧供給回路３０を形成するＰＭＯＳのドレイン電圧と、出力ノードで測定される選択データ線を流れる電流、つまり、当該ＰＭＯＳのドレイン電流との間の関係について説明する。

図４に、飽和領域で動作する当該ＰＭＯＳを負荷抵抗とする負荷特性（Ｉ−Ｖ特性：図中「Ｌ」で表示）と、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）におけるメモリセルアレイのＩ−Ｖ特性（図中「Ａ」〜「Ｈ」で表示）を合わせて示す。

次に、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）について、図５を参照して説明する。尚、図５は、各分布パターンの特徴を説明するために、８行×１２列の簡略的なアレイサイズを示しているが、このアレイサイズは必ずしも実際のアレイサイズを示すものではない。

さて、図５において、パターンＡは、１本のデータ線に接続する任意の１行のメモリセル、及び、１本のビット線に接続する任意の１列のメモリセルが高抵抗であり、前記高抵抗のメモリセル領域を除く領域のメモリセルが低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、高抵抗よりなる行及び列がクロスした位置にある高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、読み出し電流が最も大きくなる。選択メモリセルが低抵抗の場合は、低抵抗メモリセルの何れかが選択される。パターンＢは、１本のデータ線に接続する任意の１行のメモリセル、及び、１本のビット線に接続する任意の１列のメモリセルで、該１本のデータ線と該１本のビット線の両方に接続するメモリセルを除くメモリセルが高抵抗であり、前記高抵抗のメモリセル領域を除く領域のメモリセルが低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、高抵抗メモリセルの何れかが選択される。選択メモリセルが低抵抗の場合は、該１本のデータ線と該１本のビット線の両方に接続する低抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、低抵抗メモリセルの読み出し電流が最も大きくなる。パターンＣは、１本のデータ線に接続する任意の１行のメモリセル、及び、１本のビット線に接続する任意の１列のメモリセルが低抵抗であり、前記低抵抗のメモリセル領域を除く領域のメモリセルが高抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、高抵抗メモリセルの何れかが選択される。選択メモリセルが低抵抗の場合は、低抵抗メモリセルが分布している行と列のクロスした位置にある低抵抗メモリセルを読み出した場合に、読み出し電流が最も小さくなる。つまり、パターンＣは、パターンＡの裏返しパターンである。パターンＤは、１本のデータ線に接続する任意の１行のメモリセル、及び、１本のビット線に接続する任意の１列のメモリセルで、該１本のデータ線と該１本のビット線の両方に接続するメモリセルを除くメモリセルが低抵抗であり、前記低抵抗のメモリセル領域を除く領域のメモリセルが高抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、該１本のデータ線と該１本のビット線の両方に接続する高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、高抵抗メモリセルの読み出し電流が最も小さくなる。選択メモリセルが低抵抗の場合は、低抵抗メモリセルの何れかが選択される。

パターンＥは、１つのメモリセルのみが高抵抗で、他のメモリセルは低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、当該１つの高抵抗メモリセルが選択される。選択メモリセルが低抵抗の場合は、他の低抵抗メモリセルの何れかが選択される。パターンＦは、１つのメモリセルのみが低抵抗で、他のメモリセルは高抵抗である分布パターンを示している。選択メモリセルが低抵抗の場合は、当該１つの低抵抗メモリセルが選択される。選択メモリセルが高抵抗の場合は、他の高抵抗メモリセルの何れかが選択される。つまり、パターンＦは、パターンＥの裏返しパターンである。パターンＧは、１本のデータ線に接続する１行のメモリセルのみが低抵抗で、他の行のメモリセルは高抵抗である分布パターンを示している。選択メモリセルが低抵抗の場合は、当該１行の低抵抗メモリセルの中から選択される。選択メモリセルが高抵抗の場合は、他の行の高抵抗メモリセルの中から選択される。パターンＨは、１本のデータ線に接続する１行のメモリセルのみが高抵抗で、他の行のメモリセルは低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、当該１行の高抵抗メモリセルの中から選択される。選択メモリセルが低抵抗の場合は、他の行の低抵抗メモリセルの中から選択される。つまり、パターンＨは、パターンＧの裏返しパターンである。

上記各パターンに対して回路シミュレーションを行った結果、図４に示すように、選択メモリセルが高抵抗状態の場合は、パターンＡ（特に、後述する図８（ｂ）中のパターンＡ)の場合であって、高抵抗状態の行と列のクロスポイントのメモリセルを読み出した場合に、高抵抗状態の読み出し電流が最大となりワーストケースとなる。また、選択メモリセルが低抵抗状態の場合は、パターンＣ(特に、後述する図１０（ｂ）中のパターンＣ)の場合であって、低抵抗状態の行と列のクロスポイントのセルを読み出した場合に、低抵抗状態の読み出し電流が最小となりワーストケースとなる。

次に、読み出し電流に影響する要因として、メモリセルアレイ内の選択メモリセルの位置する場所依存性がある。図６（ａ）に、メモリセルを読み出す場合の選択メモリセルのビット線上の位置と電流経路を示す。この読み出し電流は、データ線ドライブ回路１１から各データ線ｄ０〜ｄｎのデータ線電流Ｉｄ０〜Ｉｄｎをドライブし、選択ビット線ｂｎに流れる。つまり、選択ビット線ｂｎに流れる電流Ｉｂｎは、下記数６に示すように、全てのデータ線における各データ線電流Ｉｄｉ（ｉ＝０〜ｎ）の総和になる。

（数６）
Ｉｂｎ＝Ｉｄ０＋Ｉｄ１＋・・・・＋Ｉｄｎ

従って、選択ビット線ｂｎのビット線ドライブ回路１２から最も遠い選択メモリセルＸ０を選択する場合と、ビット線ドライブ回路１２に最も近い選択メモリセルＸｎを選択する場合とでは、ビット線電位が異なる。

図６（ｂ）に、ビット線の長さ（選択メモリセルとビット線ドライブ回路１２の間の距離）とビット線電位との関係を示す。図６（ｂ）に示すように、ビット線ドライブ回路１２に近い側のメモリセルを選択する場合には、ビット線電位が低く、ビット線ドライブ回路から遠い側のメモリセルを選択する場合には、ビット線電位は高くなる。従って、ビット線ドライブ回路１２から最も遠い高抵抗メモリセルＸ０を選択した場合の読み出し電流は、ビット線ドライブ回路１２に最も近い高抵抗メモリセルＸｎを選択した場合の読み出し電流よりも小さくなる。

図７（ａ）に、メモリセルを読み出す場合の選択メモリセルのデータ線上の位置と電流経路を示す。図７（ａ）中のデータ線ドライブ回路１１に最も近いメモリセルＹ０を選択する場合には、データドライブ回路１１からの電流は、選択メモリセルＹ０とビット線ｂ０を通りビット線ドライブ回路１２に至る。また、データ線ドライブ回路１１から最も遠いメモリセルＹｎを選択する場合には、データドライブ回路１１からの電流は、選択メモリセルＹｎとビット線ｂｎを通りビット線ドライブ回路１２に至る。メモリセルＸを選択する場合とメモリセルＹを選択する場合の相違点は、データ線ｄｘの長さ（選択メモリセルとデータ線ドライブ回路１１の間の距離）である。メモリセルＹ０を選択する場合には、メモリセルＹｎを選択する場合よりも、データ線ｄｘが短いために、このデータ線ｄｘの線長差、つまりデータ線ｄｘの抵抗差によってデータ線電位が上昇するため、その電位上昇分、流れる電流が多くなる。

図７（ｂ）に、メモリセルＹ０をアクセスする場合と、メモリセルＹｎをアクセスする場合におけるデータ線の電位差、つまり、データ線の長さとデータ線電位との関係を示す。

以上より、図６（ａ）及び（ｂ）に示すビット線上での選択メモリセルの場所依存性、及び、図７（ａ）及び（ｂ）に示すデータ線上での選択メモリセルの場所依存性を夫々考慮すると、図５に示した各種分布パターン（パターンＡ〜Ｄ）に関し、選択メモリセルの場所依存性は、以下に纏めるような結果となる。

先ず、図６（ａ）及び（ｂ）に示すビット線上での選択メモリセルの場所依存性を考慮する。パターンＡに関しては、図８（ａ）、（ｄ）及び（ｅ）に示す各メモリセルａの読み出し電流を相互に比較すると、図８（ａ）に示すパターンＡのメモリセルａの読み出し電流が最大となる。パターンＢに関しては、図９（ａ）、（ｄ）及び（ｅ）に示す各メモリセルｂの読み出し電流を相互に比較すると、図９（ａ）に示すパターンＢのメモリセルｂの読み出し電流が最大となる。パターンＣに関しては、図１０（ａ）、（ｄ）及び（ｅ）に示す各メモリセルｃの読み出し電流を相互に比較すると、図１０（ａ）に示すパターンＣのメモリセルｃの読み出し電流が最小となる。パターンＤに関しては、図１１（ａ）、（ｄ）及び（ｅ）に示す各メモリセルｄの読み出し電流を相互に比較すると、図１１（ａ）に示すパターンＤのメモリセルｄの読み出し電流が最小となる。

次に、図７（ａ）及び（ｂ）に示すデータ線上での選択メモリセルの場所依存性を考慮する。パターンＡに関しては、図８（ａ）及び（ｂ）に示す各メモリセルａの読み出し電流を相互に比較すると、図８（ｂ）に示すパターンＡのメモリセルａの読み出し電流が最大となる。パターンＢに関しては、図９（ａ）及び（ｂ）に示す各メモリセルｂの読み出し電流を相互に比較すると、図９（ｂ）に示すパターンＢのメモリセルｂの読み出し電流が最大となる。パターンＣに関しては、図１０（ａ）及び（ｂ）に示す各メモリセルｃの読み出し電流を相互に比較すると、図１０（ｂ）に示すパターンＣのメモリセルｃの読み出し電流が最小となる。パターンＤに関しては、図１１（ａ）及び（ｂ）に示す各メモリセルｄの読み出し電流を相互に比較すると、図１１（ｂ）に示すパターンＤのメモリセルｄの読み出し電流が最小となる。

図４において、負荷特性ＬとメモリセルアレイのＩ−Ｖ特性との交点が動作点となる。負荷特性Ｌと、選択メモリセルが高抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＡ）との交点Ｊの電圧レベルをＶｊとする。また、負荷特性Ｌと、選択メモリセルが低抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＣ）との交点Ｋの電圧レベルをＶｋとする。そして、交点Ｊ、Ｋ間の電圧差をＶｊｋとする。当該電圧差Ｖｊｋは、選択メモリセルの高抵抗時と低抵抗時に対する読み出しマージン電圧を示している。

これに対して、行読出し電圧供給回路３０を形成するＰＭＯＳが飽和領域ではなく線形領域で動作する場合について、図１２を参照して説明する。この場合、負荷抵抗のＰＭＯＳのゲートは所定のバイアスレベルではなく、ドレインと接続している。この線形領域で動作する負荷特性Ｌ’が、選択メモリセルが高抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＡ）との交点Ｍの電圧レベルをＶｍとする。また、負荷特性Ｌ’と、選択メモリセルが低抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＣまたはＨ）との交点Ｎの電圧レベルをＶｎとする。そして、交点Ｍ、Ｎ間の電圧差をＶｍｎとする。当該電圧差Ｖｍｎは、選択メモリセルの高抵抗時と低抵抗時に対する読み出しマージン電圧を示している。

図４及び図１２より明らかなように、飽和領域で動作する負荷特性Ｌとの交点Ｊ、Ｋ間の電圧差Ｖｊｋは、線形領域で（抵抗素子として）動作する負荷特性Ｌ’との交差Ｍ、Ｎ間の電圧差Ｖｍｎよりも大きい結果（Ｖｊｋ ＞ Ｖｍｎ）が得られる。従って、この結果より、行読出し電圧供給回路３０及び列読出し電圧供給回路４０のＰＭＯＳのゲート電圧を所定のバイアスレベル（中間レベル）として飽和領域で動作させることによって、より大きな読み出しマージンを確保することが可能となる。

次に、図２及び図３に示す行電圧変位抑制回路３１と列電圧変位抑制回路４１を使用した場合のメモリセルアレイのＩ−Ｖ特性を図１３に示す。図１３では、選択メモリセルが高抵抗時と低抵抗時の夫々のワーストケースパターンであるパターンＡとパターンＣについてのみ示す。

図１３に示すように、選択メモリセルが低抵抗時のパターンＣのメモリセルアレイのＩ−Ｖ特性Ｃ’は、図４に示す行電圧変位抑制回路３１と列電圧変位抑制回路４１を未使用時の同パターンのメモリセルアレイのＩ−Ｖ特性Ｃと比較すると、リーク電流の影響が抑制され、電流特性が改善されている。また、選択メモリセルが高抵抗時のパターンＡのメモリセルアレイのＩ−Ｖ特性Ａ’は、図４に示す行電圧変位抑制回路３１と列電圧変位抑制回路４１を未使用時の同パターンのメモリセルアレイのＩ−Ｖ特性Ａと比較すると、リーク電流の影響が抑制され、ドレイン電圧の上昇に対してドレイン電流が抑制され、特性が改善されている。従って、行電圧変位抑制回路３１と列電圧変位抑制回路４１をしたメモリセルアレイのＩ−Ｖ特性Ｃ’及びＡ’と負荷特性Ｌとの交点Ｏ、Ｐから得られる交点Ｏ、Ｐ間の電圧差Ｖｏｐは、行電圧変位抑制回路３１と列電圧変位抑制回路４１を未使用時の電圧差Ｖｊｋよりも大きい結果（Ｖｏｐ＞ Ｖｊｋ）が得られ、読み出しマージンが改善されていることが分かる。

次に、本発明装置で使用されるリファレンスメモリセルアレイ２０ａ、２０ｂについて説明する。

上述したように、回路シミュレーションの結果、図４（または図１２）に示すように、選択メモリセルが高抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＡの場合にワーストケースとなり、選択メモリセルが低抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＣの場合にワーストケースとなる。この結果から、メモリセルアレイ１０中の各種分布パターンにおいて、高抵抗状態の選択メモリセルを読み出す場合には、選択データ線上での測定電流値は、図４中のＩ−Ｖ特性Ａよりも小さいドレイン電流となる。また、低抵抗状態の選択メモリセルを読み出す場合には、選択データ線上での測定電流値は、図４中のＩ−Ｖ特性Ｃよりも大きいドレイン電流となる。従って、選択メモリセルの抵抗状態を判定する場合には、図４中のＩ−Ｖ特性ＡとＩ−Ｖ特性Ｃ（図４中のＲｅｆレベル）を判定基準レベルとすることで、選択メモリセルの両抵抗状態を判定することができる。

従って、リファレンスメモリセルアレイ２０ａ、２０ｂの一方は、各メモリセルの抵抗状態の分布パターンがパターンＡに設定され、他方は、パターンＣに設定されている。例えば、リファレンスメモリセルアレイ２０ａがパターンＡ、リファレンスメモリセルアレイ２０ｂがパターンＣに設定される場合、リファレンスメモリセルアレイ２０ａが、高抵抗状態の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ２０ｂが、低抵抗状態の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。

ここで、リファレンスメモリセルアレイ２０ａ、２０ｂに対するメモリセルに選択は、上記所定のパターンＡまたはＣとなるように選択されなければならないので、リファレンスメモリセルアレイ２０ａ、２０ｂに対して設けられたデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４は、当該条件を満足するように設定される。

次に、本発明装置のセンス回路１５について説明する。図１４に、センス回路１５の回路ブロック図を示す。図１４に示すように、センス回路１５は、選択されたデータ線の電流を読出し電圧レベルに変換する第１電流電圧変換回路部５１と、上記第１電流状態と上記第２電流状態の中間状態の電流をリファレンス電圧レベルに変換する第２電流電圧変換回路部５２と、変換された読出し電圧レベルとリファレンス電圧レベルを比較する比較回路５３とを備えて構成される。尚、リファレンスメモリセルアレイ２０ａ、２０ｂはセンス回路１５と分離して構成されているが、実質的には、センス回路１５の一部と見做すこともできる。

図１４に示すように、第２電流電圧変換回路部５２は、ＰＭＯＳ５４のゲートにリファレンスメモリセルアレイ２０ａの出力電圧Ｖｒｅｆ０を入力し、ＰＭＯＳ５５のゲートにリファレンスメモリセルアレイ２０ｂの出力電圧Ｖｒｅｆ１を入力して、ＰＭＯＳ５４のドレイン電流Ｉ０とＰＭＯＳ５５のドレイン電流Ｉ１の合成電流Ｉ２がＮＭＯＳ５６に流れ、ＮＭＯＳ５６の半分の電流量に設定されたＮＭＯＳ５７とＮＭＯＳ５６のカレントミラー回路によって合成電流Ｉ２の半分の電流Ｉ３がＮＭＯＳ５７に流れ、ＮＭＯＳ５７のドレインにリファレンス電圧レベルＶｒｅｆが出力される。

一方、第１電流電圧変換回路部５１は、ＰＭＯＳ５８のゲートにメモリセルアレイ１０の出力電圧Ｖｍを入力し、ＰＭＯＳ５８のドレイン電流Ｉ４がＮＭＯＳ５９に流れ、ＮＭＯＳ５９と等価なＮＭＯＳ６０とＮＭＯＳ５９のカレントミラー回路によってドレイン電流Ｉ４がＮＭＯＳ６０に流れ、ＮＭＯＳ６０のドレインに読み出し電圧レベルＶｒｅａｄが出力される。尚、ＮＭＯＳ５７、ＮＭＯＳ５９、ＮＭＯＳ６０は夫々同じ電流能力に設定されている。

第１電流電圧変換回路部５１で生成された読み出し電圧レベルＶｒｅａｄと、第２電流電圧変換回路部５２で生成されたリファレンス電圧レベルＶｒｅｆを、比較回路５３で比較することによって、選択メモリセルの記憶データ判定を行う。

図１５に、図２に示した負荷トランジスタ（ＰＭＯＳ３０）のＩ−Ｖ特性Ｈと、図１に示すメモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）におけるメモリセルアレイのＩ−Ｖ特性を合せて示す。図１５に示す負荷トランジスタのＩ−Ｖ特性Ｈは、Ｉ−Ｖ特性Ｃ_Ｌ（パターンＣの低抵抗メモリセル読み出し時）との交点の電位Ｖｒｅｆ０がＬ（低）レベルを示し、Ｉ−Ｖ特性Ａ_Ｈ（パターンＡの高抵抗メモリセル読み出し時）との交点の電位Ｖｒｅｆ１がＨ（高）レベルを示すようなＩ−Ｖ特性を持つ必要があり、Ｖｒｅｆ０とＶｒｅｆ１の中間レベルをリファレンスレベルＶｒｅｆとして作成する。

本発明装置のメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。また、電気抵抗の変化方式（つまり書き込み方式）も必ずしも電気的な方式に限定されるものではない。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。

メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。

また、ＣＭＲ効果（Ｃｏｌｏｓｓａl Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。

また、Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒ等の遷移金属を含む金属酸化物を材料にして、電気パルスの変化に依存して抵抗値が変化するメモリセルを備えたメモリにも適応することができる。

また、ＳＴＯ(ＳrＴｉＯ_３)や、ＳＺＯ(ＳｒＺｒＯ_３)及びＳＲＯ(ＳｒＲｕＯ_３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。

また、より広義において、以下のメモリに適応することができる。
１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。
２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。
３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。
４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。
５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。
６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。
７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。
８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。

〈第２実施形態〉
上記第１実施形態では、本発明装置のセンス回路として、図１４に示す回路構成のセンス回路１５を例示したが、センス回路は、必ずしも図１４に示す回路構成に限定されるものではない。

センス回路は、例えば、図１６に示すように、１段または２段以上のインバータ回路１５ａで構成するようにしても構わない。図１６では、図１に示したメモリセルアレイ１０中の所望のメモリセルから読み出されたデータドライブ回路１１の出力Ｖｍをインバータ２段のインバータ回路１５ａの初段に入力する。このインバータ回路１５ａは電圧増幅機能及び電流増幅機能を有するために、インバータ回路１５ａを通過することにより、通常のセンスアンプ（２値データを判別するリファレンスレベルを基準として２値データを判別し、出力レベルを増幅する回路）を省略することが可能となる。尚、インバータ回路１５ａの段数は、少なくとも１段であればよい。ここで、インバータ回路１５ａの初段インバータの反転レベルは、後述する図１８に示す電位ＶｋとＶｊの中間レベルに設定すればよい。

図１７に、図１６に示すインバータ回路１５ａをセンス回路として用いた場合の本発明装置の読み出し動作に関連する主要部分のブロック構成を示す。図１７に示すように、インバータ回路１５ａをセンス回路として用いることにより、センス回路自体の回路構成が簡略化されるとともに、図１に示すようなリファレンスレベルＶｒｅｆを生成するための回路が不要となり、読み出し系統に付随する回路規模を大幅に軽減することができる。

また、図１８には、図１７中のメモリセルアレイ１０中の所望のメモリセルから読み出されたデータ線ドライブ回路１１の出力Ｖｍをインバータ回路１５ａに入力した場合の、読み出し出力Ｖｏｕｔとインバータ１５ａの初段インバータの反転レベルのバラツキ範囲との関係を示している。図１８では、初段インバータの反転レベルがＶｒｅｆＬからＶｒｅｆＨまで変動する場合を想定している。

ここで、ＰＭＯＳ負荷トランジスタのＩ−Ｖ特性ＨとメモリセルのＩ−Ｖ特性Ｃ_Ｌとの交点の電位をＶｋとし、ＰＭＯＳ負荷トランジスタのＩ−Ｖ特性ＨとメモリセルのＩ−Ｖ特性Ａ_Ｈとの交点の電位をＶｊとするときに、下記の数７に示す２つの不等式で示す条件が成立しなければならない。

（数７）
ＶｒｅｆＬ ＞ Ｖｋ
ＶｒｅｆＨ ＜ Ｖｊ

ここで、（ＶｒｅｆＬ−Ｖｋ）で示す電圧レベルが低抵抗メモリセルの読出し電圧マージンとなり、（Ｖｊ−ＶｒｅｆＨ)で示す電圧レベルが高抵抗メモリセルの読出し電圧マージンになる。

〈第３実施形態〉
次に、本発明装置のセンス回路の第３の回路構成について、図１９を参照して説明する。図１９に示すように、第３実施形態では、センス回路１５ｂは、選択データ線の電圧レベルＶｍと、高抵抗メモリセルの読出し時における選択データ線を流れる電流がメモリセルアレイの他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を電圧に変換した第１電圧Ｖｒｅｆ０とを比較する第１比較回路１６と、選択データ線の電圧レベルＶｍと、低抵抗メモリセルの読出し時における選択データ線を流れる電流がメモリセルアレイの他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を電圧に変換した第２電圧Ｖｒｅｆ１とを比較する第２比較回路１７と、第１比較回路１６の出力電圧ＶｒｅｆＡと第２比較回路１７の出力電圧ＶｒｅｆＢとを比較する第３比較回路１８を備えて構成されている。

本第３実施形態では、第１実施形態と同様に、２つのリファレンスレベルＶｒｅｆ０とＶｒｅｆ１を用いるが、２つのリファレンスレベルＶｒｅｆ０とＶｒｅｆ１の中間レベルによるリファレンスレベルＶｒｅｆを生成する必要がないため、第１実施形態の図１４に示す第２電流電圧変換回路部５２のような回路が不要となる。

図１９において、所望のメモリセルから読み出された選択データ線の電圧レベルＶｍが、リファレンスレベルＶｒｅｆ１以上である場合には、第１比較回路１６の出力電圧ＶｒｅｆＡと第２比較回路１７の出力電圧ＶｒｅｆＢの関係が、下記の数８に示すようになるため、センス回路１５ｂの出力Ｖｏｕｔは高レベルとなる。

（数８）
ＶｒｅｆＡ ＞ ＶｒｅｆＢ

また、所望のメモリセルから読み出された選択データ線の電圧レベルＶｍが、リファレンスレベルＶｒｅｆ０以下である場合には、ＶｒｅｆＡとＶｒｅｆＢの関係が、下記の数９に示すようになるため、センス回路１５ｂの出力Ｖｏｕｔは低レベルとなる。

（数９）
ＶｒｅｆＡ ＜ ＶｒｅｆＢ

以下に、本発明装置の別実施形態について説明する。
上記各実施形態では、図１、１７及び１９において、メモリセルアレイ１０が１つの場合を例示したが、大容量メモリを実現するためには、メモリセルアレイ１０のアレイサイズを大きくする必要がある。しかし、クロスポイントタイプのメモリセルアレイ構造では、アレイサイズの増大とともに読み出しマージンが悪化して、読み出し不能となるため、単体のメモリセルアレイ１０のアレイサイズには最大許容サイズが存在する。従って、その最大許容サイズを超えて大容量化を実現するには、例えば、図２９に示すような複数のメモリセルアレイからなるバンク構造を採用するのが好ましい。

この場合、各バンク（メモリセルアレイ）に対して、各別にリファレンスメモリセルアレイ２０ａ、２０ｂを設ける必要はなく、複数のバンク間で、リファレンスメモリセルアレイ２０ａ、２０ｂを共用することができる。尚、各バンクのアレイサイズとリファレンスメモリセルアレイ２０ａ、２０ｂのアレイサイズは同じであることが好ましい。

上記第１実施形態では、図１において、１つのメモリセルアレイ１０から１つのデータ線を選択して１つのメモリセルのデータを読み出す場合を説明したが、１つのメモリセルアレイ１０から複数のデータ線を選択して複数のメモリセルのデータを読み出す構成であっても構わない。この場合、センス回路１５は同時に読み出すメモリセル数と同数を設ける必要があるが、シリアルに読み出す場合は、１つのセンス回路１５で構わない。また、センス回路１５を複数設ける場合、当該複数のセンス回路１５間でリファレンスメモリセルアレイ２０ａ、２０ｂを共用することができる。

上記第１実施形態では、高抵抗状態の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現する第１リファレンス電流発生回路、及び、低抵抗状態の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現する第２リファレンス電流発生回路として、パターンＡとパターンＣに夫々設定されたリファレンスメモリセルアレイ２０ａ、２０ｂを使用したが、第１リファレンス電流発生回路、及び、第２リファレンス電流発生回路として、上記第１電流状態と第２電流状態を夫々に実現可能な別のアレイサイズのリファレンスメモリセルアレイを採用しても構わない。例えば、同じ抵抗状態の非選択メモリセルを複数組み合わせて合成しても構わない。

複数のメモリセルアレイからなるバンク構造を採用する場合に、上記各実施形態において採用した行電圧変位抑制回路３１（図２参照）は、図２０及び図２１に示すように、メモリセルアレイを選択するためのバンク選択トランジスタ７０（アレイ選択トランジスタに相当）とデータ線ＤＬの間に各別に挿入するのが好ましい。図２０において、グローバルデータ線ＧＤＬが、行方向に延伸し、バンク選択トランジスタ７０と行電圧変位抑制回路３１を介して各バンク（メモリセルアレイ）内のデータ線ＤＬに接続し、行読出し電圧供給回路３０がグローバルデータ線ＧＤＬに接続する。従って、図２０に示すバンク構造では、図２に示すデータ線ドライブ回路１１は、バンク選択トランジスタ７０によって、行読出し電圧供給回路３０と行電圧変位抑制回路３１が分離される。

図２９に例示するバンク構造においては、データ線ドライブ回路１１の行読出し電圧供給回路３０と行電圧変位抑制回路３１がバンク選択トランジスタ７０によって分離しない場合は、行電圧変位抑制回路３１の挿入位置としては、図２２に示すように、行読出し電圧供給回路３０とグローバルデータ線ＧＤＬの間となる。この場合、各データ線ＤＬ０、ＤＬｍと選択ビット線ＢＬに接続する可変抵抗素子の一方の抵抗値が高く、他方が低い場合に、各データ線ＤＬ０、ＤＬｍを流れる電流Ｉｄ０、Ｉｄｍに差が生じる。ここで、行電圧変位抑制回路３１の電圧変位抑制効果によって、各グローバルデータ線ＧＤＬの電圧Ｖｄｇ０、Ｖｄｇｍには、大きな電圧差が生じないものの、各データ線ＤＬ０、ＤＬｍの電圧Ｖｄ０、Ｖｄｍ間に電圧差が生じる。この電圧差は、バンク選択トランジスタ７０を流れる電流Ｉｄ０、Ｉｄｍの差がバンク選択トランジスタ７０のソース・ドレイン間の電圧降下の差によって生じる。つまり、抵抗値の低い方の可変抵抗素子側の電流（図２２の例では、Ｉｄ０）が大きいため、データ線ＤＬ０側のバンク選択トランジスタ７０による電圧降下が大きくなって、Ｖｄ０＜Ｖｄｍとなり、データ線ＤＬｍからデータ線ＤＬ０への回り込み電流が発生する結果となる。つまり、バンク選択トランジスタ７０の介在によって、行電圧変位抑制回路３１の電圧変位抑制効果が低下する。

これに対して、図２０及び図２１に示すように、行電圧変位抑制回路３１をバンク選択トランジスタ７０とデータ線ＤＬの間に各別に挿入した場合は、各データ線ＤＬ０、ＤＬｍの電圧Ｖｄ０、Ｖｄｍの電圧変位が、行電圧変位抑制回路３１の電圧変位抑制効果によって、直接抑制されるため、図２２に示す構成に比べて、各データ線ＤＬ０、ＤＬｍ間の電圧差（Ｖｄｍ−Ｖｄ０）は小さくなり、各データ線ＤＬ０、ＤＬｍ間の電圧差に起因する回り込み電流が抑制される。

次に、図２０及び図２１に示すメモリセルアレイ構成において、各メモリセルアレイを更に、列方向にも複数配列する場合のバンク構造におけるレイアウト構成の一例を、図２３に示す。

図２３に示すように、グローバルデータ線ＧＤＬが、行方向に延伸し、バンク選択トランジスタ７０と行電圧変位抑制回路３１を介して各バンク（メモリセルアレイ）内のデータ線ＤＬに接続し、行読出し電圧供給回路３０がグローバルデータ線ＧＤＬに接続する。ここで、奇数番目のグローバルデータ線ＧＤＬに対しては、各バンクの一方側から奇数番目の対応するデータ線ＤＬに接続し、偶数番目のグローバルデータ線ＧＤＬに対しては、各バンクの他方側から偶数番目の対応するデータ線ＤＬに接続する構成となっている。また、グローバルビット線ＧＢＬが、列方向に延伸し、バンク選択トランジスタ７０を介して各バンク内のビット線ＢＬに接続し、ビット線ドライブ回路１２（図３参照）がグローバルビット線ＧＢＬに接続する。ここで、奇数番目のグローバルビット線ＧＢＬに対しては、各バンクの一方側から奇数番目の対応するビット線ＢＬに接続し、偶数番目のグローバルビット線ＧＢＬに対しては、各バンクの他方側から偶数番目の対応するビット線ＢＬに接続する構成となっている。

尚、図３に示す回路構成のビット線ドライブ回路１２の場合、列読出し電圧供給回路４０と列電圧変位抑制回路４１が分離不可能な一体構成となっているため、図２３に示すようなレイアウト構成となっている。仮に、列電圧変位抑制回路４１の電圧変位抑制効果の低下を、行電圧変位抑制回路３１と同様に抑制するためには、例えば、バンク単位にビット線ドライブ回路１２を設けるか、ビット線ドライブ回路１２の回路構成を階層的なビット線構造に適合するように変更すればよい。そのような階層的なビット線構造に適合するビット線ドライブ回路を用いることで、列電圧変位抑制回路４１を各バンクのビット線に直接接続させることが可能となる。

上記各実施形態では、メモリセルアレイの行方向を、各図中の横方向に設定し、列方向を縦方向に設定していたが、行と列の関係は相互に交換可能である。即ち、読出し時において、選択された列選択線を流れる電流を、非選択の列選択線を流れる電流と分離して検知可能にセンス回路を構成しても構わない。また、上記各実施形態では、メモリセルアレイの各列選択線と各行選択線の両方に対して、夫々、列電圧変位抑制回路と行電圧変位抑制回路を備えたが、列電圧変位抑制回路だけを備える構成であっても構わない。

上記各実施形態では、選択されたビット線に供給する第１電圧を、非選択ビット線及びデータ線に供給する第２電圧より低く設定したが、第１電圧を第２電圧より高く設定しても構わない。また、第１電圧及び第２電圧は、接地電圧、電源電圧以外の電圧であっても構わない。

以上、詳細に説明したように、本発明装置にて、データ線ドライブ回路１１に
行読出し電圧供給回路３０を備え、ビット線ドライブ回路１２に列電圧変位抑制回路４１を備えることによって、読み出し対象のメモリセルの抵抗値に依存して発生するリーク電流を抑制でき、読み出しマージンの向上を図ることができる。また、この読み出しマージンの向上に伴い、読み出し速度を向上することが可能となる。

本発明装置によれば、例えば、メモリセルアレイ（バンク）内のアレイサイズが、１２８行×１２８列の場合でも、数１０ｍＶ〜２００ｍＶ程度の読み出しマージンを確保することができる。また、１つのメモリセルアレイ（１バンク）を１２８行×１２８列（１６ｋビット）にて構成した場合には、メモリセルアレイ領域を８バンク×８バンクの６４バンクで構成することで、１Ｍビットのメモリ容量が実現でき、メモリセルアレイの総面積の縮小に大きな効果がある。

本発明に係る半導体記憶装置の一実施形態を示す回路ブロック図 本発明に係る半導体記憶装置のデータ線ドライブ回路、行読出し電圧供給回路、及び、行電圧変位抑制回路の一例を示す回路図 本発明に係る半導体記憶装置のビット線ドライブ回路、列読出し電圧供給回路、及び、列電圧変位抑制回路の一例を示す回路図 飽和領域で動作するＰＭＯＳを負荷抵抗とする負荷特性、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性、及び、行読出し電圧供給回路の出力電圧を示す静特性図 クロスポイントタイプのメモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンを説明する図 メモリセルアレイ内における選択メモリセルのビット線上での場所依存性を説明する図と、選択メモリセルとビット線ドライブ回路の間の距離とビット線電位との関係を示す図 メモリセルアレイ内における選択メモリセルのデータ線上での場所依存性を説明する図と、選択メモリセルとデータ線ドライブ回路の間の距離とデータ線電位との関係を示す図 図５に示すパターンＡと同じ分布パターンの選択メモリセルの位置の違いによる変形例を示す図 図５に示すパターンＢと同じ分布パターンの選択メモリセルの位置の違いによる変形例を示す図 図５に示すパターンＣと同じ分布パターンの選択メモリセルの位置の違いによる変形例を示す図 図５に示すパターンＤと同じ分布パターンの選択メモリセルの位置の違いによる変形例を示す図 線形領域で動作するＰＭＯＳを負荷抵抗とする負荷特性、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性、及び、行読出し電圧供給回路の出力電圧を示す静特性図 行電圧変位抑制回路と列電圧変位抑制回路を使用した場合のメモリセルアレイのＩ−Ｖ特性を示す静特性図 本発明に係る半導体記憶装置のセンス回路の一例を示す回路ブロック図 図２に示すＰＭＯＳ負荷トランジスタのＩ−Ｖ特性と、図１に示す行電圧変位抑制回路を列電圧変位抑制回路を備えたメモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性を示す静特性図 本発明に係る半導体記憶装置のセンス回路の他の一例を示す回路ブロック図 図１６に示すセンス回路を用いた本発明に係る半導体記憶装置の第２実施形態を示す回路ブロック図 データ線ドライブ回路の負荷特性、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性、及び、データ線ドライブ回路の出力電圧を図１６に示すセンス回路に入力した場合のセンス回路の入力反転レベルのバラツキの許容範囲の関係を示す静特性図 本発明に係る半導体記憶装置のセンス回路の他の一例を示す回路ブロック図 本発明に係る半導体記憶装置の複数のメモリセルアレイをバンク単位で選択可能なメモリセルアレイ構成を示す回路ブロック図 図２０に示す本発明に係る半導体記憶装置のメモリセルアレイ構成におけるデータ線ドライブ回路の一構成例を示す回路図 複数のメモリセルアレイをバンク単位で選択可能なメモリセルアレイ構成におけるデータ線ドライブ回路の他の構成例を示す回路図 図２０に示す本発明に係る半導体記憶装置のメモリセルアレイ構成を列方向に拡張した場合におけるレイアウト例を示す回路図 従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗値を読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流の電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流の電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流の電流経路と方向を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、リーク電流が生じる理由を説明する図 メモリセルアレイをバンク単位で選択可能なメモリセルアレイ構成を示す回路ブロック図 従来のクロスポイントメモリのメモリセルアレイに使用するデータ線ドライバ兼増幅器回路の一例を示す回路図 従来のクロスポイントメモリのメモリセルアレイに使用するビット線ドライブ回路の一例を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所の高抵抗状態のメモリセルを読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所の低抵抗状態のメモリセルを読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図

符号の説明

１０： メモリセルアレイ
１１： データ線ドライブ回路
１２： ビット線ドライブ回路
１３： 行デコーダ
１４： 列デコーダ
１５、１５ｂ： センス回路
１５ａ： インバータ回路（センス回路）
１６： 第１比較回路
１７： 第２比較回路
１８： 第３比較回路
２０ａ： リファレンスメモリセルアレイ
２０ｂ： リファレンスメモリセルアレイ
２１： データ線ドライブ回路
２２： ビット線ドライブ回路
２４： 列デコーダ
３０： 行読出し電圧供給回路
３１： 行電圧変位抑制回路
３２： ＮチャネルＭＯＳＦＥＴ
３３： フィードバック回路部（インバータ）
４０： 列読出し電圧供給回路
４１： 列電圧変位抑制回路
４２： ＰチャネルＭＯＳＦＥＴ
４３、４４： ＣＭＯＳ転送ゲート
４５： 列選択回路
４６： ＮチャネルＭＯＳＦＥＴ
４７： フィードバック回路部（インバータ）
５１： 第１電流電圧変換回路部
５２： 第２電流電圧変換回路部
５３： 比較回路
５４，５５、５８： ＰチャネルＭＯＳＦＥＴ
５６、５７、５９，６０： ＮチャネルＭＯＳＦＥＴ
７０： バンク選択トランジスタ（アレイ選択トランジスタ）
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
ＢＬ： ビット線
ＤＬ： データ線
ＧＢＬ： グローバルビット線
ＧＤＬ： グローバルデータ線

Claims (20)

1. 電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、
   前記列選択線の夫々に、読出し選択時に所定の第１電圧を供給し、読出し非選択時に前記第１電圧と異なる第２電圧を供給する列読出し電圧供給回路を備え、
   前記行選択線の夫々に、読出し時に前記第２電圧を供給する行読出し電圧供給回路を備え、
   読出し時において、選択された前記行選択線を流れる電流を、非選択の前記行選択線を流れる電流と分離して検知して、選択された前記メモリセルの電気抵抗状態を検知するセンス回路を備え、
   読出し時において、非選択の前記列選択線の夫々に対し、供給した電圧レベルの変位を各別に抑制する列電圧変位抑制回路を備えていることを特徴とする半導体記憶装置。
2. 前記列電圧変位抑制回路は、ドレインとソースの一方が前記列選択線と、他方が前記列読出し電圧供給回路に接続するＭＯＳＦＥＴと、当該ＭＯＳＦＥＴのゲート電圧を前記列選択線の電圧レベルに応じて変化させて当該ＭＯＳＦＥＴのオン抵抗を調整するフィードバック回路部と、を備えていることを特徴とする請求項１に記載の半導体記憶装置。
3. 読出し時において、少なくとも選択された前記行選択線に対して、供給した電圧レベルの変位を抑制する行電圧変位抑制回路を備えていることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 読出し時において、前記行選択線の夫々に、供給した電圧レベルの変位を抑制する行電圧変位抑制回路を備えていることを特徴とする請求項１または２に記載の半導体記憶装置。
5. 前記行電圧変位抑制回路は、ドレインとソースの一方が前記行選択線と、他方が前記行読出し電圧供給回路に接続するＭＯＳＦＥＴと、当該ＭＯＳＦＥＴのゲート電圧を前記行選択線の電圧レベルに応じて変化させて当該ＭＯＳＦＥＴのオン抵抗を調整するフィードバック回路部と、を備えていることを特徴とする請求項３または４に記載の半導体記憶装置。
6. 前記メモリセルアレイを少なくとも行方向に複数配列してなり、
   前記各メモリセルアレイの前記複数の行選択線が、前記メモリセルアレイを選択するためのアレイ選択トランジスタを介して各別に対応するグローバル行選択線に接続し、前記行読出し電圧供給回路が、前記アレイ選択トランジスタによって選択された前記メモリセルアレイの前記複数の行選択線の夫々に、各別に対応する前記グローバル行選択線を介して前記第２電圧を供給可能に構成され、
   前記行電圧変位抑制回路が、前記行選択線と前記アレイ選択トランジスタの間に各別に設けられていることを特徴とする請求項３〜５の何れか１項に記載の半導体記憶装置。
7. 前記メモリセルが、電気的に書き替え可能な不揮発性の可変抵抗素子からなることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
8. 前記メモリセルは、複数の前記行選択線と複数の前記列選択線の各交差個所に、夫々１つずつ配置されていることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
9. 前記第１電圧が前記第２電圧より低電圧である場合、前記列読出し電圧供給回路と前記行読出し電圧供給回路は、夫々飽和領域で動作するＰチャネルＭＯＳＦＥＴを介して前記第２電圧を供給することを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
10. 前記センス回路は、
    選択された前記行選択線を流れる電流と、
    選択された前記メモリセルの電気抵抗が高抵抗状態にある高抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態と、選択された前記メモリセルの電気抵抗が低抵抗状態にある低抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態の中間状態の電流と、
    を比較可能に構成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
11. 前記センス回路は、
    選択された前記行選択線を流れる電流を読出し電圧レベルに変換する第１電流電圧変換回路部と、
    前記第１電流状態を近似的に実現する第１リファレンス電流発生回路と、
    前記第２電流状態を近似的に実現する第２リファレンス電流発生回路と、
    前記第１電流状態と前記第２電流状態の中間状態の電流をリファレンス電圧レベルに変換する第２電流電圧変換回路部と、
    前記読出し電圧レベルと前記リファレンス電圧レベルを比較する比較回路と、
    を備えてなることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記センス回路は、１段または複数段のインバータ回路のみで構成されることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
13. 前記センス回路は、
    選択された前記行選択線を流れる電流を電圧に変換した読出し電圧と、選択された前記メモリセルの電気抵抗が高抵抗状態にある高抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を電圧に変換した第１電圧とを比較する第１比較回路と、
    前記読出し電圧と、選択された前記メモリセルの電気抵抗が低抵抗状態にある低抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を電圧に変換した第２電圧とを比較する第２比較回路と、
    前記第１比較回路の出力電圧と前記第２比較回路の出力電圧とを比較する第３比較回路と、
    を備えて構成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
14. 前記第１電流状態を近似的に実現する第１リファレンス電流発生回路と、前記第２電流状態を近似的に実現する第２リファレンス電流発生回路とを備え、
    前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路の夫々は、前記メモリセルと同じ前記可変抵抗素子からなるリファレンスメモリセルを備えてなる前記メモリセルアレイと等価な構成のリファレンスメモリセルアレイと、前記列読出し電圧供給回路と等価な構成のリファレンス列読出し電圧供給回路と、前記行読出し電圧供給回路と等価な構成のリファレンス行読出し電圧供給回路と、を備え、
    前記第１リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記第１電流状態となる第１分布パターンに設定され、
    前記第２リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記第２電流状態となる第２分布パターンに設定されていることを特徴とする請求項１０または１１に記載の半導体記憶装置。
15. 前記第１分布パターンは、１本の行選択線に接続する１行の前記リファレンスメモリセル、及び、１本の列選択線に接続する１列の前記リファレンスメモリセルが高抵抗で、前記高抵抗のリファレンスメモリセル領域を除く領域の前記リファレンスメモリセルが低抵抗である分布パターンであり、
    前記第２分布パターンは、１本の行選択線に接続する１行の前記リファレンスメモリセル、及び、１本の列選択線に接続する１列の前記リファレンスメモリセルが低抵抗で、前記低抵抗のリファレンスメモリセル領域を除く領域の前記リファレンスメモリセルが高抵抗である分布パターンであることを特徴とする請求項１４に記載の半導体記憶装置。
16. 読出し時において、少なくとも選択された前記行選択線に対して、供給した電圧レベルの変位を抑制する行電圧変位抑制回路を備え、
    前記第１分布パターンにおける前記高抵抗のリファレンスメモリセルは、前記行電圧変位抑制回路に最も近い行選択線と前記列電圧変位抑制回路に最も近い列選択線に接続され、
    前記第２分布パターンにおける前記低抵抗のリファレンスメモリセルは、前記行電圧変位抑制回路に最も遠い行選択線と前記列電圧変位抑制回路に最も遠い列選択線に接続されていることを特徴とする請求項１５に記載の半導体記憶装置。
17. 前記リファレンスメモリセルアレイの前記リファレンスメモリセル、前記行選択線、及び、前記列選択線の各個数は、前記メモリセルアレイの前記メモリセル、前記行選択線、及び、前記列選択線の対応する各個数と同じであることを特徴とする請求項１４〜１６の何れか１項に記載の半導体記憶装置。
18. 前記第１分布パターンは、１本の行選択線に接続する１行の前記リファレンスメモリセル、及び、１本の列選択線に接続する１列の前記リファレンスメモリセルが高抵抗で、前記高抵抗のリファレンスメモリセル領域を除く領域の前記リファレンスメモリセルが低抵抗である分布パターンであり、
    前記第２分布パターンは、１本の行選択線に接続する１行の前記リファレンスメモリセル、及び、１本の列選択線に接続する１列の前記リファレンスメモリセルが低抵抗で、前記低抵抗のリファレンスメモリセル領域を除く領域の前記リファレンスメモリセルが高抵抗である分布パターンであることを特徴とする請求項１７に記載の半導体記憶装置。
19. 前記メモリセルアレイを複数備え、
    複数の前記メモリセルアレイの内の少なくとも２つの前記メモリセルアレイに対する前記センス回路が、前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路を共通に利用することを特徴とする請求項１１、１４、１５、１６、１７及び１８の何れか１項に記載の半導体記憶装置。
20. 前記可変抵抗素子は、ペロブスカイト構造を有する金属酸化物、遷移金属を含む金属酸化物、カルコゲナイド化合物、ＳＴＯ(ＳｒＴｉＯ_３)またはＳＺＯ(ＳｒＺｒＯ_３)またはＳＲＯ(ＳｒＲｕＯ_３)等の金属酸化物と金属微粒子、フッソ樹脂系材料、導電性ポリマ、及び、スピン依存トンネル接合素子の中から選択される材料で構成されることを特徴とする請求項１〜１９の何れか１項に記載の半導体記憶装置。