CN114255810A - 具有虚拟接地电路系统的非易失性存储器 - Google Patents

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Abstract

一种存储器包括：虚拟接地电路系统，被配置成在虚拟接地节点处产生虚拟接地电压(大于零伏特)；电阻式存储器单元的存储器阵列，所述存储器阵列中的每个电阻式存储器单元包括选择晶体管和电阻式存储元件并且耦合到多个第一列线中的第一列线；以及第一解码器，被配置成选择第一列线集以用于来自所述电阻式存储器单元的所选集的存储器读取操作。所述存储器包括：读取电路系统；以及第一列线多路复用器，被配置成在所述存储器读取操作期间将所述第一列线集中的每个所选第一列线耦合到所述读取电路系统，且被配置成在所述存储器读取操作期间将所述多个第一列线中的每个未被选的第一列线耦合到所述虚拟接地节点。

Description

具有虚拟接地电路系统的非易失性存储器
技术领域
本发明涉及非易失性存储器，且更具体来说，涉及具有虚拟接地电路系统的非易失性存储器。
背景技术
本申请案涉及在同一日期申请并且指配给本发明的受让人的标题为“具有虚拟接地电路系统的非易失性存储器(Non-Volatile Memory Having Virtual GroundCircuitry)”的美国专利申请案序列号17/032537(代理人案号82250770US01)。
非易失性存储器用于将数据存储于电子系统中，包括当系统断电时将数据存储于电子系统中。一种类型的非易失性存储器是电阻式存储器，其中电阻式存储器的每个位单元包括电阻式存储元件，其取决于位单元的逻辑状态而处于高电阻状态(HRS)或低电阻状态(LRS)中。在一些实施例中，对于电阻式存储器的位单元的写入操作，沿穿过电阻式存储元件的第一方向提供写入电流以将其置于HRS中，并且沿穿过电阻式存储元件的第二相反方向提供写入电流以将其置于LRS中。
发明内容
在一个实施例中，一种存储器包括虚拟接地电路系统，其耦合到第一电源端和第二电源端且被配置成在虚拟接地节点处产生虚拟接地电压，其中第一电源端被配置成提供第一电源电压且第二电源端被配置成提供小于第一电源电压的第二电源电压，其中虚拟接地电压大于零伏特并且处于第一电源电压和第二电源电压之间；电阻式存储器单元的存储器阵列，所述存储器阵列中的每个电阻式存储器单元包括选择晶体管和用于存储值的电阻式存储元件，其中每个电阻式存储器单元耦合到多个第一列线中的第一列线；第一解码器，其被配置成从多个第一列线选择第一列线集，用于自与所选第一列线集耦合的电阻式存储器单元的所选集的存储器读取操作；读取电路系统，其被配置成在存储器读取操作期间提供存储于电阻式存储器单元的所选集中的读取值；以及第一列线多路复用器(MUX)，其被配置成在存储器读取操作期间将第一列线集中的每个所选第一列线耦合到读取电路系统，且被配置成在存储器读取操作期间将多个第一列线中的每个未被选的第一列线耦合到虚拟接地节点。在一个方面中，存储器阵列的每个电阻式存储器单元耦合到多个第二列线中的第二列线，且所述存储器另外包括第二列线多路复用器(MUX)，其被配置成在存储器读取操作期间将多个第二列线中的每一个第二列线耦合到虚拟接地节点。在另一方面，多个第一列线表征为源极线或位线中的一个，且多个第二列线表征为源极线或位线中的另一个。在上述实施例的另一方面中，虚拟接地电路系统包括翻转电压跟随器电路，其具有在第一电源端和第二电源端之间与源极跟随器晶体管和吸收晶体管串联耦合的电流源，其中源极跟随器晶体管的第一电流电极耦合到电流源，且源极跟随器晶体管的第二电流电极耦合到虚拟接地节点。在另一方面，吸收晶体管的第一电流电极耦合到虚拟接地节点，吸收晶体管的第二电流电极耦合到第二电源端，且吸收晶体管的控制电极耦合到源极跟随器晶体管的第一电流电极。在又另一个方面，虚拟接地电路系统另外包括运算放大器，其具有被配置成提供复制虚拟接地电压的输出；晶体管，其具有第一电流电极、控制电极和第二电流电极，其中所述晶体管的第二电流电极耦合到运算放大器的输出，且所述晶体管的第一电流电极耦合到所述晶体管的栅电极并且耦合到源极跟随器晶体管的栅电极；以及第二电流源，其耦合于第一电源端与晶体管的第一电流电极之间。在另一方面中，虚拟接地电路系统包括电流补偿器，其经由第一启用开关耦合到虚拟接地节点，其中第一启用开关被配置成导电的以在存储器读取操作期间将电流补偿器耦合到虚拟接地节点。在另一方面，电流补偿器包括耦合于第一启用开关与第二电源端之间的补偿器电流源。在又另一个方面，虚拟接地电路系统包括源极跟随器放大器，在所述源极跟随器放大器中，所述源极跟随器放大器的晶体管具有耦合到第一电源端的第一电流电极、耦合到源极跟随器放大器的放大器的输出的控制电极、以及耦合到虚拟接地节点的第二电流电极。在上述实施例的又一方面中读取电路系统包括感测放大器集，每个感测放大器具有耦合到所选第一列线集中的对应第一列线的第一输入和耦合到对应参考电流路径的第二输入，以及提供用于存储器读取操作的读取值的位值的输出。在另一实施例中，读取电路系统另外包括对应于每个感测放大器的第一输入的第一电流源和对应于每个感测放大器的第二输入的第二电流源，其中在存储器读取操作期间，读取电路系统被配置成将来自每个第一电流源的读取电流提供到所选第一列线集中的对应列线并且将来自每个第二电流源的读取电流提供到对应参考电流路径。在又另一实施例中，在存储器读取操作期间，虚拟接地电路系统另外被配置成在一系列读取内稳定虚拟接地节点处的虚拟接地电压。在再一实施例中，每个参考电流路径耦合于虚拟接地节点与对应感测放大器的第二输入之间。在又一实施例中，第一电流源和第二电流源中的每个电流源耦合于第一电源端与对应感测放大器之间。
在另一实施例中，在具有被配置成提供第一电源电压的第一电源端、被配置成提供小于第一电源电压的第二电源电压的第二电源端和在其中每个电阻式存储器单元耦合到多个第一列线中的第一列线的电阻式单元的存储器阵列的存储器中，一种方法包括从多个第一列线选择第一列线集，用于自与所选第一列线集耦合的电阻式存储器单元的所选集的存储器读取操作；以及在虚拟接地节点处产生虚拟接地电压，其中虚拟接地电压大于第二电源电压。所述方法另外包括在读取操作期间，将多个第一列线中的未被选的第一列线耦合到虚拟接地节点；将所选第一列线集中的每个第一列线耦合到多个感测放大器中的对应感测放大器的第一输入；将对应参考电流路径耦合到多个感测放大器中的每个感测放大器的第二输入，其中每个对应参考电流路径耦合于虚拟接地节点与多个感测放大器中的对应感测放大器之间；以及将读取电流提供到所选第一列线集中的每个第一列线并且提供到每个对应参考电流路径。在一个方面中，产生虚拟接地电压是由翻转电压跟随器电路执行，且翻转电压跟随器电路包括电流源，其具有耦合到第一电源端的第一端；源极跟随器晶体管，其具有耦合到电流源的第二端的第一电流电极和耦合到虚拟接地节点的第二电流电极；以及吸收装置，其具有耦合到虚拟接地节点的第一电流电极、耦合到第二电源端的第二电流电极和耦合到极跟随器晶体管的第一电流电极的控制电极。在另一方面中，产生虚拟接地电压是由耦合于第一电源端与虚拟接地节点之间的源极跟随器放大器执行。在另一方面，在读取操作期间，所述方法另外包括将电流源耦合于虚拟接地节点和第二电源端之间以移除来自虚拟接地节点的电荷。在另一方面中，存储器阵列的每个电阻式存储器单元耦合到多个第二列线中的第二列线，且所述方法另外包括在存储器读取操作期间，将多个第二列线中的每一个第二列线耦合到虚拟接地节点。在另一方面，多个第一列线表征为源极线或位线中的一个，且多个第二列线表征为源极线或位线中的另一个。
附图说明
本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。
图1是根据本发明的一个实施例的非易失性存储器电路的电路图。
图2是根据本发明的一个实施例的图1的非易失性存储器电路的源极线多路复用器的电路图。
图3是根据本发明的一个实施例的图1的非易失性存储器电路的位线多路复用器的电路图。
图4和5是根据本发明的实施例的用于图1的虚拟接地(VG)电路系统的电路图。
图6是示出根据本发明的一个实施例的在读取操作期间的图1的非易失性存储器电路的一部分的电路图。
图7是根据本发明的一个实施例的非易失性存储器电路的写入电路的框图。
图8是根据本发明的一个实施例的图7的写入电路的写入驱动电路的电路图。
图9是示出根据本发明的一个实施例的在对存储器单元的写入操作期间施加到节点的电压的电路图。
图10是示出根据本发明的一个实施例的在对存储器单元的写入操作期间施加到节点的电压的电路图。
图11是示出根据本发明的一个实施例的在存储器操作期间施加到与未被选的存储器单元耦合的节点的电压的电路图。
除非另外指出，否则在不同的图式中使用相同的参考符号指示完全相同的物件。图式不一定按比例绘制。
具体实施方式
下文阐述用于实行本发明的模式的详细描述。描述旨在示出本发明且不应被视为限制性的。
如本文中所公开，存储器包括电阻式存储器单元阵列和提供虚拟接地电压的虚拟接地产生器，所述虚拟接地电压在读取操作期间作为源极偏压电压施加到列线(例如源极线或位线)。通过以此方式使用虚拟接地而非真接地(其中虚拟接地大于真接地，即大于0V)，可以减少穿过未被选的单元的泄漏电流。在一个实施例中，归因于未被选存储器单元的存储器阵列寄生电容可为虚拟接地提供稳定性。在一个实施例中，结合虚拟接地一起使用电流补偿技术来补偿传送到虚拟接地的任何电荷。这可允许虚拟接地即使在多个连续读取之后仍维持其目标电平。
还如本文中所公开，可在写入操作期间使用虚拟接地减少例如电阻式存储器电路的NVM电路内的时间相依栅极氧化物崩溃(TDDB)应力。在一个实施例中，在写入操作期间，以虚拟接地电平加偏压于所有未被选的源极线和所有未被选的位线而非真接地来尝试减少TDDB应力，进而有可能延长NVM电路的耐久性。
图1示出根据本发明的一个实施例的非易失性存储器电路10的电路图。存储器电路10包括非易失性存储器单元(例如23-30)的阵列12、控制器20、行解码器14、列解码器16、读取电路系统18、虚拟接地(VG)电路系统78和写入电路系统150。在一个实施例中，阵列12的存储器单元表征为具有选择晶体管(例如32)和电阻式存储元件(例如34)的电阻式存储器单元。电阻式存储器单元的类型包括例如MRAM、ReRAM、碳纳米管和相变存储器单元。在一些实施例中，这些电阻式存储器单元可由磁性穿隧结(MTJ)实施，因此，每个位单元可被描述为包括选择晶体管(例如32)和MTJ(例如34)。应注意，在示出的实施例中，选择栅极晶体管是N型金属氧化物半导体(NMOS)晶体管。然而，其它类型的电阻式存储器单元可具有其它配置和/或可以其它类型的电阻式存储结构予以实施。在一些实施例中，存储器电路10可耦合到电子系统的处理器电路(未示出)，所述处理器电路提供将写入于存储器中的数据并且从存储器接收读取数据。存储器10还耦合到电源电压端，所述电源电压端被耦合成接收对应电源电压，例如VDD和VSS，其中VDD大于VSS。在一个实施例中，VSS是真接地或0V。应注意，如本文中所使用，VDD和VSS也可参考接收对应电源电压的电压供应端。
阵列12的存储器单元布置成行和列。行的每个单元耦合到对应字线WL0-WLM，用于控制单元的选择晶体管(例如32)在存储器操作期间存取单元的电阻式存储元件(例如34)。字线受行解码器14控制，所述行解码器14基于由存储器电路10的控制器20接收到的地址的用于存储器操作的第一部分而断言字线中的一个所选字线。阵列12包括M+1数目个行，在图1中示出2个行。然而，在其它实施例中，阵列可包括不同数目的行。举例来说，8Mb存储器阵列可具有2048个行加数个(例如，2或4个)冗余行。
在示出的实施例中，阵列12的每个列的单元耦合到对应源极线SL00-SLNK和对应位线BL00-BLNK。阵列12包括(N+1)*(K+1)个源极线和(N+1)*(K+1)个位线，其中图1示出四个源极线(例如SL00、SLN0、SLOK和SLNK)和四个位线(例如BL00、BLNO、BL0K和BLNK)。然而，在其它实施例中，阵列12可具有不同数目的列，(例如64*(N+1))。在其它实施例中，阵列的每个列可包括与两个位线、单一位线或位线和源极线的不同组合配对的源极线。如本文所描述，“列线”或“列”可指源极线或位线。阵列12还可包括参考单元的一或多个列。在所示出的实施例中，参考单元的选择晶体管在下文另外论述的读取电路系统中示出。每个单元可包括参考电阻器或每个列可共享参考电阻器。
在示出的实施例中，存储器电路10包括用于选择位线和源极线的子集(SL00-SLNK、BL00-BLNK)以提供为位数据线(BDL0-BDLK)和源数据线(SDL0-SDLK)的列解码器16。在所示出的实施例中，位数据线和源数据线两者提供给写入电路系统150，且源数据线提供给读取电路系统18。然而，在可替换的实施例中，可将位数据线而非源数据线提供给读取电路系统18。列解码器16包括在存储器操作期间用于选择位线子集(BL00-BLNK)的位线多路复用器44和用于选择源极线子集(SL00-SLNK)的源极线多路复用器46。用于位线多路复用器44(包括位线选择总线BLSel和互补位线选择总线*BLSel，其各自具有N+1个位)的控制输入是由位线解码器48提供。用于源极线多路复用器46(包括源极线选择总线SLSel和互补源极线选择总线*SLSel，其各自具有N+1个位)的控制输入是由源极线解码器50提供。来自解码器48和50的控制信号是基于由控制器20接收到的地址的第二部分，以及写入启用信号(WR_EN)和读取启用信号(RD_EN)中的一或多个，所述地址的第二部分为解码器48和50提供第二地址部分。控制器20可使用由控制器20接收到的读取/写入信号(R/W)产生的WR_EN和RD_EN作为用于存储器存取请求的控制信号的部分。
列解码器16基于由控制器20接收到的地址的用于存储器操作的第二部分，从阵列12的总数目为(K+1)*(N+1)的位线和源极线选择K+1数目的所选位线和所选源极线。在一些实施例中，K+1表示在存储器操作期间正在写入到存储器阵列12或从存储器阵列12读取的数据单元的大小(例如8位、16位、32位、64位)。在其它实施例中，K+1可包括一行中的多个数据单元(例如128位、256位)。N+1表示列解码器16的解码率(例如4比1、8比1、16比1)。也就是说，参考阵列12，位线BL00-BLNK各自包括N+1个位线的K+1个群组，使得第一数目个索引指代K+1个群组中的特定群组内的N+1个位线中的一个位线，且第二数目个索引是指K+1个群组中的一个群组。举例来说，BL30是指群组0中的位线3，且BLNK是指群组K中的位线N。相同的布置和命名适用于源极线SL00-SLNK。
在写入操作期间，所选源极线和所选位线耦合到写入电路系统150，所述写入电路系统150还经由数据线(D0-DK)和互补数据线(*D0-*DK)接收写入数据。如将参考图7和8所论述，写入电路系统150包括接收写入数据以存储于阵列12的所选行中的源极线驱动电路和位线驱动电路。在一个实施例中，在对列的位单元的写入操作期间，与列对应的位线驱动器将列的位线(例如BL00)耦合到VDD或VSS的一个写入电压，且与列对应的源极线驱动器将列的源极线(例如SL00)耦合到VDD或VSS的另一写入电压，这取决于如由数据线(D0-DK)和互补数据线(*D0-*DK)确定的正在写入的数据值。在写入操作期间，通过适当字线的断言使选择晶体管(例如32)导电以跨其极性确定是将1还是0写入到单元的电阻式存储元件(例如34)提供电压差分。
在示出的实施例中，在读取操作期间，所选源极线经由SLMUX 46中的mux晶体管并且经由源数据线(SDL0-SDLK)提供给读取电路系统18。读取电路系统18包括K+1个感测放大器SA0-SAK(例如66和68)，其中每个感测放大器将对应读取位值从单元提供到输出数据线(DO0-DOK)。
读取电路系统18的每个感测放大器(例如66)具有来自列解码器16的与对应列数据线(例如SDL0)耦合并且经由启用开关(例如52)耦合到对应电流负载装置(例如，51)的反相输入(-)，以及耦合到对应参考路径(例如53和54)并且经由启用开关(例如58)耦合到对应负载装置的非反相输入(+)。举例来说，SAK具有耦合到SDLK并且经由启用开关58耦合到对应电流负载装置59的反相输入，以及耦合到对应参考路径(例如62和61)并且经由启用开关(例如64)耦合到对应负载装置(例如65)的非反相输入(+)。所有启用开关受RD_EN控制，以使得所述启用开关当针对读取操作断言RD_EN时闭合(导电)并且当RD_EN被否定时(当不发生读取操作时)断开(不导电)。
在一个实施例中，每个电流负载装置(即，电流源)可实施为p型金属氧化物半导体(PMOS)晶体管，其具有耦合到例如VDD的第一电压供应端的第一电流电极、被耦合成接收偏压电压的控制电极，以及耦合到对应SA的反相输入或非反相输入的第二电流电极。在一个实施例中，每个SA实施为比较器。在所示出的实施例中，来自列解码器16的耦合到感测放大器的所选列数据线是指来自SLMUX 46的所选源数据线(例如SDL0)。然而，在可替换的实施例中，所选列数据线可以指来自BLMUX44的所选位数据线(例如BDL0)。而且，在可替换的实施例中，可调换反相输入和非反相输入。
读取电路系统18中的每个参考路径包括对应参考电阻器(例如RR053)和对应选择晶体管(例如54)。如上文所陈述，在一个实施例中，阵列12包括参考存储器单元的一或多个列，其中每个参考存储器单元包括用以启用参考存储器单元以用于读取操作的对应选择晶体管。在一个实施例中，N+1个源极线的每个群组具有参考存储器单元的对应列。可替换的是，参考存储器单元的一个列可用于所有阵列12。当针对读取操作断言字线时，字线还启用参考列(例如54)中将对应参考电阻器(例如RR053)连接到对应感测放大器的非反相输入的对应选择晶体管。因此，在图1中，在读取操作期间，参考选择晶体管(例如54)对应于阵列12中的参考存储器单元的所选参考选择晶体管，且WLi对应于所选字线，使得参考选择晶体管(例如54)的栅电极接收与阵列12的所选字线相同的电压。
在所示出的实施例中，参考存储器单元的每个列具有可位于阵列12外部的对应参考电阻器(RR0 53-RRK 61中的一个)。举例来说，对于在K+1个群组中的特定群组内所选的任何行(例如K＝0)，相同参考电阻器(例如RR053)用于参考路径而与在群组内选择哪个源极线无关。举例来说，对于群组中的所选单元，其中K＝3，RR3用于参考路径中，而与选择群组K＝3内的哪个源极线无关。在可替换的实施例中，阵列12中的每个参考存储器单元除了包括参考选择晶体管之外还可包括参考电阻器。应注意，在一个实施例中，参考电阻器(还被称作可包括一或多个电阻器的参考电阻元件)各自具有设置为大约在HRS的电阻值与LRS的电阻值的中间的电阻值的电阻。在一个实施例中，参考电阻器是可微调的。
在读取操作期间，断言RD_EN，使启用开关(例如开关52和58闭合以使得将强制性读取电流I提供给感测放大器的输入节点(例如在SA0的反相输入处的节点55处和SA0的非反相输入处的节点56处)。源数据线(例如SDL0)上的电流确定反相输入处的电压(例如节点55处的电压)，且参考路径中的电流确定非反相输入处的电压(例如节点56处的电压)。感测放大器将其输入处的所得电压进行比较，并且在非反相输入处的电压大于反相输入处的电压的情况下将输出数据位(例如DO0)提供为“1”，否则就提供为“0”。
应注意，类似于SA0的描述，每个感测放大器耦合到对应源数据线和参考路径。举例来说，SAK具有耦合到SDLK并且经由启用开关58耦合到对应电流负载装置59的反相输入，以及耦合到对应参考路径(例如62和61)并且经由启用开关(例如64)耦合到对应负载装置(例如65)的非反相输入(+)。
读取电路系统18中的参考路径中的每一个参考路径耦合于感测放大器的输入(在所示出的实施例中为非反相输入)与虚拟接地(VG)节点之间。VG电压通过VG电路系统78供应给VG节点。下文参考图4和5提供VG电路系统78的实施例。选择参考电压以使得产生的VG电压大于真接地(例如0V)，并且处于VSS和VDD之间。在一个实施例中，VG电压比VSS至少大100mV。可替换的是，VG电压比VSS至少大150mV。在此实施例中，参考电压约为150mV。
图2是示出源极线多路复用器46的接收控制信号SL0Sel-SLNSel和对应互补信号*SL0Sel-*SLNSel的部分的电路图。对于每个存储器读取或写入操作(例如当断言RD_EN或WR_EN时)，选择K+1个群组中的每一个群组中的N+1个位线中的一个位线。因此，对于每个存储器操作，通过SL解码器50基于来自控制器20的所接收的存取地址的一部分断言SL0Sel-SLNSel中的一个(断言为逻辑电平高)。多路复用器46包括K+1数目的源极线多路复用器电路(100、110)，其用于在存储器操作期间将N个源极线(例如SL00-SLN0或SL0K-SLNK)的集合中的一个源极线耦合到对应源数据线(例如SDL0或SDLK)。在示出的实施例中，每个多路复用器电路(例如100)包括2*(N+1)个mux晶体管。每个多路复用器电路(例如100)的mux晶体管包括用于每个源极线(例如分别用于SL00、SLN0)的耦合晶体管(例如102、104)以用于在存储器操作期间将所选源极线耦合到源数据线(SDL0)。每个多路复用器电路(例如100)还包括用于每个源极线(例如分别用于SL00、SLN0)的取消选择晶体管(例如103、105)以用于在存储器操作期间将未被选的源极线耦合到VG节点以接收VG电压。多路复用器电路110包括耦合晶体管112和114以及取消选择晶体管113和115。
耦合品体管(102、104、112和114)的栅极(FET的控制电极)受控制信号(SL0Sel-SLNSel)控制。将控制信号(SL0Sel-SLNSel)中的一个控制信号断言为逻辑电平高以在存储器操作期间，将所选K+1个源极线的集合耦合到对应K+1个源数据线(SDL0-SDLK)，且用于每个多路复用器电路(100、110)的一个源极线耦合到相应源数据线(SDL0、SDLK)(其中断言RD_EN或WR_EN以分别指示读取或写入操作)。取消选择晶体管(103、105、113和115)的栅极受互补控制信号(*SL0Sel-*SLNSel)控制。将对应于未被选的源极线的(*SL0Sel-*SLNSel的)每个互补控制信号断言为逻辑电平高以在存储器操作期间，将未被选的源极线耦合到VG。在存储器操作期间，对于每个多路复用器电路(100、110)，N个位线将未被选并且将耦合到VG。
图3是示出位线多路复用器44的接收控制信号BL0Sel-BLNSel和对应互补信号*BL0Sel-*BLNSel的部分的电路图。对于每个写入操作(当断言WR_EN以指示写入操作时)，选择K+1个群组中的每一个群组中的N+1个位线中的一个位线。因此，对于每个写入操作，BL解码器48基于从控制器20所接收的存取地址的一部分而将BL0Sel-BLNSel中的一个断言为逻辑电平高。多路复用器44包括K+1数目的位线多路复用器电路(80、81)以用于在存储器写入操作期间将N+1个位线(例如BL00-BLN0)的集合中的一个位线耦合到对应位数据线(例如BDL0)。在示出的实施例中，每个多路复用器电路(例如80)包括2*(N+1)个mux晶体管。每个多路复用器电路(例如80)中的mux晶体管包括用于每个位线(分别用于BL00、BLN0)的耦合晶体管(例如82、84)以用于在存储器写入操作期间将所选位线耦合到位数据线(BDL0)。每个多路复用器电路(例如80)还包括用于每个位线(分别用于BL00、BLN0)的取消选择晶体管(例如83、85)以用于在存储器写入操作期间将未被选的位线耦合到VG节点从而接收VG电压。多路复用器电路81包括耦合晶体管92和94以及取消选择晶体管93和95。
耦合晶体管(82、84、92和94)的栅极(FET的控制电极)受控制信号(BL0Sel-BLNSel)控制。将控制信号(BL0Sel-BLNSel)中的一个控制信号断言为逻辑电平高以在存储器写入操作期间，将所选K+1个位线的集合耦合到对应K+1个位数据线(BDL0-BDLK)，且用于每个多路复用器电路(80、81)的一个位线耦合到相应数据线(BDL0、BDLK)(其中断言WR_EN)。取消选择晶体管(83、85、93和95)的栅极受互补控制信号(*BL0Sel-*BLNSel)控制。将对应于未被选的位线的(*BL0Sel-*BLNSel的)每个互补控制信号断言为逻辑电平高以在存储器写入操作期间，将未被选的位线耦合到VG。在存储器写入操作期间，对于每个多路复用器电路(80、81)，N个位线将未被选并且将耦合到VG。
然而，在除当发生写入操作时(例如当不考虑RD_EN的值而否定WR_EN时)以外的任何时间，不存在多路复用器电路(80、81)对任何位线的选择。可替换的是，将所有控制信号(BL0Sel-BLNSel)否定为逻辑电平低并且将所有互补控制信号(*BL0Sel-*BLNSel)断言为逻辑电平高以便将所有位线耦合到VG。因此，在其中断言RD_EN的读取操作期间，BL解码器48不基于来自控制器20的地址部分而提供控制信号和互补控制信号，而是可替换地提供这些控制信号以使所有取消选择晶体管(例如83、85、93和95)导电以使得所有位线耦合到VG。在存储器读取操作期间，对于每个多路复用器电路(80、81)，N+1个位线(而非如写入操作中的N个位线)将耦合到VG。
图4示出图1的VG电路系统78的一个实施例。VG电路系统78包括耦合到翻转电压跟随器电路130的VG复制产生器电路128。VG复制产生器电路128包括具有耦合到电路节点122的输出的运算放大器(opamp)120，其中电路节点122提供所要VG电压的复制，被称为VG_REPLICA。因此，在一个实施例中，VG_REPLICA约为150mV(在一个实施例中，如上文参考图1所论述，其对应于VG的所要电压电平)。Opamp120具有被耦合成接收参考电压REF的第一(例如非反相)输入，以及耦合到节点122的第二(例如反相)输入，并且调节节点122上的电压以匹配REF。VG复制产生器电路128包括具有耦合到VDD的第一端和耦合到晶体管124的第一电流电极的第二端的电流源126。晶体管124的第二电流电极耦合到电路节点122，且晶体管124的控制电极耦合到晶体管124的第一电流电极。晶体管124的第一电流电极将电压VG_GATE提供到晶体管124的控制电极并且提供到翻转电压跟随器电路130内的晶体管132的控制电极。电压VG_GATE控制穿过晶体管124和晶体管132的电流。
翻转电压跟随器电路130包括电流源136以及晶体管132和134。在所示出的实施例中，晶体管124、132和134中的每一个晶体管是N型晶体管。晶体管132可被称为源极跟随器装置或源极跟随器晶体管且晶体管134被称为吸收装置或吸收晶体管。电流源136的第一端耦合到VDD，且第二端在晶体管132的第一电流电极处耦合到电路节点138。晶体管132的第二电流电极耦合到晶体管134的第一电流电极并且还将VG电压提供到VG节点。晶体管134的第二电流电极耦合到VSS(例如接地)，且晶体管134的控制电极耦合到节点138以接收电压SINK_GATE。
在操作中，opamp 120产生VG_REPLICA，假设晶体管124和132的大小设定为相同，所述VG_REPLICA引起翻转电压跟随器130正在VG处产生的值接近相同。VG复制电路128将来自晶体管124的第一电流电极的VG_GATE提供到晶体管132。晶体管132操作为在其第二电流电极处产生VG电压的源极跟随器。吸收装置134用以吸收来自节点138的在读取操作期间引入的多余电流。举例来说，在读取操作期间，强制性读取电流I提供给耦合到所选位单元的所选源极线和参考电流路径两者，从而使得VG节点接收是针对K+1个列中的每一个列的I的2倍(2I)的电流。因此，耦合到节点138的吸收装置134操作为电压检测器，所述电压检测器基于电压SINK_GATE，按需要通过将VG下拉来减少在读取期间的额外电流，以此保持VG稳定在VG电压处。
在一个实施例中，将VG复制产生器电路128置于在系统10内全局共享的一个位置中。翻转电压跟随器130实际上驱动VG，可被置于系统10内的一或多个位置中。也就是说，可针对每个感测放大器而分布这些电路中的一或多个电路，所有所述感测放大器接收来自全局VG产生器电路的VG_GATE。
图5示出是图1的VG电路系统78的可替换的实施例的VG电路系统78′。VG电路系统78′包括VG产生器70和经由开关73耦合到VG产生器70的电流补偿器74。VG产生器70实施为源极跟随器放大器以设置VG电压。VG产生器包括放大器71，所述放大器71具有被耦合成接收参考电压的第一输入(例如非反相输入)、耦合到VG节点的第二输入(例如反相输入)以及耦合到NMOS晶体管72的控制电极的输出。晶体管72具有耦合到VDD的第一电流电极和耦合到放大器71的第二输入和VG节点的第二电流电极。晶体管72的第二电流电极在VG节点处产生VG电压以匹配参考电压。
存储器电路10还包括经由受RD_EN控制的开关73耦合到VG节点的电流补偿器电路74。电流补偿器74包括产生电流“2I(K+1)”(即，为读取电路系统18中的每个电流负载装置(例如51、57)针对K+1个列产生的强制性读取电流(I)的量的两倍的电流)的电流源76。因此，在读取操作期间(当断言RD_EN时)，电流补偿器74从VG节点移除在每个读取操作期间由电流负载装置(例如51和57)引入的附加电荷。以此方式，即使在多个读取操作之后，仍将VG稳定并维持在相同电压电平处。
图6示出在读取操作期间的存储器电路10的一部分，假设对应存取地址选择WL0和SL00的相交点处的位单元32，存储器电路10的所述部分提供DO0。应注意，在这类读取操作期间，还将读取WL0和所选源极线(例如SL01、SL02、SL03、......、SL0K)的相交点处的每个位单元以提供DO0-DOK。在读取操作期间，断言RD_EN且因此启用开关58、52和73(在使用VG电路系统78′的情况下)全部闭合(导电)以便提供穿过所选源极线(例如SL00)中的每一个源极线和对应参考路径的强制性读取电流I。
举例来说，将强制性读取电流I经由闭合的启用开关52提供到SDL0，所述SDL0通过SLMUX 46中的耦合晶体管102(在图4中示出为闭合开关)耦合到SL00。电流穿过选择晶体管32和所选位单元23的MTJ 34到达对应位线BL00，所述对应位线BL00经由BL MUX 44的取消选择晶体管83(在图4中示出为闭合开关)耦合到VG节点。还经由闭合的启用开关58提供穿过包括参考选择晶体管54的对应参考路径的强制性电流，所述参考选择晶体管54的栅极还接收施加到所选字线(WL0)和参考电阻器(RR053)的字线电压。参考电阻器RR053耦合于参考选择晶体管54与VG节点之间。通过感测放大器SA066将节点56和55处的所得电压进行比较以输出所存储的位值作为DO0。举例来说，如果节点56处的电压大于节点55处的电压，那么DO0具有位值“1”，否则，DO0具有位值“0”。
在VG电路系统实施为图4的VG电路系统78的情况下，吸收装置134通过吸收在读取期间引入的额外电流来维持稳定性。即使在一系列读取操作内仍维持稳定性。在VG电路系统实施为图5的VG电路系统78′的情况下，VG节点经由闭合的开关73耦合到电流补偿器74的电流源76，所述电流源76耦合到VSS(例如接地)。由于强制性读取电流I提供给耦合到选择位单元的所选源极线和参考电流路径两者，因此VG节点针对K+1个列中的每一个列接收2倍的I(2I)。在不存在电流补偿器74的情况下，在随后的一系列读取操作中，节点VG上的电荷将随每个读取操作而增加。然而，在存在电流补偿器74的情况下，电流源76平衡VG节点上的由提供给VG节点的总强制性读取电流2I(K+1)产生的附加电荷。这允许VG节点稳定地维持由虚拟接地产生器70为其提供的电压电平。而且，应注意，不考虑如何实施VG电路系统，VG电路系统被配置成使VG节点处的VG电压稳定，且阵列12的剩余未被选部分提供列线稳定性电容，这进一步有助于使VG电压稳定。
如上文所论述，可替换的实施例可使用位线而非源极线来执行读取操作。在此实施例中，参考图6的例子，代替使强制性读取电流I穿过闭合的启用开关52提供到SDL0和SL00、穿过选择晶体管32、穿过MTJ 34到BL00然后到VG，而是可替换地使强制性读取电流穿过闭合的启用开关提供到BDL0和BL00、穿过MTJ 34、穿过选择晶体管32到SL00然后到VG。也就是说，在此实施例中，在SLMUX 46中，所有源极线将耦合到VG，且在BLMUX中，任何未被选的位线将耦合到VG。在此实施例中，BDL0-BDLK将提供给读取电路系统18的对应感测放大器SA0-SAK而非提供给SDL0-SDLK。
如上文参考图2和3所描述，在读取操作期间针对未被选的源极线和所有位线(或可替换的是，针对未被选的位线和所有源极线)使用VG可有助于减少在读取操作期间的存储器位泄漏。而且，由于VG电压可接近真接地(在一个实施例中，仅比真接地大150mV)，因此对可利用真接地(例如在写入电路系统的位线和源极线驱动器中)的写入操作的写入性能影响极小或没有影响。在此感测方案中不会归因于存在VG电压而存在固有存取时间损失。
图7示出根据本发明的一个实施例的写入电路系统150的更详细视图。每个位数据线(BDL0-BDLK)耦合到对应位线驱动器(例如152、156)且每个源数据线(SDL0-SDLK)耦合到对应源极线驱动器(例如154、158)。每个位线驱动器和每个源极线驱动器接收对应数据值D0-DK和互补数据值*D0-*DK。举例来说，位线驱动器0152耦合到BDL0并且接收D0和*D0，且位线驱动器K156耦合到BDLK并且接收DK和*DK。类似地，源极线驱动器0154耦合到SDL0并且接收D0和*D0，且源极线驱动器K158耦合到SDLK并且接收DK和*DK。
图8是位线驱动电路152和源极线驱动电路154的电路图。相应地配置其它位线驱动电路(156)和源极线驱动电路(158)。驱动电路152包括在对位线的所选存储器单元的数据写入期间用于将位数据线(BDL0)耦合接地的接地开关182和用于将位数据线(BDL0)耦合到写入电压VDD的开关184，这取决于分别控制开关的导电性的数据信号D0和互补数据信号*D0的值。当D0为高且*D0为低时，开关182闭合且开关184断开以使得位数据线BDL0接地。当D0为低且*D0为高时，开关182断开且开关184闭合以将位数据线BDL0拉到高写入电压VDD。
源极线驱动电路154包括在对所选存储器单元的数据写入期间用于将源数据线(SDL0)耦合接地的接地开关186和用于将源数据线(SDL0)耦合到写入电压VDD的开关188，这取决于分别控制开关的导电性的互补数据信号*D0和数据信号D0的值。当*D0为高且D0为低时，开关186闭合且开关188断开以使得源数据线SDL0接地。当*D0为低且D0为高时，开关186断开且开关188闭合以将源数据线SDL0拉到高写入电压VDD。
因此，当数据信号D0为高且互补数据信号*D0为低时，位数据线(BDL0)接地并且将源数据线(SDL0)拉到VDD以在写入操作期间将“1”值写入到耦合于源数据线与位数据线之间的所选存储器单元。当数据信号D0为低且互补数据信号*D0为高时，将位数据线(BDL0)拉到VDD且源数据线(SDL0)接地以在存储器写入操作期间将“0”值写入到耦合于源数据线与位数据线之间的所选存储器单元。在一些实施例中，开关以NMOSFET予以实施但也可在其它实施例中以其它类型的开关(例如通过门)予以实施。
图9-11是示出相对于存储器单元23执行存储器操作的不同信号的电压电平的电路图。可以类似方式执行对阵列12的其它单元的存储器操作。存储器单元23包括其栅极受字线WL0控制的选择晶体管32并且包括在示出的实施例中是MRAM单元的MJT的电阻式存储元件(34)。存储器单元23耦合到源极线SL00和位线BL00。当SL0Sel被断言为逻辑电平高时，源极线SL00可经由源极多路复用器46的耦合晶体管102系结到源数据线SDL0，以使得VDD施加到耦合晶体管102的栅极。当信号*SL0Sel为逻辑电平高时，源极线SL00经由源极多路复用器46的导电性取消选择晶体管103耦合到VG。当BL0Sel被断言为高时，位线BL00可经由位线多路复用器44的耦合晶体管82系结到位数据线BDL0，以使得VDD施加到耦合晶体管82的栅极。当信号*BL0Sel处于逻辑电平高时，位线BL00经由位线多路复用器44的导电性取消选择晶体管83耦合到VG。当耦合或取消选择晶体管中的任一个晶体管在对应栅电极处接收到逻辑电平低(对应于VSS)时，晶体管不导电。在存储器写入期间，通过SL解码器50提供SLSel0和*SLSel0，并且通过BL解码器48提供BL0Sel和*BL0Sel。
在其中存储器单元各自包括作为电阻式存储元件的MTJ的电阻式存储器阵列的一个实施例中，当电流沿第一方向流过存储器单元的电阻式存储元件时，存储器单元被写入到其中MTJ的交流磁层的磁矩在相同方向上对准的低电阻状态(LRS)，且当电流沿与第一方向相反的第二方向流过电阻式存储元件时，存储器单元被写入到其中MTJ的交流磁层的磁矩不在相同方向上对准的高电阻状态(HRS)。在一个实施例中，HRS对应于逻辑电平“1”且LRS对应于逻辑电平“0”。然而，在可替换的实施例中，LRS可对应于逻辑电平“1”且HRS对应于逻辑电平“0”。在一个实施例中，HRS的电阻是LRS的电阻的2-3倍，其中LRS的电阻可在2k-8k欧姆范围内。
图9示出当逻辑电平“0”写入到存储器单元23时施加的电压，在示出的实施例中，所述写入是由电阻式元件34处于LRS中指示。在一些情况下，在被写入“0”之前，电阻式元件34处于指示正在存储逻辑电平“1”的HRS中。为从“1”值将“0”值写入到单元23，电阻式存储元件34从HRS置于LRS中。在示出的实施例中，为将MTJ的电阻状态改变为LRS，沿穿过MTJ的“向上”方向(相对于图9的视图)提供写入电流(例如60微安(uA))，其中节点200与节点202相比处于更高电压以对准电阻式存储元件34的MTJ的磁矩。因为数据信号*D0处于高值(指示将写入“0”)，所以经由位线驱动电路152的闭合开关184将写入电压VDD施加到位数据线BDL0，并且通过源极写入驱动电路154的闭合开关186使源数据线SDL0接地(在VSS处)(参见图8)。将控制信号SL0Sel断言为高(在VDD处)，这使晶体管102导电，并且通过断言的字线WL0(在VDD处)使选择晶体管32导电以将节点202拉向接地。信号BL0Sel也为高(在VDD处)，这使晶体管82导电以将BL00系结到BDL0并且将节点200的电压拉到VDD。这使得电流穿过MTJ 34以将存储元件34的MTJ的磁矩从HSR对准到LSR。
图10示出当逻辑电平“1”写入到存储器单元23时施加的电压。相较于图9的条件，沿穿过存储元件34的向下方向(相对于图10的视图)施加电流。在一些情况下，在被写入“1”之前，电阻式元件34处于指示正在存储“0”的LRS中。为从“0”值将“1”值写入到单元23，电阻式存储元件34从LRS置于HRS中。在示出的实施例中，为将MTJ的电阻状态改变为HRS，沿穿过MTJ的“向下”方向(相对于图10的视图)提供80微安(uA)的高电流，其中节点202与节点200相比处于更高电压处以将MTJ的力矩改变为反平行。因为数据信号D0处于高值(以指示将写入“1”)，所以经由源极线驱动电路154的闭合开关188将写入电压VDD施加到源数据线SDL0，并且通过位线写入驱动电路152的闭合开关182使位数据线BDL0在VSS处接地(参见图8)。控制信号BL0Sel为高(在VDD处)，这使晶体管82导电以将节点200拉向VSS。通过断言的字线WL0(在VDD处)使选择晶体管32导电。信号SL0Sel为高(在VDD处)，这使晶体管102导电以将节点202拉到VDD，以此产生足以将存储元件34的MJT的力矩改变为未对准的电流。
在将“0”或“1”写入到存储器单元23期间，由于断言SL0Sel和BL0Sel以选择存储器单元23，因此否定*SL0Sel和*BL0Sel以便将VSS施加到取消选择晶体管103和83的栅极。这使得这些取消选择晶体管不导电以免将SL00或BL00连接到VG。然而，应注意，在SLMUX 46的MUX电路100中(参见图2)，使对应于SL10-SLN0的剩余取消选择晶体管(例如取消选择晶体管105)导电以使得SL10-SLN0(未被选的源极线)中的每一个在写入期间耦合到VG。类似地，在BLMUX 44的MUX电路80中(参见图3)，使对应于BL10-BLN0的剩余取消选择晶体管(例如取消选择晶体管85)导电以使得BL10-BLN0(未被选的位线)中的每一个也在写入期间耦合到VG。
举例来说，图11示出当存储器单元23处于存储器操作的未被选列(在读取或写入期间)时的电压。在示出的实施例中，单元23处于所选行中，原因在于字线WL0处于被断言的电压值VDD处。然而，其它信号的电压将在单元23处于未被选的行中的情况下相同。如上文所论述，信号*SL0Sel为高(在VDD处)以将源极线SL00穿过晶体管103连接到VG。信号*BL0Sel也为高(在VDD处)以将位线BL00穿过晶体管83连接到VG。信号SL0Sel和BL0Sel两者均处于低电压状态处(VSS处)以将源极线SL00与源数据线SDL0隔离并且将位线BL00与位数据线BDL0隔离。应注意，当不正在执行存储器操作时，控制信号SL0Sel、*SL0Sel、BL0Sel和*BL0Sel的电压条件可相同。
NVM电路10的写入耐久性取决于可施加到栅极氧化物的电压量以及位单元的选择栅极以及MUX电路中的装置的栅极两者的应力持续时间。在写入操作期间，通过以在VG下而非真接地的方式源极加偏压于未被选的源极线和未被选的位线，由晶体管老化所产生的时间相依栅极氧化物崩溃(TDDB)可减少，因此延长NVM电路10的寿命(即，耐久性)。如图9-11的例子中所示出，NVM电路10内的各个晶体管在其栅电极处接收电压，以此在这些晶体管上产生TDDB应力。举例来说，未被选的源极线和未被选的位线的选择晶体管(例如晶体管32)以及取消选择晶体管(例如103和83)在其栅极处接收VDD，以此产生TDDB应力。不过可通过将未被选的源极线和位线连接到VG而非真接地减少此应力，原因是通过VG>真接地，进而减少栅极和源极之间的电压差分。此外，应注意，通过源极加偏压于未被选的源极线和未被选的位线的取消选择晶体管，减少MUX电路中的所有未被选的取消选择晶体管(例如103和83)上的应力，所述未被选的取消选择晶体管会在数目上超过MUX电路的所选耦合晶体管(例如102和82)。举例来说，在SLMUX46或BLMUX 44的MUX电路中，对于写入操作，K+1个群组中的每个群组中的N+1个耦合晶体管中的一个所选耦合晶体管的栅极接收VDD，而K+1个群组中的每一个群组中的N+1个取消选择晶体管的未被选的N个取消选择晶体管的栅极接收VDD。
在可替换的实施例中，在写入操作期间使用VG用于源极加偏压于未被选的源极线和未被选的位线可用以减少其它类型的NVM存储器(例如其它类型的电阻式RAM)中的TDDB应力。
可了解，可如何在读取操作期间利用VG电压减少电阻式存储器阵列中的泄漏电流。在一个实施例中，在读取操作期间，以虚拟接地电平而非真接地的方式加偏压于所有未被选的源极线和所有位线。可替换的是，取决于存储器阵列的设计，以虚拟接地电平而非真接地的方式加偏压于所有未被选的位线和所有源极线。此加偏压可减少泄漏电流。在读取操作期间，相对于虚拟接地提高所有电压电平，从而与使用真接地相比几乎不造成时间(性能)损失。还可了解，可如何在写入操作期间利用VG电压减少例如电阻式存储器电路的NVM电路内的TDDB应力。在一个实施例中，在写入操作期间，以虚拟接地电平而非真接地的方式加偏压于所有未被选的源极线和所有未被选的位线。在一个实施例中，可通过使用VG复制电压和翻转跟随器电压电路产生VG电压来恰当地维持和稳定VG电压，其中翻转跟随器电压电路包括吸收装置以移除在读取期间产生的额外电流。可替换的是，调节源极跟随器放大器可用以提供VG电压，且可在读取操作期间使用电流补偿器补偿VG节点上的额外电荷，因此维持VG节点电荷为中性。
虽然已示出和描述本发明的特定实施例，但本领域的技术人员将认识到，基于本文中的教示，可在不脱离本发明和其更广泛方面的情况下做出进一步改变和修改，且因此，所附权利要求书意图将在本发明的真实精神和范围内的所有此类改变和修改涵盖在其范围内。

Claims (10)

1.一种存储器，其特征在于，包括：
虚拟接地电路系统，所述虚拟接地电路系统耦合到第一电源端和第二电源端且被配置成在虚拟接地节点处产生虚拟接地电压，其中所述第一电源端被配置成提供第一电源电压且所述第二电源端被配置成提供小于所述第一电源电压的第二电源电压，其中所述虚拟接地电压大于零伏特并且处于所述第一电源电压和所述第二电源电压之间；
电阻式存储器单元的存储器阵列，所述存储器阵列中的每个电阻式存储器单元包括选择晶体管和用于存储值的电阻式存储元件，其中每个电阻式存储器单元耦合到多个第一列线中的第一列线；
第一解码器，所述第一解码器被配置成从所述多个第一列线选择第一列线集，用于自与所选第一列线集耦合的所述电阻式存储器单元的所选集的存储器读取操作；
读取电路系统，所述读取电路系统被配置成在所述存储器读取操作期间提供存储于电阻式存储器单元的所述所选集中的读取值；以及
第一列线多路复用器(MUX)，所述第一列线多路复用器被配置成在所述存储器读取操作期间将所述第一列线集中的每个所选第一列线耦合到所述读取电路系统，且被配置成在所述存储器读取操作期间将所述多个第一列线中的每个未被选的第一列线耦合到所述虚拟接地节点。
2.根据权利要求1所述的存储器，其特征在于，所述存储器阵列的每个电阻式存储器单元耦合到多个第二列线中的第二列线，所述存储器另外包括：
第二列线多路复用器(MUX)，所述第二列线多路复用器被配置成在所述存储器读取操作期间将所述多个第二列线中的每一个第二列线耦合到所述虚拟接地节点。
3.根据权利要求2所述的存储器，其特征在于，所述多个第一列线表征为源极线或位线中的一个，且所述多个第二列线表征为所述源极线或位线中的另一个。
4.根据权利要求1所述的存储器，其特征在于，所述虚拟接地电路系统包括：
翻转电压跟随器电路，所述翻转电压跟随器电路具有在所述第一电源端和所述第二电源端之间与源极跟随器晶体管和吸收晶体管串联耦合的电流源，其中所述源极跟随器晶体管的第一电流电极耦合到所述电流源，且所述源极跟随器晶体管的第二电流电极耦合到所述虚拟接地节点。
5.根据权利要求1所述的存储器，其特征在于，所述虚拟接地电路系统包括：
电流补偿器，所述电流补偿器经由第一启用开关耦合到所述虚拟接地节点，其中所述第一启用开关被配置成导电的以在所述存储器读取操作期间将所述电流补偿器耦合到所述虚拟接地节点。
6.根据权利要求1所述的存储器，其特征在于，所述读取电路系统包括感测放大器集，每个感测放大器具有耦合到所述所选第一列线集中的对应第一列线的第一输入和耦合到对应参考电流路径的第二输入，以及提供用于所述存储器读取操作的所述读取值的位值的输出。
7.根据权利要求6所述的存储器，其特征在于，所述读取电路系统另外包括对应于每个感测放大器的所述第一输入的第一电流源和对应于每个感测放大器的所述第二输入的第二电流源，其中在所述存储器读取操作期间，所述读取电路系统被配置成将来自每个第一电流源的读取电流提供到所述所选第一列线集中的所述对应列线并且将来自每个第二电流源的读取电流提供到所述对应参考电流路径。
8.在存储器中的一种方法，所述存储器具有被配置成提供第一电源电压的第一电源端、被配置成提供小于所述第一电源电压的第二电源电压的第二电源端以及电阻式单元的存储器阵列，在所述存储器阵列中每个电阻式存储器单元耦合到多个第一列线中的第一列线，其特征在于，所述方法包括：
从所述多个第一列线选择第一列线集，用于自与所选第一列线集耦合的所述电阻式存储器单元的所选集的存储器读取操作；
在虚拟接地节点处产生虚拟接地电压，其中所述虚拟接地电压大于所述第二电源电压；
在所述读取操作期间：
将所述多个第一列线中的所有未被选的第一列线耦合到所述虚拟接地节点；
将所述所选第一列线集中的每个第一列线耦合到多个感测放大器中的对应感测放大器的第一输入；
将对应参考电流路径耦合到所述多个感测放大器中的每个感测放大器的第二输入，其中每个对应参考电流路径耦合于所述虚拟接地节点与所述多个感测放大器中的对应感测放大器之间；以及
将读取电流提供到所述所选第一列线集中的每个第一列线并且提供到每个对应参考电流路径。
9.根据权利要求8所述的方法，其特征在于，产生所述虚拟接地电压是由翻转电压跟随器电路执行，其中所述翻转电压跟随器电路包括：
电流源，所述电流源具有耦合到所述第一电源端的第一端；
源极跟随器晶体管，所述源极跟随器晶体管具有耦合到所述电流源的第二端的第一电流电极和耦合到所述虚拟接地节点的第二电流电极；以及
吸收装置，所述吸收装置具有耦合到所述虚拟接地节点的第一电流电极、耦合到所述第二电源端的第二电流电极和耦合到所述源极跟随器晶体管的所述第一电流电极的控制电极。
10.根据权利要求8所述的方法，其特征在于，所述存储器阵列的每个电阻式存储器单元耦合到多个第二列线中的第二列线，所述方法另外包括：
在所述存储器读取操作期间，将所述多个第二列线中的每一个第二列线耦合到所述虚拟接地节点。
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