KR100528855B1 - 데이터 판독시에 있어서 데이터선의 충전시간을 단축하는박막자성체 기억장치 - Google Patents

데이터 판독시에 있어서 데이터선의 충전시간을 단축하는박막자성체 기억장치 Download PDF

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Abstract

데이터 판독시에 있어서, 행 및 열선택 동작에 따라, 데이터선(LIO, /LIO) 및 선택 메모리셀을 포함하는 전류경로가 형성되기 전에, 센스인에이블 신호(/SE)를 먼저 활성화시켜, 데이터선의 충전을 시작한다. 데이터선의 충전을 조기에 완료함으로써, 데이터 판독시작으로부터, 데이터선의 통과전류차가 선택 메모리셀의 기억데이터에 따른 레벨로 도달하기까지의 시간을 단축하고, 데이터 판독을 고속화할 수 있다.

Description

데이터 판독시에 있어서 데이터선의 충전시간을 단축하는 박막자성체 기억장치{THIN FILM MAGNETIC MEMORY DEVICE REDUCING A CHARGING TIME OF A DATA LINE IN A DATA READ OPERATION}
본 발명은, 박막자성체 기억장치에 관한 것으로, 보다 특정적으로는, 자기터널접합(MTJ:Magnetic Tunnel Junction)을 갖는 메모리셀을 구비한 박막자성체 기억장치에 관한 것이다.
저소비전력으로 불휘발적인 데이터기억이 가능한 기억장치로서, MRAM 디바이스(1)가 주목되고 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막자성체를 사용하여, 불휘발적인 데이터기억을 행하는 박막자성체의 각각을 메모리셀로 하여, 랜덤 액세스가 가능한 기억장치이다.
특히, 최근에는 자기터널접합을 이용한 박막자성체를 메모리셀로서 사용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb.2000., "Nonvolatile RAM based on Magnetic Tunnel Junction Elements" ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM" ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술문헌에 개시되어 있다.
도 18은, 자기터널 접합부를 갖는 메모리셀(이하, 간단히「MTJ 메모리셀」이라고도 칭함)의 구성을 나타내는 개략도이다.
도 18을 참조하여, MTJ 메모리셀은, 자기적으로 기록된 기억데이터의 데이터 레벨에 따라 전기저항이 변화하는 터널자기 저항소자 TMR과, 액세스 트랜지스터 ATR을 포함한다. 액세스 트랜지스터 ATR은, 비트선 BLB 및 접지전압 GND의 사이에, 터널자기 저항소자 TMR과 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서, 반도체기판상에 형성된 전계효과형 트랜지스터가 적용된다.
MTJ 메모리셀에 대해서는, 데이터 기록시에 다른 방향의 데이터 기록전류를 각각 흐르게 하기 위한 비트선 BL 및 디지트(digit)선 DL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독시에 터널자기 저항소자 TMR을 접지전압 GND에 풀다운하기 위한 소스선 SRL이 설치된다. 데이터 판독시에 있어서는, 액세스 트랜지스터 ATR의 턴온에 응답하여, 터널자기 저항소자 TMR은, 접지전압 GND 및 비트선 BL의 사이에 전기적으로 결합된다.
도 19는, MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 19를 참조하여, 터널자기 저항소자 TMR은, 고정된 일정한 자화방향을 갖는 강자성체층(이하, 간단히「고정자화층」이라고도 칭함) FL과, 외부로부터의 인가자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유자화층」이라고도 칭함) VL을 갖는다. 고정자화층 FL 및 자유자화층 VL의 사이에는, 절연체막으로 형성되는 터널배리어(터널막) TB가 설치된다. 자유자화층 VL은, 기록되는 기억데이터의 레벨에 따라, 고정자화층 FL과 동일방향 또는 고정자화층 FL과 반대방향으로 자화된다. 이것들의 고정자화층 FL, 터널배리어 TB 및 자유자화층 VL에 의해, 자기터널접합이 형성된다.
터널자기 저항소자 TMR의 전기저항은, 고정자화층 FL 및 자유자화층 VL의 각각의 자화방향의 서로 상대관계에 따라 변화한다. 구체적으로는, 터널자기 저항소자 TMR의 전기저항은, 고정자화층 FL의 자화방향과 자유자화층 VL의 자화방향이 평행인 경우에 최소치 Rmin이 되고, 양자의 자화방향이 반대(반평행)방향인 경우에 최대치 Rmax가 된다.
데이터 기록시에는, 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR은 턴오프된다. 이 상태에서, 자유자화층 VL을 자화하기 위한 데이터 기록전류는, 비트선 BL 및 디지트선 DL의 각각에서, 기록데이터의 레벨에 따른 방향으로 흐른다.
도 20은, 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 20을 참조하여, 횡축 H(EA), 터널자기 저항소자 TMR내의 자유자화층 VL 에서 자화용이축(EA:Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는, 자유자화층 VL에서 자화곤란축(HA:Hard Axis)방향으로 작용하는 자계를 나타낸다. 종축 H(HA) 및 횡축 H(EA)는, 비트선 BL 및 디지트선 DL을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에서는, 고정자화층 FL의 고정된 자화방향은, 자유자화층 VL의 자화용이축에 따라 있고, 자유자화층 VL은, 기억데이터의 레벨("1"및 "O")에 따라, 자화용이축 방향을 따라, 고정자화층 FL과 평행 혹은 반평행(반대)방향으로 자화된다. MTJ 메모리셀은, 자유자화층 VL의 2종류의 자화방향과 대응시켜, 1비트의 데이터("1" 및 "O')를 기억할 수 있다
자유자화층 VL의 자화방향은, 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면중에 나타나는 아스테로이드 특성선의 외측의 영역에 도달하는 경우에서만 새롭게 재기록할 수 있다. 즉, 인가된 데이터 기록자계가 아스테로이드 특성선의 내측의 영역에 해당하는 강도인 경우에는, 자유자화층 VL의 자화방향은 변화하지 않는다.
아스테로이드 특성선에 나타나는 바와 같이, 자유자화층 VL에 대하여 자화곤란축 방향의 자계를 인가함으로써, 자화용이축에 따른 자화방향을 변화시키는 데 필요한 자화임계치를 하강시킬 수 있다.
도 20에 나타낸 예와 같이 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록대상인 MTJ 메모리셀에서, 자화용이축 방향의 데이터 기록자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기록자계 HWR을 얻을 수 있도록, 비트선 BL 또는 디지트선 DL을 흐르는 데이터 기록전류의 값이 설계된다. 일반적으로, 데이터 기록자계 HWR은, 자화방향의 전환에 필요한 스위칭자계 HSW와, 마진분 △H와의 합으로 나타난다. 즉, HWR=HSW+△H로 나타난다.
MTJ 메모리셀의 기억데이터, 즉 터널자기 저항소자 TMR의 자화방향을 재기록하기 위해서는, 디지트선 DL과 비트선 BL과의 양쪽에 소정레벨 이상의 데이터 기록전류를 흐르게 할 필요가 있다. 이것에 의해, 터널자기 저항소자 TMR중의 자유자화층 VL은, 자화용이축(EA)에 따른 데이터 기록자계의 방향에 따라, 고정자화층 FL과 평행 또는 반대(반평행)방향으로 자화된다. 터널자기 저항소자 TMR에 일단 기록된 자화방향, 즉 MTJ 메모리셀의 기억데이터는, 새로운 데이터 기록이 실행되기까지 그동안 불휘발적으로 유지된다.
도 21은, MTJ 메모리셀에서의 데이터 판독을 설명하는 개념도이다.
도 21을 참조하여, 데이터 판독시에 있어서는, 액세스 트랜지스터 ATR은, 워드선 WL의 활성화에 응답하여 턴온한다. 이것에 의해, 터널자기 저항소자 TMR은, 접지전압 GND로 풀다운 된 상태로 비트선 BL과 전기적으로 결합된다.
이 상태에서, 비트선 BL을 소정전압으로 풀업하면, 비트선 BL 및 터널자기 저항소자 TMR을 포함하는 전류경로를, 터널자기 저항소자 TMR의 전기저항에 따른, 즉 MTJ 메모리셀의 기억데이터의 레벨에 따른 메모리셀 전류 Icell이 통과한다. 예컨대, 이 메모리셀 전류 Icell을 소정의 기준전류와 비교함으로써, MTJ 메모리셀로부터 기억데이터를 판독할 수 있다.
이와 같이 터널자기 저항소자 TMR은, 인가되는 데이터 기록자계에 의해 재기록 가능한 자화방향에 따라 그 전기저항이 변화하므로, 터널자기 저항소자 TMR의 전기저항 Rmax 및 Rmin과, 기억데이터의 레벨("1" 및 "0")과 각각 대응하여 설치함으로써, 불휘발적인 데이터기억을 실행할 수 있다.
이와 같이, MRAM 디바이스(1)에서는, 기억데이터 레벨의 차이에 대응한 터널자기 저항소자 TMR에서의 접합저항차인 전기저항차 △R=(Rmax-Rmin)을 이용하여 데이터기억이 실행된다. 즉, 선택 메모리셀의 통과전류 Icell의 검지에 의거하여, 데이터 판독동작이 실행된다.
도 22는, 종래의 데이터 판독계 회로의 개념도이다.
여기서는, 행렬형으로 배치된 메모리셀에서, 1비트의 데이터를 기억하는 메모리셀의 데이터 판독에 대하여 설명한다.
도 22를 참조하여, 메모리셀 열에 대응하여 상보의 비트선이 교대로 배치된다. 여기서는, 비트선 BL 및 /BL(이하, 본 명세서에서 「/」기호는 반전, 부정, 상보 등을 나타내는 것으로 함)의 각각에 대응하여 MTJ 메모리셀이 각각 배치된다. MTJ 메모리셀의 각각은, 도 18에 나타낸 것과 동일한 구성을 가지며, 대응하는 비트선 BL 또는 /BL과 접지전압 GND와의 사이에 직렬로 접속된, 터널자기 저항소자 TMR 및 액세스소자(액세스 트랜지스터) ATR을 갖는다. 액세스 트랜지스터 ATR의 게이트는, 대응하는 워드선 WL과 접속된다.
이하에서는, 2개의 MTJ 메모리셀 중 비트선 BL과 접속되는 한쪽을, 간단히 메모리셀 MC라고도 칭하며, 비트선 /BL과 접속되는 다른쪽을 비교셀 /MC라고도 칭한다. 메모리셀 MC 및 비교셀 /MC에 의해, 1비트의 데이터 기억이 실행된다. 구체적으로는, 메모리셀 MC에는, 기억데이터가 기록되고, 비교셀 /MC로는, 메모리셀 MC와 상보의 데이터가 기록된다.
또한, 판독데이터를 전달하기 위한 상보의 로컬데이터선 LIO 및 /LIO가 배치된다. 로컬데이터선 LIO 및 /LIO는, 로컬데이터선쌍 LIOP를 구성한다. 또한, 이하에서는, 로컬데이터선 LIO 및 /LIO를 간단히 데이터선이라고도 칭한다. 또한, 로컬데이터선쌍 LIOP를 간단히 데이터선쌍 LIOP라고도 칭한다.
또한, 데이터선 LIO 및 /LIO를 통과하는 통과전류차를 증폭하여 데이터로서 출력하는 데이터 증폭회로(90)를 더 설치한다. 데이터 증폭회로(90)는, 활성화 신호 SER에 응답하여 활성화하고, 데이터 판독시에 통과전류차를 증폭한다.
또한, 각 메모리셀 열에서, 비트선 BL 및 /BL의 타단과, 데이터선 LIO 및 /LIO와의 사이에 칼럼선택게이트 CSG가 설치된다. 칼럼선택게이트 CSG는, 대응하는 칼럼선택선 CSL의 활성화(「H」레벨)에 응답하여 온한다. 칼럼선택선 CSL은, 데이터 기록시 및 데이터 판독시의 쌍방에 있어서, 선택열에서 활성화(「H」레벨)된다.
또한, 메모리셀 열마다 이퀄라이즈 회로 EQG가 설치된다. 이퀄라이즈 회로 EQG는, 대응하는 비트선(BL, /BL)의 사이에 접속되는 트랜지스터 스위치 3t와, 비트선 BL 및 접지전압 GND의 사이에 접속되는 트랜지스터 스위치 32와, 비트선 /BL 및 접지전압 GND의 사이에 접속되는 트랜지스터 스위치 33을 갖는다. 트랜지스터 스위치(31, 32, 33)의 각각은, 예컨대 N채널 MOS 트랜지스터로 구성된다.
트랜지스터 스위치(31∼33)의 각각의 게이트에는, 메모리셀 열에 공통의 비트선 이퀄라이즈 신호 BLEQ가 입력된다. 비트선 이퀄라이즈 신호 BLEQ는, 적어도 데이터 판독동작전의 소정기간에 있어서, 「H」레벨로 활성화된다.
도 23은, 종래의 데이터 판독회로계의 데이터 판독시의 각 내부회로의 동작을 설명하는 타이밍차트도이다.
도 23을 참조하여, 데이터 판독전의 시각 tA 전까지, 비트선 이퀄라이즈 신호 BLEQ는「H」레벨이고, 비트선 BL 및 /BL은, 접지전압 GND에 프리차지되어 있다. 데이터 판독이 시작되는 시각 tA에서, 비트선 이퀄라이즈 신호 BLEQ는「L」레벨이 되고, 접지전압 GND와 절연된다.
다음에, 시각 tB에서, 워드선 WL이 활성화(「H」레벨)되고, 액세스 트랜지스터가 온하여 비트선(BL, /BL)과 접지전압 GND가 전기적으로 결합된다. 또한, 칼럼선택게이트 CSG는, 칼럼선택선 CSL의 활성화(「H」레벨)에 응답하여 온하고, 데이터선(LIO, /LIO)과 비트선(BL, /BL)이 각각 전기적으로 결합된다.
다음에, 시각 tB로부터, 기간 tWL 경과후의 시각 tC에서, 데이터 증폭회로(90)의 활성화 신호 SER이 활성화(「L」레벨)되어 데이터 판독전류가 공급되고, 비트선(BL, /BL) 및 데이터선(LIO, /LIO)에 대하여 충전이 시작된다.
이 시각 tC 이후에서, 데이터 판독전류가 검지 가능한 만큼 통과전류차가 생기기까지는 판독데이터 OUT, /OUT 사이에도 데이터 레벨을 검지 가능한 전압차는 생기지 않는다.
데이터 증폭회로(90)로부터 데이터 판독전류가 공급되고, 비트선(BL, /BL) 및 데이터선(LIO, /LIO)의 충전이 완료하는 타이밍에 해당하는 시각 tD쯤에서 메모리셀 MC의 기억데이터에 의거하는 저항차 즉 통과전류차를 검지하는 것이 가능하게 되고 데이터 증폭회로(90)에서 전압차 △V가 발생한다. 이 판독데이터 OUT, /OUT의 전압차 △V에 의거하여 기억데이터가 판독된다.
이와 같이, 데이터 판독이 시작되고 나서 실제로 메모리셀(MC)의 기억데이터가 출력되기까지는, 전술한 바와 같이 비트선 및 데이터선의 충전시간 tBL(시각 tC~tD)이 경과하기까지 대기할 필요가 있다.
특히, 데이터선(LIO, /LIO)은, 일반적으로 메모리 어레이가 대용량으로 되면 될수록 부하용량이 증대하고, 그것에 따른 그 충전시간이 증가해 버린다. 이 데이터 판독시에의 데이터선의 충전시간은 상기한 데이터 판독의 고속화의 저해요인으로 되어 왔다.
본 발명의 목적은, 데이터 판독개시에서의 데이터선 및 비트선의 충전시간을 단축하고, 고속인 데이터 판독을 가능하게 하는 박막자성체 기억장치를 제공한다.
본 발명의 특정한 국면에 따른 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 워드선과, 제1 및 제2 데이터선과, 차동증폭부를 포함한다. 복수의 메모리셀은, 각각이, 자기적으로 기록된 기억데이터에 따른 전기저항을 갖는다. 워드선은, 복수의 메모리셀 중 선택 메모리셀의 데이터 판독시에 활성화된다. 제1 데이터선은, 데이터 판독시에, 선택 메모리셀을 통해 제1 전압과 전기적으로 결합된다. 제2 데이터선은, 데이터 판독시에, 선택 메모리셀의 비교대상으로서 설치된 비교셀을 통해 제1 전압과 전기적으로 결합된다. 차동증폭부는, 데이터 판독시에 있어서, 워드선보다도 먼저 활성화되어, 제1 및 제2 데이터선의 각각을 제2 전압과 전기적으로 결합함과 동시에, 제1 및 제2 데이터선으로의 전류공급을 시작하고, 제1 및 제2 데이터선의 사이에 생기는 통과전류차에 따른 데이터 판독을 행한다.
따라서, 본 발명의 주된 이점은, 데이터 판독시에 있어서, 워드선의 활성화에 따라, 데이터선 및 선택 메모리셀을 포함하는 전류경로가 형성되기 전에, 차동증폭부를 먼저 활성화시켜, 제2 전압과 데이터선을 전기적으로 접속하여 데이터선의 충전을 시작한다. 데이터선의 충전을 조기에 완료함으로써, 데이터 판독시작으로부터, 레벨데이터선의 통과전류차가 선택 메모리셀의 기억데이터에 따른 레벨로 도달하기까지의 시간을 단축하여, 데이터 판독을 고속화할 수 있는 것이다.
본 발명의 다른 국면에 따른 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 기준셀과, 제1 및 제2 데이터선과, 레벨 조정회로와, 데이터 판독회로를 포함한다. 복수의 메모리셀은, 각각이, 자기적으로 기록된 기억데이터에 따라 제1 및 제2 전기저항의 한쪽을 갖는다. 기준셀은, 제1 및 제2 전기저항의 중간적인 전기저항을 갖는다. 제1 데이터선은, 데이터 판독시에, 복수의 메모리셀 중 선택된 어드레스에 대응하는 선택 메모리셀을 통해 제1 및 제2 전압의 사이에 전기적으로 결합된다. 제2 데이터선은, 데이터 판독시에, 기준셀을 통해 제1 및 제2 전압의 사이에 전기적으로 결합된다. 레벨조정회로는, 제1 및 제2 데이터선에 대응하여 설치되고, 데이터 판독시에 제1 및 제2 데이터선을 소정레벨로 변화시킨다. 데이터 판독회로는, 제1 및 제2 데이터선의 통과전류차에 따른 데이터 판독을 행한다.
따라서, 본 발명은, 데이터 판독시에 데이터선을 소정의 전압레벨로 변화시키는 레벨조정회로를 설치함으로써, 데이터선의 충전시간을 단축하고, 고속으로 데이터 판독이 가능하게 할 수 있다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치에 있어서, 복수의 메모리셀과, 기준셀과, 제1 및 제2 데이터선과, 데이터 판독회로를 포함한다. 복수의 메모리셀은, 각각이, 자기적으로 기록된 기억데이터에 따라 제1 및 제2 전기저항의 한쪽을 가지며, 행렬형으로 배치된다. 기준셀은, 제1 및 제2 전기저항의 중간적인 전기저항을 갖는다. 제1 데이터선은, 데이터 판독시에, 복수의 메모리셀 중 선택된 어드레스에 대응하는 선택 메모리셀을 통해 제1 및 제2 전압의 사이에 전기적으로 결합된다. 제2 데이터선은, 데이터 판독시에, 기준셀을 통해 제1 및 제2 전압의 사이에 전기적으로 결합된다. 데이터 판독회로는, 제1 및 제2 데이터선의 통과전류차에 따른 데이터 판독을 행한다. 제1 및 제2 데이터선의 각각은, 메모리셀 열마다 배치된 비트선부와, 데이터 판독회로에 대응하여 설치되는 로컬데이터선부를 포함한다. 박막자성체 기억장치는, 게이트회로와, 프리차지회로를 더 포함한다. 게이트회로는, 열선택 지시에 따라 비트선부와 로컬데이터선부와의 접속을 제어한다. 프리차지회로는, 메모리셀 열마다 설치되고, 데이터 판독전에 제1 및 제2 비트선을 프리차지하여, 데이터 판독시에 열선택 지시에 응답하여 비활성화된다.
따라서, 본 발명은, 비트선을 프리차지하는 프리차지회로를 설치하고, 프리차지회로는, 열선택 지시에 응답하여, 비활성화되므로 프리차지회로용의 신호선을 설치할 필요가 없다. 따라서, 부품점수를 증가시키는 일 없이 고속인 데이터 판독을 실현할 수 있다.
(발명의 실시예)
이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또, 도면중에서 동일부호는, 동일 또는 해당부분을 나타내는 것으로 한다.
(실시예 1)
도 1을 참조하여 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 외부로부터의 제어신호 CMD 및 어드레스신호 ADD에 응답하여 랜덤 액세스를 행하고, 기록데이터 DIN의 입력 및 판독데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는, 제어신호 CMD에 응답하여, MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤회로(5)와, 행렬형으로 배치된 MTJ 메모리셀 MC를 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)에서는, MTJ 메모리셀의 행에 각각 대응하여, 워드선 WL 및 디지트선 DL이 배치되고, MTJ 메모리셀의 열에 각각 대응하여, 상보의 비트선 BL 및 /BL로 구성되는 비트선쌍 BLP가 배치된다. 도 1에서는, 대표적으로 나타나는 1개의 MTJ 메모리셀 MC와, 이것에 대응하는 워드선 W 디지트선 DL 및 비트선쌍 BLP의 배치가 표시된다.
MRAM 디바이스(1)는, 어드레스신호에 의해 나타나는 로우 어드레스 RA를 디코드하여, 메모리 어레이(10)에서의 행선택을 실행하기 위한 행디코더(20)와, 어드레스신호 ADD에 의해 나타나는 칼럼어드레스 CA를 디코드하여, 메모리 어레이(10)에서의 열선택을 실행하기 위한 열디코더(25)와, 판독/기록제어회로(30)및(35)를 더 구비한다.
판독/기록제어회로(30, 35)는, 메모리 어레이(10)에 대하여 데이터 기록동작을 행하기 위한 회로군 및 메모리 어레이(10)로부터 데이터 판독을 행하기 위한 회로군(이하, 「데이터 판독회로계」라고도 칭함)을 총칭한 것이다.
디지트선 DL은, 메모리 어레이(10)를 사이에 두고 행디코더(20)와 반대측의 영역에서, 접지전압 GND와 결합된다.
도 2를 참조하여, 본 발명의 실시예 1에 따른 데이터 판독회로계의 구성에 대하여 설명한다. 메모리 어레이(10)는, 워드선 WL과 비트선 BL 및 /BL의 각각의 교점에 대응하여, 각각 배치되는 MTJ 메모리셀을 갖는다. 즉, 행어드레스 및 열어드레스의 조합으로 나타나는 하나의 어드레스에 대응하고, 2개의 MTJ 메모리셀의 각각은, 도 18에 나타내는 것과 동일한 구성을 가지며, 대응하는 비트선 BL 또는 /BL과 접지전압 GND와의 사이에 직렬로 접속된, 터널자기 저항소자 TMR 및 액세스소자(액세스 트랜지스터) ATR을 갖는다. 액세스 트랜지스터 ATR의 게이트는, 대응하는 워드선 WL과 접속된다.
도 2에서는, 제i번째(i:자연수)의 메모리셀 행 및 제j번째(j:자연수)에 대응하는, 워드선 WLi, 디지트선 DLi, 비트선 BLj, /BLj 및 대응하는 메모리셀 MC 및 비교셀 /MC가 대표적으로 나타난다.
또한, 이하에서는, 신호, 신호선 및 데이터 등의 2값과 같은 고전압상태(예컨대, 전원전압 VCC) 및 저전압상태(예컨대, 접지전압 GND)를, 각각「H」레벨 및「L」레벨이라고도 칭한다.
또한, 메모리 어레이(10)에 인접하여, 판독데이터 및 기록데이터를 전달하기 위한 상보의 데이터선 LIO 및 /LIO가 배치된다. 데이터선 LIO 및 /LIO는, 데이터선쌍 LIOP를 구성한다.
각 메모리셀 열에서, 비트선 BL 및 /BL의 타단과, 데이터선 LIO 및 /LIO와의 사이에 칼럼선택게이트 CSG가 설치된다. 칼럼선택게이트 CSG는 대응하는 칼럼선택선 CSL의 활성화(「H」레벨)에 응답하여 온한다. 칼럼선택선 CSL은, 데이터 기록시 및 데이터 판독시의 쌍방에 있어서, 선택열에서 활성화(「H」레벨)된다. 도 2에는, 비트선 BLj 및 /BLj에 대응하여 설치되는, 칼럼선택선 CSLj 및 칼럼선택게이트 CSGj가 대표적으로 표시된다. 칼럼선택게이트 CSGj는, 도 22에서 나타낸 칼럼선택게이트와 동일한 구성이다.
다음에, MTJ 메모리셀에서의 데이터 판독동작에 대하여 설명한다.
판독/기록제어회로(30)는, 메모리열마다 배치된 이퀄라이즈 회로 EQG를 갖는다. 도 2에서는, 제j번째의 메모리셀 열에 대응하는 이퀄라이즈 회로 EQGj가 대표적으로 표시된다. 이퀄라이즈 회로 EQGj는, 도 22에서 나타낸 이퀄라이즈 회로와 동일한 구성이다.
판독/기록제어회로(30)는, 또한, 데이터선쌍 LIOP를 이퀄라이즈하기 위해 데이터선 이퀄라이즈 회로(50)와, 차동증폭기(60)를 갖는다.
데이터선 이퀄라이즈 회로(50)는, 데이터선 LIO 및 /LIO의 사이에 접속되는 트랜지스터 스위치(51)와, 데이터선 LIO 및 접지전압 GND의 사이에 접속되는 트랜지스터 스위치(52)와, 데이터선 /LIO 및 접지전압 GND의 사이에 접속되는 트랜지스터 스위치(53)를 갖는다. 트랜지스터 스위치(51, 52, 53)의 각각은, 예컨대 N채널 MOS 트랜지스터로 구성된다.
트랜지스터 스위치(51∼53)의 각각의 게이트에는, 행디코더(20)에 의해 생성되는 데이터선 이퀄라이즈 신호 LIOEQ가 입력된다. 데이터선 이퀄라이즈 신호 LIOEQ는, 적어도 데이터 판독동작전의 소정기간에서, 「H」레벨로 활성화된다. 이것에 응답한 프리차지 이퀄라이즈동작에 의해, 데이터선 LIO 및 /LIO의 각각은, 접지전압 GND로 설정된다.
차동증폭기(60)는, 노드 N0 및 데이터선 LIO의 사이에 접속된 N채널 MOS 트랜지스터(61)와, 노드 /N0과 데이터선 /LIO와의 사이에 접속된 N채널 MOS 트랜지스터(62)와, 노드 NSP 및 노드 N0의 사이에 접속되는 P채널 MOS 트랜지스터(63)와, 노드 NSP 및 노드 /N0의 사이에 접속되는 P채널 MOS 트랜지스터(64)와, 전원전압 VCC 및 노드 NSP의 사이에 접속되는 P채널 MOS 트랜지스터(65)를 갖는다.
트랜지스터 63 및 64의 각각의 게이트는, 노드 /N0과 접속된다. 트랜지스터 63 및 64는, 커렌트미러 회로를 구성하고, 노드 N0 및 /N0의 각각에 대하여 동일 전류를 공급하고자 한다.
트랜지스터(61) 및(62)의 각각의 게이트에는, Vref 발생회로(55)에 의해 생성되는 고정된 기준전압 Vref가 입력된다. 트랜지스터 (61) 및 (62)는, 데이터선 LIO 및 /LIO를 기준전압 이하로 유지함과 동시에, 데이터선 LIO 및 /LIO의 통과전류차를 증폭하여, 노드 N0 및 /N0 사이의 전압차로 변환한다.
트랜지스터(65)의 게이트로는, 행디코더(20)에 의해 데이터 판독동작시에「L」레벨로 활성화되는 센스인에이블 신호 /SE가 입력된다. 트랜지스터(65)는, 센스인에이블 신호 /SE의 활성화(「L」레벨)에 응답하여 동작전류를 공급하고, 차동증폭기(60)를 동작시킨다.
다음에, 도 3을 사용하여, 실시예 1에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다.
도 3에서도, 제i행 제j열이 데이터 판독대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 3을 참조하여, 데이터 판독실행전의 시각 t0 이전에서, 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 이퀄라이즈 신호 BLEQ는, 「H」레벨로 활성화되어 있다. 이것에 의해, 각 메모리셀 열에서 비트선 BL 및 /BL은 접지전압 GND에 프리차지되고, 데이터선 LIO, /LIO도 접지전압 GND에 프리차지된다.
시각 t0에서 데이터 판독동작이 시작되면, 우선, 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 이퀄라이즈 신호 BLEQ가「L」레벨로 비활성화되어, 각 비트선 BL, /BL 및 데이터선 LIO, /LIO는, 접지전압 GND로부터 절연된다. 시각 t0은, 도 23의 시각 tA에 해당한다.
다음에, 시각 t1에서, 센스인에이블 신호 /SE가「L」레벨로 활성화되어, 차동증폭기(60)가 활성화된다. 이것에 의해, 데이터선 LIO 및 /LIO의 각각의 충전이 전원전압 VCC에 의해 시작된다.
다음에, 시각 t2에서, 선택행의 워드선 WLi 및 선택열의 칼럼선택선 CSLj가 각각「H」레벨로 활성화된다. 이와 같이 본 실시예 1에서는, 센스인에이블 신호 SE를 칼럼선택선 CSL 및 워드선 WL보다도 미리 활성화한다. 여기서, 시각 t2는, 도 23의 시각 tB에 해당한다.
선택행의 워드선 WLi 및 선택열의 칼럼선택선 CSLj의 활성화에 응답하여, 데이터선 LIO는, 비트선 BLj 및 메모리셀 MC를 통해 접지전압 GND로 풀다운되고, 데이터선 /LIO는, 비트선 /BLj 및 비교셀 /MC를 통해 접지전압 GND로 풀다운된다. 이미 설명한 바와 같이, 메모리셀 MC 및 비교셀 /MC로는 서로 상보의 데이터가 기록되어 있으므로, 각각의 전기저항은 Rmax 및 Rmin의 한쪽씩이다.
센스인에이블 신호 /SE의 활성화에 따라, 트랜지스터(65)에 의해 공급되는 동작전류는, 데이터선(LIO, /LIO)과, 비트선(BLj, /BLj)과, 메모리셀(MC) 및 비교셀(/MC)의 터널자기 저항소자 TMR을 통과하여 접지전압 GND로 도달하는 경로를 흐른다.
차동증폭기(60)에서, 트랜지스터(63) 및(64)로 구성된 커렌트미러 회로는, 데이터선 LIO 및 /LIO의 각각에 동일전류를 공급하고자 한다. 그러나, 선택 어드레스에 대응하는 메모리셀 MC 및 비교셀 /MC 사이에는 전기저항차 △R이 존재하므로, 양자의 통과전류에는 전류차가 생기려고 한다. 이 전류차에 의해 생기려고 하는, 비트선 BLj 및 /BLj의 사이, 즉 데이터선 LIO 및 /LIO 사이의 전압차는, 차동증폭기(60)중의 트랜지스터 (61) 및(62)에서의 소스·드레인전압의 차이에 해당하므로, 상기한 전기저항차 △R은, 트랜지스터 (61) 및 (62)의 통과전류(소스·드레인전류) 차이로 변환된다. 즉, 이 전류차가, 시각 t3에서, 비트선 BLj 및 /BLj 사이 및 데이터선 LIO 및 /LIO 사이의 전류차로서 나타난다. 트랜지스터 (61) 및 (62)는, 전류차를 증폭한 전압레벨차 △V를, 노드 N0 및 /N0 사이에 생기게 한다. 전압레벨차 △V의 극성, 즉 노드 N0 및 /N0의 전압의 고저는, 선택된 메모리셀 MC의 기억데이터에 따라 다르다. 즉, 도 3에 나타나는 바와 같이, 여기서는 차동증폭부(60)의 노드(N0, /N0)에서 출력되는 데이터신호(OUT, /OUT)의 전압차가 생기고, 이것에 응답하여 기억데이터의「H」레벨 및「L」레벨에 대응하는 판독데이터가 출력된다.
본 실시예에서는, 센스인에이블 신호 /SE를 칼럼열 선택선 CSL 및 워드선 WL보다도 미리 활성화(「L」레벨)함으로써, 칼럼열 선택선 CSL 및 워드선 WL의 활성화 전에 데이터선(LIO, /LIO)의 충전을 시작할 수 있다.
즉, 센스인에이블 신호 SE가 활성화(「L」레벨)되고 나서 비트선 및 데이터선이 충전되기까지의 시각 t1∼t3의 충전시각 tBL에 대해서는, 도 23에서 나타낸 종래예로 설명한 충전기간과 동일하지만, 전류의 공급타이밍을 시작하는 도 23에 나타낸 기간 tWL을 제거하여, 데이터 판독의 소요시간을 단축할 수 있다.
한편, 충전이 완료한 비트선 BLj 및 /BLj 사이 및 데이터선 LIO 및 /LIO 사이에는 전압차는 생기지 않고, 데이터선(LIO, /LIO) 및 비트선(BLj, /BLj)의 각각의 전압은, "Vref-Vth-Vmc"로 안정된다. 여기서, Vth는 트랜지스터(61, 62)의 임계치전압에 해당하며, Vmc는, 메모리셀 MC 및 비교셀 /MC에서 생기는 전압강하에 해당한다.
기준전압 Vref는 터널자기 저항소자중의 터널배리어인 절연막의 신뢰성 등을 고려하여, 상기한 전압 "Vref-Vth-Vmc"가 예컨대 약 400mV 정도가 되도록 설정된다. 이것에 의해, 과전압 인가에 의한 메모리셀 파괴를 회피하여, 동작신뢰성을 향상할 수 있다.
이상 설명한 바와 같이, 실시예 1에 따른 구성에 있어서는, 행 및 열선택 동작을 실행하기 전에, 센스인에이블 신호 /SE를 활성화(「L」레벨)시켜, 차동증폭기(60)에 의해 데이터선(LIO, /LIO)의 충전을 미리 시작함으로써, 데이터 판독시작시로부터 데이터가 판독되기까지의 기간을 단축하고, 데이터 판독을 고속화할 수 있다.
(실시예 2)
본 발명의 실시예 2는, 제조시의 각 소자의 변동에 의거하여 생기는 비트선쌍 BLP 및 데이터선쌍 LIOP의 용량 언밸런스를 억제하는 것을 목적으로 한다.
도 4를 참조하여, 실시예 2에 따른 데이터 판독회로계의 구성에서는, 도 2에 나타낸 구성과 비교하여, 데이터선 이퀄라이즈 회로(50) 대신에 데이터선 이퀄라이즈 회로(50a)가 배치되는 점이 다르다. 또한, 이퀄라이즈 회로 EQGj 대신에 이퀄라이즈 회로 EQGaj가 배치되는 점이 다르다.
이퀄라이즈 회로 EQGaj는, 도 2에 나타나는 이퀄라이즈 회로 EQGj와 비교하여, 이퀄라이즈하는 트랜지스터 스위치(31)와, 프리차지하는 트랜지스터 스위치 32 및 33이 각각 독립적으로 제어되는 점이 다르다. 즉, 트랜지스터 스위치(31)의 게이트는, 비트선 이퀄라이즈 신호 BLEQ의 입력을 받고, 트랜지스터 스위치 32 및 33의 게이트는, 동시에 비트선 프리차지신호 BLPRE의 입력을 받는다. 비트선 프리차지신호 BLPRE는, 행디코더(20)에 의해 생성된다.
데이터선 이퀄라이즈 회로(50a)는, 도 2에 나타나는 데이터선 이퀄라이즈 회로(50)와 비교하여, 이퀄라이즈에 사용되는 트랜지스터 스위치(51)와, 프리차지에 사용되는 트랜지스터 스위치 52 및 53이 각각 독립적으로 제어되는 점이 다르다. 즉, 트랜지스터 스위치(51)의 게이트는, 데이터선 이퀄라이즈 신호 LIOEQ의 입력을 받고, 트랜지스터 스위치 52 및 53의 게이트는, 동시에 데이터선 프리차지신호 LIOPRE의 입력을 받는다. 데이터선 프리차지신호 LIOPRE는, 행디코더(20)에 의해 생성된다.
실시예 2에 따른 MRAM 디바이스의 그 밖의 부분의 구성은, 실시예 1과 동일하므로 상세한 설명은 반복하지 않는다.
다음에, 도 5를 사용하여, 실시예 2에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다. 도 5에서도, 제i행 제j열이 데이터 판독대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 5를 참조하여, 데이터 판독동작이 시작되는 시각 t0 이전에서, 비트선 이퀄라이즈 신호 BLEQ 및 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 프리차지신호 BLPRE 및 데이터선 프리차지신호 LIOPRE는「H」레벨로 활성화되므로, 각 메모리셀 열에서 비트선 BL 및 /BL 및 데이터선 LIO 및 /LIO는 접지전압 GND와 전기적으로 결합된다. 또한, 각 비트선 사이 및 각 데이터선 사이는 전기적으로 결합되고, 이퀄라이즈되어 있다.
데이터 판독시작시에서의 시각 t0에서, 비트선 및 데이터선 프리차지신호 BLPRE 및 LIOPRE는「L」레벨이 되고, 비트선 BL 및 /BL 및 데이터선 LIO 및 /LIO는 접지전압 GND와 전기적으로 절연된다.
시각 t1에서, 센스인에이블 신호 /SE가 「L」레벨로 활성화되어, 차동증폭기(60)의 동작이 시작된다. 이것에 의해, 데이터선 LIO 및 /LIO의 각각의 충전이 전원전압 VCC에 의해 시작된다. 또한, 이 타이밍으로는, 데이터선 LIO 및 /LIO는, 트랜지스터(51)에 의해, 전기적인 접속이 유지되어 있기 위한 동일전위로 충전된다.
시각 t2에서, 선택행의 워드선 WLi 및 선택열의 칼럼선택선 CSLj의 활성화에 응답하여, 데이터선 LIO는, 비트선 BLj 및 메모리셀 MC를 통해 접지전압 GND로 풀다운되고, 데이터선 /LIO는, 비트선 /BLj 및 비교셀 /MC를 통해 접지전압 GND로 풀다운된다.
또한, 동일한 타이밍으로 비트선 및 데이터선 이퀄라이즈 신호 BLEQ 및 LIOEQ는, 「L」레벨이 되고, 각 비트선 및 각 데이터선은, 전기적으로 절연된다.
비트선 및 데이터선이 충전된 시각 t4에서, 선택 어드레스에서의 메모리셀 MC 및 비교셀 /MC의 전기저항차 △R에 따른, 실시예 1과 동일한 전류차가, 비트선 BLj 및 /BLj 사이 및 데이터선 LIO 및 /LIO 사이에 생긴다. 이 전류차는, 트랜지스터 61 및 62에 의해, 실시예 1과 동일하게 노드 N0 및 /N0 사이의 전압레벨차 △V로 변환된다.
한쪽에서, 비트선 BLj 및 /BLj 사이 및, 데이터선 LIO 및 /LIO 사이에는 전압차는 발생하지 않고, 각각의 전압은, 도 3에 나타낸 것과 동일하게, "Vref-Vth-Vmc"로 안정된다.
이와 같이, 데이터선 이퀄라이즈 신호 LIOEQ를 차동증폭기(60)의 동작시작 후도 활성화시켜, 상보의 데이터선 사이를 서로 전기적으로 결합시킴으로써 부하용량의 언밸런스를 조정할 수 있다. 즉, 데이터선 LIO 및, /LIO의 충전시간을 평균화할 수 있다.
따라서, 상보의 데이터선 사이의 부하용량의 언밸런스가 큰 경우, 다른쪽의 데이터선의 충전시간이 한쪽의 데이터선에 비해 길어서 충전시간의 불균형에 따른 데이터 판독의 지연이라는 문제를 회피할 수 있다. 이 결과로서 고속인 데이터 판독을 안정적으로 실행하는 것이 가능하게 된다. 즉, 실시예 2에 따른 구성에서는, 데이터 판독회로계를 구성한다, 각 소자의 제조시의 변동에 의해 생기는 상보의 데이터선 사이의 부하용량의 언밸런스가 큰 경우에도 상보의 데이터선 사이를 전기적으로 어떤 일정기간 결합시킴으로써, 그 언밸런스를 조정하고, 실시예 1보다도 데이터 판독을 안정적으로 또한 고속으로 실행할 수 있다.
또한, 본 구성에서는, 비트선 이퀄라이즈 신호 BLEQ 및 데이터선 이퀄라이즈 신호 LIOEQ를「L」레벨로 하는 타이밍을 워드선 WL 및 칼럼선택선 CSL의 활성화(「H」레벨)와 동일한 타이밍으로 하는 구성에 대하여 설명했지만, 이것에 한정되지 않고, 워드선 WL 및 칼럼선택선 CSL의 활성화 타이밍보다도 후에 일정기간 경과 후에 비트선 이퀄라이즈 신호 BLEQ 및 데이터선 이퀄라이즈 신호 LIOEQ를「L」레벨로 하는 것도 가능하다.
(실시예 3)
실시예 3에서는, 프리차지전압을 접지전압 GND 대신에 소정전압으로 치환하는 구성에 대하여 설명한다.
도 6을 참조하여, 실시예 3에 따른 데이터 판독회로계의 구성에서는, 도 2에 나타낸 구성과 비교하여, 이퀄라이즈 회로 EQGj가, 프리차지전압인 접지전압 GND 대신에 VBL 발생회로(54)에 의해 생성되는 소정전압 VBL을 프리차지전압으로서 입력되는 점이 다르다. 또한, 데이터선 이퀄라이즈 회로(50)가, 프리차지전압인 접지전압 GND 대신에 소정전압 VBL을 프리차지전압으로서 입력되는 점이 다르다. 여기서, 소정전압 VBL은, 전술한 "Vref-Vth-Vmc"에 해당하는 레벨로 설정된다.
다음에, 도 7을 사용하여, 실시예 3에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다. 도 7에서도, 제i행 제j열이 데이터 판독대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 7을 참조하여, 데이터 판독동작이 시작되는 시각 t0 전에서, 비트선 및 데이터선 이퀄라이즈 신호 BLEQ, LIOEQ는「H」레벨로 활성화되므로, 각 메모리셀 열에서 비트선(BL, /BL) 및 데이터선(LIO, /LIO)은 소정전압 VBL로 프리차지된다. 또한, 각 비트선 사이 및 각 데이터선 사이는 전기적으로 결합되고, 이퀄라이즈되어 있다.
시각 t0에서, 비트선 및 데이터선 이퀄라이즈 신호 BLEQ 및 LIOEQ는「L」레벨이 되고, 비트선(BL, /BL) 및 데이터선(LIO, /LIO)과 소정전압 VBL에 전기적으로 절연된다.
시각 t1에서, 센스인에이블 신호 /SE가「L」레벨로 활성화되고, 차동증폭기(60)의 동작이 시작된다. 이것에 의해, 데이터선 LIO 및 /LIO의 충전이 전원전압 VCC에 의해 시작된다.
그 후의 동작에 대해서는, 실시예 1에서 설명한 것과 동일하므로 그 설명은 반복하지 않는다.
본 실시예 3에서는, 차동증폭기(60)의 동작시작시 벌써 이전에 비트선 및 데이터선이 소정전압 VBL의 레벨로 충전된 상태에 있다. 따라서, 워드선 WL 및 칼럼선택선 CSL의 활성화 후 바로 후의 시각 t5에 선택 어드레스에서의 메모리셀 MC 및 비교셀 /MC의 전기저항차 △R에 따른, 실시예 1과 동일한 전류차가, 비트선 BLj 및 /BLj 사이 및 데이터선 LIO, /LIO 사이에 생긴다. 또한, 이것에 응답하여 노드 N0, /N0 사이의 전압레벨차 △V로 변환된다.
이와 같이, 실시예 3에 따른 구성에 의하면, VBL 발생회로(54)에서 발생시킨 소정전압 VBL로 비트선 및 데이터선을 프리차지함으로써, 비트선 및 데이터선의 충전시간을 더욱 단축하고, MRAM 디바이스에서의 고속인 데이터 판독을 더욱 고속화할 수 있다.
(실시예 3의 변형예)
실시예 3의 변형예는, 제조시의 각 소자의 변동에 의거하여 생기는 비트선쌍 BLP 및 데이터선쌍 LIOP의 용량 언밸런스를 억제하는 것을 목적으로 한다.
도 8을 참조하여, 실시예 3의 변형예에 따른 데이터 기록회로계의 구성에서는, 실시예 2에 따른 구성과 비교하여, 이퀄라이즈 회로 EQGaj가, 프리차지전압인 접지전압 GND 대신에 VBL 발생회로(54)에 의해 생성되는 소정전압 VBL을 프리차지전압으로서 입력되는 점이 다르다. 또한, 데이터선 이퀄라이즈 회로(50a)가, 프리차지전압인 접지전압 GND 대신에 소정전압 VBL을 프리차지전압으로서 입력되는 점이 다르다. 그 밖의 부분의 구성 및 동작은, 실시예 2와 동일하므로, 상세한 설명은 반복하지 않는다.
다음에, 도 9를 사용하여, 실시예 3의 변형예에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다. 도 9에서도, 제i행 제j열이 데이터 판독대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 9를 참조하여, 데이터 판독동작이 시작되는 시각 t0 이전에서는, 비트선 및 데이터선 이퀄라이즈 신호(BLEQ, LIOEQ) 및 비트선 및 데이터선 프리차지 신호(BLPRE, LIOPRE)가 「H」레벨로 활성화되므로, 각 메모리셀 열에서 비트선(BL , /BL) 및 데이터선(LIO, /LIO)은 소정전압 VBL로 프리차지된다. 또한, 각 비트선 사이 및 각 데이터선 사이는 전기적으로 결합되고, 이퀄라이즈되어 있다.
시각 t0에서, 비트선 및 데이터선 프리차지신호 BLPRE 및 LIOPRE가「L」레벨이 되어, 프리차지가 종료하고, 데이터 판독동작이 시작된다.
시각 t1에서, 센스인에이블 신호 /SE가 「L」레벨로 활성화되고, 차동증폭기(60)의 동작이 시작된다. 이것에 의해, 데이터선 LIO 및 /LIO의 각각의 충전이 전원전압 VCC에 의해 시작된다. 또한, 이 타이밍으로는, 데이터선 LIO 및 /LIO는, 트랜지스터(51)에 의해, 전기적인 접속이 유지되어 있으므로 동일전위로 충전된다.
그 후의 동작에 대해서는, 실시예 2에서 설명한 것과 동일하므로 그 설명은 반복하지 않는다.
본 실시예 3의 변형예에서는, 차동증폭기(60)의 동작시작시에 벌써 이전에 비트선 및 데이터선이 소정전압 VBL의 레벨로 충전된 상태에 있다. 따라서, 워드선 WL 및 칼럼선택선 CSL의 활성화 후 및 비트선 및 데이터선 이퀄라이즈 신호 BLEQ 및 LIOEQ를「L」레벨로 하는 시각 t2와 동일한 타이밍에 선택 어드레스에서의 메모리셀 MC 및 비교셀 /MC의 전기저항차 △R에 따른, 실시예 1과 동일한 전류차가, 비트선 BLj 및 /BLj 사이 및 데이터선 LIO 및 /LIO 사이에 생긴다. 또한, 이것에 응답하여 노드 N0 및 /N0 사이의 전압레벨차 △V로 변환된다.
이와 같이, 차동증폭기(60)의 동작시작시에 이미 비트선 및 데이터선을 소정전압 VBL의 레벨로 충전해 놓음으로써, 비트선 및 데이터선의 충전시간을 더욱 단축할 수 있다.
또한, 실시예 3의 변형예에 따른 구성에 의하면, 데이터 판독회로계를 구성하는, 각 소자의 제조시의 변동에 의해 생기는 데이터선의 부하용량의 언밸런스가 큰 경우에도 데이터선 이퀄라이즈 신호 LIOEQ를 차동증폭기(60)의 동작시작 후에도 활성화시켜, 상보의 데이터선 사이를 서로 전기적으로 결합시킴으로써, 부하용량의 언밸런스를 조정할 수 있다. 즉, 데이터선 LIO 및 /LIO의 충전시간을 평균화할 수 있다. 따라서, 실시예 3보다도 MRAM 디바이스로부터의 고속인 데이터 판독을 안정적으로 실행할 수 있다.
또한, 본 구성에서는, 비트선 및 데이터선 이퀄라이즈 신호 BLEQ 및 LIOEQ를「L」레벨로 하는 타이밍을 워드선 WL 및 칼럼선택선 CSL의 활성화(「H」레벨)와 동일한 타이밍으로 하는 구성에 대하여 설명했지만, 이것에 한정되지 않고, 워드선 WL 및 칼럼선택선 CSL의 활성화타이밍보다도 후에 비트선 및 데이터선 이퀄라이즈 신호 BLEQ 및 LIOEQ를「L」레벨로 하는 것도 가능하다.
(실시예 4)
실시예 4에서는, 실시예 3 및 그 변형예에 사용되는 VBL 발생회로(54)의 구성에 대하여 설명한다.
본 발명의 실시예 4는, 데이터 판독회로계와 등가인 전류경로를 형성하는 회로를 구성함으로써, 소망한 전압 VBL을 생성하는 것을 목적으로 한다.
도 10을 참조하여, 실시예 4에 따른 VBL 발생회로(54)는, 직렬로 접속된 센스등가회로(60#)와, 트랜지스터(41#, 42#)와, 저항소자(43#)를 구비한다. 트랜지스터 41# 및 42#은, 전원전압 VCC의 입력을 받아 온하고 있다. 또한, 트랜지스터 41#은, 트랜지스터 41과 동일하게 설계되는 트랜지스터 특성을 갖는다. 트랜지스터 42#은, 메모리셀의 액세스 트랜지스터 ATR을 유사적으로 설계하고, 동일한 트랜지스터 특성을 갖는다. 또한, 저항소자 43#은, 메모리셀의 터널자기 저항소자 TMR을 유사적으로 설계하고, 동일한 저항소자특성을 갖는다. 또, 저항소자 43#은, 터널자기 저항소자 TMR이 갖는 저항소자특성인 전기저항의 최대치 Rmax와 최소치 Rmin과의 소정범위내에 저항치를 설정하는 것이 가능하다.
센스등가회로 60#은, 전원전압 VCC와 직렬로 접속된 트랜지스터 65#, 64# 및 62#을 포함한다. 트랜지스터 35#은, 차동증폭기(60)에 포함되는 트랜지스터(65)와 동일하게 설계되는 트랜지스터 특성을 가지며, 활성화 신호 ACT에 응답하여 온한다. 또한, 트랜지스터 64#은, 트랜지스터 64와 동일하게 설계되는 트랜지스터 특성을 가지며, 트랜지스터 64#의 게이트는, 드레인측과 접속된다. 또한, 트랜지스터 62#은, 트랜지스터 62와 동일하게 설계되는 트랜지스터 특성을 가지며, 기준전압 Vref의 입력을 받아 온한다. 이 VBL 발생회로(54)는, 데이터 판독시에 활성화 신호 ACT를 입력하여 트랜지스터 65#을 온하고, 전압 VBL을 노드 REFLIO로부터 출력한다. 혹은 전압 VBL을 노드 REFBL로부터 출력한다. 노드 REFLIO 및 노드 REFBL과의 사이에는, 트랜지스터 41#이 배치되어 있지만, 고전압인 전원전압 VCC를 받아 온하고 있으므로, 노드 REFLIO의 전압레벨과 노드 REFBL의 전압레벨은, 거의 동일한 값이다.
여기서, 전압 VBL은, "Vref-Vth-Vmc"로 설정된다. 여기서, Vth는 트랜지스터 62#의 임계치전압에 해당하고, Vmc는, 저항소자 43#으로 생기는 전압강하에 해당한다.
즉, 본 실시예의 VBL 발생회로(54)는, 상기한 실시예에서의 데이터 판독회로계의 데이터선 /LIO 및 비트선 /BL측의 전원전압 VCC로부터 접지전압 GND까지의 메모리셀을 통해 형성되는 전류경로를 유사적으로 구성한 전류경로 유사회로이다.
이와 같은 구성으로 함으로써, VBL 발생회로(54)는, 소망한 소정전압 VBL을 안정적으로 공급할 수 있다.
또한, 지금까지 설명한, 실시예 1로부터 3 및 그것들의 변형예에 있어서는, 상보의 데이터선을 사용한 데이터 판독동작을 전제로 하고 있지만, 메모리 어레이(10)의 구성에 대해서는, 지금까지 설명한 바와 같이, 2개의 MTJ 메모리셀에 의해 1비트를 기억하는 메모리셀 배치에 한정되는 것은 아니다.
도 11a에는, 실시예 1로부터 3 및 그것들의 변형예로 나타낸, 2개의 MTJ 메모리셀에 의해 1비트를 기억하는 메모리셀 배치가 나타난다. 이 배치에서는, 동일어드레스에 대응하는 2개의 메모리셀 MC 및 /MC가 상보의 데이터선 LIO(BL) 및 /LIO(/BL)와 각각 접속되어, 상보 데이터선 사이의 통과전류차에 의거한 데이터 판독이 실행된다.
도 11a에 나타낸 메모리셀 배치는, 기억비트수의 2배의 MTJ 메모리셀이 필요하게 되지만, 실제로 상보 데이터를 기억하고 있는 MTJ 메모리셀 사이의 통과전류차에 따라 데이터 판독을 실행하므로, 터널자기 저항소자의 제조특성의 변동에 따라, 고정밀도의 데이터 판독을 실행할 수 있다.
도 11b 및 도 11c에는, 중간적인 전기저항을 갖는 더미 메모리셀을 사용한 메모리셀 배치가 나타난다. 더미 메모리셀 DMC는, 메모리셀 MC의 2종류의 기억데이터 레벨("1", "0")에 각각 대응한 전기저항 Rmax 및 Rmin의 중간치인 전기저항 Rm을 갖는다. 바람직하게는, Rm=Rmin+△R/2(△R=Rmax-Rmin)로 설계된다. 통상, 더미 메모리셀 DMC는, 정규의 MTJ 메모리셀 MC와 동일한 터널자기 저항소자 TMR을 포함하도록 설계된다.
더미 메모리셀 DMC를 배치하는 구성에서는, 1개의 MTJ 메모리셀마다 1비트의 데이터기억을 실행하므로, 메모리셀의 배치개수를 삭감하는 것이 가능하게 된다.
도 11b에는, 더미 메모리셀 DMC가 더미행을 형성하는 배치예가 나타난다.
이 배치에서는, 각 메모리셀 행에서, 메모리셀 MC는, 비트선 BL 또는 /BL 중 어느 하나와 접속된다. 예컨대, 홀수행에서 비트선 BL과 접속되고, 짝수행에서 비트선 /BL과 접속되도록, 메모리셀 MC는 교대 배치된다.
상세한 것은 도시하지 않지만, 더미 메모리셀 DMC는, 2개의 더미행에 걸쳐, 정규의 메모리셀 MC와 메모리셀 열을 공유하도록 배치된다. 더욱이, 더미행에 각각 대응하여, 더미워드선 DWL1 및 DWL2가 배치된다. 더미 메모리셀 DMC는, 각각의 더미행에서, 비트선 BL 또는 /BL의 한쪽과 접속된다.
이와 같은 배치로 함으로써, 워드선 WL 및 더미워드선 DWL1, DWL2의 선택적인 활성화에 의해, 상보의 데이터선 LIO(BL) 및 /LIO(/BL)의 한쪽씩에, 선택된 메모리셀 MC 및 더미 메모리셀 DMC를 각각 접속할 수 있으므로, 상보 데이터선 사이의 통과전류차에 의거한 데이터 판독이 가능하게 된다.
또한, 도 11c에 나타나는 바와 같이, 더미열을 형성하도록 더미 메모리셀 DMC를 배치하는 것도 할 수 있다. 더미 메모리셀 DMC는, 정규의 메모리셀 MC와 메모리셀 행을 공유하도록 배치되고, 또한, 더미열에 대응하여 더미비트선 DBL이 설치된다. 데이터선 LIO 및 /LIO는, 선택열의 비트선 및 더미비트선 DBL과 접속된다.
이와 같은 배치로 함으로써, 워드선 WL의 선택적인 활성화에 의해, 상보의 데이터선 LIO(BL) 및 /LIO(DBL)에, 선택된 메모리셀 MC 및 더미 메모리셀 DMC를 각각 접속할 수 있으므로, 상보 데이터선 사이의 통과전류차에 의거한 데이터 판독이 가능하게 된다.
즉, 더미 메모리셀 DMC를 배치하여, 1개의 MTJ 메모리셀마다 1비트의 데이터기억을 실행하는 구성으로서도, 실시예 1로부터 4 및 그것들의 변형예에 따른 데이터 판독회로계의 구성에서, 비교셀 /MC 대신에 더미 메모리셀 DMC를 적용함으로써, 동일한 데이터 판독동작을 실행하는 것이 가능하다.
(실시예 5)
실시예 5에서는, 중간적인 전기저항을 갖는 기준셀, 즉 도 11b, 도 11c에 나타낸 더미 메모리셀 DMC의 배치를 전제로 한 데이터 판독회로계의 구성에 대하여 설명한다.
도 12를 참조하여, 실시예 5에 따른 데이터 판독회로계의 메모리 어레이(10)에는, 도 11b와 동일하게, 메모리셀 MC 및 더미 메모리셀 DMC가 배치된다. 즉, 더미 메모리셀 DMC는, 2행에 걸쳐, 정규의 메모리셀 MC와 메모리셀 열을 공유하도록 배치된다.
각 메모리셀 열에 대응하여, 서로 상보의 비트선 BL 및 /BL에 의해 구성되는 비트선쌍 BLPj가 배치된다. 또한, 각 메모리셀 열에 대응하여 프리차지 게이트유닛 PGUj가 배치된다. 프리차지 게이트유닛 PGUj는, 각 비트선 BL 및 /BL에 각각 대응하여, 프리차지 게이트 PG 및 /PG를 포함한다. 각 프리차지 게이트 PG 및 /PG는, 비트선 이퀄라이즈 신호 BLEQ에 응답하여, 대응하는 비트선 BL 및 /BL의 일단측을 접지전압 GND와 결합한다.
또한, 프리차지 게이트유닛 PGUj는, 또 이퀄라이즈 게이트 EG를 포함하고, 비트선 이퀄라이즈 신호 BLEQ에 응답하여 비트선 BL 및 /BL을 전기적으로 결합한다.
메모리셀 MC는, 홀수행에서 비트선 BL과 접속되고, 짝수행에서 비트선 /BL과 접속되도록, 1행 간격으로 교대 배치된다. 메모리셀 MC는, 대응하는 비트선 BL 또는 /BL과 접지전압 GND와의 사이에 접속되는, 터널자기 저항소자 TMR 및 액세스소자(액세스 트랜지스터) ATR을 갖는다. 액세스 트랜지스터 ATR은, 대응하는 워드선 WL의 활성화에 응답하여 온한다.
더미 메모리셀의 행에 각각 대응하여, 더미워드선 DWL1 및 DWL2가 배치된다. 더미워드선 DWL1에 대응하는 더미 메모리셀군은, 대응하는 비트선 /BL과 접지전압 GND와의 사이에 접속되는, 더미자기 저항소자 TMRd 및 더미 액세스소자(액세스 트랜지스터) ATRd를 갖는다. 더미 액세스소자 ATRd는, 홀수행의 선택시에 활성화되는 더미워드선 DWL1에 따라 온한다.
이것에 대하여, 더미워드선 DWL2에 대응하는 더미 메모리셀군은, 대응하는 비트선 BL과 접지전압 GND와의 사이에 접속되는, 더미자기 저항소자 TMRd 및, 더미 액세스소자(액세스 트랜지스터) ATRd를 갖는다. 더미 액세스소자 ATRd는, 짝수행의 선택시에 활성화되는 더미워드선 DWL2에 따라 온한다.
각 더미 메모리셀 DMC의 전기저항 Rm은, Rm=Rmin+(△R/2)으로 설계된다. 예컨대, 전기저항 Rmin에 대응하는 데이터를 기억한, 메모리셀 MC와 동일한 터널자기 저항소자 TMR에 의해 더미자기 저항소자 TMRd를 구성하고, 또한, 더미 액세스소자 ATRd의 온저항을 액세스 트랜지스터 ATR보다도 △R/2 크게 설정함으로써, 더미 메모리셀 DMC가 구성된다. 혹은, 더미 액세스소자 ATRd와 액세스 트랜지스터 ATR의 온저항을 동일하게 설계하고, 더미자기 저항소자 TMRd를, 전기저항 Rmin에 대응하는 데이터를 기억하는 터널자기 저항소자 TMR과 전기저항이 △R/2의 고정저항과의 직렬접속에 의해, 더미 메모리셀 DMC를 구성하는 것도 가능하다.
도 12에서는, 제1번째 및 제2번째의 메모리셀 행에 대응하는 워드선 WL1, WL2 및 디지트선 DL1, DL2와, 제j번째의 메모리셀 열에 대응하는 비트선 BLj 및 /BLj와, 이들에 대응하는 메모리셀 MC 및 더미 메모리셀 DMC가 대표적으로 나타난다.
실시예 5에 따른 구성에서는, 각 메모리셀 열에 대응하여 배치되는 칼럼선택게이트 CSG와, 메모리 어레이(10)에 인접하여 배치되는 상보의 데이터 버스 DB 및 /DB가 더 설치된다. 데이터 버스 DB 및 /DB는, 데이터 버스선쌍 DBP를 구성한다.
칼럼선택게이트 CSG는, 비트선 BL 및 /BL의 타단측과, 데이터버스 DB 및 /DB와의 사이에 접속되고, 대응하는 칼럼선택선 CSL의 활성화에 응답하여 온한다. 예컨대, 칼럼선택게이트 CSGj는, 칼럼선택선 CSLj의 활성화에 응답하여, 트랜지스터 40 및 41이 온하고, 대응하는 비트선 BLj 및 /BLj의 타단측을 데이터 버스 DB 및 /DB와 각각 접속한다.
또한, 차동증폭기(60)는, 데이터 버스선 DB 및 /DB와 접속되고, 데이터 버스선 DB 및 /DB의 통과전류차를 증폭하여, 노드 N0 및 /N0 사이의 전압차로 변환한다.
또한, 데이터 판독시에 비트선 BLj 및 /BLj의 전압레벨을 조정하는 레벨조정회로(70)가 비트선 BLj 및 /BLj에 대하여 설치된다.
레벨조정회로(70)는, 비트선 BL 및 /BL 사이에 직렬로 접속되는 커패시터 /Cj 및 Cj와, 그 접속노드와 전기적으로 결합되는 신호선 Φku를 포함한다.
다음에, 도 13을 사용하여, 실시예 5에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다.
데이터 판독 전에서는, 각 워드선 WL은 비활성화되어 있으므로, 비트선 BL 및 /BL과, 메모리셀 MC 및 더미 메모리셀 DMC의 사이는 절연된다. 또한, 비트선 프리차지신호 BLPR이 활성화되어 있으므로, 비트선 BL 및 /BL의 각각은, 접지전압 GND로 프리차지되어 있다.
또한, 각 칼럼선택선 CSL도 비활성화되어 있으므로, 데이터 버스 DB 및 /DB는, 각 비트선 BL 및 /BL로부터 절연되어 있다.
데이터 판독시에는, 비트선 프리차지신호 BLPR은 비활성화되어, 각 비트선(BL, /BL)은, 접지전압 GND로부터 절연된다. 더욱이, 어드레스 선택에 따라, 선택행의 워드선, 선택열의 칼럼선택선 및 더미워드선 DWL1 및 DWL2의 한쪽이 선택적으로 활성화된다.
이것에 따라, 데이터 버스 DB 및 선택열의 비트선 BL은, 선택된 메모리셀 MC 및 더미 메모리셀 DMC의 한쪽을 통해, 전원전압 VCC 및 접지전압 GND의 사이에 전기적으로 결합된다. 동일하게, 데이터 버스 /DB 및 선택열의 비트선 /BL은, 선택된 메모리셀 MC 및 더미 메모리셀 DMC의 다른쪽을 통해, 전원전압 VCC 및 접지전압 GND의 사이에 전기적으로 결합된다.
또한, 이때 신호선 Φku가 활성화된다. 이것에 따라 커패시터 Cj 및 /Cj에 의한 용량결합에 의해 비트선 BLj 및 /BLj의 전압레벨을 상승시킬 수 있다.
이것에 따라, 시각 T0에서, 검지 가능한 기억데이터에 따른 통과전류차를 빠르게 데이터 버스 DB 및 /DB에 대하여 생기게 할 수 있다.
이 데이터 버스 DB 및 /DB의 통과전류차에 따라, 노드 N0 및 /N0의 사이에, 선택된 메모리셀 MC의 기억데이터에 따른 전압차가 발생한다. 이 결과, 차동증폭기(60)는, 선택된 메모리셀 MC의 기억데이터의 레벨을 반영한 판독데이터 DOUT을 생성할 수 있다.
도 13에 나타내는 바와 같이, 레벨조정회로(70)를 설치함으로써, 설치하고 있지 않은 경우에 검지 가능한 통과전류차가 생기는 시각 T1보다도 빠른 시각 T0에서 기억데이터에 따른 통과전류차가 생기게 된다.
또한, 데이터 버스 DB와 더미 메모리셀 DMC가 접속된 경우에서도, 차동증폭기(60)의 입력측과 데이터 버스 DB 및 /DB와의 사이의 접속을 특히 전환하지 않더라도, 선택된 메모리셀 MC 및 더미 메모리셀 DMC의 통과전류차에 의거한 동일한 데이터 판독동작을 실행할 수 있다.
한편, 비트선 BLj 및 /BLj 사이 및 데이터 버스선 DB 및 /DB 사이에는 전압차는 생기지 않고, 데이터 버스선(DB, /DB) 및 비트선(BLj, /BLj)의 각각의 전압은, 전술한 것과 동일하게 "Vref-Vth-Vmc"로 안정된다. 여기서, Vth는 트랜지스터(61, 62)의 임계치전압에 해당하고, Vmc는, 메모리셀 MC 및 더미 메모리셀 DMC에서 생기는 전압강하에 해당한다.
이상 설명한 바와 같이, 실시예 5에 따른 구성에서는, 데이터 판독시에 신호선 Φku를 활성화하여, 커패시터 Cj 및 /Cj의 용량결합에 의해 비트선 BLj 및 /BLj의 전압레벨을 상승시켜 데이터 버스선쌍 DBP의 충전시간을 단축하고, 조기에 기억데이터를 판독할 수 있다. 즉, 데이터 버스선쌍을 소정의 전압레벨로 충전하는 충전시간을 단축하여, 고속인 데이터 판독을 실행할 수 있다.
(실시예 5의 변형예 1)
도 14는, 실시예 5의 변형예 1에 따른 데이터 판독회로계의 구성을 나타내는 회로도이다.
도 14를 참조하여, 실시예 5의 변형예 1에 따른 데이터 판독회로계의 구성에서는, 실시예 5와 비교하여, 레벨조정회로(70)의 커패시터 Cj 및 /Cj의 접속노드는, 칼럼선택선 CSLj와 전기적으로 접속되는 점이 다르다. 이 결과, 신호선 ΦKu의 배치가 불필요하게 되어 삭제된다.
다음에, 도 15를 사용하여, 실시예 5의 변형예 1에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명한다.
데이터 판독전에 대해서는, 실시예 5에서 설명한 것과 동일하므로 그 설명은 반복하지 않는다.
실시예 5와 비교하여 다른 점은, 선택행의 워드선, 선택열의 칼럼선택선 및 더미워드선 DWL1 및 DWL2의 한쪽이 선택적으로 활성화되는 타이밍과 동일한 타이밍으로, 커패시터 Cj 및 /Cj의 용량결합에 의해, 비트선 BLj 및 /BLj의 전압레벨이 상승하는 점이다. 그 밖의 점에 대해서는 동일하므로 그 설명은 반복하지 않는다.
이와 같은 구성으로 함으로써, 실시예 5에 따른 데이터 판독동작과 동일하게, 고속이며 또한 고정밀도로 데이터 판독을 실행할 수 있다. 또한, 신호선 Φku 대신에 칼럼선택선 CSL을 사용하여 비트선 BLj 및 /BLj의 전압레벨을 용량결합에 의해 상승시킬 수 있으므로 부품점수를 삭감하는 것이 가능하게 된다.
(실시예 5의 변형예 2)
실시예 5의 변형예 1에서는, 신호선 Φku 대신에 칼럼선택선 CSL을 사용하여 비트선 BL 및 /BL의 전압레벨을 용량결합에 의해 상승시키는 구성에 대하여 설명했다. 그러나, 이 경우, 칼럼선택선 CSL의 전압레벨에 의거하여 커패시터 Cj 및 /Cj가 충전되고, 용량결합에 의해 대응하는 비트선의 전압레벨이 상승한다. 따라서, 칼럼선택선 CSL의 전압레벨에 의해서는 비트선 BL 및 /BL의 전압레벨이 너무 상승해 버려, 메모리셀의 데이터를 파괴해 버릴 가능성도 있다.
본 실시예 5의 변형예 2는, 비트선 BL 및 /BL의 전압레벨을 소정의 전압레벨치 이하로 설정하는 것을 목적으로 한다.
도 16을 참조하여, 실시예 5의 변형예 2에 따른 판독회로계는, 도 14의 판독회로계와 비교하여, 비트선 클램프회로 BLCLP와 데이터 버스선 클램프회로 DBCLP를 더 설치한 점이 다르다. 그 밖의 점은 실시예 5의 변형예 1과 동일하므로 그 설명은 반복하지 않는다.
비트선 클램프회로 BLCLP는, 소위 다이오드 접속된 트랜지스터 80 및 81을 포함한다.
구체적으로는, 트랜지스터 80은, 접지전압 GND와 비트선 /BL과의 사이에 접속되고, 그 게이트는, 비트선 /BL과 접속된다. 트랜지스터 81은, 접지전압 GND와 비트선 BL과의 사이에 접속되며, 그 게이트는, 비트선 BL과 접속된다.
또한, 데이터 버스선 클램프회로 DBCLP는, 소위 다이오드 접속된 트랜지스터 82 및 83을 포함한다. 구체적으로는, 트랜지스터 82는, 접지전압 GND와 데이터 버스선 DB와의 사이에 접속되고, 그 게이트는, 데이터 버스선 DB와 접속된다. 트랜지스터 83은, 접지전압 GND와 데이터 버스선 /DB와의 사이에 접속되며, 그 게이트는, 데이터 버스선 /DB와 접속된다.
비트선 클램프회로 BLCLP는, 비트선 BL 및 /BL을 소정의 전압레벨 이하로 강하시킨다. 또한, 데이터 버스선 클램프회로 DBCLP는, 데이터 버스선 DB 및 /DB를 소정의 전압레벨 이하로 강하시킨다.
이 소정의 전압은, "Vref-Vth-Vmc"를 상술한 소위 다이오드의 온전압으로서 설정된다.
이와 같은 구성으로 함으로써, 비트선쌍 BLP 및 데이터선쌍 DBP의 전압레벨의 상승을 소정의 전압레벨 이하로 억제하고, 실시예 5의 변형예 1에 따른 데이터 판독동작보다도 안정적으로 데이터 판독을 실행할 수 있다.
또한, 본 실시예는, 실시예 5에도 적용가능하다.
또한, 본 구성에서는, 다이오드 접속된 트랜지스터의 구성에 대하여 설명했지만, 이것에 한정되지 않고, 예컨대, 통상의 다이오드를 사용하여 구성하는 것도 가능하다.
또한, 본 구성에서는, 프리차지전압이 접지전압인 구성이므로, 비트선 클램프회로 BLCLP 및 데이터 버스선 클램프회로 DBCLP를 사용하여 소정의 전압레벨 이하로 강하시키는 구성에 대하여 설명했지만, 프리차지전압이 접지전압 이외의 고정전압인 경우에는, 이것에 한정되지 않고, 비트선 클램프회로 BLCLP 및 데이터 버스선 클램프회로 DBCLP를 사용하여 소정의 전압레벨 이상으로 상승시키는 구성으로 해도 된다.
(실시예 5의 변형예 3)
상기한 실시예 5 및 이들 변형예에서는, 데이터 판독시의 비트선 및 데이터선의 전압레벨에 대하여 설명해 왔지만, 본 실시예 5의 변형예 3에서는, 데이터 판독 전의 비트선의 프리차지를 행하는 프리차지회로에 대하여 설명한다.
도 17을 참조하여, 본 발명의 실시예 5의 변형예 3에 따른 판독회로계는, 도 16의 판독회로계와 비교하여 프리차지 게이트유닛 PGU#j로 치환한 점이 다르다.
프리차지 게이트유닛 PGU#j는, 프리차지 게이트유닛 PGUj와 비교하여, 칼럼선택선 CSLj와 전기적으로 접속된 인버터 IVj를 더 포함하는 점이 다르다. 이 프리차지 게이트유닛 PGU#j는, 칼럼선택선 CSLj의 반전신호의 입력을 받아 활성화된다.
따라서, 칼럼선택선 CSLj의 비활성화에 응답하여 프리차지가 실행되고, 활성화에 응답하여 프리차지가 종료한다.
본 구성으로 함으로써, 비트선 이퀄라이즈 신호 BLEQ를 사용하는 일 없이, 비트선쌍 BLP를 프리차지하는 것이 가능해지므로 배선층을 삭감하고, 부품점수를 실시예 5의 변형예 2보다도 삭감할 수 있다. 또한, 본 실시예는, 실시예 5 및 그 변형예 1에도 동일하게 적용가능하다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니며 특허청구의 범위에 의해 나타나고, 특허청구의 범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 일면에 따른 박막자성체 기억장치는, 데이터선의 충전을 조기에 완료함으로써, 데이터 판독시작으로부터, 레벨데이터선의 통과전류차가 선택 메모리셀의 기억데이터에 따른 레벨로 도달하기까지의 시간을 단축하여, 데이터 판독을 고속화할 수 있는 것이다.
본 발명의 다른 국면에 따른 박막자성체 기억장치는, 데이터 판독시에 데이터선을 소정의 전압레벨로 변화시키는 레벨조정회로를 설치함으로써, 데이터선의 충전시간을 단축하고, 고속인 데이터 판독이 가능하게 할 수 있다.
본 발명의 또 다른 국면에 따른 박막자성체 기억장치는, 비트선을 프리차지하는 프리차지회로를 설치하고, 프리차지회로는, 열선택 지시에 응답하여, 비활성화되므로 프리차지회로용의 신호선을 설치할 필요가 없다. 따라서, 부품점수를 증가시키는 일 없이 고속인 데이터 판독을 실현할 수 있다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체구성을 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예 1에 따른 데이터 판독회로계의 구성도이다.
도 3은 실시예 1에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 4는 실시예 2에 따른 데이터 판독회로계의 구성도이다.
도 5는 실시예 2에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 6은 실시예 3에 따른 데이터 판독회로계의 구성을 나타내는 회로도이다.
도 7은 실시예 3에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 8은 실시예 3의 변형예에 따른 데이터 판독회로계의 구성을 나타내는 회로도이다.
도 9는 실시예 3의 변형예에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 10은 실시예 4에 따른 VBL 발생회로(54)의 구성을 나타내는 회로도이다.
도 11a, 11b, 11c는 상보의 데이터선에 의해 데이터 판독동작을 행하기 위한 어레이구성의 변형을 설명하는 개념도이다.
도 12는 실시예 5에 따른 데이터 판독회로계의 구성을 나타내는 회로도이다.
도 13은 실시예 5에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 14는 실시예 5의 변형예 1에 따른 데이터 판독회로계의 구성을 나타내는 회로도이다.
도 15는 실시예 5의 변형예 1에 따른 MRAM 디바이스에서의 데이터 판독동작을 설명하는 타이밍 차트이다.
도 16은 실시예 5의 변형예 2에 따른 판독회로계의 구성도이다.
도 17은 본 발명의 실시예 5의 변형예 3에 따른 판독회로계의 구성도이다.
도 18은 자기터널 접합부를 갖는 메모리셀의 구성을 나타내는 개략도이다.
도 19는 MTJ 메모리셀에 대한 데이터 기록동작을 설명하는 개념도이다.
도 20은 데이터 기록시에서의 데이터 기록전류와 터널자기 저항소자의 자화방향과의 관계를 설명하는 개념도이다.
도 21은 MTJ 메모리셀로부터의 데이터 판독을 설명하는 개념도이다.
도 22는 종래의 데이터 판독회로계의 개념도이다.
도 23은 종래의 데이터 판독회로계의 데이터 판독에서의 타이밍 차트이다.
* 도면의 주요부분에 대한 부호의 설명
1: MRAM 디바이스 5 : 컨트롤회로
10 : 메모리 어레이 20 : 행디코더
25 : 열디코더 30, 35 : 판독/기록제어회로
50, 50a : 데이터선 이퀄라이즈 회로 54 : VBL 발생회로
55 : Vref 발생회로 60 : 차동증폭부
70 : 레벨조정회로
DBCLP : 데이터 버스선 클램프회로
BLCLP : 비트선 클램프회로

Claims (5)

  1. 각각이, 자기적으로 기록된 기억데이터에 따른 전기저항을 갖는 복수의 메모리셀과,
    상기 복수의 메모리셀 중에서 선택 메모리셀의 데이터 판독시에 활성화되는 워드선과,
    상기 데이터 판독시에 있어서, 상기 선택 메모리셀을 통해 제1 전압과 전기적으로 결합되는 제1 데이터선과,
    상기 데이터 판독시에 있어서, 상기 선택 메모리셀의 비교대상으로서 설치된 비교셀을 통해 상기 제1 전압과 전기적으로 결합되는 제2 데이터선과,
    상기 데이터 판독시에 있어서, 상기 워드선보다도 먼저 활성화되어, 상기 제1 및 제2 데이터선의 각각을 제2 전압과 전기적으로 결합함과 동시에, 상기 제1 및 제2 데이터선으로의 전류공급을 시작하고, 상기 제1 및 제2 데이터선 사이에 생기는 통과전류차에 따른 데이터 판독을 행하기 위한 차동증폭부를 구비한 것을 특징으로 하는 박막자성체 기억장치.
  2. 각각이, 자기적으로 기록된 기억데이터에 따라 제1 및 제2 전기저항의 한쪽을 갖는 복수의 메모리셀과,
    상기 제1 및 제2 전기저항의 중간적인 전기저항을 갖는 기준셀과,
    데이터 판독시에, 상기 복수의 메모리셀 중에서 선택된 어드레스에 대응하는 선택 메모리셀을 통해 제1 및 제2 전압 사이에 전기적으로 결합되는 제1 데이터선과,
    상기 데이터 판독시에, 상기 기준셀을 통해 상기 제1 및 제2 전압 사이에 전기적으로 결합되는 제2 데이터선과,
    상기 제1 및 제2 데이터선에 대응하여 설치되고, 상기 데이터 판독시에 상기 제1 및 제2 데이터선을 소정레벨로 변화시키기 위한 레벨조정회로와,
    상기 제1 및 제2 데이터선의 통과전류차에 따른 데이터 판독을 행하기 위한 데이터 판독회로를 구비한 것을 특징으로 하는 박막자성체 기억장치.
  3. 각각이, 자기적으로 기록된 기억데이터에 따라 제1 및 제2 전기저항의 한쪽을 가지며, 행렬형으로 배치된 복수의 메모리셀과,
    상기 제1 및 제2 전기저항의 중간적인 전기저항을 갖는 기준셀과,
    데이터 판독시에, 상기 복수의 메모리셀 중에서 선택된 어드레스에 대응하는 선택 메모리셀을 통해 제1 및 제2 전압 사이에 전기적으로 결합되는 제1 데이터선과,
    상기 데이터 판독시에, 상기 기준셀을 통해 상기 제1 및 제2 전압 사이에 전기적으로 결합되는 제2 데이터선과,
    상기 제1 및 제2 데이터선의 통과전류차에 따른 데이터 판독을 행하기 위한 데이터 판독회로를 구비하고,
    상기 제1 및 제2 데이터선의 각각은, 메모리셀 열마다 배치된 비트선부와, 상기 데이터 판독회로에 대응하여 설치되는 로컬데이터선부를 포함하며,
    상기 박막자성체 기억장치는, 열선택 지시에 따라 상기 비트선부와 로컬데이터선부와의 접속을 제어하는 게이트회로를 더 구비하며,
    상기 메모리셀 열마다 설치되고, 데이터 판독전에 상기 제1 및 제2 비트선을 프리차지하며, 상기 데이터 판독시에 상기 열선택 지시에 응답하여 비활성화되는 프리차지회로를 더 구비하는 것을 특징으로 하는 박막자성체 기억장치.
  4. 제 1항에 있어서,
    상기 박막자성체 기억장치는, 데이터 판독전에, 상기 제 1 및 제 2 데이터선의 각각을 상기 제 1전압과는 다른 소정전압으로 설정하기 위한 이퀄라이즈회로를 더 구비하고,
    상기 이퀄라이즈회로는, 상기 제 1 및 제 2데이터선끼리를 전기적으로 접속하는 것을 특징으로 하는 박막자성체 기억장치.
  5. 제 4항에 있어서,
    상기 이퀄라이즈회로는, 활성화된 프리차지신호에 응답하여 상기 제 1 및 제 2데이터선의 각각과 상기 소정전압을 접속하는 프리차지 게이트와,
    활성화된 이퀄라이즈신호에 응답하여 상기 제 1 및 제 2데이터선을 전기적으로 접속하는 이퀄라이즈 게이트를 포함하고,
    상기 데이터 판독전에 있어서, 상기 프리차지 신호 및 상기 이퀄라이즈 신호는 활성화되고,
    상기 데이터 판독시에 있어서, 상기 프리차지 신호는 상기 차동증폭부의 활성화보다 전에 비활성화되며,
    상기 데이터 판독시에 있어서, 상기 이퀄라이즈 신호는 상기 차동증폭부의 활성화 후의 일정기간 활성화가 유지되는 것을 특징으로 하는 박막자성체 기억장치.
KR10-2002-0075875A 2002-04-23 2002-12-02 데이터 판독시에 있어서 데이터선의 충전시간을 단축하는박막자성체 기억장치 KR100528855B1 (ko)

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