CN1453790A - 数据读出数据线充电时间缩短的薄膜磁性体存储装置 - Google Patents

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Abstract

数据读出时，对应于行与列选择动作，在包含数据线(LIO、/LIO)与选择存储单元的电流通路形成前，使读出使能信号(/SE)先被激活，开始给数据线充电。通过提早完成数据线的充电，缩短了从数据读出开始，到数据线的通过电流差达到对应于选择存储单元的存储数据电平的时间，从而可以使数据读出高速化。

Description

数据读出数据线充电时间缩短的薄膜磁性体存储装置
技术领域
本发明涉及薄膜磁体存储装置，具体涉及设有带磁隧道结(MJT：Magnetic Tunnel Junction)存储单元的薄膜磁性体存储装置。
背景技术
作为可作低耗电非易失数据存储的存储装置，MRAM器件正在为人们所关注。MRAM器件是一种随机存取存储装置，它采用在半导体集成电路上形成的多个薄膜磁体，分别作为进行非易失数据存储的薄膜磁体存储单元。
特别是，近年发表的文献表明，通过以利用磁隧道结的薄膜磁体作为存储单元，MRAM器件的性能有了飞跃发展。设有含磁隧道结的薄膜磁体的存储单元的MRAM器件公开于如下技术文献：“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A10ns Read and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.)；“基于磁隧道结单元的非易失RAM”(“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.)以及“一种256kb3.0V 1T1MTJ非易失磁阻RAM”(Nonvolatile Magnetoresistive RAM”，ISSCC Digest of Technical Papers，TA7.6，Feb.2001.)。
图18是含磁隧道结的存储单元(以下也简称为“MTJ存储单元”)的结构示意图。
参照图18，MTJ存储单元包含：电阻按照磁写入的存储数据的数据电平变化的隧道磁电阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL和接地电压GND之间，跟隧道磁电阻元件TMR串联连接。典型地，采用半导体基片上形成的场效应晶体管作为存取晶体管ATR。
在MTJ存储单元设有：用以在数据写入时流过不同方向的数据写入电流的位线BL和数位驱动线DL和用以指示数据读出的字线WL。在数据读出时，隧道磁电阻元件TMR响应存取晶体管ATR的导通，电气连接于接地电压GND与位线BL之间。
图19是说明MTJ存储单元中数据写入动作的示意图。
参照图19，隧道磁电阻元件TMR中有：具有固定磁化方向的强磁体层(以下简称为“固定磁化层”)FL和按照外部磁场方向被磁化的强磁体层(以下简称为“自由磁化层”)VL。在固定磁化层FL和自由磁化层VL之间，设有以绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL，按照写入的存储数据的电平，跟固定磁化层FL同向或反向地被磁化。固定磁化层FL、隧道阻挡层TB和自由磁化层VL三者共同构成磁隧道结。
隧道磁电阻元件TMR的电阻，随固定磁化层FL和自由磁化层VL各自的磁化方向的相对关系而变化。具体而言，隧道磁电阻元件TMR的电阻，在固定磁化层FL的磁化方向跟自由磁化层VL的磁化方向相同(平行)时取最小值Rmin，二者的磁化方向相反(反向平行)时取最大值Rmax。
数据写入时，字线WL被去激活，且存取晶体管ATR截止。在该状态下，用以磁化自由磁化层VL的数据写入电流，分别在位线BL和数位驱动线DL中在写入数据的电平所确定的方向流动。
图20是说明数据写入时数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示意图。
参照图20，横轴H(EA)表示隧道磁电阻元件TMR内自由磁化层VL中在易磁化轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用于难磁化轴(HA：Hard Axis)方向的磁场。纵轴H(HA)和横轴H(EA)分别对应于分别流过位线BL和数位驱动线DL的电流所产生的两个磁场中的一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向在自由磁化层VL的易磁化轴方向上；自由磁化层VL基于存储数据的电平(“1”和“0”)沿易磁化轴方向跟固定磁化层FL平行或反向平行地被磁化。对应于自由磁化层VL的两个方向，MTJ存储单元可以存储1位数据(“1”和“0”)。
自由磁化层VL的磁化方向，只在施加的磁场H(EA)和H(HA)之和位于图中所示的星形特性曲线的外侧区域的场合才能够重新改写。换言之，施加的数据写入磁场相当于星形特性曲线的内侧区域的强度时，自由磁化层VL的磁化方向不发生改变。
如星形特性曲线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可以降低使沿易磁化轴的磁化方向变化所必要的磁化阈值。
如图20给出的所示例所示，设计了数据写入的动作点(operationpoint)之后，在作为数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的强度被设计为HWR。也就是，按照获得该数据写入磁场HWR的目标来设计流过位线BL或数位驱动线DL的数据写入电流的值。数据写入磁场HWR，一般用切换磁化方向所需的开关磁场HSW与容限ΔH之和来表示，即表示为HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向，在数位驱动线DL和位线BL中必须流过预定电平以上的数据写入电流。由此，按照沿易磁化轴(EA)数据写入磁场的方向，隧道磁电阻元件TMR中的自由磁化层VL在跟固定磁化层FL平行或反平行的方向磁化。一经写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，将一直不丢失地保持到进行新的数据写入时为止。
图21是说明从MTJ存储单元读出数据的示意图。
参照图21，数据读出时，存取晶体管ATR响应字线WL的激活而导通。于是，隧道磁电阻元件TMR在被接地电压GND下拉的状态跟位线BL电气连接。
在该状态下，如位线BL被上拉至预定电压，在包含位线BL和隧道磁电阻元件TMR的电流通路中，流过跟隧道磁电阻元件TMR的电阻对应的，也就是跟MTJ存储单元的存储数据的电平对应的存储单元电流Icell。例如，通过将该存储单元电流Icell和预定的基准电流比较，就可从MTJ存储单元读出存储数据。
这种隧道磁电阻元件TMR，可按照施加的数据写入磁场来改写磁化方向，从而相应地改变其电阻，因此，通过在隧道磁电阻元件TMR的电阻Rmax和Rmin跟存储数据的电平(“1”和“0”)之间建立对应关系，可以实现数据的非易失存储。
这样，MRAM器件中，利用作为对应存储数据的电平的差异的隧道磁电阻元件TMR中的结电阻差的电阻差ΔR＝(Rmax-Rmin)实现数据存储。也就是，基于对选择存储单元的通过电流Icell的检测来执行数据读出动作。
图22是传统的数据读出系统电路的概念图。
这里，对行列状布置的存储单元中，存储1位数据的存储单元的数据读出进行说明。
参照图22，互补的位线对应存储单元列交互布置。此处，MTJ存储单元分别对应于各位线BL与/BL(以下，本说明书中的“/”符号表示反相、否定、互补等意义)布置。各MTJ存储单元具有和图18所示相同的结构，其中设有串联连接于与之对应的位线BL或/BL和接地电压GND之间的、隧道磁电阻元件TMR与存取元件(存取晶体管)ATR。存取晶体管ATR的栅极，跟对应的字线WL连接。
下文，在两个MTJ存储单元中跟位线BL连接的一个称为存储单元MC，跟位线/BL连接的另一个称为比较单元/MC。1位数据的存储通过存储单元MC与比较单元/MC执行。具体说，存储数据被写入存储单元MC，在比较单元/MC中写入跟存储单元MC互补的数据。
并且，布置了传送读出数据用的互补的局部数据线LIO与/LIO。局部数据线LIO与/LIO构成局部数据线对LIOP。下文，也将局部数据线LIO与/LIO简称为数据线。并且，局部数据线对LIOP也简称为数据线对LIOP。
并且，还设有数据放大电路90，它将通过数据线LIO与/LIO的通过电流差放大后输出。数据放大电路90，响应激活信号SER而激活，在数据读出时将通过电流差放大。
并且，各存储单元列中，在位线BL与/BL的另一端和数据线LIO与/LIO之间设置列选择栅CSG。列选择栅CSG，响应与之对应的列选择线CSL的激活(“H”电平)而导通。列选择线CSL，在数据写入时和数据读出时，都在选择列上被激活(“H”电平)。
并且，在每个存储单元列上设置均衡电路EQG。构成均衡电路EQG的部分包括：连接于对应的位线BL、/BL之间的晶体管开关31，连接于位线BL与接地电压GND之间的晶体管开关32，以及连接于位线/BL与接地电压GND之间的晶体管开关33。晶体管开关31、32与33各自由例如N型沟道MOS晶体管构成。
存储单元列共用的位线均衡信号BLEQ被输入晶体管开关31～33的各栅极。位线均衡信号BLEQ，至少在数据读出动作前的规定期间，被激活至“H”电平。
图23是说明传统的数据读出电路系统的数据读出时各内部电路动作的时间图。
参照图23，直到数据读出前的时刻tA，位线均衡信号BLEQ为“H”电平，位线BL与/BL被预充电至接地电压GND上。在数据读出开始的时刻tA，位线均衡信号BLEQ成为“L”电平，与接地电压GND断开。
接着，在时刻tB，字线WL被激活(“H”电平)，存取晶体管导通，使位线BL、/BL和接地电压GND电气连接。并且，列选择栅CSG，响应列选择线CSL的激活(“H”电平)而导通，将数据线LIO、/LIO分别跟位线BL、/BL电气连接。
接着，在从时刻tB经过期间tWL后的时刻tC，数据放大电路90的激活信号SER被激活(“L”电平)，从而供给数据读出电流，开始对位线BL、/BL与数据线LIO、/LIO充电。
在该时刻tC之后，在可检测数据读出电流大小的数据电流差产生之前，读出数据OUT、/OUT之间不产生可捡测出数据电平的电压差。
从数据放大电路90供给数据读出电流，大约从相当于位线BL、/BL和数据线LIO、/LIO充电结束的定时的时刻tD开始，就可检测出基于存储单元MC的存储数据的电阻差即通过电流差，数据放大电路90产生电压差ΔV。根据该读出数据OUT、/OUT的电压差ΔV，读出存储数据。
如此，从数据读出开始后到实际输出存储单元MC的存储数据之前，需要有一段如上所述的位线与数据线的充电时间tBL(时刻tC～tD)的准备。
特别是，数据线LIO、/LIO，一般存储阵列的容量越大，负载电容就越大，充电时间也随之增加。这种数据读出时的数据线充电时间，成为阻碍上述数据读出速度提高的主要原因。
发明内容
本发明的目的在于，缩短从数据读出开始的数据线与位线的充电时间，提供可以进行高速数据读出的薄膜磁性体存储装置。
依据本发明之一个方面的薄膜磁性体存储装置，包含多个存储单元、字线、第一与第二数据线以及差动放大部分。多个存储单元各自具有与磁写入的存储数据相对应的电阻。在多个存储单元中的选择存储单元进行数据读出时，字线被激活。数据读出时，第一数据线经由选择存储单元跟第一电压电气连接。数据读出时，第二数据线经由作为选择存储单元的比较对象而设的比较单元跟第一电压电气连接。数据读出时，差动放大部分先于字线被激活，第一与第二数据线分别跟第二电压电气连接，同时，开始给第一与第二数据线供电；然后，根据第一与第二数据线之间产生的通过电流差进行数据读出。
因此，本发明的主要优点在于，数据读出时，在包含数据线与选择存储单元的电流路径响应字线的激活形成之前，差动放大部分先被激活，从而电气连接第二电压与数据线而开始给数据线充电。通过提早完成数据线的充电，可以缩短从数据读出开始到数据线的通过电流差达到与选择存储单元的存储数据对应的电平的时间，这样可以实现高速的数据读出。
依据本发明之另一方面的薄膜磁性体存储装置，包含多个存储单元、基准单元、第一与第二数据线、电平调整电路以及数据读出电路。多个存储单元各自具有与磁写入的存储数据相对应的、第一与第二电阻之一的阻值。基准单元具有第一与第二电阻之间的中间电阻值。数据读出时，第一数据线经由与多个存储单元中选择的地址相对应的选择存储单元电气连接于第一与第二电压之间。数据读出时，第二数据线经由基准单元电气连接于第一与第二电压之间。电平调整电路对应于第一与第二数据线设置，在数据读出时使第一与第二数据线转变至规定电平。数据读出电路，根据第一与第二数据线的通过电流差进行数据读出。
因此，本发明通过设置电平调整电路，使数据线在数据读出时变化到预定电压电平，可以缩短数据线的充电时间，从而可以实现高速的数据读出。
依据本发明之又一方面的薄膜磁性体存储装置，包含多个存储单元、基准单元、第一与第二数据线以及数据读出电路。多个存储单元各自与磁写入的存储数据相对应具有第一与第二电阻之一的阻值，成行列状布置。基准单元具有第一与第二电阻之间的中间电阻值。数据读出时，第一数据线经由与多个存储单元中选择的地址相对应的选择存储单元电气连接于第一与第二电压之间。数据读出时，第二数据线经由基准单元电气连接于第一与第二电压之间。数据读出电路，根据第一与第二数据线的通过电流差进行数据读出。第一与第二数据线各自包含：设置于各存储单元列的位线部分和对应于数据读出电路设置的局部数据线部分。薄膜磁性体存储装置还包含门电路和预充电电路。门电路按照列选择指令控制位线部分和局部数据线部分之间的连接。预充电电路设置在每个存储单元列上，在数据读出前对第一与第二位线进行预充电，在数据读出时响应列选择指令被去激活。
因此，本发明设置对位线进行预充电的预充电电路，预充电电路响应列选择指令去激活，因此无须设置预充电电路用的信号线。因此，可以不增加元件数量而实现高速的数据读出。
附图说明
图1是依据本发明实施例的MRAM器件1的整体结构的概略框图。
图2是依据本发明实施例1的数据读出电路系统的结构图。
图3是说明依据本发明实施例1的MRAM器件中数据读出动作的时序图。
图4是依据本发明实施例2的数据读出电路系统的结构图。
图5是说明依据本发明实施例2的MRAM器件中数据读出动作的时序图。
图6是表示依据本发明实施例3的数据读出电路系统之结构的电路图。
图7是说明依据本发明实施例3的MRAM器件中数据读出动作的时序图。
图8是表示依据本发明实施例3的数据读出电路系统之结构的电路图。
图9是说明依据本发明实施例3的MRAM器件中数据读出动作的时序图。
图10是表示依据本发明实施例4的VBL发生电路之结构的电路图。
图11A、图11B、图11C是说明用以通过互补数据线进行数据读出动作的阵列结构之变体结构的概念图。
图12是表示依据实施例5的数据读出电路系统之结构的电路图。
图13是说明依据实施例5的MRAM器件中数据读出动作的时序图。
图14是表示依据实施例5之变形例1的数据读出电路系统之结构的电路图。
图15是说明依据实施例5之变形例1的MRAM器件中数据读出动作的时序图。
图16是依据实施例5之变形例2的读出电路系统的结构图。
图17是依据本发明实施例5之变形例3的读出电路系统的结构图。
图18是表示有磁隧道结的存储单元之结构的简图。
图19是说明对MTJ存储单元的数据写入动作的概念图。
图20是说明数据写入时数据写入电流与隧道磁电阻元件的磁化方向之间的关系的概念图。
图21是说明对MTJ存储单元的数据读出动作的概念图。
图22是传统的数据读出电路系统的概念图。
图23是传统的数据读出电路系统数据读出时的时序图。
具体实施方式
以下，参照附图对本发明的实施例作详细说明。图中同一符号表示同一或相当的部分。
[实施例1]
参照图1，依据本发明实施例的MRAM器件1，响应来自外部的的控制信号CMD与地址信号ADD，进行随机存取，并执行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1设有：响应控制信号CMD对MRAM器件1的整体动作进行控制的控制电路5，以及含行列状设置的MTJ存储单元MC的存储阵列10。
存储阵列10中，分别对应于MTJ存储单元的行布置字线WL与数位驱动线DL，并分别对应MTJ存储单元的列设置由互补的位线BL和/BL构成的位线对BLP。图1中，代表性地示出了1个MTJ存储单元MC，以及与之对应的字线WL、数位驱动线DL以及位线对BLP。
MRAM器件1中还设有：对用地址信号表示的行地址RA进行解码、在存储阵列10中作行选择的行解码器20；对用地址信号ADD表示的列地址CA进行解码、在存储阵列10中作列选择的列解码器25；以及读出/写入控制电路30与35。
读出/写入控制电路30与35，是对存储阵列10进行数据写入动作的电路群和从存储阵列10读出数据的电路群(以下也称为“数据读出电路系统”)的总称。
数位驱动线DL，跨过存储阵列10，在行解码器20的对侧区域跟接地电压GND连接。
参照图2，就依据本发明实施例1的数据读出电路系统的结构进行说明。存储阵列10包含MTJ存储单元，它们对应于各字线WL和各位线BL与/BL的交点分别设置。于是，对应于行地址与列地址组合表示的一个地址，设置两个MTJ存储单元。各MTJ存储单元具有和图18所示相同的结构，其中包含串联连接于对应的位线BL或/BL和接地电压GND之间的隧道磁电阻元件TMR与存取元件(存取晶体管)ATR。存取晶体管ART的栅极跟对应的字线WL连接。
图2代表性示出：与第i个(i：自然数)的存储单元行和第j(j：自然数)的存储单元列相对应的字线WLi、数位驱动线DLi、位线BLj、/BLj，以及对应的存储单元MC和比较单元/MC。
并且，以下将信号、信号线及数据等二值的高电压状态(例如电源电压VCC)和低电压状态(例如接地电压GND)分别称为“H”电平与“L”电平。
另外，用以传达读出数据与写入数据的互补数据线LIO和/LIO，邻接于存储阵列10设置。数据线LIO和/LIO构成数据对LIOP。
各存储单元列中，位线BL与/BL的另一端和数据线LIO与/LIO之间设置列选择栅CSG。列选择栅CSG，响应与之对应的列选择线CSL的激活(“H”电平)而导通。选择列上的列选择线CSL，在数据写入与数据读出时均被激活(“H”电平)。图2中，代表性地表示了对应于位线BLj与/BLj设置的列选择线CSLj与列选择栅CSGj。列选择栅CSGj，跟图22所示的列选择栅的结构相同。
接着，就从MTJ存储单元的数据读出动作进行说明。
读出/写入控制电路30，在每个存储单元列设有均衡电路EQG。图2中，代表性地表示了对应于第j个存储单元列的均衡电路EQGj。均衡电路EQGj，具有和图22所示的均衡电路相同的结构。
读出/写入控制电路30，还设有用以均衡数据线对LIOP的数据线均衡电路50以及差动放大器60。
数据线均衡电路50设有：连接于数据线LIO与/LIO之间的晶体管开关51，连接于数据线LIO与接地电压GND之间的晶体管开关52，以及连接于数据线/LIO与接地电压GND之间的晶体管开关53。晶体管开关51、52与53，分别由N型沟道MOS晶体管构成。
行解码器20产生的数据线均衡信号LIOEQ，被输入晶体管开关51～53各自的栅极。至少在数据读出动作之前的规定期间，数据线均衡信号LIOEQ被激活至“H”电平上。通过响应该激活作出的预充电/均衡动作，数据线LIO与/LIO各自被设定于接地电压GND上。
差动放大器60中设有：连接于节点NO与数据线LIO之间的N型沟道MOS晶体管61，连接于节点NO与数据线/LIO之间的N型沟道MOS晶体管62，连接于节点Nsp与节点NO之间的P型沟道MOS晶体管63，连接于节点Nsp与节点/NO之间的P型沟道MOS晶体管64，以及连接于电源电压VCC与节点Nsp之间的P型沟道MOS晶体管65。
晶体管63与64各自的栅极跟节点/NO连接。晶体管63与64构成电流反射镜电路，向各节点NO与/NO供给同一电流。
通过Vref发生电路55产生的固定的基准电压Vref输入晶体管61与62各自的栅极。晶体管61与62，将数据线LIO与/LIO维持在基准电压以下，同时放大数据线LIO与/LIO的通过电流差，并变换为节点NO与/NO之间的电压差。
数据读出时由行解码器20激活至“L”电平的读出使能信号/SE，被输入至晶体管65的栅极。晶体管65响应读出使能信号/SE的激活(“L”电平)，供给工作电流使差动放大器60工作。
接着，用图3说明依据实施例1的MRAM器件中的数据读出动作。
图3中也以第i行第j列被选作数据读出对象时的动作为代表进行说明。
参照图3，在进行数据读出的时刻t0之前，数据线均衡信号LIOEQ与位线均衡信号BLEQ被激活至“H”电平。由此，各存储单元列中，位线BL与/BL被预充电至接地电压GND，数据线LIO、/LIO也被预充电至接地电压GND。
在时刻t0，数据读出动作一经开始，首先，数据线均衡信号LIOEQ与位线均衡信号BLEQ被去激活至“L”电平，于是各位线BL、/BL与数据线LIO、/LIO断开接地电压GND。时刻t0相当于图23中的时刻tA。
接着，在时刻t1，读出使能信号/SE被激活至“L”电平，从而差动放大器60被激活。由此，由电源电压VCC开始给各数据线LIO与/LIO充电。
接着，在时刻t2，选择行的字线WLi与选择列的列选择线CSLj分别被激活至“H”电平。这样一来，本实施例1中，读出使能信号SE早于列选择线CSL与字线WL被激活。这里的时刻t2跟图23中的时刻tB相当。
响应选择行的字线WLi与选择列的列选择线CSLj的激活，数据线LIO经由位线BLj与存储单元MC被下拉至接地电压GND；数据线/LIO经由位线/BLj与比较单元/MC被下拉至接地电压GND。如已说明，由于向存储单元MC与比较单元/MC中写入互补的数据，其电阻分别为Rmax与Rmin中的一个与另一个。
响应读出使能信号/SE的激活，由晶体管65供给的动作电流，通过数据线LIO、/LIO，位线BLj、/BLj，以及存储单元MC与比较单元/MC的隧道磁电阻元件TMR流入通向接地电压GND的通路。
差动放大器60中，晶体管63与64构成的电流发射镜电路将向各数据线LIO与/LIO供给同一电流。可是，由于对应于选择地址的存储单元MC与比较单元/MC之间存在电阻差ΔR，二者的通过电流会有电流差。由于因该电流差产生的、位线BLj与/BLj之间即数据线LIO与/LIO之间的电压差，跟差动放大器60中的晶体管61与62中的源漏极之间的电压差相当，因此，上述的电阻差ΔR被转换成晶体管61与62之间的通过电流(源漏电流)差。于是，在时刻t3该电流差作为位线BLj与/BLj之间以及数据线LIO与/LIO之间的电流差出现。晶体管61与62使得通过放大电流差产生的电压电平差ΔV在节点NO与/NO之间产生。电压电平差ΔV的极性即节点NO与/NO的电压高低，因被选择的存储单元MC的存储数据的不同而相异。于是，如图3所示，这里产生差动放大器60的节点NO、/NO输出的数据信号OUT、/OUT的电压差，并响应此电压差输出对应于存储数据“H”电平与“L”电平的读出数据。
本实施例中，通过使读出使能信号/SE早于列选择线CSL与字线WL被激活(“L”电平)，可以在列选择线CSL与字线WL被激活前，就开始给数据线LIO、/LIO充电。
换言之，从读出使能信号SE被激活(“L”电平)到位线与数据线被充电的时刻t1～t3的充电时间tBL，与图23所示的传统例中说明的充电期间相同，但是，去掉了从电流供给定时开始的图23所示的期间tWL，因此可以使数据读出所需时间缩短。
另一方面，在充电完成的位线BLj与/BLj之间，以及数据线LIO与/LIO之间不产生电压差，各数据线LIO、/LIO与位线BLj、/Bij的电压均稳定在“Vref-Vth-Vmc”上。这里，Vth相当于晶体管61、62的阈值电压，Vmc相当于存储单元MC与比较单元/MC上产生的电压降。
基准电压Vref的设定考虑到隧道磁电阻元件中作为隧道阻挡层的绝缘膜的可靠性等，结果使上述电压“Vref-Vth-Vmc”设为例如400mV左右。由此，可以避免因过电压施加引起的存储单元破坏，使动作可靠性提高。
如已说明，在依据实施例1的结构中，读出使能信号/SE在行与列选择动作之前被激活(“L”电平)，使差动放大器60事先对数据线LIO、/LIO进行充电，这样可以将从数据读出时间开始到数据被读出的期间缩短，从而提高数据读出的速度。
[实施例2]
本发明实施例2的目的在于，抑制因各元件的制造偏差造成的位线对BLP与数据线对LIOP之间的电容量不平衡。
参照图4，跟图2所示的结构相比，依据实施例2的数据读出电路系统的结构的不同点在于，用数据线均衡电路50a取代了数据线均衡电路50。并且，用均衡电路EQGaj取代了均衡电路EQGj。
跟图2所示的均衡电路EQGj相比，均衡电路EQGaj的不同点在于：用于均衡的晶体管开关31和用于预充电的晶体管开关32与33分别被独立地控制。换言之，晶体管开关31的栅极得到位线均衡信号BLEQ的输入，晶体管开关32与33的栅极共同得到位线预充电信号BLPRE的输入。位线预充电信号BLPRE，由行解码器20产生。
跟图2所示的数据线均衡电路50相比，数据线均衡电路50a的不同点在于：用于均衡的晶体管开关51和用于预充电的晶体管开关52与53分别被独立地控制。换言之，晶体管开关51的栅极得到数据线均衡信号LIOEQ的输入，晶体管开关52与53的栅极共同得到数据线预充电信号LIOPRE的输入。数据线预充电信号LIOPRE，由行解码器20产生。
依据实施例2的MRAM器件的其他部分的结构和实施例1相同，因此不再作详细说明。
接着，用图5说明依据实施例2的MRAM器件中的数据读出动作。图5中，以第i行、第j列选作数据读出对象为代表进行说明。
参照图5，数据读出动作开始的时刻t0之前，位线均衡信号BLEQ与数据线均衡信号LIOEQ和位线预充电信号BLPRE与数据线预充电信号LIOPRE均被激活至“H”电平，因此，各存储单元列中的位线BL与/BL以及数据线LIO与/LIO被电气连接于接地电压GND。并且，各位线之间和各数据线之间被电气连接，从而被均衡。
在数据读出开始的时刻t0，位线与数据线预充电信号BLPRE与LIOPRE成为“L”电平，位线BL与/BL和数据线LIO与/LIO跟接地电压GND电气断开。
在时刻t1，读出使能信号/SE被激活至“L”电平，差动放大器60开始工作。因此，开始以电源电压VCC对各数据线LIO与/LIO进行充电。再有，在该时刻，数据线LIO与/LIO通过晶体管51保持电气连接，因此被充电至相同电位。
在时刻t2，响应选择行的字线WLi与选择列的列选择线CSLj的激活，数据线LIO经由位线BLj与存储单元MC被下拉至接地电压GND，数据线/LIO经由位线/BLj与比较单元/MC被下拉至接地电压GND。
并且，在同样的定时，位线与数据线均衡信号BLEQ与LIOEQ成为“L”电平，各位线与各数据线在电气上断开。
位线与数据线被充电的时刻t4，对应于选择地址上的存储单元MC与比较单元/MC之间的电阻差ΔR，在位线BLj与/BLj之间，以及数据线LIO与/LIO之间产生和实施例1相同的电流差。跟实施例1相同，该电流差通过晶体管61与62转变成节点NO与/NO之间的电压电平差ΔV。
另一方面，位线BLj与/BLj之间和数据线LIO与/LIO之间不产生电位差，跟图3所示的相同，各电压稳定在“Vref-Vth-Vmc”上。
如此，差动放大器60开始工作后使数据线均衡信号LIOEQ激活，使互补的数据线之间相互电气连接，由此可以调整负载电容的不平衡。于是，数据线LIO与/LIO的充电时间可以得以平均。
因此，可以避免出现这样的问题，即互补的数据线之间的负载电容不平衡大时，伴随因一条数据线比另一数据线充电时间长造成的充电时间不均衡，产生的所谓数据读出延迟的问题。结果，可以稳定地进行高速的数据读出。换言之，依据实施例2的结构，即使构成数据读出电路系统的各元件的制造偏差造成的互补数据线之间的负载电容的不平衡大的场合，通过在一定期间使互补的数据线之间电气连接，可调整这种不平衡，也可实现比实施例1更稳定、更快速的数据读出。
以上所说明的结构，是将位线均衡信号BLEQ与数据线均衡信号LIOEQ设于“L”电平的定时，设定为和将字线WL与列选择线CSL的激活(“H”电平)相同的定时的结构，但并不以此为限，也可以在字线WL与列选择线CSL的激活定时之后经过一定期间，再将位线均衡信号BLEQ与数据线均衡信号LIOEQ设定于“L”电平上。
[实施例3]
以下，就实施例3中以预定电压预取代接地电压GND作为预定电压的结构进行说明。
参照图6，跟图2所示的结构相比，依据实施例3的数据读出电路系统的结构的不同点在于：取代作为预充电电压的接地电压GND以由VBL发生电路54产生的预定电压VBL作为预充电电压输入均衡电路EQGj；并且，取代作为预充电电压的接地电压GND以预定电压VBL作为预充电电压输入数据线均衡电路50。这里，预定电压VBL设定于跟上述“Vref-Vth-Vmc”相当的电平上。
接着，用图7对依据实施例3的MRAM器件中的数据读出动作进说明。图7中，以第i行、第j列被选作数据读出对象时的动作作为代表进行说明。
参照图7，在数据读出动作开始的时刻t0以前，由于位线与数据线均衡信号BLEQ、LIOEQ被激活至“H”电平，各存储列中位线BL与/BL以及数据线LIO与/LIO被预充电至预定电压VBL。并且，各位线之间与各数据线之间被电气连接，并被均衡。
在时刻t0，位线与数据线均衡信号BLEQ与LIOEQ成为“L”电平，位线BL与/BL以及数据线LIO与/LIO跟预定电压VBL电气上断开。
在t1时刻，读出使能信号/SE被激活至“L”电平，使差动放大器60开始工作。由此，以电源电压VCC开始对数据线LIO与/LIO充电。
其后的动作和实施例1中说明的相同，因此不再作说明。
在本实施例3中，差动放大器60开始工作时，位线与数据线已经处于被充电至预定电压VBL电平的状态。因此，在字线WL与列选择线CSL刚激活后的时刻t5，在位线BLj与/BLj之间以及数据线LIO与/LIO之间产生，对应于选择地址上的存储单元MC与比较单元/MC之间的电阻差ΔR的、跟实施例1相同的电流差。并且，作为响应，该电流差被转换成节点NO与/NO之间的电压电平差ΔV。
如此，依据实施例3的结构，通过以VBL发生电路54产生的预定电压VBL给位线与数据线预充电，位线与数据线的充电时间可进一步缩短，从而可进一步提高对MRAM器件的高速数据读出。
[实施例3之变形例]
实施例3之变形例的目的在于：抑制因各元件的制造偏差引起的位线对BLP与数据线对LIOP之间的电容量不平衡。
参照图8，跟依据实施例2的结构相比，依据实施例3之变形例的数据读出电路系统的结构的不同点在于：以VBL发生电路54产生的预定电压VBL取代预充电电压即接地电压GND，作为预充电电压输入均衡电路EQGaj；并且，以预定电压VBL取代预充电电压即接地电压GND，作为预充电电压输入数据线均衡电路50a。其他部分的结构与动作和实施例2的相同，因此不再作详细说明。
接着，用图9说明依据实施例3之变形例的MRAM器件中的数据读出动作。图9中，以第i行、第j列被选作读出对象时的动作作为代表进行说明。
参照图9，在数据读出动作开始的时刻t0之前，由于位线与数据线均衡信号BLEQ、LIOEQ和位线与数据线预充电信号BLPRE、LIOPRE被激活至“H”电平，各存储单元列中位线BL与/BL以及数据线LIO与/LIO被预充电至预定电压VBL。并且，各位线之间与各数据线之间被电气连接，并被均衡。
在时刻t0，位线与数据线均衡信号BLPRE与LIOPRE成为“L”电平，预充电结束，数据读出动作开始。
在t1时刻，读出使能信号/SE被激活至“L”电平，使差动放大器60开始工作。因此，以电源电压VCC开始对各数据线LIO与/LIO充电。再有，在该定时，数据线LIO与/LIO通过晶体管51保持电气连接，因此被充电至相同电位。
其后的动作和实施例2中说明的相同，因此不再重复说明。
本实施例3之变形例中，差动放大器60开始工作时，位线与数据线已经处于被充电至预定电压VBL的电平的状态。因此，在在字线WL与列选择线CSL被激活后，以及和位线与数据线均衡信号BLEQ与LIOEQ被设于“L”电平的时刻t2相同的定时，在位线BLj与/BLj以及数据线LIO与/LIO之间产生对应于选择地址上的存储单元MC与比较单元/MC之间的电阻差ΔR的、跟实施例1相同的电流差。并且，作为响应，该电流差被转换成节点NO与/NO之间的电压电平差ΔV。
如此，差动放大器60开始工作时，位线与数据线已经被充电至预定电压VBL的电平，从而位线与数据线的充电时间可进一步缩短。
因此，依据实施例3之变形例的结构，即使构成数据读出电路系统的各元件的制造偏差造成的数据线的负载电容的不平衡大的场合，也可通过使数据线均衡信号LIOEQ在差动放大器60开始工作后仍被激活，并使互补的数据线之间相互电气连接，进行对负载电容量的不平衡的调整。于是，数据线LIO与/LIO的充电时间被加以平均。因此，可以比实施例3更稳定、更快速地从MRAM器件进行数据读出。
以上所说明的结构，是将位线均衡信号BLEQ与数据线均衡信号LIOEQ设于“L”电平的定时，设于跟字线WL与列选择线CSL被激活(“H”电平)的定时相同的结构，但并不以此为限，也可以在字线WL与列选择线CSL的激活定时之后将位线与数据线均衡信号BLEQ与LIOEQ设于“L”电平上。
[实施例4]
在实施例4中，就实施例3及其变形例中使用的VBL发生电路54的结构进行说明。
本发明的实施例4的目的在于，通过构成跟数据读出电路系统等效的形成电流通路的电路来产生所要的电压VBL。
参照图10，依据实施例4的VBL发生电路54包含：串联连接的读出等效电路60#，晶体管41#与晶体管42#，以及电阻元件43#。晶体管41#与42#在输入电源电压VCC后导通。并且，晶体管41#具有和晶体管41相同设计的晶体管特性。晶体管42#，模拟采用存储单元的存取晶体管ATR的设计，因此具有相同的晶体管特性。并且，电阻元件43#，模拟采用存储单元的隧道磁电阻元件TMR的设计，因此具有相同的电阻特性。再有，电阻元件43#可以设定于隧道磁电阻元件TMR所具有的电阻特性，即设定在电阻的最大值Rmax与最小值Rmin规定范围内的电阻值上。
读出等效电路60#包含和电源电压VCC串联连接的晶体管65#、64#与62#。晶体管65#具有和差动放大器60所包含的晶体管65相同设计的晶体管特性，它响应激活信号ACT而导通。并且，晶体管64#具有和晶体管64相同设计的晶体管特性，晶体管64#的栅极连接在漏极侧。并且，晶体管62#具有和晶体管62同样设计的晶体管特性，被输入基准电压Vref后导通。该VBL发生电路54在数据读出时输入激活信号ACT，将晶体管65#导通，从节点REFLIO输出电压VBL。或者，将电压VBL从节点REFBL输出。晶体管41#设置在节点REFLIO与节点REFBL之间，但是由于得到作为高压的电源电压VCC而导通，节点REFLIO的电压电平和节点REFBL的电压电平大致相同。
这里，电压VBL被设定于“Vref-Vth-Vmc”，Vth跟晶体管62#的阈值电压相当，Vmc跟电阻43#产生的电压降相当。
具体而言，本实施例的VBL发生电路54是一种电流通路的模拟电路，它模拟地构成经由从上述实施例的数据读出电路系统的数据线/LIO与位线/BL侧的电源电压VCC到接地电压GND的存储单元形成的电流通路。
通过这种结构，VBL发生电路54可以稳定地提供所要的规定电压VBL。
再有，如已说明，实施例1至3及其变形例中，以采用互补的数据线的数据读出动作为前提，但是就存储阵列10的结构而言，如已说明的那样，并不限于通过两个MTJ存储单元存储1比特的存储单元配置。
图11A中所示的，是实施例1至3及其变形例中所述的用两个MTJ存储单元存储1位的存储单元配置。在该配置中，对应于同一地址的两个存储单元MC与/MC分别连接于互补的数据线LIO(BL)与/LIO(/BL)，数据读出基于互补数据线之间的通过电流差进行。
图11A所示的存储单元配置，存储比特数的两倍的MTJ存储单元成为必要，实际上进行对应于存储互补数据的MTJ存储单元之间的通过电流差，可以跟踪隧道磁电阻元件的制造特性偏差，实现高精度的数据读出。
图11B与图11C中所示的，是采用具有中间电阻的伪存储单元的存储单元配置。伪存储单元DMC，具有分别对应于存储单元MC的两种存储数据电平(“1”、“0”)的电阻Rmax与Rmin之间的中间阻值Rm。最好，按照Rm＝Rmin+ΔR/2(ΔR＝Rmax-Rmin)进行设计。通常，伪存储单元DMC的设计，要求包含和标准MTJ存储单元MC相同的隧道磁电阻元件TMR。
在设有伪存储单元DMC的结构中，因每一个MTJ存储单元中进行1个比特的数据存储，所以可以减少存储单元的设置个数。
图11B给出的，是伪存储单元DMC形成伪行的配置示例。
该配置中，各存储单元行中，存储单元MC跟位线BL或/BL中的任一个连接。例如，交互地布置存储单元MC，以使在奇数行中跟位线BL连接，在偶数行中跟位线/BL连接。
伪存储单元DMC涉及两个伪行，跟标准存储单元MC共用一个存储列，详情未作图示。另外，伪字线DWL1与DWL2分别对应于伪行设置。伪存储单元DMC在各伪行中跟位线BL或/BL连接。
采用这样的布置，通过有选择地激活字线WL与伪字线DWL1、DWL2，被选的存储单元MC与伪存储单元DMC可以分别跟互补的数据线LIO(BL)与/LIO(/BL)中的一个与另一个连接，因此，使基于互补数据线之间的通过电流差的数据读出成为可能。
并且，如图11C所示，也可以将对伪存储单元DMC进行布置而形成伪列。伪存储单元DMC可被布置成和标准存储单元MC共用存储单元行，另外，对应于伪列设置伪位线DBL。数据线LIO与/LIO分别跟选择列的位线与伪位线DBL连接。
采用这种布置，通过有选择地激活字线WL，被选的存储单元MC与伪存储单元DMC分别连接在互补的数据线LIO(BL)与/LIO(DBL)，因此，使基于互补数据线之间的通过电流差的数据读出成为可能。
换言之，即使作为每个MTJ存储单元存储一比特数据的结构，也可通过设置伪存储单元DMC，在依据实施例1至3及其变形例的数据读出电路系统的结构中，用伪存储单元DMC取代比较单元/MC进行同样的数据读出动作。
[实施例5]
实施例5中，就包含中间电阻的基准单元，即以设置图11B、图11C中所示的伪存储单元CMC为前提的数据读出电路系统的结构进行说明。
参照图12，依据实施例5的数据读出电路系统的存储阵列10中，跟图11B相同，设置存储单元MC与伪存储单元DMC。也就是，伪存储单元DMC涉及两行，跟标准存储单元MC共用存储单元列。
对应于各存储单元列，设置由互补的位线BL与/BL构成的位线对BLPj。并且，对应各存储单元阵列设置预充电栅单元PGUj。预充电栅单元PGUj包含预充电栅PG与/PG，它们分别对应于各位线BL与/BL。各预充电栅PG与/PG响应位线均衡信号BLEQ，将与之对应的位线BL与/BL的一端跟接地电压GND连接。
并且，预充电栅单元PGUj还包含均衡栅EG，响应位线均衡信号BLEQ将位线BL和/BL电气连接。
存储单元MC隔行地交互配置，跟位线BL连接于奇数行，跟位线/BL连接于偶数行。存储单元MC中设有：连接于对应的位线BL或/BL和接地电压GND之间的、隧道磁电阻元件TMR与存取元件(存取晶体管)ATR。存取晶体管ATR响应对应的字线WL的激活而导通。
分别对应于伪存储单元的行，设置伪字线DWL1与DWL2。与伪字线DWL1对应的伪存储单元群包括，连接于对应的位线/BL与接地电压GND之间的、伪磁电阻元件TMRd与伪存取元件(存取晶体管)ATRd。伪存取元件ATRd在奇数行被选择时，响应伪字线DWL1的激活而导通。
与此相对地，与伪字线DWL2对应的伪存储单元群包括，连接于对应的位线BL与接地电压GND之间的、伪磁电阻元件TMRd与伪存取元件(存取晶体管)ATRd。伪存取元件ATRd在偶数行被选择时，响应伪字线DWL2的激活而导通。
各伪存储单元DMC的电阻Rm，设计为Rm＝Rmin+ΔR/2。例如，伪磁电阻元件TMRd由和存储了对应于电阻Rmin的数据的存储单元MC相同的隧道磁电阻元件TMR构成，且通过将伪磁电阻元件TMRd的导通电阻设定得比存取晶体管大ΔR/2，构成伪存储单元DMC。或者，也可以将伪磁电阻元件ATRd与存取晶体管ATR的导通电阻设计得相同，通过将伪磁电阻元件TMRd跟存储对应于电阻Rmin的数据的隧道磁电阻元件TMR和电阻为ΔR/2的固定电阻串联连接，构成伪存储单元DMC。
图12中代表性地表示了，对应于第一与第二个存储单元行的字线WL1、WL2与数位驱动线DL1、DL2，对应于第j个存储单元列的位线BLj与/BLj，以及与它们对应的存储单元MC与伪存储单元DMC。
依据实施例5的结构中还设有：对应于各存储单元列设置的列选择栅CSG，以及邻接存储阵列10设置的互补的数据总线DB与/DB。数据总线DB与/DB构成数据总线对DBP。
列选择栅CSG连接于位线BL与/BL的另一端和数据总线DB与/DB之间，响应对应的列选择线CSL的激活而导通。例如，列选择栅CSGj，响应列选择线CSLj的激活，将晶体管40与41导通，将对应的位线BLj与/BLj的另一端分别跟数据总线DB与/DB连接。
并且，连接于数据总线DB与/DB的差动放大器60，将数据总线DB与/DB的通过电流差放大，并变换成节点NO与/NO之间的电压差。
并且，为位线BLj与/BLj设有，数据读出时调整位线BLj与/BLj的电压电平的调整电路70。
电平调整电路70包含：串联连接在位线BL与/BL之间的电容/Cj与Cj，以及将该连接节点电气连接的信号线φku。
接着，用图13说明依据实施例5的MRAM器件上的数据读出动作。
数据读出前，由于各字线WL被去激活，位线BL与/BL和存储单元MC与伪存储单元DMC之间断开。并且，由于位线预充电信号BLPR被激活，各位线BL与/BL被预充电至接地电压GND。
另外，由于各列选择线CSL也被去激活，数据总线DB与/DB，跟各位线BL与/BL断开。
数据读出时，位线预充电信号BLPR被去激活，各位线BL、/BL，跟接地电压GND断开。另外，根据地址选择，选择行的字线、选择列的列选择线以及伪字线DWL1与DWL2中的一方被选择地激活。
与此相应，数据总线DB与选择列的位线BL，经由被选的存储单元MC与伪存储单元DMC中的一方，电气连接于电源电压VCC和接地电压GND之间。同样地，数据总线/DB与选择列的位线/BL，经由被选的存储单元MC与伪存储单元DMC中的另一方，电气连接于电源电压VCC和接地电压GND之间。
并且，此时信号线φku被激活。响应此激活，因电容Cj与/Cj的电容耦合，可以使位线BLj与/BLj的电压电平升高。
随之，在时刻T0，可以快速地使数据总线DB与/DB之间产生对应于可检测存储数据的通过电流差。
响应该数据总线DB与/DB之间的通过电流差，在节点NO与/NO之间，产生对应于选择存储单元MC的存储数据的电压差。结果，差动放大器60产生反映被选的存储单元MC的存储数据之电平的读出数据DOUT。
如图13所示，通过设置电平调整电路70，可以在比未设置时产生可检测电压的时刻T1早的时刻T0产生与存储数据对应的电压。
再有，即使在数据总线DB与伪存储单元DMC连接时，并不需要特别将差动放大器60的输入侧和数据总线DB与/DB之间的连接断开，基于被选的存储单元MC与伪存储单元DMC之间的通过电流差同样可以进行数据读出动作。
另一方面，位线BLj与/BLj之间，以及数据总线DB与/DB之间不产生电压差，各数据总线DB、/DB与位线BLj、/BLj的电压均稳定于和上述相同的“Vref-Vth-Vmc”上。这里，Vth相当于晶体管61与62的阈值电压，Vmc相当于存储单元MC与伪存储单元DMC上产生的电压降。
如上说明的那样，依据实施例5的结构中，数据读出时信号线φku被激活后，电容Cj与/Cj的电容耦合使位线BLj与/BLj的电压电平上升，从而数据总线对DBP的充电时间缩短，可以更早地读出存储数据。这样，可以缩短将数据总线对充电至规定电压的充电时间，实现高速的数据读出。
[实施例5之变形例1]
参照图14，跟实施例5相比，依据实施例5之变形例1的数据读出电路系统之结构的不同点在于，电平调整电路70的电容Cj与/Cj的连接节点电气连接于列选择线CSLj。结果，信号线φku不需要设置，因此可以去掉。
接着，用图15说明依据实施例5之变形例1的MRAM器件中的数据读出动作。
数据读出前的情况跟实施例5中说明的相同，因此不再重复说明。
跟实施例5相比的不同点在于：以和选择行的字线、选择列的列选择线与伪字线DWL1与DWL2中的一方被选择地激活的定时相同的定时，因电容Cj与/Cj的电容耦合，位线BLj与/BLj的电压电平上升。其他方面相同，因此不再重复说明。
通过设置上述的结构，跟依据实施例5的数据读出动作相同，可以高速且高精度地进行数据读出。并且，由于可使用选择线CSL取代信号线φku来通过电容耦合使位线BLj与/BLj的电压电平上升，因此，可以减少元件数量。
[实施例5之变形例2]
实施例5之变形例1中，对于用列选择线CSL取代信号线φku来通过电容耦合使位线BL与/BL的电压电平上升作了说明。但是，在该场合，基于列选择线CSL的电压电平，电容Cj与/Cj被充电，因电容耦合使对应的位线的电压电平上升。因此，存在因列选择线CSL的电压电平造成位线BL与/BL的电压电平过度上升，从而存储单元的数据被破坏的可能性。
本实施例5之变形例2的目的在于，将位线BL与/BL的电压电平设定在规定的电压电平值以下。
参照图16，跟图14的读出电路系统相比，依据实施例5之变形例2的读出电路系统的不同点在于，进一步设置了位线箝位电路BLCLP和数据总线箝位电路DBCLP。其他方面跟实施例5之变形例1的相同，因此不再重复说明。
位线箝位电路BLCLP包含所谓二极管连接的晶体管80与81。
具体而言，晶体管80连接于接地电压GND与位线/BL之间，其栅极与位线/BL连接。晶体管81，连接与接地电压GND与位线BL之间，其栅极与位线BL连接。
并且，数据总线箝位电路DBCLP包含所谓二极管连接的晶体管82与83。具体而言，晶体管82连接于接地电压GND与数据总线DB之间，其栅极与数据总线DB连接。晶体管83，连接与接地电压GND与数据总线/DB之间，其栅极与总线/DB连接。
位线箝位电路BLCLP使位线BL与/BL降至规定电压以下。并且，数据总线箝位电路DBCLP使数据总线DB与/DB降至规定电压以下。
该规定的电压作为上述的所谓二极管的导通电压设定于“Vref-Vth-Vmc”。
通过设置这种结构，可将位线对BLP与数据线对DBP的电压电平的上升限定在规定电压以下，从而可以通过实施例5之变形例1的数据读出动作进行稳定的数据读出。
再有，本实施方式也适用于实施例5。
本实施例中，就二极管连接的晶体管的结构作了说明，但是，并不以此为限，例如也可以用普通的二极管来构成上述结构。
再有，以上说明了本结构中，由于预充电电压为接地电压的结构，因此用位线箝位电路BLCLP与数据总线箝位电路DBCLP使电压降至规定电压以下的情况；但是并不以此为限，预充电电压为接地电压以外的固定电压时，也可用位线箝位电路BLCLP与数据总线箝位电路DBCLP使电压升至规定电压以上。
[实施例5之变形例3]
以上就实施例5及其变形例中，数据读出时的位线与数据线的电压电平的情况作了说明；以下，就本实施例5之变形例3中，进行数据读出前的位线预充电的预充电电路进行说明。
参照图17，跟图16所示的读出电路系统相比，依据本发明的实施例5之变形例的读出电路系统的不同点在于，预充电栅单元PGUj被换成了预充电栅单元PGU#j。
跟预充电栅单元PGUj比较，预充电栅单元PGU#j的不同之处是，另外包括了和列选择线CSLj电气连接的反相器IVj。该预充电栅单元PGU#j，在被输入列选择线CSLj的反相信号后激活。
因此，响应列选择线CSLj的去激活而进行预充电，响应其激活而结束预充电。
通过采用本结构，可以不用位线均衡信号BLEQ对位线对BLP进行预充电，因此可以减少布线层，并可比实施例5之变形例2进一步减少元件数量。再有，本实施方式同样适用于实施例5及其变形例1。

Claims (15)

1.一种薄膜磁性体存储装置，其中设有：
各自具有对应于磁写入的存储数据的电阻的多个存储单元；
在所述多个存储单元中的选择存储单元的数据读出时被激活的字线；
所述数据读出时，经由所述选择存储单元跟第一电压电气连接的第一数据线；
所述数据读出时，经由作为所述选择存储单元的比较对象而设的比较单元跟第一电压电气连接的第二数据线；以及
差动放大部分，在所述数据读出时，该部分先于所述字线被激活，将所述第一与第二数据线各自跟第二电压电气连接，并且开始向所述第一与第二数据线供给电流，进行对应于所述第一与第二数据线之间产生的通过电流差的数据读出。
2.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
还设有均衡电路，在所述数据读出前，将所述第一与第二数据线各自设定于跟第一电压不同的规定电压；
所述均衡电路跟所述第一与第二数据线相互电气连接。
3.如权利要求2所述的薄膜磁性体存储装置，其特征在于：
所述均衡电路包含，响应被激活的预充电信号将所述第一与第二数据线各自和所述规定电压连接的预充电栅，以及
响应被激活的均衡信号将所述第一与第二数据线相互电气连接的均衡栅；
所述预充电信号与所述均衡信号在所述数据读出前被激活，所述数据读出时，所述预充电信号在所述差动放大部分激活之前被去激活，所述数据读出时，所述均衡信号在所述差动放大部分激活之后的固定期间保持激活状态。
4.如权利要求2所述的薄膜磁性体存储装置，其特征在于：
还设有产生所述规定电压的规定电压发生电路；
所述规定电压发生电路包含电流通路模拟电路，所述数据读出时，该电路模拟地构成经由所述第一与第二第一之间的所述差动放大部分、所述选择存储单元与所述第一数据线形成的电流通路。
所述电流通路模拟电路中的所述电流通路上的规定节点的电压，作为所述规定电压供给所述均衡电路。
5.如权利要求4所述的薄膜磁性体存储装置，其特征在于：
在所述数据读出时，所述规定电压发生电路响应控制信号形成所述电流通路。
6.如权利要求4所述的薄膜磁性体存储装置，其特征在于：
所述电流通路模拟电路包含电阻元件作为对应于所述选择存储单元的模拟电阻，该电阻元件被设定在所述选择存储单元所含电阻的第一电阻值以上，且在比所述第一电阻值大的第二电阻值以下。
7.如权利要求6所述的薄膜磁性体存储装置，其特征在于：所述模拟电阻元件是隧道磁电阻元件。
8.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
所述多个存储单元成行列状布置；
所述第一与第二数据线各自包含，在每个存储单元列设置的位线部分和对应所述差动放大器设置的局部数据线部分；
所述薄膜磁性体存储装置还设有，响应列选择指令对所述位线部分和局部数据线部分的连接进行控制的门电路；
所述数据读出时，所述差动放大器早于所述列选择指令被激活。
9.一种薄膜磁性体存储装置，其中设有：
多个各自具有对应于磁写入的存储数据的第一与第二电阻之一的存储单元；
具有所述第一与第二电阻的中间电阻值的基准单元；
数据读出时，经由对应于所述多个存储单元中被选地址的选择存储单元，电气连接于第一与第二电压之间的第一数据线；
数据读出时，经由所述基准单元电气连接于第一与第二电压之间的第一数据线；
对应于所述第一与第二数据线设置的、在所述数据读出时使所述第一与第二数据线的电平成为规定电压的电平调整电路；以及
进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出电路。
10.如权利要求9所述的薄膜磁性体存储装置，其特征在于：
还设有用以向所述电平调整电路指示所述规定电平的电压变化的信号线；
所述电平调整电路包含分别设于所述第一与第二数据线和内部节点之间的电容器，所述内部节点跟所述信号线电气连接。
11.如权利要求9所述的薄膜磁性体存储装置，其特征在于：
还设有用以传送列选择结果的列选择线；
所述电平调整电路包含分别设于所述第一与第二数据线和内部节点之间的电容器，所述内部节点跟所述列选择线电气连接。
12.如权利要求9所述的薄膜磁性体存储装置，其特征在于：
所述薄膜磁性体存储装置还设有箝位电路，该电路对应各所述第一与第二数据线设置，在所述数据读出时将所述第一与第二数据线的电压电平保持在所述规定电平上。
13.如权利要求12所述的薄膜磁性体存储装置，其特征在于：所述箝位电路包含分别设于规定电压和所述第一与第二数据线之间的二极管元件。
14.如权利要求12所述的薄膜磁性体存储装置，其特征在于：
所述箝位电路包含分别设于规定电压和所述第一与第二数据线之间的场效应晶体管；
所述场效应晶体管的栅极分别跟所述第一与第二数据线中对应的一方电气连接。
15.一种薄膜磁性体存储装置，其中设有：
各自具有对应于磁写入的存储数据的所述第一与第二电阻之一的、行列状布置的多个存储单元，
具有所述第一与第二电阻之间的中间电阻的基准单元；
数据读出时，经由所述多个存储单元中对应于被选地址的选择存储单元电气连接于第一与第二电压之间的第一数据线，
所述数据读出时，经由作为所述基准单元电气连接于所述第一与第二电压之间的第二数据线，以及
用以进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出电路；
所述第一与第二数据线各自包含，设置于每个存储单元列的位线部分和对应于所述数据读出电路设置的局部数据线部分；
所述薄膜磁性体存储装置还设有门电路，该电路根据列选择指令控制所述位线部分和局部数据线部分的连接，以及
预充电电路，该电路在数据读出前对所述第一与第二数据线进行预充电，在所述数据读出时响应所述列选择指令被去激活。
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