JP2003317467A - 薄膜磁性体記憶装置 - Google Patents
薄膜磁性体記憶装置Info
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 データ読出開始時からのデータ線の充電時間
を短縮し、高速なデータ読出が可能な薄膜磁性体記憶装
置を提供する。 【解決手段】 データ読出時において、行および列選択
動作に応じて、データ線および選択メモリセルを含む電
流経路が形成される前に、センスイネーブル信号を先に
活性化させ、データ線の充電を開始する。データ線の充
電を早期に完了することにより、データ読出開始から、
データ線の通過電流差が選択メモリセルの記憶データに
応じたレベルへ到達するまでの時間を短縮し、データ読
出を高速化することができる。
を短縮し、高速なデータ読出が可能な薄膜磁性体記憶装
置を提供する。 【解決手段】 データ読出時において、行および列選択
動作に応じて、データ線および選択メモリセルを含む電
流経路が形成される前に、センスイネーブル信号を先に
活性化させ、データ線の充電を開始する。データ線の充
電を早期に完了することにより、データ読出開始から、
データ線の通過電流差が選択メモリセルの記憶データに
応じたレベルへ到達するまでの時間を短縮し、データ読
出を高速化することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えた薄膜磁性体記憶装置に関する。
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータ記憶が可
能な記憶装置として、ＭＲＡＭデバイスが注目されてい
る。ＭＲＡＭデバイスは、半導体集積回路に形成された
複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行
ない薄膜磁性体の各々をメモリセルとして、ランダムア
クセスが可能な記憶装置である。
能な記憶装置として、ＭＲＡＭデバイスが注目されてい
る。ＭＲＡＭデバイスは、半導体集積回路に形成された
複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行
ない薄膜磁性体の各々をメモリセルとして、ランダムア
クセスが可能な記憶装置である。
【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、 “N
onvolatile RAM based on Magnetic TunnelJunction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。等の技術文献に開示されている。
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、 “N
onvolatile RAM based on Magnetic TunnelJunction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。等の技術文献に開示されている。
【０００４】図１８は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
【０００５】図１８を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、半導
体基板上に形成された電界効果型トランジスタが適用さ
れる。
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、半導
体基板上に形成された電界効果型トランジスタが適用さ
れる。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時に異なった方向のデータ書込電流をそれぞれ流すため
のビット線ＢＬおよびディジット線ＤＬと、データ読出
を指示するためのワード線ＷＬと、データ読出時にトン
ネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウン
するためのソース線ＳＲＬとが設けられる。データ読出
時においては、アクセストランジスタＡＴＲのターンオ
ンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース
線ＳＲＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に
電気的に結合される。
時に異なった方向のデータ書込電流をそれぞれ流すため
のビット線ＢＬおよびディジット線ＤＬと、データ読出
を指示するためのワード線ＷＬと、データ読出時にトン
ネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウン
するためのソース線ＳＲＬとが設けられる。データ読出
時においては、アクセストランジスタＡＴＲのターンオ
ンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース
線ＳＲＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に
電気的に結合される。
【０００７】図１９は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
タ書込動作を説明する概念図である。
【０００８】図１９を参照して、トンネル磁気抵抗素子
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】データ書込時においては、ワード線ＷＬが
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびディジット
線ＤＬのそれぞれにおいて、書込データのレベルに応じ
た方向に流される。
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびディジット
線ＤＬのそれぞれにおいて、書込データのレベルに応じ
た方向に流される。
【００１１】図２０は、データ書込時におけるデータ書
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
【００１２】図２０を参照して、横軸は、トンネル磁気
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
縦軸Ｈ（ＥＡ）および横軸Ｈ（ＨＡ）は、ビット線ＢＬ
およびディジット線ＤＬをそれぞれ流れる電流によって
生じる２つの磁界の一方ずつにそれぞれ対応する。
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
縦軸Ｈ（ＥＡ）および横軸Ｈ（ＨＡ）は、ビット線ＢＬ
およびディジット線ＤＬをそれぞれ流れる電流によって
生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１４】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
【００１５】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１６】図２０に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはディジット線ＤＬを流されるデータ書込電
流の値が設計される。一般的に、データ書込磁界Ｈ
WRは、磁化方向の切換えに必要なスイッチング磁界ＨSW
と、マージン分ΔＨとの和で示される。すなわち、ＨWR
＝ＨSW＋ΔＨで示される。
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはディジット線ＤＬを流されるデータ書込電
流の値が設計される。一般的に、データ書込磁界Ｈ
WRは、磁化方向の切換えに必要なスイッチング磁界ＨSW
と、マージン分ΔＨとの和で示される。すなわち、ＨWR
＝ＨSW＋ΔＨで示される。
【００１７】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ディジット線ＤＬとビット線ＢＬとの両方に所定
レベル以上のデータ書込電流を流す必要がある。これに
より、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ディジット線ＤＬとビット線ＢＬとの両方に所定
レベル以上のデータ書込電流を流す必要がある。これに
より、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
【００１８】図２１は、ＭＴＪメモリセルからのデータ
読出を説明する概念図である。図２１を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。これ
により、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮ
Ｄでプルダウンされた状態でビット線ＢＬと電気的に結
合される。
読出を説明する概念図である。図２１を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。これ
により、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮ
Ｄでプルダウンされた状態でビット線ＢＬと電気的に結
合される。
【００１９】この状態で、ビット線ＢＬを所定電圧でプ
ルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗
素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの
記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌ
が通過する。たとえば、このメモリセル電流Ｉｃｅｌｌ
を所定の基準電流と比較することにより、ＭＴＪメモリ
セルから記憶データを読出すことができる。
ルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗
素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの
記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌ
が通過する。たとえば、このメモリセル電流Ｉｃｅｌｌ
を所定の基準電流と比較することにより、ＭＴＪメモリ
セルから記憶データを読出すことができる。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
【００２１】このように、ＭＲＡＭデバイスでは、記憶
データレベルの違いに対応したトンネル磁気抵抗素子Ｔ
ＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ
−Ｒｍｉｎ）を利用してデータ記憶が実行される。すな
わち、選択メモリセルの通過電流Ｉｃｅｌｌの検知に基
づいて、データ読出動作が実行される。
データレベルの違いに対応したトンネル磁気抵抗素子Ｔ
ＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ
−Ｒｍｉｎ）を利用してデータ記憶が実行される。すな
わち、選択メモリセルの通過電流Ｉｃｅｌｌの検知に基
づいて、データ読出動作が実行される。
【００２２】
【発明が解決しようとする課題】図２２は、従来のデー
タ読出系回路の概念図である。
タ読出系回路の概念図である。
【００２３】ここでは、行列状に配置されたメモリセル
において、１ビットのデータを記憶するメモリセルのデ
ータ読出について説明する。
において、１ビットのデータを記憶するメモリセルのデ
ータ読出について説明する。
【００２４】図２２を参照して、メモリセル列に対応し
て相補のビット線が交互に配置される。ここでは、ビッ
ト線ＢＬおよび／ＢＬ（以下、本明細書において「／」
記号は反転、否定、相補等を示すものとする）の各々に
対応してＭＴＪメモリセルがそれぞれ配置される。ＭＴ
Ｊメモリセルの各々は、図１８に示したのと同様の構成
を有し、対応するビット線ＢＬまたは／ＢＬと接地電圧
ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素
子ＴＭＲおよびアクセス素子（アクセストランジスタ）
ＡＴＲとを有する。アクセストランジスタＡＴＲのゲー
トは、対応するワード線ＷＬと接続される。
て相補のビット線が交互に配置される。ここでは、ビッ
ト線ＢＬおよび／ＢＬ（以下、本明細書において「／」
記号は反転、否定、相補等を示すものとする）の各々に
対応してＭＴＪメモリセルがそれぞれ配置される。ＭＴ
Ｊメモリセルの各々は、図１８に示したのと同様の構成
を有し、対応するビット線ＢＬまたは／ＢＬと接地電圧
ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素
子ＴＭＲおよびアクセス素子（アクセストランジスタ）
ＡＴＲとを有する。アクセストランジスタＡＴＲのゲー
トは、対応するワード線ＷＬと接続される。
【００２５】以下においては、２個のＭＴＪメモリセル
のうちのビット線ＢＬと接続される一方を、単にメモリ
セルＭＣとも称し、ビット線／ＢＬと接続される他方を
比較セル／ＭＣとも称する。メモリセルＭＣおよび比較
セル／ＭＣによって、１ビットのデータ記憶が実行され
る。具体的には、メモリセルＭＣには、記憶データが書
込まれ、比較セル／ＭＣへは、メモリセルＭＣと相補の
データが書込まれる。
のうちのビット線ＢＬと接続される一方を、単にメモリ
セルＭＣとも称し、ビット線／ＢＬと接続される他方を
比較セル／ＭＣとも称する。メモリセルＭＣおよび比較
セル／ＭＣによって、１ビットのデータ記憶が実行され
る。具体的には、メモリセルＭＣには、記憶データが書
込まれ、比較セル／ＭＣへは、メモリセルＭＣと相補の
データが書込まれる。
【００２６】また、読出データを伝達するための相補の
ローカルデータ線ＬＩＯおよび／ＬＩＯが配置される。
ローカルデータ線ＬＩＯおよび／ＬＩＯは、ローカルデ
ータ線対ＬＩＯＰを構成する。なお、以下においては、
ローカルデータ線ＬＩＯおよび／ＬＩＯを単にデータ線
とも称する。また、ローカルデータ線対ＬＩＯＰを単に
データ線対ＬＩＯＰとも称する。
ローカルデータ線ＬＩＯおよび／ＬＩＯが配置される。
ローカルデータ線ＬＩＯおよび／ＬＩＯは、ローカルデ
ータ線対ＬＩＯＰを構成する。なお、以下においては、
ローカルデータ線ＬＩＯおよび／ＬＩＯを単にデータ線
とも称する。また、ローカルデータ線対ＬＩＯＰを単に
データ線対ＬＩＯＰとも称する。
【００２７】また、データ線ＬＩＯおよび／ＬＩＯを通
過する通過電流差を増幅してデータとして出力するデー
タ増幅回路９０をさらに設ける。データ増幅回路９０
は、活性化信号ＳＥＲに応答して活性化し、データ読出
時に通過電流差を増幅する。
過する通過電流差を増幅してデータとして出力するデー
タ増幅回路９０をさらに設ける。データ増幅回路９０
は、活性化信号ＳＥＲに応答して活性化し、データ読出
時に通過電流差を増幅する。
【００２８】また、各メモリセル列において、ビット線
ＢＬおよび／ＢＬの他端と、データ線ＬＩＯおよび／Ｌ
ＩＯとの間にコラム選択ゲートＣＳＧが設けられる。コ
ラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬ
の活性化（「Ｈ」レベル）に応答してオンする。コラム選
択線ＣＳＬは、データ書込時およびデータ読出時の双方
において、選択列で活性化（「Ｈ」レベル）される。
ＢＬおよび／ＢＬの他端と、データ線ＬＩＯおよび／Ｌ
ＩＯとの間にコラム選択ゲートＣＳＧが設けられる。コ
ラム選択ゲートＣＳＧは、対応するコラム選択線ＣＳＬ
の活性化（「Ｈ」レベル）に応答してオンする。コラム選
択線ＣＳＬは、データ書込時およびデータ読出時の双方
において、選択列で活性化（「Ｈ」レベル）される。
【００２９】また、メモリセル列ごとにイコライズ回路
ＥＱＧが設けられる。イコライズ回路ＥＱＧは、対応す
るビット線ＢＬ，／ＢＬの間に接続されるトランジスタ
スイッチ３１と、ビット線ＢＬおよび接地電圧ＧＮＤの
間に接続されるトランジスタスイッチ３２と、ビット線
／ＢＬおよび接地電圧ＧＮＤの間に接続されるトランジ
スタスイッチ３３とを有する。トランジスタスイッチ３
１、３２および３３の各々は、たとえばＮチャネルＭＯ
Ｓトランジスタで構成される。
ＥＱＧが設けられる。イコライズ回路ＥＱＧは、対応す
るビット線ＢＬ，／ＢＬの間に接続されるトランジスタ
スイッチ３１と、ビット線ＢＬおよび接地電圧ＧＮＤの
間に接続されるトランジスタスイッチ３２と、ビット線
／ＢＬおよび接地電圧ＧＮＤの間に接続されるトランジ
スタスイッチ３３とを有する。トランジスタスイッチ３
１、３２および３３の各々は、たとえばＮチャネルＭＯ
Ｓトランジスタで構成される。
【００３０】トランジスタスイッチ３１〜３３の各々の
ゲートには、メモリセル列に共通のビット線イコライズ
信号ＢＬＥＱが入力される。ビット線イコライズ信号Ｂ
ＬＥＱは、少なくともデータ読出動作前の所定期間にお
いて、「Ｈ」レベルへ活性化される。
ゲートには、メモリセル列に共通のビット線イコライズ
信号ＢＬＥＱが入力される。ビット線イコライズ信号Ｂ
ＬＥＱは、少なくともデータ読出動作前の所定期間にお
いて、「Ｈ」レベルへ活性化される。
【００３１】図２３は、従来のデータ読出回路系のデー
タ読出時の各内部回路の動作を説明するタイミングチャ
ート図である。
タ読出時の各内部回路の動作を説明するタイミングチャ
ート図である。
【００３２】図２３を参照して、データ読出前の時刻ｔ
Ａ前まで、ビット線イコライズ信号ＢＬＥＱは「Ｈ」レベ
ルであり、ビット線ＢＬおよび／ＢＬは、接地電圧ＧＮ
Ｄにプリチャージされている。データ読出が開始される
時刻ｔＡにおいて、ビット線イコライズ信号ＢＬＥＱは
「Ｌ」レベルとなり、接地電圧ＧＮＤと切り離される。
Ａ前まで、ビット線イコライズ信号ＢＬＥＱは「Ｈ」レベ
ルであり、ビット線ＢＬおよび／ＢＬは、接地電圧ＧＮ
Ｄにプリチャージされている。データ読出が開始される
時刻ｔＡにおいて、ビット線イコライズ信号ＢＬＥＱは
「Ｌ」レベルとなり、接地電圧ＧＮＤと切り離される。
【００３３】次に、時刻ｔＢにおいて、ワード線ＷＬが
活性化（「Ｈ」レベル）され、アクセストランジスタがオ
ンしてビット線ＢＬ，／ＢＬと接地電圧ＧＮＤとが電気
的に結合される。また、コラム選択ゲートＣＳＧは、コ
ラム選択線ＣＳＬの活性化（「Ｈ」レベル）に応答してオ
ンし、データ線ＬＩＯ，／ＬＩＯとビット線ＢＬ，／Ｂ
Ｌとがそれぞれ電気的に結合される。
活性化（「Ｈ」レベル）され、アクセストランジスタがオ
ンしてビット線ＢＬ，／ＢＬと接地電圧ＧＮＤとが電気
的に結合される。また、コラム選択ゲートＣＳＧは、コ
ラム選択線ＣＳＬの活性化（「Ｈ」レベル）に応答してオ
ンし、データ線ＬＩＯ，／ＬＩＯとビット線ＢＬ，／Ｂ
Ｌとがそれぞれ電気的に結合される。
【００３４】次に、時刻ｔＢから期間ｔＷＬ経過後の時
刻ｔＣにおいて、データ増幅回路９０の活性化信号ＳＥ
Ｒが活性化(「Ｌ」レベル)されてデータ読出電流が供給さ
れ、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／Ｌ
ＩＯに対して充電が始まる。
刻ｔＣにおいて、データ増幅回路９０の活性化信号ＳＥ
Ｒが活性化(「Ｌ」レベル)されてデータ読出電流が供給さ
れ、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩＯ，／Ｌ
ＩＯに対して充電が始まる。
【００３５】この時刻ｔＣ以降において、データ読出電
流が検知可能な程度通過電流差が生じるまでは、読出デ
ータＯＵＴ，／ＯＵＴ間にもデータレベルを検知可能な
電圧差は生じない。
流が検知可能な程度通過電流差が生じるまでは、読出デ
ータＯＵＴ，／ＯＵＴ間にもデータレベルを検知可能な
電圧差は生じない。
【００３６】データ増幅回路９０からデータ読出電流が
供給され、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩ
Ｏ，／ＬＩＯの充電が完了するタイミングに相当する時
刻ｔＤころからメモリセルＭＣの記憶データに基づく抵
抗差すなわち通過電流差を検知することが可能となり、
データ増幅回路９０から電圧差ΔＶが発生する。この読
出データＯＵＴ，／ＯＵＴの電圧差ΔＶに基づき記憶デ
ータが読出される。
供給され、ビット線ＢＬ，／ＢＬおよびデータ線ＬＩ
Ｏ，／ＬＩＯの充電が完了するタイミングに相当する時
刻ｔＤころからメモリセルＭＣの記憶データに基づく抵
抗差すなわち通過電流差を検知することが可能となり、
データ増幅回路９０から電圧差ΔＶが発生する。この読
出データＯＵＴ，／ＯＵＴの電圧差ΔＶに基づき記憶デ
ータが読出される。
【００３７】このように、データ読出が開始されてから
実際にメモリセルＭＣの記憶データが出力されるまでに
は、上述したようにビット線およびデータ線の充電時間
ｔＢＬ(時刻ｔＣ〜ｔＤ）が経過するまで待機する必要
がある。
実際にメモリセルＭＣの記憶データが出力されるまでに
は、上述したようにビット線およびデータ線の充電時間
ｔＢＬ(時刻ｔＣ〜ｔＤ）が経過するまで待機する必要
がある。
【００３８】特に、データ線ＬＩＯ，／ＬＩＯは、一般
的にメモリアレイが大容量となればなるほど負荷容量が
増大し、それに伴いその充電時間が増加してしまう。こ
のデータ読出時におけるデータ線の充電時間は上記のデ
ータ読出の高速化の阻害要因となってきた。
的にメモリアレイが大容量となればなるほど負荷容量が
増大し、それに伴いその充電時間が増加してしまう。こ
のデータ読出時におけるデータ線の充電時間は上記のデ
ータ読出の高速化の阻害要因となってきた。
【００３９】本発明の目的は、データ読出開始時からの
データ線およびビット線の充電時間を短縮し、高速なデ
ータ読出を可能とする薄膜磁性体記憶装置を提供する。
データ線およびビット線の充電時間を短縮し、高速なデ
ータ読出を可能とする薄膜磁性体記憶装置を提供する。
【００４０】
【課題を解決するための手段】本発明の薄膜磁性体記憶
装置は、各々が、磁気的に書込まれた記憶データに応じ
た電気抵抗を有する複数のメモリセルと、複数のメモリ
セルのうち選択メモリセルのデータ読出時に活性化され
るワード線と、データ読出時において、選択メモリセル
を介して第１の電圧と電気的に結合される第１のデータ
線と、データ読出時において、選択メモリセルの比較対
象として設けられた比較セルを介して第１の電圧と電気
的に結合される第２のデータ線と、データ読出時におい
て、ワード線よりも先に活性化されて、第１および第２
のデータ線の各々を第２の電圧と電気的に結合するとと
もに、第１および第２のデータ線への電流供給を開始
し、第１および第２のデータ線の間に生じる通過電流差
に応じたデータ読出を行なうための差動増幅部とを備え
る。
装置は、各々が、磁気的に書込まれた記憶データに応じ
た電気抵抗を有する複数のメモリセルと、複数のメモリ
セルのうち選択メモリセルのデータ読出時に活性化され
るワード線と、データ読出時において、選択メモリセル
を介して第１の電圧と電気的に結合される第１のデータ
線と、データ読出時において、選択メモリセルの比較対
象として設けられた比較セルを介して第１の電圧と電気
的に結合される第２のデータ線と、データ読出時におい
て、ワード線よりも先に活性化されて、第１および第２
のデータ線の各々を第２の電圧と電気的に結合するとと
もに、第１および第２のデータ線への電流供給を開始
し、第１および第２のデータ線の間に生じる通過電流差
に応じたデータ読出を行なうための差動増幅部とを備え
る。
【００４１】好ましくは、薄膜磁性体記憶装置は、デー
タ読出前に、第１および第２のデータ線の各々を、第１
の電圧とは異なる所定電圧に設定するためのイコライズ
回路をさらに備え、イコライズ回路は、さらに第１およ
び第２のデータ線同士を電気的に接続する。
タ読出前に、第１および第２のデータ線の各々を、第１
の電圧とは異なる所定電圧に設定するためのイコライズ
回路をさらに備え、イコライズ回路は、さらに第１およ
び第２のデータ線同士を電気的に接続する。
【００４２】特に、イコライズ回路は、活性化されたプ
リチャージ信号に応答して第１および第２のデータ線の
各々と所定電圧とを接続するプリチャージゲートと、活
性化されたイコライズ信号に応答して第１および第２の
データ線を電気的に接続するイコライズゲートとを含
み、データ読出前において、プリチャージ信号およびイ
コライズ信号は活性化され、データ読出時において、プ
リチャージ信号は差動増幅部の活性化より前に非活性化
され、データ読出時において、イコライズ信号は差動増
幅部の活性化後の一定期間活性化を維持される。
リチャージ信号に応答して第１および第２のデータ線の
各々と所定電圧とを接続するプリチャージゲートと、活
性化されたイコライズ信号に応答して第１および第２の
データ線を電気的に接続するイコライズゲートとを含
み、データ読出前において、プリチャージ信号およびイ
コライズ信号は活性化され、データ読出時において、プ
リチャージ信号は差動増幅部の活性化より前に非活性化
され、データ読出時において、イコライズ信号は差動増
幅部の活性化後の一定期間活性化を維持される。
【００４３】特に、薄膜磁性体記憶装置は、所定電圧を
生成する所定電圧生成回路をさらに備え、所定電圧生成
回路は、データ読出時に、第１および第２の電圧の間に
差動増幅部、選択メモリセルおよび第１のデータ線を介
して形成される電流経路を擬似的に構成する電流経路擬
似回路を含み、電流経路擬似回路の中の電流経路上の所
定ノードの電圧は、所定電圧としてイコライズ回路へ供
給される。
生成する所定電圧生成回路をさらに備え、所定電圧生成
回路は、データ読出時に、第１および第２の電圧の間に
差動増幅部、選択メモリセルおよび第１のデータ線を介
して形成される電流経路を擬似的に構成する電流経路擬
似回路を含み、電流経路擬似回路の中の電流経路上の所
定ノードの電圧は、所定電圧としてイコライズ回路へ供
給される。
【００４４】特に、電流経路擬似回路において、選択メ
モリセルに対応する擬似抵抗素子として、選択メモリセ
ルが有する電気抵抗の範囲内（Ｒｍｉｎ以上、Ｒｍａｘ
以下）である抵抗値を有する抵抗素子を備える。
モリセルに対応する擬似抵抗素子として、選択メモリセ
ルが有する電気抵抗の範囲内（Ｒｍｉｎ以上、Ｒｍａｘ
以下）である抵抗値を有する抵抗素子を備える。
【００４５】特に、擬似抵抗素子は、トンネル磁気抵抗
素子である。特に、所定電圧生成回路は、データ読出時
において、制御信号に応じて電流経路を形成する。
素子である。特に、所定電圧生成回路は、データ読出時
において、制御信号に応じて電流経路を形成する。
【００４６】好ましくは、複数のメモリセルは、行列状
に配置され、第１および第２のデータ線の各々は、メモ
リセル列ごとに配置されたビット線部と、差動増幅器に
対応して設けられるローカルデータ線部とを含み、薄膜
磁性体記憶装置は、列選択指示に応じてビット線部とロ
ーカルデータ線部との接続を制御するゲート回路をさら
に備え、データ読出時において、差動増幅器は、列選択
指示より先に活性化される。
に配置され、第１および第２のデータ線の各々は、メモ
リセル列ごとに配置されたビット線部と、差動増幅器に
対応して設けられるローカルデータ線部とを含み、薄膜
磁性体記憶装置は、列選択指示に応じてビット線部とロ
ーカルデータ線部との接続を制御するゲート回路をさら
に備え、データ読出時において、差動増幅器は、列選択
指示より先に活性化される。
【００４７】本発明の別の薄膜磁性体記憶装置は、各々
が、磁気的に書込まれた記憶データに応じて第１および
第２の電気抵抗の一方を有する複数のメモリセルと、第
１および第２の電気抵抗の中間的な電気抵抗を有する基
準セルと、データ読出時に、複数のメモリセルのうちの
選択されたアドレスに対応する選択メモリセルを介して
第１および第２の電圧の間に電気的に結合される第１の
データ線と、データ読出時に、基準セルを介して第１お
よび第２の電圧の間に電気的に結合される第２のデータ
線と、第１および第２のデータ線に対応して設けられ、
データ読出時に第１および第２のデータ線を所定レベル
に変化させるためのレベル調整回路と、第１および第２
のデータ線の通過電流差に応じたデータ読出を行なうた
めのデータ読出回路とを備える。
が、磁気的に書込まれた記憶データに応じて第１および
第２の電気抵抗の一方を有する複数のメモリセルと、第
１および第２の電気抵抗の中間的な電気抵抗を有する基
準セルと、データ読出時に、複数のメモリセルのうちの
選択されたアドレスに対応する選択メモリセルを介して
第１および第２の電圧の間に電気的に結合される第１の
データ線と、データ読出時に、基準セルを介して第１お
よび第２の電圧の間に電気的に結合される第２のデータ
線と、第１および第２のデータ線に対応して設けられ、
データ読出時に第１および第２のデータ線を所定レベル
に変化させるためのレベル調整回路と、第１および第２
のデータ線の通過電流差に応じたデータ読出を行なうた
めのデータ読出回路とを備える。
【００４８】好ましくは、薄膜磁性体記憶装置は、レベ
ル調整回路に対して所定レベルの電圧変化を指示するた
めの信号線をさらに備え、レベル調整回路は、第１およ
び第２のデータ線と内部ノードとの間にそれぞれ設けら
れたキャパシタを含み、内部ノードは、信号線と電気的
に結合される。
ル調整回路に対して所定レベルの電圧変化を指示するた
めの信号線をさらに備え、レベル調整回路は、第１およ
び第２のデータ線と内部ノードとの間にそれぞれ設けら
れたキャパシタを含み、内部ノードは、信号線と電気的
に結合される。
【００４９】好ましくは、薄膜磁性体記憶装置は、列選
択結果を伝達するための列選択線をさらに備え、レベル
調整回路は、第１および第２のデータ線と内部ノードと
の間にそれぞれ設けられたキャパシタを含み、内部ノー
ドは、列選択線と電気的に結合される。
択結果を伝達するための列選択線をさらに備え、レベル
調整回路は、第１および第２のデータ線と内部ノードと
の間にそれぞれ設けられたキャパシタを含み、内部ノー
ドは、列選択線と電気的に結合される。
【００５０】好ましくは、薄膜磁性体記憶装置は、第１
および第２のデータ線の各々に対応して設けられ、デー
タ読出時に第１および第２のデータ線の電圧レベルを所
定レベルに維持するためのクランプ回路をさらに設け
る。
および第２のデータ線の各々に対応して設けられ、デー
タ読出時に第１および第２のデータ線の電圧レベルを所
定レベルに維持するためのクランプ回路をさらに設け
る。
【００５１】特に、クランプ回路は、所定電圧と第１お
よび第２のデータ線との間にそれぞれ設けられたダイオ
ード素子を含む。
よび第２のデータ線との間にそれぞれ設けられたダイオ
ード素子を含む。
【００５２】特に、クランプ回路は、所定電圧と第１お
よび第２のデータ線との間にそれぞれ設けられた電界効
果型トランジスタを含み、電界効果型トランジスタのゲ
ートは、第１および第２のデータ線の対応する一方とそ
れぞれ電気的に結合される。
よび第２のデータ線との間にそれぞれ設けられた電界効
果型トランジスタを含み、電界効果型トランジスタのゲ
ートは、第１および第２のデータ線の対応する一方とそ
れぞれ電気的に結合される。
【００５３】本発明のさらに別の薄膜磁性体記憶装置
は、各々が、磁気的に書込まれた記憶データに応じて第
１および第２の電気抵抗の一方を有し、行列状に配置さ
れた複数のメモリセルと、第１および第２の電気抵抗の
中間的な電気抵抗を有する基準セルと、データ読出時
に、複数のメモリセルのうちの選択されたアドレスに対
応する選択メモリセルを介して第１および第２の電圧の
間に電気的に結合される第１のデータ線と、データ読出
時に、基準セルを介して第１および第２の電圧の間に電
気的に結合される第２のデータ線と、第１および第２の
データ線の通過電流差に応じたデータ読出を行なうため
のデータ読出回路とを備え、第１および第２のデータ線
の各々は、メモリセル列ごとに配置されたビット線部
と、データ読出回路に対応して設けられるローカルデー
タ線部とを含み、薄膜磁性体記憶装置は、列選択指示に
応じてビット線部とローカルデータ線部との接続を制御
するゲート回路をさらに備え、メモリセル列ごとに設け
られ、データ読出前に第１および第２のビット線をプリ
チャージし、データ読出時に列選択指示に応答して非活
性化されるプリチャージ回路をさらに備える。
は、各々が、磁気的に書込まれた記憶データに応じて第
１および第２の電気抵抗の一方を有し、行列状に配置さ
れた複数のメモリセルと、第１および第２の電気抵抗の
中間的な電気抵抗を有する基準セルと、データ読出時
に、複数のメモリセルのうちの選択されたアドレスに対
応する選択メモリセルを介して第１および第２の電圧の
間に電気的に結合される第１のデータ線と、データ読出
時に、基準セルを介して第１および第２の電圧の間に電
気的に結合される第２のデータ線と、第１および第２の
データ線の通過電流差に応じたデータ読出を行なうため
のデータ読出回路とを備え、第１および第２のデータ線
の各々は、メモリセル列ごとに配置されたビット線部
と、データ読出回路に対応して設けられるローカルデー
タ線部とを含み、薄膜磁性体記憶装置は、列選択指示に
応じてビット線部とローカルデータ線部との接続を制御
するゲート回路をさらに備え、メモリセル列ごとに設け
られ、データ読出前に第１および第２のビット線をプリ
チャージし、データ読出時に列選択指示に応答して非活
性化されるプリチャージ回路をさらに備える。
【００５４】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。
【００５５】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
【００５６】図１を参照して、本発明の実施の形態に従
うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤお
よびアドレス信号ＡＤＤに応答してランダムアクセスを
行ない、書込データＤＩＮの入力および読出データＤＯ
ＵＴの出力を実行する。
うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤお
よびアドレス信号ＡＤＤに応答してランダムアクセスを
行ない、書込データＤＩＮの入力および読出データＤＯ
ＵＴの出力を実行する。
【００５７】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
【００５８】メモリアレイ１０においては、ＭＴＪメモ
リセルの行にそれぞれ対応して、ワード線ＷＬおよびデ
ィジット線ＤＬが配置され、ＭＴＪメモリセルの列にそ
れぞれ対応して、相補のビット線ＢＬおよび／ＢＬから
構成されるビット線対ＢＬＰが配置される。図１におい
ては、代表的に示される１個のＭＴＪメモリセルＭＣ
と、これに対応するワード線ＷＬ、ディジット線ＤＬ、
およびビット線対ＢＬＰの配置が示される。
リセルの行にそれぞれ対応して、ワード線ＷＬおよびデ
ィジット線ＤＬが配置され、ＭＴＪメモリセルの列にそ
れぞれ対応して、相補のビット線ＢＬおよび／ＢＬから
構成されるビット線対ＢＬＰが配置される。図１におい
ては、代表的に示される１個のＭＴＪメモリセルＭＣ
と、これに対応するワード線ＷＬ、ディジット線ＤＬ、
およびビット線対ＢＬＰの配置が示される。
【００５９】ＭＲＡＭデバイス１は、アドレス信号によ
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
【００６０】読出／書込制御回路３０および３５は、メ
モリアレイ１０に対してデータ書込動作を行なうための
回路群、およびメモリアレイ１０からデータ読出を行な
うための回路群（以下、「データ読出回路系」とも称す
る）を総称したものである。
モリアレイ１０に対してデータ書込動作を行なうための
回路群、およびメモリアレイ１０からデータ読出を行な
うための回路群（以下、「データ読出回路系」とも称す
る）を総称したものである。
【００６１】ディジット線ＤＬは、メモリアレイ１０を
挟んで行デコーダ２０と反対側の領域において、接地電
圧ＧＮＤと結合される。
挟んで行デコーダ２０と反対側の領域において、接地電
圧ＧＮＤと結合される。
【００６２】図２は、本発明の実施の形態１に従うデー
タ読出回路系の構成図である。図２を参照して、メモリ
アレイ１０は、ワード線ＷＬとビット線ＢＬおよび／Ｂ
Ｌの各々との交点に対応して、それぞれ配置されるＭＴ
Ｊメモリセルを有する。すなわち、行アドレスおよび列
アドレスの組合せで示される１つのアドレスに対応し
て、２個のＭＴＪメモリセルが配置される。ＭＴＪメモ
リセルの各々は、図１８に示したのと同様の構成を有
し、対応するビット線ＢＬまたは／ＢＬと接地電圧ＧＮ
Ｄとの間に直列に接続された、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒとを有する。アクセストランジスタＡＴＲのゲート
は、対応するワード線ＷＬと接続される。
タ読出回路系の構成図である。図２を参照して、メモリ
アレイ１０は、ワード線ＷＬとビット線ＢＬおよび／Ｂ
Ｌの各々との交点に対応して、それぞれ配置されるＭＴ
Ｊメモリセルを有する。すなわち、行アドレスおよび列
アドレスの組合せで示される１つのアドレスに対応し
て、２個のＭＴＪメモリセルが配置される。ＭＴＪメモ
リセルの各々は、図１８に示したのと同様の構成を有
し、対応するビット線ＢＬまたは／ＢＬと接地電圧ＧＮ
Ｄとの間に直列に接続された、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒとを有する。アクセストランジスタＡＴＲのゲート
は、対応するワード線ＷＬと接続される。
【００６３】図２においては、第ｉ番目（ｉ：自然数）
のメモリセル行および第ｊ番目（ｊ：自然数）に対応す
る、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線Ｂ
Ｌｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣお
よび比較セル／ＭＣが代表的に示される。
のメモリセル行および第ｊ番目（ｊ：自然数）に対応す
る、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線Ｂ
Ｌｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣお
よび比較セル／ＭＣが代表的に示される。
【００６４】なお、以下においては、信号、信号線およ
びデータ等の２値的な高電圧状態（たとえば、電源電圧
ＶＣＣ）および低電圧状態（たとえば、接地電圧ＧＮ
Ｄ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称
する。
びデータ等の２値的な高電圧状態（たとえば、電源電圧
ＶＣＣ）および低電圧状態（たとえば、接地電圧ＧＮ
Ｄ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称
する。
【００６５】さらに、メモリアレイ１０に隣接して、読
出データおよび書込データを伝達するための相補のデー
タ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩ
Ｏおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
出データおよび書込データを伝達するための相補のデー
タ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩ
Ｏおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
【００６６】各メモリセル列において、ビット線ＢＬお
よび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯと
の間にコラム選択ゲートＣＳＧが設けられる。コラム選
択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性
化（「Ｈ」レベル）に応答してオンする。コラム選択線Ｃ
ＳＬは、データ書込時およびデータ読出時の双方におい
て、選択列で活性化（「Ｈ」レベル）される。図２には、
ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、
コラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊ
が代表的に示される。コラム選択ゲートＣＳＧｊは、図
２２で示したコラム選択ゲートと同様の構成である。
よび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯと
の間にコラム選択ゲートＣＳＧが設けられる。コラム選
択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性
化（「Ｈ」レベル）に応答してオンする。コラム選択線Ｃ
ＳＬは、データ書込時およびデータ読出時の双方におい
て、選択列で活性化（「Ｈ」レベル）される。図２には、
ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、
コラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊ
が代表的に示される。コラム選択ゲートＣＳＧｊは、図
２２で示したコラム選択ゲートと同様の構成である。
【００６７】次に、ＭＴＪメモリセルからのデータ読出
動作について説明する。読出／書込制御回路３０は、メ
モリセル列ごとに配置されたイコライズ回路ＥＱＧを有
する。図２においては、第ｊ番目のメモリセル列に対応
するイコライズ回路ＥＱＧｊが代表的に示される。イコ
ライズ回路ＥＱＧｊは、図２２で示したイコライズ回路
と同様の構成である。
動作について説明する。読出／書込制御回路３０は、メ
モリセル列ごとに配置されたイコライズ回路ＥＱＧを有
する。図２においては、第ｊ番目のメモリセル列に対応
するイコライズ回路ＥＱＧｊが代表的に示される。イコ
ライズ回路ＥＱＧｊは、図２２で示したイコライズ回路
と同様の構成である。
【００６８】読出／書込制御回路３０は、さらに、デー
タ線対ＬＩＯＰをイコライズするためのデータ線イコラ
イズ回路５０と、差動増幅器６０とを有する。
タ線対ＬＩＯＰをイコライズするためのデータ線イコラ
イズ回路５０と、差動増幅器６０とを有する。
【００６９】データ線イコライズ回路５０は、データ線
ＬＩＯおよび／ＬＩＯの間に接続されるトランジスタス
イッチ５１と、データ線ＬＩＯおよび接地電圧ＧＮＤの
間に接続されるトランジスタスイッチ５２と、データ線
／ＬＩＯおよび接地電圧ＧＮＤの間に接続されるトラン
ジスタスイッチ５３とを有する。トランジスタスイッチ
５１、５２および５３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
ＬＩＯおよび／ＬＩＯの間に接続されるトランジスタス
イッチ５１と、データ線ＬＩＯおよび接地電圧ＧＮＤの
間に接続されるトランジスタスイッチ５２と、データ線
／ＬＩＯおよび接地電圧ＧＮＤの間に接続されるトラン
ジスタスイッチ５３とを有する。トランジスタスイッチ
５１、５２および５３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
【００７０】トランジスタスイッチ５１〜５３の各々の
ゲートには、行デコーダ２０によって生成されるデータ
線イコライズ信号ＬＩＯＥＱが入力される。データ線イ
コライズ信号ＬＩＯＥＱは、少なくともデータ読出動作
前の所定期間において、「Ｈ」レベルへ活性化される。
これに応答したプリチャージ・イコライズ動作によっ
て、データ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧
ＧＮＤへ設定される。
ゲートには、行デコーダ２０によって生成されるデータ
線イコライズ信号ＬＩＯＥＱが入力される。データ線イ
コライズ信号ＬＩＯＥＱは、少なくともデータ読出動作
前の所定期間において、「Ｈ」レベルへ活性化される。
これに応答したプリチャージ・イコライズ動作によっ
て、データ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧
ＧＮＤへ設定される。
【００７１】差動増幅器６０は、ノードＮ０およびデー
タ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジ
スタ６１と、ノード／Ｎ０とデータ線／ＬＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ６２と、ノー
ドＮｓｐおよびノードＮ０の間に接続されるＰチャネル
ＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード
／Ｎ０の間に接続されるＰチャネルＭＯＳトランジスタ
６４と、電源電圧ＶＣＣおよびノードＮｓｐの間に接続
されるＰチャネルＭＯＳトランジスタ６５とを有する。
タ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジ
スタ６１と、ノード／Ｎ０とデータ線／ＬＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ６２と、ノー
ドＮｓｐおよびノードＮ０の間に接続されるＰチャネル
ＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード
／Ｎ０の間に接続されるＰチャネルＭＯＳトランジスタ
６４と、電源電圧ＶＣＣおよびノードＮｓｐの間に接続
されるＰチャネルＭＯＳトランジスタ６５とを有する。
【００７２】トランジスタ６３および６４の各々のゲー
トは、ノードＮ０と接続される。トランジスタ６３およ
び６４は、カレントミラー回路を構成し、ノードＮ０お
よび／Ｎ０の各々に対して、同一電流を供給しようとす
る。
トは、ノードＮ０と接続される。トランジスタ６３およ
び６４は、カレントミラー回路を構成し、ノードＮ０お
よび／Ｎ０の各々に対して、同一電流を供給しようとす
る。
【００７３】トランジスタ６１および６２の各々のゲー
トには、Ｖｒｅｆ発生回路５５によって生成される固定
された基準電圧Ｖｒｅｆが入力される。トランジスタ６
１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準
電圧以下に維持するとともに、データ線ＬＩＯおよび／
ＬＩＯの通過電流差を増幅して、ノードＮ０および／Ｎ
０間の電圧差に変換する。
トには、Ｖｒｅｆ発生回路５５によって生成される固定
された基準電圧Ｖｒｅｆが入力される。トランジスタ６
１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準
電圧以下に維持するとともに、データ線ＬＩＯおよび／
ＬＩＯの通過電流差を増幅して、ノードＮ０および／Ｎ
０間の電圧差に変換する。
【００７４】トランジスタ６５のゲートへは、行デコー
ダ２０によってデータ読出動作時に「Ｌ」レベルに活性
化されるセンスイネーブル信号／ＳＥが入力される。ト
ランジスタ６５は、センスイネーブル信号／ＳＥの活性
化（「Ｌ」レベル）に応答して動作電流を供給して、差
動増幅器６０を動作させる。
ダ２０によってデータ読出動作時に「Ｌ」レベルに活性
化されるセンスイネーブル信号／ＳＥが入力される。ト
ランジスタ６５は、センスイネーブル信号／ＳＥの活性
化（「Ｌ」レベル）に応答して動作電流を供給して、差
動増幅器６０を動作させる。
【００７５】次に、図３を用いて、実施の形態１に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【００７６】図３においても、第ｉ行・第ｊ列がデータ
読出対象に選択された場合の動作について代表的に説明
する。
読出対象に選択された場合の動作について代表的に説明
する。
【００７７】図３を参照して、データ読出実行前の時刻
ｔ０以前において、データ線イコライズ信号ＬＩＯＥＱ
およびビット線イコライズ信号ＢＬＥＱは、「Ｈ」レベ
ルに活性化されている。これにより、各メモリセル列に
おいてビット線ＢＬおよび／ＢＬは接地電圧ＧＮＤにプ
リチャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧
ＧＮＤにプリチャージされる。
ｔ０以前において、データ線イコライズ信号ＬＩＯＥＱ
およびビット線イコライズ信号ＢＬＥＱは、「Ｈ」レベ
ルに活性化されている。これにより、各メモリセル列に
おいてビット線ＢＬおよび／ＢＬは接地電圧ＧＮＤにプ
リチャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧
ＧＮＤにプリチャージされる。
【００７８】時刻ｔ０においてデータ読出動作が開始さ
れると、まず、データ線イコライズ信号ＬＩＯＥＱおよ
びビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルへ非
活性化されて、各ビット線ＢＬ，／ＢＬおよびデータ線
ＬＩＯ，／ＬＩＯは、接地電圧ＧＮＤから切り離され
る。時刻ｔ０は、図２３の時刻ｔＡに相当する。
れると、まず、データ線イコライズ信号ＬＩＯＥＱおよ
びビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルへ非
活性化されて、各ビット線ＢＬ，／ＢＬおよびデータ線
ＬＩＯ，／ＬＩＯは、接地電圧ＧＮＤから切り離され
る。時刻ｔ０は、図２３の時刻ｔＡに相当する。
【００７９】次に、時刻ｔ１において、センスイネーブ
ル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器
６０が活性化される。これにより、データ線ＬＩＯおよ
び／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始さ
れる。
ル信号／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器
６０が活性化される。これにより、データ線ＬＩＯおよ
び／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始さ
れる。
【００８０】次に、時刻ｔ２において、選択行のワード
線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々
「Ｈ」レベルに活性化される。このように本実施の形態
１においては、センスイネーブル信号ＳＥをコラム選択
線ＣＳＬおよびワード線ＷＬよりも早く活性化する。こ
こで、時刻ｔ２は、図２３の時刻ｔＢに相当する。
線ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々
「Ｈ」レベルに活性化される。このように本実施の形態
１においては、センスイネーブル信号ＳＥをコラム選択
線ＣＳＬおよびワード線ＷＬよりも早く活性化する。こ
こで、時刻ｔ２は、図２３の時刻ｔＢに相当する。
【００８１】選択行のワード線ＷＬｉおよび選択列のコ
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
Ｏは、ビット線ＢＬｊおよびメモリセルＭＣを介して接
地電圧ＧＮＤへプルダウンされ、データ線／ＬＩＯは、
ビット線／ＢＬｊおよび比較セル／ＭＣを介して接地電
圧ＧＮＤへプルダウンされる。既に説明したように、メ
モリセルＭＣおよび比較セル／ＭＣへは互いに相補のデ
ータが書込まれているので、それぞれの電気抵抗はＲｍ
ａｘおよびＲｍｉｎの一方ずつである。
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
Ｏは、ビット線ＢＬｊおよびメモリセルＭＣを介して接
地電圧ＧＮＤへプルダウンされ、データ線／ＬＩＯは、
ビット線／ＢＬｊおよび比較セル／ＭＣを介して接地電
圧ＧＮＤへプルダウンされる。既に説明したように、メ
モリセルＭＣおよび比較セル／ＭＣへは互いに相補のデ
ータが書込まれているので、それぞれの電気抵抗はＲｍ
ａｘおよびＲｍｉｎの一方ずつである。
【００８２】センスイネーブル信号／ＳＥの活性化に応
じて、トランジスタ６５によって供給される動作電流
は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／
ＢＬｊと、メモリセルＭＣおよび比較セル／ＭＣのトン
ネル磁気抵抗素子ＴＭＲを通過して接地電圧ＧＮＤへ至
る経路を流れる。
じて、トランジスタ６５によって供給される動作電流
は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／
ＢＬｊと、メモリセルＭＣおよび比較セル／ＭＣのトン
ネル磁気抵抗素子ＴＭＲを通過して接地電圧ＧＮＤへ至
る経路を流れる。
【００８３】差動増幅器６０において、トランジスタ６
３および６４で構成されたカレントミラー回路は、デー
タ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しよ
うとする。しかし、選択アドレスに対応するメモリセル
ＭＣおよび比較セル／ＭＣ間には電気抵抗差ΔＲが存在
するので、両者の通過電流には電流差が生じようとす
る。この電流差によって生じようとする、ビット線ＢＬ
ｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび
／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジス
タ６１および６２におけるソース・ドレイン電圧の差に
相当するので、上記の電気抵抗差ΔＲは、トランジスタ
６１および６２の通過電流（ソース・ドレイン電流）差
に変換される。すなわち、この電流差が、時刻ｔ３にお
いて、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデー
タ線ＬＩＯおよび／ＬＩＯ間の電流差として現われる。
トランジスタ６１および６２は、電流差を増幅した電圧
レベル差ΔＶを、ノードＮ０および／Ｎ０間に生じさせ
る。電圧レベル差ΔＶの極性、すなわちノードＮ０およ
び／Ｎ０の電圧の高低は、選択されたメモリセルＭＣの
記憶データに応じて異なる。すなわち、図３に示される
ように、ここでは差動増幅部６０のノードＮ０，／Ｎ０
から出力されるデータ信号ＯＵＴ，／ＯＵＴの電圧差が
生じ、これに応答して記憶データの「Ｈ」レベルおよび
「Ｌ」レベルに対応する読出データが出力される。
３および６４で構成されたカレントミラー回路は、デー
タ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しよ
うとする。しかし、選択アドレスに対応するメモリセル
ＭＣおよび比較セル／ＭＣ間には電気抵抗差ΔＲが存在
するので、両者の通過電流には電流差が生じようとす
る。この電流差によって生じようとする、ビット線ＢＬ
ｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび
／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジス
タ６１および６２におけるソース・ドレイン電圧の差に
相当するので、上記の電気抵抗差ΔＲは、トランジスタ
６１および６２の通過電流（ソース・ドレイン電流）差
に変換される。すなわち、この電流差が、時刻ｔ３にお
いて、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデー
タ線ＬＩＯおよび／ＬＩＯ間の電流差として現われる。
トランジスタ６１および６２は、電流差を増幅した電圧
レベル差ΔＶを、ノードＮ０および／Ｎ０間に生じさせ
る。電圧レベル差ΔＶの極性、すなわちノードＮ０およ
び／Ｎ０の電圧の高低は、選択されたメモリセルＭＣの
記憶データに応じて異なる。すなわち、図３に示される
ように、ここでは差動増幅部６０のノードＮ０，／Ｎ０
から出力されるデータ信号ＯＵＴ，／ＯＵＴの電圧差が
生じ、これに応答して記憶データの「Ｈ」レベルおよび
「Ｌ」レベルに対応する読出データが出力される。
【００８４】本実施の形態においては、センスイネーブ
ル信号／ＳＥをコラム列選択線ＣＳＬおよびワード線Ｗ
Ｌよりも早く活性化（「Ｌ」レベル）することにより、
コラム列選択線ＣＳＬおよびワード線ＷＬの活性化前に
データ線ＬＩＯ，／ＬＩＯの充電を開始することができ
る。
ル信号／ＳＥをコラム列選択線ＣＳＬおよびワード線Ｗ
Ｌよりも早く活性化（「Ｌ」レベル）することにより、
コラム列選択線ＣＳＬおよびワード線ＷＬの活性化前に
データ線ＬＩＯ，／ＬＩＯの充電を開始することができ
る。
【００８５】すなわち、センスイネーブル信号ＳＥが活
性化（「Ｌ」レベル）されてからビット線およびデータ線
が充電されるまでの時刻ｔ１〜ｔ３の充電時間ｔＢＬに
ついては、図２３で示した従来例で説明した充電期間と
同様であるが、電流の供給タイミングをはじめる図２３
に示した期間ｔＷＬを除去し、データ読出の所要時間を
短縮することができる。
性化（「Ｌ」レベル）されてからビット線およびデータ線
が充電されるまでの時刻ｔ１〜ｔ３の充電時間ｔＢＬに
ついては、図２３で示した従来例で説明した充電期間と
同様であるが、電流の供給タイミングをはじめる図２３
に示した期間ｔＷＬを除去し、データ読出の所要時間を
短縮することができる。
【００８６】一方、充電が完了したビット線ＢＬｊおよ
び／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ
間には電圧差は生じず、データ線ＬＩＯ，／ＬＩＯおよ
びビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅ
ｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはト
ランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃ
は、メモリセルＭＣおよび比較セル／ＭＣで生じる電圧
降下に相当する。
び／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ
間には電圧差は生じず、データ線ＬＩＯ，／ＬＩＯおよ
びビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅ
ｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはト
ランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃ
は、メモリセルＭＣおよび比較セル／ＭＣで生じる電圧
降下に相当する。
【００８７】基準電圧Ｖｒｅｆはトンネル磁気抵抗素子
中のトンネルバリアである絶縁膜の信頼性等を考慮し
て、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえ
ば約４００ｍＶ程度となるように設定される。これによ
り、過電圧印加によるメモリセル破壊を回避して、動作
信頼性を向上できる。
中のトンネルバリアである絶縁膜の信頼性等を考慮し
て、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえ
ば約４００ｍＶ程度となるように設定される。これによ
り、過電圧印加によるメモリセル破壊を回避して、動作
信頼性を向上できる。
【００８８】以上説明したように、実施の形態１に従う
構成においては、行および列選択動作を実行する前に、
センスイネーブル信号／ＳＥを活性化（「Ｌ」レベル）さ
せて、差動増幅器６０によりデータ線ＬＩＯ，／ＬＩＯ
の充電を前もって開始させることにより、データ読出開
始時からデータが読出されるまでの期間を短縮し、デー
タ読出を高速化することができる。
構成においては、行および列選択動作を実行する前に、
センスイネーブル信号／ＳＥを活性化（「Ｌ」レベル）さ
せて、差動増幅器６０によりデータ線ＬＩＯ，／ＬＩＯ
の充電を前もって開始させることにより、データ読出開
始時からデータが読出されるまでの期間を短縮し、デー
タ読出を高速化することができる。
【００８９】［実施の形態２］本発明の実施の形態２
は、製造時の各素子のばらつきに基づき生じるビット線
対ＢＬＰおよびデータ線対ＬＩＯＰの容量アンバランス
を抑制することを目的とする。
は、製造時の各素子のばらつきに基づき生じるビット線
対ＢＬＰおよびデータ線対ＬＩＯＰの容量アンバランス
を抑制することを目的とする。
【００９０】図４は、実施の形態２に従うデータ読出回
路系の構成図である。図４を参照して、実施の形態２に
従う構成においては、図２に示した構成と比較して、デ
ータ線イコライズ回路５０に代えてデータ線イコライズ
回路５０ａが配置される点が異なる。
路系の構成図である。図４を参照して、実施の形態２に
従う構成においては、図２に示した構成と比較して、デ
ータ線イコライズ回路５０に代えてデータ線イコライズ
回路５０ａが配置される点が異なる。
【００９１】イコライズ回路ＥＱＧｊは、図２に示され
るイコライズ回路ＥＱＧｊと比較して、イコライズする
トランジスタスイッチ３１と、プリチャージするトラン
ジスタスイッチ３２および３３とがそれぞれ独立に制御
される点が異なる。すなわち、トランジスタスイッチ３
１のゲートは、ビット線イコライズ信号ＢＬＥＱの入力
を受け、トランジスタスイッチ３２および３３のゲート
は、共にビット線プリチャージ信号ＢＬＰＲＥの入力を
受ける。ビット線プリチャージ信号ＢＬＰＲＥは、行デ
コーダ２０によって生成される。
るイコライズ回路ＥＱＧｊと比較して、イコライズする
トランジスタスイッチ３１と、プリチャージするトラン
ジスタスイッチ３２および３３とがそれぞれ独立に制御
される点が異なる。すなわち、トランジスタスイッチ３
１のゲートは、ビット線イコライズ信号ＢＬＥＱの入力
を受け、トランジスタスイッチ３２および３３のゲート
は、共にビット線プリチャージ信号ＢＬＰＲＥの入力を
受ける。ビット線プリチャージ信号ＢＬＰＲＥは、行デ
コーダ２０によって生成される。
【００９２】データ線イコライズ回路５０ａは、図２に
示されるデータ線イコライズ回路５０と比較して、イコ
ライズに用いられるトランジスタスイッチ５１と、プリ
チャージに用いられるトランジスタスイッチ５２および
５３とがそれぞれ独立に制御される点が異なる。すなわ
ち、トランジスタスイッチ５１のゲートは、データ線イ
コライズ信号ＬＩＯＥＱの入力を受け、トランジスタス
イッチ５２および５３のゲートは、共にデータ線プリチ
ャージ信号ＬＩＯＰＲＥの入力を受ける。データ線プリ
チャージ信号ＬＩＯＰＲＥは、行デコーダ２０によって
生成される。
示されるデータ線イコライズ回路５０と比較して、イコ
ライズに用いられるトランジスタスイッチ５１と、プリ
チャージに用いられるトランジスタスイッチ５２および
５３とがそれぞれ独立に制御される点が異なる。すなわ
ち、トランジスタスイッチ５１のゲートは、データ線イ
コライズ信号ＬＩＯＥＱの入力を受け、トランジスタス
イッチ５２および５３のゲートは、共にデータ線プリチ
ャージ信号ＬＩＯＰＲＥの入力を受ける。データ線プリ
チャージ信号ＬＩＯＰＲＥは、行デコーダ２０によって
生成される。
【００９３】実施の形態２に従うＭＲＡＭデバイスのそ
の他の部分の構成は、実施の形態１と同様であるので詳
細な説明は繰返さない。
の他の部分の構成は、実施の形態１と同様であるので詳
細な説明は繰返さない。
【００９４】次に、図５を用いて、実施の形態２に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図５においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図５においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
【００９５】図５を参照して、データ読出動作が開始さ
れる時刻ｔ０以前において、ビット線イコライズ信号Ｂ
ＬＥＱおよびデータ線イコライズ信号ＬＩＯＥＱおよび
ビット線プリチャージ信号ＢＬＰＲＥおよびデータ線プ
リチャージ信号ＬＩＯＰＲＥは「Ｈ」レベルに活性化さ
れるので、各メモリセル列においてビット線ＢＬおよび
／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは接地電
圧ＧＮＤと電気的に結合される。また、各ビット線間お
よび各データ線間は電気的に結合され、イコライズされ
ている。
れる時刻ｔ０以前において、ビット線イコライズ信号Ｂ
ＬＥＱおよびデータ線イコライズ信号ＬＩＯＥＱおよび
ビット線プリチャージ信号ＢＬＰＲＥおよびデータ線プ
リチャージ信号ＬＩＯＰＲＥは「Ｈ」レベルに活性化さ
れるので、各メモリセル列においてビット線ＢＬおよび
／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは接地電
圧ＧＮＤと電気的に結合される。また、各ビット線間お
よび各データ線間は電気的に結合され、イコライズされ
ている。
【００９６】データ読出開始時における時刻ｔ０におい
て、ビット線およびデータ線プリチャージ信号ＢＬＰＲ
ＥおよびＬＩＯＰＲＥは「Ｌ」レベルとなり、ビット線
ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩ
Ｏは接地電圧ＧＮＤと電気的に切り離される。
て、ビット線およびデータ線プリチャージ信号ＢＬＰＲ
ＥおよびＬＩＯＰＲＥは「Ｌ」レベルとなり、ビット線
ＢＬおよび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩ
Ｏは接地電圧ＧＮＤと電気的に切り離される。
【００９７】時刻ｔ１において、センスイネーブル信号
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始され
る。なお、このタイミングでは、データ線ＬＩＯおよび
／ＬＩＯは、トランジスタ５１によって、電気的な接続
を維持されているため同電位で充電される。
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始され
る。なお、このタイミングでは、データ線ＬＩＯおよび
／ＬＩＯは、トランジスタ５１によって、電気的な接続
を維持されているため同電位で充電される。
【００９８】時刻ｔ２において、選択行のワード線ＷＬ
ｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答
して、データ線ＬＩＯは、ビット線ＢＬｊおよびメモリ
セルＭＣを介して接地電圧ＧＮＤへプルダウンされ、デ
ータ線／ＬＩＯは、ビット線／ＢＬｊおよび比較セル／
ＭＣを介して接地電圧ＧＮＤへプルダウンされる。
ｉおよび選択列のコラム選択線ＣＳＬｊの活性化に応答
して、データ線ＬＩＯは、ビット線ＢＬｊおよびメモリ
セルＭＣを介して接地電圧ＧＮＤへプルダウンされ、デ
ータ線／ＬＩＯは、ビット線／ＢＬｊおよび比較セル／
ＭＣを介して接地電圧ＧＮＤへプルダウンされる。
【００９９】また、同様のタイミングでビット線および
データ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは、
「Ｌ」レベルとなり、各ビット線および各データ線は、
電気的に切り離される。
データ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは、
「Ｌ」レベルとなり、各ビット線および各データ線は、
電気的に切り離される。
【０１００】ビット線およびデータ線が充電された時刻
ｔ４において、選択アドレスにおけるメモリセルＭＣお
よび比較セル／ＭＣの電気抵抗差ΔＲに応じた、実施の
形態１と同様の電流差が、ビット線ＢＬｊおよび／ＢＬ
ｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間に生じ
る。この電流差は、トランジスタ６１および６２によっ
て、実施の形態１と同様にノードＮ０および／Ｎ０間の
電圧レベル差ΔＶに変換される。
ｔ４において、選択アドレスにおけるメモリセルＭＣお
よび比較セル／ＭＣの電気抵抗差ΔＲに応じた、実施の
形態１と同様の電流差が、ビット線ＢＬｊおよび／ＢＬ
ｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ間に生じ
る。この電流差は、トランジスタ６１および６２によっ
て、実施の形態１と同様にノードＮ０および／Ｎ０間の
電圧レベル差ΔＶに変換される。
【０１０１】一方で、ビット線ＢＬｊおよび／ＢＬｊ間
ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差
は発生せず、各々の電圧は、図３に示したのと同様に、
“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差
は発生せず、各々の電圧は、図３に示したのと同様に、
“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
【０１０２】このように、データ線イコライズ信号ＬＩ
ＯＥＱを差動増幅器６０の動作開始後も活性化させて、
相補のデータ線間を互いに電気的に結合させることによ
り負荷容量のアンバランスを調整することができる。す
なわち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平
均化することができる。
ＯＥＱを差動増幅器６０の動作開始後も活性化させて、
相補のデータ線間を互いに電気的に結合させることによ
り負荷容量のアンバランスを調整することができる。す
なわち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平
均化することができる。
【０１０３】したがって、相補のデータ線間の負荷容量
のアンバランスが大きい場合、他方のデータ線の充電時
間が一方のデータ線に比べて長いため充電時間の不均衡
に伴うデータ読出の遅延という問題を回避することがで
きる。この結果として高速なデータ読出を安定的に実行
することが可能となる。すなわち、実施の形態２に従う
構成においては、データ読出回路系を構成する、各素子
の製造時のばらつきにより生じる相補のデータ線間の負
荷容量のアンバランスが大きい場合にも相補のデータ線
間を電気的にある一定期間結合させることにより、その
アンバランスを調整し、実施の形態１よりもデータ読出
を安定的にかつ高速に実行することができる。
のアンバランスが大きい場合、他方のデータ線の充電時
間が一方のデータ線に比べて長いため充電時間の不均衡
に伴うデータ読出の遅延という問題を回避することがで
きる。この結果として高速なデータ読出を安定的に実行
することが可能となる。すなわち、実施の形態２に従う
構成においては、データ読出回路系を構成する、各素子
の製造時のばらつきにより生じる相補のデータ線間の負
荷容量のアンバランスが大きい場合にも相補のデータ線
間を電気的にある一定期間結合させることにより、その
アンバランスを調整し、実施の形態１よりもデータ読出
を安定的にかつ高速に実行することができる。
【０１０４】なお、本構成においては、ビット線イコラ
イズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯ
ＥＱを「Ｌ」レベルにするタイミングをワード線ＷＬお
よびコラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様
のタイミングとする構成について説明したが、これに限
られず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性
化タイミングよりも後一定期間経過後にビット線イコラ
イズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯ
ＥＱを「Ｌ」レベルとすることも可能である。
イズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯ
ＥＱを「Ｌ」レベルにするタイミングをワード線ＷＬお
よびコラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様
のタイミングとする構成について説明したが、これに限
られず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性
化タイミングよりも後一定期間経過後にビット線イコラ
イズ信号ＢＬＥＱおよびデータ線イコライズ信号ＬＩＯ
ＥＱを「Ｌ」レベルとすることも可能である。
【０１０５】［実施の形態３］実施の形態３において
は、プリチャージ電圧を接地電圧ＧＮＤに代えて所定電
圧に置換する構成について説明する。
は、プリチャージ電圧を接地電圧ＧＮＤに代えて所定電
圧に置換する構成について説明する。
【０１０６】図６は、実施の形態３に従うデータ読出回
路系の構成を示す回路図である。図６を参照して、実施
の形態３に従う構成においては、図２に示した構成と比
較して、イコライズ回路ＥＱＧｊが、プリチャージ電圧
である接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４に
よって生成される所定電圧ＶＢＬがプリチャージ電圧と
して入力される点が異なる。また、データ線イコライズ
回路５０が、プリチャージ電圧である接地電圧ＧＮＤの
代わりに所定電圧ＶＢＬがプリチャージ電圧として入力
される点が異なる。ここで、所定電圧ＶＢＬは、上述し
た“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に相当するレベルへ設
定される。
路系の構成を示す回路図である。図６を参照して、実施
の形態３に従う構成においては、図２に示した構成と比
較して、イコライズ回路ＥＱＧｊが、プリチャージ電圧
である接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４に
よって生成される所定電圧ＶＢＬがプリチャージ電圧と
して入力される点が異なる。また、データ線イコライズ
回路５０が、プリチャージ電圧である接地電圧ＧＮＤの
代わりに所定電圧ＶＢＬがプリチャージ電圧として入力
される点が異なる。ここで、所定電圧ＶＢＬは、上述し
た“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に相当するレベルへ設
定される。
【０１０７】次に、図７を用いて、実施の形態３に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図７においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図７においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
【０１０８】図７を参照して、データ読出動作が開始さ
れる時刻ｔ０前において、ビット線およびデータ線イコ
ライズ信号ＢＬＥＱ，ＬＩＯＥＱは「Ｈ」レベルに活性
化されるので、各メモリセル列においてビット線ＢＬお
よび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは所
定電圧ＶＢＬにプリチャージされる。また、各ビット線
間および各データ線間は電気的に結合され、イコライズ
されている。
れる時刻ｔ０前において、ビット線およびデータ線イコ
ライズ信号ＢＬＥＱ，ＬＩＯＥＱは「Ｈ」レベルに活性
化されるので、各メモリセル列においてビット線ＢＬお
よび／ＢＬならびにデータ線ＬＩＯおよび／ＬＩＯは所
定電圧ＶＢＬにプリチャージされる。また、各ビット線
間および各データ線間は電気的に結合され、イコライズ
されている。
【０１０９】時刻ｔ０において、ビット線およびデータ
線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは「Ｌ」レベ
ルとなり、ビット線ＢＬおよび／ＢＬならびにデータ線
ＬＩＯおよび／ＬＩＯと所定電圧ＶＢＬとが電気的に切
り離される。
線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱは「Ｌ」レベ
ルとなり、ビット線ＢＬおよび／ＢＬならびにデータ線
ＬＩＯおよび／ＬＩＯと所定電圧ＶＢＬとが電気的に切
り離される。
【０１１０】時刻ｔ１において、センスイネーブル信号
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの充電が電源電圧ＶＣＣにより開始される。
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの充電が電源電圧ＶＣＣにより開始される。
【０１１１】その後の動作については、実施の形態１で
説明したのと同様であるのでその説明は繰り返さない。
説明したのと同様であるのでその説明は繰り返さない。
【０１１２】本実施の形態３においては、差動増幅器６
０の動作開始時もうすでにビット線およびデータ線が所
定電圧ＶＢＬのレベルに充電された状態にある。したが
って、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化
後のすぐ後の時刻ｔ５に選択アドレスにおけるメモリセ
ルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応じ
た、実施の形態１と同様の電流差が、ビット線ＢＬｊお
よび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩ
Ｏ間に生じる。また、これに応答してノードＮ０および
／Ｎ０間の電圧レベル差ΔＶに変換される。
０の動作開始時もうすでにビット線およびデータ線が所
定電圧ＶＢＬのレベルに充電された状態にある。したが
って、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化
後のすぐ後の時刻ｔ５に選択アドレスにおけるメモリセ
ルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応じ
た、実施の形態１と同様の電流差が、ビット線ＢＬｊお
よび／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩ
Ｏ間に生じる。また、これに応答してノードＮ０および
／Ｎ０間の電圧レベル差ΔＶに変換される。
【０１１３】このように、実施の形態３に従う構成によ
れば、ＶＢＬ発生回路５４で発生させた所定電圧ＶＢＬ
でビット線およびデータ線をプリチャージすることによ
って、ビット線およびデータ線の充電時間をさらに短縮
し、ＭＲＡＭデバイスからの高速なデータ読出をさらに
高速化することができる。
れば、ＶＢＬ発生回路５４で発生させた所定電圧ＶＢＬ
でビット線およびデータ線をプリチャージすることによ
って、ビット線およびデータ線の充電時間をさらに短縮
し、ＭＲＡＭデバイスからの高速なデータ読出をさらに
高速化することができる。
【０１１４】［実施の形態３の変形例］図８は、実施の
形態３の変形例に従うデータ読出回路系の構成を示す回
路図である。
形態３の変形例に従うデータ読出回路系の構成を示す回
路図である。
【０１１５】実施の形態３の変形例は、製造時の各素子
のばらつきに基づき生じるビット線対ＢＬＰおよびデー
タ線対ＬＩＯＰの容量アンバランスを抑制することを目
的とする。
のばらつきに基づき生じるビット線対ＢＬＰおよびデー
タ線対ＬＩＯＰの容量アンバランスを抑制することを目
的とする。
【０１１６】図８を参照して、実施の形態３の変形例に
従う構成においては、実施の形態２に従う構成と比較し
て、イコライズ回路ＥＱＧｊが、プリチャージ電圧であ
る接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４によっ
て生成される所定電圧ＶＢＬをプリチャージ電圧として
入力される点が異なる。また、データ線イコライズ回路
５０ａが、プリチャージ電圧である接地電圧ＧＮＤの代
わりに所定電圧ＶＢＬをプリチャージ電圧として入力さ
れる点が異なる。その他の部分の構成および動作は、実
施の形態２と同様であるので、詳細な説明は繰り返さな
い。
従う構成においては、実施の形態２に従う構成と比較し
て、イコライズ回路ＥＱＧｊが、プリチャージ電圧であ
る接地電圧ＧＮＤの代わりにＶＢＬ発生回路５４によっ
て生成される所定電圧ＶＢＬをプリチャージ電圧として
入力される点が異なる。また、データ線イコライズ回路
５０ａが、プリチャージ電圧である接地電圧ＧＮＤの代
わりに所定電圧ＶＢＬをプリチャージ電圧として入力さ
れる点が異なる。その他の部分の構成および動作は、実
施の形態２と同様であるので、詳細な説明は繰り返さな
い。
【０１１７】次に、図９を用いて、実施の形態３の変形
例に従うＭＲＡＭデバイスにおけるデータ読出動作を説
明する。図９においても、第ｉ行・第ｊ列がデータ読出
対象に選択された場合の動作について代表的に説明す
る。
例に従うＭＲＡＭデバイスにおけるデータ読出動作を説
明する。図９においても、第ｉ行・第ｊ列がデータ読出
対象に選択された場合の動作について代表的に説明す
る。
【０１１８】図９を参照して、データ読出動作が開始さ
れる時刻ｔ０以前においては、ビット線およびデータ線
イコライズ信号ＢＬＥＱ，ＬＩＯＥＱおよびビット線お
よびデータ線プリチャージ信号ＢＬＰＲＥ，ＬＩＯＰＲ
Ｅが「Ｈ」レベルに活性化されるので、各メモリセル列
においてビット線ＢＬおよび／ＢＬならびにデータ線Ｌ
ＩＯおよび／ＬＩＯは所定電圧ＶＢＬにプリチャージさ
れる。また、各ビット線間および各データ線間は電気的
に結合され、イコライズされている。
れる時刻ｔ０以前においては、ビット線およびデータ線
イコライズ信号ＢＬＥＱ，ＬＩＯＥＱおよびビット線お
よびデータ線プリチャージ信号ＢＬＰＲＥ，ＬＩＯＰＲ
Ｅが「Ｈ」レベルに活性化されるので、各メモリセル列
においてビット線ＢＬおよび／ＢＬならびにデータ線Ｌ
ＩＯおよび／ＬＩＯは所定電圧ＶＢＬにプリチャージさ
れる。また、各ビット線間および各データ線間は電気的
に結合され、イコライズされている。
【０１１９】時刻ｔ０において、ビット線およびデータ
線プリチャージ信号ＢＬＰＲＥおよびＬＩＯＰＲＥが
「Ｌ」レベルとなり、プリチャージが終了し、データ読
出動作が開始される。
線プリチャージ信号ＢＬＰＲＥおよびＬＩＯＰＲＥが
「Ｌ」レベルとなり、プリチャージが終了し、データ読
出動作が開始される。
【０１２０】時刻ｔ１において、センスイネーブル信号
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始され
る。なお、このタイミングでは、データ線ＬＩＯおよび
／ＬＩＯは、トランジスタ５１によって、電気的な接続
を維持されているため同電位で充電される。
／ＳＥが「Ｌ」レベルに活性化されて、差動増幅器６０の
動作が開始される。これにより、データ線ＬＩＯおよび
／ＬＩＯの各々の充電が電源電圧ＶＣＣにより開始され
る。なお、このタイミングでは、データ線ＬＩＯおよび
／ＬＩＯは、トランジスタ５１によって、電気的な接続
を維持されているため同電位で充電される。
【０１２１】その後の動作については、実施の形態２で
説明したのと同様であるのでその説明は繰り返さない。
説明したのと同様であるのでその説明は繰り返さない。
【０１２２】本実施の形態３の変形例においては、差動
増幅器６０の動作開始時にもうすでにビット線およびデ
ータ線が所定電圧ＶＢＬのレベルに充電された状態にあ
る。したがって、ワード線ＷＬおよびコラム選択線ＣＳ
Ｌの活性化後およびビット線およびデータ線イコライズ
信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルにする時
刻ｔ２と同様のタイミングに選択アドレスにおけるメモ
リセルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応
じた、実施の形態１と同様の電流差が、ビット線ＢＬｊ
および／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／Ｌ
ＩＯ間に生じる。また、これに応答してノードＮ０およ
び／Ｎ０間の電圧レベル差ΔＶに変換される。
増幅器６０の動作開始時にもうすでにビット線およびデ
ータ線が所定電圧ＶＢＬのレベルに充電された状態にあ
る。したがって、ワード線ＷＬおよびコラム選択線ＣＳ
Ｌの活性化後およびビット線およびデータ線イコライズ
信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルにする時
刻ｔ２と同様のタイミングに選択アドレスにおけるメモ
リセルＭＣおよび比較セル／ＭＣの電気抵抗差ΔＲに応
じた、実施の形態１と同様の電流差が、ビット線ＢＬｊ
および／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／Ｌ
ＩＯ間に生じる。また、これに応答してノードＮ０およ
び／Ｎ０間の電圧レベル差ΔＶに変換される。
【０１２３】このように、差動増幅器６０の動作開始時
にすでにビット線およびデータ線を所定電圧ＶＢＬのレ
ベルに充電しておくことにより、ビット線およびデータ
線の充電時間をさらに短縮することができる。
にすでにビット線およびデータ線を所定電圧ＶＢＬのレ
ベルに充電しておくことにより、ビット線およびデータ
線の充電時間をさらに短縮することができる。
【０１２４】また、実施の形態３の変形例に従う構成に
よれば、データ読出回路系を構成する、各素子の製造時
のばらつきにより生じるデータ線の負荷容量のアンバラ
ンスが大きい場合にもデータ線イコライズ信号ＬＩＯＥ
Ｑを差動増幅器６０の動作開始後も活性化させて、相補
のデータ線間を互いに電気的に結合させることにより負
荷容量のアンバランスを調整することができる。すなわ
ち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平均化
することができる。したがって、実施の形態３よりもＭ
ＲＡＭデバイスからの高速なデータ読出を安定的に実行
することができる。
よれば、データ読出回路系を構成する、各素子の製造時
のばらつきにより生じるデータ線の負荷容量のアンバラ
ンスが大きい場合にもデータ線イコライズ信号ＬＩＯＥ
Ｑを差動増幅器６０の動作開始後も活性化させて、相補
のデータ線間を互いに電気的に結合させることにより負
荷容量のアンバランスを調整することができる。すなわ
ち、データ線ＬＩＯおよび／ＬＩＯの充電時間を平均化
することができる。したがって、実施の形態３よりもＭ
ＲＡＭデバイスからの高速なデータ読出を安定的に実行
することができる。
【０１２５】なお、本構成においては、ビット線および
データ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱを
「Ｌ」レベルにするタイミングをワード線ＷＬおよびコ
ラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様のタイ
ミングとする構成について説明したが、これに限られ
ず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化タ
イミングよりも後にビット線およびデータ線イコライズ
信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルとするこ
とも可能である。
データ線イコライズ信号ＢＬＥＱおよびＬＩＯＥＱを
「Ｌ」レベルにするタイミングをワード線ＷＬおよびコ
ラム選択線ＣＳＬの活性化(「Ｈ」レベル）と同様のタイ
ミングとする構成について説明したが、これに限られ
ず、ワード線ＷＬおよびコラム選択線ＣＳＬの活性化タ
イミングよりも後にビット線およびデータ線イコライズ
信号ＢＬＥＱおよびＬＩＯＥＱを「Ｌ」レベルとするこ
とも可能である。
【０１２６】［実施の形態４］実施の形態４において
は、実施の形態３およびその変形例に用いられるＶＢＬ
発生回路５４の構成について説明する。
は、実施の形態３およびその変形例に用いられるＶＢＬ
発生回路５４の構成について説明する。
【０１２７】本発明の実施の形態４は、データ読出回路
系と等価な電流経路を形成する回路を構成することによ
り、所望の電圧ＶＢＬを生成することを目的とする。
系と等価な電流経路を形成する回路を構成することによ
り、所望の電圧ＶＢＬを生成することを目的とする。
【０１２８】図１０は、実施の形態４に従うＶＢＬ発生
回路５４の構成を示す回路図である。
回路５４の構成を示す回路図である。
【０１２９】図１０を参照して、実施の形態４に従うＶ
ＢＬ発生回路５４は、直列に接続されたセンス等価回路
６０＃と、トランジスタ４１＃および４２＃と、抵抗素
子４３＃とを備える。トランジスタ４１＃および４２＃
は、電源電圧ＶＣＣの入力を受けてオンしている。ま
た、トランジスタ４１＃は、トランジスタ４１と同様に
設計されるトランジスタ特性を有する。トランジスタ４
２＃は、メモリセルのアクセストランジスタＡＴＲを擬
似的に設計し、同様のトランジスタ特性を有する。ま
た、抵抗素子４３＃は、メモリセルのトンネル磁気抵抗
素子ＴＭＲを擬似的に設計し、同様の抵抗素子特性を有
する。なお、抵抗素子４３＃は、トンネル磁気抵抗素子
ＴＭＲが有する抵抗素子特性である電気抵抗の最大値Ｒ
ｍａｘと最小値Ｒｍｉｎとの所定範囲内に抵抗値を設定
することが可能である。
ＢＬ発生回路５４は、直列に接続されたセンス等価回路
６０＃と、トランジスタ４１＃および４２＃と、抵抗素
子４３＃とを備える。トランジスタ４１＃および４２＃
は、電源電圧ＶＣＣの入力を受けてオンしている。ま
た、トランジスタ４１＃は、トランジスタ４１と同様に
設計されるトランジスタ特性を有する。トランジスタ４
２＃は、メモリセルのアクセストランジスタＡＴＲを擬
似的に設計し、同様のトランジスタ特性を有する。ま
た、抵抗素子４３＃は、メモリセルのトンネル磁気抵抗
素子ＴＭＲを擬似的に設計し、同様の抵抗素子特性を有
する。なお、抵抗素子４３＃は、トンネル磁気抵抗素子
ＴＭＲが有する抵抗素子特性である電気抵抗の最大値Ｒ
ｍａｘと最小値Ｒｍｉｎとの所定範囲内に抵抗値を設定
することが可能である。
【０１３０】センス等価回路６０＃は、電源電圧ＶＣＣ
と直列に接続されたトランジスタ６５＃，６４＃および
６２＃を含む。トランジスタ６５＃は、差動増幅器６０
に含まれるトランジスタ６５と同様に設計されるトラン
ジスタ特性を有し、活性化信号ＡＣＴに応答してオンす
る。また、トランジスタ６４＃は、トランジスタ６４と
同様に設計されるトランジスタ特性を有し、トランジス
タ６４＃のゲートは、ドレイン側と接続される。また、
トランジスタ６２＃は、トランジスタ６２と同様に設計
されるトランジスタ特性を有し、基準電圧Ｖｒｅｆの入
力を受けてオンする。このＶＢＬ発生回路５４は、デー
タ読出時に活性化信号ＡＣＴを入力して、トランジスタ
６５＃をオンし、電圧ＶＢＬをノードＲＥＦＬＩＯから
出力する。もしくは電圧ＶＢＬをノードＲＥＦＢＬから
出力する。ノードＲＥＦＬＩＯおよびノードＲＥＦＢＬ
との間には、トランジスタ４１＃が配置されているが、
高電圧である電源電圧ＶＣＣを受けてオンしているた
め、ノードＲＥＦＬＩＯの電圧レベルとノードＲＥＦＢ
Ｌの電圧レベルは、ほぼ同様の値である。
と直列に接続されたトランジスタ６５＃，６４＃および
６２＃を含む。トランジスタ６５＃は、差動増幅器６０
に含まれるトランジスタ６５と同様に設計されるトラン
ジスタ特性を有し、活性化信号ＡＣＴに応答してオンす
る。また、トランジスタ６４＃は、トランジスタ６４と
同様に設計されるトランジスタ特性を有し、トランジス
タ６４＃のゲートは、ドレイン側と接続される。また、
トランジスタ６２＃は、トランジスタ６２と同様に設計
されるトランジスタ特性を有し、基準電圧Ｖｒｅｆの入
力を受けてオンする。このＶＢＬ発生回路５４は、デー
タ読出時に活性化信号ＡＣＴを入力して、トランジスタ
６５＃をオンし、電圧ＶＢＬをノードＲＥＦＬＩＯから
出力する。もしくは電圧ＶＢＬをノードＲＥＦＢＬから
出力する。ノードＲＥＦＬＩＯおよびノードＲＥＦＢＬ
との間には、トランジスタ４１＃が配置されているが、
高電圧である電源電圧ＶＣＣを受けてオンしているた
め、ノードＲＥＦＬＩＯの電圧レベルとノードＲＥＦＢ
Ｌの電圧レベルは、ほぼ同様の値である。
【０１３１】ここで、電圧ＶＢＬは、“Ｖｒｅｆ−Ｖｔ
ｈ−Ｖｍｃ”に設定される。ここで、Ｖｔｈはトランジ
スタ６２＃のしきい値電圧に相当し、Ｖｍｃは、抵抗素
子４３＃で生じる電圧降下に相当する。
ｈ−Ｖｍｃ”に設定される。ここで、Ｖｔｈはトランジ
スタ６２＃のしきい値電圧に相当し、Ｖｍｃは、抵抗素
子４３＃で生じる電圧降下に相当する。
【０１３２】すなわち、本実施の形態のＶＢＬ発生回路
５４は、上記の実施の形態におけるデータ読出回路系の
データ線／ＬＩＯおよびビット線／ＢＬ側の電源電圧Ｖ
ＣＣから接地電圧ＧＮＤまでのメモリセルを介して形成
される電流経路を擬似的に構成した電流経路擬似回路で
ある。
５４は、上記の実施の形態におけるデータ読出回路系の
データ線／ＬＩＯおよびビット線／ＢＬ側の電源電圧Ｖ
ＣＣから接地電圧ＧＮＤまでのメモリセルを介して形成
される電流経路を擬似的に構成した電流経路擬似回路で
ある。
【０１３３】このような構成とすることにより、ＶＢＬ
発生回路５４は、所望の所定電圧ＶＢＬを安定的に供給
することができる。
発生回路５４は、所望の所定電圧ＶＢＬを安定的に供給
することができる。
【０１３４】なお、これまで説明した、実施の形態１か
ら３およびそれらの変形例においては、相補のデータ線
を用いたデータ読出動作を前提としているが、メモリア
レイ１０の構成については、これまで説明したように、
２個のＭＴＪメモリセルによって１ビットを記憶するメ
モリセル配置に限定されるものではない。
ら３およびそれらの変形例においては、相補のデータ線
を用いたデータ読出動作を前提としているが、メモリア
レイ１０の構成については、これまで説明したように、
２個のＭＴＪメモリセルによって１ビットを記憶するメ
モリセル配置に限定されるものではない。
【０１３５】図１１は、相補のデータ線によってデータ
読出動作を行なうためのアレイ構成のバリエーションを
説明する概念図である。
読出動作を行なうためのアレイ構成のバリエーションを
説明する概念図である。
【０１３６】図１１（ａ）には、実施の形態１から４お
よびそれらの変形例で示した、２個のＭＴＪメモリセル
によって１ビットを記憶するメモリセル配置が示され
る。この配置では、同一アドレスに対応する２個のメモ
リセルＭＣおよび／ＭＣが相補のデータ線ＬＩＯ（Ｂ
Ｌ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、
相補データ線間の通過電流差に基づいたデータ読出が実
行される。
よびそれらの変形例で示した、２個のＭＴＪメモリセル
によって１ビットを記憶するメモリセル配置が示され
る。この配置では、同一アドレスに対応する２個のメモ
リセルＭＣおよび／ＭＣが相補のデータ線ＬＩＯ（Ｂ
Ｌ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、
相補データ線間の通過電流差に基づいたデータ読出が実
行される。
【０１３７】図１１（ａ）に示したメモリセル配置は、
記憶ビット数の２倍のＭＴＪメモリセルが必要となるも
のの、実際に相補データを記憶しているＭＴＪメモリセ
ル間の通過電流差に応じてデータ読出を実行するため、
トンネル磁気抵抗素子の製造特性のばらつきに追随し
て、高精度のデータ読出を実行することができる。
記憶ビット数の２倍のＭＴＪメモリセルが必要となるも
のの、実際に相補データを記憶しているＭＴＪメモリセ
ル間の通過電流差に応じてデータ読出を実行するため、
トンネル磁気抵抗素子の製造特性のばらつきに追随し
て、高精度のデータ読出を実行することができる。
【０１３８】図１１（ｂ）および（ｃ）には、中間的な
電気抵抗を有するダミーメモリセルを用いたメモリセル
配置が示される。ダミーメモリセルＤＭＣは、メモリセ
ルＭＣの２種類の記憶データレベル（“１”，“０”）
にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの
中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ
＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に
設計される。通常、ダミーメモリセルＤＭＣは、正規の
ＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子Ｔ
ＭＲを含むように設計される。
電気抵抗を有するダミーメモリセルを用いたメモリセル
配置が示される。ダミーメモリセルＤＭＣは、メモリセ
ルＭＣの２種類の記憶データレベル（“１”，“０”）
にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの
中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ
＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に
設計される。通常、ダミーメモリセルＤＭＣは、正規の
ＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子Ｔ
ＭＲを含むように設計される。
【０１３９】ダミーメモリセルＤＭＣを配置する構成で
は、１個のＭＴＪメモリセルごとに１ビットのデータ記
憶を実行するので、メモリセルの配置個数を削減するこ
とが可能となる。
は、１個のＭＴＪメモリセルごとに１ビットのデータ記
憶を実行するので、メモリセルの配置個数を削減するこ
とが可能となる。
【０１４０】図１１（ｂ）には、ダミーメモリセルＤＭ
Ｃがダミー行を形成する配置例が示される。
Ｃがダミー行を形成する配置例が示される。
【０１４１】この配置においては、各メモリセル行にお
いて、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬの
いずれかと接続される。たとえば、奇数行においてビッ
ト線ＢＬと接続され、偶数行においてビット線／ＢＬと
接続されるように、メモリセルＭＣは交互配置される。
いて、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬの
いずれかと接続される。たとえば、奇数行においてビッ
ト線ＢＬと接続され、偶数行においてビット線／ＢＬと
接続されるように、メモリセルＭＣは交互配置される。
【０１４２】詳細は図示しないが、ダミーメモリセルＤ
ＭＣは、２つのダミー行にわたって、正規のメモリセル
ＭＣとメモリセル列を共有するように配置される。さら
に、ダミー行にそれぞれ対応して、ダミーワード線ＤＷ
Ｌ１およびＤＷＬ２が配置される。ダミーメモリセルＤ
ＭＣは、それぞれのダミー行において、ビット線ＢＬま
たは／ＢＬの一方と接続される。
ＭＣは、２つのダミー行にわたって、正規のメモリセル
ＭＣとメモリセル列を共有するように配置される。さら
に、ダミー行にそれぞれ対応して、ダミーワード線ＤＷ
Ｌ１およびＤＷＬ２が配置される。ダミーメモリセルＤ
ＭＣは、それぞれのダミー行において、ビット線ＢＬま
たは／ＢＬの一方と接続される。
【０１４３】このような配置とすることにより、ワード
線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択
的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）お
よび／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモ
リセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接
続することができるので、相補データ線間の通過電流差
に基づいたデータ読出が可能となる。
線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択
的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）お
よび／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモ
リセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接
続することができるので、相補データ線間の通過電流差
に基づいたデータ読出が可能となる。
【０１４４】また、図１１（ｃ）に示されるように、ダ
ミー列を形成するようにダミーメモリセルＤＭＣを配置
することもできる。ダミーメモリセルＤＭＣは、正規の
メモリセルＭＣとメモリセル行を共有するように配置さ
れ、さらに、ダミー列に対応してダミービット線ＤＢＬ
が設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択
列のビット線およびダミービット線ＤＢＬと接続され
る。
ミー列を形成するようにダミーメモリセルＤＭＣを配置
することもできる。ダミーメモリセルＤＭＣは、正規の
メモリセルＭＣとメモリセル行を共有するように配置さ
れ、さらに、ダミー列に対応してダミービット線ＤＢＬ
が設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択
列のビット線およびダミービット線ＤＢＬと接続され
る。
【０１４５】このような配置とすることにより、ワード
線ＷＬの選択的な活性化によって、相補のデータ線ＬＩ
Ｏ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメ
モリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ
接続することができるので、相補データ線間の通過電流
差に基づいたデータ読出が可能となる。
線ＷＬの選択的な活性化によって、相補のデータ線ＬＩ
Ｏ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメ
モリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ
接続することができるので、相補データ線間の通過電流
差に基づいたデータ読出が可能となる。
【０１４６】すなわち、ダミーメモリセルＤＭＣを配置
して、１個のＭＴＪメモリセルごとに１ビットのデータ
記憶を実行する構成としても、実施の形態１から４およ
びそれらの変形例に従うデータ読出回路系の構成におい
て、比較セル／ＭＣに代えてダミーメモリセルＤＭＣを
適用することにより、同様のデータ読出動作を実行する
ことが可能である。
して、１個のＭＴＪメモリセルごとに１ビットのデータ
記憶を実行する構成としても、実施の形態１から４およ
びそれらの変形例に従うデータ読出回路系の構成におい
て、比較セル／ＭＣに代えてダミーメモリセルＤＭＣを
適用することにより、同様のデータ読出動作を実行する
ことが可能である。
【０１４７】［実施の形態５］実施の形態５において
は、中間的な電気抵抗を有する基準セル、すなわち図１
１（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配
置を前提としたデータ読出回路系の構成について説明す
る。
は、中間的な電気抵抗を有する基準セル、すなわち図１
１（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配
置を前提としたデータ読出回路系の構成について説明す
る。
【０１４８】図１２は、実施の形態５に従うデータ読出
回路系の構成を示す回路図である。図１２を参照して、
メモリアレイ１０には、図１１（ｂ）と同様に、メモリ
セルＭＣおよびダミーメモリセルＤＭＣが配置される。
すなわち、ダミーメモリセルＤＭＣは、２行にわたっ
て、正規のメモリセルＭＣとメモリセル列を共有するよ
うに配置される。
回路系の構成を示す回路図である。図１２を参照して、
メモリアレイ１０には、図１１（ｂ）と同様に、メモリ
セルＭＣおよびダミーメモリセルＤＭＣが配置される。
すなわち、ダミーメモリセルＤＭＣは、２行にわたっ
て、正規のメモリセルＭＣとメモリセル列を共有するよ
うに配置される。
【０１４９】各メモリセル列に対応して、互いに相補の
ビット線ＢＬおよび／ＢＬによって構成されるビット線
対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬ
にそれぞれ対応して、プリチャージゲートＰＧおよび／
ＰＧが設けられる。各プリチャージゲートＰＧおよび／
ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答し
て、対応するビット線ＢＬおよび／ＢＬの一端側を接地
電圧ＧＮＤと結合する。
ビット線ＢＬおよび／ＢＬによって構成されるビット線
対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬ
にそれぞれ対応して、プリチャージゲートＰＧおよび／
ＰＧが設けられる。各プリチャージゲートＰＧおよび／
ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答し
て、対応するビット線ＢＬおよび／ＢＬの一端側を接地
電圧ＧＮＤと結合する。
【０１５０】メモリセルＭＣは、奇数行においてビット
線ＢＬと接続され、偶数行においてビット線／ＢＬと接
続されるように、１行おきに交互配置される。メモリセ
ルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電
圧ＧＮＤとの間に接続される、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒを有する。アクセストランジスタＡＴＲは、対応する
ワード線ＷＬの活性化に応答してオンする。
線ＢＬと接続され、偶数行においてビット線／ＢＬと接
続されるように、１行おきに交互配置される。メモリセ
ルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電
圧ＧＮＤとの間に接続される、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒを有する。アクセストランジスタＡＴＲは、対応する
ワード線ＷＬの活性化に応答してオンする。
【０１５１】ダミーメモリセルの行にそれぞれ対応し
て、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置され
る。ダミーワード線ＤＷＬ１に対応するダミーメモリセ
ル群は、対応するビット線／ＢＬと接地電圧ＧＮＤとの
間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダ
ミーアクセス素子（アクセストランジスタ）ＡＴＲｄを
有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択
時に活性化されるダミーワード線ＤＷＬ１に応じてオン
する。
て、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置され
る。ダミーワード線ＤＷＬ１に対応するダミーメモリセ
ル群は、対応するビット線／ＢＬと接地電圧ＧＮＤとの
間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダ
ミーアクセス素子（アクセストランジスタ）ＡＴＲｄを
有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択
時に活性化されるダミーワード線ＤＷＬ１に応じてオン
する。
【０１５２】これに対して、ダミーワード線ＤＷＬ２に
対応するダミーメモリセル群は、対応するビット線ＢＬ
と接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗
素子ＴＭＲｄおよび、ダミーアクセス素子（アクセスト
ランジスタ）ＡＴＲｄを有する。ダミーアクセス素子Ａ
ＴＲｄは、偶数行の選択時に活性化されるダミーワード
線ＤＷＬ２に応じてオンする。
対応するダミーメモリセル群は、対応するビット線ＢＬ
と接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗
素子ＴＭＲｄおよび、ダミーアクセス素子（アクセスト
ランジスタ）ＡＴＲｄを有する。ダミーアクセス素子Ａ
ＴＲｄは、偶数行の選択時に活性化されるダミーワード
線ＤＷＬ２に応じてオンする。
【０１５３】各ダミーメモリセルＤＭＣの電気抵抗Ｒｍ
は、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たと
えば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、
メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲに
よってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダ
ミーアクセス素子ＡＴＲｄのオン抵抗をアクセストラン
ジスタＡＴＲよりもΔＲ／２大きく設定することによっ
て、ダミーメモリセルＤＭＣが構成される。あるいは、
ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡ
ＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子Ｔ
ＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶す
るトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の
固定抵抗との直列接続によって、ダミーメモリセルＤＭ
Ｃを構成することもできる。
は、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たと
えば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、
メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲに
よってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダ
ミーアクセス素子ＡＴＲｄのオン抵抗をアクセストラン
ジスタＡＴＲよりもΔＲ／２大きく設定することによっ
て、ダミーメモリセルＤＭＣが構成される。あるいは、
ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡ
ＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子Ｔ
ＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶す
るトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の
固定抵抗との直列接続によって、ダミーメモリセルＤＭ
Ｃを構成することもできる。
【０１５４】図１２においては、第１番目および第２番
目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２お
よびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリ
セル列に対応するビット線ＢＬｊおよび／ＢＬｊと、こ
れらに対応するメモリセルＭＣおよびダミーメモリセル
ＤＭＣが代表的に示される。
目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２お
よびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリ
セル列に対応するビット線ＢＬｊおよび／ＢＬｊと、こ
れらに対応するメモリセルＭＣおよびダミーメモリセル
ＤＭＣが代表的に示される。
【０１５５】実施の形態５に従う構成においては、各メ
モリセル列に対応して配置されるコラム選択ゲートＣＳ
Ｇと、メモリアレイ１０に隣接して配置される相補のデ
ータバスＤＢおよび／ＤＢがさらに設けられる。データ
バスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成す
る。
モリセル列に対応して配置されるコラム選択ゲートＣＳ
Ｇと、メモリアレイ１０に隣接して配置される相補のデ
ータバスＤＢおよび／ＤＢがさらに設けられる。データ
バスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成す
る。
【０１５６】コラム選択ゲートＣＳＧは、ビット線ＢＬ
および／ＢＬの他端側と、データバスＤＢおよび／ＤＢ
との間に接続され、対応するコラム選択線ＣＳＬの活性
化に応答してオンする。たとえば、コラム選択ゲートＣ
ＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、
対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデー
タバスＤＢおよび／ＤＢとそれぞれ接続する。
および／ＢＬの他端側と、データバスＤＢおよび／ＤＢ
との間に接続され、対応するコラム選択線ＣＳＬの活性
化に応答してオンする。たとえば、コラム選択ゲートＣ
ＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、
対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデー
タバスＤＢおよび／ＤＢとそれぞれ接続する。
【０１５７】また、差動増幅器６０は、データバス線Ｄ
Ｂおよび／ＤＢと接続され、データバス線ＤＢおよび／
ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０
間の電圧差に変換する。
Ｂおよび／ＤＢと接続され、データバス線ＤＢおよび／
ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０
間の電圧差に変換する。
【０１５８】また、データ読出時にビット線ＢＬｊおよ
び／ＢＬｊの電圧レベルを調整するレベル調整回路７０
がビット線ＢＬｊおよび／ＢＬｊに対して設けられる。
び／ＢＬｊの電圧レベルを調整するレベル調整回路７０
がビット線ＢＬｊおよび／ＢＬｊに対して設けられる。
【０１５９】レベル調整回路７０は、ビット線ＢＬおよ
び／ＢＬ間に直列に接続されるキャパシタ／Ｃｊおよび
Ｃｊと、その接続ノードと電気的に結合される信号線φ
ｋｕとを含む。
び／ＢＬ間に直列に接続されるキャパシタ／Ｃｊおよび
Ｃｊと、その接続ノードと電気的に結合される信号線φ
ｋｕとを含む。
【０１６０】次に、図１３を用いて、実施の形態５に従
うＭＲＡＭデバイスにおけるデータ読出動作を説明す
る。
うＭＲＡＭデバイスにおけるデータ読出動作を説明す
る。
【０１６１】データ読出前においては、各ワード線ＷＬ
は非活性化されているので、ビット線ＢＬおよび／ＢＬ
と、メモリセルＭＣおよびダミーメモリセルＤＭＣの間
は切離される。また、ビット線プリチャージ信号ＢＬＰ
Ｒが活性化されているので、ビット線ＢＬおよび／ＢＬ
の各々は、接地電圧ＧＮＤへプリチャージされる。
は非活性化されているので、ビット線ＢＬおよび／ＢＬ
と、メモリセルＭＣおよびダミーメモリセルＤＭＣの間
は切離される。また、ビット線プリチャージ信号ＢＬＰ
Ｒが活性化されているので、ビット線ＢＬおよび／ＢＬ
の各々は、接地電圧ＧＮＤへプリチャージされる。
【０１６２】さらに、各コラム選択線ＣＳＬも非活性化
されているので、データバスＤＢおよび／ＤＢは、各ビ
ット線ＢＬおよび／ＢＬから切離されている。
されているので、データバスＤＢおよび／ＤＢは、各ビ
ット線ＢＬおよび／ＢＬから切離されている。
【０１６３】データ読出時には、ビット線プリチャージ
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
Ｌは、接地電圧ＧＮＤから切り離される。さらに、アド
レス選択に応じて、選択行のワード線、選択列のコラム
選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の
一方が選択的に活性化される。
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
Ｌは、接地電圧ＧＮＤから切り離される。さらに、アド
レス選択に応じて、選択行のワード線、選択列のコラム
選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の
一方が選択的に活性化される。
【０１６４】これに応じて、データバスＤＢおよび選択
列のビット線ＢＬは、選択されたメモリセルＭＣおよび
ダミーメモリセルＤＭＣの一方を介して、電源電圧ＶＣ
Ｃおよび接地電圧ＧＮＤの間に電気的に結合される。同
様に、データバス／ＤＢおよび選択列のビット線／ＢＬ
は、選択されたメモリセルＭＣおよびダミーメモリセル
ＤＭＣの他方を介して、電源電圧ＶＣＣおよび接地電圧
ＧＮＤの間に電気的に結合される。
列のビット線ＢＬは、選択されたメモリセルＭＣおよび
ダミーメモリセルＤＭＣの一方を介して、電源電圧ＶＣ
Ｃおよび接地電圧ＧＮＤの間に電気的に結合される。同
様に、データバス／ＤＢおよび選択列のビット線／ＢＬ
は、選択されたメモリセルＭＣおよびダミーメモリセル
ＤＭＣの他方を介して、電源電圧ＶＣＣおよび接地電圧
ＧＮＤの間に電気的に結合される。
【０１６５】また、このとき信号線φｋｕが活性化され
る。これに応答してキャパシタＣｊおよび／Ｃｊによる
容量結合によってビット線ＢＬｊおよび／ＢＬｊの電圧
レベルを上昇させることができる。
る。これに応答してキャパシタＣｊおよび／Ｃｊによる
容量結合によってビット線ＢＬｊおよび／ＢＬｊの電圧
レベルを上昇させることができる。
【０１６６】これに応答して、時刻Ｔ０において、検知
可能な記憶データに応じた通過電流差を速やかにデータ
バスＤＢおよび／ＤＢに対して生じさせることができ
る。
可能な記憶データに応じた通過電流差を速やかにデータ
バスＤＢおよび／ＤＢに対して生じさせることができ
る。
【０１６７】このデータバスＤＢおよび／ＤＢの通過電
流差に応じて、ノードＮ０および／Ｎ０の間に、選択さ
れたメモリセルＭＣの記憶データに応じた電圧差が発生
する。この結果、差動増幅器６０は、選択されたメモリ
セルＭＣの記憶データのレベルを反映した読出データＤ
ＯＵＴを生成できる。
流差に応じて、ノードＮ０および／Ｎ０の間に、選択さ
れたメモリセルＭＣの記憶データに応じた電圧差が発生
する。この結果、差動増幅器６０は、選択されたメモリ
セルＭＣの記憶データのレベルを反映した読出データＤ
ＯＵＴを生成できる。
【０１６８】図１３に示すように、レベル調整回路７０
を設けることにより、設けていない場合に検知可能な通
過電流差が生じる時刻Ｔ１よりも早い時刻Ｔ０から記憶
データに応じた通過電流差が生じることになる。
を設けることにより、設けていない場合に検知可能な通
過電流差が生じる時刻Ｔ１よりも早い時刻Ｔ０から記憶
データに応じた通過電流差が生じることになる。
【０１６９】なお、データバスＤＢとダミーメモリセル
ＤＭＣが接続された場合でも、差動増幅器６０の入力側
とデータバスＤＢおよび／ＤＢとの間の接続を特に切換
えなくとも、選択されたメモリセルＭＣおよびダミーメ
モリセルＤＭＣの通過電流差に基づいた同様のデータ読
出動作が実行できる。
ＤＭＣが接続された場合でも、差動増幅器６０の入力側
とデータバスＤＢおよび／ＤＢとの間の接続を特に切換
えなくとも、選択されたメモリセルＭＣおよびダミーメ
モリセルＤＭＣの通過電流差に基づいた同様のデータ読
出動作が実行できる。
【０１７０】一方、ビット線ＢＬｊおよび／ＢＬｊ間、
ならびにデータバス線ＤＢおよび／ＤＢ間には電圧差は
生じず、データバス線ＤＢ，／ＤＢおよびビット線ＢＬ
ｊ，／ＢＬｊの各々の電圧は、上述したのと同様に“Ｖ
ｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈ
はトランジスタ６１，６２のしきい値電圧に相当し、Ｖ
ｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣ
で生じる電圧降下に相当する。
ならびにデータバス線ＤＢおよび／ＤＢ間には電圧差は
生じず、データバス線ＤＢ，／ＤＢおよびビット線ＢＬ
ｊ，／ＢＬｊの各々の電圧は、上述したのと同様に“Ｖ
ｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈ
はトランジスタ６１，６２のしきい値電圧に相当し、Ｖ
ｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣ
で生じる電圧降下に相当する。
【０１７１】以上説明したように、実施の形態５に従う
構成においては、データ読出時に信号線φｋｕを活性化
して、キャパシタＣｊおよび／Ｃｊの容量結合によって
ビット線ＢＬｊおよび／ＢＬｊの電圧レベルを上昇させ
てデータバス線対ＤＢＰの充電時間を短縮し、早期に記
憶データを読出すことができる。すなわち、データバス
線対を所定の電圧レベルに充電する充電時間を短縮し、
高速なデータ読出を実行することができる。
構成においては、データ読出時に信号線φｋｕを活性化
して、キャパシタＣｊおよび／Ｃｊの容量結合によって
ビット線ＢＬｊおよび／ＢＬｊの電圧レベルを上昇させ
てデータバス線対ＤＢＰの充電時間を短縮し、早期に記
憶データを読出すことができる。すなわち、データバス
線対を所定の電圧レベルに充電する充電時間を短縮し、
高速なデータ読出を実行することができる。
【０１７２】［実施の形態５の変形例１］図１４は、実
施の形態５の変形例１に従うデータ読出回路系の構成を
示す回路図である。
施の形態５の変形例１に従うデータ読出回路系の構成を
示す回路図である。
【０１７３】図１４を参照して、実施の形態５の変形例
１に従う構成においては、実施の形態５と比較して、レ
ベル調整回路７０のキャパシタＣｊおよび／Ｃｊの接続
ノードは、コラム選択線ＣＳＬｊと電気的に接続される
点が異なる。この結果、信号線φＫｕの配置が不要とな
り削除される。
１に従う構成においては、実施の形態５と比較して、レ
ベル調整回路７０のキャパシタＣｊおよび／Ｃｊの接続
ノードは、コラム選択線ＣＳＬｊと電気的に接続される
点が異なる。この結果、信号線φＫｕの配置が不要とな
り削除される。
【０１７４】次に、図１５を用いて、実施の形態５の変
形例１に従うＭＲＡＭデバイスにおけるデータ読出動作
を説明する。
形例１に従うＭＲＡＭデバイスにおけるデータ読出動作
を説明する。
【０１７５】データ読出前については、実施の形態５で
説明したのと同様であるのでその説明は繰り返さない。
説明したのと同様であるのでその説明は繰り返さない。
【０１７６】実施の形態５と比較して異なる点は、選択
行のワード線、選択列のコラム選択線およびダミーワー
ド線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化さ
れるタイミングと同じタイミングで、キャパシタＣｊお
よび／Ｃｊの容量結合によって、ビット線ＢＬｊおよび
／ＢＬｊの電圧レベルが上昇する点である。その他の点
については同様であるのでその説明は繰り返さない。
行のワード線、選択列のコラム選択線およびダミーワー
ド線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化さ
れるタイミングと同じタイミングで、キャパシタＣｊお
よび／Ｃｊの容量結合によって、ビット線ＢＬｊおよび
／ＢＬｊの電圧レベルが上昇する点である。その他の点
については同様であるのでその説明は繰り返さない。
【０１７７】このような構成とすることにより、実施の
形態５に従うデータ読出動作と同様に、高速かつ高精度
にデータ読出を実行することができる。また、信号線φ
ｋｕの代わりにコラム選択線ＣＳＬを用いてビット線Ｂ
Ｌｊおよび／ＢＬｊの電圧レベルを容量結合によって上
昇させることができるため部品点数を削減することが可
能となる。
形態５に従うデータ読出動作と同様に、高速かつ高精度
にデータ読出を実行することができる。また、信号線φ
ｋｕの代わりにコラム選択線ＣＳＬを用いてビット線Ｂ
Ｌｊおよび／ＢＬｊの電圧レベルを容量結合によって上
昇させることができるため部品点数を削減することが可
能となる。
【０１７８】［実施の形態５の変形例２］実施の形態５
の変形例１においては、信号線φｋｕの代わりにコラム
選択線ＣＳＬを用いてビット線ＢＬおよび／ＢＬの電圧
レベルを容量結合によって上昇させる構成について説明
した。しかし、この場合、コラム選択線ＣＳＬの電圧レ
ベルに基づいてキャパシタＣｊおよび／Ｃｊが充電さ
れ、容量結合によって対応するビット線の電圧レベルが
上昇する。したがって、コラム選択線ＣＳＬの電圧レベ
ルによってはビット線ＢＬおよび／ＢＬの電圧レベルが
上昇しすぎてしまい、メモリセルのデータを破壊してし
まう可能性もある。
の変形例１においては、信号線φｋｕの代わりにコラム
選択線ＣＳＬを用いてビット線ＢＬおよび／ＢＬの電圧
レベルを容量結合によって上昇させる構成について説明
した。しかし、この場合、コラム選択線ＣＳＬの電圧レ
ベルに基づいてキャパシタＣｊおよび／Ｃｊが充電さ
れ、容量結合によって対応するビット線の電圧レベルが
上昇する。したがって、コラム選択線ＣＳＬの電圧レベ
ルによってはビット線ＢＬおよび／ＢＬの電圧レベルが
上昇しすぎてしまい、メモリセルのデータを破壊してし
まう可能性もある。
【０１７９】本実施の形態５の変形例２は、ビット線Ｂ
Ｌおよび／ＢＬの電圧レベルを所定の電圧レベル値以下
に設定することを目的とする。
Ｌおよび／ＢＬの電圧レベルを所定の電圧レベル値以下
に設定することを目的とする。
【０１８０】図１６は、実施の形態５の変形例２に従う
読出回路系の構成図である。図１６を参照して、実施の
形態５の変形例２に従う読出回路系は、図１４の読出回
路系と比較して、ビット線クランプ回路ＢＬＣＬＰとデ
ータバス線クランプ回路ＤＢＣＬＰをさらに設けた点が
異なる。その他の点は実施の形態５の変形例１と同様で
あるのでその説明は繰り返さない。
読出回路系の構成図である。図１６を参照して、実施の
形態５の変形例２に従う読出回路系は、図１４の読出回
路系と比較して、ビット線クランプ回路ＢＬＣＬＰとデ
ータバス線クランプ回路ＤＢＣＬＰをさらに設けた点が
異なる。その他の点は実施の形態５の変形例１と同様で
あるのでその説明は繰り返さない。
【０１８１】ビット線クランプ回路ＢＬＣＬＰは、いわ
ゆるダイオード接続されたトランジスタ８０および８１
を含む。
ゆるダイオード接続されたトランジスタ８０および８１
を含む。
【０１８２】具体的には、トランジスタ８０は、接地電
圧ＧＮＤとビット線／ＢＬとの間に接続され、そのゲー
トは、ビット線／ＢＬと接続される。トランジスタ８１
は、接地電圧ＧＮＤとビット線ＢＬとの間に接続され、
そのゲートは、ビット線ＢＬと接続される。
圧ＧＮＤとビット線／ＢＬとの間に接続され、そのゲー
トは、ビット線／ＢＬと接続される。トランジスタ８１
は、接地電圧ＧＮＤとビット線ＢＬとの間に接続され、
そのゲートは、ビット線ＢＬと接続される。
【０１８３】また、データバス線クランプ回路ＤＢＣＬ
Ｐは、いわゆるダイオード接続されたトランジスタ８２
および８３を含む。具体的には、トランジスタ８２は、
接地電圧ＧＮＤとデータバス線ＤＢとの間に接続され、
そのゲートは、データバス線ＤＢと接続される。トラン
ジスタ８３は、接地電圧ＧＮＤとデータバス線／ＤＢと
の間に接続され、そのゲートは、データバス線／ＤＢと
接続される。
Ｐは、いわゆるダイオード接続されたトランジスタ８２
および８３を含む。具体的には、トランジスタ８２は、
接地電圧ＧＮＤとデータバス線ＤＢとの間に接続され、
そのゲートは、データバス線ＤＢと接続される。トラン
ジスタ８３は、接地電圧ＧＮＤとデータバス線／ＤＢと
の間に接続され、そのゲートは、データバス線／ＤＢと
接続される。
【０１８４】ビット線クランプ回路ＢＬＣＬＰは、ビッ
ト線ＢＬおよび／ＢＬを所定の電圧レベル以下に降下さ
せる。また、データバス線クランプ回路ＤＢＣＬＰは、
データバス線ＤＢおよび／ＤＢを所定の電圧レベル以下
に降下させる。
ト線ＢＬおよび／ＢＬを所定の電圧レベル以下に降下さ
せる。また、データバス線クランプ回路ＤＢＣＬＰは、
データバス線ＤＢおよび／ＤＢを所定の電圧レベル以下
に降下させる。
【０１８５】この所定電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖ
ｍｃ”を 上述したいわゆるダイオードのオン電圧とし
て設定される。
ｍｃ”を 上述したいわゆるダイオードのオン電圧とし
て設定される。
【０１８６】このような構成とすることにより、ビット
線対ＢＬＰおよびデータ線対ＤＢＰの電圧レベルの上昇
を所定の電圧レベル以下に抑制し、実施の形態５の変形
例１に従うデータ読出動作よりも安定的にデータ読出を
実行することができる。
線対ＢＬＰおよびデータ線対ＤＢＰの電圧レベルの上昇
を所定の電圧レベル以下に抑制し、実施の形態５の変形
例１に従うデータ読出動作よりも安定的にデータ読出を
実行することができる。
【０１８７】なお、本実施の形態は、実施の形態５にも
適用可能である。なお、本構成においては、ダイオード
接続されたトランジスタの構成について説明したが、こ
れに限られず、例えば、通常のダイオードを用いて構成
することも可能である。
適用可能である。なお、本構成においては、ダイオード
接続されたトランジスタの構成について説明したが、こ
れに限られず、例えば、通常のダイオードを用いて構成
することも可能である。
【０１８８】なお、本構成においては、プリチャージ電
圧が接地電圧である構成であるためビット線クランプ回
路ＢＬＣＬＰおよびデータバス線クランプ回路ＤＢＣＬ
Ｐを用いて所定の電圧レベル以下に降下させる構成につ
いて説明したが、プリチャージ電圧が接地電圧以外の固
定電圧である場合には、これに限られず、ビット線クラ
ンプ回路ＢＬＣＬＰおよびデータバス線クランプ回路Ｄ
ＢＣＬＰを用いて所定の電圧レベル以上に上昇させる構
成としても良い。
圧が接地電圧である構成であるためビット線クランプ回
路ＢＬＣＬＰおよびデータバス線クランプ回路ＤＢＣＬ
Ｐを用いて所定の電圧レベル以下に降下させる構成につ
いて説明したが、プリチャージ電圧が接地電圧以外の固
定電圧である場合には、これに限られず、ビット線クラ
ンプ回路ＢＬＣＬＰおよびデータバス線クランプ回路Ｄ
ＢＣＬＰを用いて所定の電圧レベル以上に上昇させる構
成としても良い。
【０１８９】［実施の形態５の変形例３］上記の実施の
形態５およびこれら変形例においては、データ読出時の
ビット線およびデータ線の電圧レベルについて説明して
きたが、本実施の形態５の変形例３においては、データ
読出前のビット線のプリチャージを行なうプリチャージ
回路について説明する。
形態５およびこれら変形例においては、データ読出時の
ビット線およびデータ線の電圧レベルについて説明して
きたが、本実施の形態５の変形例３においては、データ
読出前のビット線のプリチャージを行なうプリチャージ
回路について説明する。
【０１９０】図１７は、本発明の実施の形態５の変形例
３に従う読出回路系の構成図である。
３に従う読出回路系の構成図である。
【０１９１】図１７を参照して、この読出回路系は、図
１６の読出回路系と比較してプリチャージゲートユニッ
トＰＧＵｊをプリチャージゲートユニットＰＧＵ＃ｊに
置換した点が異なる。
１６の読出回路系と比較してプリチャージゲートユニッ
トＰＧＵｊをプリチャージゲートユニットＰＧＵ＃ｊに
置換した点が異なる。
【０１９２】プリチャージゲートユニットＰＧＵ＃ｊ
は、プリチャージゲートユニットＰＧＵｊと比較して、
コラム選択線ＣＳＬｊと電気的に接続されたインバータ
ＩＶｊをさらに含む点が異なる。このプリチャージゲー
トユニットＰＧＵ＃ｊは、コラム選択線ＣＳＬｊの反転
信号の入力を受けて活性化される。
は、プリチャージゲートユニットＰＧＵｊと比較して、
コラム選択線ＣＳＬｊと電気的に接続されたインバータ
ＩＶｊをさらに含む点が異なる。このプリチャージゲー
トユニットＰＧＵ＃ｊは、コラム選択線ＣＳＬｊの反転
信号の入力を受けて活性化される。
【０１９３】したがって、コラム選択線ＣＳＬｊの非活
性化に応答してプリチャージが実行され、活性化に応答
してプリチャージが終了する。
性化に応答してプリチャージが実行され、活性化に応答
してプリチャージが終了する。
【０１９４】本構成とすることにより、ビット線イコラ
イズ信号ＢＬＥＱを用いることなく、ビット線対ＢＬＰ
をプリチャージすることが可能となるため配線層を削減
し、部品点数を実施の形態５の変形例２よりも削減する
ことができる。なお、本実施の形態は、実施の形態５お
よびその変形例１にも適用可能である。
イズ信号ＢＬＥＱを用いることなく、ビット線対ＢＬＰ
をプリチャージすることが可能となるため配線層を削減
し、部品点数を実施の形態５の変形例２よりも削減する
ことができる。なお、本実施の形態は、実施の形態５お
よびその変形例１にも適用可能である。
【０１９５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１９６】
【発明の効果】請求項１記載の薄膜磁性体記憶装置は、
データ読出時において、ワード線の活性化に応じて、デ
ータ線および選択メモリセルを含む電流経路が形成され
る前に、差動増幅部を先に活性化させ、第２の電圧とデ
ータ線とを電気的に接続してデータ線の充電を開始す
る。データ線の充電を早期に完了することにより、デー
タ読出開始から、選択メモリセルの記憶データに応じた
レベルへデータ線の通過電流差が到達するまでの時間を
短縮し、データ読出を高速化することができる。
データ読出時において、ワード線の活性化に応じて、デ
ータ線および選択メモリセルを含む電流経路が形成され
る前に、差動増幅部を先に活性化させ、第２の電圧とデ
ータ線とを電気的に接続してデータ線の充電を開始す
る。データ線の充電を早期に完了することにより、デー
タ読出開始から、選択メモリセルの記憶データに応じた
レベルへデータ線の通過電流差が到達するまでの時間を
短縮し、データ読出を高速化することができる。
【０１９７】請求項２記載の薄膜磁性体記憶装置は、デ
ータ線は、データ読出前に所定電圧にプリチャージされ
る。したがって、データ線の充電時間を短縮し、ワード
線の立上りから実際にデータが読出されるまでの時間を
さらに短縮することができる。これにより、請求項１よ
りもさらに高速なデータ読出が可能となる。
ータ線は、データ読出前に所定電圧にプリチャージされ
る。したがって、データ線の充電時間を短縮し、ワード
線の立上りから実際にデータが読出されるまでの時間を
さらに短縮することができる。これにより、請求項１よ
りもさらに高速なデータ読出が可能となる。
【０１９８】請求項３記載の薄膜磁性体記憶装置は、各
データ線を所定電圧にプリチャージするプリチャージゲ
ートと、各データ線を電気的に結合させるイコライズゲ
ートを設けて、それぞれ独立の信号によって制御するこ
とができる。これによりデータ読出電流供給開始時にお
いてもイコライズゲートによりデータ線を電気的に接続
することができ、各データ線の負荷容量のアンバランス
を調整することができる。したがって、各データ線の負
荷容量のアンバランスに伴うデータ読出遅延を解消する
ことができ、高速なデータ読出を安定的に実行すること
ができる。
データ線を所定電圧にプリチャージするプリチャージゲ
ートと、各データ線を電気的に結合させるイコライズゲ
ートを設けて、それぞれ独立の信号によって制御するこ
とができる。これによりデータ読出電流供給開始時にお
いてもイコライズゲートによりデータ線を電気的に接続
することができ、各データ線の負荷容量のアンバランス
を調整することができる。したがって、各データ線の負
荷容量のアンバランスに伴うデータ読出遅延を解消する
ことができ、高速なデータ読出を安定的に実行すること
ができる。
【０１９９】請求項４から７記載の薄膜磁性体記憶装置
は、所定電圧生成回路に対して選択メモリセルおよびデ
ータ線を通過する電流経路と同様の電流経路が形成され
るため、安定的な所定電圧をイコライズ回路に供給する
ことができる。したがって、所定電圧の変動に基づくメ
モリセルのデータ破壊を回避することができ、精度よく
高速なデータ読出を実行することができる。
は、所定電圧生成回路に対して選択メモリセルおよびデ
ータ線を通過する電流経路と同様の電流経路が形成され
るため、安定的な所定電圧をイコライズ回路に供給する
ことができる。したがって、所定電圧の変動に基づくメ
モリセルのデータ破壊を回避することができ、精度よく
高速なデータ読出を実行することができる。
【０２００】請求項８記載の薄膜磁性体記憶装置は、デ
ータ読出時において、列選択よりも先に差動増幅部が活
性化される。すなわち、列選択指示よりも前にローカル
データ線は第２の電圧と電気的に接続され、所定電圧に
なるように充電が開始される。したがって、ローカルデ
ータ線の充電を早期に開始することにより列選択指示か
ら実際にデータが読出されるまでの時間を短縮すること
ができ全体として高速なデータ読出が可能となる。
ータ読出時において、列選択よりも先に差動増幅部が活
性化される。すなわち、列選択指示よりも前にローカル
データ線は第２の電圧と電気的に接続され、所定電圧に
なるように充電が開始される。したがって、ローカルデ
ータ線の充電を早期に開始することにより列選択指示か
ら実際にデータが読出されるまでの時間を短縮すること
ができ全体として高速なデータ読出が可能となる。
【０２０１】請求項９および１０記載の薄膜磁性体記憶
装置は、データ読出時にデータ線を所定の電圧レベルに
変化させるレベル調整回路を設けることにより、データ
線の充電時間を短縮し、高速なデータ読出が可能とな
る。
装置は、データ読出時にデータ線を所定の電圧レベルに
変化させるレベル調整回路を設けることにより、データ
線の充電時間を短縮し、高速なデータ読出が可能とな
る。
【０２０２】請求項１１記載の薄膜磁性体記憶装置は、
列選択線を用いてレベル調整回路を制御することができ
る。したがって、部品点数を増加させることなく高速な
データ読出を実現することができる。
列選択線を用いてレベル調整回路を制御することができ
る。したがって、部品点数を増加させることなく高速な
データ読出を実現することができる。
【０２０３】請求項１２から１４に記載の薄膜磁性体記
憶装置は、データ線の電圧レベルを所定レベルに維持す
るクランプ回路を設けることにより、データ線の電圧レ
ベルの変化に伴うメモリセルのデータ破壊を回避するこ
とができ、精度よく高速なデータ読出を実行することが
できる。
憶装置は、データ線の電圧レベルを所定レベルに維持す
るクランプ回路を設けることにより、データ線の電圧レ
ベルの変化に伴うメモリセルのデータ破壊を回避するこ
とができ、精度よく高速なデータ読出を実行することが
できる。
【０２０４】請求項１５記載の薄膜磁性体記憶装置は、
ビット線をプリチャージするプリチャージ回路を設け、
プリチャージ回路は、列選択指示に応答して、非活性化
されるためプリチャージ回路用の信号線を設ける必要が
ない。したがって、部品点数を増加させることなく高速
なデータ読出を実現することができる。
ビット線をプリチャージするプリチャージ回路を設け、
プリチャージ回路は、列選択指示に応答して、非活性化
されるためプリチャージ回路用の信号線を設ける必要が
ない。したがって、部品点数を増加させることなく高速
なデータ読出を実現することができる。
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス
１の全体構成を示す概略ブロック図である。
１の全体構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１に従うデータ読出回路
系の構成図である。
系の構成図である。
【図３】 実施の形態１に従うＭＲＡＭデバイスにおけ
るデータ読出動作を説明するタイミングチャートであ
る。
るデータ読出動作を説明するタイミングチャートであ
る。
【図４】 実施の形態２に従うデータ読出回路系の構成
図である。
図である。
【図５】 実施の形態２に従うＭＲＡＭデバイスにおけ
るデータ読出動作を説明するタイミングチャートであ
る。
るデータ読出動作を説明するタイミングチャートであ
る。
【図６】 実施の形態３に従うデータ読出回路系の構成
を示す回路図である。
を示す回路図である。
【図７】 実施の形態３に従うＭＲＡＭデバイスにおけ
るデータ読出動作を説明するタイミングチャートであ
る。
るデータ読出動作を説明するタイミングチャートであ
る。
【図８】 実施の形態３の変形例に従うデータ読出回路
系の構成を示す回路図である。
系の構成を示す回路図である。
【図９】 実施の形態３の変形例に従うＭＲＡＭデバイ
スにおけるデータ読出動作を説明するタイミングチャー
トである。
スにおけるデータ読出動作を説明するタイミングチャー
トである。
【図１０】 実施の形態４に従うＶＢＬ発生回路５４の
構成を示す回路図である。
構成を示す回路図である。
【図１１】 相補のデータ線によってデータ読出動作を
行なうためのアレイ構成のバリエーションを説明する概
念図である。
行なうためのアレイ構成のバリエーションを説明する概
念図である。
【図１２】 実施の形態５に従うデータ読出回路系の構
成を示す回路図である。
成を示す回路図である。
【図１３】 実施の形態５に従うＭＲＡＭデバイスにお
けるデータ読出動作を説明するタイミングチャートであ
る。
けるデータ読出動作を説明するタイミングチャートであ
る。
【図１４】 実施の形態５の変形例１に従うデータ読出
回路系の構成を示す回路図である。
回路系の構成を示す回路図である。
【図１５】 実施の形態５の変形例１に従うＭＲＡＭデ
バイスにおけるデータ読出動作を説明するタイミングチ
ャートである。
バイスにおけるデータ読出動作を説明するタイミングチ
ャートである。
【図１６】 実施の形態５の変形例２に従う読出回路系
の構成図である。
の構成図である。
【図１７】 本発明の実施の形態５の変形例３に従う読
出回路系の構成図である。
出回路系の構成図である。
【図１８】 磁気トンネル接合部を有するメモリセルの
構成を示す概略図である。
構成を示す概略図である。
【図１９】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
を説明する概念図である。
【図２０】 データ書込時におけるデータ書込電流とト
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
【図２１】 ＭＴＪメモリセルからのデータ読出を説明
する概念図である。
する概念図である。
【図２２】 従来のデータ読出回路系の概念図である。
【図２３】 従来のデータ読出回路系のデータ読出にお
けるタイミングチャートである。
けるタイミングチャートである。
１ ＭＲＡＭデバイス、５ コントロール回路、１０
メモリアレイ、２０行デコーダ、２５ 列デコーダ、３
０，３５ 読出／書込制御回路、５０，５０ａ データ
線イコライズ回路、５４ ＶＢＬ発生回路、５５ Ｖｒ
ｅｆ発生回路、６０ 差動増幅部、７０ レベル調整回
路、ＤＢＣＬＰ データバス線クランプ回路、ＢＬＣＬ
Ｐ ビット線クランプ回路。
メモリアレイ、２０行デコーダ、２５ 列デコーダ、３
０，３５ 読出／書込制御回路、５０，５０ａ データ
線イコライズ回路、５４ ＶＢＬ発生回路、５５ Ｖｒ
ｅｆ発生回路、６０ 差動増幅部、７０ レベル調整回
路、ＤＢＣＬＰ データバス線クランプ回路、ＢＬＣＬ
Ｐ ビット線クランプ回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 日高 秀人
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 大石 司
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F083 FZ10 GA01 LA03 LA04 LA05
LA07 LA09 LA10 LA14 ZA28
Claims (15)
- 【請求項１】 各々が、磁気的に書込まれた記憶データ
に応じた電気抵抗を有する複数のメモリセルと、 前記複数のメモリセルのうち選択メモリセルのデータ読
出時に活性化されるワード線と、 前記データ読出時において、前記選択メモリセルを介し
て第１の電圧と電気的に結合される第１のデータ線と、 前記データ読出時において、前記選択メモリセルの比較
対象として設けられた比較セルを介して前記第１の電圧
と電気的に結合される第２のデータ線と、 前記データ読出時において、前記ワード線よりも先に活
性化されて、前記第１および第２のデータ線の各々を第
２の電圧と電気的に結合するとともに、前記第１および
第２のデータ線への電流供給を開始し、前記第１および
第２のデータ線の間に生じる通過電流差に応じたデータ
読出を行なうための差動増幅部とを備える、薄膜磁性体
記憶装置。 - 【請求項２】 前記薄膜磁性体記憶装置は、 データ読出前に、前記第１および第２のデータ線の各々
を、前記第１の電圧とは異なる所定電圧に設定するため
のイコライズ回路をさらに備え、 前記イコライズ回路は、さらに前記第１および第２のデ
ータ線同士を電気的に接続する、請求項１記載の薄膜磁
性体記憶装置。 - 【請求項３】 前記イコライズ回路は、 活性化されたプリチャージ信号に応答して前記第１およ
び第２のデータ線の各々と前記所定電圧とを接続するプ
リチャージゲートと、 活性化されたイコライズ信号に応答して前記第１および
第２のデータ線を電気的に接続するイコライズゲートと
を含み、 前記データ読出前において、前記プリチャージ信号およ
び前記イコライズ信号は活性化され、 前記データ読出時において、前記プリチャージ信号は前
記差動増幅部の活性化より前に非活性化され、 前記データ読出時において、前記イコライズ信号は前記
差動増幅部の活性化後の一定期間活性化を維持される、
請求項２記載の薄膜磁性体記憶装置。 - 【請求項４】 前記薄膜磁性体記憶装置は、前記所定電
圧を生成する所定電圧生成回路をさらに備え、 前記所定電圧生成回路は、前記データ読出時に、前記第
１および第２の電圧の間に前記差動増幅部、前記選択メ
モリセルおよび前記第１のデータ線を介して形成される
電流経路を擬似的に構成する電流経路擬似回路を含み、 前記電流経路擬似回路の中の前記電流経路上の所定ノー
ドの電圧は、前記所定電圧として前記イコライズ回路へ
供給される、請求項２記載の薄膜磁性体記憶装置。 - 【請求項５】 前記電流経路擬似回路において、前記選
択メモリセルに対応する擬似抵抗素子として、前記選択
メモリセルが有する電気抵抗の範囲内（Ｒｍｉｎ以上、
Ｒｍａｘ以下）である抵抗値を有する抵抗素子を備え
る、請求項４記載の薄膜磁性体記憶装置。 - 【請求項６】 前記擬似抵抗素子は、トンネル磁気抵抗
素子である、請求項５記載の薄膜磁性体記憶装置。 - 【請求項７】 前記所定電圧生成回路は、前記データ読
出時において、制御信号に応じて前記電流経路を形成す
る、請求項４記載の薄膜磁性体記憶装置。 - 【請求項８】 前記複数のメモリセルは、行列状に配置
され、 前記第１および第２のデータ線の各々は、メモリセル列
ごとに配置されたビット線部と、前記差動増幅器に対応
して設けられるローカルデータ線部とを含み、 前記薄膜磁性体記憶装置は、列選択指示に応じて前記ビ
ット線部とローカルデータ線部との接続を制御するゲー
ト回路をさらに備え、 前記データ読出時において、前記差動増幅器は、前記列
選択指示より先に活性化される、請求項１記載の薄膜磁
性体記憶装置。 - 【請求項９】 各々が、磁気的に書込まれた記憶データ
に応じて第１および第２の電気抵抗の一方を有する複数
のメモリセルと、 前記第１および第２の電気抵抗の中間的な電気抵抗を有
する基準セルと、 前記データ読出時に、前記複数のメモリセルのうちの選
択されたアドレスに対応する選択メモリセルを介して第
１および第２の電圧の間に電気的に結合される第１のデ
ータ線と、 前記データ読出時に、前記基準セルを介して前記第１お
よび第２の電圧の間に電気的に結合される第２のデータ
線と、 前記第１および第２のデータ線に対応して設けられ、前
記データ読出時に前記第１および第２のデータ線を所定
レベルに変化させるためのレベル調整回路と、 前記第１および第２のデータ線の通過電流差に応じたデ
ータ読出を行なうためのデータ読出回路とを備える、薄
膜磁性体記憶装置。 - 【請求項１０】 前記薄膜磁性体記憶装置は、前記レベ
ル調整回路に対して前記所定レベルの電圧変化を指示す
るための信号線をさらに備え、 前記レベル調整回路は、前記第１および第２のデータ線
と内部ノードとの間にそれぞれ設けられたキャパシタを
含み、前記内部ノードは、前記信号線と電気的に結合さ
れる、請求項９記載の薄膜磁性体記憶装置。 - 【請求項１１】 前記薄膜磁性体記憶装置は、列選択結
果を伝達するための列選択線をさらに備え、 前記レベル調整回路は、前記第１および第２のデータ線
と内部ノードとの間にそれぞれ設けられたキャパシタを
含み、前記内部ノードは、前記列選択線と電気的に結合
される、請求項９記載の薄膜磁性体記憶装置。 - 【請求項１２】 前記薄膜磁性体記憶装置は、前記第１
および第２のデータ線の各々に対応して設けられ、前記
データ読出時に前記第１および第２のデータ線の電圧レ
ベルを前記所定レベルに維持するためのクランプ回路を
さらに設ける、請求項９記載の薄膜磁性体記憶装置。 - 【請求項１３】 前記クランプ回路は、所定電圧と前記
第１および第２のデータ線との間にそれぞれ設けられた
ダイオード素子を含む、請求項１２記載の薄膜磁性体記
憶装置。 - 【請求項１４】 前記クランプ回路は、所定電圧と前記
第１および第２のデータ線との間にそれぞれ設けられた
電界効果型トランジスタを含み、 前記電界効果型トランジスタのゲートは、前記第１およ
び第２のデータ線の対応する一方とそれぞれ電気的に結
合される、請求項１２記載の薄膜磁性体記憶装置。 - 【請求項１５】 各々が、磁気的に書込まれた記憶デー
タに応じて第１および第２の電気抵抗の一方を有し、行
列状に配置された複数のメモリセルと、 前記第１および第２の電気抵抗の中間的な電気抵抗を有
する基準セルと、 前記データ読出時に、前記複数のメモリセルのうちの選
択されたアドレスに対応する選択メモリセルを介して第
１および第２の電圧の間に電気的に結合される第１のデ
ータ線と、 前記データ読出時に、前記基準セルを介して前記第１お
よび第２の電圧の間に電気的に結合される第２のデータ
線と、 前記第１および第２のデータ線の通過電流差に応じたデ
ータ読出を行なうためのデータ読出回路とを備え、 前記第１および第２のデータ線の各々は、メモリセル列
ごとに配置されたビット線部と、前記データ読出回路に
対応して設けられるローカルデータ線部とを含み、 前記薄膜磁性体記憶装置は、列選択指示に応じて前記ビ
ット線部とローカルデータ線部との接続を制御するゲー
ト回路をさらに備え、 前記メモリセル列ごとに設けられ、データ読出前に前記
第１および第２のビット線をプリチャージし、前記デー
タ読出時に前記列選択指示に応答して非活性化されるプ
リチャージ回路をさらに備える、薄膜磁性体記憶装置。
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|---|---|---|---|
| JP2002121150A JP4071531B2 (ja) | 2002-04-23 | 2002-04-23 | 薄膜磁性体記憶装置 |
| US10/259,471 US6788569B2 (en) | 2002-04-23 | 2002-09-30 | Thin film magnetic memory device reducing a charging time of a data line in a data read operation |
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