KR20160116864A - 제어신호 생성회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

제어신호 생성회로 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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Abstract

제어신호 생성회로는 제1 및 제2구간에서 클록을 카운팅하여 카운팅 정보를 생성하는 카운팅부; 상기 제1구간에서 상기 카운팅 정보가 제1라이징 정보 이상이면 제1신호를 활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제1폴링 정보 이상이면 상기 제1신호를 비활성화하는 제1신호 생성부; 상기 제1구간의 시작 시점에 제2신호를 활성화하고 상기 제1구간에서 상기 카운팅 정보가 제2라이징 정보 이상이면 상기 제2신호를 비활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제2폴링 정보 이상이면 상기 제2신호를 활성화하고 상기 카운팅 정보가 상기 제1폴링 정보 이상이면 상기 제2신호를 비활성화하는 제2신호 생성부; 및 제1모드로 설정된 경우 상기 제1 및 제2신호가 모두 활성화된 구간에서 제어신호를 예비 활성화 레벨로 구동하고, 상기 제1신호가 활성화되고 상기 제2신호가 비활성화된 구간에서 상기 제어신호를 상기 예비 활성화 레벨보다 높은 활성화 레벨로 구동하는 제어신호 구동부를 포함할 수 있다.

Description

제어신호 생성회로 및 이를 포함하는 비휘발성 메모리 장치{CIRCUIT FOR GENERATING CONTROL SIGNAL AND NON-VOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 특허문헌은 제어신호 생성회로 및 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다. 휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
메모리 장치의 데이터 저장 용량을 늘이기 위해서는 정해진 면적에 더 많은 수의 메모리 셀들을 형성해야 한다. 이를 위해 메모리 셀 사이즈를 줄이고 있으나 메모리 셀의 사이즈를 줄이는 데에는 한계가 있다. 다른 방안으로써 반도체 기판으로부터 메모리 셀들을 수직으로 적층하는 3차원 구조의 메모리 장치가 제안되고 있다. 고집적화된 3차원 구조의 메모리 장치에서는 여러가지 전달 라인을 통해 메모리 장치의 각 부분으로 신호를 전달하게 되는데, 전달 라인의 로딩이 커지게 되면 각 신호가 전달되는 타이밍의 미스매치가 발생하여 메모리 장치의 동작에 영향을 미칠 수 있다.
본 발명의 일 실시예는 하프 스트링을 연결하는 트랜지스터를 제어하는 신호를 미리 예비적으로 활성화함으로써, 라인 로딩으로 인한 신호들 간의 타이밍 미스매치의 영향을 최소화한 제어신호 생성회로 및 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예는 2단계에 걸쳐 활성화 및 비활성화되며, 활성화 및 비활성화 시점을 자유롭게 조절할 수 있는 제어신호 생성회로 및 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 제어신호 생성회로는 제1 및 제2구간에서 클록을 카운팅하여 카운팅 정보를 생성하는 카운팅부; 상기 제1구간에서 상기 카운팅 정보가 제1라이징 정보 이상이면 제1신호를 활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제1폴링 정보 이상이면 상기 제1신호를 비활성화하는 제1신호 생성부; 상기 제1구간의 시작 시점에 제2신호를 활성화하고 상기 제1구간에서 상기 카운팅 정보가 제2라이징 정보 이상이면 상기 제2신호를 비활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제2폴링 정보 이상이면 상기 제2신호를 활성화하고 상기 카운팅 정보가 상기 제1폴링 정보 이상이면 상기 제2신호를 비활성화하는 제2신호 생성부; 및 제1모드로 설정된 경우 상기 제1 및 제2신호가 모두 활성화된 구간에서 제어신호를 예비 활성화 레벨로 구동하고, 상기 제1신호가 활성화되고 상기 제2신호가 비활성화된 구간에서 상기 제어신호를 상기 예비 활성화 레벨보다 높은 활성화 레벨로 구동하는 제어신호 구동부를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 파이프 제어신호에 응답하여 제어되는 파이프 트랜지스터; 비트라인과 상기 파이프 트랜지스터 사이에 직렬로 연결된 다수의 제1메모리 셀을 포함하는 제1하프 스트링; 소스라인과 상기 파이프 트랜지스터 사이에 직렬로 연결된 다수의 제2메모리 셀을 포함하는 제2하프 스트링; 및 제1모드로 설정된 경우 리드 또는 검증 동작시 상기 제1 및 제2라이징 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 활성화하고, 상기 제1 및 제2폴링 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 비활성화하는 파이프 제어신호 생성부를 포함할 수 있다.
본 발명의 일 실시예에 따른 제어신호 생성회로는 제1 및 제2라이징 정보, 제1 및 제2폴링 정보를 저장하는 저장부; 및 제1모드로 설정된 경우 상기 제1라이징 정보에 의해 결정되는 제1시점에 제어신호를 예비 활성화하고, 상기 제2라이징 정보에 의해 결정되는 제2시점에 상기 제어신호를 활성화하고, 상기 제2폴링 정보에 의해 결정되는 제3시점에 상기 제어신호를 예비 비활성화하고, 상기 제1폴링 정보에 의해 결정되는 제4시점에 상기 제어신호를 비활성화하는 제어신호 생성부를 포함할 수 있다.
본 기술은 비휘발성 메모리 장치의 하프 스트링을 연결하는 트랜지스터를 제어하는 신호를 2단계에 걸쳐서 활성화함으로써, 라인 로딩으로 인한 신호들 간의 타이밍 미스매치의 영향을 최소화할 수 있다.
본 기술은 제어신호를 2단계에 걸쳐 활성화 및 비활성화하되, 활성화 및 비활성화 시점을 자유롭게 조절할 수 있있다.
도 1은 본 발명의 일실시예에 따른 제어신호 생성회로의 구성도,
도 2는 도 1의 제어신호 생성부(120)의 구성도,
도 3은 도 1의 제어신호 생성회로의 동작을 설명하기 위한 도면,
도 4는 3차원 비휘발성 메모리 장치의 구조를 나타내는 사시도,
도 5는 본 발명에 따른 따른 비휘발성 메모리 장치의 회로도를 도시한 도면,
도 6은 도 5의 비휘발성 메모리 장치의 파이프 제어신호 생성부(510)의 동작을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 제어신호 생성회로의 구성도이다.
도 1을 참조하면, 제어신호 생성회로는 저장부(110) 및 제어신호 생성부(120)를 포함할 수 있다. 이하에서 제1모드는 예비 활성화를 사용하는 모드이고, 제2모드는 예비 활성화를 사용하지 않는 모드일 수 있다. 도 1의 제어신호 생성회로에 의해 생성되는 제어신호(PCG)는 제1모드로 설정된 경우 2단계에 걸쳐서 활성화 또는 비활성화되고, 제2모드로 설정된 경우 1단계로 활성화 또는 비활성화될 수 있다.
저장부(110)는 제1 및 제2라이징 정보(RISE1<0:M>, RISE2<0:M>, M은 자연수), 제1 및 제2폴링 정보(FALL1<0:M>, FALL2<0:M>)를 저장할 수 있다. 제1모드로 설정된 경우 제1라이징 정보(RISE1<0:M>)는 제어신호(PCG)의 예비 활성화 시점(이하 제1시점)을 결정하는 정보이고, 제2라이징 정보(RISE2<0:M>)는 제어시신호(PCG)의 활성화 시점(이하 제2시점)을 결정하는 정보이고, 제2폴링 정보(FALL2<0:M>)는 제어신호(PCG)의 예비 비활성화 시점(이하 제3시점)을 결정하는 정보이고, 제1폴링 정보(FALL1<0:M>)는 제어신호(PCG)의 비활성화 시점(이하 제4시점)을 결정하는 정보일 수 있다. 정보들(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)의 값은 조절될 수 있다.
각 정보(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)의 값이 작아질수록 정보에 대응하는 시점은 빨라지고, 각 정보(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)의 값이 커질수록 대응하는 시점은 늦어질 수 있다. 예를 들어, 제1라이징 정보(RISE1<0:M>)의 값이 작아질수록 제1시점은 빨라지록, 제1라이징정보(RISE1<0:M>)의 값이 커질수록 제1시점은 늦어질 수 있다. 제2라이징 정보(RISE2<0:M>)는 제1라이징 정보(RISE<0:M>)보다 큰 값을 가지고, 제1폴링 정보(FALL1<0:M>)는 제2폴링 정보(FALL2<0:M>)보다 큰 값을 가질 수 있다.
제1모드로 설정된 경우 예비 활성화는 제어신호(PCG)가 비활성화 레벨에서 예비 활성화 레벨로 변경되는 동작을 나타내고, 활성화하는 제어신호(PCG)가 예비 활성화 레벨에서 활성화 레벨로 변경되는 동작을 나타내고, 예비 비활성화하는 제어신호(PCG)가 활성화 레벨에서 예비 활성화 레벨로 변경되는 동작을 나타내고, 비활성화는 제어신호(PCG)가 예비 활성화 레벨에서 비활성화 레벨로 변경되는 동작을 나타낼 수 있다. 참고로 예비 활성화 레벨은 비활성화 레벨과 활성화 레벨의 사이의 소정의 레벨을 나타낼 수 있다. 활성화 레벨이 비활성화 레벨보다 높은 경우 예비 활성화 레벨은 비활성화 레벨보다 높고 활성화 레벨보다 낮은 소정의 레벨이고, 비활성화 레벨이 활성화 레벨보다 높은 경우 예비 활성화 레벨은 활성화 레벨보다 높고 비활성화 레벨보다 낮은 소정의 레벨일 수 있다.
참고로 저장부(110)는 정보들(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)을 저장하기 위한 다수의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 비휘발성 메모리 소자로는 퓨즈(fuse), 안티 퓨즈(anti-fuse), 가변 저항 소자, 플로팅 게이트 소자 등 다양한 소자가 사용될 수 있다. 또한 저장부(110)는 제1모드 및 제2모드 중 어떤 모드로 설정되었는지 나타내는 정보를 저장하고, 저장된 정보에 따라 모드신호(PCG_CON)를 생성할 수 있다. 제1모드로 설정된 경우 모드신호(PCG_CON)가 활성화되고, 제2모드로 설정된 경우 모드신호(PCG_CON)가 비활성화될 수 있다.
제어신호 생성부(120)는 제어신호(PCG)를 생성하되, 제1모드로 설정된 경우 정보들(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)에 의해 결정되는 시점에 제어신호(PCG)를 예비 활성화, 활성화, 예비 비활성화 또는 비활성화할 수 있다. 또한 제어신호(120) 생성부는 제2모드로 설정된 경우 소정의 시점에 제어신호(PCG)를 활성화 또는 비활성화할 수 있다.
제어신호 생성부(120)는 제1라이징 정보(RISE1<0:M>)에 의해 결정되는 제1시점에 제어신호(PCG)를 예비 활성화하고, 제2라이징 정보(RISE2<0:M>)에 의해 결정되는 제2시점에 제어신호(PCG)를 활성화하고, 제2폴링 정보(FALL1<0:M>)에 의해 결정되는 제3시점에 제어신호(PCG)를 예비 비활성화하고, 제1폴링 정보(FALL1<0:M>)에 의해 결정되는 제4시점에 제어신호(PCG)를 비활성화할 수 있다.
보다 자세히 살펴보면, 제어신호 생성부(120)는 클록(CK)을 카운팅하여 그 값(이하 카운팅 정보)을 정보들(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)과 비교하여 제1 내지 제4시점을 결정할 수 있다. 제어신호 생성부(120)는 제1구간에서 카운팅 정보가 제1라이징 정보(RISE1<0:M>) 이상이면 제어신호(PCG)를 예비 활성화하고, 카운팅 정보가 제2라이징 정보(RISE2<0:M>) 이상이면 제어신호(PCG)를 활성화할 수 있다. 또한 제어신호 생성부(120)는 제2구간에서 카운팅 정보가 제2폴링 정보(FALL2<0:M>) 이상이면 제어신호(PCG)를 예비 비활성화하고, 카운팅 정보가 제1폴링 정보(FALL1<0:M>) 이상이면 제어신호(PCG)를 비활성화할 수 있다.
참고로 제1구간은 제어신호(PCG)를 비활성화 상태에서 활성화 상태로 변경하는 동작이 수행되도록 설정된 소정의 구간이고, 제2구간은 제어신호(PCG)를 활성화 상태에서 비활성화 상태로 변경하는 동작이 수행될 수 있도록 설정된 소정의 구간일 수 있다. 제1 및 제2시점은 제1구간 내에서 자유롭게 조절되고, 제3 및 제4시점은 제2구간 내에서 자유롭게 조절될 수 있다. CNTEN은 제1구간 및 제2구간 동안 활성화되는 신호이고, RISERANGE는 제1구간 동안 활성화되는 신호일 수 있다.
제어신호 생성부(120)는 제2모드로 설정된 경우 PCGSEL 신호에 응답하여 제어신호(PCG)를 활성화 하거나 비활성화 한다. 제어신호 생성부(120)는 PCGSEL 신호가 활성화되면 제어신호(PCG)를 비활성화 상태에서 활성화 상태로 변경하고, PCGSEL 신호가 비활성화되면 제어신호(PCG)를 활성화 상태에서 비활성화 상태로 변경할 수 있다. 제2모드로 설정된 경우 제어신호(PCG)는 예비 활성화 레벨을 거치지 않고, 바로 활성화되거나 비활성화 될 수 있다.
제어신호(PCG)의 활성화 레벨 및 예비 활성화 레벨은 제어신호 생성회로가 포함된 반도체 장치의 동작에 따라 달라질 수 있다. 예를 들어, 제어신호(PCG)가 비휘발성 메모리 장치에 포함된 파이프 트랜지스터를 제어하는 신호인 경우를 가정하자. 이때 제어신호(PCG)의 활성화 레벨은 비휘발성 메모리 장치가 이레이즈 동작을 수행하는 경우 이레이즈 전압(erase voltage)의 레벨을 가지고, 비휘발성 메모리 장치가 리드, 프로그램 또는 검증 동작을 수행하는 경우 패스전압(pass voltage)의 레벨을 가질 수 있다. 또한 예비 활성화 레벨은 활성화 레벨보다 소정의 레벨만큼 낮은 레벨을 가질 수 있다.
제어신호 생성회로는 제어신호(PCG)를 여러 단계에 걸쳐서 활성화하고, 레벨이 변경되는 시점을 조절할 수 있도록 함으로써, 제어신호(PCG)가 제어신호(PCG)에 의해 제어되는 장치의 특성에 알맞은 파형을 가지도록 할 수 있다.
도 2는 도 1의 제어신호 생성부(120)의 구성도이다.
도 2를 참조하면, 제어신호 생성부(120)는 카운팅부(210), 제1신호 생성부(220), 제2신호 생성부(230), 제어신호 구동부(240), 제1선택부(201) 및 제2선택부(202)를 포함할 수 있다.
카운팅부(210)는 제1 및 제2구간에서 클록(CK)을 카운팅하여 카운팅 정보(CNT<0:M>)를 생성할 수 있다. 카운팅부(210)는 CNTEN 신호가 활성화된 구간에서 클록(CK)을 카운팅하고, CNTEN 신호가 비활성화된 구간에서 카운팅을 수행하지 않고 리셋 상태로 유지될 수 있다. 따라서 제1구간에서 카운팅 정보(CNT<0:M>)의 값은 제1구간이 시작된 시점으로부터 흐른 시간에 대응하고, 제2구간에서 카운팅 정보(CNT<0:M>)의 값은 제2구간이 시작된 시점으로부터 흐른 시간에 대응할 수 있다.
제1신호 생성부(220)는 모드 신호(PCG_CON)가 활성화된 경우 제1구간에서 카운팅 정보(CNT<0:M>)와 제1라이징 정보(RISE1<0:M>) 및 제1폴링 정보(FALL<0:M>)에 응답하여 제1신호(INT_PCGSEL)를 생성할 수 있다. 제1신호 생성부(220))는 제1구간(CNTEN 및 RISERANGE가 모두 활성화됨)에서 카운팅 정보(CNT<0:M>)가 제1라이징 정보(RISE1<0:M>) 이상이면 제1신호(INT_PCGSEL)를 활성화하고, 제2구간(CNTEN이 활성화되고, RISERANGE가 비활성화됨)에서 카운팅 정보(CNT<0:M>)가 제1폴링 정보(FALL1<0:M>) 이상이면 제1신호(INT_PCGSEL)를 비활성화할 수 있다. 제1신호 생성부(220)는 모드 신호(PCG_CON)가 비활성화된 경우 비활성화될 수 있다.
제2신호 생성부(230)는 모드 신호(PCG_CON)가 활성화된 경우 카운팅 정보(CNT<0:M>)와 제2라이징 정보(RISE2<0:M>), 제1 및 2폴링 정보(FALL1<0:M>, FALL2<0:M>)에 응답하여 제2신호(2STEP_PCG)를 생성할 수 있다. 제2신호 생성부(230)는 제1구간의 시작 시점에 제2신호(2STEP_PCG)를 활성화하고, 제1구간에서 카운팅 정보(CNT<0:M>)제2라이징 정보(RISE2<0:M>) 이상이면 제2신호(2STEP_PCG)를 비활성화하고, 제2구간에서 카운팅 정보(CNT<0:M>)가 제2폴링 정보(FALL2<0:M>) 이상이면 제2신호(2STEP_PCG)를 활성화하고, 카운팅 정보(CNT<0:M>)가 제1폴링 정보(FALL1<0:M>) 이상이면 제2신호(2STEP_PCG)를 비활성화할 수 있다. 제2신호 생성부(230)는 모드 신호(PCG_CON)가 비활성화된 경우 비활성화될 수 있다.
제1선택부(201)는 모드 신호(PCG_CON)가 활성화되면 제1신호(INT_PCGSEL)를 선택하여 출력하고, 모드 신호(PCG_CON)가 비활성화되면 PCGSEL 신호를 선택하여 출력할 수 있다. 제2선택부(202)는 모드 신호(PCG_CON)가 활성화되면 제2신호(2STEP_PCG)를 선택하여 출력하고, 모드 신호(PCG_CON)가 비활성화되면 접지 전압(GND)을 선택하여 출력할 수 있다.
제어신호 구동부(240)는 제1모드로 설정된 경우 제1신호(INT_PCGSEL) 및 제2신호(2STEP_PCG)가 모두 활성화된 구간에서 제어신호(PCG)를 예비 활성화 레벨로 구동하고, 제1신호(INT_PCGSEL)가 활성화되고 제2신호(2STEP_PCG)가 비활성화된 구간에서 제어신호(PCG)를 활성화 레벨로 구동할 수 있다. 제어신호 구동부(240)는 제1신호(INT_PCGSEL)가 비활성화된 구간에서 제어신호(PCG)를 비활성화 레벨로 구동할 수 있다. 제어신호 생성부(240)는 제2모드로 설정된 경우 PCGSEL가 활성화된 구간에서 제어신호(PCG)를 활성화 레벨로 구동하고, PCGSEL가 비활성화된 구간에서 제어신호(PCG)를 비활성화 레벨로 구동할 수 있다.
제어신호 구동부(240)는 활성화 전압 생성부(241) 및 신호 구동부(242)를 포함할 수 있다. 활성화 전압 생성부(241)는 제2신호(2STEP_PCG)가 비활성화된 구간에서 활성화 레벨을 가지고, 제2신호(2STEP_PCG)가 활성화된 구간에서 예비 활성화 레벨을 가지는 활성화 전압(VSRC1 - VSRC3)을 생성할 수 있다. 제3활성화 전압(VSRC1 - VSRC3) 각각은 제2신호(2STEP_PCG)가 비활성화된 구간에서 활성화 레벨을 가지고, 제2신호(2STEP_PCG)가 활성화된 구간에서 상기 활성화 레벨보다 소정의 레벨 만큼 낮은 서로 다른 예비 활성화 레벨을 가질 수 있다.
예를 들어, VSRC1, VSRC2, VSRC3의 활성화 레벨이 각각 1V, 2V, 3V이고, 소정의 레벨이 0.5 V인 경우 활성화 전압 생성부(241 - 243)는 제2신호(2STEP_PCG)가 비활성화된 구간에서 각각 1V, 2V, 3V인 VSRC1, VSRC2, VSRC3를 생성하고, 제2신호(2STEP_PCG)가 비활성화된 구간에서 각각 0.5V(1V - 0.5V), 1.5V(2V - 0.5V), 2.5V(3V - 0.5V)인 VSRC1, VSRC2, VSRC3를 생성할 수 있다.
신호 구동부(242)는 제1모드로 설정된 경우 제1신호(INT_PCGSEL)가 비활성화된 구간에서 제어신호(PCG)를 비활성화 레벨(예, 접지전압 레벨)을 갖는 비활성화 전압(예, 접지전압)으로 구동하고, 제1신호(INT_PCGSEL)가 활성화된 구간에서 제어신호(PCG)를 활성화 전압(VSRC1 - VSRC3) 중 선택된 활성화 전압으로 구동할 수 있다. 활성화 전압(VSRC1 - VSRC3)은 동작신호들(OP<1:3>) 중 대응하는 동작신호가 활성화되면 선택될 수 있다. 예를 들어, OP<1>가 활성화되면 VSRC1가 선택되고, OP<2>가 활성화되면 VSRC2가 선택되고, OP<3>가 활성화되면 VSRC3가 선택될 수 있다. 도 2에서는 활성화 전압의 종류가 3가지인 경우에 대해서 설명하였으나, 이는 설계에 따라 1가지 이상의 종류의 활성화 전압을 생성할 수 있다.
또한 신호 구동부(242)는 제2모드로 설정된 경우 PCGSEL 신호가 비활성화된 구간에서 제어신호(PCG)를 비활성화 전압으로 구동하고, PCGSEL 신호가 활성화된 구간에서 제어신호(PCG)를 활성화 전압으로 구동할 수 있다.
도 3은 도 1의 제어신호 생성회로의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, CNTEN 신호, RISERANGE 신호, 제1신호(INT_PCGSEL), 제2신호(2STEP_PCG) 및 제어신호(PCG)의 파형을 이용하여 제어신호 생성회로의 동작을 설명할 수 있다.
CNTEN 신호가 활성화된 구간에서 카운팅부(210)는 카운팅을 수행하여 카운팅 정보(CNT<0:M>)를 생성할 수 있다. CNTEN 및 RISERANGE 신호가 모두 활성화되면 제2신호(2STEP_PCG)가 활성화되고, CNTEN 및 RISERANGE 신호가 모두 활성화된 구간(EN1)에서 카운팅 정보(CNT<0:M>)의 값이 제1라이징 정보(RISE1<0:M>) 이상이 되면(T1) 제1신호(INT_PCGSEL)가 활성화되고, 카운팅 정보(CNT<0:M>)의 값이 제2라이징 정보(RISE2<0:M>) 이상이 되면(T2) 제2신호(2STEP_PCG)가 비활성화된다.
RISERANGE가 비활성화되고, CNTEN이 활성화된 구간(EN2)에서 카운팅 정보(CNT<0:M>)의 값이 제2폴링 정보(FALL2<0:M>) 이상이 되면(T3) 제2신호(2STEP_PCG)가 비활성화되고, 카운팅 정보(CNT<0:M>)가 제1폴링 정보(FALL1<0:M>) 이상이 되면(T4) 제1신호(INT_PCGSEL) 및 제2신호(2STEP_PCG)가 비활성화된다.
제어신호(PCG)는 T1 시점에 비활성화 레벨(GND)에서 예비 활성화 레벨(PRE_ACT_LV)로 예비 활성화되고, T2 시점에 예비 활성화 레벨(PRE_ACT_LV)에서 활성화 레벨(ACT_LV)로 활성화되고, T3 시점에 활성화 레벨(ACT_LV)에서 예비 활성화 레벨(PRE_ACT_LV)로 예비 비활성화되고, T4 시점에 예비 활성화 레벨(PRE_ACT_LV)에서 비활성화 레벨(GND)로 비활성화된다.
도 4는 3차원 비휘발성 메모리 장치의 구조를 나타내는 사시도이다. 설명의 편의를 위해 도 4에서 층간 절연막들의 도시를 생략하였다.
도 4을 참조하면, 3차원 비휘발성 메모리 장치는 파이프 게이트(PG) 내에 매립된 파이프 채널(PCH), 파이프 채널(PCH)과 연결된 소스 사이드 하프 채널(SCH) 및 드레인 사이드 하프 채널(DCH)을 구비한다. 소스 사이드 하프 채널(SCH), 파이프 채널(PCH) 및 드레인 사이드 하프 채널(D_CH)이 하나의 완전한(full) 채널(CH)을 형성한다.
또한, 메모리 장치는 소스 사이드 하프 채널(SCH)을 감싸면서 적층된 소스 사이드 워드 라인들(S_WL) 및 드레인 사이드 하프 채널(DCH)을 감싸면서 적층된 드레인 사이드 워드 라인들(D_WL)을 포함한다. 여기서, 소스 사이드 워드 라인들(S_WL) 및 드래인 사이드 워드 라인들(D_WL)은 제1방향(I-I')으로 평행하게 확장된다. 또한, 소스 사이드 워드 라인들(S_WL) 상부에는 소스 선택 라인(SSL)이 구비되고, 드레인 사이드 워드 라인들(D_WL) 상부에는 드레인 선택 라인(DSL)이 구비된다.
여기서, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링(ST)의 소스 사이드 채널들(SCH)은 하나의 소스 라인(SL)에 공통으로 연결되고, 제2방향(Ⅱ-Ⅱ')으로 확장된 스트링 열의 드레인 사이드 채널들(DCH)은 하나의 비트 라인(BL)에 공통으로 연결된다.
도 5는 본 발명에 따른 따른 비휘발성 메모리 장치의 회로도를 도시한 도면이다. 도 5에서는 소스 사이드 하프 채널(SCH), 제1파이프 채널(PCH) 및 제1드레인 사이드 하프 채널(DCH)로 구성된 스트링 1개의 스트링을 도시했다.
도 5을 참조하면, 소스 사이드 하프 채널(SCH)은 플로팅 게이트를 포함하는 트랜지스터로 구성된 메모리 셀들(M0 - M3)과 소스 선택 트랜지스터(SST)를 포함할 수 있다. 제1파이프 채널(PCH)은 파이프 트랜지스터(PT)를 포함할 수 있다. 제1드레인 사이드 하프 채널(DCH)는 플로팅 게이트를 포함하는 트랜지스터로 구성된 메모리 셀들(M4 - M7)과 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
상술한 일실시예에서는, 워드 라인들(WL0 - WL7)의 개수를 8개로 예시하고 하나의 스트링에 포함되는 메모리 셀들(예, M0 - M7)의 개수를 8개로 예시하였지만, 이는 예시일 뿐이며 워드 라인들의 개수 및 하나의 스트링에 포함되는 메모리 셀들의 개수는 32개 64개 등이 될 수도 있다.
파이프 트랜지스터(PT)는 파이프 제어신호 생성부(510)에서 생성된 파이프 제어신호(PCG)에 의해 제어될 수 있다. 도 5의 파이프 제어신호 생성부(510)는 도 1의 제어신호 생성회로일 수 있다.
제1하프 스트링(HST1)은 파이프 트랜지스터(PT)와 비트라인(BL) 사이에 직렬로 연결된 다수의 제1메모리 셀(M0 - M3) 및 DSL를 포함할 수 있다. 제2하프 스트링(HST2)은 파이프 트랜지스터(PT)와 소스라인(SL) 사이에 직렬로 연결된 다수의 제2메모리 셀(M4 - M7) 및 SSL을 포함할 수 있다.
파이프 제어신호 생성부(510)는 제1모드로 설정된 경우 리드 또는 검증 동작시 제1 및 제2라이징 정보(RISE1<0:M>, RISE2<0:M>)에 의해 결정되는 시점에 파이프 제어신호(PCG)를 2단계에 걸쳐서 활성화하고, 제1 및 제2폴링 정보(FALL1<0:M>, FALL2<0:M>)에 의해 결정되는 시점에 파이프 제어신호(PCG)를 2단계에 걸쳐서 비활성화할 수 있다. 이하에서는 비휘발성 메모리 장치의 프로그램 동작, 검증 동작, 이레이즈 동작 및 리드 동작에 대해 설명한다.
[프로그램 동작]
이하에서는 M0를 프로그램 하는 경우의 예를 들어 프로그램 동작에 대해 설명한다. 프로그램 동작시 프로그램 데이터의 논리값에 따라 비트라인(BL)에 전원전압 또는 접지전압 중 하나가 인가된다. DSL에는 전원전압이 인가되고, 비선택 워드라인들(WL1 - WL7)에는 패스전압(메모리 셀들을 턴온시키기 위한 전압)이 인가되고, 선택된 워드라인(WL0)에는 프로그램 전압(예, 15V이상의 고전압)이 인가되고, 소스 선택 라인(SSL)에는 접지전압이 인가된다. 비트라인(BL)의 전압이 접지전압인 경우 M0는 프로그램되고, 비트라인(BL)의 전압이 전원전압인 경우 M0는 프로그램 되지 않는다. 파이프 트랜지스터(PT)에는 패스전압이 인가된다.
[이레이즈 동작]
이레이즈 동작시 비트라인(BL)과 소스라인(SL)이 이레이즈 전압(15V 정도의 고전압)이 인가된다. 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에는 이레이즈 전압 보다는 낮은 레벨의 고전압)이 인가되고, 파이프 트랜지스터(PT)에는 이레이즈 전압이 인가된다. 워드라인들(WL0 - WL7)에는 접지전압이 인가된다. 그러면 메드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에서는 GIDL(Gate Induced Drain Leakage) 현상이 발생해 채널로 홀(hole)이 주입되고 그 결과 M0 - M7의 데이터가 이레이즈 된다.
[리드 또는 검증 동작]
리드 동작은 리드 명령에 의해 선택된 메모리 셀의 데이터를 출력하는 동작이고, 검증 동작은 선택된 메모리 셀이 정상적으로 프로그램되었는지 검출하기 위해 선택된 메모리 셀의 데이터를 출력하는 동작이다. 따라서 두 동작에서 비트라인(BL), 소스라인(SL), 선택된 워드라인 및 선택되지 않은 워드라인에 인가되는 전압은 유사하다. 이하에서는 M0을 리드 또는 검증하는 경우의 예를 들어 리드 또는 검증 동작에 대해 설명한다.
비트라인(BL)에는 일정한 프리차지 전압(예, 1V)가 인가된다. 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)에는 선택전압(해당 트랜지스터를 턴온시킬 수 있는 전압임)이 인가된다. 선택된 워드라인(WL0)에는 리드 전압(또는 검증 전압, 선택된 메모리 셀의 문턱전압이 소정의 레벨보다 높은지 확인하기 위한 전압임)이 인가되고, 비선택 워드라인들(WL1 - WL7)과 파이프 트랜지스터(PT)에는 패스전압이 인가된다. M0의 문턱전압이 리드 전압(또는 검증 전압)보다 낮으면 M0을 포함하는 스트링(ST)을 통해 전류경로(current path)가 형성되며, M0의 문턱전압이 리드 전압(또는 검증 전압)보다 높으면 M0을 포함하는 스트링(ST)을 통해 전류경로가 형성되지 않는다. 따라서, 비트라인(BL)의 전압강하 또는 비트라인(BL)으로부터 소스라인(SL)으로 전류가 흐르는 것을 검출하여 M0의 데이터 값을 판별할 수 있다.
프로그램 동작(또는 이레이즈 동작)이 수행되는 구간에서 파이프 제어신호(PCG)는 1단계로 접지전압에서 패스전압(또는 이레이즈 전압)으로 활성화되고, 1단계로 패스전압(또는 이레이즈 전압)에서 접지전압으로 비활성화될 수 있다. 그러나 리드 동작 또는 검증 동작시 파이프 제어신호(PCG)는 접지전압에서 2단계에 걸쳐서 패스 전압으로 활성화되고, 패스전압에서 2단계에 걸쳐서 접지전압으로 비활성화될 수 있다. 파이프 제어신호(PCG)에 대한 자세한 설명은 도 6의 설명에서 후술한다.
도 6은 도 5의 비휘발성 메모리 장치의 파이프 제어신호 생성부(510)의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, CNTEN 신호, RISERANGE 신호, 제1신호(INT_PCGSEL), 제2신호(2STEP_PCG) 및 제어신호(PCG)의 파형을 나타낼 수 있다. 또한 UNSELWL은 선택되지 않은 워드라인들(WL1 - WL7)의 전압의 파형을 나타내고, SELWL은 선택된 워드라인들(WL0)의 전압의 파형을 나타낼 수 있다.
CNTEN 신호는 인에이블 구간(EN1)과 디스에이블 구간(EN2)에 활성화되고, RISERANGE는 인에이블 구간(EN1)에 활성화될 수 있다. 인에이블 구간(EN1)은 리드 동작 또는 검증 동작시 파이프 제어신호(PCG)의 활성화가 수행되도록 설정된 구간을 나타내고, 디스에이블 구간(EN2)은 리드 동작 또는 검증 동작시 파이프 제어신호(PCG)의 활성화가 수행되도록 설정된 구간을 나타낼 수 있다. 인에이블 구간(EN1)은 UNSELWL, SELWL이 활성화되는 시점을 기준으로 전후 수 마이크로 초(μs)의 시간을 가지고, 디스에이블 구간은 UNSELWL, SELWL이 비활성화되는 시점을 기준으로 전후 수 마이크로 초(μs)의 시간을 가질 수 있다.
CNTEN 및 RISERANGE 신호가 모두 활성화되면 제2신호(2STEP_PCG)가 활성화되고, 인에이블 구간(EN1)에서 카운팅 정보(CNT<0:M>)의 값이 제1라이징 정보(RISE1<0:M>) 이상이 되면(T1) 제1신호(INT_PCGSEL)가 활성화되고, 카운팅 정보(CNT<0:M>)의 값이 제2라이징 정보(RISE2<0:M>) 이상이 되면(T2) 제2신호(2STEP_PCG)가 비활성화된다.
디스에이블 구간(EN2)에서 카운팅 정보(CNT<0:M>)의 값이 제2폴링 정보(FALL2<0:M>) 이상이 되면(T3) 제2신호(2STEP_PCG)가 비활성화되고, 카운팅 정보(CNT<0:M>)가 제1폴링 정보(FALL1<0:M>) 이상이 되면(T4) 제1신호(INT_PCGSEL) 및 제2신호(2STEP_PCG)가 비활성화된다.
UNSELWL은 리드 또는 검증 동작시 소정의 시점에 패스전압(VPASS)으로 활성화되며, 리드 또는 검증 동작이 완료된 후 소정의 시점에 접지전압으로 비활성화 될 수 있다. SELWL은 리드 또는 검증 동작시 소정의 시점에 리드전압(VREAD) 또는 검증전압(VREAD, VVERIFY)으로 활성화되며, 리드 또는 검증 동작이 완료된 후 소정의 시점에 접지전압으로 비활성화 될 수 있다.
제어신호(PCG)는 T1 시점에 비활성화 레벨(GND)에서 예비 활성화 레벨(PRE_ACT_LV)로 예비 활성화되고, T2 시점에 예비 활성화 레벨(PRE_ACT_LV)에서 활성화 레벨(ACT_LV)로 활성화되고, T3 시점에 활성화 레벨(ACT_LV)에서 예비 활성화 레벨(PRE_ACT_LV)로 예비 비활성화되고, T4 시점에 예비 활성화 레벨(PRE_ACT_LV)에서 비활성화 레벨(GND)로 비활성화된다. 여기서 활성화 레벨(ACT_LV)은 패스 전압의 레벨과 동일하고, 예비 활성화 레벨(PRE_ACT_LV)은 활성화 레벨(ACT_LV)에서 소정의 레벨을 뺀 레벨과 동일할 수 있다.
도 5를 참조하면, 파이프 제어신호(PCG)는 UNSELWL, SELWL이 활성화되기 이전에 예비 활성화되고, UNSELWL, SELWL가 비활성화되기 이전에 예비 비활성화될 수 있다. 도 4와 같은 3D 비휘발성 메모리 장치의 경우 각 워드라인(WL0 - WL7)와 PCG신호가 전달되는 라인 사이의 거리가 서로 다르다. 각 워드라인(WL0 - WL7)에 존재하는 로딩과, 각 워드라인(WL0 - WL7)과 PCG 신호가 전달되는 라인 사이의 로딩 차이로 인해 신호들의 타이밍 미스 매치(mismatch)가 발생할 수 있다. 도 5의 비휘발성 메모리 장치는 파이프 제어신호(PCG)가 예비 활성화, 활성화, 예비 비활성화 및 비활성화되는 시점을 자유롭게 조절함으로써 이러한 신호들의 타이밍 미스매치를 최소화할 수 있다.
참고로, 정보들(RISE1<0:M>, RISE2<0:M>, FALL1<0:M>, FALL2<0:M>)은 비휘발성 메모리 장치의 테스트를 수행할 때 각 워드라인으로 전달되는 신호와 PCG 신호의 신호의 타이밍이 가장 잘 매칭되는 값으로 결정될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (23)

  1. 제1 및 제2구간에서 클록을 카운팅하여 카운팅 정보를 생성하는 카운팅부;
    상기 제1구간에서 상기 카운팅 정보가 제1라이징 정보 이상이면 제1신호를 활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제1폴링 정보 이상이면 상기 제1신호를 비활성화하는 제1신호 생성부;
    상기 제1구간의 시작 시점에 제2신호를 활성화하고 상기 제1구간에서 상기 카운팅 정보가 제2라이징 정보 이상이면 상기 제2신호를 비활성화하고, 상기 제2구간에서 상기 카운팅 정보가 제2폴링 정보 이상이면 상기 제2신호를 활성화하고 상기 카운팅 정보가 상기 제1폴링 정보 이상이면 상기 제2신호를 비활성화하는 제2신호 생성부; 및
    제1모드로 설정된 경우 상기 제1 및 제2신호가 모두 활성화된 구간에서 제어신호를 예비 활성화 레벨로 구동하고, 상기 제1신호가 활성화되고 상기 제2신호가 비활성화된 구간에서 상기 제어신호를 상기 예비 활성화 레벨보다 높은 활성화 레벨로 구동하는 제어신호 구동부
    를 포함하는 제어신호 생성회로.
  2. 제 1항에 있어서,
    상기 제2라이징 정보는 상기 제1라이징 정보보다 큰 값을 가지고, 상기 제1폴링 정보는 상기 제2폴링 정보보다 큰 값을 가지는 제어신호 생성회로.
  3. 제 1항에 있어서,
    상기 카운팅부는
    상기 제1 및 제2구간 이외의 구간에서 비활성화되는 제어신호 생성회로.
  4. 제 1항에 있어서,
    상기 제어신호 구동부는
    상기 제1신호가 비활성화된 구간에서 상기 제어신호를 비활성화 레벨로 구동하는 제어신호 생성회로.
  5. 제 1항에 있어서,
    상기 제어신호 구동부는
    상기 제2신호가 비활성화된 구간에서 상기 활성화 레벨을 가지고, 상기 제2신호가 활성화된 구간에서 상기 예비 활성화 레벨을 가지는 활성화 전압을 생성하는 활성화 전압 생성부; 및
    상기 제1신호가 비활성화된 구간에서 상기 제어신호를 상기 비활성화 레벨을 갖는 비활성화 전압으로 구동하고, 상기 제1신호가 활성화된 구간에서 상기 제어신호를 상기 활성화 전압으로 구동하는 구동부
    를 포함하는 제어신호 생성회로.
  6. 제 1항에 있어서,
    상기 제1 및 제2라이징 정보, 상기 제1 및 제2폴링 정보의 값은 테스트 결과에 따라 조절되는 제어신호 생성회로.
  7. 제 4항에 있어서,
    상기 제어신호 구동부는
    제2모드로 설정된 경우 제3신호가 활성화된 구간에서 상기 제어신호를 상기 활성화 레벨로 구동하고, 상기 제3신호가 비활성화된 구간에서 상기 제어신호를 상기 비활성화 레벨로 구동하는 제어신호 생성 회로.
  8. 파이프 제어신호에 응답하여 제어되는 파이프 트랜지스터;
    비트라인과 상기 파이프 트랜지스터 사이에 직렬로 연결된 다수의 제1메모리 셀을 포함하는 제1하프 스트링;
    소스라인과 상기 파이프 트랜지스터 사이에 직렬로 연결된 다수의 제2메모리 셀을 포함하는 제2하프 스트링; 및
    제1모드로 설정된 경우 리드 또는 검증 동작시 상기 제1 및 제2라이징 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 활성화하고, 상기 제1 및 제2폴링 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 비활성화하는 파이프 제어신호 생성부
    를 포함하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 파이프 제어신호 생성부는
    상기 제1라이징 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 예비 활성화 레벨로 구동하고, 상기 제2라이징 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 활성화 레벨로 구동하고, 상기 제2폴링 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 상기 예비 활성화 레벨로 구동하고, 상기 제1폴링 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 비활성화 레벨로 구동하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 제2라이징 정보는 상기 제1라이징 정보보다 큰 값을 가지고, 상기 제1폴링 정보는 상기 제2폴링 정보보다 큰 값을 가지는 비휘발성 메모리 장치.
  11. 제 9항에 있어서,
    상기 제1 및 제2라이징 정보, 상기 제1 및 제2폴링 정보의 값은 테스트 결과에 따라 조절되는 제어신호 생성회로.
  12. 제 8항에 있어서,
    상기 파이프 제어신호 생성부는
    제2모드로 설정된 경우 상기 리드 또는 상기 검증 동작시 상기 파이프 제어신호를 1단계로 활성화하고, 1단계로 비활성화하는 비휘발성 메모리 장치.
  13. 제 8항에 있어서,
    상기 다수의 제1메모리 셀 중 대응하는 제1메모리 셀과 연결되고, 상기 비트라인과 상기 파이프 트랜지스터 사이에 수직방향으로 적층된 다수의 제1워드라인; 및
    상기 다수의 제2메모리 셀 중 대응하는 제2메모리 셀과 연결되고, 상기 소스라인과 상기 파이프 트랜지스터 사이에 수직방향으로 적층된 다수의 제2워드라인
    을 더 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 및 제2하프 스트링은 U자 형태의 3차원 풀 스트링 형태를 가지는 비휘발성 메모리 장치.
  15. 제 8항에 있어서,
    상기 활성화 레벨은 패스전압 레벨이고, 상기 예비 활성화 레벨은 상기 패스전압 레벨보다 낮은 레벨이고, 상기 비활성화 레벨은 접지 전압 레벨인 비휘발성 메모리 장치.
  16. 제 8항에 있어서,
    상기 파이프 제어신호 생성부는
    프로그램 동작시 상기 파이프 제어신호를 1단계로 패스전압 레벨로 활성화하고, 이레이즈 동작시 상기 파이프 제어신호를 1단계로 이레이즈 전압 레벨로 활성화하는 비휘발성 메모리 장치.
  17. 제 8항에 있어서,
    상기 파이프 제어신호 생성부는
    상기 제1모드로 설정된 경우 인에이블 구간에서 상기 제1 및 제2라이징 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 활성화하고, 디스에이블 구간에서 상기 제1 및 제2폴링 정보에 의해 결정되는 시점에 상기 파이프 제어신호를 2단계에 걸쳐서 비활성화하고,
    상기 제2모드로 설정된 경우 상기 인에이블 구간의 소정의 시점에 상기 파이프 제어신호를 활성화하고, 상기 디스에이블 구간의 소정의 시점에 상기 파이프 제어신호를 비활성화하는 비휘발성 메모리 장치.
  18. 제 8항에 있어서,
    상기 파이프 제어신호 생성부와 상기 파이프 트랜지스터의 게이트를 연결하고, 상기 파이프 제어신호를 상기 파이프 트랜지스터의 게이트로 전달하는 제어신호 전달라인
    을 더 포함하는 비휘발성 메모리 장치.
  19. 제1 및 제2라이징 정보, 제1 및 제2폴링 정보를 저장하는 저장부; 및
    제1모드로 설정된 경우 상기 제1라이징 정보에 의해 결정되는 제1시점에 제어신호를 예비 활성화하고, 상기 제2라이징 정보에 의해 결정되는 제2시점에 상기 제어신호를 활성화하고, 상기 제2폴링 정보에 의해 결정되는 제3시점에 상기 제어신호를 예비 비활성화하고, 상기 제1폴링 정보에 의해 결정되는 제4시점에 상기 제어신호를 비활성화하는 제어신호 생성부
    를 포함하는 제어신호 생성회로.
  20. 제 19항에 있어서,
    상기 제어신호 생성부는
    상기 제1시점에 상기 제어신호를 예비 활성화 레벨로 예비 활성화하고, 상기 제2시점에 상기 제어신호를 상기 예비 활성화 레벨보다 높은 활성화 레벨로 활성화하고, 상기 제3시점에 상기 제어신호를 상기 예비 활성화 레벨로 예비 비활성화하고, 상기 제4시점에 상기 제어신호를 상기 예비 활성화 레벨보다 낮은 비활성화 레벨로 비활성화하는 제어신호 생성회로.
  21. 제 19항에 있어서,
    상기 제어신호 생성부는
    클록을 카운팅한 카운팅 정보와 상기 제1라이징 정보를 비교해 상기 제1시점을 결정하고, 상기 카운팅 정보와 상기 제2라이징 정보를 비교해 상기 제2시점을 결정하고, 상기 카운팅 정보와 상기 제2폴링 정보를 비교해 상기 제3시점을 결정하고, 상기 카운팅 정보와 상기 제1폴링 정보를 비교해 상기 제4시점을 결정하는 제어신호 생성회로.
  22. 제 19항에 있어서,
    상기 제1 및 제2라이징 정보, 상기 제1 및 제2폴링 정보의 값은 테스트 결과에 따라 조절되는 제어신호 생성회로.
  23. 제 19항에 있어서,
    상기 제어신호 생성부는
    제2모드로 설정된 경우 소정의 시점에 상기 제어신호를 상기 활성화하고, 소정의 시점에 상기 제어신호를 비활성화하는 제어신호 생성회로.
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