KR20100060933A - 프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자 - Google Patents

프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자 Download PDF

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Abstract

본 발명은 비휘발성 메모리의 비트라인과 페이지버퍼를 전기적으로 연결하는 센싱트랜지스터의 게이트에 인가되는 프리차지 전압을 생성하는 회로에 관한 것으로, 본 발명에 따른 프리차지 전압 생성회로는, 외부전압 공급단; 상기 프리차지 전압 출력단; 접지전압 공급단; 상기 외부전압 공급단과 상기 프리차지 전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 작아는 제1저항소자; 및 상기 프리차지 전압 공급단과 상기 접지전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2저항소자를 포함한다.
비트라인, 페이지버퍼, 비휘발성 메모리

Description

프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리 소자{PRECHARGE VOLTAGE GENERATING CIRCUIT AND NON-VOLATILE MEMORY DEVICE DEVICE INCLUDING THE SAME}
본 발명은 비휘발성 메모리소자에 관한 것으로, 더욱 상세하게는 비위발성 메모리소자의 센싱트렌지스터의 게이트에 인가되는 프리차지 전압 생성회로에 관한 것이다.
메모리소자는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리소자와 비휘발성 메모리소자로 나누어진다. 휘발성 메모리소자는 전원공급 차단시 데이터가 소멸되는 메모리소자로서, 디렘 및 에스램이 이에 속한다. 비휘발성 메모리소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리소자로서, 플레쉬 메모리소자가 이에 속한다.
이하, 도면을 참조하여 비휘발성 메모리소자의 구성 및 리드 동작에 대하여 알아보기로 한다.
도 1은 종래 기술에 따른 비휘발성 메모리소자의 셀어레이 및 페이지버퍼의 구성도이다. 여기서, DSL은 드레인 선택 라인, SSL은 소스 선택 라인을 나타낸다.
도시된 바와 같이, 비휘발성 메모리소자, 특히 낸드 플레쉬 메모리소자의 셀어레이(100)는 데이터를 저장하는 복수의 셀, 메모리셀을 선택하여 활성화하는 워드라인(WL) 및 메모리셀의 데이터를 입/출력하는 비트라인(BL)을 포함하며, 복수의 워드라인(WL)과 복수의 비트라인(BL)이 매트릭스 형태로 배열된다. 여기서, 복수의 메모리셀은 소스 선택 트렌지스터와 드레인 선택 트렌지스터 사이에 직렬 연결되어 스트링 구조를 형성하며, 메모리셀의 게이트 전극은 워드라인(WL)과 연결된다. 이때 동일한 워드라인(WL)에 공통으로 연결된 메모리셀들의 집합을 페이지라 하는데, 페이지는 이븐 비트라인(BLe)과 연결되는 이븐 페이지 및 오드 비트라인(BLo)과 연결되는 오드 페이지로 나누어질 수 있으며, 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 하나의 페이지 버퍼에 연결될 수 있다. 각각의 비트라인(BL)에 연결된 복수의 스트링은 공통 소스라인에 병렬 연결되어 메모리 블록을 구성한다.
페이지 버퍼(110)는 프로그램, 리드 등의 동작시 비트라인(BL)을 제어하기 위해 구비된다. 비트라인 선택부(130)는 페이지 버퍼(110)가 제어할 비트라인(BL)을 선택하기 위해 구비된다. 이븐 비트라인(BLe) 또는 오드 비트라인(BLo) 중 비트라인 선택부(130)에 의해 선택된 비트라인(BL)이 페이지 버퍼(110)의 제어를 받게 된다. 페이지 버퍼(110)가 하나의 비트라인(BL)만을 제어하게 설계되는 경우에는 비트라인 선택부(130)는 메모리소자의 구성에서 제외된다. 센싱 트랜지스터(120)는 페이지 버퍼(110)의 감지노드(SO)와 비트라인 선택부(130)에 의해 선택된 비트라 인(BL)을 연결시켜 준다.
페이지 버퍼(110)는 프리차지부(111) 및 레지스터부(112)를 포함하여 구성되는데, 프리차지부(111)는 프리차지 동작시 감지노드(SO)를 전원전압의 레벨로 프리차지 시키고, 레지스터부(112)는 감지노드(SO)와 입출력노드(QA) 사이에 연결되어 데이터를 임시 저장하는 역할을 수행한다.
이하에서는 페이지버퍼(110)의 동작에 따른 리드 동작의 전반적인 과정을 살펴보기로 한다. 설명의 편의를 위해, 이븐 비트라인(BLe)이 선택되었다(BSLe='하이', DISe='로우', BSLo='로우', DISo='하이')는 가정하에 셜명하기로 한다.
먼저 리셋신호(RESET)가 '하이'레벨로 인가되어 입출력 노드(QA)를 '로우' 레벨로 프리차지 한다. 이러서 프리차지 신호(PRECHb)가 '로우'레벨로 인가되어 감지노드(SO)를 '하이' 레벨로 프리차지한다. 이때, 센싱 트렌지스터(120)에는 프리차지 전압(V1)이 인가된다(PBSENSE=V1). 따라서 센싱 트렌지스터(120)가 턴온되고 이븐 비트라인(BLe)은 하이 레벨로 프리차지 된다.
프리차지 이후 센싱 트랜지스터(120)의 게이트에는 '로우'레벨이 인가되어 센싱 트렌지스터(120)는 오프되는데, 이때부터 이븐 비트라인(BLe)의 전위는 선택된 셀의 프로그램 여부에 따라 이벨류에이션(evaluation)된다. 선택된 셀이 프로그램된 경우에 이븐 비트라인(BLe)의 전위는 프리차지 레벨, 즉 '하이'레벨을 유지한다. 반대로 선택된 셀이 프로그램되지 않은 경우에 이븐 비트라인(BLe)의 전위는 '로우'레벨로 변경된다. 참고로, 이벨류에이션 시간 동안 선택된 셀의 워드라인(WL) 으로는 0V가 인가되며, 선택되지 않은 셀의 워드라인(WL)으로는 턴온전압이 인가된다.
이벨류에이션 시간이 지난 후에 프리차지 신호(PRECHb)는 '하이'레벨로 변경된다. 그리고 센싱 트랜지스터(120)에는 센싱 전압(V2)이 인가된다(PBSENSE=V2). 센싱 전압(V2)은 프리차지 전압(V1)보다는 낮은 레벨이며 0V보다는 높은 전압이다. 센싱 전압(V2)이 인가되는 때에 센싱 트랜지스터(120)는 이벨류에이션된 이븐 비트라인(BLe)의 전위에 따라 온/오프된다. 이븐 비트라인(BLe)이 '하이'레벨인 경우에는 센싱 트렌지스터(PBSENSE)가 오프되며, 이에 따라 감지노드(SO)는 계속 프리차지 레벨인 '하이'레벨을 유지한다. 이븐 비트라인(BLe)이 '로우'레벨인 경우에는 센싱 트랜지스터(120)가 온되며, 이에 따라 감지노드(SO)는 '하이'레벨을 유지하지 못하고 '로우'레벨로 변경된다.
이어서 리드 신호(READ)가 '하이'레벨로 인가되어 트랜지스터(N2)가 턴온된다. 따라서 감지노드(SO)가 '하이'레벨인 경우에는 트랜지스터(N1)가 턴온되어 입출력 노드(QA)의 레벨이 '로우'레벨로 변경된다. 또한, 감지노드(SO)가 '로우'레벨인 경우에는 트랜지스터(N1)가 턴온되지 않기에 입출력 노드(QA)의 레벨은 '하이'레벨을 유지한다. 결국 입출력 노드(QA)는 선택된 셀이 프로그램되었는지, 아닌지에 따라 서로 다른 레벨을 갖게 된다.
도 2는 셀의 프로그램 여부에 따라 비트라인이 이벨류에이션되고, 센싱 트렌지스터가 온/오프되는 것을 상세히 도시한 도면이다.
프리차지 전압(VPRE)이 센싱 트랜지스터에 인가되어 센싱 트랜지스터를 턴온시키면, 비트라인은 프리차지 전압 레벨로 프리차지 된다. 이후, 셀의 프로그램 여부에 따라 비트라인이 이벨류에이션되는데 셀이 프로그램된 경우 비트라인의 전압(VBL)은 Vsense 전압 이상의 레벨을 유지하고, 셀이 프로그램되지 않는 경우 비트라인의 전압(VBL)은 Vsense 전압 이하의 레벨로 떨어지게 된다.
이후, 센싱 전압이 센싱 트랜지스터에 인가된다. 셀이 프로그램되어('0' cell) 비트라인의 전압이 Vsense 이상의 레벨을 유지하는 경우에는, 센싱 트랜지스터가 턴온되어 감지노드 측의 전압을 떨어뜨리게 된다(201). 또한, 셀이 프로그램되지 아니해 비트라인의 전압이 Vsense 이하의 레벨인 경우에는, 센싱 트랜지스터가 턴온되지 못하고 감지노드 측의 전압은 프리차지 레벨을 유지하게 된다. 도면의 CBL은 비트라인 측의 캐패시터를 나타내며, CSO는 감지노드 측의 캐패시터를 나타낸다.
센싱전류(Itrip)는 셀의 프로그램 여부를 구분하게 해주는 전류량을 말하며, 이는 다음과 같이 정의된다.
센싱전류(Itrip) = (CBL*ΔVBL)/tEVAL = (CBL*((V1-VTH)-(V2-VTH)))/tEVAL = CBL*(V1-V2)/tEVAL
비트라인(BL)과 감지노드(SO) 사이에서 센싱전류(Itrip) 이상의 전류가 흐르면 페이지 버퍼(110)는 셀이 프로그램되지 않았다고 인식을 하며, 비트라인(BL)과 감지노드(SO) 사이에서 센싱전류(Itrip) 이하의 전류가 흐르면 페이지 버퍼(110)는 셀이 프로그램되었다고 인식한다.
한편, 셀의 턴온 전류(Cell transistor turn on current)는 온도가 낮아질수록 줄어드는 특성을 보인다. 따라서 저온에서는 프로그램되지 않은 셀을 리드하더라도 비트라인(BL)에 흐르는 전류가 센싱전류(Itrip) 이하로 떨어져 페이지 버퍼(110)에서는 셀이 프로그램된 것으로 인식하는 경우가 발생한다. 즉, 프로그램되지 않은 셀을 리드하는 경우에는 비트라인(BL)에 센싱전류(Itrip) 이상의 전류가 흘러야 하지만, 저온에서는 셀의 턴온 전류 자체가 줄어들어 버리기 때문에, 비트라인(BL)에 센싱전류(Itrip) 이하의 전류가 흐르게 되고, 그 결과 페이지 버퍼가 데이터를 잘못 인식하게 되는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저온에서의 리드 동작시 데이터가 잘못 인식되는 문제점을 해결하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 프리차지 전압 생성회로는, 비휘발성 메모리의 비트라인과 페이지버퍼를 전기적으로 연결하는 센싱트랜지스터의 게이트에 인가되는 프리차지 전압을 생성하는 회로에 있어서, 고전압 공급단; 상기 프리차지 전압 출력단; 저전압 공급단; 상기 외부전압 공급단과 상기 프리차지 전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 작아는 제1저항소자; 및 상기 프리차지 전압 출력단과 상기 저전압 공급단 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2저항소자를 포함한다.
또한, 본 발명에 따른 비휘발성 메모리소자는, 비트라인; 페이지버퍼; 상기 비트라인과 상기 페이지버퍼를 자신의 드레인-소스를 통해 전기적으로 연결하며, 상기 비트라인의 프리차지시에는 프리차지 전압을 게이트에 인가받고, 센싱동작시에는 센싱전압을 게이트에 인가받는 센싱트랜지스터; 및 온도에 비례하여 레벨이 변하는 상기 프리차지 전압을 생성하는 프리차지 전압 생성회로를 포함한다.
상기 프리차지 전압 생성회로는, 고전압 공급단; 상기 프리차지 전압 출력 단; 저전압 공급단; 상기 고전압 공급단과 상기 프리차지 전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 작아지는 제1저항소자; 및 상기 프리차지 전압 출력단과 상기 저전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2저항소자를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 센싱 트랜지스터에 인가되는 프리차지 전압(V1)이 온도에 비례하여 변한다. 따라서 센싱전류(Itrip)가 온도에 비례하여 움직이게 되고, 그 결과 저온에서 리드 동작이 수행되더라도 페이지버퍼가 데이터를 잘못 인식할 가능성이 없어진다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 비휘발성 메모리소자의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리소자는 비트라인(BL), 센싱 트랜지스터(320), 페이지 버퍼(310), 및 프리차지 전압 생성회로(340)를 포함하여 구성된다. 그리고 비트라인 선택부(330)는 이븐 비트라인(BLe) 과 오드 비트라인(BLo) 중 페이지 버퍼(310)와 연결될 비트라인(BL)을 선택하기 위하여 구비된다.
잘 알려진 바와 같이, 비트라인(BL)은 셀과 페이지 버퍼(310) 사이에서 데이터가 입/출력되는 라인이다. 페이지 버퍼(310)는 비트라인(BL)을 제어하여 리드 및 프로그램 동작을 수행한다. 비트라인(BL)과 페이지 버퍼(310)는 센싱 트랜지스터(320)를 통해 전기적으로 연결된다. 페이지 버퍼(310)가 비트라인(BL)을 프리차지시키는 동작을 수행할 때 센싱 트랜지스터(320)의 게이트(PBSENSE)에는 프리차지 전압(V1)이 인가되며, 페이지 버퍼(310)가 비트라인(BL)의 데이터를 감지할때 센싱 트랜지스터(320)의 게이트(PBSENSE)에는 센싱전압이 인가된다.
프리차지 전압 생성회로(340)는, 비트라인(BL)의 프리차지 동작시 센싱 트랜지스터(320)에 인가되는 프리차지 전압(V1)을 생성한다. 종래에는 프리차지 전압(V1)이 항상 온도와 무관하게 일정한 레벨을 유지하도록 생성되었다. 그러나 본 발명에 따른 프리차지 전압 생성회로(340)는, 온도에 비례하여 변동되는 레벨을 갖는 프리차지 전압(V1)을 생성한다. 즉, 프리차지 전압 생성회로(340)는 온도가 높아지면 프리차지 전압(V1)의 레벨을 높이며, 온도가 낮아지면 프리차지 전압(V1)의 레벨을 낮춘다.
도 4는 본 발명에 따른 프리차지 전압 생성회로(340)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 프리차지 전압 생성회로(340)는, 고전압 공급 단(VEXT); 프리차지 전압 출력단(V1); 저전압 공급단(VSS); 고전압 공급단(VEXT)과 프리차지 전압 출력단(V1) 사이에 연결되며, 온도에 비례하여 저항값이 작아지는 제1소자(410); 및 프리차지 전압 출력단(V1)과 저전압 공급단(VSS) 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2소자(420)를 포함하여 구성된다.
프리차지 전압 생성회로(340)는 제1소자(410)와 제2소자(420)를 이용해 고전압(VEXT)과 저전압(VSS)을 전압분배하여 프리차지 전압(V1)을 생성한다. 고전압(VEXT)은 프리차지 전압 생성회로(340)의 외부로부터 공급되는 전압을 말하는데, 이러한 전압으로는 메모리소자에서 사용되는 내부전압들(예, 전원전압)이 사용될 수 있다. 그리고 저전압으로는 접지전압(VSS)이 사용될 수 있다.
제1소자(410)는 온도에 비례하여 저항값이 작아진다. 이러한 제1소자(410)로는 도면과 같이 트랜지스터가 사용될 수 있다. 트랜지스터의 게이트에는 저항값에 따라 적절한 바이어스 전압(VBIAS)이 인가될 수 있다. 바이어스 전압(VBIAS)이 높아질수록 트랜지스터의 저항값은 커지고, 바이어스 전압(VBIAS)이 낮아질수록 트랜지스터의 저항값은 작아진다. 어떠한 바이어스 전압(VBIAS)이 인가되던지, 트랜지스터의 저항값이 온도에 비례하여 작아진다는 데에는 변함이 없다.
제2소자(420)는 온도에 비례하여 저항값이 커진다. 이러한 제2소자(420)로는 도면과 같이 도체저항이 사용될 수 있다. 일반적으로 도체저항은 온도에 비례하여 저항값이 커지는 특성을 가진다.
메모리소자의 온도가 낮아지면 제1소자(410)의 저항값은 커지고, 제2소자(420)의 저항값은 작아진다. 따라서 프리차지 전압(V1)의 레벨은 낮아진다. 그리 고 메모리소자의 온도가 높아지면 제1소자(410)의 저항값은 작아지고, 제2소자(420)의 저항값은 커진다. 따라서 프리차지 전압(V1)의 레벨은 높아진다.
즉, 본 발명의 프리차지 전압 생성회로(340)는, 온도가 높아지면 프리차지 전압(V1)을 높은 레벨로 생성하고, 온도가 낮아지면 프리차지 전압(V1)을 낮은 레벨로 생성한다.
배경기술 부분에서 살펴본 바와 같이, 센싱전류(Itrip)는 하기와 같은 식으로 표현된다.
Itrip = CBL*(V1-V2)/tEVAL
그리고, 본 발명에 따르면 프리차지 전압(V1)은 온도가 낮을수록 낮아지는 특성을 보인다. 따라서 본 발명과 같은 프리차지 전압(V1)을 사용하면 센싱전류(Itrip)도 온도가 낮을수록 낮아지는 특성을 보이게 된다.
종래에는, 온도가 낮아질수록 셀의 턴온 전류는 낮아지는데, 센싱전류(Itrip)는 그대로였기 때문에, 저온에서 페이지 버퍼(310)가 데이터를 잘못 인식하는 문제가 발생했다. 그러나 본 발명에 따르면 셀의 턴온 전류와 마찬가지로 센싱전류(Itrip) 또한 저온에서는 낮아지는 특성을 보이기 때문에, 저온에서 페이지 버퍼(310)가 데이터를 잘 못 인식하는 문제가 발생하지 않는다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래 기술에 따른 비휘발성 메모리소자의 셀어레이 및 페이지버퍼의 구성도.
도 2는 셀의 프로그램 여부에 따라 비트라인이 이벨류에이션되고, 센싱 트렌지스터가 온/오프되는 것을 상세히 도시한 도면.
도 3은 본 발명에 따른 비휘발성 메모리소자의 일실시예 구성도.
도 4는 본 발명에 따른 프리차지 전압 생성회로(340)의 일실시예 구성도.

Claims (8)

  1. 비휘발성 메모리의 비트라인과 페이지버퍼를 전기적으로 연결하는 센싱트랜지스터의 게이트에 인가되는 프리차지 전압을 생성하는 회로에 있어서,
    고전압 공급단;
    상기 프리차지 전압 출력단;
    저전압 공급단;
    상기 고전압 공급단과 상기 프리차지 전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 작아지는 제1저항소자; 및
    상기 프리차지 전압 출력단과 상기 저전압 공급단 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2저항소자
    를 포함하는 프리차지 전압 생성회로.
  2. 제 1항에 있어서,
    상기 제1저항소자는,
    게이트에 소정전압을 인가받아 저항으로 동작하는 트랜지스터인 것을 특징으로 하는 프리차지 전압 생성회로.
  3. 제 2항에 있어서,
    상기 제2저항소자는,
    수동저항인 것을 특징으로 하는 프리차지 전압 생성회로.
  4. 비트라인;
    페이지버퍼;
    상기 비트라인과 상기 페이지버퍼를 자신의 드레인-소스를 통해 전기적으로 연결하며, 상기 비트라인의 프리차지시에는 프리차지 전압을 게이트에 인가받고, 센싱동작시에는 센싱전압을 게이트에 인가받는 센싱트랜지스터; 및
    온도에 비례하여 레벨이 변하는 상기 프리차지 전압을 생성하는 프리차지 전압 생성회로
    를 포함하는 비휘발성 메모리소자.
  5. 제 4항에 있어서,
    상기 프리차지 전압 생성회로는,
    고전압 공급단;
    상기 프리차지 전압 출력단;
    저전압 공급단;
    상기 고전압 공급단과 상기 프리차지 전압 출력단 사이에 연결되며, 온도에 비례하여 저항값이 작아는 제1저항소자; 및
    상기 프리차지 전압 출력단과 상기 저전압 공급단 사이에 연결되며, 온도에 비례하여 저항값이 커지는 제2저항소자
    를 포함하는 것을 특징으로 하는 비휘발성 메모리소자.
  6. 제 5항에 있어서,
    상기 제1저항소자는,
    게이트에 소정전압을 인가받아 저항으로 동작하는 트랜지스터인 것을 특징으로 하는 비휘발성 메모리소자.
  7. 제 6항에 있어서,
    상기 제2저항소자는,
    수동저항인 것을 특징으로 하는 비휘발성 메모리소자.
  8. 제 4항에 있어서,
    상기 프리차지 전압은 상기 센싱전압보다 높은 레벨인 것을 특징으로 하는 비휘발성 메모리소자.
KR1020080119741A 2008-11-28 2008-11-28 프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자 KR20100060933A (ko)

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KR1020080119741A KR20100060933A (ko) 2008-11-28 2008-11-28 프리차지 전압 생성회로 및 이를 포함하는 비휘발성 메모리소자

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* Cited by examiner, † Cited by third party
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US8724394B2 (en) 2011-03-07 2014-05-13 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof
US9570148B2 (en) 2014-02-12 2017-02-14 SK Hynix Inc. Internal voltage generation circuit, semiconductor memory device and semiconductor memory system
CN111009276A (zh) * 2018-10-04 2020-04-14 三星电子株式会社 非易失性存储器器件的感测电路和操作方法

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