KR101005184B1

KR101005184B1 - 불휘발성 메모리 장치 및 그 동작 방법

Info

Publication number: KR101005184B1
Application number: KR1020090016320A
Authority: KR
Inventors: 안성훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2011-01-04
Also published as: US20100214848A1; US8120964B2; JP2010198720A; KR20100097399A; CN101819818A

Abstract

본원 발명의 불휘발성 메모리 장치는 제1 노드에 인가되는 전압에 따라 전류값이 결정되는 전류원과, 상기 제1 노드와 접속되는 메모리 셀 스트링을 포함하며, 상기 제1 노드에 인가되는 전압을 기초로 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱한다.

또한, 본원 발명의 불휘발성 메모리 장치는 복수의 데이터 래치부와, 메모리 셀 스트링에 전류를 공급하는 전류 공급부와, 상기 메모리 셀 스트링과 상기 전류 공급부를 선택적으로 접속시키는 비트라인 스위칭부와, 상기 비트라인 스위칭부와 전류 공급부가 접속되는 제1 감지노드 및 상기 데이터 래치부들이 접속되는 제2 감지노드를 선택적으로 접속시키는 비트라인 센싱부를 포함하며, 상기 제1 감지노드에 인가되는 전압을 기초로 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱한다.

전류원, 소스 라인 바운싱, 검증 동작

Description

불휘발성 메모리 장치 및 그 동작 방법{Non volatile memory device and operating method using thereof}

본원 발명은 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.

불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨 을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 통상의 프로그램 및 검증 동작은 이븐 페이지와 오드 페이지를 구분하여 순차적으로 프로그램 동작을 수행한후 검증 동작을 수행하였다. 이는 두 페이지의 비트라인간 커플링 노이즈가 센싱동작에 미치는 영향을 최소화하기 위함이다. 셀의 사이즈가 축소됨에 따라 이러한 방법에 의해서도 비트라인간 커플링 노이즈를 감소시키기 어렵게 되었다. 이에 비트라인간 커플링 노이즈를 최소화할 수 있는 센싱 방식을 제공하고자 한다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 불휘발성 메모리 장치의 검증 동작을 개선할 수 있는 불휘발성 메모리 장치 및 그 동작 방법을 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 제1 노드에 인가되는 전압에 따라 전류값이 결정되는 전류원과, 상기 제1 노드와 접속되는 메모리 셀 스트링을 포함하며, 상기 제1 노드에 인가되는 전압을 기초로 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱한다.

본원 발명의 불휘발성 메모리 장치는 복수의 데이터 래치부와, 메모리 셀 스트링에 전류를 공급하는 전류 공급부와, 상기 메모리 셀 스트링과 상기 전류 공급부를 선택적으로 접속시키는 비트라인 스위칭부와, 상기 비트라인 스위칭부와 전류 공급부가 접속되는 제1 감지노드 및 상기 데이터 래치부들이 접속되는 제2 감지노드를 선택적으로 접속시키는 비트라인 센싱부를 포함하며, 상기 제1 감지노드에 인가되는 전압을 기초로 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱한다.

본원 발명의 불휘발성 메모리 장치의 동작 방법은 메모리 셀 스트링 및 상기 메모리 셀 스트링에 선택적으로 접속되는 전류 공급부를 포함하는 불휘발성 메모리 장치가 제공되는 단계와, 비트라인을 로우 레벨로 디스차지 시키는 단계와, 판독 대상 셀과 접속된 워드라인에 기준전압, 나머지 셀과 접속된 워드라인에 패스전압을 인가하는 단계와, 상기 전류 공급부, 상기 비트라인 및 상기 메모리 셀 스트링을 접속시키는 단계와, 상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 단계와, 상기 전류값에 따라 상기 전류 공급부와 메모리 셀 스트링의 접속노드에 인가되는 전압이 결정되는 단계와, 상기 접속노드의 전압을 센싱하여 래치부에 저장시키는 단계를 포함한다.

본원 발명의 불휘발성 메모리 장치의 동작 방법은 제1 내지 제2 래치부, 메모리 셀 스트링 및 상기 제1 래치부에 저장된 데이터에 따라 상기 메모리 셀 스트링에 선택적으로 접속되는 전류 공급부를 각각 포함하는 복수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치가 제공되는 단계와, 비트라인을 로우 레벨로 디스차지 시키는 단계와, 판독 대상 셀과 접속된 워드라인에 기준전압, 나머지 셀과 접속된 워드라인에 패스전압을 인가하는 단계와, 상기 전류 공급부, 상기 비트라인 및 상기 메모리 셀 스트링을 접속시키는 단계와, 상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 제1 단계와, 제1 전압의 비트라인 센싱신호를 인가하여 상기 전류값이 기준전류보다 큰 셀들에 대한 정보를 상기 제1 래치부에 저장시키는 단계와, 상기 제1 래치부에 저장된 데이터에 따라 상기 전류 공급부가 선택적으로 전류를 공급하는 단계와, 상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 제2 단계와, 제2 전압의 비트라인 센싱신호를 인가하여 상기 전류값에 의해 결정되는 각 셀의 문턱전압에 대한 정보를 상기 제2 래치부에 저장시키는 단계를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 본원 발명에서는 비트라인간의 커플링이 센싱의 정밀도에 영향을 미치지 않아 이븐/오드 동시 프로그램 방식에 대해서도 적용이 가능하다. 또한 셀의 상태에 따라 선택적으로 전류공급부를 동작시키기 때문에 소스 라인 바운싱 현상을 최소화 할 수 있다. 또한 비트라인을 프리차지시키는 동작을 수행하지 않기 때문에 패스트 검증 방법의 성능을 더욱 향상시킬 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명에 적용되는 전압종속 전류원을 도시한 회로도이다.

첫 번째 전압종속 전류원(100)은 일단자가 전원전압(VCC)과 접속되며, 다이오드 접속된 형태의 NMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터를 경유하여 흐르는 전류(Isen)는 상기 전원 전압(VCC), 타측단자에 인가되는 전압(Vsen), 문턱전압(Vt)에 의하여 결정된다.

즉 Isen=0.5 Kn'W/L(VCC-Vsen-Vt)^2

두 번째 전압종속 전류원(110)은 일단자가 전원전압(VCC)과 접속되며, 게이트에 특정 전압(Vg)이 인가되는 NMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터를 경유하여 흐르는 전류(Isen)는 상기 전원 전압(VCC), 게이트에 인가되는 전압(Vg), 문턱전압(Vt)에 의하여 결정된다.

즉 Isen=0.5 Kn'W/L(Vg-Vsen-Vt)^2

상기 수식에서 타측단자에 인가되는 전압(Vsen)을 변수로 가정하면, 각 트랜지스터를 흐르는 전류는 타측단자에 인가되는 전압(Vsen)에 의하여 결정된다고 볼 수 있다.

도 2는 본원 발명에 적용되는 불휘발성 메모리 장치에 포함된 메모리 셀 스트링을 도시한 도면이다.

상기 메모리 셀 스트링(200)은 직렬 접속된 복수의 메모리 셀(MC0~MCn), 비 트라인과 메모리 셀(MCn)을 선택적으로 접속시키는 드레인 선택 트랜지스터(DST), 메모리 셀과 공통 소스 라인(CSL)을 선택적으로 접속시키는 소스 선택 트랜지스터(SST)를 포함한다. 검증 동작 또는 독출 동작을 수행하는 방법에 대해 간략히 살펴보기로 한다.

검증 동작 또는 독출 동작에서는 특정 셀(210)을 선택하여 해당 셀의 문턱전압이 기준전압(Vread) 보다 큰지 여부를 판단하게 된다. 이를 위해 먼저 비트라인을 하이레벨 상태로 프리차지 시킨다. 그리고 선택된 셀(210)의 워드라인에는 기준전압(Vread)을 인가하고, 비선택된 나머지 셀들의 워드라인에는 패스전압(Vpass)을 인가한다. 그 결과 비선택된 셀들은 해당 셀의 문턱전압과 상관없이 모두 턴온 상태가 되며, 선택된 셀은 해당 셀의 문턱전압에 따라 턴온여부가 결정된다. 즉 선택된 셀의 문턱전압이 기준전압보다 크면 해당 셀이 턴온되지 않고, 선택된 셀의 문턱전압이 기준전압보다 작으면 해당 셀이 턴온된다.

그에 따라 선택된 셀(210)이 턴온되면, 전체 셀이 턴온되는 것이므로 하이레벨 상태의 비트라인이 접지 상태의 공통 소스라인을 통해 디스차지된다. 즉 셀 스트링을 통해 흐르는 전류값이 증가하게 된다. 그러나 선택된 셀(210)이 턴온되지 않으면, 셀 스트링을 통한 전류 경로가 형성되지 않으므로 비트라인은 하이레벨 상태를 유지한다. 즉 셀 스트링을 통해 흐르는 전류값은 거의 0이 된다. 정리하면, 선택된 셀의 문턱전압 상태에 따라 셀 스트링을 통해 흐르는 전류값의 크기가 결정된다.

즉 셀 스트링을 통해 흐르는 전류(Icell)는 선택된 셀의 문턱전압을 종속변 수로 하는 함수(f(Vt))로 볼 수 있다.

이러한 셀 스트링을 상기 전압종속 전류원에 접속시키는 경우를 고려해 본다.

도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 셀 스트링과 전류원의 접속에 의한 독출 방법의 개념을 설명하기 위한 도면이다.

상기 불휘발성 메모리 장치(300)는 전류원(310)과 셀 스트링(320)을 포함한다.

상기 전류원(310)은 도 1의 전류원(100)과 동일한 구성으로 실시예에 따라 다른 전류원(110)으로 구성할 수 있다.

상기 셀 스트링(320)은 앞서 설명한 셀 스트링(200)과 동일한 구성을 갖는다.

도 1과 2에서 설명한 바와 같이, 전류원에서 공급되는 전류(Isen)는 일측 단자에 인가되는 전압(Vsen)에 의하여 결정되며, 셀 스트링에 흐르는 전류(Icell)는 메모리 셀의 문턱전압(Vt)에 의하여 결정된다. 상기 전류원(310)과 셀 스트링(320)을 접속시킬 경우, 어느 순간 각 전류 값은 동일하게 되는바, 그때의 전류는 상기 전압(Vsen) 또는 문턱전압(Vt)에 의하여 결정되므로, 두 전압의 값은 동일하다고 볼 수 있다. 그 결과 상기 셀 스트링(320)과 전류원(310)의 접속노드에 인가되는 전압(Vsen)을 측정하면 셀의 문턱전압(Vt)을 측정할 수 있게 된다.

이때 셀 스트링에 흐르는 전류(Icell)의 크기에 따라 문턱전압(Vt)을 측정하는 방법을 더욱 상세히 살펴보기로 한다.

먼저 도 3c를 참조하면, 기준전압을 0V로 가정할 때 프로그램된 상태와 소거 상태의 셀을 구분할 수 있게 된다.

도 3b를 참조하면, 전류원에 흐르는 전류(Isen)는 앞서 언급한 수식에 비추어 상기 전압(Vsen)과 반비례 관계를 갖는다. 그리고 셀 스트링에 흐르는 전류(Icell)는 비트라인의 전압이 클수록 증가하므로, 상기 전압(Vsen)과 비례관계를 갖는다.

양 전류가 교차하는 지점의 전압(Vsen) 값이 결국 셀의 문턱전압(Vt)이 된다. 이때 선택된 셀이 소거 상태의 셀이라면, 셀 스트링으로 통해 흐르는 전류가 커지므로, 상기 전압(Vsen)의 값도 상대적으로 작아지는 것을 알 수 있다. 또한 선택된 셀이 프로그램 상태의 셀이라면, 셀 스트링으로 통해 흐르는 전류가 작아지므로, 상기 전압(Vsen)의 값도 상대적으로 커지는 것을 알 수 있다.

따라서 상기 전압(Vsen)의 값이 상대적으로 크면 선택된 셀의 문턱전압(Vt) 상대적으로 더 크다고 판단할 수 있다. 즉 상기 전압(Vsen)은 셀의 문턱전압(Vt)의 크기에 비례하여 증가하는 관계임을 알 수 있다. 따라서 전류원(310)과 셀 스트링(320)의 접속노드에 인가되는 전압을 근거로 선택된 셀의 문턱전압의 크기를 판단할 수 있다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로 도이다.

상기 불휘발성 메모리 장치(400)는 전류공급부(410), 비트라인 스위칭부(420), 셀 스트링(430), 비트라인 센싱부(440), 감지 노드 프리차지부(442), 감지 노드 센싱부(444), 제1 래치부(450), 제2 래치부(460), 제3 래치부(470)를 포함한다. 상기 셀 스트링(430)을 제외한 나머지 구성 요소들이 하나의 페이지 버퍼로서 기능한다. 상기 페이지 버퍼는 각 셀 스트링 별로 접속된다.

상기 전류공급부(410)은 전류원(412)과 전류원의 공급전류를 제1 감지노드(VSEN)에 공급하는 전류전달부(414)를 포함한다. 상기 전류공급부(410)와 비트라인 스위칭부(420)의 접속노드에 제1 감지노드(VSEN)가 형성된다.

상기 전류원(412)은 전원전압(VCC)단자와 일단자가 접속되며 다이오드 접속된 NMOS 트랜지스터(N412)를 포함한다. 따라서 상기 전류원(412)이 공급하는 전류는 전원전압(VCC)에 의하여 결정된다.

상기 전류 전달부(414)는 인에이블 신호(SENSE_EN)에 따라 상기 전류원(412)이 공급하는 전류를 제1 감지노드(VSEN)를 경유하여 셀 스트링(430)으로 공급한다. 이를 위해 전류원(412)과 제1 감지노드(VSEN) 사이에 접속되며, 인에이블 신호(SENSE_EN)를 게이트로 입력받는 NMOS 트랜지스터(N414)를 포함한다.

상기 비트라인 스위칭부(420)는 비트라인을 프리차지 또는 디스차지시키거나, 전류 공급부(410)와 셀스트링(430)을 선택적으로 접속시킨다. 이를 위해, 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 디스차지 신호(DISCH) 에 응답하여 상 기 비트라인(BL)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N422)를 포함한다. 또한 비트라인 선택신호(SELBL)에 응답하여 비트라인(BL)과 전류공급부(410)를 접속시키는 NMOS 트랜지스터(N424)를 포함한다.

따라서 가변전압(VIRPWR)과 디스차지 신호(DISCH)에 따라 비트라인을 하이레벨로 프리차지하거나 로우레벨로 디스차지시킬 수 있다. 또한 비트라인과 전류공급부(410)를 선택적으로 접속시킬 수 있다.

상기 셀 스트링(430)은 앞서 설명한 셀 스트링(320, 200)과 같은 구성을 갖는다.

상기 비트라인 센싱부(440)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 제1 감지노드(VSEN)와 제2 감지 노드(SO)에 접속된 NMOS 트랜지스터(N440)를 포함한다. 상기 제2 감지노드(SO)는 각 래치부(450, 460, 470)의 접속노드에 형성된다. 상기 비트라인 센싱신호(PBSENSE)가 인가되면 제1 감지노드(VSEN)와 제2 감지노드(SO)에 인가되는 전압은 동일하게 된다.

검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다.

상기 감지 노드 프리차지부(442)는 프리차지신호(PRECH_N)에 응답하여 상기 제1 감지노드(VSEN) 또는 제2 감지 노드(SO)에 하이레벨 전압(VCC)을 인가한다. 이를 위해, 상기 전원전압단자(VCC)와 제2 감지 노드(SO) 사이에 접속된 PMOS 트랜지스터(P442)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 제2 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.

상기 감지 노드 센싱부(444)는 제2 감지 노드(SO)의 전압레벨에 따라 접지전압을 상기 각 래치부(450, 460, 470)에 인가시킨다. 이를 위해, 상기 감지 노드(SO)가 게이트에 접속되며 상기 각 래치부와 접지단자 사이에 접속된 NMOS 트랜지스터(N444)를 포함한다. 따라서 감지 노드의 전압레벨에 따라 접지전압이 각 래치부에 인가된다.

상기 제1 래치부(450)는 데이터가 저장되는 래치(454), 데이터 설정신호(CRST, CSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 래치(454)에 전달하는 데이터 설정부(456), 상기 래치(454)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(452)를 포함한다.

상기 래치(454)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV454),

제2 인버터(IV455)를 포함한다. 제1 인버터(IV454)의 출력단자와 제2 인버터(IV455)의 입력단자의 접속노드를 제1 노드(QC_N)라 하고, 제1 인버터(IV454)의 입력단자와 제2 인버터(IV455)의 출력단자의 접속노드를 제2 노드(QC)라 한다. 따라서 상기 제1 노드(QC_N)와 제2 노드(QC)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(456)는 제1 데이터 설정신호(CSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제1 노드(QC_N)에 인가시키는 NMOS 트랜지스터(N456), 제2 데이터 설정신호(CRST)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제2 노드(QC)에 인가시키는 NMOS 트랜지스터(N457)를 포함한다.

상기 데이터 전송부(452)는 데이터 전송신호(TRANC)에 따라 상기 래치(454)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N452)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QC_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제2 래치부(460)는 데이터가 저장되는 래치(464), 데이터 설정신호(MRST, MSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 래치(464)에 전달하는 데이터 설정부(466), 상기 래치(464)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(462)를 포함한다.

상기 래치(464)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV464), 제2 인버터(IV465)를 포함한다. 제1 인버터(IV464)의 출력단자와 제2 인버터(IV465)의 입력단자의 접속노드를 제1 노드(QM_N)라 하고, 제1 인버터(IV464)의 입력단자와 제2 인버터(IV465)의 출력단자의 접속노드를 제2 노드(QM)라 한다. 따라서 상기 제1 노드(QM_N)와 제2 노드(QM)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(466)는 제1 데이터 설정신호(MSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제1 노드(QM_N)에 인가시키는 NMOS 트랜지스터(N466), 제2 데이터 설정신호(MRST)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제2 노드(QM)에 인가시키는 NMOS 트랜지스터(N467)를 포함한다.

상기 데이터 전송부(462)는 데이터 전송신호(TRANM)에 따라 상기 래치(464)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N462)를 포함한다. 따라서 상기 데이터 전송신호(TRANM)의 인가에 따라 상기 제1 노드(QM_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제3 래치부(470)는 데이터가 저장되는 래치(474), 데이터 설정신호(TRST, TSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 래치(474)에 전달하는 데이터 설정부(476), 상기 래치(474)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(472)를 포함한다.

상기 래치(474)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV474), 제2 인버터(IV475)를 포함한다. 제1 인버터(IV474)의 출력단자와 제2 인버터(IV475)의 입력단자의 접속노드를 제1 노드(QT_N)라 하고, 제1 인버터(IV474)의 입력단자와 제2 인버터(IV475)의 출력단자의 접속노드를 제2 노드(QT)라 한다. 따라서 상기 제1 노드(QT_N)와 제2 노드(QT)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(476)는 제1 데이터 설정신호(TSET)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제1 노드(QT_N)에 인가시키는 NMOS 트랜지스터(N476), 제2 데이터 설정신호(TRST)에 따라 상기 감지노드 센싱부(444)에서 전달되는 접지전압을 상기 제2 노드(QT)에 인가시키는 NMOS 트랜지스터(N477)를 포함한다.

상기 데이터 전송부(472)는 제1 데이터 전송신호(TRANT)에 따라 상기 래치(474)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N472), 제2 데이터 전송신호(TRANT_N)에 따라 상기 래치(474)의 제2 노드(QT)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N473)를 포함한다. 따라서 상기 각 데이터 전송신호(TRANT, TRANT_N)의 인가에 따라 상기 래치(474)의 특정 노드(QT, QT_N)에 저장된 데이터를 감지 노드(SO)에 전송할 수 있다.

이제 상기와 같은 구성의 불휘발성 메모리 장치를 이용한 독출 방법 또는 검증 방법에 대하여 살펴보기로 한다.

도 5는 본원 발명의 일 실시예에 따른 독출 방법 또는 검증 방법을 도시한 파형도이다.

독출 방법과 검증 방법은 메모리 셀의 문턱전압이 기준전압이상인지 여부를 판단하는 것을 필수 구성 요소로 하는 바, 실질적으로 동일한 구성을 갖는다.

(1) T1 구간

최초 동작시에는 전류 공급부(410)와 비트라인간의 접속을 차단시킨다. 이때 비트라인은 비트라인 스위칭부(420)를 이용하여 로우레벨로 디스차지시킨다.

한편 전류 공급부(410)에 인에이블 신호(SENSE_EN)를 인가하여 전류 공급부(410)가 비트라인에 전류를 공급할 수 있도록 한다. 이때 비트라인과의 접속은 차단된 상태이므로, 전류는 흐르지 않는다. 다만 제1 감지노드(VSEN)에 하이레벨 전압이 인가된다.

종래의 경우에는 비트라인을 하이레벨로 프리차지시킨 상태에서, 셀의 문턱전압이 기준전압보다 큰지 여부에 따라 비트라인의 전압이 변화되도록 하고, 그 변화정도를 파악하여 검증 동작을 수행하였다. 그러나 본원 발명에서는 비트라인 프리차지 동작 없이 전류 공급부(410)에서 공급되는 전류를 이용하여 검증동작을 수행한다.

(2) T2 구간

다음으로 전류공급부(410)와 비트라인, 셀스트링을 접속시켜, 판독 대상 셀의 문턱전압 상태에 따라 셀 스트링에 흐르는 전류(Icell) 및 제1 감지노드(VSEN)의 전압이 변화하도록 한다.

하이레벨의 비트라인 선택신호(SELBL)를 인가하여 전류공급부(410)와 비트라인을 접속시킨다. 그리고 미도시되었지만, 통상의 방법에 따라 드레인 선택신호(DSL)를 인가하여 비트라인과 셀 스트링을 접속시키고, 소스 선택신호(SSL)를 인가하여 공통소스라인(CSL)과 셀 스트링을 접속시킨다. 그리고 판독 대상 셀의 워드라인에는 기준전압(Vread)을 인가하고, 나머지 셀의 워드라인에는 패스전압(Vpass)을 인가한다.

만약 판독 대상 셀이 기준전압보다 낮게 프로그램된 경우에는 기준전압이 인가된 판독 대상 셀도 턴온되므로, 전류공급부(410)에서 셀 스트링(430)으로 이어지는 전류 경로가 형성된다. 그 결과 셀 스트링에 흐르는 전류(Icell)가 커지게 된다.

판독 대상 셀이 기준전압보다 높게 프로그램된 경우에는 기준전압이 인가된 판독 대상 셀이 턴오프되므로, 전류공급부(410)에서 셀 스트링(430)으로 이어지는 전류 경로가 차단된다. 그 결과 셀 스트링에 흐르는 전류(Icell)가 작아지게 된다. 즉, 판독 대상 셀이 기준전압이상으로 프로그램된 경우 셀 스트링에 흐르는 전류(Icell)는 판독 대상 셀이 기준전압보다 낮게 프로그램된 경우 셀 스트링에 흐르는 전류(Icell)보다 작게 된다.

한편, 비트라인과 제1 감지노드(VSEN)가 접속된 상태이므로 동일한 전압을 갖게 된다. 그리고 도 3에서 설명한 바와 같이 셀 스트링에 흐르는 전류(Icell)와 제1 감지노드(VSEN)의 전압은 반비례 관계에 있다. 따라서 판독 대상 셀이 기준전압이상으로 프로그램된 경우 제1 감지노드(VSEN)의 전압은 판독 대상 셀이 기준전압보다 낮게 프로그램된 경우에 비하여 더 커지게 된다.

(3) T3

비트라인 전압, 즉 제1 감지노드(VSEN)의 전압을 센싱하여 그에 따라 래치에 데이터를 저장한다.

먼저 상기 구간(T3)의 동작을 수행하기 전에 로우레벨의 감지노드 프리차지신호(PRECH_N)를 인가하여 제2 감지노드(SO)를 하이레벨로 프리차지시킨다. 그리고 본 구간(T3)의 수행시에는 상기 감지노드 프리차지신호(PRECH_N)의 인가를 중단하여 제2 감지노드(SO)가 하이레벨의 플로팅 상태를 유지하게 된다.

그리고 특정 레벨(V2)의 비트라인 센싱신호(PBSENSE)를 인가하여 제1 감지노드(VSEN)의 전압에 따라 제2 감지노드(SO)의 전압이 변화되도록 한다.

상기 특정 레벨(V2)은 판독 대상 셀이 프로그램 상태일 경우 제1 감지노드(VSEN)에 인가되는 전압과 같거나 작게 하고, 판독 대상 셀이 소거 상태일 경우 제1 감지노드(VSEN)에 인가되는 전압보다는 크게 한다. 이는 NMOS 트랜지스터의 스위칭 특성을 이용한 것이다. 제2 감지노드(SO)가 하이레벨로 프리차지된 상태이므로, 제1 감지노드(VSEN)가 NMOS의 소스(source)로서 기능하게 된다. 따라서 게이트와 소스간의 전압차이(Vg-VSEN)가 문턱전압(Vt) 보다 커야 상기 트랜지스터가 턴온된다.

즉, 상기 특정 레벨(V2)의 비트라인 센싱신호(PBSENSE)를 인가할 경우, 판독 대상 셀이 프로그램 상태인 경우면 제1 감지노드(VSEN)의 전압에 의하여 상기 비트라인 센싱부(440)의 NMOS 트랜지스터(N440)가 턴온되지 않는다. 그 결과 제2 감지노드(SO)의 전압은 하이레벨을 유지한다.

그리고 판독 대상 셀이 소거 상태인 경우면 제1 감지노드(VSEN)의 전압이 낮으므로 상기 비트라인 센싱부(440)의 NMOS 트랜지스터(N440)가 턴온된다. 그 결과 제2 감지노드(SO)의 전압은 제1 감지노드(VSEN)과 접속되어 로우레벨로 천이된다. 제2 감지노드(SO)의 전압은 플로팅 상태에 있으므로, 제1 감지노드(VSEN)의 전압에 따라 로우레벨로 천이된다.

즉, 판독 대상 셀의 문턱전압이 기준전압보다 큰 상태, 즉 프로그램 상태이면 제2 감지노드(SO)에 하이레벨 전압이 유지된다. 그리고 판독 대상 셀의 문턱전 압이 기준전압보다 작은 상태, 즉 소거 상태이면 제2 감지노드(SO)에 로우레벨 전압이 인가된다.

이와 같이 본원 발명에서는 비트라인을 하이레벨로 프리차지하던 종래의 방법을 사용하지 않는다. 그러나 본원 발명에서는 비트라인 프리차지 동작 없이 전류 공급부(410)에서 공급되는 전류를 이용하여 검증동작을 수행한다.

도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

상기 불휘발성 메모리 장치(600)는 전류공급부(610), 비트라인 스위칭부(620), 셀 스트링(630), 비트라인 센싱부(640), 감지 노드 프리차지부(642), 감지 노드 센싱부(644), 제1 래치부(650), 제2 래치부(660), 제3 래치부(670), 감지노드 디스차지부(680), 접지전압 공급부(690)를 포함한다.

전류공급부(610), 감지노드 디스차지부(680)와 접지전압 공급부(690)외에 전체적인 구성은 도 5와 동일하므로 상세한 설명은 생략하기로 한다.

상기 전류 공급부(610)의 전류 전달부(614)는 도 4의 실시예와 달리 제1 래치부(650)의 제2 노드(QS)에 저장된 데이터에 따라 턴온 여부가 결정된다. 그 배경 설명은 다음과 같다. 본 실시예에서는 소스 라인 바운싱(source line bouncing)에 따른 언더 프로그램 현상을 방지하고자 한다. 소스 라인 바운싱 현상은 검증 동작 또는 독출 동작 중에 접지로 유지되어야 할 공통 소스 라인이 접지 보다 큰 전압을 갖게 되는 현상이다. 도시된 바와 같이 공통 소스 라인(CSL)과 접지 사이에는 실제 로는 어느 정도의 저항성분이 존재하게 되며, 셀 스트링을 통해 큰 전류가 흐르는 경우에는 저항(R)에 걸리는 전압으로 인해 공통 소스 라인(CSL)의 전압이 다소 상승하게 된다. 특히 소거 상태에 있는 셀을 포함하는 셀 스트링의 경우 전류가 크므로, 이러한 셀들에 의해 소스 라인 바운싱 현상이 발생한다. 이때 어느 정도 문턱전압이 상승한 셀들이 문제가 된다. 프로그램 동작에 의하여 어느 정도 문턱전압이 상승하였으나 아직 기준전압보다 문턱전압이 낮은 셀들이 있는 경우, 공통 소스 라인의 전압이 높아지면 셀 스트링의 전류가 낮아지게 되므로, 검증 동작시 문턱전압이 기준전압보다 높은 것으로 센싱될 가능성이 있다. 그 결과 기준전압보다 낮게 프로그램된 상태임에도 기준전압 보다 높게 프로그램된 것으로 판단되어, 이후에는 프로그램 동작을 수행하지 않게 된다. 이와 같이 문턱전압이 기준전압 보다 작은데도 불구하고, 프로그램이 완료된 셀로 판단되는 셀들을 언더 프로그램 셀이라 한다. 본 실시예에서는 이와 같은 언더 프로그램 셀들을 최소화하기 위해 셀 전류를 크게 하는 셀들에 흐르는 전류를 최소화 하고자 한다. 바람직하게는 프로그램 금지 대상 셀에 대해서는 전류공급부(610)가 전류공급을 수행하지 않도록 한다.

이를 위해 상기 전류공급부(610)의 전류 전달부(614)는 제1 래치부(650)의 제2 노드(QS_N)에 의하여 턴온여부가 결정되도록 한다.

참고로, 본 실시예에서는 제1 래치부(650)의 기능이 도 4의 제1 래치부(450)와 다소 상이하다. 상기 제1 래치부(650)는 프로그램 동작 수행 후 검증 동작시 셀 전류가 큰 셀들에 대한 정보를 저장한다. 최초 검증 수행시에는 프로그램 여부와 무관하게 제2 노드(QS)에 모두 ‘1’ 데이터를 저장시켜 각 셀들의 전류 전달 부(614)가 모두 턴온되도록 한다. 그리고 검증 동작에 따라 셀 전류가 큰 셀들의 경우 상기 전류 전달부(614)가 차단되도록, 제2 노드(QS)에 ‘0’ 데이터가 저장되도록 한다. 따라서 제2 래치부(660) 또는 제3 래치부(670)가 프로그램 데이터 및 프로그램 완료 여부에 대한 검증 데이터를 저장하게 된다.

상기 감지노드 디스차지부(680)는 제1 래치부(650)의 제1 노드(QS_N)에 저장된 데이터에 따라 턴온되며, 접지전압을 제1 감지노드(VSEN)로 전달하는 NMOS 트랜지스터(N680)를 포함한다. 따라서 제1 노드(QS_N)에 ‘1’ 데이터가 저장된 경우 상기 제1 감지노드(VSEN)를 접지시킨다.

상기 접지전압 공급부(690)는 리셋신호(PBRST)에 따라 각 래치부의 데이터 설정부(656, 666, 676)에 접지전압을 공급하는 NMOS 트랜지스터(N690)를 포함한다. 따라서 리셋신호(PBRST)의 인가시에 NMOS 트랜지스터(N690)가 턴온되어 접지전압을 각 데이터 설정부에 전달한다. 본원 발명에서는 제1 래치부(650)의 제1 노드(QS_N)에 특정 데이터를 저장하고자 할 때 사용한다.

이제 도면을 참조하여 상세 동작을 살펴보기로 한다.

도 7은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 파형도이다.

(1) T1 구간

최초 동작시에는 전류 공급부(610)와 비트라인간의 접속을 차단시킨다. 이때 비트라인은 비트라인 스위칭부(620)를 이용하여 로우레벨로 디스차지시킨다.

한편 각 셀들과 접속된 페이지 버퍼의 제1 래치부(650)의 제2 노드(QS)에 모두 ‘1’ 데이터를 저장시켜, 전류 전달부(614)가 전류원(612)의 전류를 비트라인에 공급할 수 있도록 한다. 이때 비트라인과의 접속은 차단된 상태이므로, 전류는 흐르지 않는다. 다만 제1 감지노드(VSEN)에 하이레벨 전압이 인가된다.

이때 제2 노드(QS)에 ‘1’ 데이터를 저장시키는 방법은 다음과 같다.

접지전압 공급부(690)에 리셋신호(PBRST)를 인가하여 접지전압을 제1 래치부(650)의 데이터 설정부(656)에 전달하고, 이때 제1 데이터 설정신호(CSET)를 인가하면 제2 노드(QS)에 ‘1’ 데이터가 저장된다. 따라서 전체 셀들의 전류 전달부(614)가 턴온되어, 전류원(612)이 전류 공급을 할 수 있다.

또는 감지노드 프리차지부(642)를 이용하여 감지노드 센싱부(644)를 턴온시키고, 감지노드 센싱부(644)가 전달하는 접지전압을 이용하여 제2 노드(QS)에 ‘1’ 데이터를 저장시킬 수 있다.

(2) T2 구간

다음으로 전류공급부(610)와 비트라인, 셀스트링을 접속시켜, 판독 대상 셀의 문턱전압 상태에 따라 셀 스트링에 흐르는 전류(Icell) 및 제1 감지노드(VSEN)의 전압이 변화하도록 한다. 상세 동작은 앞서 설명한 도 5의 T2 구간과 동일하다.

즉, 판독 대상 셀이 기준전압이상으로 프로그램된 경우 셀 스트링에 흐르는 전류(Icell)는 판독 대상 셀이 기준전압보다 낮게 프로그램된 경우 셀 스트링에 흐 르는 전류(Icell)보다 작게 된다. 또한, 판독 대상 셀이 기준전압이상으로 프로그램된 경우 제1 감지노드(VSEN)의 전압은 판독 대상 셀이 기준전압보다 낮게 프로그램된 경우에 비하여 더 커지게 된다. 한편 소스 라인 바운싱 현상의 원인은 상기와 같이 셀 스트링에 흐르는 전류를 크게 하는 것들이다.

(3) T3

비트라인 전압, 즉 제1 감지노드(VSEN)의 전압을 센싱하여 셀 전류가 큰 셀들에 대한 정보를 제1 래치부에 저장한다. 이후 구간(T6)에서 제1 감지노드(VSEN)의 전압을 센싱하여 데이터를 저장하기 전에 수행하여, 셀 전류가 큰 셀들의 경우 전류공급부(610)의 전류 공급을 차단하기 위함이다.

상세 방법은 도 5의 T3 구간에서의 동작과 같다. 다만 제1 감지노드(VSEN)의 센싱시에 인가되는 비트라인 센싱신호(PBSENSE)가 다소 다르다. 즉 제1 전압(V2CLAMP)의 비트라인 센싱신호를 인가하여 워드라인에 인가되는 기준전압(PV) 이 감소되는 효과 또는 기준전류(Iclamp)가 상승하는 효과를 발생시킨다.

즉 이후 설명할 T6 구간에서와 같이 제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 인가하면, 셀의 문턱전압이 기준전압(PV)보다 큰지 여부를 센싱할 수 있다고 가정할 때, 제2 전압(V2) 보다 낮은 제1 전압(V2CLAMP)의 비트라인 센싱신호를 인가하면 더 낮은 기준전압(PV')으로 문턱전압을 센싱하는 효과가 발생한다. 또는 원래의 기준전류 보다 더 큰 기준전류(Iclamp)를 기준으로 문턱전압을 센싱하는 효과가 발생한다.

그에 따라 감소된 기준전압(PV') 이상으로 문턱전압이 상승한 셀들에 흐르는 전류는 상대적으로 작아지고, 감소된 기준전압(PV') 보다 문턱전압이 낮은 셀들에 흐르는 전류는 상대적으로 커진다. 또한 감소된 기준전압(PV') 이상으로 문턱전압이 상승한 셀들의 비트라인 전압은 상대적으로 커지고, 감소된 기준전압(PV') 보다 문턱전압이 낮은 셀들의 비트라인 전압은 상대적으로 작아진다.

예를 들어 프로그램 금지 대상 셀 또는 프로그램 대상 셀이지만 기준전압 이상으로 프로그램되지 않은 셀들은 셀에 흐르는 전류가 기준전류(Iclamp)보다 크다는 것을 의미한다. 본원 발명에서는 이러한 셀들에 대해서는 전류 공급을 차단하여 이후 제2 전압(V2)에 의한 센싱 동작시 소스 라인 바운싱 현상이 발생하지 않도록 한다. 이를 위해 셀 전류가 기준전류보다 큰 셀에 대한 정보를 제1 래치부에 저장하는 동작을 다음 구간들에서 수행한다.

(4) T4 구간

먼저 제1 래치부의 제1 노드(QS_N)에 모두 ‘1’ 데이터를 저장시킨다. 이를 위해, 접지전압 공급부(690)에 리셋신호(PBRST)를 인가하여 접지전압을 데이터 설정부(656)에 전달하고, 제2 데이터 설정신호(CRST)를 인가하는 방법으로 수행된다.

(5) T5 구간

다음으로, 제2 감지노드(SO)에 저장된 데이터에 따라 셀 전류의 크기에 대한 정보를 제1 래치부(650)에 저장시킨다. 먼저 앞선 구간에서 모든 셀들의 제1 노드(QS_N)에 ‘1’ 데이터를 저장시킨 상태이다.

셀 전류가 기준전류보다 큰 셀들의 경우, 감지노드의 전압은 로우레벨을 가지므로, 감지노드 센싱부(644)가 구동되지 않아 제1 노드(QS_N)에 저장된 데이터가 그대로 유지된다.

셀 전류가 기준전류보다 작은 셀들의 경우, 감지노드의 전압은 하이레벨을 가지므로, 감지노드 센싱부(644)가 구동된다. 이때 제1 데이터 설정신호(CSET)를 인가하여 제1 노드(QS_N)에 ‘0’ 데이터가 저장되도록 한다.

그에 따라 상기 감지노드 디스차지부(680)이 동작하게 된다. 즉 제1 노드(QS_N)에 ‘1’데이터가 저장된 셀들의 경우 제1 감지노드가 로우레벨로 천이된다.

(6) T6 구간

도 3의 T2, T3와 같은 구간을 수행하여 실제 검증 동작을 수행한다. 이때, 제1 노드(QS_N)에 ‘1' 데이터가 저장된 셀들, 즉 제2 노드(QS)에 ’0‘ 데이터가 저장된 셀들은 전류전달부(614)가 구동하지 않게 된다. 즉 셀 전류가 커서 앞선 구간(T6)에서 제1 노드(QS_N)에 ’1‘ 데이터가 저장된 셀들에 대해서는 앞서 언급한 바와 같이 전류공급부(610)에 의한 전류 공급을 수행시키지 않는다.

정리하면, 기준전압(PV)을 기준으로 하는 검증 동작을 수행하기 전에 상기 기준전압보다 작은 전압(PV')을 기준으로 하여 검증 동작이 수행되도록 하며, 이때 검증 동작에서는 셀 전류가 큰 셀에 대한 정보를 제1 래치부에 저장시켜, 이후 기준전압(PV)을 기준으로 하는 검증동작에서는 해당 셀들에 대해서는 전류 공급을 차단시킨다.

도 8은 본원 발명에 의한 불휘발성 메모리 장치의 패스트 검증 방법을 도시한 파형도이고, 도 9는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법을 설명하기 위한 도면이다.

먼저 도 8의 패스트 검증 방법은 제1 예비전압(PV1*), 제1 내지 제3 기준전압(PV1, PV2, PV3)을 기준으로 연속적으로 검증 동작을 수행한다. 통상의 경우에는 비트라인을 하이레벨로 프리차지하는 동작을 한번만 수행하고 상기 각 기준전압에 의한 검증 동작을 연속적으로 수행하였다. 그 결과 매번 비트라인을 프리차지 하는 방법에 비교하여 훨씬 빠른 검증 동작이 수행되었다. 그러나 비트라인에서 발생하는 누설 전류등의 영향으로 제3 기준전압을 기준으로 하는 검증동작시까지 비트라인이 하이레벨 상태를 그대로 유지하기는 어려운 일이다. 그에 따라 실제 셀의 상태와는 다른 상태로 판독할 우려가 있다.

본원 발명과 같이 비트라인을 프리차지시키지 않는 구성에서는 특별한 문제 없이 검증 동작을 연속적으로 수행하는 패스트 검증 동작을 수행할 수 있다.

먼저 도 7에서 설명한 바와 같이 제1 예비전압(PV1*)에 따라 검증 동작을 수행한다(T1 구간). 이때 제1 예비전압(PV1*)은 더블 검증(double verify)을 위한 전압이다. 즉 각 셀들의 프로그램 속도를 고려하여 제1 예비전압(PV1*)이상으로 먼저 프로그램된 셀들은 다른 셀들에 비해 프로그램 동작에 의한 문턱전압 변화량을 감소시키기 위함이다.

이후 제1 기준전압(PV1)을 기준으로 하는 검증 동작, 제2 기준전압(PV2)을 기준으로 하는 검증 동작, 제3 기준전압(PV3)을 기준으로 하는 검증 동작을 연속적으로 실시한다. 본원 발명에서는 전류 공급부(410)에서 공급하는 전류에 의하여 셀의 프로그램 여부를 센싱하므로, 종래의 비트라인에서 발생하는 누설전류등으로 인한 문제점을 해소할 수 있다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

도 8은 본원 발명에 의한 불휘발성 메모리 장치의 패스트 검증 방법을 도시한 파형도이다.

도 9는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법을 설명하기 위한 도면이다.

Claims

제1 노드에 인가되는 전압에 따라 전류값이 결정되는 전류원과,

상기 제1 노드와 접속되는 메모리 셀 스트링을 포함하며,

상기 제1 노드에 인가되는 전압을 측정하여 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 제1 노드에 인가되는 전압은 판독하고자 하는 메모리 셀의 문턱전압의 크기에 비례하여 증가하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서,

상기 전류원은 게이트가 전압원에 다이오드연결된 모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
복수의 데이터 래치부와,

메모리 셀 스트링에 전류를 공급하는 전류 공급부와,

상기 메모리 셀 스트링과 상기 전류 공급부를 선택적으로 접속시키는 비트라인 스위칭부와,

상기 비트라인 스위칭부와 전류 공급부가 접속되는 제1 감지노드 및 상기 데이터 래치부들이 접속되는 제2 감지노드를 선택적으로 접속시키는 비트라인 센싱부를 포함하며,

상기 제1 감지노드에 인가되는 전압을 측정하여 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱하는 불휘발성 메모리 장치.
제4항에 있어서, 상기 전류 공급부는

전류원과,

제어신호에 따라 상기 전류원의 공급전류를 상기 제1 감지노드에 공급하는 전류전달부를 포함하는 불휘발성 메모리 장치.
제4항에 있어서, 상기 비트라인 스위칭부는

비트라인 선택신호에 응답하여 상기 메모리 셀 스트링과 상기 전류공급부를 접속시키는 NMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
제6항에 있어서, 상기 비트라인 스위칭부는

가변전압을 인가하는 가변전압 입력단과,

디스차지 신호에 응답하여 상기 메모리 셀 스트링의 비트라인과 가변전압 입력단을 접속시키는 NMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
메모리 셀 스트링 및 상기 메모리 셀 스트링에 선택적으로 접속되는 전류 공 급부를 포함하는 불휘발성 메모리 장치가 제공되는 단계와,

비트라인을 로우 레벨로 디스차지 시키는 단계와,

판독 대상 셀과 접속된 워드라인에 기준전압, 나머지 셀과 접속된 워드라인에 패스전압을 인가하는 단계와,

상기 전류 공급부, 상기 비트라인 및 상기 메모리 셀 스트링을 접속시키는 단계와,

상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 단계와,

상기 전류값에 따라 상기 전류 공급부와 메모리 셀 스트링의 접속노드에 인가되는 전압이 결정되는 단계와,

상기 접속노드의 전압을 센싱하여 래치부에 저장시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부가 공급하는 전류값이 변화되는 단계는

상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰 경우 제1 전류가 형성되는 단계와,

상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 작은 경우 상기 제1 전류 보다 더 큰 제2 전류가 형성되는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 전류값에 따라 상기 전류 공급부와 메모리 셀 스트링의 접속노드에 인가되는 전압이 결정되는 단계는

상기 전류값이 클수록 상기 접속노드에 인가되는 전압은 감소하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
메모리 셀 스트링에 전류를 공급하는 전류 공급부와,

상기 메모리 셀 스트링과 상기 전류 공급부를 선택적으로 접속시키는 비트라인 스위칭부와,

검증 동작시 셀 스트링에 흐르는 전류가 기준전류 보다 큰지 여부에 대한 데이터를 저장하는 제1 래치부를 포함하며,

상기 비트라인 스위칭부와 전류 공급부가 접속되는 제1 감지노드에 인가되는 전압을 측정하여 상기 메모리 셀 스트링에 포함된 메모리 셀의 프로그램 여부를 센싱하고,

상기 전류 공급부는 상기 제1 래치부에 저장된 데이터에 따라 선택적으로 전류를 공급하는 불휘발성 메모리 장치.
제11항에 있어서, 상기 제1 래치부에 저장된 데이터에 따라 접지전압을 상기 제1 감지노드로 전달하는 감지노드 디스차지부를 더 포함하는 불휘발성 메모리 장치.
제11항에 있어서, 리셋신호에 따라 상기 제1 래치부에 접지전압을 공급하는 접지전압 공급부를 더 포함하는 불휘발성 메모리 장치.
제11항에 있어서, 상기 전류 공급부는

전류원과,

상기 제1 래치부에 저장된 데이터에 따라 상기 전류원의 공급전류를 상기 제1 감지노드에 공급하는 전류전달부를 포함하는 불휘발성 메모리 장치.
제1 내지 제2 래치부, 메모리 셀 스트링 및 상기 제1 래치부에 저장된 데이터에 따라 상기 메모리 셀 스트링에 선택적으로 접속되는 전류 공급부를 각각 포함하는 복수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치가 제공되는 단계와,

비트라인을 로우 레벨로 디스차지 시키는 단계와,

판독 대상 셀과 접속된 워드라인에 기준전압, 나머지 셀과 접속된 워드라인에 패스전압을 인가하는 단계와,

상기 전류 공급부, 상기 비트라인 및 상기 메모리 셀 스트링을 접속시키는 단계와,

상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 제1 단계와,

제1 전압의 비트라인 센싱신호를 인가하여 상기 전류값이 기준전류보다 큰 셀들에 대한 정보를 상기 제1 래치부에 저장시키는 단계와,

상기 제1 래치부에 저장된 데이터에 따라 상기 전류 공급부가 선택적으로 전류를 공급하는 단계와,

상기 판독 대상 셀의 문턱전압이 상기 기준전압보다 큰지 여부에 따라 상기 전류 공급부에서 공급되어 셀 스트링에 흐르는 전류값이 변화되는 제2 단계와,

제2 전압의 비트라인 센싱신호를 인가하여 상기 전류값에 의해 결정되는 각 셀의 문턱전압에 대한 정보를 상기 제2 래치부에 저장시키는 단계를 포함하는 불휘발성 메모리 장치의 동작방법.
제15항에 있어서, 상기 제1 전압의 비트라인 센싱신호를 인가하여 상기 전류값이 기준전류보다 큰 셀들에 대한 정보를 상기 제1 래치부에 저장시키는 단계는

상기 전류값이 기준전류보다 큰 경우 상기 전류 공급부의 전류 공급을 차단시키는 데이터를 제1 래치부에 저장시키는 단계를 포함하는 불휘발성 메모리 장치의 동작방법.
제15항에 있어서, 상기 제1 래치부에 저장된 데이터에 따라 상기 전류 공급부가 선택적으로 전류를 공급하는 단계는

상기 제1 래치부에 셀 스트링에 흐르는 전류값이 기준전류보다 크다는 정보가 저장된 경우 상기 전류 공급부의 전류 공급을 차단시키는 단계를 포함하는 불휘발성 메모리 장치의 동작방법.