JP2010198720A - 不揮発性メモリ装置及びその動作方法 - Google Patents

不揮発性メモリ装置及びその動作方法 Download PDF

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Abstract

【課題】不揮発性メモリ装置の検証動作を改善することができる不揮発性メモリ装置、及びその動作方法を提供する。
【解決手段】 第１ノードに印加される電圧によって電流値が決められる電流源と、前記第１ノードと接続されるメモリセルストリングとを含み、前記第１ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングする。
【選択図】図４

Description

本願発明は、不揮発性メモリ装置の検証動作を改善することができる不揮発性メモリ装置及びその動作方法に関する。
最近、電気的にプログラムと消去が可能で、一定の周期にデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。
前記不揮発性メモリセルは、電気的なプログラム/消去動作が可能な素子として薄い酸化膜に印加される強い電場によって電子が移動しながらセルのしきい値電圧を変化させてプログラム及び消去動作を遂行する。
不揮発性メモリ装置は、通常的にデータが格納されるセルがマトリックス形態で構成されたメモリセルアレイ、前記メモリセルアレイの特定セルに対してメモリを書込みするか、特定セルに格納されたメモリを読出するページバッファーを含む。
前記ページバッファーは、特定メモリセルと接続されたビットラインペア、メモリセルアレイに記録するデータを臨時格納するか、メモリセルアレイから特定セルのデータを読出して臨時格納するレジスタ、特定ビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、前記特定ビットラインと感知ノードの接続可否を制御するビットライン選択部を含む。
このような不揮発性メモリ装置の通常のプログラム、及び検証動作はイーブンページとオードページを区分して順次プログラム動作を遂行した後、検証動作を遂行した。これは二つのページのビットライン間カップリングノイズがセンシング動作に及ぼす影響を最小化するためである。
セルのサイズが縮小されることによって、このような方法によってもビットライン間カップリングノイズを減少させることが難しくなった。そこで、ビットライン間カップルリングノイズを最小化することができるセンシング方式を提供しようとする。
上記問題によって本願発明が解決しようとする課題は、不揮発性メモリ装置の検証動作を改善することができる不揮発性メモリ装置、及びその動作方法を提供することである。
上記課題を解決するための本願発明の不揮発性メモリ装置は、第１ノードに印加される電圧によって電流値が決められる電流源と、前記第１ノードと接続されるメモリセルストリングを含み、前記第１ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングする。
また、本願発明の不揮発性メモリ装置は、複数のデータラッチ部と、メモリセルストリングに電流を供給する電流供給部と、前記メモリセルストリングと前記電流供給部を選択的に接続させるビットラインスイッチング部と、前記ビットラインスイッチング部と電流供給部が接続される第１感知ノード及び前記データラッチ部が接続される第２感知ノードを選択的に接続させるビットラインセンシング部を含み、前記第１感知ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングする。
また、本願発明の不揮発性メモリ装置の動作方法は、メモリセルストリング及び前記メモリセルストリングに選択的に接続される電流供給部を含む不揮発性メモリ装置が提供される段階と、ビットラインをローレベルにディスチャージさせる段階と、判読対象セルと接続されたワードラインに基準電圧と、残りのセルと接続されたワードラインにパス電圧を印加する段階と、前記電流供給部、前記ビットライン及び前記メモリセルストリングを接続させる段階と、前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部から供給されてセルストリングに流れる電流値が変化される段階と、前記電流値によって前記電流供給部とメモリセルストリングの接続ノードに印加される電圧が決定される段階と、前記接続ノードの電圧をセンシングしてラッチ部に格納させる段階と、を含む。
また、本願発明の不揮発性メモリ装置の動作方法は、第１ないし第２ラッチ部、メモリセルストリング及び前記第１ラッチ部に格納されたデータよって前記メモリセルストリングに選択的に接続される電流供給部をそれぞれ含む複数のページバッファーを含む不揮発性メモリ装置が提供される段階と、ビットラインをローレベルにディスチャージさせる段階と、判読対象セルと接続されたワードラインに基準電圧と、残りのセルと接続されたワードラインにパス電圧を印加する段階と、前記電流供給部、前記ビットライン及び前記メモリセルストリングを接続させる段階と、前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部から供給されてセルストリングに流れる電流値が変化される第１段階と、第１電圧のビットラインセンシング信号を印加して前記電流値が基準電流より大きいセルに対する情報を前記第１ラッチ部に格納させる段階と、前記第１ラッチに格納されたデータよって前記電流供給部が選択的に電流を供給する段階と、前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部から供給されてセルストリングに流れる電流値が変化される第２段階と、第２電圧のビットラインセンシング信号を印加して前記電流値によって決定される各セルのしきい値電圧に対する情報を前記第２ラッチ部に格納させる段階と、を含む。
以上のように、前述した本願発明の課題解決手段によって本願発明では、ビットライン間のカップリングがセンシングの精密度に影響を及ぼさなくて、イーブン/オード同時プログラム方式に対しても適用が可能である。また、セルの状態によって選択的に電流供給部を動作させるため、ソースラインバウンシング現象を最小化することができる。また、ビットラインをフリーチャージさせる動作を遂行しないので、パスト検証方法の性能をさらに高めることができる。
本願発明に適用される電圧従属電流源を示した回路図である。 本願発明に適用される不揮発性メモリ装置に含まれたメモリセルストリングを示した図面である。 本願発明の一実施例による不揮発性メモリ装置のセルストリングと電流源の接続による読出方法の概念を説明するための図面である。 本願発明の一実施例による不揮発性メモリ装置を示した回路図である。 本願発明の一実施例による読出方法または検証方法を示した波形図である。 本願発明の一実施例による不揮発性メモリ装置を示した回路図である。 本願発明のまた他の実施例による不揮発性メモリ装置の検証方法を示した波形図である。 本願発明による不揮発性メモリ装置のパスト検証方法を示した波形図である。 不揮発性メモリ装置のマルチレベルセルプログラム方法を説明するための図面である。
以下、添付された図面を参照して本願発明の好ましい実施例について詳しく説明する。
本発明は、以下開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されるはずであり、単に本実施例は本発明の開示が完全になるようにさせ、通常の知識を有する者に発明の範疇を完全に知らせるために提供される。図面上にて同一符号は同じ要素を指称する。
図１は、本願発明に適用される電圧従属電流源を示した回路図である。第一に、電圧従属電流源１００は、一端子が電源電圧ＶＣＣと接続されて、ダイオード接続された形態のＮＭＯＳトランジスタを含む。前記ＮＭＯＳトランジスタを経由して流れる電流Ｉｓｅｎは、前記電源電圧ＶＣＣ、他側端子に印加される電圧Ｖｓｅｎ、しきい値電圧ＶＴによって決定される。すなわち、Ｉｓｅｎ=０．５Kn'Ｗ／Ｌ(ＶＣＣ-Ｖｓｅｎ-ＶＴ)２
第二に、電圧従属電流源１１０は、一端子が電源電圧ＶＣＣと接続されて、ゲートに特定電圧Ｖｇが印加されるＮＭＯＳトランジスタを含む。前記ＮＭＯＳトランジスタを経由して流れる電流Ｉｓｅｎは、前記電源電圧ＶＣＣ、ゲートに印加される電圧Ｖｇ、しきい値電圧ＶＴによって決定される。すなわち、Ｉｓｅｎ=０．５Kn'Ｗ／Ｌ(Ｖｇ-Ｖｓｅｎ-ＶＴ)２
上記式において、他側端子に印加される電圧Ｖｓｅｎを変数として仮定すれば、各トランジスタを流れる電流は他側端子に印加される電圧Ｖｓｅｎによって決定されると見ることができる。
図２は、本願発明に適用される不揮発性メモリ装置に含まれたメモリセルストリングを示した図面である。前記メモリセルストリング２００は、直列接続された複数のメモリセル(ＭＣ０〜ＭＣｎ)、ビットラインとメモリセルＭＣｎを選択的に接続させるドレイン選択トランジスタＤＳＴ、メモリセルと共通ソースラインＣＳＬを選択的に接続させるソース選択トランジスタＳＳＴを含む。検証動作または読出動作を遂行する方法について簡略に調べて見る。
検証動作または読出動作では、特定セル２１０を選択して該セルのしきい値電圧が基準電圧Ｖｒｅａｄより大きいか否かを判断するようになる。このために、まず、ビットラインをハイレベル状態でフリーチャージさせる。そして、選択されたセル２１０のワードラインには基準電圧Ｖｒｅａｄを印加し、非選択された残りのセルのワードラインにはパス電圧Ｖｐａｓｓを印加する。その結果、非選択されたセルは該セルのしきい値電圧に関係なく、すべてターンオン状態になり、選択されたセルは該セルのしきい値電圧によってターンオンの可否が決定される。すなわち、選択されたセルのしきい値電圧が基準電圧より大きければ、該セルがターンオンされず、選択されたセルのしきい値電圧が基準電圧より小さければ該セルがターンオンされる。
それによって、選択されたセル２１０がターンオンされれば、全体セルがターンオンされることになるので、ハイレベル状態のビットラインが接地状態の共通ソースラインを介してディスチャージされる。すなわち、セルストリングを介して流れる電流値が増加するようになる。しかし、選択されたセル２１０がターンオンされなければ、セルストリングを通じる電流経路が形成されないので、ビットラインはハイレベル状態を維持する。すなわち、セルストリングを介して流れる電流値はほとんど０になる。整理すれば、選択されたセルのしきい値電圧状態によってセルストリングを介して流れる電流値の大きさが決定される。すなわち、セルストリングを介して流れる電流Ｉｃｅｌｌは、選択されたセルのしきい値電圧を従属変数にする関数(ｆ（ＶＴ）)に見ることができる。このようなセルストリングを前記電圧従属電流源に接続させる場合を考慮して見る。
図３（ａ）、（ｂ）、（ｃ）は、本願発明の一実施例による不揮発性メモリ装置のセルストリングと電流源の接続による読出方法の概念を説明するための図面である。
図３（ａ）を参照すれば、前記不揮発性メモリ装置３００は、電流源３１０とセルストリング３２０を含む。
前記電流源３１０は、図１の電流源１００と同一構成で、実施例によって他の電流源１１０で構成することができる。前記セルストリング３２０は前述したセルストリング２００と同じ構成を持つ。
図１と２において説明したように、電流源から供給される電流Ｉｓｅｎは一側端子に印加される電圧Ｖｓｅｎによって決定され、セルストリングに流れる電流Ｉｃｅｌｌは、メモリセルのしきい値電圧ＶＴによって決定される。前記電流源３１０とセルストリング３２０を接続させる場合、いずれの瞬間各電流値は同じくなるところ、その時の電流は前記電圧Ｖｓｅｎまたはしきい値電圧ＶＴによって決定されるので、二つの電圧値は同一であると見ることができる。その結果、前記セルストリング３２０と電流源３１０の接続ノードに印加される電圧Ｖｓｅｎを測定すればセルのしきい値電圧ＶＴを測定することができるようになる。この時、セルストリングに流れる電流Ｉｃｅｌｌの大きさによってしきい値電圧ＶＴを測定する方法をより詳しく調べて見る。
まず、図３（ｃ）を参照すれば、基準電圧を０Ｖに仮定する時、プログラムされた状態と消去状態のセルを区分することができるようになる。
図３（ｂ）を参照すれば、電流源に流れる電流Ｉｓｅｎは前に言及した式に照らして、前記電圧Ｖｓｅｎと反比例関係を持つ。そして、セルストリングに流れる電流Ｉｃｅｌｌはビットラインの電圧が大きいほど増加するので、前記電圧Ｖｓｅｎと比例関係を持つ。
両電流が交差する地点の電圧Ｖｓｅｎ値が結局セルのしきい値電圧ＶＴとなる。この時、選択されたセルが消去状態のセルであれば、セルストリングを介して流れる電流が大きくなるので、前記電圧Ｖｓｅｎの値も相対的に小くなることが分かる。また、選択されたセルがプログラム状態のセルであれば、セルストリングを介して流れる電流が小くなるので、前記電圧Ｖｓｅｎの値も相対的に大きくなることが分かる。
したがって、前記電圧Ｖｓｅｎの値が相対的に大きければ、選択されたセルのしきい値電圧ＶＴも相対的にもっと大きいと判断することができる。すなわち、前記電圧Ｖｓｅｎはセルのしきい値電圧ＶＴの大きさに比例して増加する関係であることが分かる。したがって、電流源３１０とセルストリング３２０の接続ノードに印加される電圧を根拠として選択されたセルのしきい値電圧の大きさを判断することができる。
図４は、本願発明の一実施例による不揮発性メモリ装置を示した回路図である。
前記不揮発性メモリ装置４００は、電流供給部４１０、ビットラインスイッチング部４２０、セルストリング４３０、ビットラインセンシング部４４０、感知ノードフリーチャージ部４４２、感知ノードセンシング部４４４、第１ラッチ部４５０、第２ラッチ部４６０、第３ラッチ部４７０を含む。前記セルストリング４３０を除いた残りの構成要素が一つのページバッファーとして機能する。前記ページバッファーは各セルストリング別に接続される。
前記電流供給部４１０は、電流源４１２と電流源の供給電流を第１感知ノードＶＳＥＮに供給する電流伝達部４１４を含む。前記電流供給部４１０とビットラインスイッチング部４２０の接続ノードに第１感知ノードＶＳＥＮが形成される。
前記電流源４１２は、電源電圧ＶＣＣ端子と一端子が接続されてダイオード接続されたＮＭＯＳトランジスタＮ４１２を含む。したがって、前記電流源４１２が供給する電流は電源電圧ＶＣＣによって決定される。
前記電流伝達部４１４は、イネーブル信号(ＳＥＮＳＥ＿ＥＮ)によって前記電流源４１２が供給する電流を第１感知ノードＶＳＥＮを経由してセルストリング４３０に供給する。このために電流源４１２と第１感知ノードＶＳＥＮの間に接続され、イネーブル信号(ＳＥＮＳＥ＿ＥＮ)をゲートに入力してもらうＮＭＯＳトランジスタＮ４１４を含む。
前記ビットラインスイッチング部４２０は、ビットラインをフリーチャージまたはディスチャージさせるとか、電流供給部４１０とセルストリング４３０を選択的に接続させる。このために、可変電圧ＶＩＲＰＷＲを印加する可変電圧入力端、ディスチャージ信号ＤＩＳＣＨに応答して前記ビットラインＢＬと可変電圧入力端を接続させるＮＭＯＳトランジスタＮ４２２を含む。また、ビットライン選択信号ＳＥＬＢＬに応答してビットラインＢＬと電流供給部４１０を接続させるＮＭＯＳトランジスタＮ４２４を含む。
したがって、可変電圧ＶＩＲＰＷＲとディスチャージ信号ＤＩＳＣＨによってビットラインをハイレベルにフリーチャージするか、ローレベルでディスチャージさせることができる。また、ビットラインと電流供給部４１０を選択的に接続させることができる。前記セルストリング４３０は前に説明したセルストリング(３２０、２００)のような構成を持つ。
前記ビットラインセンシング部４４０は、ビットラインセンシング信号ＰＢＳＥＮＳＥに応答してターンオンされ、前記第１感知ノードＶＳＥＮと第２感知ノードＳＯに接続されたＮＭＯＳトランジスタＮ４４０を含む。前記第２感知ノードＳＯは各ラッチ部(４５０、４６０、４７０)の接続ノードに形成される。前記ビットセンシング信号ＰＢＳＥＮＳＥが印加されれば第１感知ノードＶＳＥＮと第２感知ノードＳＯに印加される電圧は同じくなる。
検証/読出動作の時にセンシング電圧を印加して特定メモリセルの状態が感知ノードに伝達されるようにする。
前記感知ノードフリーチャージ部４４２は、フリーチャージ信号ＰＲＥＣＨ＿Ｎに応答して前記第１感知ノードＶＳＥＮまたは第２感知ノードＳＯにハイレベル電圧ＶＣＣを印加する。このために、前記電源電圧端子ＶＣＣと第２感知ノードＳＯの間に接続されたＰＭＯＳトランジスタＰ４４２を含む。したがって、ローレベルのフリーチャージ信号に応答して前記第２感知ノードＳＯにハイレベルのゾンワン電圧が印加される。
前記感知ノードセンシング部４４４は、第２感知ノードＳＯの電圧レベルによって接地電圧を前記各ラッチ部(４５０、４６０、４７０)に印加させる。このために、前記感知ノードＳＯがゲートに接続されて前記各ラッチ部と接地端子の間に接続されたＮＭＯＳトランジスタＮ４４４を含む。したがって、感知ノードの電圧レベルによって接地電圧が各ラッチ部に印加される。
前記第１ラッチ部４５０は、データが格納されるラッチ４５４、データ設定信号(ＣＲＳＴ、ＣＳＥＴ)によって前記感知ノードセンシング部４４４から伝達される接地電圧を前記ラッチ４５４に伝達するデータ設定部４５６、前記ラッチ４５４の第１ノードＱＣ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するデータ送信部４５２を含む。
前記ラッチ４５４は入力端子と出力端子が互いに接続された第１インバーターＩＶ４５４、第２インバーターＩＶ４５５を含む。
第１インバーターＩＶ４５４の出力端子と第２インバーターＩＶ４５５の入力端子の接続ノードを第１ノードＱＣ＿Ｎとし、第１インバーターＩＶ４５４の入力端子と第２インバーターＩＶ４５５の出力端子の接続ノードを第２ノードＱＣとする。したがって、前記第１ノードＱＣ＿Ｎと第２ノードＱＣには互いに相反したレベルのデータが格納される。
前記データ設定部４５６は、第１データ設定信号ＣＳＥＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第１ノードＱＣ＿Ｎに印加させるＮＭＯＳトランジスタＮ４５６、第２データ設定信号ＣＲＳＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第２ノードＱＣに印加させるＮＭＯＳトランジスタＮ４５７を含む。
前記データ送信部４５２は、データ送信信号ＴＲＡＮＣによって前記ラッチ４５４の第１ノードＱＣ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するＮＭＯＳトランジスタＮ４５２を含む。したがって、前記データ送信信号ＴＲＡＮＣの印加によって前記第１ノードＱＣ＿Ｎに格納されたデータを感知ノードに伝送することができる。
前記第２ラッチ部４６０は、データが格納されるラッチ４６４、データ設定信号(ＭＲＳＴ、ＭＳＥＴ)によって前記感知ノードセンシング部４４４から伝達される接地電圧を前記ラッチ４６４に伝達するデータ設定部４６６、前記ラッチ４６４の第１ノードＱＭ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するデータ送信部４６２を含む。
前記ラッチ４６４は、入力端子と出力端子が互いに接続された第１インバーターＩＶ４６４、第２インバーターＩＶ４６５を含む。第１インバーターＩＶ４６４の出力端子と第２インバーターＩＶ４６５の入力端子の接続ノードを第１ノードＱＭ＿Ｎとし、第１インバーターＩＶ４６４の入力端子と第２インバーターＩＶ４６５の出力端子の接続ノードを第２ノードＱＭとする。したがって、前記第１ノードＱＭ＿Ｎと第２ノードＱＭには互いに相反したレベルのデータが格納される。
前記データ設定部４６６は、第１データ設定信号ＭＳＥＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第１ノードＱＭ＿Ｎに印加させるＮＭＯＳトランジスタＮ４６６、第２データ設定信号ＭＲＳＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第２ノードＱＭに印加させるＮＭＯＳトランジスタＮ４６７を含む。
前記データ送信部４６２は、データ送信信号ＴＲＡＮＭによって前記ラッチ４６４の第１ノードＱＭ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するＮＭＯＳトランジスタＮ４６２を含む。したがって、前記データ送信信号ＴＲＡＮＭの印加によって前記第１ノードＱＭ＿Ｎに格納されたデータを感知ノードに伝送することができる。
前記第３ラッチ部４７０は、データが格納されるラッチ４７４、データ設定信号(ＴＲＳＴ、ＴＳＥＴ)によって前記感知ノードセンシング部４４４から伝達される接地電圧を前記ラッチ４７４に伝達するデータ設定部４７６、前記ラッチ４７４の第１ノードＱＴ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するデータ送信部(４７２)を含む。
前記ラッチ４７４は、入力端子と出力端子が互いに接続された第１インバーターＩＶ４７４、第２インバーターＩＶ４７５を含む。第１インバーターＩＶ４７４の出力端子と第２インバーターＩＶ４７５の入力端子の接続ノードを第１ノードＱＴ＿Ｎとし、第１インバーターＩＶ４７４の入力端子と第２インバーターＩＶ４７５の出力端子の接続ノードを第２ノードＱＴとする。したがって、前記第１ノードＱＴ＿Ｎと第２ノードＱＴには互いに相反したレベルのデータが格納される。
前記データ設定部４７６は、第１データ設定信号ＴＳＥＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第１ノードＱＴ＿Ｎに印加させるＮＭＯＳトランジスタＮ４７６、第２データ設定信号ＴＲＳＴによって前記感知ノードセンシング部４４４から伝達される接地電圧を前記第２ノードＱＴに印加させるＮＭＯＳトランジスタＮ４７７を含む。
前記データ送信部４７２は、第１データ送信信号ＴＲＡＮＴによって前記ラッチ４７４の第１ノードＱＴ＿Ｎに格納されたデータを前記感知ノードＳＯに伝達するＮＭＯＳトランジスタＮ４７２、第２データ送信信号ＴＲＡＮＴ＿Ｎによって前記ラッチ４７４の第２ノードＱＴに格納されたデータを前記感知ノードＳＯに伝達するＮＭＯＳトランジスタＮ４７３を含む。したがって、前記各データ送信信号(ＴＲＡＮＴ、ＴＲＡＮＴ＿Ｎ)の印加によって前記ラッチ４７４の特定ノード(ＱＴ、ＱＴ_Ｎ)に格納されたデータを感知ノードＳＯに伝送することができる。
前記のような構成の不揮発性メモリ装置を利用した読出方法または検証方法についてよく調べて見る。
図５（ａ）及び 図５（ｂ）は、本願発明の一実施例による読出方法または検証方法を示した波形図である。
読出方法と検証方法は、メモリセルのしきい値電圧が基準電圧以上であるか否かを判断することを必須構成要素とするところ、実質的に同一の構成を持つ。
(１)Ｔ１区間
最初動作の時には、電流供給部４１０とビットライン間の接続を遮断させる。この時、ビットラインはビットラインスイッチング部４２０を利用してローレベルにディスチャージさせる。一方、電流供給部４１０にイネーブル信号ＳＥＮＳＥ＿ＥＮを印加して電流供給部４１０がビットラインに電流を供給することが可能にする。この時、ビットラインとの接続は遮断された状態なので、電流は流れない。ただし、第１感知ノードＶＳＥＮにハイレベル電圧が印加される。
従来の場合には、ビットラインをハイレベルにフリーチャージさせた状態で、セルのしきい値電圧が基準電圧より大きいか否かによってビットラインの電圧が変化されるようにし、その変化程度を把握して検証動作を遂行した。しかし、本願発明ではビットラインフリーチャージ動作なしに電流供給部４１０から供給される電流を利用して検証動作を遂行する。
(２)Ｔ２区間
次に、電流供給部４１０とビットライン、セルストリングを接続させて、判読対象セルのしきい値電圧状態によってセルストリングに流れる電流Ｉｃｅｌｌ及び第１感知ノードＶＳＥＮの電圧が変化されるようにする。
ハイレベルのビットライン選択信号ＳＥＬＢＬを印加して電流供給部４１０とビットラインを接続させる。そして図示されなかったが、通常の方法によってドレイン選択信号ＤＳＬを印加してビットラインとセルストリングを接続させ、ソース選択信号ＳＳＬを印加して共通ソースラインＣＳＬとセルストリングを接続させる。そして、判読対象セルのワードラインには基準電圧Ｖｒｅａｄを印加し、残りのセルのワードラインにはパス電圧Ｖｐａｓｓを印加する。
もしも、判読対象セルが基準電圧より低くプログラムされた場合には、基準電圧が印加された判読対象セルもターンオンされるので、電流供給部４１０からセルストリング４３０につながる電流経路が形成される。その結果、セルストリングに流れる電流Ｉｃｅｌｌが大きくなる。
判読対象セルが基準電圧より高くプログラムされた場合には基準電圧が印加された判読対象セルがターンオフされるので、電流供給部４１０からセルストリング４３０につながる電流経路が遮断される。その結果、セルストリングに流れる電流Ｉｃｅｌｌが小くなる。すなわち、判読対象セルが基準電圧以上にプログラムされた場合、セルストリングに流れる電流Ｉｃｅｌｌは、判読対象セルが基準電圧より低くプログラムされた場合、セルストリングに流れる電流Ｉｃｅｌｌより小さくなる。
一方、ビットラインと第１感知ノードＶＳＥＮが接続された状態なので、同一の電圧を持つようになる。そして、図３で説明したように、セルストリングに流れる電流Ｉｃｅｌｌと第１感知ノードＶＳＥＮの電圧は、反比例関係にある。したがって、判読対象セルが基準電圧以上にプログラムされた場合、第１感知ノードＶＳＥＮの電圧は判読対象セルが基準電圧より低くプログラムされた場合に比べて、もっと大きくなる。
(３)Ｔ３
ビットライン電圧、すなわち、第１感知ノードＶＳＥＮの電圧をセンシングしてそれによってラッチにデータを格納する。
まず、前記区間(Ｔ３)の動作を遂行する前にローレベルの感知ノードフリーチャージ信号ＰＲＥＣＨ＿Ｎを印加して第２感知ノードＳＯをハイレベルにフリーチャージさせる。そして、本区間(Ｔ３)の遂行の時には前記感知ノードフリーチャージ信号ＰＲＥＣＨ＿Ｎの印加を中断して第２感知ノードＳＯがハイレベルのフローティング状態を維持するようになる。そして、特定レベルＶ２のビットラインセンシング信号ＰＲＥＳＥＮＳＥを印加して第１感知ノードＶＳＥＮの電圧によって第２感知ノードＳＯの電圧が変化されるようにする。
前記特定レベルＶ２は、判読対象セルがプログラム状態の場合、第１感知ノードＶＳＥＮに印加される電圧と同じか、あるいは小さくし、判読対象セルがプログラム状態の場合、第１感知ノードＶＳＥＮに印加される電圧よりは大きくする。これは、ＮＭＯＳトランジスタのスイッチング特性を利用したのである。第２感知ノードＳＯがハイレベルにフリーチャージされた状態なので、第１感知ノードＶＳＥＮがＮＭＯＳのソースとして機能することになる。したがって、ゲートとソース間の電圧差(Ｖｇ-ＶＳＥＮ)がしきい値電圧ＶＴより大きくなければ前記トランジスタがターンオンされない。すなわち、前記特定レベルＶ２のビットラインセンシング信号ＰＲＥＳＥＮＳＥを印加する場合、判読対象セルがプログラム状態の場合であれば、第１感知ノードＶＳＥＮの電圧によって前記ビットラインセンシング部４４０のＮＭＯＳトランジスタＮ４４０がターンオンされない。その結果、第２感知ノードＳＯの電圧はハイレベルを維持する。
そして、判読対象セルが消去状態の場合であれば、第１感知ノードＶＳＥＮの電圧が低いので、前記ビットラインセンシング部４４０のＮＭＯＳトランジスタＮ４４０がターンオンされる。その結果、第２感知ノードＳＯの電圧は第１感知ノードＶＳＥＮと接続されてローレベルに遷移される。第２感知ノードＳＯの電圧はフローティング状態にあるので、第１感知ノードＶＳＥＮの電圧によってローレベルに遷移される。すなわち、判読対象セルのしきい値電圧が基準電圧より大きい状態、すなわちプログラム状態であれば、第２感知ノードＳＯにハイレベル電圧が維持される。そして、判読対象セルのしきい値電圧が基準電圧より小さい状態、すなわち消去状態であれば第２感知ノードＳＯにローレベル電圧が印加される。
このように、本願発明ではビットラインをハイレベルにフリーチャージするような従来の方法を使用しない。しかし、本願発明ではビットラインフリーチャージ動作なしに電流供給部４１０から供給される電流を利用して検証動作を遂行する。
図６は、本願発明の一実施例による不揮発性メモリ装置を示した回路図である。
前記不揮発性メモリ装置６００は、電流供給部６１０、ビットラインスイッチング部６２０、セルストリング６３０、ビットラインセンシング部６４０、感知ノードフリーチャージ部６４２、感知ノードセンシング部６４４、第１ラッチ部６５０、第２ラッチ部６６０、第３ラッチ部６７０、感知ノードディスチャージ部６８０、接地電圧供給部６９０を含む。
電流供給部６００、感知ノードディスチャージ部６８０と接地電圧供給部６９０の外に全体的な構成は図５と同一であるから詳細な説明は略する。
前記電流供給部６１０の電流伝達部６１４は、図４の実施例と違って、第１ラッチ部６５０の第２ノードＱＳに格納されたデータによってターンオン可否が決定される。その背景の説明は次のようである。
本実施例では、ソースラインバウンシング(source line bouncing)によるアンダープログラム現象を防止しようとする。ソースラインバウンシング現象は検証動作または読出動作中に接地に維持されなければならない共通ソースラインが接地より大きい電圧を持つようになる現象である。図示されたように、共通ソースラインＣＳＬと接地の間には実際にはある程度抵抗成分が存在するようになり、セルストリングを介して大きい電流が流れる場合には。抵抗Ｒにかかる電圧によって共通ソースラインＣＳＬの電圧が多少上昇することになる。特に、消去状態にあるセルを含むセルストリングの場合電流が大きいので、このようなセルによってソースラインバウンシング現象が発生する。
この時、ある程度しきい値電圧の上昇したセルが問題となる。プログラム動作によってある程度しきい値電圧が上昇したが、まだ基準電圧よりしきい値電圧が低いセルがある場合、共通ソースラインの電圧が高くなれば、セルストリングの電流が低くなるようになるので、検証動作の時しきい値電圧が基準電圧より高いとセンシングされる可能性がある。その結果、基準電圧より低くプログラムされた状態にもかかわらず、基準電圧より高くプログラムされたものと判断され、以後にはプログラム動作を遂行しなくなる。このように、しきい値電圧が基準電圧より小さいにもかかわらず、プログラムが完了したセルと判断されるセルをアンダープログラムセルと言う。
本実施例ではこのようなアンダープログラムセルを最小化するためにセル電流を大きくするセルに流れる電流を最小化しようとする。好ましくはプログラム禁止対象セルに対しては電流供給部６１０が電流供給を遂行しないようにする。このために、前記電流供給部６１０の電流伝達部６１４は第１ラッチ部６５０の第２ノードＱＳ＿Ｎによってターンオン可否が決定されるようにする。
参照として、本実施例では第１ラッチ部６５０の機能が図４の第１ラッチ部４５０と多少異なっている。前記第１ラッチ部６５０はプログラム動作遂行後、検証動作の時セル電流の大きいセルに対する情報を格納する。最初検証遂行の時にはプログラムの可否に関係なく、第２ノードＱＳにすべて'１'データを格納させて各セルの電流伝達部６１４がすべてターンオンされるようにする。そして、検証動作によってセル電流が大きいセルの場合、前記電流伝達部６１４が遮断されるように、第２ノードＱＳに'０'データが格納されるようにする。したがって、第２ラッチ部６６０または第３ラッチ部６７０がプログラムデータ及びプログラム完了可否に対する検証データを格納することになる。
前記感知ノードディスチャージ部６８０は、第１ラッチ部６５０の第１ノードＱＳ＿Ｎに格納されたデータによってターンオンされ、接地電圧を第１感知ノードＶＳＥＮに伝達するＮＭＯＳトランジスタＮ６８０を含む。したがって、第１ノードＱＳ＿Ｎに'１'データが格納された場合、前記第１感知ノードＶＳＥＮを接地させる。
前記接地電圧供給部６９０は、リセット信号ＰＢＲＳＴによって各ラッチ部のデータ設定部(６５６、６６６、６７６)に接地電圧を供給するＮＭＯＳトランジスタＮ６９０を含む。したがって、リセット信号ＰＢＲＳＴの印加の時にＮＭＯＳトランジスタＮ６９０がターンオンされて接地電圧を各データ設定部に伝達する。本願発明では第１ラッチ部６５０の第１ノードＱＳ＿Ｎに特定データを格納する時に使用する。
図面を参照して詳細動作をよく調べて見る。図７は、本願発明のまた他の実施例による不揮発性メモリ装置の検証方法を示した波形図である。
(１)Ｔ１区間
最初動作の時には電流供給部６１０とビットライン間の接続を遮断させる。この時、ビットラインはビットラインスイッチング部６２０を利用してローレベルにディスチャージさせる。
一方、各セルと接続されたページバッファーの第１ラッチ部６５０の第２ノードＱＳにすべて'１'データを格納させて、電流伝達部６１４が電流源６１２の電流をビットラインに供給できるようにする。この時、ビットラインとの接続は遮断された状態なので、電流は流れない。ただし、第１感知ノードＶＳＥＮにハイレベル電圧が印加される。
この時、第２ノードＱＳに'１'データを格納させる方法は次のようである。接地電圧供給部６９０にリセット信号ＰＢＲＳＴを印加して接地電圧を第１ラッチ部６５０のデータ設定部６５６に伝達し、この時、第１データ設定信号ＣＳＥＴを印加すれば、第２ノードＱＳに'１'データが格納される。したがって、全体セルの電流伝達部６１４がターンオンされて、電流源６１２が電流供給をすることができる。
または、感知ノードフリーチャージ部６４２を利用して感知ノードセンシング部６４４をターンオンさせて、感知ノードセンシング部６４４が伝達する接地電圧を利用して第２ノードＱＳに'１'にデータを格納することができる。
(２)Ｔ２区間
次に、電流供給部６１０とビットライン、セルストリングを接続させて、判読対象セルのしきい値電圧状態によってセルストリングに流れる電流Ｉｃｅｌｌ及び第１感知ノードＶＳＥＮの電圧が変化されるようにする。詳細な動作は前に説明した図５（ａ）のＴ２区間と同様である。
すなわち、判読対象セルが基準電圧以上にプログラムされた場合、セルストリングに流れる電流Ｉｃｅｌｌは判読対象セルが基準電圧より低くプログラムされた場合、セルストリングに流れる電流Ｉｃｅｌｌより小さくなる。また、判読対象セルが基準電圧以上にプログラムされた場合、第１感知ノードＶＳＥＮの電圧は判読対象セルが基準電圧より低くプログラムされた場合に比べて、もっと大きくなる。一方、ソースラインバウンシング現象の原因は、前記のようにセルストリングに流れる電流を大きくするものである。
(３)Ｔ３
ビット電圧、すなわち、第１感知ノードＶｓｅｎの電圧をセンシングしてセル電流が大きいセルに対する情報を第１ラッチ部に格納する。以後、区間(Ｔ６)で第１感知ノードＶＳＥＮの電圧をセンシングしてデータを格納する前に遂行し、セル電流が大きいセルの場合電流供給部６１０の電流供給を遮断するためである。
詳細な方法は、図５ａのＴ３区間での動作と同様である。ただし、第１感知ノードＶＳＥＮのセンシングシ時に印加されるビットラインセンシング信号ＰＲＥＳＥＮＳＥがやや異なる。すなわち、第１電圧Ｖ２ＣＬＡＭＰのビットラインセンシング信号を印加してワードラインに印加される基準電圧ＰＶが減少されるような效果、または基準電流Ｉｃｌａｍｐが上昇するような効果を発生させる。
すなわち、後述するＴ６区間のように第２電圧Ｖ２のビットラインセンシング信号ＰＲＥＳＥＮＳＥを印加すれば、セルのしきい値電圧が基準電圧ＰＶより大きいか否かをセンシングすることができると仮定する時、第２電圧Ｖ２より低い第１電圧Ｖ２ＣＬＡＭＰのビットラインセンシング信号を印加すればもっと低い基準電圧ＰＶ'にしきい値電圧をセンシングするような効果が発生する。または、元々の基準電流よりもっと大きい基準電流Ｉｃｌａｍｐを基準にしきい値電圧をセンシングするという効果が発生する。
それによって、減少された基準電圧ＰＶ'以上にしきい値電圧が上昇したセルに流れる電流は相対的に小くなり、減少された基準電圧ＰＶ'よりしきい値電圧が低いセルに流れる電流は相対的に大きくなる。また、減少された基準電圧ＰＶ'以上にしきい値電圧が上昇したセルのビットライン電圧は相対的に大きくなり、減少された基準電圧ＰＶ'よりしきい値電圧が低いセルのビットライン電圧は相対的に小くなる。例えば、プログラム禁止対象セルまたはプログラム対象セルであるが、基準電圧以上にプログラムされていないセルはセルに流れる電流が基準電流Ｉｃｌａｍｐより大きいということを意味する。
本願発明では、このようなセルに対しては電流供給を遮断し、以後第２電圧Ｖ２によるセンシング動作の時ソースラインバウンシング現象が発生しないようにする。このために、セル電流が基準電流より大きいセルに対する情報を第１ラッチ部に格納する動作を次の区間で遂行する。
(４)Ｔ４区間
まず、第１ラッチ部の第１ノードＱＳ＿Ｎにすべての'１'データを格納させる。このために、接地電圧供給部６９０にリセット信号ＰＢＲＳＴを印加して接地電圧をデータ設定部６５６に伝達し、第２データ設定信号ＣＲＳＴを印加するような方法で遂行される。
(５)Ｔ５区間
次に、第２感知ノードＳＯに格納されたデータによってセル電流の大きさに対する情報を第１ラッチ部６５０に格納させる。先に、前の区間ですべてのセルの第１ノードＱＳ＿Ｎに'１'データを格納させた状態である。
セル電流が基準電流より大きいセルの場合、感知ノードの電圧はローレベルを持つので、感知ノードセンシング部６４４が駆動されなくて、第１ノードＱＳ＿Ｎに格納されたデータがそのまま維持される。
セル電流が基準電流より小さいセルの場合、感知ノードの電圧はハイレベルを持つので、感知ノードセンシング部６４４が駆動される。この時第１データ設定信号ＣＳＥＴを印加して第１ノードＱＳ＿Ｎに'０'データが格納されるようにする。それによって、前記感知ノードディスチャージ部６８０が動作するようになる。すなわち、第１ノードＱＳ＿Ｎ に'１'データが格納されたセルの場合、第１感知ノードがローレベルに遷移される。
(６)Ｔ６区間
図３のＴ２、Ｔ３のような区間を遂行して実際検証動作を遂行する。この時、第１ノードＱＳ＿Ｎに'１'データが格納されたセル、すなわち、第２ノードＱＳに'０'データが格納されたセルは電流伝達部６１４が駆動しなくなる。すなわち、セル電流が大きくて前の区間(Ｔ６)で第１ノードＱＳ＿Ｎに'１'データが格納されたセルに対しては前述したように電流供給部６１０による電流供給を遂行させない。
整理すれば、基準電圧ＰＶを基準とする検証動作を遂行する前に前記基準電圧より小さい電圧ＰＶ'を基準として検証動作が遂行されるようにし、この時、検証動作ではセル電流が大きいセルに対する情報を第１ラッチ部に格納させ、以後基準電圧ＰＶを基準とする検証動作では該セルに対しては電流供給を遮断させる。
図８は、本願発明による不揮発性メモリ装置のパスト検証方法を示した波形図で、図９は不揮発性メモリ装置のマルチレベルセルプログラム方法を説明するための図面である。
まず、図８のパスト検証方法は、第１予備電圧ＰＶ１*、第１ないし第３基準電圧(ＰＶ１、ＰＶ２、ＰＶ３)を基準として連続的に検証動作を遂行する。通常の場合には、ビットラインをハイレベルにフリーチャージする動作を一度だけ遂行し、前記各基準電圧による検証動作を連続的に遂行した。その結果、毎度ビットラインをフリーチャージする方法に比べてはるかに早い検証動作が遂行された。しかし、ビットラインで発生する漏洩電流等の影響により第３基準電圧を基準とする検証動作の時までビットラインがハイレベル状態をそのまま維持することは難しいことである。それによって実際セルの状態とは異なる状態に判読する恐れがある。
本願発明のようにビットラインをフリーチャージさせない構成では特別な問題なしに検証動作を連続的に遂行するパスト検証動作を遂行することができる。
図７で説明したように、第１予備電圧ＰＶ１*によって検証動作を遂行する(Ｔ１区間)。この時、第１予備電圧ＰＶ１*はダブール検証(double verify)のための電圧である。すなわち、各セルのプログラム速度を考慮して第１予備電圧ＰＶ１*以上先にプログラムされたセルは、他のセルに比べてプログラム動作によるしきい値電圧の変化量を減少させるためである。
以後、第１基準電圧ＰＶ１を基準とする検証動作、第２基準電圧ＰＶ２を基準とする検証動作、第３基準電圧ＰＶ３を基準とする検証動作を連続的に実施する。本願発明では、電流供給部４１０から供給する電流によってセルのプログラムの可否をセンシングするので、従来のビットラインで発生する漏洩電流等による問題を解消することができる。
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
４００ 不揮発性メモリ装置、
４１０ 電流供給部、
４２０ ビットラインスイッチング部、
４３０ セルストリング４３０
４４０ ビットラインセンシング部、
４４２ 感知ノードフリーチャージ部、
４４４ 感知ノードセンシング部、
４５０ 第１ラッチ部、
４６０ 第２ラッチ部、
４７０ 第３ラッチ部、

Claims (17)

  1. 第１ノードに印加される電圧によって電流値が決められる電流源と、前記第１ノードと接続されるメモリセルストリングとを含み、前記第１ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングすることを特徴とする不揮発性メモリ装置。
  2. 前記第１ノードに印加される電圧は、判読しようとするメモリセルのしきい値電圧の大きさに比例して増加することを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記電流源は、
    ゲートが電圧源にダイオード連結されたモストランジスタを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  4. 複数データラッチ部と、
    メモリセルストリングに電流を供給する電流供給部と、
    前記メモリセルストリングと前記電流供給部を選択的に接続させるビットラインスイッチング部と、
    前記ビットラインスイッチング部と電流供給部が接続される第１感知ノード及び前記データラッチ部が接続される第２感知ノードを選択的に接続させるビットラインセンシング部を含み、
    前記第１感知ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングすることを特徴とする不揮発性メモリ装置。
  5. 前記電流供給部は、
    電流源と、
    制御信号によって前記電流源の供給電流を前記第１感知ノードに供給する電流伝達部と、を含むことを特徴とする請求項４に記載の不揮発性メモリ装置。
  6. 前記ビットラインスイッチング部は、
    ビット選択信号に応答して前記メモリセルストリングと前記電流供給部とを接続させるＮＭＯＳトランジスタを含むことを特徴とする請求項４に記載の不揮発性メモリ装置。
  7. 前記ビットラインスイッチング部は、
    可変電圧を印加する可変電圧入力端と、
    ディスチャージ信号に応答して前記メモリセルストリングのビットラインと可変電圧入力端とを接続させるＮＭＯＳトランジスタを含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
  8. メモリセルストリング及び前記メモリセルストリングに選択的に接続される電流供給部を含む不揮発性メモリ装置が提供される段階と、
    ビットラインをローレベルにディスチャージさせる段階と、
    判読対象セルと接続されたワードラインに基準電圧、残りのセルと接続されたワードラインにパス電圧を印加する段階と、
    前記電流供給部、前記ビットライン及び前記メモリセルストリングを接続させる段階と、
    前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部から供給されてセルストリングに流れる電流値が変化される段階と、
    前記電流値によって前記電流供給部とメモリセルストリングの接続ノードに印加される電圧が決定される段階と、
    前記接続ノードの電圧をセンシングしてラッチ部に格納させる段階と、を含むことを特徴とする不揮発性メモリ装置の動作方法。
  9. 前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部が供給する電流値が変化される段階は、
    前記判読対象セルのしきい値電圧が前記基準電圧より大きい場合、第１電流が形成される段階と、
    前記判読対象セルのしきい値電圧が前記基準電圧より小さい場合、前記第１電流よりもっと大きい第２電流が形成される段階と、
    を含むことを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
  10. 前記電流値によって前記電流供給部とメモリセルストリングの接続ノードに印加される電圧の決定される段階は、
    前記電流値が大きいほど前記接続ノードに印加される電圧は減少する段階と、を含むことを特徴とする請求項８に記載の不揮発性メモリ装置の動作方法。
  11. メモリセルストリングに電流を供給する電流供給部と、
    前記メモリセルストリングと前記電流供給部を選択的に接続させるビットラインスイッチング部と、
    検証動作の時セルストリングに流れる電流が基準電流より大きいか否かに対するデータを格納する第１ラッチ部を含み、
    前記ビットラインスイッチング部と電流供給部が接続される第１感知ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングし、
    前記電流供給部は前記第１ラッチ部に格納されたデータよって選択的に電流を供給することを特徴とする不揮発性メモリ装置。
  12. 前記第１ラッチ部に格納されたデータよって接地電圧を前記第１感知ノードに伝達する感知ノードディスチャージ部をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
  13. リセット信号に応じて前記第１ラッチ部に接地電圧を供給する接地電圧供給部をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
  14. 前記電流供給部は、
    電流源と、
    前記第１ラッチ部に格納されたデータよって前記電流源の供給電流を前記第１感知ノードに供給する電流伝達部を含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
  15. 第１ないし第２ラッチ部、メモリセルストリング及び前記第１ラッチ部に格納されたデータよって前記メモリセルストリングに選択的に接続される電流供給部をそれぞれ含む複数のページバッファーを含む不揮発性メモリ装置が提供される段階と、
    ビットラインをローレベルにディスチャージさせる段階と、
    判読対象セルと接続されたワードラインに基準電圧を、残りのセルと接続されたワードラインにパス電圧を印加する段階と、
    前記電流供給部に前記ビットライン及び前記メモリセルストリングを接続させる段階と、
    前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部から供給されてセルストリングに流れる電流値が変化される第１段階と、
    第１電圧のビットラインセンシング信号を印加して前記電流値が基準電流より大きいセルに対する情報を前記第１ラッチ部に格納させる段階と、
    前記第１ラッチ部に格納されたデータよって前記電流供給部が選択的に電流を供給する段階と、
    前記判読対象セルのしきい値電圧が前記基準電圧より大きいか否かによって前記電流供給部が供給されてセルストリングに流れる電流値が変化される第２段階と、
    第２電圧のビットラインセンシング信号を印加して前記電流値によって決定される各セルのしきい値電圧に対する情報を前記第２ラッチ部に格納させる段階と、
    を含むことを特徴とする不揮発性メモリ装置の動作方法。
  16. 前記第１電圧のビットラインセンシング信号を印加して前記電流値が基準電流より大きいセルに対する情報を前記第１ラッチ部に格納させる段階は、
    前記電流値が基準電流より大きい場合、前記電流供給部の電流供給を遮断させるデータを第１ラッチ部に格納させる段階とを含むことを特徴とする請求項１５に記載の不揮発性メモリ装置の動作方法。
  17. 前記第１ラッチ部に格納されたデータよって前記電流供給部が選択的に電流を供給する段階は、
    前記第１ラッチ部にセルストリングに流れる電流値が基準電流より大きいという情報が格納された場合、前記電流供給部の電流供給を遮断させる段階を含むことを特徴とする請求項１５に記載の不揮発性メモリ装置の動作方法。
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