JP2008090998A - フラッシュメモリ素子及びその読出し方法 - Google Patents

Abstract

【課題】フラッシュメモリ素子において、各ページバッファの感知ノードのローディング時間を同一にし、感知ノード配線の間のカップリングキャパシタンスを排除して、正確なデータ読出し動作を行わせることができるようにする。
【解決手段】フラッシュメモリ素子のページバッファにおいて、ビットライン選択部と感知ノード配線の間に伝送部を配置してその間を離すことにより、多数のページバッファの各感知ノードの配線の長さを同一に構成しつつ、各感知ノードの配線の位置を互いに隣接しないようにずらして配置する。
【選択図】図５

Description

この発明は、フラッシュメモリ素子及びその読出し方法に関するものであり、特にページバッファの感知ノード配線間の干渉現象に影響を受けないフラッシュメモリ素子及びその読出し方法に関するものである。

近年、電気的にプログラム(program)と消去(erase)が可能であって、一定周期でデータ(data)を再作成するリフレッシュ(refresh)動作が不要な半導体メモリ素子の需要が増加してきている。そして、多くのデータを格納することができる大容量のメモリ素子(memory device)の開発のために、メモリ素子の高集積化技術に関する研究が活発に進行している。ここに、プログラムとは、データをメモリセルに書き込む(write)動作をいい、消去とは、メモリセルに書き込まれたデータを消去する動作をいう。

メモリ素子の高集積化のために、複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）され、一つのストリング(string)を構成するＮＡＮＤ型フラッシュメモリ素子(NAND-type flash memory device)が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子(NOR-type flash memory device)とは異なり、順次情報を読み出す(read)メモリ素子である。このようなＮＡＮＤ型フラッシュメモリ素子のプログラム及び消去は、Ｆ−Ｎトンネリング(F-N tunneling)現象を用いてフローティングゲート(floating gate)に電子を注入したりフローティングゲートから電子を放出させたりしながら、メモリセルのしきい値電圧(threshold voltage)を制御することによりなされる。

ＮＡＮＤ型フラッシュメモリ素子では、短時間内に大容量の情報を格納するためにページバッファ(page buffer)が使われる。

図１は、従来技術によるフラッシュメモリ素子のページバッファを説明するためのメモリ素子の回路図である。

図１を参照すると、フラッシュメモリ素子のページバッファ（例えば、ＰＢ［０］）は、偶数ビットラインＢＬｅ［０］と奇数ビットラインＢＬｏ［０］を選択的に感知ノードＳＯ［０］と連結させるビットライン選択部１０、選択されたビットラインＢＬｅ［０］またはＢＬｏ［０］のデータを感知ノードＳＯ［０］を介してセンシングする感知部２０を含む。上述した構成のページバッファは、多数のビットライン対ＢＬｅ、ＢＬｏの各対にそれぞれ一つずつ連結されている。ビットライン選択部１０は、消去動作時にビットラインＢＬｅ［０］またはＢＬｏ［０］に印加される高電圧に耐えるためにメモリ素子の高電圧領域に高電圧トランジスタで製作され、同じウェルを共有する。

図２は、図１のように構成されたフラッシュメモリ素子のページバッファの読出し動作を説明するための各信号の動作タイミング波形図である。

ページバッファのうち、ＰＢ［０］を挙げて動作説明をすれば、次のとおりである。

感知部２０のＮＭＯＳトランジスタＮ８に初期化信号ＲＥＳＥＴが印加され、ノードＱＡがロー（Ｌ）レベルに初期化される。また、ビットライン選択部１０のＮＭＯＳトランジスタＮ１、Ｎ２にハイ（Ｈ）レベルのディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏが印加される。したがって、ＮＭＯＳトランジスタＮ１及びＮ２がターンオンされ、バイアス電圧ＶＩＲＰＷＲがビットラインＢＬｅ［０］及びＢＬｏ［０］に印加される。このとき、バイアス電圧ＶＩＲＰＷＲは０Ｖであるため、ビットラインＢＬｅ［０］及びＢＬｏ［０］は、０Ｖにディスチャージされる。

感知部２０のＰＭＯＳトランジスタＰ１にローレベルのプリチャージ信号ＰＲＥＣＨｂが印加されて、ＰＭＯＳトランジスタＰ１がターンオンされ、感知ノードＳＯ［０］は、ハイレベルにプリチャージされる。例えば、偶数ンビットラインＢＬｅ［０］が選択された場合、ディスチャージ信号ＤＩＳＣＨｅがローレベルに遷移してビットライン選択部１０のＮＭＯＳトランジスタＮ１がターンオフされる。ビットライン選択部１０のＮＭＯＳトランジスタＮ３にＶ１レベルのビットライン選択信号ＢＳＬｅが一定時間印加される。したがって、偶数ビットラインＢＬｅ［０］は、Ｖ１電圧からしきい値電圧Ｖｔを差し引いた電位Ｖ１−Ｖｔを有するようになる。このとき、奇数ビットラインＢＬｏ［０］は、０Ｖを維持する。

次いで、プリチャージ信号ＰＲＥＣＨｂがハイレベルに遷移して、ＰＭＯＳトランジスタＰ１がターンオフされる。その後、ビットライン選択部１０のＮＭＯＳトランジスタＮ３にＶ２レベルのビットライン選択信号ＢＳＬｅが印加される。このとき、ビットラインＢＬｅ［０］の電位がＶ２−Ｖｔ以上である場合、ＮＭＯＳトランジスタＮ３は、ターンオフ状態を維持することになり、感知ノード（ＳＯ［０］）はハイレベルを維持する。反対に、ビットラインＢＬｅ［０］の電位がＶ２−Ｖｔ以下である場合、ＮＭＯＳトランジスタＮ３はターンオンされ、感知ノードＳＯ［０］とビットラインＢＬｅ［０］の間でチャージ・シェアリング(charge sharing)がなされる。その後、ハイレベルの読出し信号ＲＥＡＤが感知部２０のＮＭＯＳトランジスタＮ７に印加され、感知ノードＳＯ［０］の電位によりＮＭＯＳトランジスタＮ６が駆動される。したがって、感知ノードＳＯ［０］の電位によりラッチ回路ＩＶ２、ＩＶ３にデータが格納される。

上述した従来技術によるページバッファのそれぞれは、その配置構造によって感知ノードＳＯの配線の長さが互いに異なる。これは、一つのページバッファが二つのビットライン（偶数ビットライン及び奇数ビットライン）に連結されているのに対して、二つのビットラインのピッチ間隔の間に一つのページバッファを配置させ難いためである。そのため、多数のページバッファの感知ノード配線の長さが互いに異なるようになり、その結果、ローディング時間とキャパシタンスが互いに異なるようになる。

図３は、感知ノードの配線の長さの違いによる感知ノードの電位のチャージ・シェアリングの違いを説明するためのグラフである。

図３を参照すると、感知ノードＳＯの配線の長さによりキャパシタンスの値が互いに異なり、電位レベルの下降時間が互いに異なる様子が示されている。したがって、同一の時間に一定レベルまで電位が立ち下がるためには、感知ノード配線のキャパシタンスが大きい場合には、小さい場合よりさらに低いビットライン電圧が要求される。そのため、感知ノードの配線のキャパシタンスの違いによりページバッファが感知するセル電流がそれぞれ異なることになる。

図４は、従来技術によるページバッファのセル読出しマージンを説明するためのグラフである。

ページバッファが感知するセル電流は、感知ノードの配線の配置によって異なる。したがって、感知ノードのローディングが最も小さいページバッファが感知するセル電流は、ビットラインに流れる漏洩電流より大きくなければならない。このような差は「０」セル読出しマージンとなる。反対に、感知ノードのローディングが最も大きいページバッファが感知するセル電流は、セルが流し得る電流のうち、最も小さい値(worst on-cell current)より小さくなければならない。このような差は「１」セル読出しマージンとなる。ページバッファの配線構成の違いによる感知電流の差は、このようなセル読出しマージンの幅の減少を意味する。

また、図１のように隣接したページバッファＰＢ［０］、ＰＢ［１］の場合、隣接した感知ノードＳＯ［０］、ＳＯ［１］間の間隔が狭くなると、それにより、カップリングキャパシタンスＣｓｏの値が大きくなる。これは、感知ノードの電位の低下(drop)現象を発生させることになり、それは、読出し動作時にメモリセルのデータが「０」の場合に、ページバッファのエラーにより「１」データとしてセンシングするという誤動作を発生させる原因となる。

この発明が解決しようとする技術的課題は、フラッシュメモリ素子のページバッファにおいて、ビットラインと感知ノードとの間に伝送部を配置してその間を離すことにより、多数のページバッファの各感知ノードの配線の長さを実質的に同一に構成しつつ、各感知ノードの配線の位置を互いに隣接しないようにずらして配置して、各ページバッファの感知ノードのローディング時間を実質的に同一にし、感知ノード配線の間のカップリングキャパシタンスを排除して、正確なデータ読出し動作を行わせることができるように工夫したフラッシュメモリ素子及びその読出し方法を提供することにある。

この発明によるフラッシュメモリ素子は、多数のメモリセルがマトリクス状に配列され多数のビットライン対で連結されてなるメモリセルアレイと、上記多数のビットライン対のそれぞれに連結され、上記多数のメモリセルのうち選択されたメモリセルのデータを読み出す多数のページバッファとを備えてなり、上記多数のページバッファのそれぞれは、各上記ビットライン対のうちの一方のビットラインを選択して当該選択されたビットラインに接続されたメモリセルのデータを共通ノードに出力するビットライン選択部と、上記共通ノードに出力されたデータの感知ノードへの伝送を制御する伝送部と、上記感知ノードに伝送されたデータを格納する感知部とを含んでなり、上記ビットライン選択部は、メモリ素子の高電圧トランジスタ領域に配置され、上記伝送部及び上記感知部は、メモリ素子の低電圧トランジスタ領域に配置されている。

前記多数のページバッファのそれぞれにおける上記感知ノードは、互いに実質的に同じ長さの感知ノード配線で形成され、当該感知ノード配線は上記多数のページバッファについて互いに隣接しないようにずらした位置に配置されている。

この発明によるフラッシュメモリ素子の読出し方法は、上記多数のメモリセルから選択された各選択ビットラインのデータを上記多数のページバッファの各共通ノードに出力する段階と、上記各感知ノードをハイレベルでプリチャージした後、上記各共通ノードに出力されたデータを当該共通ノードから対応する上記感知ノードに伝送する段階と、上記感知ノードに伝送されたデータをラッチする段階とを含んでなる。

この発明によれば、フラッシュメモリ素子のページバッファにおいて、ビットラインと感知ノードの間に伝送部を配置してその間を離すことにより、多数のページバッファの各感知ノード配線の長さを同一に構成しつつ、各感知ノードの配線の位置を互いに隣接しないようにずらして配置して、各ページバッファの感知ノードのローディング時間を同一にし、感知ノード配線の間のカップリングキャパシタンスを排除して、正確なデータ読出し動作を行わせることができる。

以下、添付した図面を参照しながら、この発明の望ましい実施態様を説明する。しかし、この発明は、以下に開示する実施態様に限定されるものではなく、互いに異なる多様な形態で具現することができ、以下の実施態様は、単にこの発明の開示が完全であるべく、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図５は、この発明の一実施態様によるフラッシュメモリ素子の構成図である。

図５を参照すると、フラッシュメモリ素子は、メモリセルアレイ１００、多数のビットライン選択部１１０〜１１ｎ（ｎは整数）、多数の伝送部（１２０〜１２ｎ）、及び多数の感知部（１３０〜１３ｎ）を備えて構成されている。

メモリセルアレイ１００は、多数のメモリセルを含み、多数のメモリセルは、ストリング構造に連結されて多数のビットラインＢＬｅ、ＢＬｏを形成する。多数のビットライン選択部１１０〜１１ｎのそれぞれは、ビットライン対ＢＬｅ、ＢＬｏにそれぞれ連結され、ビットライン対ＢＬｅ、ＢＬｏのうちの一方のビットラインを共通ノード（例えば、ＢＬＣＭ［０］）に連結する。多数の伝送部１２０〜１２ｎのそれぞれは、共通ノードＢＬＣＭ［０］〜ＢＬＣＭ［ｎ］）と感知ノードＳＯ［０］〜ＳＯ［ｎ］の間にそれぞれ連結され、共通ノードＢＬＣＭ［０］〜ＢＬＣＭ［ｎ］と感知ノードＳＯ［０］〜ＳＯ［ｎ］を互いに連結する。多数の感知部１３０〜１３ｎが感知ノードＳＯ［０］〜ＳＯ［ｎ］にそれぞれ連結され、各感知ノードＳＯ［０］〜ＳＯ［ｎ］に伝送されたデータを感知して、それぞれ格納する。多数のビットライン選択部１１０〜１１ｎは、高電圧トランジスタ領域ＨＶＮに形成され、多数の伝送部１２０〜１２ｎ、及び多数の感知部３０〜１３ｎは、低電圧トランジスタ領域ＬＶＮに形成されている。この発明では、図示のように、多数のページバッファのそれぞれにおける感知ノードは、互いに実質的に同じ長さの感知ノード配線で形成され、当該感知ノード配線は多数のページバッファについて互いに隣接しないようにずらした位置に配置されている。図面では、伝送部１２０、感知ノードＳＯ［０］、感知部１３０の組は、紙面の上方の段に配置され、伝送部１２１、感知ノードＳＯ［１］、感知部１３１の組は、紙面の中程の段に配置され、伝送部１２２、感知ノードＳＯ［２］、感知部１３２の組みは、紙面の下方の段に配置されている。

各ページバッファは、一つのビットライン対ＢＬｅ、ＢＬｏに連結された一つのビットライン選択部（例えば、１１０）、一つの伝送部（例えば， １２０）、及び一つの感知部（例えば、１３０）を含んでいる。多数の感知ノードＳＯ［０］〜ＳＯ［ｎ］は、互いに同一の長さで、低電圧トランジスタ領域ＬＶＮに、配置されている。互いに隣接して配置されておらず、感知部１３０〜１３ｎの配置に応じてそれぞれずれた位置（例えば、図面で、上段、…、下段）に配置されている。そのため、各感知ノードＳＯ［０］〜ＳＯ［ｎ］同士の間のカップリングキャパシタンスが生じない。

図６は、図５のページバッファの詳細回路図である。

図６を参照すると、ページバッファＰＢは、ビットライン選択部１１０、伝送部１２０、及び感知部１３０を含んで構成されている。

ビットライン選択部１１０は、四つのＮＭＯＳトランジスタＮ１１〜Ｎ１４を含む。ＮＭＯＳトランジスタＮ１１は、ビットラインＢＬｅとバイアス電圧ＶＩＲＰＷＲの間に連結され、ディスチャージ信号ＤＩＳＣＨｅに応答してバイアス電圧ＶＩＲＰＷＲをビットラインＢＬｅに印加する。ＮＭＯＳトランジスタＮ１２は、ビットラインＢＬｏとバイアス電圧ＶＩＲＰＷＲの間に連結され、ディスチャージ信号ＤＩＳＣＨｏに応答してバイアス電圧ＶＩＲＰＷＲをビットラインＢＬｏに印加する。ＮＭＯＳトランジスタＮ１３は、ビットラインＢＬｅと共通ノードＢＬＣＭの間に連結され、ビットライン選択信号ＢＳＬｅに応答してビットラインＢＬｅと共通ノードＢＬＣＭを連結する。ＮＭＯＳトランジスタＮ１４は、ビットラインＢＬｏと共通ノードＢＬＣＭの間に連結され、ビットライン選択信号ＢＳＬｏに応答してビットラインＢＬｏと共通ノードＢＬＣＭを連結する。

伝送部１２０は、共通ノードＢＬＣＭと感知ノードＳＯの間に連結され、センシング信号ＳＥＮＳＥに応答して共通ノードＢＬＣＭと感知ノードＳＯとを連結する。

感知部１３０は、ＰＭＯＳトランジスタＰ１１、四つのＮＭＯＳトランジスタＮ１６〜Ｎ１９、ラッチＬＡＴ、及びインバータＩＶ１１を含む。

ＰＭＯＳトランジスタＰ１１は、電源電圧と感知ノードＳＯの間に連結され、プリチャージ信号ＰＲＥＣＨｂに応答して電源電圧と感知ノードＳＯを連結する。ラッチＬＡＴは、ノードＱＡとノードＱＢの間に逆向きで並列接続されたインバータＩＶ１２、ＩＶ１３で構成されている。ＮＭＯＳトランジスタＮ１６、Ｎ１７は、ノードＱＢと接地電源Ｖｓｓの間に直列接続され、それぞれ感知ノードＳＯの電位と読出し信号ＲＥＡＤに応答して駆動される。ＮＭＯＳトランジスタＮ１６、Ｎ１７が同時にターンオンされると、ノードＱＢが接地電源Ｖｓｓに接続される。ＮＭＯＳトランジスタＮ１８は、ノードＱＡと接地電源Ｖｓｓの間に接続され、初期化信号ＲＥＳＥＴに応答してノードＱＡを接地電源Ｖｓｓに接続する。インバータＩＶ１１は、ノードＱＢに接続され、ノードＱＢの信号を反転させて出力する。ＮＭＯＳトランジスタＮ１９は、インバータＩＶ１１の出力と感知ノードＳＯとの間に接続され、プログラム信号ＰＧＭに応答してインバータＩＶ１１の出力信号を感知ノードＳ０に伝送する。

図７は、図６のページバッファを用いたフラッシュメモリ素子の読出し方法を説明するための各信号の動作タイミング波形図である。

図８は、この発明の読出し動作時のチャージ・シェアリング動作を説明するための概念図であり、図９は、この発明の読出し動作時におけるセル読出しマージンを説明するためのグラフである。

図５〜図９を参照して、この発明のフラッシュメモリ素子の読出し動作を詳細に説明すると、次のとおりである。以下の説明では偶数ビットラインＢＬｅのデータを読み出す方法を例として説明する。

１）第１段階（Ｔ１期間）
まず、準備段階として、初期化信号ＲＥＳＥＴが所定時間ハイレベル（Ｈレベル）に遷移され、ＮＭＯＳトランジスタＮ１８がターンオンされる。したがって、ノードＱＡは、接地電源Ｖｓｓに接続されてローレベル（Ｌレベル）にディスチャージされて、初期化される。

次いで、ローレベルのディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏがハイレベルに遷移され、ＮＭＯＳトランジスタＮ１１、Ｎ１２がターンオンされる。したがって、ビットラインＢＬｅ、ＢＬｏの両方にバイアス電圧ＶＩＲＰＷＲが印加される。このとき、バイアス電圧ＶＩＲＰＷＲは、０Ｖである。

ＮＭＯＳトランジスタＮ１３、Ｎ１４には、ハイレベルのビットライン選択信号ＢＳＬｅ、ＢＳＬｏが印加され、ビットラインＢＬｅ、ＢＬｏが共通ノードＢＬＣＭに接続される。

２）第２段階（Ｔ２期間）
ハイレベルで印加されたディスチャージ信号ＤＩＳＣＨｅがローレベルに遷移されてＮＭＯＳトランジスタＮ１１がターンオフされる。したがって、ビットラインＢＬｅに印加されていたバイアス電圧ＶＩＲＰＷＲを遮断する。

ハイレベルであったビットライン選択信号ＢＳＬｏがローレベルに遷移されて、ビットラインＢＬｏと共通ノードＢＬＣＭの接続を遮断する。したがって、ビットラインＢＬｅと共通ノードＢＬＣＭのみが接続されている。

ハイレベルであったプリチャージ信号ＰＲＥＳＨｂがローレベルに遷移して、ＰＭＯＳトランジスタＰ１１がターンオンされる。したがって、感知ノードＳＯは、電源電圧Ｖｃｃレベルにプリチャージされる。

このとき、ハイレベルのＶ１電位を有するセンシング信号ＳＥＮＳＥが伝送部１２０に印加されて、感知ノードＳＯと共通ノードＢＬＣＭが接続される。したがって、感知ノードＳＯの電位によりビットラインＢＬｅと共通ノードＢＬＣＭの電位がＶ１−Ｖｔレベルまで上昇する。

３）第３段階（Ｔ３期間）
センシング信号ＳＥＮＳＥがローレベルに遷移されて、感知ノードＳＯと共通ノードＢＬＣＭの接続状態が遮断される。このとき、ビットラインＢＬｅと共通ノードＢＬＣＭの電位は、読み出そうとするセルが「０」データ状態の場合、Ｖ１−Ｖｔレベルを維持し、読み出そうとするセルが「１」データ状態の場合、ローレベルにディスチャージされる。

その後、ローレベルのプリチャージ信号ＰＲＥＳＨｂがハイレベルに遷移して、感知ノードＳＯに印加されている電源電圧Ｖｃｃを遮断する。

４）第４段階（Ｔ４期間）
伝送部１２０にＶ１電位より低いＶ２電位のセンシング信号ＳＥＮＳＥが印加され、感知ノードＳＯと共通ノードＢＬＣＭが接続される。したがって、読み出そうとするセルの状態に応じて電位が変化した共通ノードＢＬＣＭにより、感知ノードＳＯの電位が変化する。すなわち、「０」データセルの場合、感知ノードＳＯはハイレベルを維持し、「１」データセルの場合、感知ノードＳＯはローレベルにディスチャージされる。感知ノードＳＯの電位に応じてＮＭＯＳトランジスタＮ１６がターンオンまたはターンオフされる。

このことを図８を参照して説明すると、共通ノードＢＬＣＭは、ＮＭＯＳトランジスタＮ１３を介してビットラインＢＬｅと同一の電位を維持する。以後、ＮＭＯＳトランジスタＮ１５にＶ２電位のセンシング信号ＳＥＮＳＥが印加される。このとき、共通ノードＢＬＣＭの電位がＶ２−Ｖｔより小さければ、ＮＭＯＳトランジスタＮ１５がターンオンされる。それにより感知ノードのキャパシタンスＣ_SOに充電されているチャージがＮＭＯＳトランジスタＮ１５を介して共通ノードキャパシタンスＣ_BLCM、ビットラインキャパシタンスＣ_BLで放電される。このとき、共通ノードキャパシタンスＣ_BLCMは、ビットラインキャパシタンスＣ_BLに比べて非常に小さいため、共通ノードキャパシタンスＣ_BLCMとビットラインキャパシタンスＣ_BLの和は、共通ノードキャパシタンスＣＢＬＣＭの差にそれほど影響を受けない。したがって、チャージ・シェアリング時に感知ノードＳＯの電位下降速度は、ページバッファの配置に関係なく一定になる。これは、ページバッファの感知電流が一定であることを意味し、これにより図９のようにページバッファのセル読出しマージンがより大きくなる。

この後、感知部１３０のＮＭＯＳトランジスタＮ１７にハイレベルの読出し信号ＲＥＡＤが印加され、ＮＭＯＳトランジスタＮ１７がターンオンされる。したがって、感知ノードＳＯがハイレベルの場合、ＮＭＯＳトランジスタＮ１６、Ｎ１７が同時にターンオンされ、ノードＱＢがローレベルとなる。反対に、感知ノードＳＯがローレベルの場合、ＮＭＯＳトランジスタＮ１６がターンオフされ、ＮＭＯＳトランジスタＮ１７がターンオンされても、ノードＱＢは、初期化状態、すなわち、ハイレベル状態を維持する。

上述したとおり、一つのページバッファが読出し動作を進行しているときに、隣接するページバッファも読出し動作を進行する。このとき、図５のようにそれぞれのページバッファの感知ノードＳＯの配線の長さが同一であるため、これによるローディング時間も互いに等しい。また、隣接するページバッファの各感知ノードの配線の位置がずれた位置に配置されることにより、互いの干渉効果を排除することができる。これにより、感知ノードの電圧の低下現象が全く発生しなくなる。

この発明の技術思想は、上記の望ましい実施態様により具体的に記述されたが、上記の実施態様はその説明のためのものであり、その制限のためのものでないことを理解しなければならない。また、この発明の技術分野において通常の知識を有する者であれば、この発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができるであろう。

従来技術によるフラッシュメモリ素子のページバッファを説明するためのメモリ素子の回路図である。 図１のように構成されたフラッシュメモリ素子のページバッファの読出し動作を説明するための各信号の動作タイミング波形図である。 感知ノードの配線の長さによる感知ノードの電位のチャージ・シェアリングを説明するためのグラフである。 従来技術によるページバッファのセル読出しマージンを説明するためのグラフである。 この発明の一実施態様によるフラッシュメモリ素子の構成を示すブロック線図である。 図５のページバッファの詳細回路図である。 図６のページバッファを用いたフラッシュメモリ素子の読出し方法を説明するための各信号の動作タイミング波形図である。 この発明の読出し動作時のチャージ・シェアリング動作を説明するための概念図である。 この発明の読出し動作時のセル読出しマージンを説明するためのグラフである。

符号の説明

１００ … メモリセルアレイ
１１０ … ビットライン選択部
１２０ … 伝送部
１３０ … 感知部
ＢＬＣＭ … 共通ノード
ＳＯ … 感知ノード

Claims (10)

1. 複数のメモリセルがマトリクス状に配列され複数のビットライン対で連結されてなるメモリセルアレイと、
   前記複数のビットライン対のそれぞれに接続され、前記複数のメモリセルから選択されたメモリセルのデータを読み出す複数のページバッファとを備えてなり、
   前記複数のページバッファのそれぞれは、
   各前記ビットライン対のうちの一方のビットラインを選択して当該選択されたビットラインに接続されたメモリセルのデータを共通ノードに出力するビットライン選択部と、
   前記共通ノードに出力されたデータの感知ノードへの伝送を制御する伝送部と、
   前記感知ノードに伝送されたデータを格納する感知部とを含み、
   前記ビットライン選択部は、メモリ素子の高電圧トランジスタ領域に配置され、前記伝送部及び前記感知部は、メモリ素子の低電圧トランジスタ領域に配置されてなる
   フラッシュメモリ素子。
2. 請求項１に記載のフラッシュメモリ素子において、
   前記複数のページバッファのそれぞれにおける前記感知ノードは、互いに実質的に同じ長さの感知ノード配線で形成され、当該感知ノード配線は前記複数のページバッファについて互いに隣接しないようにずらした位置に配置されている
   ことを特徴とするフラッシュメモリ素子。
3. 請求項１に記載のフラッシュメモリ素子において、
   前記ビットライン選択部は、ディスチャージ信号に応答して前記ビットライン対の少なくともいずれか一方にバイアス電圧を印加しまたは遮断するバイアス印加回路と、前記ビットライン対のうちの一方のビットラインを前記共通ノードに連結するビットライン連結部をと含む
   ことを特徴とするフラッシュメモリ素子。
4. 請求項１に記載のフラッシュメモリ素子において、
   前記伝送部は、第１センシング信号に応答して前記感知ノードの電位を用いて前記共通ノードの電位をプリチャージするか、または第２センシング信号に応答して前記共通ノードに出力されたデータをチャージ・シェアリング動作で前記感知ノードに伝送する
   ことを特徴とするフラッシュメモリ素子。
5. 請求項１に記載のフラッシュメモリ素子において、
   前記感知部は、前記感知ノードに伝送されたデータを格納するためのラッチと、初期化信号に応答して前記ラッチを初期化する初期化回路と、前記感知ノードに伝送されたデータを前記感知ノードの電位と読出し信号に応答して前記ラッチに伝送するセンシング回路とを含む
   ことを特徴とするフラッシュメモリ素子。
6. 複数のメモリセルがマトリクス状に配列され複数のビットライン対で連結されてなるメモリセルアレイと、
   前記複数のビットライン対のそれぞれに接続され、前記複数のメモリセルから選択されたメモリセルのデータを読み出す複数のページバッファとを備えてなり、
   前記複数のページバッファのそれぞれは、互いに実質的に同じ長さの配線で形成された感知ノードを含み、当該感知ノードの配線は前記複数のページバッファについて互いに隣接しないようにずらした位置に配置されているフラッシュメモリ素子の読出し方法であって、
   前記複数のメモリセルから選択されたメモリセルの連結された各選択ビットラインのデータを前記複数のページバッファの各共通ノードに出力する段階と、
   前記各感知ノードをハイレベルでプリチャージした後、前記各共通ノードに出力されたデータを当該共通ノードから対応する前記各感知ノードに伝送する段階と、
   前記感知ノードに伝送されたデータをラッチに格納する段階と、
   を含んでなるフラッシュメモリ素子の読出し方法。
7. 請求項６に記載のフラッシュメモリ素子の読出し方法において、
   前記各選択ビットラインのデータを前記各共通ノードに出力する段階は、
   前記ビットライン対に印加されたバイアス電圧をディスチャージ信号に応答して前記選択ビットラインから遮断する段階と、
   ビットライン選択信号に応答して前記選択ビットラインと前記共通ノードを連結する段階とを含む
   ことを特徴とするフラッシュメモリ素子の読出し方法。
8. 請求項６に記載のフラッシュメモリ素子の読出し方法において、
   前記共通ノードに出力されたデータを前記感知ノードに伝送する段階は、
   電源電圧レベルの前記感知ノード電位を用いて前記共通ノードをプリチャージする段階と、
   前記選択されたメモリセルのプログラムされた状態に応じて前記共通ノードの電位が変化して前記共通ノードに前記データが伝送される段階と、
   前記感知ノードと前記共通ノードを連結して電源電圧レベルの前記感知ノードの電位が変化して前記データが前記感知ノードに伝送される段階とを含む
   ことを特徴とするフラッシュメモリ素子の読出し方法。
9. 請求項８に記載のフラッシュメモリ素子の読出し方法において、
   前記複数のページバッファにおいて前記共通ノードに出力されたデータを前記感知ノードに伝送する段階は、前記感知ノードの位置が前記複数のページバッファについて互いに異なるようにずらして配置されていて、各ページバッファの前記感知ノードのキャパシタンスに影響を受けない
   ことを特徴とするフラッシュメモリ素子の読み出し方法。
10. 請求項８に記載のフラッシュメモリ素子の読出し方法において、
    前記複数のページバッファのそれぞれの前記各データを前記各感知ノードに伝送する段階は、各ページバッファにおけるチャージ・シェアリング動作は、前記ビットラインのキャパシタンスに比べて前記共通ノードのキャパシタンスが小さいため、前記共通ノードの長さによる前記チャージ・シェアリング動作の時間の影響を受けない
    ことを特徴とするフラッシュメモリ素子の読出し方法。

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