KR100624300B1

KR100624300B1 - 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법

Info

Publication number: KR100624300B1
Application number: KR1020050057315A
Authority: KR
Inventors: 정병관
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2006-09-19
Also published as: JP4813175B2; US7221598B2; US20070002614A1; JP2007012241A

Abstract

본 발명은 프로그램 시간을 감소시키는 플래시 메모리 장치의 프로그램 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법은 '01'의 데이터가 프로그램되어야 하는 멀티 레벨 셀들에 대하여 연속적으로 프로그램 동작이 진행될 수 있도록 제어함으로써, 전체 프로그램 시간을 감소시킬 수 있다.

멀티 레벨 셀, 상위 비트 데이터, 하위 비트 데이터, 검증 전압

Description

프로그램 시간을 감소시키는 플래시 메모리 장치의 프로그램 동작 제어 방법{Method for controlling program operation of a flash memory device for reducing program time}

도 1은 종래의 플래시 메모리 장치의 프로그램 과정을 나타내는 흐름도이다.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법을 설명하기 위한 메모리 셀 어레이와 페이지 버퍼 회로들을 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 과정에 따른 멀티-레벨 셀의 문턱 전압 분포를 나타내는 그래프이다.

도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 과정을 나타내는 흐름도이다.

도 5는 도 4에 도시된 프로그램 과정(210)을 좀 더 상세히 나타내는 흐름도이다.

도 6은 도 5에 도시된 검증 과정(214)을 좀 더 상세히 나타내는 흐름도이다.

도 7은 도 4에 도시된 프로그램 과정(220)을 좀 더 상세히 나타내는 흐름도이다.

도 8은 도 4에 도시된 검증 과정(240)을 좀 더 상세히 나타내는 흐름도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

101 : 메모리 셀 어레이 PB1∼PBK : 페이지 버퍼

110 : 비트 라인 선택 회로 120 : 프리차지 회로

130 : 상위 비트 레지스터 140 : 하위 비트 레지스터

151∼154 : 스위치 155 : 상위 비트 검증 회로

156 : 하위 비트 검증 회로

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 멀티-레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법에 관한 것이다.

일반적으로, 플래시 메모리 장치의 메모리 셀은 저장되는 데이터의 비트 수에 따라 싱글 레벨 셀(Single Level Cell : SLC)과 멀티 레벨 셀(Multi Level Cell : MLC)로 구분될 수 있다. 싱글 레벨 셀은 "1" 또는 "0"의 로직 값을 가지는 1비트의 데이터가 저장될 수 있고, 멀티 레벨 셀은 "11", "10", "01", "00" 중 어느 하나의 로직 값을 가지는 2비트의 데이터가 저장될 수 있다. 따라서 멀티 레벨 셀을 포함하는 플래시 메모리 장치는 대용량의 데이터 저장 공간을 필요로 하는 고집적 반도체 장치에서 주로 사용되고 있다. 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 동작은 페이지 단위로 실행된다. 이를 좀 더 상세히 설명하면, 선택된 페이지의 멀티 레벨 셀들이 연결된 워드 라인에 프로그램을 위한 워드 라인 바이어스 전압이 인가됨에 따라, 상기 멀티 레벨 셀들이 프로그램된다. 일반적으로, 멀티 레벨 셀의 문턱 전압은 프로그램 동작이 진행됨에 따라 변경된다. 이를 좀 더 상세히 설명하면, "11"의 데이터가 저장된 멀티 레벨 셀(즉, 소거된 셀)의 문턱 전압은 Vt1이고, "10"의 데이터가 저장된 멀티 레벨 셀의 문턱 전압은 Vt2이다. 또, "00" 및 "01"의 데이터가 각각 저장된 멀티 레벨 셀들의 문턱 전압들은 각각 Vt3, Vt4이다. 상기 전압들(Vt1∼Vt4)은 Vt4 > Vt3 > Vt2 > Vt1의 관계를 갖는다. 따라서 "01"의 데이터가 저장된 멀티 레벨 셀의 문턱 전압(Vt4)이 가장 크고, "11"의 데이터가 저장된 멀티 레벨 셀의 문턱 전압(Vt1)이 가장 작다. 이러한 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 동작 과정을 도 1을 참고하여 좀 더 상세히 설명하기로 한다. 도 1에서 참조되는 것과 같이, 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 과정은 3번의 프로그램 과정들과 3번의 검증 과정들을 포함한다. 먼저, 단계(11)의 제1 프로그램 과정에 의해, 멀티 레벨 셀의 문턱 전압이 Vt1에서 Vt2(데이터 "10"에 대응하는 전압)로 변경된다. 단계(12)의 제1 검증 과정에서는 프로그램될 멀티 레벨 셀들이 모두 프로그램 완료되었는지의 여부가 검증된다. 이때, 동작 속도가 빠른 셀(즉, 패스트(fast) 셀)인 경우 프로그램이 완료된 상태이고, 동작 속도가 느린 셀(즉, 슬로우(slow) 셀)인 경우 프로그램이 완료되지 않은 상태이다. 따라서, 상기 슬로우 셀들의 재프로그램 동작을 위해, 상기 패스트 셀들이 프로그램 금지된다. 결국, 상기 패스트 셀들에 대해서는 상기 슬로우 셀들의 프로그램이 모두 완료될 때까지, 프로그램 동작이 실행되지 않는다. 단계들(15, 19)의 제2 및 제3 프로그램 과정에서도, 상술한 제1 프로그 램 과정에서와 유사하게, 상기 패스트 셀들은 이미 프로그램이 완료되었음에도 불구하고, 상기 슬로우 셀들이 완전히 프로그램될 때까지 다음 프로그램 단계로 진행하지 못하도록 프로그램 금지된다. 따라서, 플래시 메모리 장치의 전체 프로그램 시간이 증가되는 문제점이 있다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 패스트 셀들에 "01"의 데이터가 프로그램 되고, 상기 슬로우 셀들에 "00"의 데이터가 프로그램 되는 경우가 존재할 수 있다. 이 경우, 상기 제1 및 제2 프로그램 과정들에 의해, 상기 패스트 셀들의 문턱 전압들이 "00"의 데이터에 대응하는 문턱 전압 레벨로 되더라도, 상기 슬로우 셀들의 문턱 전압이 "00"의 데이터에 대응하는 문턱 전압 레벨로 될 때까지 상기 패스트 셀들은 프로그램 금지된다. 이 후, 상기 슬로우 셀들의 문턱 전압이 "00"의 데이터에 대응하는 문턱 전압으로 되면, 상기 패스트 셀들의 프로그램이 다시 진행되어, 상기 패스트 셀들의 문턱 전압들은 "00"의 데이터에 대응하는 문턱 전압에서 "01"의 데이터에 대응하는 문턱 전압으로 변경된다. 하지만, 상술한 것과 같이, 종래의 플래시 메모리 장치의 프로그램 동작 제어 방법에서는 슬로우 셀들로 인하여 패스트 셀들의 프로그램 동작이 지연되므로, 전체적인 프로그램 시간이 증가하게 되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, '01'의 데이터가 프로그램되어야 하는 멀티 레벨 셀들에 대하여 연속적으로 프로그램 동작이 진행될 수 있도록 제어함으로써, 전체 프로그램 시간을 감소시킬 수 있는 플래시 메모리 장치의 프로그램 동작 제어 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법은, 워드 라인들과 비트 라인들을 공유하는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법에 있어서, 복수의 멀티 레벨 셀들 중 선택된 페이지의 멀티 레벨 셀들에 하위 비트 프로그램 데이터들을 각각 프로그램하는 제1 프로그램 단계; 선택된 페이지의 멀티 레벨 셀들에 상위 비트 프로그램 데이터들을 각각 프로그램하는 제2 프로그램 단계; 선택된 페이지의 멀티 레벨 셀들에 제1 검증 전압을 공급하여, 선택된 페이지의 멀티 레벨 셀들 전체의 프로그램이 완료되었는지의 여부를 검증하는 제1 검증 단계; 제2 프로그램 단계에서 프로그램이 완료되었지만 프로그램 동작이 연속적으로 더 진행되어야 할 멀티 레벨 셀들이 연속적으로 프로그램되도록 하기 위해, 비트 라인들에 각각 연결되는 전체 페이지 버퍼들의 상위 비트 레지스터들에 상위 비트 프로그램 데이터들이 각각 저장되도록, 제2 프로그램 단계에서 페이지 버퍼들의 하위 비트 레지스터들에 각각 저장된 제1 하위 센싱 데이터들을, 상위 비트 레지스터들에 각각 전달하는 단계; 및 선택된 페이지의 멀티 레벨 셀들의 프로그램이 완료될 때까지, 제2 프로그램 단계, 제1 검증 단계, 및 데이터 전달 단계를 반복적으로 실행하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법을 설명하기 위한 메모리 셀 어레이와 페이지 버퍼 회로들을 나타내는 도면이다. 도 2를 참고하면, 메모리 셀 어레이(101)는 비트 라인들(BLe1∼BLoK, BLo1∼BLoK)(K는 정수)과 워드 라인들(WL1∼WLJ)을 공유하는 멀티 레벨 셀들(Me11∼MeJK, Mo11∼MoJK)(J, K는 정수)을 포함한다. 또, 상기 메모리 셀 어레이(100)는 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터들(DST)와, 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터들(SST)을 더 포함한다. 상기 메모리 셀 어레이(100)에서, 동일한 워드 라인(예를 들어, WL1)에 연결된 멀티 레벨 셀들(Me11∼Me1K, Mo11∼Mo1K)은 하나의 페이지(PG1)를 이룬다. 복수의 페이지 버퍼들(PB1∼PBK)(K는 정수) 각각은 한 쌍의 비트 라인들에 연결된다. 예를 들어, 상기 페이지 버퍼(PB1)는 상기 비트 라인들(BLe1, BLo1)에 연결된다. 상기 페이지 버퍼들(PB1∼PBK)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 상기 페이지 버퍼(PB1)를 중심으로 설명한다. 상기 페이지 버퍼(PB1)는 비트 라인 선택 회로(110), 프리차지 회로(120), 상위 비트 레지스터(130), 하위 비트 레지스터(140), 스위치들(151∼154), 상위 비트 검증 회로(155), 및 하위 비트 검증 회로(156)를 포함한다.

상기 비트 라인 선택 회로(110)는 비트 라인 선택 신호들(SBLe, SBLo)과 디스차지 신호들(DISCHe, DISCHo)에 응답하여, 상기 비트 라인들(BLe1, BLo1) 중 하나를 선택하고, 그 선택된 비트 라인(BLe1 또는 BLo1)을 센싱 노드(SO)에 연결한 다. 상기 비트 라인 선택 회로(110)는 NMOS 트랜지스터들(111∼114)을 포함하고, 이들의 상세한 동작 설명은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로 생략하기로 한다. 상기 프리차지 회로(120)는 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VCC) 레벨로 프리차지한다.

상기 상위 비트 레지스터(130)는 센싱 회로(131), 데이터 입력 회로(132), 래치 회로(133), 및 래치 리셋 회로(134)를 포함한다. 상기 센싱 회로(131)는 NMOS 트랜지스터들(135, 136)을 포함하고, 래치 신호(MLCH)에 응답하여, 상기 센싱 노드(SO)의 전압을 센싱하고, 데이터 입출력 노드(Y1)를 그라운드 전압(VSS) 레벨로 디스차지 한다. 상기 데이터 입력 회로(132)는 NMOS 트랜지스터들(137, 138)을 포함한다. 상기 NMOS 트랜지스터(137)는 상기 노드(D1)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 데이터 입력 신호(DI)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(138)는 노드(D2)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 데이터 입력 신호(nDI)에 응답하여 턴 온 또는 오프된다. 상기 래치 회로(133)는 인버터들(IV1, IV2)을 포함한다. 상기 래치 회로(133)는 상기 노드(D1 또는 D2)를 통하여 수신되는 상기 상위 센싱 데이터(Q1B 또는 Q1)를 래치한다. 또, 상기 래치 회로(133)는 상기 노드(D1 또는 D2)를 통하여 수신되는 입력 데이터(DAB 또는 DA)를 래치한다. 상기 래치 리셋 회로(134)는 상기 노드(D2)에 연결되고, 리셋 제어 신호(MSET)에 응답하여, 상기 래치 회로(133)를 초기화시킨다.

상기 하위 비트 레지스터(140)는 센싱 회로(141), 래치 회로(142), 및 래치 리셋 회로(143)를 포함한다. 상기 센싱 회로(141)는 NMOS 트랜지스터들(144, 145) 을 포함하고, 래치 신호(RLCH)에 응답하여, 상기 센싱 노드(SO)의 전압을 센싱하고, 노드(D3)에 하위 센싱 데이터(Q2B)를 발생한다. 상기 래치 회로(142)는 인버터들(IV3, IV4)을 포함한다. 상기 래치 회로(142)는 상기 노드(D3)를 통하여 수신되는 상기 하위 센싱 데이터(Q2B)를 래치하고, 그 반전된 하위 센싱 데이터(Q2)를 노드(D4)에 출력한다. 상기 래치 리셋 회로(143)는 상기 노드(D4)에 연결되고, 리셋 제어 신호(LSET)에 응답하여, 상기 래치 회로(142)를 초기화시킨다.

상기 스위치들(151∼154) 각각은 NMOS 트랜지스터로서 구현될 수 있다. 이하, 설명의 편의상 상기 스위치들(151∼154) 각각은 NMOS 트랜지스터로서 참조된다. 상기 NMOS 트랜지스터(151)는 상기 센싱 노드(SO)와 상기 노드(D2) 사이에 연결되고, 프로그램 제어 신호(MPGM)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(152)는 상기 센싱 노드(SO)와 상기 노드(D4) 사이에 연결되고, 프로그램 제어 신호(LPGM)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(153)는 상기 노드(D2)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 데이터 출력 신호(PBDO)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(154)는 상기 노드(D3)와 상기 센싱 노드(SO) 사이에 연결되고, 데이터 전달 신호(TRAN)에 응답하여 턴 온 또는 오프된다.

상기 상위 비트 검증 회로(155)와 상기 하위 비트 검증 회로(156) 각각은 PMOS 트랜지스터로서 구현될 수 있다. 상기 상위 비트 검증 회로(155)는 상기 노드(D2)를 통하여 수신되는 상기 반전된 상위 센싱 데이터(Q1)에 응답하여, 상위 검증 데이터(MVD)를 출력한다. 바람직하게, 상기 반전된 상위 센싱 데이터(Q1)가 로직 '0'일 때, 상기 상위 비트 검증 회로(155)가 로직 '1'의 상기 상위 검증 데이터(MVD)를 출력한다. 또, 상기 반전된 상위 센싱 데이터(Q1)가 로직 '1'일 때, 상기 상위 비트 검증 회로(155)가 로직 '0'의 상기 상위 검증 데이터(MVD)를 출력한다.

상기 하위 비트 검증 회로(156)는 상기 노드(D4)를 통하여 수신되는 상기 반전된 하위 센싱 데이터(Q2)에 응답하여, 하위 검증 데이터(LVD)를 출력한다. 바람직하게, 상기 반전된 하위 센싱 데이터(Q2)가 로직 '0'일 때, 상기 하위 비트 검증 회로(156)가 로직 '1'의 상기 하위 검증 데이터(LVD)를 출력한다. 또, 상기 반전된 하위 센싱 데이터(Q2)가 로직 '1'일 때, 상기 하위 비트 검증 회로(156)가 로직 '0'의 상기 하위 검증 데이터(LVD)를 출력한다.

다음으로, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 과정을 도 2 내지 도 8을 참고하여 상세히 설명한다. 설명의 편의상, 본 실시예에서는, 페이지(PG1)의 멀티 레벨 셀들(Me11∼Me1K)이 선택되어 프로그램되는 경우를 일례로서 설명하기로 한다. 또, 페이지 버퍼(PB1)의 동작을 중심으로 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 과정에 따른 멀티-레벨 셀의 문턱 전압 분포를 나타내는 그래프이고, 도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 제어 과정을 나타내는 흐름도이다. 도 4를 참고하면, 먼저, 상기 멀티 레벨 셀들(Me11∼Me1K)에 하위 비트 프로그램 데이터들(미도시)이 각각 프로그램된다(210). 이 과정(210)을 도 5를 참고하여 좀 더 상세히 설명하면 다음과 같다. 상기 페이지 버퍼들(PB1∼PBK)의 상기 하위 비트 레지스터들(140)이 각각 초기화된다(211). 좀 더 상세하게는, 상기 래치 리셋 회로(143)가 상기 리셋 제어 신호(LSET)에 응답하여, 상기 노드(D4)를 그라운드 전압(VSS) 레벨로 디스차지한다. 그 결과, 상기 하위 비트 레지스터들(140) 각각의 래치 회로(142)가 초기화된다. 이 후, 상기 하위 비트 레지스터들(140)에 상기 하위 비트 프로그램 데이터들이 각각 저장된다(212). 이는 상기 상위 비트 레지스터(130)의 데이터 입력 회로(132)에 의해 상기 래치 회로(133)에 저장된 입력 데이터(DA)가 상기 PMOS 트랜지스터(151), 상기 센싱 노드(SO)를 통하여, 상기하위 비트 레지스터(140)에 전달됨으로써, 실현될 수 있다. 상기 멀티 레벨 셀들(Me11∼Me1K)에 상기 하위 비트 프로그램 데이터들 또는 하위 센싱 데이터들(Q2)이 각각 프로그램되도록, 상기 워드 라인(WL1)에 프로그램 전압(미도시)이 공급된다(213). 상기 단계(213)가 실행됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K)의 문턱 전압들이 데이터 "11"에서 데이터 "10"(도 3의 P1 참고)에 대응하는 전압 레벨로 변경된다.

이 후, 상기 워드 라인(WL1)에 검증 전압(PV1, 도 3 참고)이 공급됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램 완료 여부가 검증된다(214). 바람직하게, 상기 검증 전압(PV1)은 도 3에서 참조되는 것과 같이, 소거된 멀티 레벨 셀(즉, '11'의 데이터가 저장된 멀티 레벨 셀)의 문턱 전압보다 크고, '10'의 데이터가 저장된 멀티 레벨 셀의 문턱 전압보다 작게 설정될 수 있다. 상기 과정(214)을 도 6을 참고하여 좀 더 상세히 설명하면 다음과 같다. 먼저, 상술한 단계(211)와 유사하게, 상기 페이지 버퍼들(PB1∼PBK)의 상기 하위 비트 레지스터들(140)이 각 각 초기화된다(41). 이 후, 상기 워드 라인(WL1)에 상기 검증 전압(PV1)이 공급됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K) 각각으로부터 하위 비트 데이터(RLD)가 독출된다(42). 상기 페이지 버퍼들(PB1∼PBK) 각각의 하위 비트 레지스터(140)는 상기 래치 신호(RLCH)에 응답하여, 상기 하위 비트 데이터(RLD)를 센싱하고, 하위 센싱 데이터(Q2B)를 저장한다(43). 바람직하게, 상기 멀티 레벨 셀들(Me11∼Me1K)이 프로그램된 경우, 독출된 하위 비트 데이터(RLD)는 로직 '1'이고, 상기 멀티 레벨 셀들(Me11∼Me1K)이 프로그램되지 않은 경우, 독출된 하위 비트 데이터(RLD)는 로직 '0'이다. 또, 상기 하위 비트 데이터(RLD)가 로직 '1'일 때, 상기 하위 센싱 데이터(Q2B)는 로직 '0'이고, 상기 하위 비트 데이터(RLD)가 로직 '0'일 때, 상기 하위 센싱 데이터(Q2B)는 로직 '1'이다.

상기 페이지 버퍼들(PB1∼PBK) 각각의 하위 비트 검증 회로(156)는 상기 하위 센싱 데이터(Q2B)에 응답하여 하위 검증 데이터(LVD)를 출력한다(44). 이때, 상기 하위 검증 데이터(LVD)가 로직 '0'일 때, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료된 것으로 판단된다(45, 46). 바람직하게, 도시되지 않은 데이터 비교 회로 등에 의해, 상기 하위 검증 데이터(LVD)의 로직 값들이 설정된 기준 값에 비교됨으로써, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램 완료 여부가 판단될 수 있다. 또, 상기 하위 검증 데이터(LVD)가 로직 '1'일 때, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되지 않은 것으로 판단된다(45, 47). 다시 도 5를 참고하면, 상기 검증 단계(214)에서 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료된 것으로 판단된 경우, 상기 과정(210)이 종료된다. 또, 상기 검증 단계 (214)에서 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되지 않은 것으로 판단된 경우, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료될 때까지, 상기 단계들(213∼215)이 반복적으로 실행된다. 바람직하게, 상기 검증 단계(214) 이 후, 상기 단계(213)가 반복될 때, 상기 멀티 레벨 셀들(Me11∼Me1K) 각각에는 상기 검증 단계(214)에서 상기 하위 비트 레지스터(140)에 저장된 상기 하위 비트 데이터(RLD)에 대응하는 하위 센싱 데이터(Q2)가 프로그램된다.

다시 도 4를 참고하면, 상기 멀티 레벨 셀들(Me11∼Me1K)에 상위 비트 프로그램 데이터들(미도시)이 각각 프로그램된다(220). 상기 과정(220)을 도 7을 참고하여 좀 더 상세히 설명하면 다음과 같다. 먼저, 상기 페이지 버퍼들(PB1∼PBK)의 상위 비트 레지스터들(130)과 하위 비트 레지스터들(140)이 초기화된다(221). 좀 더 상세하게는, 상기 상위 비트 레지스터들(130)의 초기화를 위해, 상기 프리차지 회로(120)가 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VCC) 레벨로 프리차지한다. 이 후, 상기 센싱 회로(131)가 상기 래치 신호(MLCH)와, 상기 센싱 노드(SO)의 전압(VCC)에 응답하여, 데이터 입출력 노드(Y1)를 그라운드 전압(VSS) 레벨로 디스차지 한다. 이때, 데이터 입력 신호(DI)가 인에이블되고, 상기 데이터 입력 회로(132)가 상기 노드(D1)를 상기 데이터 입출력 노드(Y1)에 연결한다. 그 결과, 상기 노드(D1)에는 로직 '0'의 상기 센싱 데이터(Q1B)가 발생되고, 상기 상위 비트 레지스터(130)의 래치 회로(133)가 상기 센싱 데이터(Q1B)를 래치함으로써, 초기화된다. 또, 상기 하위 비트 레지스터들(140)의 초기화 동작은 상술한 단계(211)와 실질적으로 동일하다.

이 후, 상기 상위 비트 레지스터들(130)에 상기 상위 비트 프로그램 데이터들이 저장된다(222). 좀 더 상세하게는, 데이터 입력 신호들(DI, nDI)에 응답하여, 상기 데이터 입력 회로(132)가 상기 노드(D1) 또는 상기 노드(D2)를 상기 데이터 입출력 노드(Y1)에 연결함으로써, 상기 래치 회로(133)에 로직 '1' 또는 '0'의 입력 데이터(DA)가 상기 상위 비트 프로그램 데이터로서 저장된다.

한편, 상기 워드 라인(WL1)에 독출 전압(RV, 도 3참고)이 공급됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K)로부터 하위 비트 데이터들(RLD)이 각각 독출된다(223). 상기 하위 비트 레지스터들(140) 각각은 래치 신호(RLCH)에 응답하여, 독출된 상기 하위 비트 데이터(RLD)를 센싱하고, 하위 센싱 데이터(Q2B)를 저장한다(224). 바람직하게, 상기 하위 비트 데이터(RLD)가 로직 '1'일 때, 상기 하위 센싱 데이터(Q2B)는 로직 '0'이고, 상기 하위 비트 데이터(RLD)가 로직 '0'일 때, 상기 하위 센싱 데이터(Q2B)는 로직 '1'이다.

프로그램 제어 신호(MPGM)에 응답하여, 상기 NMOS 트랜지스터(151)가 상기 노드(D2)를 상기 센싱 노드(SO)에 연결하면, 상기 상위 비트 레지스터들(130) 각각에 저장된 상기 상위 비트 프로그램 데이터(DA)가 상기 하위 비트 레지스터(140)에 전달된다(225). 상기 하위 비트 레지스터들(140) 각각은 래치 신호(RLCH)에 응답하여, 상기 상위 비트 프로그램 데이터(DA)를 센싱하고, 하위 센싱 데이터(Q2B)를 저장한다(226). 그 결과, 상기 단계(224)에서 상기 하위 비트 레지스터(140)에 저장된 상기 하위 센싱 데이터(Q2B)가 업데이트된다. 바람직하게, 상기 상위 비트 프로그램 데이터(DA)가 로직 '1'일 때, 업데이트되는 상기 하위 센싱 데이터(Q2B)는 로 직 '0'이고, 상기 상위 비트 프로그램 데이터(DA)가 로직 '0'일 때, 업데이트되는 상기 하위 센싱 데이터(Q2B)는 로직 '1'이다. 그 후, 상기 멀티 레벨 셀들(Me11∼Me1K)에 상기 상위 비트 프로그램 데이터들(DA)이 각각 프로그램되도록 상기 워드 라인(WL1)에 프로그램 전압이 공급된다(227).

다시 도 4를 참고하면, 상기 워드 라인(WL1)에 검증 전압(PV2, 도 3 참고)이 공급됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램 완료 여부가 검증된다(230). 바람직하게, 상기 검증 전압(PV2)은 도 3에서 참조되는 것과 같이, '10'의 데이터가 저장된 멀티 레벨 셀의 문턱 전압보다 크고, '00'의 데이터가 저장된 멀티 레벨 셀의 문턱 전압보다 작게 설정될 수 있다. 상기 과정(230)을 도 8을 참고하여 좀 더 상세히 설명하면 다음과 같다. 먼저, 상기 페이지 버퍼들(PB1∼PBK)의 상기 상위 비트 레지스터들(130)이 초기화된다(231). 좀 더 상세하게는, 상기 상위 비트 레지스터들(130)의 초기화를 위해, 상기 프리차지 회로(120)가 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 내부 전압(VCC) 레벨로 프리차지한다. 이 후, 상기 센싱 회로(131)가 상기 래치 신호(MLCH)와, 상기 센싱 노드(SO)의 전압(VCC)에 응답하여, 데이터 입출력 노드(Y1)를 그라운드 전압(VSS) 레벨로 디스차지 한다. 이때, 데이터 입력 신호(nDI)가 인에이블되고, 상기 데이터 입력 회로(132)가 상기 노드(D2)를 상기 데이터 입출력 노드(Y1)에 연결한다. 그 결과, 상기 노드(D2)에는 로직 '0'의 상기 센싱 데이터(Q1)가 발생되고, 상기 상위 비트 레지스터(130)의 래치 회로(133)가 상기 센싱 데이터(Q1)를 래치함으로써, 초기화된다. 상기 워드 라인(WL1)에 상기 검증 전압(PV2)이 공급됨에 따라, 상기 멀 티 레벨 셀들(Me11∼Me1K)로부터 상위 비트 데이터들(RMD)이 각각 독출된다(232). 상기 페이지 버퍼들(PB1∼PBK) 각각의 상기 상위 비트 레지스터(130)는 상기 래치 신호(MLCH)와 상기 데이터 입력 신호(DI)에 응답하여, 독출된 상기 상위 비트 데이터(RMD)를 센싱하고, 상위 센싱 데이터(Q1B)를 저장하고, 노드(D2)에 상위 센싱 데이터(Q1)를 출력한다(233). 바람직하게, 상기 상위 비트 데이터(RMD)가 로직 '1'일 때, 상기 상위 센싱 데이터(Q1)는 로직 '1'로 변경되고, 상기 상위 비트 데이터(RMD)가 로직 '0'일 때, 상기 상위 센싱 데이터(Q1)는 로직 '0'(즉, 초기화된 상태)으로 유지된다. 상기 페이지 버퍼들(PB1∼PBK)의 상위 비트 검증 회로들(155)은 상기 상위 센싱 데이터들(Q1)에 각각 응답하여, 상위 검증 데이터들(MVD)을 각각 출력한다(234). 이때, 상기 상위 검증 데이터(MVD)가 로직 '0'일 때, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료된 것으로 판단된다(235, 236). 또, 상기 상위 검증 데이터(MVD)가 로직 '1'일 때, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되지 않은 것으로 판단된다(235, 237).

다시 도 4를 참고하면, 상기 검증 단계(230)에서 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되지 않은 것으로 판단된 경우, 상기 단계(225)에서 상기 상위 비트 프로그램 데이터(DA)에 기초하여 업데이트되었던, 상기 페이지 버퍼들(PB1∼PBK)의 하위 비트 레지스터들(140)에 각각 저장된 하위 센싱 데이터들(Q2B)이 상기 상위 비트 레지스터들(130)에 각각 전달된다(250). 좀 더 상세하게는, 상기 NMOS 트랜지스터(154)가 상기 데이터 전달 신호(TRAN)에 응답하여, 상기 노드(D3)를 상기 센싱 노드(SO)에 연결함에 따라, 상기 하위 센싱 데이터(Q2B)가 상기 센싱 노드(SO)를 통하여 상기 상위 비트 레지스터(130)에 전달된다. 상기 상위 비트 레지스터(130)는 상기 래치 신호(MLCH)와 상기 데이터 입력 신호(nDI)에 응답하여, 상기 하위 센싱 데이터(Q2B)를 센싱하고, 상위 센싱 데이터(Q1)를 저장한다. 상기 단계(250)가 실행되는 이유는, 상기 프로그램 단계(220)에서 프로그램이 완료되었지만(즉, '00'의 데이터가 프로그램 되었지만) 프로그램 동작이 연속적으로 더 진행되어야 할 멀티 레벨 셀들(즉, '01'의 데이터가 프로그램되어야 할 멀티 레벨 셀들)이 프로그램 금지되지 않고, 연속적으로 프로그램되도록 하기 위함이다. 결과적으로, 상기 단계(250)를 통하여, 데이터 "11"에서 데이터 "01"(도 3의 P3 참고)에 대응하는 전압 레벨로 그 문턱 전압들이 변경되어야 할 멀티 레벨 셀들에 대응하는 페이지 버퍼의 상위 비트 레지스터(130)에는 로직 '0'의 상위 센싱 데이터(Q1)(즉, 상위 비트 프로그램 데이터)가 저장된다. 이 후, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료될 때까지, 상기 단계들(220∼240)이 반복적으로 실행된다. 바람직하게, 상기 검증 단계(230) 이 후, 상기 단계(220)가 반복될 때, 상기 멀티 레벨 셀들(Me11∼Me1K) 각각에는 상기 단계(250)에서 상위 비트 레지스터(130)에 저장된 상기 상위 센싱 데이터(Q1)가 프로그램된다. 결국, 상기 단계(220)에서는, 상기 멀티 레벨 셀들(Me11∼Me1K) 중 일부의 문턱 전압들이 데이터 "10"에서 데이터 "00"(도 3의 P2 참고)에 대응하는 전압 레벨로 각각 변경되고, 나머지들의 문턱 전압들은 데이터 "11"에서 데이터 "01"(도 3의 P3 참고)에 대응하는 전압 레벨로 각각 변경된다.

이 후, 상기 멀티 레벨 셀들(Me11∼Me1K)에, 상기 단계(225)에서 상기 상위 비트 프로그램 데이터(DA)에 기초하여 업데이트되었던, 상기 페이지 버퍼들(PB1∼PBK)의 하위 비트 레지스터들(140)에 각각 저장된 하위 센싱 데이터들(Q2)이 각각 프로그램된다(260). 또, 상기 워드 라인(WL1)에 검증 전압(PV3, 도 3참고)이 공급됨에 따라, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되었는지의 여부가 검증된다(270). 상기 단계(270)는 상기 워드 라인(WL1)에 공급되는 상기 검증 전압(PV3)을 제외하고, 도 6을 참고하여 상술한 상기 단계(214)와 실질적으로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 검증 단계(270)의 검증 결과에 따라 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램 완료 여부가 판단된다(280). 상기 단계(280)에서 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료된 경우, 프로그램 동작이 정지된다(290). 또, 상기 단계(280)에서 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료되지 않은 경우, 상기 멀티 레벨 셀들(Me11∼Me1K)의 프로그램이 완료될 때까지 상기 단계들(260∼280)이 반복적으로 실행된다. 바람직하게, 상기 검증 단계(270) 이 후, 상기 단계(260)가 반복될 때, 상기 멀티 레벨 셀들(Me11∼Me1K) 각각에는 상기 검증 단계(270)에서 상기 하위 비트 데이터(RLD)에 대응하는 하위 센싱 데이터(Q2)가 프로그램된다.

상술한 것과 같이, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법은 '01'의 데이터가 프로그램되어야 하는 멀티 레벨 셀들에 대하여 상기 단계(250)를 통하여 상위 비트 프로그램 데이터를 상위 비트 레지스터에 저장함으로써, 해당 멀티 레벨 셀들이 프로그램 금지되지 않고 연속적으로 프로그램될 수 있다. 따라서, 플래시 메모리 장치의 전체적인 프로그램 시간이 단축될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법은 '01'의 데이터가 프로그램되어야 하는 멀티 레벨 셀들에 대하여 연속적으로 프로그램 동작이 진행될 수 있도록 제어함으로써, 전체 프로그램 시간을 감소시킬 수 있다.

Claims

워드 라인들과 비트 라인들을 공유하는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법에 있어서,

상기 복수의 멀티 레벨 셀들 중 선택된 페이지의 멀티 레벨 셀들에 하위 비트 프로그램 데이터들을 각각 프로그램하는 제1 프로그램 단계;

상기 선택된 페이지의 멀티 레벨 셀들에 상위 비트 프로그램 데이터들을 각각 프로그램하는 제2 프로그램 단계;

상기 선택된 페이지의 멀티 레벨 셀들에 제1 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들 전체의 프로그램이 완료되었는지의 여부를 검증하는 제1 검증 단계;

상기 제2 프로그램 단계에서 프로그램이 완료되었지만 프로그램 동작이 연속적으로 더 진행되어야 할 멀티 레벨 셀들이 연속적으로 프로그램되도록 하기 위해, 상기 비트 라인들에 각각 연결되는 전체 페이지 버퍼들의 상위 비트 레지스터들에 상기 상위 비트 프로그램 데이터들이 각각 저장되도록, 상기 제2 프로그램 단계에서 상기 페이지 버퍼들의 하위 비트 레지스터들에 각각 저장된 제1 하위 센싱 데이터들을, 상기 상위 비트 레지스터들에 각각 전달하는 단계; 및

상기 선택된 페이지의 멀티 레벨 셀들의 프로그램이 완료될 때까지, 상기 제2 프로그램 단계, 상기 제1 검증 단계, 및 상기 데이터 전달 단계를 반복적으로 실행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제1항에 있어서,

상기 반복 실행 단계 이 후, 상기 선택된 페이지의 멀티 레벨 셀들에, 상기 하위 비트 레지스터들에 각각 저장된 제1 또는 제2 하위 센싱 데이터들을 각각 프로그램하는 제3 프로그램 단계;

상기 선택된 페이지의 멀티 레벨 셀들에 제2 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들의 프로그램이 완료되었는지의 여부를 검증하는 제2 검증 단계; 및

상기 선택된 페이지의 멀티 레벨 셀들의 프로그램이 완료될 때까지, 상기 제3 프로그램 단계와 상기 제2 검증 단계를 반복적으로 실행하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제2항에 있어서,

상기 제2 검증 전압은 상기 제1 검증 전압보다 더 큰 플래시 메모리 장치의 프로그램 동작 제어 방법.
제2항에 있어서, 상기 제2 검증 단계는,

상기 하위 비트 레지스터들을 초기화시키는 단계;

상기 워드 라인에 상기 제2 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들부터 하위 비트 데이터들을 독출하는 단계;

독출된 상기 하위 비트 데이터들에 대응하는 상기 제2 하위 센싱 데이터들을 상기 하위 비트 레지스터들에 각각 저장하는 단계;

상기 페이지 버퍼들의 하위 비트 검증 회로들에 의해, 상기 제2 하위 센싱 데이터들에 각각 대응하는 하위 검증 데이터들을 출력하는 단계; 및

상기 하위 검증 데이터들의 로직 레벨들에 기초하여, 상기 선택된 페이지의 멀티 레벨 셀들의 프로그램 완료 여부를 판단하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제4항에 있어서,

상기 제2 검증 단계 이 후, 실행되는 상기 제3 프로그램 단계에서, 상기 제2 하위 센싱 데이터들이 상기 선택된 페이지의 멀티 레벨 셀들에 각각 프로그램되는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제1항에 있어서, 상기 제1 검증 단계는,

상기 상위 비트 레지스터들을 초기화시키는 단계;

상기 선택된 페이지의 멀티 레벨 셀들에 상기 제1 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들부터 상위 비트 데이터들을 독출하는 단계;

독출된 상기 상위 비트 데이터들에 각각 대응하는 상위 센싱 데이터들을 상기 상위 비트 레지스터들에 각각 저장하는 단계;

상기 페이지 버퍼들의 상위 비트 검증 회로들에 의해, 상기 상위 센싱 데이 터들에 각각 대응하는 상위 검증 데이터들을 출력하는 단계; 및

상기 상위 검증 데이터들의 로직 레벨들에 기초하여, 상기 선택된 페이지의 멀티 레벨 셀들의 프로그램 완료 여부를 판단하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제1항에 있어서, 상기 제1 프로그램 단계는,

상기 하위 비트 레지스터들을 초기화시키는 단계;

상기 하위 비트 레지스터들에 상기 하위 비트 프로그램 데이터들을 각각 저장하는 단계;

상기 선택된 페이지의 멀티 레벨 셀들에 상기 하위 비트 프로그램 데이터들 또는 제2 하위 센싱 데이터들이 각각 프로그램되도록, 상기 선택된 페이지의 멀티 레벨 셀들이 연결된 워드 라인에 프로그램 전압을 공급하는 단계;

상기 워드 라인에 제2 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들의 프로그램 완료 여부를 검증하는 제2 검증 단계; 및

상기 선택된 페이지의 멀티 레벨 셀들의 프로그램이 완료될 때까지, 상기 프로그램 전압 공급 단계 및 상기 제2 검증 단계를 반복적으로 실행하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제7항에 있어서,

상기 제2 검증 전압은 상기 제1 검증 전압보다 작은 플래시 메모리 장치의 프로그램 동작 제어 방법.
제7항에 있어서, 상기 제2 검증 단계는,

상기 하위 비트 레지스터들을 초기화시키는 단계;

상기 워드 라인에 상기 제2 검증 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들부터 하위 비트 데이터들을 독출하는 단계;

독출된 상기 하위 비트 데이터들에 대응하는 상기 제2 하위 센싱 데이터들을 상기 하위 비트 레지스터들에 각각 저장하는 단계;

상기 페이지 버퍼들의 하위 비트 검증 회로들에 의해, 상기 제2 하위 센싱 데이터들에 각각 대응하는 하위 검증 데이터들을 출력하는 단계; 및

상기 하위 검증 데이터들의 로직 레벨들에 기초하여, 상기 선택된 페이지의 멀티 레벨 셀들의 프로그램 완료 여부를 판단하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제9항에 있어서,

상기 제2 검증 단계 이 후, 실행되는 상기 프로그램 전압의 공급 단계에서, 상기 제2 하위 센싱 데이터들이 상기 선택된 페이지의 멀티 레벨 셀들에 각각 프로그램되는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제1항에 있어서, 상기 제2 프로그램 단계는,

상기 상위 비트 레지스터들과 상기 하위 비트 레지스터들을 초기화시키는 단계;

상기 상위 비트 레지스터들에 상기 상위 비트 프로그램 데이터들을 저장하는 단계;

상기 선택된 페이지의 멀티 레벨 셀들이 연결된 워드 라인에 독출 전압을 공급하여, 상기 선택된 페이지의 멀티 레벨 셀들로부터 하위 비트 데이터들을 각각 독출하고, 그 독출된 하위 비트 데이터들에 각각 대응하는 제2 하위 센싱 데이터들을 상기 하위 비트 레지스터들에 각각 저장하는 단계;

상기 상위 비트 레지스터들에 각각 저장된 상기 상위 비트 프로그램 데이터들을 상기 하위 비트 레지스터들에 각각 전달하여, 상기 상위 비트 프로그램 데이터들에 각각 대응하는 상기 제1 하위 센싱 데이터들을 상기 하위 비트 레지스터들에 각각 저장하는 단계; 및

상기 선택된 페이지의 멀티 레벨 셀들에 상기 상위 비트 프로그램 데이터들이 각각 프로그램되도록 상기 워드 라인에 프로그램 전압을 공급하는 단계를 포함하는 플래시 메모리 장치의 프로그램 동작 제어 방법.
제11항에 있어서,

상기 독출 전압은 상기 제1 검증 전압보다 더 작은 플래시 메모리 장치의 프로그램 동작 제어 방법.