KR20010077273A - 멀티-레벨 불휘발성 반도체 메모리 장치 - Google Patents

멀티-레벨 불휘발성 반도체 메모리 장치 Download PDF

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KR20010077273A
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Abstract

여기에 개시되는 멀티-레벨 불휘발성 반도체 메모리 장치는 독출 동작시 워드 라인으로 인가되는 전압을 낮은 전압에서부터 높은 전압으로 순차적으로 높여가며 독출 동작을 수행한다. 따라서, 비트 라인 프리챠지를 매 단계마다 하지 않고 첫 번째 단계에서만 하면 되므로 데이터 독출 시간을 단축시킬 수 있다. 왜냐하면, 낮은 워드 라인 전압에서 메모리 셀이 턴 온되면 다음 단계에서는 워드 라인 전압이 더 높기 때문에 메모리 셀이 턴 온되는 것은 당연하므로 비트 라인 프리챠지를 할 필요가 없기 때문이다.

Description

멀티-레벨 불휘발성 반도체 메모리 장치{MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티 레벨 메모리 셀을 구비한 반도체 메모리 장치에 관한 것이다.
메모리 용량을 증가시키기 위하여, 낸드(NAND) 구조의 메모리 셀들(이하, "낸드 셀 스트링(NAND cell string)"이라 함)을 포함하는 EEPROM(Electrically Erasable and Programmable Read Only Memory) 장치가 개발되었다.
EEPROM의 메모리 셀 트랜지스터는 채널에 의해 분리된 드레인 영역 및 소스 영역을 포함한다. 더욱이, 그것의 플로팅 게이트는 상기 채널 표면의 터널 산화막 상에 형성되고, 그것의 제어 게이트는 상기 플로팅 게이트 표면의 절연막 사이에 형성된다.
상기 메모리 셀 트랜지스터의 프로그램(program) 동작은 상기 소오스 영역과 상기 반도체 기판 즉, 벌크 영역을 접지시키고, 상기 제어 게이트에 양의 고전압을 인가하고 그리고 상기 드레인에 프로그램하기 위한 전압을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 수행된다. 상기 핫 캐리어들은 상기 제어 게이트에 인가되는 상기 고전압의 전계(electric field)에 의해 상기 벌크 영역 전자들이 상기 플로팅 게이트에 축적되고, 상기 드레인 영역에 공급되는 상기 전압들이 계속적으로 누적되어 발생된다.
상기 플래시 메모리 셀의 소거(erase) 동작은 상기 제어 게이트에 음의 고전압을 인가하고, 상기 벌크 영역에 소정의 전압을 인가하여 F-N 터널링(Fowler-Nordheim tunneling)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 상기 플로팅 게이트에 축적된 전자들을 상기 소오스 영역으로 방출시킴으로써, 상기 메모리 셀들이 약 '1V'에서 '3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 상기 프로그램 동작에 의해 상기 드레솔드 전압이 높아진 셀은 독출 동작시 상기 드레인 영역으로부터 상기 소오스 영역으로 전류가 주입되는 것이 방지되어 '오프(off)'된 것처럼 보인다. 그리고 상기 소거 동작에 의해 상기 드레솔드 전압이 낮아진 셀은 상기 드레인 영역으로부터 상기 소오스 영역으로 전류가 주입되어 '온(on)'된 것처럼 보인다.
상기 메모리 셀들의 독출(read) 동작은 상기 소오스 영역과 상기 벌크 영역을 접지시키고, 상기 제어 게이트에 소정의 전압을 인가하고, 상기 드레인 단자에 소정의 전압을 인가함으로써 수행된다.
2 비트 멀티 레벨 메모리 셀 트랜지스터는 네 가지 상태 즉, '11', '10', '01', '00'를 갖는다. 따라서, 두 가지(즉, '온' 또는 '오프') 상태만을 갖는 메모리 셀 트랜지스터에 비해 고밀도 메모리 용량을 달성할 수 있다. 도 1은 멀티 레벨 메모리 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면이다. 도 1에 도시된 바와 같이, 각 분포는 -2.7V 이하, 0.3 ~ 0.7V, 1.3 ~ 1.7V, 그리고 2.3V ~ 2.7V이다. 상기 전압 분포들에 근거하여 하나의 메모리 셀 내에 서로 다른 네 가지 상태의 데이터를 저장할 수 있다. 독출 동작 동안에는 인접한 드레솔드 전압분포들 사이의 중간 전압들(VWL1, VWL2, VWL3)을 차례대로 워드 라인으로 인가하여 선택된 메모리 셀의 드레솔드 전압을 판별한다.
미국 특허 제 5,768,188 호에는 멀티 레벨 불휘발성 반도체 메모리 장치 및 그것의 구동 방법이 개시되어 있다. 상기 미국 특허에 개시된 메모리 장치는 첨부된 도면 도 2와 같다. 도 2에서 상기 미국 특허에 개시된 내용과 중복되는 내용은 생략한다.
도 3은 도 2에 도시된 메모리 장치의 독출 동작과 관련된 신호들의 파형도이다.
도 2 및 도 3을 참조하면, 독출 동작은 제 1 및 제 2 래치 회로들(L1, L2)의 출력 신호들(Q1, Q2)을 논리 '0'으로 리셋하는 것으로 개시된다(Q1='0', Q2='0'). 상기 비트 라인 선택 신호들(Piht1, Piht2)에 의해서 두 개의 비트 라인들(B/L1, B/L2) 가운데 하나가 선택된다. 여기서는 상기 비트 라인(B/L1)이 선택된 경우에 한하여 독출 동작이 설명된다.
행 디코더(1)는 주어진 행 어드레스에 응답하여 스트링 선택 신호(SSL)와 접지 선택 신호(GSL)를 발생한다. 이 때 승압 레벨의 전압(Vpass)(예를 들면, 6V)이 비 선택된 워드 라인들로 인가된다. 선택된 메모리 셀에 저장된 데이터는 세 단계를 거쳐 감지된다.
제 1 단계에서는, 선택된 메모리 셀과 연결된 워드 라인으로 도 1에 도시된 바와 같은 제 1 독출 전압(VWL1; 예를 들면, 2V)을 인가한다. 도 1에 도시된 드레솔드 전압 분포를 보면, 2V의 전압이 워드 라인으로 인가될 때 데이터 '00'으로 프로그램 메모리 셀 이외의 셀들은 턴 온됨을 알 수 있다. 상기 선택된 메모리 셀이 턴 온되면 비트 라인(B/L1)의 전압 레벨이 낮아져 트랜지스터들(T17, T19)이 턴 오프되기 때문에 제 1 및 제 2 반전 인에이블 신호들(PR1, PR2)이 활성화되더라도 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터는 변화되지 않는다(Q1='0', Q2='0').
상기 선택된 메모리 셀의 드레솔드 전압이 데이터 '00'에 대응하면 상기 선택된 트랜지스터는 턴 오프된다. 상기 선택된 트랜지스터가 턴 오프 상태이면 상기 선택된 비트 라인(B/L1)의 전압 레벨이 상승하고, 그에 따라 상기 트랜지스터들(T17, T18)이 턴 온된다. 이 때, 상기 제 1 반전 인에이블 신호(PR1)가 인에이블되면 상기 제 1 래치 회로(L1)에 래치된 데이터가 반전된다(Q1='1').
제 2 단계에서는, 선택된 메모리 셀과 연결된 워드 라인으로 제 2 독출 전압(VWL2; 예를 들면, 1V)을 인가한다. 이 때, 메모리 셀의 드레솔드 전압이 데이터 '00' 또는 '01'에 대응하면 상기 메모리 셀은 턴 오프되고, 상기 비트 라인(B/L1)의 전압 레벨은 상승한다. 그에 따라 상기 트랜지스터들(T17, T18)이 턴 온된다. 이 때, 상기 제 2 반전 인에이블 신호(PR2)가 인에이블되면 상기 제 2 래치 회로(L2)에 래치된 데이터가 반전된다(Q2='1'). 만일 상기 선택된 메모리 셀의 드레솔드 전압이 데이터 '10' 또는 '11'에 대응하면 상기 메모리 셀들은 턴 온되고, 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터는 그대로 유지된다.
제 3 단계에서는, 상기 선택된 메모리 셀과 연결된 워드 라인으로 제 3 독출전압(VWL3; 예를 들면, 0V)을 인가한다. 이 때, 메모리 셀의 드레솔드 전압이 '00', '01' 또는 '10'에 대응하면 상기 메모리 셀은 턴 오프되고, 상기 비트 라인(B/L1)의 전압 레벨은 상승한다. 따라서, 상기 트랜지스터들(T17, T18)이 턴 온된다. 이 때, 상기 제 1 반전 인에이블 신호(PR1)가 인에이블되면 상기 제 1 래치 회로(L1)에 래치된 데이터가 반전된다(Q1='1').
여기서, 상기 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'인 경우에는 상기 제 1 래치 회로(L1)에 래치된 데이터를 반전시키면 안된다. 왜냐하면, 상기 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'인 경우에는 독출 동작의 제 2 단계에서 상기 선택된 메모리 셀에 저장된 데이터가 판별되기 때문이다. 따라서, 상기 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'인 경우에는 제 3 단계에서 상기 선택된 메모리 셀이 턴 오프되더라도 상기 제 1 래치 회로(L1)에 래치된 데이터를 반전시키지 않는다. 이는 상기 트랜지스터(T22)에 의해 달성된다. 상기 제 2 래치 회로(2)에 래치된 데이터(Q2)가 '1'이면 반전 신호(Q2B)는 '0'이므로 상기 트랜지스터(T22)는 턴 오프된다. 따라서, 상기 제 1 반전 인에이블 신호(PR1)가 인에이블되더라도 상기 제 1 래치 회로(L1)에 래치된 데이터는 그대로 유지된다.
독출 동작의 제 3 단계까지 수행하고도 상기 제 1 및 제 2 래치 회로들(L1, L2)에 저장된 데이터들(Q1, Q2)이 모두 '0'이면 상기 선택된 메모리 셀에 저장된 데이터는 '11'로 판별된다.
다음 표 1은 독출 동작시 선택된 메모리 셀에 저장된 데이터에 따라 제 1 및제 2 래치 회로들(L1, L2)에 래치된 데이터들(Q1, Q2)의 변화를 보여주는 표이다.
[표 1]
독출 동작의 3단계까지 마친 후, 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터(Q1, Q2)가 외부로 출력될 때에는 인버터 등을 통해 반전된 후 출력된다. 따라서, 상기 선택된 메모리 셀에 저장된 데이터와 동일한 값을 갖는 데이터가 상기 감지 증폭기로부터 출력된다.
상술한 바와 같은 반도체 메모리 장치는 독출 동작 동안 선택된 메모리 셀과 연결된 워드 라인으로 인가되는 전압이 도 3에 도시된 바와 같이 2V → 1V → 0V로 점차 낮아지도록 설계되어 있다. 만일 상기 워드 라인 전압을 0V → 1V → 2V로 변화시키면 마지막 단계에서 상기 래치 회로들에는 항상 데이터 '00'이 래치되게 된다.
상기 워드 라인 전압을 낮은 전압에서부터 높은 전압으로 변화시킬 수 있다면 비트 라인 프리챠지를 매 단계마다 하지 않고 첫 번째 단계에서만 하면 되므로 데이터 독출 시간을 단축시킬 수 있다. 왜냐하면, 낮은 워드 라인 전압에서 메모리 셀이 턴 온되면 다음 단계에서는 워드 라인 전압이 더 높기 때문에 메모리 셀이 턴 온되는 것은 당연하므로 비트 라인 프리챠지를 할 필요가 없기 때문이다.
따라서, 본 발명의 목적은 독출 속도가 향상된 멀티 레벨 불휘발성 반도체 메모리 장치를 제공하는데 있다.
도 1은 멀티 레벨 메모리 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면;
도 2는 종래의 메모리 장치를 보여주는 회로도;
도 3은 도 2에 도시된 메모리 장치의 독출 동작과 관련된 신호들의 파형도;
도 4는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 구조를 보여주는 회로도; 그리고
도 5는 도 4에 도시된 본 발명의 바람직한 실시예에 따른 메모리 장치의 독출 동작과 관련된 신호들의 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
T1, T7 : 스트링 선택 트랜지스터
T2 ~ T5, T8 ~ T11 : 메모리 셀 트랜지스터
T6, T12 : 접지 선택 트랜지스터
S1, S2 : 비트 라인 선택 트랜지스터
MP1 : 정전류 제공 트랜지스터
T14, T15 : 프로그램 데이터 전달 트랜지스터
L1, L2 : 래치 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 불휘발성 집적 회로 메모리 장치에는 행과 열로 배열된 메모리 셀들의 어레이와 상기 메모리 셀들의 행들에 각각 대응하는 복수 개의 워드 라인들 그리고 상기 워드 라인들과 교차하도록 배열되고 상기 메모리 셀들의 열들에 각각 대응하는 복수 개의 비트 라인들이 제공된다. 전류 공급 트랜지스터는 상기 비트 라인과 연결된 드레인, 전원 전압과 연결된 소스 그리고 정전압 소스와 연결된 게이트를 가지며, 데이터 독출 동작동안 상기 비트 라인들로 정전류를 제공한다. 한 쌍의 래치 회로들은 상기 독출 동작동안 감지 동작을 수행하기 위해 상기 비트 라인들에 각각 연결되고, 데이터 교환을 위해 입/출력 라인들에 각각 연결된다. 한 쌍의 초기화 트랜지스터들은 상기 비트 라인들 각각과 연결되고, 상기 독출 동작의 실행 전에 제공되는 제어 신호에 응답하여 상기 래치 회로들을 초기화시키고, 상기 비트 라인들을 미리 설정된 전압 레벨들로 유지시킨다. 프로그램 데이터 전달 트랜지스터들은 상기 래치 회로들 가운데 하나와 그에 대응하는 상기 비트 라인 사이에 각각 배열되고, 프로그램 동작 동안에 상기 래치 회로들에 래치된 데이터들을 상기 비트라인들에 각각 전달한다. 래치 제어 트랜지스터들은 상기 래치 회로들에 각각 연결되고, 상기 독출 동작 동안에 제공되는 제 1 및 제 2 인에이블 신호들에 각각 응답하여 상기 래치 회로들에 래치된 데이터의 상태를 반전 또는 유지시킨다. 그리고, 상기 독출 동작 동안에 제공되는 제 3 인에이블 신호에 응답하여 상기 래치 회로들 가운데 하나에 래치된 데이터의 상태에 따라 다른 래치 회로에 래치된 데이터의 상태를 초기 상태로 변화시키거나 또는 그대로 유지시키는 제어 수단이 제공된다.
바람직한 실시예에 있어서, 상기 제어 수단은 하나의 전류 통로를 가지며 상기 하나의 래치 회로에 래치된 데이터에 의해 제어되는 제 1 트랜지스터와 하나의 전류 통로를 가지며 상기 제 3 인에이블 신호에 의해 제어되는 제 2 트랜지스터를 포함한다. 단, 상기 제 1 및 제 2 트랜지스터들의 전류 통로들은 상기 다른 래치 회로의 출력 단자와 접지 전압 사이에 직렬로 순차적으로 형성된다.
(작용)
이와 같은 구성에 의해서, 독출 동작 수행 속도가 향상 된 멀티 레벨 불휘발성 반도체 메모리 장치가 구현된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 4 내지 도 5를 참조하여 상세히 설명한다. 이후의 설명에서 도 2와 동일한 구성요소는 도 2와 동일한 참조 번호를 병기한다.
도 4는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의구조를 보여주는 회로도이다.
도 4를 참조하면, 상기 메모리 장치는 직렬로 연결된 복수 개의 메모리 셀들로 구성된 두 개의 낸드 메모리 셀 스트링들을 포함한다. 각각의 메모리 셀 스트링들에는 비트 라인들이 각각 연결된다. 제 1 낸드 셀 스트링(10)에는 두 개의 선택 트랜지스터들(T1, T6)과, 드레인-소스 전류 통로가 스트링 선택 트랜지스터(T1)의 소스와 접지 선택 트랜지스터(T6)의 드레인 사이에 직렬로 연결된 메모리 셀 트랜지스터들(T2 ~ T5)을 포함한다. 제 2 낸드 셀 스트링(20)은 상기 제 1 낸드 셀 스트링(10)과 유사하게 두 개의 선택 트랜지스터들(T7, T12)과, 드레인-소스 전류 통로가 스트링 선택 트랜지스터(T7)의 소스와 접지 선택 트랜지스터(T12)의 드레인 사이에 직렬로 연결된 메모리 셀 트랜지스터들(T8 ~ T11)을 포함한다.
상기 각 메모리 셀 트랜지스터들(T2 ~ T5)은 그것의 채널에 의해 분리된 드레인 영역 및 소스 영역을 포함한다. 더욱이, 그것의 플로팅 게이트는 상기 채널 표면의 터널 산화막 상에 형성되고, 그것의 제어 게이트는 상기 플로팅 게이트 표면의 절연막 사이에 형성된다. 상기 스트링 선택 트랜지스터(T1)의 드레인은 비트 라인(B/L1) 또는 (B/L2)와 연결되고, 상기 접지 선택 트랜지스터(T6)의 소스는 공통 소스 라인(CSL)과 연결된다. 상기 공통 소스 라인은 프로그램 또는 독출 동작시 접지된다. 상기 스트링 선택 트랜지스터(T1) 및 상기 접지 선택 트랜지스터(T6)의 게이트들은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 각각 연결된다. 상기 메모리 셀 트랜지스터들(T1 ~ T6)의 게이트들은 워드 라인들(WL1 ~ WLi)에 각각 연결된다. 상기 비트 라인들(BL1, BL2)과 각각 연결된공핍형(depletion) 트랜지스터들(D1, D2)은 상기 비트 라인에 고전압이 인가되는 것을 방지한다.
비트 라인 선택 트랜지스터들(S1, S2)은 대응하는 비트 라인과 각각 연결된다. 상기 비트 라인 선택 트랜지스터들(S1, S2)은 비트 라인 선택 신호들(BSLT1, BSLT2)에 응답하여 대응하는 비트 라인을 선택한다. 트랜지스터들(TM1, TM2)은 비트 라인 선택 신호들(Piht1, Piht2)에 응답하여 신호(BLVL)를 선택되지 않은 비트 라인으로 전달한다. 상기 신호(BLVL)는 프로그램 및 독출 동작 동안에는 비선택된 비트 라인으로 프로그램 금지 전압(예를 들면, 전원 전압)을 제공하고, 반면, 소거 동작 동안에는 플로팅한다. PMOS 트랜지스터(MP1)는 독출 동작 동안에 선택된 비트 라인으로 정전류를 제공하기 위해 상기 비트 라인들과 연결된다.
도 4에 도시된 상기 메모리 장치는 각 비트 라인과 연결된 래치 타입의 제 1 및 제 2 감지 증폭기들(L1, L2)을 포함한다. 상기 감지 증폭기들은 프로그램 동작 동안에 외부로부터 제공되는 데이터를 래치하고, 래치된 데이터에 대응하는 전압을 연결된 비트 라인으로 제공한다. 그리고, 독출 동작 동안에 독출된 데이터를 래치한다.
트랜지스터들(T17, T18, T19, T20, T21, T22, T23 및 T24)은 독출 동작 동안에 상기 감지 증폭기의 래치 상태를 반전 또는 유지시키기 위해 제공된다. 이러한 기능은 래치 인에이블 신호들(PR1, PR2, PR3)에 의해 제어된다.
상기 트랜지스터들(T13, T14)은 비트 라인들과 각각 연결된다. 상기 트랜지스터들(T13, T14)은 프로그램 동작이 개시될 때 턴 온되어 래치된 데이터를 대응하는 비트 라인들에 전달한다. 상기 트랜지스터들(T13, T14)은 프로그램 제어 신호들(PGM1, PGM2)에 의해 각각 제어된다.
독출 동작은 상기 제 1 및 제 2 래치 회로들(L1, L2)을 리셋하는 것으로 개시된다. 상기 제 1 및 제 2 래치 회로들(L1, L2)은 리셋 될 때 출력 신호들(Q1, Q2)이 각각 논리 '0'으로 설정된다. 다음, 비트 라인 선택 신호들(Piht1, Piht2)에 의해서 두 개의 비트 라인들(B/L1, B/L2) 가운데 하나가 선택되고, 선택된 비트 라인으로 전압(BLVL)이 인가된다. 여기서는 상기 비트 라인(B/L1)이 선택된 경우에 한하여 독출 동작이 설명된다.
행 디코더(1)는 주어진 행 어드레스에 응답하여 스트링 선택 신호(SSL)와 접지 선택 신호(GSL)를 발생한다. 이 때 승압 레벨의 전압(Vpass)(예를 들면, 6V)이 비 선택된 워드 라인들로 인가된다. 선택된 메모리 셀에 저장된 데이터는 세 단계를 거쳐 감지된다.
제 1 단계에서는, 선택된 메모리 셀과 연결된 워드 라인으로 도 1에 도시된 바와 같은 제 3 독출 전압(VWL3; 예를 들면, 0V)을 인가한다. 도 1에 도시된 드레솔드 전압 분포를 보면, 0V의 전압이 워드 라인으로 인가될 때 선택된 메모리 셀이 데이터 '11'로 프로그램된 경우 선택된 메모리 셀은 턴 온될 것이다. 따라서, 상기 래치들에 래치된 데이터는 그대로 유지된다. 반면, 선택된 메모리 셀이 데이터 '10', '01' 또는 '00'으로 프로그램된 경우 상기 메모리 셀은 턴 오프된다. 상기 선택된 메모리 셀이 턴 오프되면 비트 라인(B/L1)의 전압 레벨은 프리챠지 레벨로 유지되기 때문에 트랜지스터들(T17, T19)은 턴 온 된다. 다음 제 1 래치 인에이블신호(PR1)가 인에이블되어 상기 트랜지스터(T24)가 턴 온되고 그에 따라서 상기 제 1 래치 회로(L1)에 래치된 데이터가 반전된다(Q2=1).
제 2 단계에서는, 선택된 메모리 셀과 연결된 워드 라인으로 제 2 독출 전압(VWL2; 예를 들면, 1V)을 인가한다. 이 때, 메모리 셀의 드레솔드 전압이 데이터 '11' 또는 '10'에 대응하면 상기 메모리 셀은 턴 온되어 상기 래치들에 래치된 데이터는 그대로 유지된다. 상기 메모리 셀의 드레솔드 전압이 데이터 '01' 또는 '00'에 대응하면 선택된 메모리 셀은 턴 오프되고 상기 비트 라인(B/L1)은 프리챠지 레벨을 유지한다. 따라서, 상기 트랜지스터들(T17, T19)이 턴 온된다. 이 때, 제 2 래치 인에이블 신호(PR2)가 인에이블되어 상기 제 2 래치 회로(L2)에 래치된 데이터가 반전된다(Q2=1).
상술한 바와 같은 제 1 및 제 2 단계를 수행하고 나면 상기 선택된 메모리 셀에 저장된 메모리 셀의 상위 비트의 값이 결정된다. 즉, 상기 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'이면 상기 제 2 래치 회로(L2)에 래치된 데이터(Q2)는 '1'이 되고, 거기에 저장된 데이터가 '10' 또는 '11'이면 상기 제 2 래치 회로(L2)에 저장된 데이터(Q2)는 '0'이 된다. 이 때, 상기 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'인 경우 상기 제 1 래치 회로(L1)에 저장된 데이터(Q1)는 모두 '1'이 된다.
제 3 단계에서는, 선택된 메모리 셀과 연결된 워드 라인으로 제 1 독출 전압(VWL1; 예를 들면 3V)을 인가한다. 이 때, 상기 메모리 셀의 드레솔드 전압이 데이터 '00'에 대응하면 선택된 메모리 셀은 턴 오프되고 상기 비트 라인(B/L1)은프리챠지 레벨을 유지한다. 따라서, 상기 제 1 래치 회로(L1)는 상기 제 1 래치 인에이블 신호(PR1)에 응답하여 래치된 데이터(Q1)를 반전시킨다. 반면, 상기 메모리 셀이 턴 온되는 경우는 상기 메모리 셀의 드레솔드 전압이 데이터 '11', '10', 또는 '01'에 대응하는 경우이다.
이러한 방법에 의하면, 상기 선택된 메모리 셀에 저장된 데이터가 '00'일 때 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터들 Q1=1, Q2=0 가 되고, 상기 선택된 메모리 셀에 저장된 데이터가 '01'일 때 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터들 Q1=1, Q2=1이 된다. 즉, 상기 선택된 메모리 셀에 저장된 데이터를 잘못 감지하는 결과를 초래한다. 따라서, 본 발명에서는 제 3 단계가 시작되기 전에 제 3 래치 인에이블 신호(PR3)를 인에이블시켜 트랜지스터(T23)를 턴 온시킴으로써 상기 제 2 래치 회로(L2)에 래치된 데이터(Q2)가 '1'일 때(즉, 선택된 메모리 셀에 저장된 데이터가 '00' 또는 '01'일 때) 상기 제 1 래치 회로(L1)에 래치된 데이터(Q1)를 '0'으로 리셋시킨다.
따라서, 제 3 단계에서 상기 선택된 메모리 셀에 저장된 데이터가 '00'인 경우 제 1 래치 회로(L1)에 래치된 데이터(Q1)를 반전시킴으로서 상기 제 1 및 제 2 래치 회로들(L1, L2)로부터 출력되는 데이터는 Q2=1 및 Q1=1이 된다. 그리고, 상기 선택된 메모리 셀에 저장된 데이터가 '01'인 경우 제 1 래치 회로(L1)에 래치된 데이터(Q1)는 그대로 유지되어 상기 제 1 및 제 2 래치 회로들(L1, L2)로부터 출력되는 데이터는 Q2=1, Q1=0이 된다.
다음 표 2는 본 발명에 따른 메모리 장치에서 독출 동작시 선택된 메모리 셀에 저장된 데이터에 따라 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터들(Q1, Q2)의 변화를 보여주는 표이다.
[표 2]
도 5는 도 4에 도시된 본 발명의 바람직한 실시예에 따른 메모리 장치의 독출 동작과 관련된 신호들의 파형도이다.
도 5에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 독출 동작 동안 선택된 메모리 셀과 연결된 워드 라인으로 인가되는 전압이 0V → 1V → 2V로 점차 높아지도록 설계되어 있다. 따라서, 비트 라인 프리챠지를 매 단계마다 하지 않고 첫 번째 단계에서만 하기 때문에 독출 동작의 감지 시간(sensing time)이 줄어든다.
멀티 레벨 플래시 메모리 셀의 프로그램 동작은 상술한 독출 동작과 유사하게 3 단계로 수행된다. 플래시 메모리 셀의 드레솔드 전압 레벨은 게이트로 인가되는 전압의 레벨, 인가되는 펄스의 시간 그리고 인가되는 펄스의 개수에 따라 결정된다. 제 1 단계에서는 선택되는 메모리 셀과 연결된 워드 라인으로 데이터'10'에 대응하는 전압을, 제 2 단계에서는 데이터 '01'에 대응하는 전압을 그리고 제 3 단계에서는 데이터 '00'에 대응하는 전압을 인가한다. 각 단계에서는 외부로부터 인가되어 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터에 따라 프로그램이 수행된다.
그런데, 데이터 '00'을 프로그램하는 경우, 첫 번째 프로그램 구간에서 프로그램 검증(verify)이 완료되면 상기 제 1 및 제 2 래치 회로들(L1, L2)에 래치된 데이터가 '1'로 반전되기 때문에 마지막 구간의 프로그램이 불가능해진다. 따라서, 첫 번째 프로그램 구간의 검증 구간에서 데이터 센싱후 데이터를 래치할 때에는 프로그램 래치 인에이블 신호(PV1)에 응답하여 제 1 래치 회로(L1)의 반전 여부를 결정한다. 그러면, 사기 프로그램 래치 인에이블 신호(PV1)가 인에이블되더라도 제 2 래치 회로(L2)에 래치된 데이터(Q2)가 '1'이면 반전 데이터(Q2B)는 '0'이 되어 트랜지스터(T20)가 턴 오프되므로 상기 제 1 래치 회로(L1)에 래치된 데이터는 그대로 유지된다. 따라서, 마지막 구간까지 프로그램이 완전하게 수행될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 멀티 레벨 불휘발성 반도체 메모리 장치의 독출 동작 수행 속도가 향상된다.

Claims (2)

  1. 행과 열로 배열된 메모리 셀들의 어레이와;
    상기 메모리 셀들의 행들에 각각 대응하는 복수 개의 워드 라인들과;
    상기 워드 라인들과 교차하도록 배열되고 상기 메모리 셀들의 열들에 각각 대응하는 복수 개의 비트 라인들과;
    상기 비트 라인과 연결된 드레인, 전원 전압과 연결된 소스 그리고 정전압 소스와 연결된 게이트를 가지며, 데이터 독출 동작동안 상기 비트 라인들로 정전류를 제공하는 전류 공급 트랜지스터와;
    상기 독출 동작동안 감지 동작을 수행하기 위해 상기 비트 라인들에 각각 연결되고, 데이터 교환을 위해 입/출력 라인들에 각각 연결된 한 쌍의 래치 회로들과;
    상기 비트 라인들 각각과 연결되고, 상기 독출 동작의 실행 전에 제공되는 제어 신호에 응답하여 상기 래치 회로들을 초기화시키고, 상기 비트 라인들을 미리 설정된 전압 레벨들로 유지시키는 초기화 트랜지스터들과;
    상기 래치 회로들 가운데 하나와 그에 대응하는 상기 비트 라인 사이에 각각 배열되고, 프로그램 동작 동안에 상기 래치 회로들에 래치된 데이터들을 상기 비트 라인들에 각각 전달하는 프로그램 데이터 전달 트랜지스터들과;
    상기 래치 회로들에 각각 연결되고, 상기 독출 동작 동안에 제공되는 제 1 및 제 2 인에이블 신호들에 각각 응답하여 상기 래치 회로들에 래치된 데이터의 상태를 반전 또는 유지시키는 한 쌍의 래치 제어 트랜지스터들; 그리고
    상기 독출 동작 동안에 제공되는 제 3 인에이블 신호에 응답하여 상기 래치 회로들 가운데 하나에 래치된 데이터의 상태에 따라 다른 래치 회로에 래치된 데이터의 상태를 초기 상태로 변화시키거나 또는 그대로 유지시키는 제어 수단을 포함하는 불휘발성 집적 회로 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 수단은,
    하나의 전류 통로를 가지며 상기 하나의 래치 회로에 래치된 데이터에 의해 제어되는 제 1 트랜지스터와;
    하나의 전류 통로를 가지며 상기 제 3 인에이블 신호에 의해 제어되는 제 2 트랜지스터를 포함하되;
    상기 제 1 및 제 2 트랜지스터들의 전류 통로들은 상기 다른 래치 회로의 출력 단자와 접지 전압 사이에 직렬로 순차적으로 형성되는 불휘발성 집적 회로 메모리 장치.
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