KR20030019854A

KR20030019854A - 메모리 셀 트랜지스터의 임계값 편차의 영향을 억제할 수있는 비휘발성 반도체 기억 장치

Info

Publication number: KR20030019854A
Application number: KR1020020044159A
Authority: KR
Inventors: 도모에다미츠히로; 오바아츠시; 마키노도시마사
Original assignee: 미쓰비시덴키 가부시키가이샤; 미쓰비시 덴끼 엔지니어링 가부시키가이샤
Priority date: 2001-08-28
Filing date: 2002-07-26
Publication date: 2003-03-07
Also published as: US20030043629A1; US6870771B2; TW564419B; JP2003068086A

Abstract

본 발명에 있어서, 소거 동작을 행하는 메모리 블록 중에는 하나의 워드선 WL1에만 선택적으로 접지 레벨이 공급되는 것에 의해, 메모리 셀 트랜지스터 Q11 및 Q12에 대해서는 소스선 SL0에 소거 펄스가 인가됨으로써 임계값 전압의 시프트가 발생하고, 한편, 다른 워드선 WL2에 대해서는 소스선 SL0에 소거 펄스가 인가되는 데 동기하여 정 전압의 펄스가 인가되며, 메모리 셀 트랜지스터 Q13 및 Q14에 대해서는, 트랜지스터의 임계값 전압의 시프트가 발생하지 않는다.

Description

메모리 셀 트랜지스터의 임계값 편차의 영향을 억제할 수 있는 비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE THAT CAN SUPPRESS EFFECT OF THRESHOLD VOLTAGE VARIATION OF MEMORY CELL TRANSISTOR}

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 보다 특정적으로는, 플래시형 비휘발성 반도체 기억 장치에 관한 것이다.

플래시형 비휘발성 반도체 기억 장치, 즉, 플래시 메모리는, 기능적으로는, 일괄 소거형의 전기적으로 기록 소거가 가능한 비휘발성 반도체 기억 장치이다. 이 비휘발성 반도체 기억 장치는 그 저비용성, 전기적 소거 기능을 갖기 때문에, 휴대기기 등에 대하여 많이 사용되고 있다.

플래시 메모리는 메모리 셀로서, 제어 게이트와 플로팅 게이트를 갖고, 임계값 전압을 변화시킬 수 있는 트랜지스터(이하, 「메모리 셀 트랜지스터」라고 부름)를 사용한다.

플로팅 게이트와 기판 사이에는 게이트 절연막이 존재하고 , 플로팅 게이트와 제어 게이트 사이에도 절연막이 존재하여, 플로팅 게이트는 문자대로 전기적으로 플로팅 상태에 있다.

또한, 플래시 메모리의 중에는, 소위 「NOR형」이라고 부를 수 있는 플래시 메모리가 있다. 이 NOR형 플래시 메모리는, 기록 동작에 있어서는, 예컨대, 채널 열전자로 기록을 실행하기 때문에 기록 속도가 빠르다는 이점이 있다.

한편, NOR형 플래시 메모리에서의 소거 동작으로서는, 예컨대, 메모리 셀 트랜지스터의 임계값 전압을 높은 측에서 낮은 측으로 변화시킨다.

이와 같은 NOR형 플래시 메모리에서의 소거 동작 방식의 하나로서는, 소거 시에 플로팅 게이트의 전자를 소스 영역에 인출하는, 소위 「에지 인출형」방식이 있다. 또한, 다른 소거 방식으로서는, 채널 전면에 전자를 인출하여 소거하는 「채널 전면 인출형 소거」방식이 있다. 여기서, 채널 전면 인출형 소거 방식의 NOR형 플래시 메모리는, 종래의 에지 인출형 플래시 메모리에 비교하여 메모리 셀 크기를 스케일링할 수 있는, 즉 비례 축소할 수 있다는 이점이 있다.

도 18은 종래의 플래시 메모리의 가장 간단한 소거 순차의 예를 나타낸 흐름도이다.

도 18을 참조하여, 단계 S101에서 소거 커맨드가 입력되면, 계속되는 단계 S102에서 소정의 펄스폭을 갖는 소거 펄스가 메모리 트랜지스터에 인가된다.

그리고, 그 후 단계 S103에서 소거됐는지 여부를 판정하는 「소거 검증 동작」이 행해지고, 소거 펄스 인가 후의 메모리 셀 트랜지스터의 임계값 판정이 행해진다.

단계 S103에서, 메모리 셀의 유지 정보가 소거되어 있지 않다고 판단된 경우에는, 단계 S102에 처리가 되돌아가, 메모리 트랜지스터의 임계값 전압이 소거 판정 전압 이하로 될 때까지 단계 S102, S103을 반복하여, 소거 펄스의 인가와 소거 검증 동작을 반복하여 실행한다.

단계 S103에서, 메모리 트랜지스터의 임계값 전압이 소거 판정 전압 이하로 되었다고 판단되었을 때에는, 단계 S104로 진행하여 소거 동작이 종료된다.

도 19는 도 18에서의 단계 S102에서 실행되는 종래의 제 1 소거 펄스의 인가 방식에 있어서, 메모리 블록 내의 메모리 셀 트랜지스터에 인가되는 전압을 설명하기 위한 개념도이다.

도 19에 나타낸 예에서는, 설명의 편의상, 메모리 셀 트랜지스터가 2행×2열로 배치되어 있는 것으로 하여 설명하고 있다.

도 19를 참조하면, 소거 펄스 인가 시에는, 메모리 셀 블록 내의 메모리 셀의 행에 대응하여 각각 마련되어 있는 워드선 WL1 및 워드선 WL2의 전위 레벨은 접지 전위에 고정된다.

한편, 메모리 셀 블록 내의 메모리 셀열에 대응하여 마련되는 비트선 BL1 및 BL2는 소거 펄스 인가 중은 개방 상태로 되어 있다. 또한, 2행×2열의 4개의 메모리 셀 트랜지스터의 소스에 공통으로 소스 전위를 공급하기 위한 소스선 SL에는, 소거 펄스로서, 예컨대, 높이가 10V이며, 폭이 10msec인 펄스 전압이 인가된다.

도 20은 도 21에서의 단계 S102에서 행해지는, 종래의 제 2 소거 펄스의 인가 방식에서의 인가 전압을 설명하기 위한 메모리 블록의 개념도이다.

도 20을 참조하여, 이 메모리 블록에도, 설명의 편의상, 2행 2열로 배치된 각각이 플로팅 게이트를 갖는 메모리 셀 트랜지스터가 배치되어 있다. 소거 펄스를 인가할 때에는, 소스선 전위 V_SL로서는, 예컨대, 진폭이 10V이고, 그 시간폭이 10msec인 펄스 전압이 인가된다. 그리고, 블록 내의 각 행의 메모리 셀 트랜지스터의 제어 게이트와 결합하는 모든 워드선에는, 진폭이 -10V이고, 그 시간폭이 10msec로 되는 펄스가 소스선으로의 펄스 인가와 동기하여 인가된다. 또한, 각 열의 메모리 셀 트랜지스터의 드레인과 결합하고 있는 비트선 BL1 및 BL2는 전부 개방 상태로 설정된다.

이와 같은 펄스 인가의 방법은 상술한 바와 같은 「채널 전면 인출형 소거」의 NOR형 플래시 메모리에서 사용되는 것이다.

그 경우에는, 트랜지스터의 소스선 전위 V_SL뿐만 아니라, 트랜지스터의 웰 전위 V_WELL로서도, 소스선 SL에 인가되는 것과 같은 펄스 전압이 인가된다.

도 21은 도 20에서 설명한 소거 펄스가 인가되어 있는 경우의 메모리 셀 트랜지스터에 인가되어 있는 전압 배치를 설명하기 위한 도면이다.

도 21을 참조하여, 메모리 셀 트랜지스터의 소스에 인가되는 소스 전위 V_SL및 메모리 셀 트랜지스터의 기판부에 인가되는 웰 전위 V_WELL은, 상술한 대로, 모두 10V로 설정된다. 메모리 셀 트랜지스터를 선택하기 위한 워드선에 인가되는 워드선 전위 V_WL은 -10V로 설정된다. 메모리 트랜지스터의 드레인은 이 때는 개방 상태로 되어 있다. 따라서, 게이트 G와 소스 S 사이뿐만 아니라, 게이트 G와 기판 SUB 사이에도 고 전계가 인가되어 있으므로, 메모리 트랜지스터의 채널 전면에 전자가 인출되어 소거가 행해진다.

도 22는 도 18에서의 단계 S102에서 실행되는, 종래의 제 3 소거 펄스의 인가 방식에 있어서, 메모리 셀 트랜지스터에 인가되는 전압을 설명하기 위한 개념도이다.

도 22에 나타낸 예에서는, 소스선 SL에는 높이가 -10V이고, 폭이 10msec인 소거 펄스가 인가된다. 한편, 워드선 WL1 및 WL2의 어느 하나에 대해서도, 예컨대, 높이가 10V에서 폭이 10msec인 소거 펄스가 인가된다. 이 때, 비트선 BL1 및 BL2는 개방 상태로 된다.

이와 같은 소거 펄스가 인가되는 경우에는, 임계값 전압은 낮은 측에서 높은 측으로 이동하고, 임계값 전압이 소정 레벨 이상으로 된 상태가 소거 상태라고 되는 경우이다.

도 23은 도 18에 나타낸 순차에 있어서, 단계 S103에서 행해지는 소거 검증 시에 메모리 셀 트랜지스터에 인가된 전압을 설명하기 위한 도면이다. 또, 도 22에서는, 블록 내에 n행×m열(n, m:자연수)의 메모리 셀 트랜지스터가 배치되어 있는 것으로 하고 있다.

도 23을 참조하면, 웰 전위 V_WELL및 소스선 전위 V_SL은 모두 0V로 설정된다. 선택 비트에 대응하는 메모리 셀 트랜지스터를 선택하는 워드선 WL(i)(1≤i≤n)의전위는 3.5V로 설정되고, 다른 워드선은 전부 0V로 설정된다. 선택 비트에 대응하는 메모리 셀 트랜지스터에 접속된 비트선 BL(j)(1≤j≤m)는 1.0V로 설정되고, 다른 비트선은 전부 0V로 설정된다. 이와 같은 전위로 설정하여, 메모리 셀 트랜지스터에 흐르는 전류를 확인하는 것에 의해, 메모리 셀 트랜지스터의 임계값 전압, 환언하면 메모리 셀 트랜지스터의 소거가 행해졌는지 여부의 확인이 행해진다.

도 24는 도 23의 선택 비트에 대응한 메모리 트랜지스터에 인가되는 전압을 나타내는 도면이다.

도 24를 참조하여, 선택된 메모리 트랜지스터 MT(j,i)의 소스 및 웰은 모두 0V로 설정된다. 메모리 트랜지스터의 게이트에는 3.5V가 인가되고 드레인에는 1.0V가 인가된다.

다음에, 종래의 플래시 메모리에서의 판독 시의 전압 설정을 설명해 둔다.

도 25는 종래의 플래시 메모리의 판독 시의 전압 설정을 설명하기 위한 회로도이다.

도 25를 참조하여, 선택 비트에 대응하는 메모리 트랜지스터의 게이트에 접속되는 워드선 WL(i)은, 예컨대, 4.5V로 설정되고, 다른 워드선은 전부 0V로 설정된다. 이 때, 소스선 전위 V_SL및 웰 전위 V_well은 모두 0V로 설정되어 있다.

도 26은 도 25에 나타낸 판독 시의 선택된 메모리 트랜지스터에 인가되는 전위를 나타내는 도면이다.

도 26을 참조하면, 선택 비트에 상당하는 메모리 트랜지스터의 소스 및 웰은모두 0V로 설정되어 있다. 그리고 드레인에는 1.0V가 인가되고 게이트에는 4.5V가 인가된다. 이 때에, 메모리 트랜지스터의 임계값 전압이 높으면 드레인으로부터 소스에는 전류가 흐르지 않고, 반대로 메모리 트랜지스터의 임계값 전압이 낮은 경우에는 드레인으로부터 소스에 전류가 흐른다. 이 전류를 검출하는 것에 의해 메모리 트랜지스터에 데이터가 기록되어 있는지 여부를 판별할 수 있다.

이상 설명한 바와 같이, 종래의 NOR형 플래시 메모리 등에서는 소거 동작이 메모리 셀의 블록 단위로 실행된다. 이 때, 블록 내의 복수의 메모리 셀 트랜지스터에 대하여 일괄해서 소거 펄스 전압의 인가가 행해진다.

그러나, 개개의 메모리 셀 트랜지스터의 전기적인 특성에는 원래 편차가 존재하고 있기 때문에, 이와 같은 일괄한 펄스의 인가에서는, 개개의 메모리 셀의 임계값 전압에 소거 펄스 인가 후에는 편차가 발생하여 개개의 메모리 셀 트랜지스터의 임계값을 균일하게 갖추기 어렵다는 문제점이 있었다.

임계값 전압의 편차가 커지면, 소위 「과소거」 상태로 된 메모리 셀이 메모리 셀 블록 내에 발생하고, 이와 같은 과소거 상태의 메모리 셀이 존재하면, 예컨대, 소거 동작에 있어서 임계값 전압을 높은 상태로부터 낮은 상태로 변화시킬 때에는, 과소거 상태의 메모리 트랜지스터가 디플리션 트랜지스터로 되어, 게이트 전압이 0V인 경우, 즉, 메모리 셀 트랜지스터가 비선택 상태인 경우에도 리크 전류가 많이 흐르게 된다.

이와 같은 과소거 상태의 메모리 트랜지스터가 존재하면, 예컨대, 소거 검증 동작 등일 때에, 동일 비트선 상에 비선택의 과소거 상태의 메모리 셀 트랜지스터에 의한 리크 전류가 많이 흘러버려, 이 리크 전류의 총합에 의해 선택된 메모리 셀 트랜지스터 자신에게 흐르고 있는 전류값을 모르게 된다는 문제가 발생한다. 즉, 정확한 검증이나 또는 판독 동작을 행하기 어려워진다는 문제점이 있었다.

본 발명의 목적은 블록 단위로 소거를 실행할 때에, 블록 내의 메모리 셀 트랜지스터의 임계값 편차의 영향을 억제하는 제어가 용이한 비휘발성 반도체 기억 장치를 제공하는 것이다.

본 발명은 요약하면, 비휘발성 반도체 기억 장치로서, 제어 회로와, 메모리 셀 어레이와, 복수의 전원 배선과, 복수의 워드선과, 행 선택 회로와, 전위 구동 회로를 구비한다.

제어 회로는 비휘발성 반도체의 적어도 소거 동작을 제어한다. 메모리 셀 어레이는 복수의 메모리 셀이 행렬 형상으로 배치된다. 메모리 셀 어레이는 복수의 메모리 블록으로 분할된다. 각 메모리 셀은 비휘발적으로 데이터를 기억할 수 있는 기억 소자를 포함한다. 각 기억 소자는 제 1 노드와 제 2 노드를 갖고, 또한, 적어도 제 1 및 제 2 노드 사이에 소정 전압이 인가되는 것에 의해 저장한 데이터가 소거된다.

복수의 전원 배선은 메모리 블록에 각각 대응하여 마련되고, 각각이 대응하는 메모리 블록 내의 복수의 기억 소자의 제 1 노드에 공통으로 제 1 전위를 공급한다. 복수의 워드선은 메모리 셀 어레이의 행에 대응하여 마련되고, 각각이 대응하는 행에 속하는 기억 소자의 제 2 노드와 결합한다. 행 선택 회로는 제어 회로의 제어에 따라 워드선마다 선택적으로, 제 1 전위에 대하여 소정 전압을 갖는 제 2 전위를 공급할 수 있다. 전위 구동 회로는 제어 회로의 제어에 따라 전원 배선마다 선택적으로 제 1 전위를 공급한다.

따라서, 본 발명의 이점은 메모리 블록 내에서, 워드선마다 소거 동작을 제어하므로, 소거 펄스의 인가를 행할지 여부를 워드선마다 변경할 수 있어, 블록 전체로서, 임계값 전압의 편차의 영향을 억제할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 본 발명의 비휘발성 반도체 기억 장치(1000)의 구성을 나타내는 개략 블록도,

도 2는 실시예 1의 소거 동작에서의 전압 인가의 상태를 나타내는 개념도,

도 3은 본 발명의 실시예 2의 메모리 셀 트랜지스터로의 소거 동작을 설명하기 위한 개념도,

도 4는 본 발명의 실시예 3의 소거 펄스의 인가 방법을 설명하기 위한 개념도,

도 5는 실시예 4의 소거 흐름을 나타내는 흐름도,

도 6은 분할된 워드선의 구성을 나타내는 회로도,

도 7은 메모리 셀 어레이(11) 및 로우 디코더(12) 및 컬럼 디코더(5) 및 Y 선택 게이트 회로(21) 및 센스 앰프(3)의 구성을 나타내는 개념도,

도 8은 본 발명의 실시예 6의 메모리 셀 어레이(11)와 그 선택을 위한 구성을 나타내는 개략 블록도,

도 9는 검증 결과 저장 영역(200)의 구성을 나타내는 회로도,

도 10은 구동부(220)와 소거 펄스 인가 제어부(240)를 이용하여 소거 동작을 행할 때의 처리 흐름을 나타내는 흐름도,

도 11은 검증 결과 저장 영역(200)을 마련하는 배치의 다른 예를 나타내는 도면,

도 12는 실시예 7의 처리의 흐름을 나타내는 흐름도,

도 13은 실시예 8의 소거 흐름을 설명하기 위한 흐름도,

도 14는 소거 검증의 다른 구성을 설명하기 위한 흐름도,

도 15는 일괄 소거로부터 워드선 단위의 소거 검증에 이행하는 시점에서의 소거 블록 내에 있는 메모리 셀 트랜지스터의 임계값 분포를 나타내는 개념도,

도 16은 소거 블록 내의 메모리 셀 트랜지스터의 임계값 분포를 나타내는 도면,

도 17은 워드선 단위 검증 전압, 대표 비트의 소거 판정 레벨 및 메모리 셀 트랜지스터의 임계값 전압의 분포를 나타내는 도면,

도 18은 종래의 플래시 메모리의 가장 간단한 소거 순차의 예를 나타낸 흐름도,

도 19는 종래의 제 1 소거 펄스의 인가 방식에 있어서, 메모리 블록 내의 메모리 셀 트랜지스터에 인가되는 전압을 설명하기 위한 개념도,

도 20은 종래의 제 2 소거 펄스의 인가 방식에서의 인가 전압을 설명하기 위한 메모리 블록의 개념도,

도 21은 종래의 제 2 소거 펄스의 인가 방식에서의 인가 전압을 설명하기 위한 메모리 블록의 개념도,

도 22는 종래의 제 3 소거 펄스의 인가 방식에 있어서, 메모리 셀 트랜지스터에 인가되는 전압을 설명하기 위한 개념도,

도 23은 소거 검증 시에 메모리 셀 트랜지스터에 인가된 전압을 설명하기 위한 도면,

도 24는 도 23의 선택 비트에 대응한 메모리 트랜지스터에 인가되는 전압을 나타내는 도면,

도 25는 종래의 플래시 메모리의 판독 시의 전압 설정을 설명하기 위한 회로도,

도 26은 도 25에 나타낸 판독 시의 선택된 메모리 트랜지스터에 인가되는 전위를 나타내는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 기록/소거 제어 회로2 : 데이터 입출력 버퍼

3 : 센스 앰프4 : 기록 회로

5 : 컬럼 디코더6 : 워드선 승압 회로

8 : 부 전압 발생 회로10 : 소스선 드라이버

11 : 메모리 셀 어레이12 : 로우 디코더

13 : 어드레스 버퍼Adr : 어드레스 단자

MBL0∼MBLn : 메모리 블록Q1, Q2 : Y 게이트 트랜지스터

Q11∼Q14 : 메모리 셀 트랜지스터DQr : 데이터 단자

15 : 웰 전위 전환 회로17, 18 : 컬럼 래치

19 : 정 전압 발생 회로20 : 디스트리뷰터

21 : Y 게이트 회로SL : 소스선

1000 : 비휘발성 반도체 기억 장치

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.

(실시예 1)

도 1은 본 발명의 비휘발성 반도체 기억 장치(1000)의 구성을 나타내는 개략 블록도이다. 도 1에서는, 비휘발성 반도체 기억 장치의 일례로서 플래시 메모리를 나타내고 있다.

도 1을 참조하면, 기록/소거 제어 회로(1)는 기록 동작 및 소거 동작의 타이밍이나, 각 동작 시 전압의 제어를 실행한다.

어드레스 버퍼(13)는 어드레스 단자 Adr에서 메모리 셀 어레이(11) 내의 소정의 메모리 셀을 선택하기 위한 어드레스 신호를 받아, 컬럼 어드레스 신호를 컬럼 디코더(5)로, 로우 어드레스 신호를 로우 디코더(12)로 출력한다.

메모리 셀 어레이(11)는 복수의 블록 MBL0∼MBLn으로 분할되어 있고, 도 1에서는, 설명을 간단히 하기 위해서, 하나의 블록 내의 메모리 셀 어레이는 2행×2열의 메모리 셀을 갖는 구성인 것으로 하고 있다. 예컨대, 메모리 블록 MBL0은 플로팅 게이트와 제어 게이트를 갖는 메모리 셀 트랜지스터 Q11∼Q14를 포함한다.

메모리 셀 어레이(11)에서는, 판독 동작에 있어서는, 어드레스 버퍼(13)로부터의 어드레스 신호에 따라 선택된 메모리 셀로부터 데이터의 판독이 행해지고, 또는 기록/소거 동작에 있어서는, 기록/소거 제어 회로(1)로부터의 제어에 따라, 로우 디코더(12) 및 컬럼 디코더(5)에 의해 선택된 메모리 셀에 데이터가 기록되거나, 소거되거나 한다.

보다 구체적으로는, 예컨대, 판독 동작에 있어서는, 로우 디코더(12)는 어드레스 버퍼(13)로부터의 어드레스 신호에 따라 선택된 워드선에 대하여 선택적으로 판독 전위를 공급한다. 컬럼 디코더(5)는 어드레스 버퍼(13)로부터의 어드레스 신호를 받아 Y 게이트 트랜지스터 Q1, Q2를 선택적으로 도통 상태로 한다. 센스 앰프(3)는 Y 게이트 트랜지스터 Q1, Q2를 거쳐서 입력된 메모리 셀 어레이(11) 내의 메모리 셀의 데이터를 증폭하여, 데이터 입출력 버퍼(2)에 인가한다.

데이터 입출력 버퍼(2)는 메모리 셀 어레이(11)로부터 판독되어, 센스 앰프(3)에 의해 증폭되는 판독 데이터를 데이터 단자 DQr에 출력한다.

또한, 기록 동작에 있어서는, 데이터 입출력 버퍼(2)는 데이터 입출력 단자 DQr로부터 입력된 기록 데이터를 기록 회로(4)로 출력한다. 컬럼 디코더(5)는 어드레스 버퍼(13)로부터의 어드레스 신호를 받아, Y 게이트 회로(21) 중의 Y 게이트 트랜지스터 Q1, Q2를 선택적으로 도통 상태로 한다. 기록 회로(4)는 데이터 입출력 버퍼(2)로부터 부여된 데이터를 컬럼 래치(17, 18)에 부여한다. 컬럼 래치(17, 18)는 기록 데이터를 래치한다. 전송 게이트(16)는 컬럼 래치(17, 18)와 비트선의 접속을 제어한다. 컬럼 래치(17, 18)에 저장된 데이터는, 로우 디코더(12)가 어드레스 신호에 따라 선택된 워드선에 대하여 선택적으로 기록 전위를 공급함으로써 선택된 메모리 셀로 기록된다.

또한, 소거 동작에 있어서는, 기록/소거 제어 회로(1)로부터의 제어에 따라, 로우 디코더(12)는 선택된 워드선에 대하여 선택적으로 소거 전위를 공급한다.

이들 판독 동작, 기록 동작 및 소거 동작 중 어느 하나에 있어서도, 소스선 드라이버(10)는 소스선 SL을 거쳐서 메모리 블록 MBL0∼MBLn마다 메모리 셀 트랜지스터에 소스 전위를 공급한다. 즉, 메모리 블록 MBL0∼MBLn마다 소스선 SL0∼SLn이 마련되고, 소스선 드라이버(10)는 개개의 소스선 SL(이하, 소스선을 총칭할 때는, 「소스선 SL」이라고 부름)의 전위를 다른 소스선 SL의 전위와는 독립적으로 제어한다. 예컨대, 소스선 드라이버(10)는, 판독 동작 시에는, 대상으로 되는 메모리 블록의 소스선 SL에 접지 레벨의 전압을 인가하고, 소거 동작이나 기록 동작 시에는, 기록/소거 제어 회로(1)로부터의 제어에 따라 정 전압 발생 회로(19)가 생성하는 전위(또는, 부 전압 발생 회로(8)가 생성하는 전위)를, 디스트리뷰터(20)를거쳐서 수취하여 대상으로 되는 메모리 블록의 소스선 SL에 인가한다.

따라서, 반대로, 「메모리 블록」이란 그 메모리 블록 내의 복수의 메모리 셀 트랜지스터에 대해서는 소스 전위가 공통으로 인가되고, 또한，다른 메모리 블록과는 독립적으로 소스 전위가 공급될 수 있는 단위를 말하는 것이다.

정 전압 발생 회로(19)는 컬럼 래치(17, 18) 등에 공급하기 위한 정 전압을 생성한다. 한편, 부 전압 발생 회로(8)는 기록 동작이나 소거 동작에 있어서, 사용되는 부 전위를 생성한다. 워드선 승압 회로(6)는 워드선에 공급되는 전위를 생성한다.

디스트리뷰터(20)는 정 전압 발생 회로(19), 부 전압 발생 회로(8), 워드선 승압 회로(6) 등으로부터의 전압을 받아, 각 동작 모드에 따라 로우 디코더(12)나, 웰 전위 전환 회로(15)나, 컬럼 래치(17, 18)나, 소스선 드라이버(10)에 선택적으로 공급한다.

웰 전위 전환 회로(15)는 기록/소거 제어 회로(1)에 의해 제어되고, 메모리 셀 트랜지스터의 웰 전위의 제어를 실행한다.

도 2는 실시예 1의 소거 동작에서의 전압 인가의 상태를 나타내는 개념도이다. 도 2는 도 19에 나타낸 제 1 종래의 소거 펄스 인가 방법과 대비되는 도면이다. 도 2에서는, 메모리 블록 MBL0 내의 메모리 셀 트랜지스터 Q11∼Q14까지를 선택해서 나타낸다.

즉, 도 2를 참조하여, 소거 동작을 행하는 메모리 블록 MBL0 중에서는, 복수 존재하는 워드선 중, 우선, 워드선 WL1에만, 로우 디코더(12)는 선택적으로 접지레벨을 공급한다. 이것에 의해, 워드선 WL1에 접속되어 있는 메모리 셀 트랜지스터 Q11 및 Q12에 대해서는, 비트선 BL1 및 BL2가 개방 상태이고, 소스선 SL0에 예컨대, 높이가 10V, 폭이 10msec인 소거 펄스가 인가됨으로써 트랜지스터의 임계값 전압의 시프트가 발생한다.

한편, 워드선 WL1 이외의 워드선 WL2에 대해서는, 로우 디코더(12)는 소스선 SL0에 소거 펄스가 인가되는 데 동기하여 정 전압의 펄스, 특별히 한정되지 않지만, 예컨대, 높이가 10V, 폭 10msec인 펄스를 인가한다. 이것에 의해, 워드선 WL2에 접속되어 있는 메모리 셀 트랜지스터 Q13 및 Q14에 대해서는, 트랜지스터의 임계값 전압의 시프트가 발생하지 않는다.

한편, 워드선 WL2에 접속되는 메모리 셀 트랜지스터 Q13 및 Q14에 대하여 소거 동작을 행하고 싶을 때는, 반대로, 워드선 WL2의 전위 레벨을 로우 디코더(12)는 선택적으로 접지 전위로 하고, 한편, 워드선 WL1에 대하여 정 전압의 펄스를 인가한다.

이렇게 하여, 메모리 블록 단위로 소거할 때에, 블록 일괄로 블록 내에 존재하는 메모리 셀 트랜지스터의 소스선에 소거 펄스를 인가하고, 또한 블록 일괄로 블록 내의 워드선 WL의 전부에 소거 펄스를 인가하여 소거 동작을 행하는 종래의 경우에 비해, 워드선 단위로 소거 펄스를 인가하는 구성으로 한 쪽이, 소거 대상으로 되는 메모리 트랜지스터가 감소하기 때문에, 메모리 트랜지스터의 임계값 편차를 억제할 수 있다.

즉, 메모리 블록 내에서, 워드선마다 소거 동작을 제어하는 것으로 하면, 소거 펄스의 인가를 실행할 지 여부를 워드선마다 변경할 수 있어, 블록 전체로서, 임계값 전압의 편차를 억제하는 것이 가능해진다.

예컨대, 후에 설명하듯이, 워드선마다 소거 검증을 행하여, 워드선마다 소거 펄스의 추가 인가를 행하는지 여부를 제어할 수 있다.

(실시예 2)

도 3은 본 발명의 실시예 2의 메모리 셀 트랜지스터로의 소거 동작을 설명하기 위한 개념도이다. 도 3은 도 20에 나타낸 제 2 종래의 소거 방법과 대비되는 도면이다. 도 3에서도, 도 1 중의 메모리 블록 MBL0 내의 메모리 셀 트랜지스터 Q11∼Q14까지를 선택해서 나타낸다.

도 3에 도시하는 바와 같이, 비트선 BL1 및 BL2는 개방 상태로서 블록 내의 메모리 셀 트랜지스터의 소스에 공통으로 마련되는 소스선 SL0과 기판에 대하여 정 전압의 소거 펄스를 인가하고, 또한, 소거를 실행하려는 워드선 WL1에 대해서만, 로우 디코더(12)가 부 전압의 소거 펄스를 동시에 인가한다. 이것에 의해, 워드선 WL1에 접속되는 메모리 셀 트랜지스터 Q11 및 Q12의 임계값 전압에는 전압 시프트가 발생한다.

이것에 대하여, 워드선 WL2에는, 소스선 SL0에 인가되는 피크 전압과 워드선에 인가되는 피크 전압 사이의 전압이고, 이 워드선 WL2에 접속되는 메모리 셀 트랜지스터의 임계값 시프트가 일어나지 않는 전압, 예컨대, 접지 전위가 로우 디코더(12)에 의해 인가되어 있다.

따라서, 워드선 WL2에 접속되는 트랜지스터에서는 임계값 전압 시프트가 일어나지 않는다.

반대로, 워드선 WL2에 접속되는 메모리 셀 트랜지스터 Q13 및 Q14에 대하여 소거 동작을 할 때는, 워드선 WL1에 인가되는 전압과 워드선 WL2에 인가되는 전압을 교체하면 좋다.

이와 같은 구성으로 해도 실시예 1과 같은 효과를 낼 수 있다.

(실시예 3)

도 4는 본 발명의 실시예 3의 소거 펄스의 인가 방법을 설명하기 위한 개념도이다. 도 4는 도 22에 나타낸 제 3 종래의 소거 펄스의 인가 방법과 대비되는 것이다. 도 4에서도, 도 1 중의 메모리 블록 MBL0 내의 메모리 셀 트랜지스터 Q11∼Q14까지를 선택해서 나타낸다.

도 4에 도시하는 바와 같이, 블록 내의 모든 메모리 셀에 대하여 공통으로 마련되는 소스선 SL0과 기판에 대하여 부 전압의 소거 펄스를 인가하고, 또한，이것에 동기하여, 소거하려는 워드선, 예컨대, 워드선 WL1에 대해서만 정 전압의 소거 펄스를 동시에 인가한다. 따라서, 워드선 WL1과 결합하는 메모리 셀 트랜지스터 Q11 및 Q12에는 임계값 전압의 시프트가 발생한다.

이에 비해, 워드선 WL2에 대해서는, 소스선 SL0에 인가되는 피크 전압과 워드선에 인가되는 피크 전압 사이의 전압이고, 이 워드선 WL2에 접속되는 메모리 셀 트랜지스터의 시프트가 발생하지 않는 전압, 예컨대, 접지 전위가 인가되어 있다.

즉, 블록을 단위로 소거 동작이 행해지는 경우에도, 워드선마다 소거 펄스를 인가하는 것으로 하면, 블록 내에서의 소거 후의 임계값 전압의 편차를 억제할 수 있어, 실시예 1과 같은 효과를 낼 수 있다.

또, 이상의 실시예 1 내지 3의 설명에서, 소거 시의 전압 인가는, 메모리 셀 트랜지스터의 임계값 전압의 시프트가 일어나는 전위차를 인가할 수 있으면, 상술한 바와 같이 전압 인가의 조건에 한정되는 것은 아니다.

즉, 소거 동작을 행하기 위한 워드선과소거 동작을 행하지 않는 워드선은 다른 전위차를 바꿔 인가할 수 있는 것으로 해 두면, 플로팅 게이트와 소스사이, 플로팅 게이트와 드레인 사이, 플로팅 게이트와 기판 사이, 플로팅 게이트와 게이트 사이 중 어느 하나에, 소거 동작을 가능하게 하는 전위를 인가함으로써, 전자의 주입 또는 인출이 실시되는 구성으로 할 수 있다.

(실시예 4)

또한, 이상 설명한 실시예 1 내지 3과 같은 소거 펄스 인가 후에, 메모리 셀 트랜지스터의 임계값 전압이 소거된 상태라고 인식하는 판정 임계값 이상(또는, 소거 모드에 따라서는 판정 임계값 이하)인 것을 확인하기 위해서, 워드선 단위로 검증 동작을 행하는 것으로 해도 무방하다. 이 경우에, 메모리 셀 트랜지스터의 임계값 전압이 소망의 값으로 되도록 소거 동작이 반복된다.

도 5는 이와 같은 실시예 4의 소거 흐름을 나타내는 흐름도이다.

도 5를 참조하여, 소거 동작이 시작되면(단계 S200), 워드선마다 소거 펄스가 인가된다(단계 S202).

계속해서, 워드선 단위에서의 검증 동작이 행해진다(단계 S204).

워드선마다의 소거 검증에 있어서, 소거 불충분이라고 판정된 경우(단계 S206), 워드선 단위에서의 소거 펄스의 인가가 다시 실행된다(단계 S202).

한편, 단계 S206에서는, 워드선마다의 검증 결과, 그 워드선에 대하여 소거 동작이 종료되었다고 판정하면, 계속해서, 현재 처리중인 워드선이 소거 메모리 블록 내의 최후의 워드선인지 여부의 판정이 행해진다(단계 S208).

최종의 워드선까지 처리가 도달하지 않고 있는 경우에는, 다음 워드선에 대하여 처리가 이행되고(단계 S210), 다시 처리는 단계 S202의 워드선마다의 소거 펄스 인가 동작으로 이행한다.

한편, 단계 S208에서, 소거 블록 내의 최후의 워드선이라고 판정된 경우에는, 그 메모리 블록에 대하여 소거 동작이 종료된다(단계 S220).

즉, 상술한 실시예 1 내지 3과 같이, 워드선 단위로 소거할 때, 선택한 워드선마다 소거 동작과 검증을, 메모리 셀 트랜지스터의 임계값 전압이 소거 상태로 될 때까지 반복하여 실행한다. 이와 같이 워드선 단위로 소거 동작과 검증을 실행한 뒤에, 검증이 성공된 시점에서 다음 워드선의 소거로 이행한다.

이와 같은 소거 방법으로 하면, 소거 펄스의 인가를 실행할 지 여부를 워드선마다 변경할 수 있어, 블록 전체로서 임계값 전압의 편차를 억제할 수 있다.

종래의 소거 검증은, 동일한 워드선에 접속되는 메모리 셀 트랜지스터 중, 워드 단위 또는 바이트 단위로 실행하고 있었기 때문에, 도 5에 나타내는 것 같은소거 동작에 의해 검증 시간을 단축할 수 있다는 효과도 있다. 또한, 소거를 워드선 단위로 실시하므로, 검증도 워드선 단위로 실시하는 것으로 하면, 소거와 검증을 정합적으로 실행할 수 있다.

(실시예 5)

이상의 설명에서는, 워드선 단위에 소거 펄스를 인가하는 방법이었지만, 워드선이 분할되어 있는 경우에도 분할된 워드선 단위로 소거 펄스를 인가하면, 동시에 소거 펄스가 인가되는 메모리 셀 트랜지스터의 수가 감소하기 때문에, 보다 균일하게 메모리 트랜지스터의 임계값을 제어할 수 있다.

이하에 설명하듯이, 본 실시예의 비휘발성 반도체 기억 장치는 워드선이 분할되어 있고, 로우 디코더(12)가, 이와 같이 분할된 워드선의 전위를 제어하는 점을 제외하면, 도 1에 나타낸 비휘발성 반도체 기억 장치(1000)의 구성과 마찬가지다.

도 6은 이와 같은 분할된 워드선의 구성을 나타내는 회로도이다.

로우 디코더(12)는 메인 워드선 MWL1, MWL2 중에서 워드선 선택 신호 WLSA, WLSB에 의해 선택된 트랜지스터 WQ11∼WQ14 중 어느 하나를 거쳐서, 서브워드선 SWL1A, SWL1B 또는 SWL2A, SWL2B에 선택적으로 소거 전위를 공급한다.

이 때, 소스선 SL0은 동일 소거 블록 MBL0 내에서는 공통으로 마련되어 있다. 따라서, 이 경우에도, 메모리 셀 트랜지스터 Q11∼Q13은 동일한 메모리 블록 MBL0에 속해 있다고 할 수 있다.

이와 같은 소스선 SL0 및 서브워드선 SW1A∼SW2B에 대하여 실시예 1 내지 3에서 설명한 바와 같은 소거 펄스의 인가가 행해진다.

또, 도 6에 나타낸 구성에서는, 서브워드선 한 개에 대하여 하나의 메모리 셀 트랜지스터로 되어 있지만, 서브워드선 한 개에 대하여 복수의 메모리 셀 트랜지스터가 마련되어 있는 구성이어도 무방하다.

또, 워드선이 분할되어 있는 경우에도, 분할된 워드선 단위로 소거 동작과 검증을 행할 수도 있다.

이 경우, 워드선 단위에서의 소거 펄스 인가와 조합하여 소거 동작과 검증을 메모리 셀 트랜지스터의 임계값 전압이 소거 상태가 될 때까지 반복한다.

이 때, 소거 펄스가 인가되는 메모리 셀 트랜지스터의 수가 워드선이 분할되어 있지 않은 경우에 비해 보다 작은 단위로 되기 때문에, 메모리 블록 내에서 균일하게 메모리 셀 트랜지스터의 임계값 전압을 제어할 수 있게 된다.

(실시예 6)

도 7은 이상 도 1 내지 도 6에서 설명한 바와 같은 비휘발성 반도체 기억 장치(1000)에서의 메모리 셀 어레이(11), 로우 디코더(12), 컬럼 디코더(5), Y 선택 게이트 회로(21) 및 센스 앰프(3)의 구성을 나타내는 개념도이다.

이것에 대하여, 도 8은 본 발명의 실시예 6의 메모리 셀 어레이(11)와 그 선택을 위한 구성을 나타내는 개략 블록도이다.

실시예 6에서는, 워드선 단위로 소거 상태를 확인하기 위한 검증을 실행한결과를 저장하는 영역인 검증 결과 저장 영역(200)이 메모리 셀 어레이(11)와, 로우 디코더(12) 사이에 마련되어 있다. 검증 결과 저장 영역(200)에는, 멀티플렉서(210)를 거쳐서, 센스 앰프(3)에 의해 검지되는 검증 결과가 저장된다.

실시예 6의 비휘발성 반도체 기억 장치에서는, 이 검증 결과 저장 영역(200)에 저장된 값에 따라, 복수의 워드선 중 소거 불충분한 메모리 셀 트랜지스터를 갖는 메모리 셀행의 워드선에 대하여 선택적으로, 또한, 한번에 소거 펄스의 인가를 행한다.

도 8과 같은 구성으로 함으로써 1 워드선분 검증 결과를 판독하여, 그 1 워드선에 결합하는 모든 메모리 셀이 소거 상태이면 검증한 워드선에 대응한 검증 결과 저장 영역에 "1"을 기억시킨다.

한편, 1 비트라도 소거 상태가 아니면, "O"(초기값)을 기억한다.

도 9는 검증 결과 저장 영역(200)의 구성을 나타내는 회로도이다.

검증 결과 저장 영역(200)은 로우 디코더(12)로부터의 신호에 근거하여 워드선 전위를 구동하기 위한 구동부(220)와, 소거 펄스 인가 제어부(240)를 구비한다. 이와 같은 구동부(220)와 소거 펄스 인가 제어부(240)는 워드선마다 마련된다.

구동부(220)는 로우 디코더(12)의 출력을 받아 반전하는 인버터 INV10과, 예컨대, 소거 동작에서 워드선 WL에 인가되는 승압 전위 Vpp와 접지 전위 Vss 사이에 마련되어, 인버터 INV10의 출력을 함께 게이트에 받는 P채널 MOS 트랜지스터 TP10 및 N채널 MOS 트랜지스터 TN10을 포함한다. 트랜지스터 TP10과 TN10의 접속 노드가, 워드선 WL과 결합하고 있다.

한편, 소거 펄스 인가 제어부(240)는, 예컨대, 소거 동작에 있어서 워드선 WL에 인가되는 승압 전위 Vpp와 접지 전위 Vss 사이에 직렬로 접속되는 P채널 MOS 트랜지스터 TP20 및 TP22, N채널 MOS 트랜지스터 TN20 및 TN22를 포함한다. 트랜지스터 TN22의 게이트는 기록/소거 제어부(1)로부터 인가되는 소거 신호 SER를 받고, 트랜지스터 TP20의 게이트는 신호 SER를 인버터 INV20으로 반전한 신호를 받는다.

소거 펄스 인가 제어부(240)는 트랜지스터 TP22와 TN20의 게이트 전위를 제어하기 위한 래치 회로 LTCK를 더 구비한다.

래치 회로 LTCK는 트랜지스터 TP22의 게이트와 출력이 결합하는 인버터 INV22와, 인버터 INV22의 출력과 입력 노드가 결합하여, 출력 노드가 인버터 INV22와 결합하는 인버터 INV24를 포함한다. 인버터 INV24의 입력 노드는 트랜지스터 TN20의 게이트와 결합한다.

또한, 소거 펄스 인가 제어부(240)는 인버터 INV24의 입력 노드와 접지 전위 Vss 사이에 접속되어, 기록/소거 제어부(1)로부터의 리셋 신호 RS에 따라 도통 상태로 되는 N채널 MOS 트랜지스터 TN30과, 인버터 INV22의 입력 노드와 접지 전위 Vss 사이에 마련되고, 검증 결과에 따라, 기록/소거 제어부(1)로부터 인가되는 검증 결과 저장 신호에 의해 도통 상태로 되는 N채널 MOS 트랜지스터 TN32를 포함한다.

래치 회로 LTCK는, 초기 상태에서는 "0"(초기값)을 기억하고 있어, 트랜지스터 TP22 및 TN20의 게이트에는" L" 레벨이 인가된다. 또한, 래치 회로 LTCK는 대응하는 워드선분의 검증 결과에 따라, 그 1 워드선에 결합하는 모든 메모리 셀이 소거 상태이면 "1"을 기억하고, 트랜지스터 TP22 및 TN20의 게이트에 "H" 레벨을 부여한다. 따라서, 래치 회로 LTCK에 "1"이 기억되면, 신호 SER이 활성 상태("H" 레벨)로 되고 나서 로우 디코더(12)의 출력에 의해 트랜지스터 TP10이 도통 상태로 되어도 워드선 WL에는 소거 펄스의 레벨 Vpp가 인가되는 경우는 없다.

도 9에 나타낸 바와 같은 회로에 의해, 검증 결과를 저장할 때의 전제 조건으로서는, 워드선 WL에 전압 Vpp가 인가되면, 메모리 셀 트랜지스터의 임계값 전압의 시프트가 일어나는 것으로 하고 있다.

도 10은 도 9에 나타낸 구동부(220)와 소거 펄스 인가 제어부(240)를 이용하여 소거 동작을 행할 때의 처리의 흐름을 나타내는 흐름도이다.

여기서, 초기 상태에서는, 리셋 신호 RS에 의해, 검증 결과 저장 영역(200)은 모든 워드선에 대응하여 "0"을 기억하고 있다.

소거 동작이 시작되면(단계 S300), 계속해서, 워드선 단위로 소거 블록 내의 전 메모리 셀행에 대하여 소거 펄스의 인가가 행해진다. 상술한 대로, 검증 결과 저장 영역(200)은 모든 워드선에 대응하여 "0"을 기억하고 있기 때문에, 로우 디코더(12)의 출력이 "L" 레벨로부터 "H" 레벨(선택 상태)로 되면, 워드선 WL에 소망의 전위가 인가되므로, 소거가 실행된다.

그 후, 검증 결과 저장 영역(200)의 저장 정보에 따라 소거가 완료되지 않은 워드선에 대하여 워드선마다 검증을 실시하여(단계 S304), 소거한 워드선 WL 상의 메모리 셀 트랜지스터가 전부 소거 상태로 되어 있으면, 검증 결과 출력 신호로서"H" 레벨의 펄스가 출력되고, 검증 결과 저장 영역(200)의 워드선 WL에 대응하는 래치 회로 LTCK에 "1"이 기억된다(단계 S306).

계속해서, 소거 블록 내에서 최후의 워드선인지 여부의 판정이 행해지고(단계 S308), 최후의 워드선이 아닌 경우에는 다음 워드선에 검증의 대상이 이행하고(단계 S310), 처리는 단계 S304로 이행한다.

한편, 단계 S308에서, 최후의 워드선까지 검증이 종료되어 있으면(단계 S308), 계속해서, 소거 블록에 대하여 모든 워드선이 소거 검증에 성공하고 있는지의 판단이 행해진다(단계 S312).

소거 블록 내의 모든 워드선이 소거 검증에 성공하지 않고 있는 경우에는, 저장 결과에 따라 선택적으로, 또한 한번에 소거 펄스의 인가가 행해진다(단계 S314). 즉, 검증 결과 저장 영역(200)에 검증 결과가 저장된 상태로, 또한 로우 디코더(12)의 출력이 선택 상태로 되었다고 해도, 이 검증 결과로서 기억되는 데이터가 "1"일 때는, 소거 신호 SER이 활성 상태로 되어, 트랜지스터 TN22가 도통 상태로 되고, 또한， 트랜지스터 TN20도 래치 회로 LTCK가 유지하는 데이터에 따라 도통 상태로 되어 있기 때문에, 워드선 WL에는 소망의 전위는 인가되지 않는다. 따라서, 이 워드선 WL에 접속되는 메모리 셀 트랜지스터에는 임계값 전압 시프트가 발생하지 않는다.

소거 펄스의 인가 후(단계 S314), 처리는 다시 단계 S304로 복귀한다.

한편, 단계 S312에서, 소거 블록 내의 모든 워드선이 소거 검증에 성공하고 있는 경우에는, 검증 결과 저장 영역(200)의 저장 정보가 리셋되어(단계 S316), 해당 소거 블록에 대하여 소거 동작이 종료된다(단계 S320).

이상과 같은 구성으로 함으로써 소거 블록 내의 모든 메모리 셀 트랜지스터가 소거 상태로 되면, 리셋 신호가 출력되어, 검증 결과 저장 영역은 초기 상태로 다시 리셋된다.

이것에 의해, 이상 설명한 바와 같이, 소거 펄스 인가와 검증 동작을 워드선마다 실행하는 경우에 비해, 소거 블록의 전체를 소거하는 시간을 단축할 수 있다는 효과가 얻어진다.

도 11은 검증 결과 저장 영역(200)을 마련하는 배치의 다른 예를 나타내는 도면이다.

도 11에서는, 검증 결과 저장 영역(200)을 로우 디코더(12)와 메모리 셀 어레이(11) 사이 이외의 영역에 마련하고 있다.

또 이상의 설명에서는, 워드선 단위로 검증한 결과를 저장하는 영역(200)을 마련하고, 이 저장된 값에 따라 소거 펄스를 인가하거나 또는 인가하지 않는 구성이며, 또한, 저장된 값에 따라 소거 검증을 실시하거나 또는 실시하지 않는 것도 결정하고 있다. 단, 소거 검증에 있어서는, 소거 블록 내의 모든 워드선에 대하여 항상 행하고, 소거 펄스의 인가만을 영역(200)에 저장된 정보에 따라 워드선 단위로 행하는 것으로 해도 무방하다.

따라서, 소거 검증도 검증 결과 저장 영역(200)에 저장된 정보에 따라 행하는 경우에, 소거 검증이 실패일 때, 저장되는 값을 "0"으로 하고, 소거 검증이 성공일 때 저장되는 값을 "1"로 한다. 이 값이 "0" 레벨로 되어 있는 워드선에 대해서만 소거 펄스 인가 후의 소거 검증을 행하면 좋다. 이에 따라, 소거 완료된 워드선의 검증은 불필요하게 되어, 소거 동작의 고속화를 도모할 수 있다.

(실시예 6의 변형예)

실시예 6의 변형예에서는 1 워드선을 검증한 결과를 어드레스 단위로 저장(예컨대, 1 워드선에 32 어드레스가 있으면, 32개의 결과를 저장)해 두어, 워드선 단위의 소거 펄스의 인가 후, 다시 검증할 때에는 어드레스 단위로 저장한 값에 따라, 이전회 검증이 실패한 어드레스에만 검증을 행한다. 즉, 하나의 어드레스 지정으로 판독되는 복수의 비트마다 검증을 행할지 여부를 판정하는 것으로 하면, 보다 고속으로 소거 동작을 행할 수 있다.

(실시예 7)

또, 실시예 6의 설명에서는 저장된 값에 따라 소거 불충분한 메모리 셀 트랜지스터를 포함하는 복수의 워드선 WL에 대하여 한번에 선택적으로 소거 펄스를 인가하는 것으로 했다.

그러나, 저장된 값에 따라 소거 불충분한 메모리 트랜지스터를 포함하는 복수의 워드선에 대하여 순차적으로 소거 펄스를 인가하는 것으로 해도 관계없다.

도 12는 이와 같은 실시예 7의 처리의 흐름을 나타내는 흐름도이다.

도 10에 나타낸 실시예 10의 처리에 비해, 단계 S314 대신에, 단계 S314'에서, 저장된 검증 결과에 따라 기록/소거 제어 회로(1)의 제어에 의해, 순차적으로워드선 단위로 소거 펄스가 인가되어 간다.

그 이외의 처리는 도 10과 마찬가지이기 때문에 그 설명은 반복하지 않는다.

이 경우에는, 검증 결과 저장 영역(200)은 도 9에 나타낸 것과 마찬가지의 구성을 갖고 있어도 무방하고, 또는, 검증 결과 저장 영역(200)은 트랜지스터 TP20∼TN22와 인버터 INV20은 구비하지 않고, 검증 결과를 저장하기 위한 래치 회로 LTCK와 트랜지스터 TN30 및 TN32를 구비하여, 검증 결과를 저장할 수 있고 또한 판독할 수 있는 구성으로 해도 무방하다.

이와 같은 구성으로 하는 것도, 소거 펄스 인가와 검증 동작을 워드선마다 행하는 경우에 비해 소거 블록 전체를 소거하는 시간을 단축할 수 있다.

(실시예 8)

실시예 6에서는, 워드선 단위로 검증한 결과에 따라 추가의 소거 펄스를 인가하는 방법에 대하여 설명했다.

실시예 8에서는, 소거 블록에 대하여 미리 일괄 소거를 실시하고, 그 후에 소거 블록 레벨을 판정함으로써 소거 불충분한 메모리 셀 트랜지스터를 포함하는 워드선에 대하여, 한번에 소거 펄스를 인가하고, 또는, 선택적으로 순차적으로 소거 펄스를 인가하는 구성으로 하고 있다.

즉, 소거 동작은, 한번의 소거 펄스 인가에 의해 소거 레벨까지 메모리 셀 트랜지스터의 임계값 전압을 시프트시키는 것은 아니고, 전위차나 시간을 변경하여 복수회의 소거 펄스를 인가함으로써 메모리 셀 트랜지스터의 임계값 전압 편차를제어하는 것이 일반적이다.

워드선 단위의 소거를 처음부터 워드선 1개씩 실시하는 것으로 하면, 대략 (일괄 소거의 소거 시간)×워드선 개수만큼의 시간이 소거 동작을 위해 필요해져 소거 시간이 연장된다.

그래서, 본 실시예에서는, 어느 정도 소거된 상태가 될 때까지 소거 블록 단위로 일괄해서 소거 펄스의 인가를 실행하고, 그 후 워드선 단위의 소거로 전환한다.

도 13은 이와 같은 실시예 8의 소거 흐름을 설명하기 위한 흐름도이다. 이와 같은 처리는, 예컨대, 도 1에 나타낸 비휘발성 반도체 기억 장치(1000)에 대하여 실행된다.

도 13을 참조하여, 소거 동작이 시작되면(단계 S400), 소거 블록 전체에 대하여 일괄해서 소거 펄스가 인가된다(단계 S402).

이와 같은 일괄한 소거 펄스의 인가에 대하여, 제 1 검증 전위를 워드선에 인가함으로써 제 1 소거 검증이 실행되어(단계 S404), 검증이 성공/실패인지의 판정이 행해진다(단계 S406).

검증 결과가 불충분하다고 판정된 경우에는, 처리가 단계 S402에 복귀하고, 한편, 일괄 소거에서의 제 1 검증이 성공한 경우에는, 제 2 검증 전위를 워드선마다 인가함으로써 워드선 단위에서의 검증 동작이 행해진다(단계 S408). 이 때, 제 2 검증 전위는 제 1 검증 전위보다도 낮은 것으로 한다.

워드선마다의 소거 검증에 있어서, 소거 불충분이라고 판정된 경우(단계S410), 워드선 단위로의 소거 펄스의 인가가 행해진다(단계 S412).

워드선 단위의 소거 펄스의 인가 후에, 다시 처리는 단계 S408로 복귀하여 워드선마다의 소거 검증이 실행된다.

한편, 단계 S410에서는, 워드선마다 검증의 결과, 그 워드선에 대하여 소거 동작이 종료되었다고 판정되면, 계속해서, 현재 처리중인 워드선이 소거 블록 내의 최후의 워드선인지 여부의 판정이 행해진다(단계 S414).

최종의 워드선까지 처리가 도달하지 않은 경우에는, 다음 워드선에 대하여 처리가 이행되고(단계 S416), 다시 처리는 단계 S408의 워드선마다의 제 2 소거 검증 동작으로 이행한다.

한편, 단계 S414에서, 소거 블록 내의 최후의 워드선이라고 판정된 경우에는 소거 동작이 종료된다(단계 S430).

이와 같은 처리를 행함으로써 소거가 불충분한 워드선에 대하여 워드선 단위의 소거를 순차적으로 실시하는 것으로 하면, 모든 소거 처리를 일괄 소거로 한 때보다도 소거 시간으로서는 증가하지만, 메모리 셀 트랜지스터의 임계값 전압의 편차를 억제할 수 있다.

도 14는 소거 검증의 다른 구성을 설명하기 위한 흐름도이다. 이와 같은 처리는, 예컨대, 도 8 또는 도 11에 나타낸 비휘발성 반도체 기억 장치에 대하여 행해진다.

도 14를 참조하면, 단계 S406의 일괄 소거 펄스 인가 및 일괄 검증까지의 처리는 도 13의 처리와 마찬가지이다.

단계 S406에서, 소거 블록 전체로의 일괄한 소거 펄스의 인가 후에, 소정의 제 1 검증 전압 레벨에 전 메모리 셀이 도달하고 있다고 판정되면, 계속해서, 제 2 검증 전압 레벨에 근거하여 워드선마다의 소거 검증이 행해진다(단계 S408).

계속해서, 당해 워드선에 대하여 검증 결과가 성공인지 실패인지의 판정이 행해진다(단계 S410). 검증 결과가 성공한 경우에는, 검증 결과 저장 신호가 인가되어 검증 결과가 검증 결과 저장 영역(200)에 저장되고(단계 S411), 처리는 단계 S414로 이행한다. 한편, 단계 S410에서, 검증 결과가 실패인 경우에도, 계속해서, 단계 S414에서, 그것이 소거 블록 내의 최후의 워드선인지 여부의 판정이 행해진다. 최종 워드선이 아닌 경우에는, 다음 워드선에 처리가 이행되고(단계 S416), 또한, 단계 S408에 처리가 복귀하여 워드선마다의 소거 검증이 실행된다.

한편, 단계 S414에서, 최후의 워드선에까지 처리가 도달했다고 판정된 경우, 계속해서, 소거 블록 내의 모든 워드선에 대하여 검증이 완료되어 있는지 여부의 판정이 행해지고, 모든 워드선에 대하여 검증이 성공하지 않고 있다고 판정된 경우(단계 S418), 소거 불충분한 워드선에 대해서만 선택적으로 한번에 소거 펄스가 인가된다(단계 S420). 소거 펄스의 인가 후, 처리는 다시 단계 S408로 복귀한다.

한편, 단계 S418에서, 소거 검증이 소거 블록 내의 모든 워드선에 대하여 성공라고 판정되면, 소거 동작이 종료된다(단계 S430).

이와 같은 구성으로 하면, 소거 시간 자체는, 소거 블록 단위의 일괄 소거와 거의 변함없는 시간으로, 소거 블록 내의 메모리 셀 트랜지스터의 임계값 전압편차를 억제할 수 있다.

이상 설명한 바와 같이, 실시예 8에서, 일괄 소거를 행할 지 여부를 판정하는 제 1 검증 전압 레벨은 그 후에 워드선 단위로 실행하는 검증 전압 레벨보다도 높게(메모리 셀 트랜지스터의 임계값 전압을 낮게 함으로써 소거 상태로 하는 경우), 또는 낮게(메모리 셀 트랜지스터의 임계값 전압을 높게 함으로써 소거 상태로 하는 경우) 하고 있다. 이것에 의해, 메모리 셀 트랜지스터의 임계값 전압의 편차를 보다 적게 제어할 수 있게 된다.

즉, 메모리 셀 트랜지스터의 임계값 전압을 낮게 함으로써 소거 상태로 하는 경우, 메모리 셀 트랜지스터가 소거 레벨에 도달한 것이라고 판단한 것으로, 그 이후 소거 블록은 일괄 소거는 실행되지 않고, 워드선 단위의 소거, 검증이 된다.

이와 같이, 일괄 소거로부터 워드선 단위의 소거 검증에 이행하는 시점에서의 메모리 셀 트랜지스터의 임계값 전압은 일괄 소거 시의 소거 판정 레벨보다도 낮게 되어 있다.

도 15는 일괄 소거로부터 워드선 단위의 소거 검증에 이행하는 시점에서의 소거 블록 내에 있는 메모리 셀 트랜지스터의 임계값 분포를 나타내는 개념도이다.

도 15에 나타내는 바와 같이, 일괄 소거 후의 대부분의 메모리 트랜지스터(도 15 중 사선 부분)에는 추가 소거가 필요하게 된다.

추가 소거는 워드선 단위로 행해지므로, 모든 메모리 셀 트랜지스터를 일괄 소거하는 경우에 비해, 보다 적은 메모리 셀 트랜지스터에 대하여 소거 펄스의 인가가 행해진다. 이 때문에, 이미 검증 시의 판독 전압 이하(소거 상태)의 메모리셀 트랜지스터에 대해서는, 추가의 소거 펄스가 인가되기 어려워진다.

따라서, 추가 소거가 필요한 메모리 트랜지스터는 검증값의 판독 전압 이하가 될 때까지 서서히 메모리 셀 트랜지스터의 임계값 전압을 시프팅시킬 수 있기 때문에, 메모리 셀 트랜지스터의 임계값 전압의 편차를 보다 적게 제어할 수 있게 된다.

도 16은 이와 같이, 일괄 소거 시 검증 전압이 워드선 단위의 소거 시 검증 전압보다도 높고, 또한, 워드선 단위의 추가 소거를 실행한 경우와, 모든 소거 펄스의 인가를 블록 일괄로 실행한 경우의 소거 블록 내의 메모리 셀 트랜지스터의 임계값 분포를 비교하여 나타내는 도면이다.

도 16에 나타내는 바와 같이, 워드선 단위로 추가의 소거 펄스의 인가를 실행한 쪽이 임계값 전압의 분포를 보다 작게 억제할 수 있다.

(실시예 9)

이상의 설명한 실시예 8에서는, 일괄 소거 펄스의 인가를 소거 블록 내의 모든 트랜지스터에 대하여 검증 동작에 의해 중단하고, 워드선마다 검증 동작으로 이행하는 구성이었다.

이것에 대하여, 실시예 9에서는, 소거 레벨의 판정으로서 대표 비트로 한 복수의 메모리 셀 트랜지스터의 임계값 전압에만 근거하여 판정을 행한다.

여기서, 대표 비트로는, 특별히 제한되지 않지만, 예컨대, 일회의 판독 동작으로 일괄해서 판독되는 복수의 비트로 할 수 있다.

따라서, 도 13 또는 도 14의 단계 S404 및 S406에서, 대표 비트로 한 메모리 셀 트랜지스터의 임계값 전압이 소거된 상태라고 인식하기 위한 판정 임계값 이상(또는 판정 임계값 이하)이면, 일괄 소거를 중지하고, 워드선 단위에서의 검증을 실시하여, 그 결과로 소거 불충분한 워드선에 대하여 한번에 소거 펄스를 인가하거나 또는 선택적으로 순차 소거 펄스의 인가를 행한다.

이와 같은 구성으로 하면, 시작부터 모든 워드선을 순차적으로 검증하는 것은 아니고, 전체를 어느 정도의 소거 레벨로 한 후에, 전체 워드선에 대하여 순차 검증하는 것으로 되기 때문에, 검증을 행하지 않는 회수분만큼 소거 시간을 단축할 수 있다.

또, 대표 비트에 의한 소거 검증의 방법으로서는, 대표 비트로 된 N개(N:자연수)의 비트 모두가 판정 임계값 이상(또는 판정 임계값 이하)으로 됨으로써 일괄 소거를 종료하는 것으로 해도 무방하다. 또는, N개의 대표 비트 중 소정의 개수, 예컨대, N/2개의 비트가 판정 임계값 이상(또는 판정 임계값 이하)으로 됨으로써 일괄 소거를 종료하는 것으로 해도 무방하다.

또, 실시예 9에서는, 대표 비트의 소거 레벨의 판정용 검증 전압은 그 후에 워드선 단위로 행하는 검증 전압보다도 낮게(메모리 셀 트랜지스터의 임계값 전압을 낮게 함으로써 소거 상태로 하는 경우), 또는 높게(메모리 셀 트랜지스터의 임계값 전압을 높게 함으로써 소거 상태로 하는 경우) 하는 것으로 한다.

이와 같은 구성으로 함으로써 워드선 단위에서의 소거, 검증 회수가 감소하기 때문에 고속으로 소거 동작이 가능해진다.

메모리 트랜지스터의 임계값 전압을 낮게 함으로써 소거 상태로 하는 경우, 대표 비트가 소거 레벨에 도달한 것이라고 판단함으로써, 그 이후의 소거 블록은 일괄 소거되지 않고 워드선 단위의 소거·검증으로 된다.

도 17은 워드선 단위 검증 전압, 대표 비트의 소거 판정 레벨 및 메모리 셀 트랜지스터의 임계값 전압의 분포를 나타내는 도면이다.

도 17에 나타내는 바와 같이, 워드선 단위 검증 전압은 대표 비트의 소거 판정 레벨보다 높으므로, 소거 블록 내에 있는 메모리 셀 트랜지스터의 임계값 전압의 분포에 있어서, 대표 비트에 의한 소거 검증 후에는, 대부분의 메모리 셀 트랜지스터는 소거가 불필요로 되어 있다.

추가 소거는 워드선 단위이므로, 모든 메모리 셀 트랜지스터를 일괄 소거하는 데 비해, 소거 레벨에 충분히 도달한 메모리 셀 트랜지스터에는 소거 펄스가 인가되지 않는다. 이 때문에, 소거 블록 내의 메모리 셀 트랜지스터의 임계값 전압이 보다 낮은 상태가 되는(소거 편차를 확대시키는) 것을 억제하여 소수의 소거 불충분한 메모리 셀 트랜지스터만을 소거하기 때문에 고속으로 소거 동작을 행할 수 있다.

본 발명의 비휘발성 반도체 기억 장치는 메모리 블록 내에서, 워드선마다 소거 동작을 제어하므로, 소거 펄스의 인가를 실행할지 여부를 워드선마다 변경할 수 있어, 블록 전체로서 임계값 전압의 편차를 억제할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

비휘발성 반도체 기억 장치에 있어서,

상기 비휘발성 반도체의 적어도 소거 동작을 제어하기 위한 제어 회로와,

복수의 메모리 셀이 행렬 형상으로 배치되는 메모리 셀 어레이로서, 상기 메모리 셀 어레이는 복수의 메모리 블록으로 분할되고, 각 상기 메모리 셀은 비휘발적으로 데이터를 기억할 수 있는 기억 소자를 포함하되, 각 상기 기억 소자는 제 1 노드와 제 2 노드를 갖고, 또한, 적어도 상기 제 1 및 제 2 노드 사이에 소정 전압이 인가되는 것에 의해 저장된 데이터가 소거되는 메모리 셀 어레이와,

상기 메모리 블록에 각각 대응하여 마련되고, 각각이 대응하는 상기 메모리 블록 내의 복수의 상기 기억 소자의 상기 제 1 노드에 공통으로 제 1 전위를 공급하기 위한 복수의 전원 배선과,

상기 메모리 셀 어레이의 행에 대응하여 마련되고, 각각이 대응하는 행에 속하는 상기 기억 소자의 상기 제 2 노드와 결합하는 복수의 워드선과,

상기 제어 회로의 제어에 따라, 상기 워드선마다 선택적으로, 상기 제 1 전위에 대하여 상기 소정 전압을 갖는 제 2 전위를 공급할 수 있는 행 선택 회로와,

상기 제어 회로의 제어에 따라, 상기 전원 배선마다 선택적으로 상기 제 1 전위를 공급하는 전위 구동 회로

를 구비하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 행 선택 회로는 상기 제어 회로의 제어에 따라 상기 워드선마다 선택적으로 검증 전위를 공급하고,

상기 메모리 셀 어레이의 열마다 마련되어, 각각이 대응하는 열에 속하는 상기 기억 소자로부터 데이터를 판독하기 위한 복수의 비트선과,

상기 비트선을 거쳐서 판독되는 데이터 레벨을 검지하기 위한 센스 앰프를 더 구비하고,

상기 제어 회로는 상기 센스 앰프의 검지 결과에 따라 상기 검증 전위 인가 시의 상기 기억 소자의 소거 상태를 상기 워드선마다 판정하는

비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 행 선택 회로는 상기 제어 회로의 제어에 따라 상기 메모리 블록 내의 복수의 상기 워드선에 일괄해서 상기 제 2 전위를 공급할 수 있고,

상기 제어 회로는 상기 메모리 블록 내의 상기 기억 소자 중의 적어도 일부의 복수의 상기 기억 소자에 일괄해서 상기 제 1 전위 및 상기 제 2 전위를 공급한 후에, 상기 워드선마다 선택적으로 상기 제 2 전위를 공급하는

비휘발성 반도체 기억 장치.