KR100940422B1 - 플래시 메모리 디바이스에서의 메모리 블록 소거 - Google Patents

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Abstract

소거 및 검증 방법은 소거 동작 및 소거 검증 판독 동작을 수행한다. 미소거된 메모리 셀들이 발견되어 상기 소거 검증 판독 동작이 실패로 된 경우, 어느 메모리 셀들이 여전히 프로그램되는지를 판정하기 위해, 정상 메모리 판독 동작이 수행된다. 그리고 나서, 미소거된 메모리 셀을 포함한 로우들만이 추가의 소거 동작을 받도록 메모리 셀들에 대해 선택적 소거 동작이 수행된다.
메모리 디바이스, 플래시 메모리, 메모리 블록, 소거

Description

플래시 메모리 디바이스에서의 메모리 블록 소거{MEMORY BLOCK ERASING IN A FLASH MEMORY DEVICE}
본 발명은 일반적으로 메모리 디바이스들에 관한 것으로, 특히 플래시 메모리 디바이스들을 소거하는 것에 관한 것이다.
통상적으로 메모리 디바이스는 컴퓨터들 또는 그 밖의 전자 장치들에서 내부 반도체 집적 회로들로서 제공된다. RAM(random access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함한 여러 상이한 타입의 메모리가 존재한다.
플래시 메모리는 한 번에 1 바이트 대신에 블록 단위로 소거 및 재프로그램될 수 있는 메모리 타입이다. 통상의 플래시 메모리는 다수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 각각의 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트 전계-효과 트랜지스터(floating gate field-effect transistor)를 포함한다. 셀 들은 대개 블록들로 그룹화된다. 블록 내의 각각의 셀들은 플로팅 게이트를 충전함으로써 임의로 전기적으로 프로그램될 수 있다. 셀 내의 데이터는 플로팅 게이트 내의 전하의 유무에 의해 결정된다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있다.
도 1은 플래시 메모리의 블록에 대한 통상적인 종래 기술의 소거 동작을 도시한다. 소거 동작이 수행되기 전에, 메모리 블록은 먼저 프리프로그램(pre-program)된다(101). 그리고 나서, 메모리 블록이 소거된다(103). 그리고 소거 검증 판독(erase verify read)이 수행된다(105). 검증 동작에서 실패하면, 소거 동작이 수행된다(103). 소거 검증에서 통과되면, 소거 동작이 성공적으로 완료된다(107).
소거될 메모리 어레이는 셀 들이 공핍 모드(depletion mode)로 될 가능성을 줄이기 위해 프리프로그램된다. 플래시 메모리 디바이스 내의 셀 들이 소거됨에 따라, 이 셀들이 공핍되는 때까지 소거될 수 있으며, 이들 셀들이 0V의 게이트 전압을 갖는 경우에도 전류를 도통할 수 있다. 이것은 그들의 각 해당 칼럼들 내의 다른 모든 셀 들의 판독에 영향을 미친다. 메모리를 프리프로그램 함으로써, 셀 들은 기지의 프로그램 상태(programmed state)에서 시작하고, 따라서 과도소거된(overerased) 공핍 상태가 될 가능성이 적어진다.
소거 동작은 적어도 최소 전압 레벨로 셀들을 소거하도록 수행된다. 도 2는 통상적인 종래 기술의 소거 동작을 행하는 플래시 메모리 블록을 간략하게 도시한 개략도이다. 선택 게이트 드레인 트랜지스터들 및 선택 게이트 소스 트랜지스터들인 비트 라인의 드레인 및 소스 커넥션은 모두 플로팅(F) 상태로 남아있다. 소거될 블록의 워드 라인은 접지 전위에 있다. 점선들은 이 동작 동안에 선택된 메모리 셀 들을 나타낸다.
메모리 블록의 각 셀에 대한 소거 동작의 성공 여부를 판단하기 위해, 소거 검증 동작이 행해진다. 통상적인 종래의 소거 검증 동작을 행하는 플래시 메모리블록의 간략화된 개략도가 도 3에 도시된다. 소거 검증 동작은, 적어도 부분적으로, 각 셀의 소거 전류를 감지 증폭기 기준 전류 레벨과 비교하는 단계를 포함한다. 이 동작 동안에, 선택된 비트 라인(301, 302)이 Vcc로 바이어스되는 한편, 블록의 모든 워드 라인은 0V로 유지된다. 선택되지 않은 비트 라인(303)에 0V 펄스가 인가된다. 선택 게이트 드레인 및 소스 트랜지스터들은 통상적으로 본 기술 분야에서 VPASS로 지칭되는 4.5V에 통상적으로 있다. 도 3의 점선은 이 동작 동안의 선택된 메모리 셀 들을 나타낸다.
도 16은 다른 소거 검증 동작을 보여준다. 이 동작은 블록의 비트 라인들을 0V로 바이어스하고, 워드 라인들을 0V로 바이어스한다. 선택 게이트 드레인 및 소스 트랜지스터들은 통상적으로 4.5V의 VPASS 전압에 있다. 소스 라인은 Vcc에 있다.
소거 검증 후에 한 칼럼의 셀 들에서 오직 하나의 셀이 소거되지 않은 경우, 종래 기술의 소거 동작은 전체 칼럼에 대해 추가의 소거 펄스들을 인가한다. 이것은 이미 소거되어 추가의 소거 펄스를 필요로 하지 않는 칼럼의 메모리 셀들에는 오버스트레스(overstress)가 될 수 있다. 셀 들을 오버스트레싱하는 것은 실패율을 증가시킬 수 있다.
전술한 이유, 및 본 명세서를 읽고 이해한 후 이 기술 분야에서 통상의 지식을 가진 자에게는 명백할 수 있는 후술되는 다른 이유들로 인해, 플래시 메모리 디 바이스 내의 메모리 셀들에 대한 오버스트레스를 줄일 수 있는 소거 알고리즘이 요구된다.
<개요>
본 발명은 비휘발성 메모리 디바이스를 소거하는데 따르는 전술한 문제점 및 그 밖의 문제점들을 해결하기 위한 것이며, 이하의 명세서를 읽고 이해함으로써 잘 이해될 것이다.
본 발명은 플래시 메모리 디바이스의 메모리 블록을 소거하는 방법을 포함한다. 메모리 블록은 칼럼 및 로우로 조직되는 복수의 메모리 셀을 갖는다. 본 방법은 소거될 메모리 블록에 대해 소거 동작을 수행하는 단계를 포함한다. 그리고 나서, 미소거된 셀이 존재하는지를 판단하기 위해 소거 검증 판독 동작이 행해진다. 하나 또는 그 이상의 메모리 셀이 여전히 프로그램되는 경우, 어느 메모리 셀이 프로그램되는지를 결정하기 위해 정상 메모리 판독 동작이 수행된다. 미소거된 메모리 셀들을 포함한 로우만이 추가의 소거 동작을 받도록 선택적 소거 동작이 수행된다.
본 발명의 다른 실시예들은 다양한 범주의 방법 및 장치들을 포함한다.
도 1은 통상적인 종래 기술의 소거 동작 및 소거 검증 동작의 흐름도를 도시한다.
도 2는 소거 동작 동안의 통상적인 종래 기술의 플래시 메모리 어레이의 개 략도를 도시한다.
도 3은 소거 검증 판독 동작 동안의 통상적인 종래 기술의 플래시 메모리 어레이의 개략도를 도시한다.
도 4는 본 발명의 플래시 메모리 어레이의 개략도를 도시한다.
도 5는 소거 및 검증 동작을 위한 본 발명의 방법에 대한 일 실시예의 흐름도를 도시한다.
도 6은 본 발명에 따른 정상 판독 동작 동안의 플래시 메모리 어레이의 개략도를 도시한다.
도 7은 본 발명의 선택적 소거 동작 동안의 플래시 메모리 어레이의 개략도를 도시한다.
도 8은 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 9는 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 10은 본 발명에 따른 특별 페이지 소거 검증 판독 동작 동안의 플래시 메모리 어레이의 개략도를 도시한다.
도 11은 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 12는 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 13은 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 14는 소거 및 검증 동작을 위한 본 발명의 방법에 대한 다른 실시예의 흐름도를 도시한다.
도 15는 본 발명의 전자 시스템의 일 실시예에 대한 블록도를 도시한다.
도 16은 소거 검증 판독 동작 동안의 통상적인 종래 기술의 플래시 메모리 어레이의 개략도를 도시한다.
본 발명의 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면을 참조하며, 이 도면들은 본 발명이 구현될 수 있는 구체적인 실시예들을 예로써 도시한다. 도면에서 동일한 참조 부호는 몇몇 도면들을 통해 실질적으로 유사한 구성요소를 표현한다. 이하 실시예들은 본 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시하는데 충분하도록 상세하게 기술된다. 본 발명의 범주에서 벗어나지 않는 한, 그 밖의 실시예들이 활용될 수 있고, 구조적, 논리적, 및 전기적 변형이 이루어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 관점으로 간주되어서는 안되며, 본 발명의 범주는 첨부된 청구항 및 그 등가물에 의해서만 정의된다.
도 4는 본 발명의 NAND 플래시 메모리 어레이에 대한 일 실시예의 개략도를 도시한다. 명료하게 하기 위해, 도 4의 메모리 어레이는 메모리 어레이 안에 통상적으로 요구되는 요소들을 전부 도시하지는 않는다. 예를 들면, 필요한 비트 라인 들의 수가 실제로 메모리 밀도에 의존하는 경우에, 단지 3개의 비트 라인(BL1, BL2, BL3)만을 도시하고 있다. 비트 라인들은 BL1 - BLN 로서 후속하여 지칭된다.
어레이는 시리즈(series) 칼럼들(403, 404, 405)로 배열된 플로팅 게이트 셀들(401)의 어레이를 포함한다. 각각의 플로팅 게이트 셀들(401)은 각각의 시리즈 체인(403, 404, 405)에서 드레인에서 소스로 연결된다. 다수의 시리즈 스트링들(403, 404, 405)을 가로지르는 워드 라인(WL0 - WL31)은 로우(row) 내의 모든 플로팅 게이트 셀의 제어 게이트들에 연결되어 동작을 제어한다. 비트 라인들(BL1 - BLN)은 최종적으로 각각의 셀의 상태를 검출하는 감지 증폭기들(도시되지 않음)에 접속된다.
동작시, 워드 라인들(WL0 - WL31)은 기입 또는 판독될 시리즈 체인(403, 404, 405) 내의 개별 플로팅 게이트 메모리 셀들을 선택하고, 각각의 시리즈 스트링(403, 404, 405) 내의 나머지 플로팅 게이트 메모리 셀들을 통과 모드(pass through mode)로 동작시킨다. 플로팅 게이트 메모리 셀들의 각각의 시리즈 스트링(403, 404, 405)은 소스 선택 게이트(415, 416, 417)에 의해 소스 라인(406)에 접속되고, 드레인 선택 게이트(411, 412, 413)에 의해 개별 비트 라인(BL1 - BLN)에 접속된다. 소스 선택 게이트들(415, 416, 417)은 그들의 제어 게이트에 접속된 소스 선택 게이트 제어 라인 SG(S)(418)에 의해 제어된다. 드레인 선택 게이트들(411, 412, 413)은 드레인 선택 게이트 제어 라인 SG(D)(414)에 의해 제어된다.
각각의 셀은 셀당 단일 비트(즉, single level cell - SLC) 또는 셀당 다수 비트 (즉, multilevel cell - MLC)로서 프로그램될 수 있다. 각각의 셀의 임계 전 압(Vt)은 셀에 저장되는 데이터를 결정한다. 예를 들면, SLC에서, 0.5V의 Vt는 프로그램된 셀을 나타낼 수 있고, -0.5V의 Vt는 소거된 셀을 나타낼 수 있다. MLC는 각각이 상이한 상태를 나타내는 다중 Vt 윈도우를 가질 수 있다. MLC는 비트 패턴을 셀에 저장된 특정 전압 범위로 할당함으로써 전형적인 플래시 셀의 아날로그 특성을 이용한다. 이 기술은 셀에 할당된 전압 범위에 따라, 셀당 두개 이상의 비트의 저장을 허용한다.
통상적인 종래 기술의 프로그래밍 동작 동안에, 프로그램될 플래시 메모리 셀에 대한 선택된 워드 라인은, 소정의 전압(예를 들어, 약 16V)에서 시작되어 셀이 프로그램되거나 최대 프로그램 전압에 도달할 때까지 증가하는 일련의 프로그래밍 펄스들로 바이어스된다.
그리고 나서, 플로팅 게이트가 적정 전압(예를 들어, 0.5V)에 있는지를 판정하기 위해, 0V의 워드 라인 전압으로, 통상적인 종래 기술의 검증 동작이 행해진다. 프로그램 동작 동안에, 나머지 셀 들에 대한 미선택된(unselected) 워드 라인들은 통상적으로 프로그래밍 전압(예를 들어, 약 10V)보다 낮은 전압으로 바이어스된다. 일 실시예에서, 미선택된 워드 라인 전압들은 접지 전위 이상의 어떤 전압도 될 수 있다. 각각의 메모리 셀들은 실질적으로 유사한 방식으로 프로그램된다.
본 발명의 메모리 어레이는 메모리 블록들로 나누어진다. 메모리 블록의 수는 통상적으로 메모리 디바이스의 크기(즉, 512MB, 1GB)에 의해 결정된다. 일 실시예에서, 각 메모리 블록은 64 페이지로 구성된다.
도 5는 본 발명의 소거 및 검증 동작에 대한 일 실시예의 흐름도를 도시한다. 전술한 바와 같이 메모리 블록에 대해 소거 동작이 초기에 행해진다(500).
그리고 나서, 메모리 블록 중 어느 메모리 셀이 프로그램된 상태로 남아있는지의 여부를 결정하기 위해 소거 검증 판독 동작이 수행된다(501). 소거 검증 동작은 적어도 부분적으로 각각의 메모리 어레이 칼럼 소거 전류를 30㎂의 감지 증폭기 기준 전류 레벨(ISref)와 비교하는 단계를 포함한다. 대안의 실시예들은 비교를 위해 다른 전류 임계값을 사용할 수 있다. 소거 검증 동작(501)에서 통과되면, 블록의 각각의 셀이 성공적으로 소거되고, 본 발명의 검증 동작이 완료된다(509).
만일 소거 검증 판독 동작(501)이 실패하였다면, 블록의 적어도 하나의 메모리 셀이 성공적으로 소거되지 못한 것이다. 따라서, 어느 메모리 셀 또는 셀들이 여전히 소거되어야 하는지가 판정되어야 한다. 이것은 메모리 블록의 모든 페이지들에 대해 검증 판독 동작 대신에 정상 메모리 판독 동작(505)을 행함으로써 달성된다. 일 실시예에서, 정상 판독 동작은 10㎲의 정상 시간 주기 동안 수행된다.
도 3에 도시된 바와 같이, 통상적인 종래 기술의 검증 판독 동작은 메모리 블록의 모든 워드 라인들을 0V로 바이어스한다. 그리고 나서, 선택된 비트 라인들은 Vcc로 바이어스되고, 미선택된 비트 라인들은 0V로 바이어스된다. 이것은 셀의 전체 스트링들이 인에이블(enable)되어 있기 때문에, 어느 셀이 소거되지 않았는지를 판정하는 것이 불가능하지는 않더라도 어렵게 만든다.
본 발명의 정상 판독 동작(505)은 선택 워드 라인만을 0V와 같은 판독 전위 로 바이어스 한다. 일 실시예에서, 본 방법은 W0인 어레이의 바닥부터 시작하여 메모리 블록을 통해 위쪽으로 W31까지 증가한다. 각각의 판독에 대해 교호 비트 라인들만이 인에이블되었기 때문에, 각각의 워드 라인이 두 번 판독된다. 이 동작은 도 6에 도시된다.
도 6은 본 발명에 따른 정상 판독 동작 동안의 플래시 메모리 어레이의 개략도를 도시한다. 도 6은 W0이 선택되어 접지 전위로 바이어스된 것을 보여준다. 비트 라인들 1 및 3이 선택되어, 프리차지(precharge) 전압(예를 들어, 0V 내지 Vcc)으로 바이어스되고, 비트 라인 2는 접지 전위로 바이어스된다. 이것은, 원으로 표시한 메모리 셀들(601, 603)을 선택하는 효과를 갖는다. 이것은, 블록의 모든 워드 라인들이 두번 판독될 때까지 반복된다. 따라서, 감지 증폭기는 각 로우의 어느 셀이 성공적으로 소거되지 않았는지를 결정할 수 있다.
도 6의 실시예에서, 미선택된 워드 라인들, 선택 게이트 드레인 및 선택 게이트 소스는 VPASS로 바이어스된다. 일 실시예에서, 이 전압은 4.5V이다. 대안의 실시예들에서는 그외의 전압을 사용할 수 있다.
도 5를 다시 참조하면, 이 후, 미소거된 셀이 존재하는 워드 라인들에서 선택적 소거 동작(507)이 행해진다. 이 동작은 도 7에 더욱 상세히 도시된다.
예시를 위해, 두개의 메모리 셀들(701, 702)이 소거되지 않은 것으로 가정한다. 이 경우에, 미소거된 셀들(701, 702)이 연결되어 있는 두개의 워드 라인들만이 제2 소거 동작을 필요로 한다. 따라서, 그 로우들 내의 셀들(701 내지 706)만 이 메모리 블록을 완전히 소거하는데 필요한 것 이상의 소거 동작을 겪게 된다. 나머지 워드 라인들은 비트 라인들 및 선택 게이트 라인들과 같이 플로팅 상태로 남겨진다.
선택적 소거 동작(507) 후, 소거 검증 동작(501)이 다시 수행되어, 임의의 셀들이 여전히 프로그램되는지를 판정한다. 모든 셀들이 소거되면, 본 방법은 완료된다(509). 그렇지 않다면, 본 방법은 블록 내의 모든 셀들을 완전히 소거하는데 필요한 만큼 반복된다.
도 8은 본 발명의 소거 및 검증 방법의 대안의 실시예의 흐름도를 도시한다. 이 실시예는, 소거 실패가 선언되기 전에, 단지 제한된 횟수의 소거 검증이 행해진다는 것을 제외하면, 도 5의 실시예와 마찬가지이다.
본 실시예는 전술한 바와 같이 소거 동작(800)으로 시작한다. 그리고 나서, 소거 검증 동작(801)이 행해진다. 모든 셀들이 성공적으로 소거되었다고 검증에서 판정되면, 본 방법은 성공적으로 완료된다(811). 하나 이상의 셀들이 소거되지 않으면, 소거 검증(801)은 실패로 된다(fail).
이 경우, 메모리 블록이 소정의 횟수만큼 검증되었는지를 판정한다. 일 실시예에서, 소정의 횟수는 5이다. 그러나 본 발명은 이 횟수의 검증들에 제한되지는 않는다.
소정의 횟수의 검증보다 적게 행해진 경우(803), 모든 페이지들에 대한 정상 판독이 행해진다(807). 이전의 실시예에서와 같이, 이것은 어느 로우들이 선택적 소거 동작(809)의 수행을 필요로 하는지를 판단한다. 선택적 소거 동작이 미소거 된 셀들을 성공적으로 소거하지 않고, 소거 검증의 횟수가 허용된 검증의 최대 임계값보다 큰 경우, 소거 동작이 실패로 플래그된다(flagged). 이것은 소거 및 검증 동작을 시작한 알고리즘에 한 셀에 결함이 있다는 것을 나타내는 단계를 포함하여, 그 불량 셀에 연결된 특정 칼럼이 이후의 동작들에서는 회피될 수 있도록 한다.
도 9는 본 발명의 소거 및 검증 방법의 다른 실시예를 도시한다. 이 실시예는 전술한 단계들에 추가하여, 특별 페이지 소거 검증 판독 동작을 사용한다.
본 방법은 소거 동작이 행해질 때 개시한다(901). 어느 셀 또는 셀들이 여전히 프로그램되는지를 판단하기 위해 소거 검증 동작(903)이 수행된다. 모든 셀들이 소거 검증 단계(903)를 통과하면, 본 방법은 성공적으로 완료된다(915).
소거 검증 단계(903)에 의해 하나 이상의 셀들이 소거되지 않은 것으로 판정되면, 행해진 소거 검증 수를 최대 검증 동작 임계값과 비교한다. 소거 검증 임계값에 도달되면, 소거 실패가 발생한다(907). 일 실시예에서, 임계값은 5회이다. 그러나 본 발명은 임의의 하나의 소거 검증 횟수로 제한되지는 않는다.
행해진 소거 검증 수가 여전히 최대 임계값보다 작다면, 특별 소거 검증 판독 동작이 행해진다. 이 동작은 도 10과 관련하여 더욱 상세하게 도시된다.
도 10은 본 발명의 특별 페이지 소거 검증 판독 동작 동안의 플래시 메모리 어레이의 개략도를 도시한다. 이 동작은 각각의 미선택된 워드 라인이 접지 전위로 바이어스되는 단계를 포함한다. 선택된 비트 라인들은 Vcc로 바이어스되고, 선택되지 않은 비트 라인은 접지 전위로 바이어스된다. 선택 게이트 드레인 및 선택 게이트 소스 라인들은 VPASS(예를 들어, 4.5V)로 바이어스된다.
본 실시예의 선택된 워드 라인들은 VPASS 보다 작고 0V보다는 큰 어떤 전압 V1으로 바이어스된다. 일 실시예에서, 이 전압은 1V이다. 그러나, 본 발명은 V1에 대한 임의의 하나의 전압 레벨로 한정되지 않는다.
도 9를 다시 참조하면, 프로그램된 셀들의 소거를 시도하기 위해, 선택적 소거 동작(911)이 행해진다. 이전 실시예에서와 같이, 선택적 소거 단계는 프로그램된 셀들이 연결된 워드 라인들만을 선택한다. 특별 소거 검증 판독 동작(909) 및 선택적 소거 동작(911)은, 메모리 블록의 셀들이 소거되거나 소거 실패(907)가 발생할 때까지 반복된다.
도 11은 본 발명의 소거 및 검증 방법의 또 다른 실시예에 대한 흐름도를 도시한다. 이 실시예는 소거 검증 판독 동작에 대해서 다른 횟수를 이용한다.
메모리 블록을 소거하기 위해 소거 동작이 행해진다(1100). 그리고 나서, 블록 내의 임의의 메모리 셀들이 프로그램되는지를 판정하기 위해, 소거 검증 판독 동작이 행해진다(1101). 이 소거 검증 판독 동작은 정상보다 짧은 판독 동작으로 구성된다. 정상 판독 동작은 약 10㎲ 이다. 일 실시예에서, 본 발명의 단기 소거 검증 판독 동작은 5㎲ 이지만, 정상 판독 동작 시간보다 적은 임의의 시간이라도 될 수 있다. 시간이 짧을수록 더 작은 마진을 검출할 수 있기 때문에, 짧은 판독 시간은 긴 판독 시간보다 더 쉽게 소거 실패를 판독할 수 있다.
모든 메모리 셀이 소거되면, 소거 및 검증 동작이 성공적으로 완료된 다(1109). 프로그램된 메모리 셀들이 단기 소거 검증 판독 동작(1101)에 의해 검출된다면, 또 다른 소거 동작이 행해진다. 그 후, 소거 검증 판독 동작이 정상 판독 시간으로 수행된다(1107). 그리고 나서, 소거 및 검증 동작이 완료된다(1109).
본 발명의 본 실시예 및 그 밖의 실시예에서 개시한 바와 같이 정상 및 단기 소거 검증 판독 시간들은 단지 예시를 위한 것일 뿐이다. 본 발명은 정상 판독 시간으로 10㎲, 단기 판독 시간으로 5㎲로 제한되지는 않는다. 단지, 단기 판독 시간은 정상 판독 시간보다 더 짧은 시간으로 수행된다는 점에만 제한된다.
도 12는 소거 및 검증 동작을 위한 본 발명의 방법의 다른 실시예에 대한 흐름도를 도시한다. 메모리 블록의 메모리 셀들을 소거하기 위해 소거 동작이 행해진다(1201). 그리고 나서, 단기 판독 시간으로 소거 검증이 행해진다(1203). 이 동작이 통과되면, 블록 내의 모든 메모리 셀들이 성공적으로 소거되고, 동작이 종료된다(1209).
단기 판독 동작에 의한 소거 검증이 실패하면, 프로그램된 셀들이 블록 내에 남아있고, 소거 동작이 수행된다(1205). 그리고 나서, 소거 동작(1205)이 성공적이었는지를 판정하기 위해, 정상 검증 판독 동작에 의한 소거 검증이 수행된다(1207). 그렇지 않으면, 프로그램된 셀들이 소거되고 검증(1207)이 통과될 때까지, 소거 동작(1205) 및 정상 검증 판독 동작(1207)이 반복된다.
도 13은 소거 및 검증 동작을 위한 본 발명에 따른 방법의 또 다른 실시예에 대한 흐름도를 도시한다. 메모리 블록을 소거하기 위해 소거 동작이 행해진다(1301). 그리고 나서, 임의의 메모리 셀들이, 만약 있는 경우, 여전히 프로그램 되는지를 판단하기 위해 단기 판독 시간을 갖는 소거 검증 동작(1301)이 수행된다. 어떤 것도 프로그램되지 않는다면, 동작이 완료된다(1311).
하나 이상의 메모리 셀들이 프로그램되는 경우(1303), 소거 검증 동작의 수가, 행해질 최대 소거 검증 동작의 임계값과 비교된다(1305). 일 실시예에서, 이 임계값은 5회이다. 그러나 본 발명은 소거 검증 동작의 임의의 하나의 값에 제한되지는 않는다.
소거 검증의 임계값에 도달하거나 초과한 경우, 소거 동작은 실패가 된다(1313). 임계값에 도달하지 않은 경우(1305), 메모리 블록의 모든 페이지에 대해 정상 메모리 판독 동작이 수행된다(1307). 앞서 논의된 바와 같이, 정상 메모리 판독 동작은, 검증 판독에서 수행되는 것과 같이 모든 워드 라인들 대신에 오직 선택된 워드 라인만이 접지 전위로 바이어스된다는 점에서 검증 판독 동작과는 다르다.
다음에, 여전히 프로그램된 메모리 셀을 포함한 것으로 판정된 각각의 로우에 대해 선택적 소거 동작(1309)이 수행된다. 그 후, 본 방법은, 메모리 셀 또는 셀들이 소거되거나 또는 수행될 검증의 최대 수에 대한 임계값에 도달하거나 초과할 때까지, 단기 판독 시간에 의한 소거 검증 동작(1303)을 수행하는 것부터 반복한다.
도 14는 소거 및 검증 동작을 위한 본 발명에 따른 방법의 또 다른 실시예에 대한 흐름도를 도시한다. 블록의 메모리 셀들을 소거하기 위해 소거 동작이 행해진다(1401). 다음에, 여전히 프로그램되는 나머지 셀 들을 찾기 위해, 단기 판독 시간을 갖는 소거 검증 동작이 수행된다(1403). 모든 셀들이 프로그램된 경우, 동작은 성공적으로 완료된다(1415).
하나 이상의 셀이 여전히 프로그램될 것으로 판단되면, 수행된 검증 동작의 수가 검증 동작의 최대 수에 대한 임계값과 비교된다(1405). 일 실시예에서, 이 임계값은 5회이지만, 대안의 실시예에서는 그외의 임계값들이 사용될 수 있다.
수행된 검증 동작 수가 임계값에 도달하거나 초과하는 경우(1405), 소거 실패(1407)가 발생한다. 검증 동작 수에 도달하지 않은 경우, 여전히 프로그램되는 특정 셀들을 찾기 위해, 메모리 블록의 모든 페이지에 대해 정상 판독 동작이 수행된다(1409).
그 후, 여전히 프로그램되는 셀들에 연결된 워드 라인들에 대해 선택적 소거 동작이 행해진다(1411). 그리고 나서, 정상 메모리 판독 동작에 의한 소거 검증 동작이 수행된다(1413). 이 소거 검증이 통과되면, 본 방법은 성공적으로 완료된다(1415). 소거 검증 동작(1413)에서 하나 이상의 셀들이 여전히 소거되지 않은 것으로 발견되면, 본 방법은 셀들이 소거되거나 소거 실패가 발생할 때까지(1407) 모든 페이지에 대해 정상 판독 동작을 수행하는 것부터 반복한다.
도 15는 본 발명의 일 실시예에 따른, 프로세서(1510)에 연결된 메모리 디바이스(1500)의 기능 블록도를 도시한다. 프로세서(1510)는 마이크로프로세서, 프로세서, 또는 일부 그외의 유형의 제어 회로일 수 있다. 메모리 디바이스(1500) 및 프로세서(1510)는 전자 시스템(1520)의 일부를 형성한다. 메모리 디바이스(1500)는 본 발명을 이해하는데 도움이 되는 메모리의 특징들에 초점을 맞추기 위해 간략화되었다.
메모리 디바이스는 메모리 셀들의 어레이(1530)를 포함한다. 일 실시예에서, 메모리 셀들은 비휘발성 플로팅 게이트 메모리 셀들이고, 메모리 어레이(1530)는 로우 및 칼럼들의 뱅크로 배열된다.
어드레스 버퍼 회로(1540)가 어드레스 입력 커넥션들 A0-Ax(1542)에 제공되는 어드레스 신호들을 래치하기 위해 제공된다. 메모리 어레이(1530)에 액세스하기 위해, 로우 디코더(1544) 및 칼럼 디코더(1546)에 의해 어드레스 신호가 수신되어 디코딩된다. 본 발명의 이점으로, 어드레스 입력 커넥션의 수는 메모리 어레이(1530)의 밀도 및 구조에 따라 달라진다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 이해될 것이다. 다시 말해서, 어드레스의 수는 메모리 셀 수의 증가 및 뱅크와 블록 수의 증가에 따라 증가한다.
전술한 실시예들은 NAND 구조 메모리 어레이에 초점을 맞추었다. 그러나 본 발명은 이러한 구조에 제한되지는 않는다. 본 발명의 메모리 블록 소거 방법의 실시예들은 메모리 디바이스의 모든 구조(예를 들어, NAND, NOR, AND)에 사용될 수 있다.
메모리 디바이스(1500)는 감지/래치 회로(1550)를 이용하여 메모리 어레이 칼럼들 내의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(1530) 내의 데이터를 판독한다. 일 실시예에서, 감지/래치 회로(1550)는 메모리 어레이(1530)로부터 로우의 데이터를 판독 및 래치하도록 연결된다. 제어기(1510)와의 복수의 데이터 커넥션(1562)을 통한 양방향 데이터 통신을 위해 데이터 입력 및 출력 버퍼 회 로(1560)가 포함된다. 메모리 어레이에 데이터를 기입하기 위해 기입 회로(1555)가 제공된다.
제어 회로(1570)는 프로세서(1510)로부터 제어 커넥션들(1572)에 제공된 신호들을 디코딩한다. 이 신호들은 데이터 판독, 데이터 기입, 및 소거 동작들을 포함한 메모리 어레이(1530)에 대한 동작을 제어하는데 사용된다. 일 실시예에서, 제어 회로(1570)가 본 발명의 소거 방법을 실행한다. 제어 회로(1570)는 상태 머신, 시퀀서, 또는 일부 그외의 유형의 제어기일 수 있다.
도 15에 도시된 플래시 메모리 디바이스는 메모리의 특징들의 기본적인 이해를 돕기 위해 간략화되었다. 플래시 메모리의 내부 회로 및 기능의 보다 상세한 이해는 이 기술 분야에 통상의 지식을 가진 자에게는 주지되어 있다.
<결론>
요약하면, 본 발명의 개선된 소거 프로세스는 플래시 메모리 셀이 받을 수 있는 과도소거 스트레스를 감소시킬 수 있다. 이것은 메모리 디바이스의 신뢰성과 수명을 증가시킨다.
이상에서 특정 실시예가 예시되고 설명되었지만, 본 기술 분야에서 통상의 지식을 가진 자에게는 동일한 목적을 달성하기 위해 산출되는 임의의 배치가 예시된 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 발명의 많은 변경들이 이 기술 분야에서 통상의 지식을 가진 자에게는 명백할 것이다. 따라서, 본 출원서는 본 발명의 모든 변경 및 변형을 포함하는 것으로 의도된다. 본 발명은 명백히 이하의 특허청구범위 및 그 균등물에 의해서만 제한받는 것을 의도한다.

Claims (22)

  1. 각각의 메모리 블록이 칼럼 및 로우로 구성된 복수의 메모리 셀을 갖는 복수의 메모리 블록을 포함하는 플래시 메모리 디바이스를 소거하는 방법으로서,
    제1 메모리 블록에 대해 소거 동작을 행하는 단계;
    상기 제1 메모리 블록의 복수의 메모리 셀 중 임의의 셀이 미소거되어(enrased) 있는지를 판정하기 위해 제1 판독 시간을 갖는 소거 검증 판독 동작을 행하는 단계 - 상기 소거 검증 판독 동작은 상기 제1 메모리 블록의 모든 로우들을 실질적으로 동시에 소거 검증 판독 전위로 바이어스하는 단계를 포함함 -
    상기 소거 검증 판독 동작이 실패하면, 상기 제1 판독 시간보다 더 긴 제2 판독 시간을 갖는 정상 메모리 판독 동작을 상기 제1 메모리 블록의 각각의 로우에 개별적으로 행하여 미소거된 메모리 셀을 찾는 단계; 및
    상기 미소거된 메모리 셀들에 대해서만 선택적 소거 동작을 행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 선택적 소거 동작은, 미소거된 메모리 셀을 포함하는 각각의 로우에 대해 소거 동작을 행하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 선택적 소거 동작은, 미소거된 메모리 셀을 포함하는 로우들만을 소정의 전위로 바이어스하는 단계를 포함하는 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 정상 메모리 판독 동작은, 상기 메모리 블록의 선택 칼럼들은 프리차지 전압으로 바이어스하고, 미선택된 칼럼들은 접지 전위로 바이어스하고, 미선택된 로우들은 소정의 VPASS 전압으로 바이어스하는 한편, 상기 메모리 블록의 각각의 로우들을 차례로 판독 전위로 개별 바이어스하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 판독 전위는 접지 전위이고, 상기 프리차지 전압은 0V 내지 Vcc 범위 내에 있는 방법.
  7. 제3항에 있어서,
    상기 선택적 소거 동작은, 상기 메모리 블록의 모든 나머지 로우들 및 모든 칼럼들을 플로팅(float)시키는 단계를 더 포함하는 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 소거 동작은 상기 메모리 블록의 상기 칼럼들을 플로팅시키는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    최대 횟수의 소거 검증 판독 동작들이 행해졌다면, 소거 동작 실패를 표시하는 단계를 더 포함하는 방법.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 제2 판독 시간은 10㎲이고, 상기 제1 판독 시간은 10㎲보다 작은 소정의 시간인 방법.
  14. 제1항에 있어서,
    상기 소거 검증 판독 동작이 통과될 때까지, 상기 선택적 소거 동작 및 상기 정상 메모리 판독 동작을 반복하는 단계를 더 포함하는 방법.
  15. 제1항에 있어서,
    상기 선택적 소거 동작은, 오직 상기 미소거된 메모리 셀들을 포함하는 로우들만이 소거 동작을 받도록 하는 소거 동작을 포함하는 방법.
  16. 제15항에 있어서,
    최대 횟수의 소거 검증 판독 동작들이 행해졌다면, 소거 실패를 표시하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    소거 실패가 표시되거나 또는 상기 복수의 메모리 셀이 모두 소거될 때까지, 상기 소거 검증 판독 동작을 행하는 단계부터 상기 방법을 반복하는 단계를 더 포함하는 방법.
  18. 플래시 메모리 디바이스로서,
    각각이 로우 및 칼럼으로 배열된 복수의 메모리 셀로 구성되는 복수의 메모리 블록을 갖는 메모리 어레이; 및
    상기 복수의 메모리 블록 중 제1 메모리 블록에 대해 소거 동작을 행하고, 상기 제1 메모리 블록의 복수의 메모리 셀 중 임의의 셀이 미소거되어 있는지를 판정하기 위해 제1 판독 시간을 갖는 소거 검증 판독 동작을 행하고, 상기 제1 메모리 블록의 모든 로우들을 실질적으로 동시에 소거 검증 판독 전위로 바이어스하는 것을 제어하도록 구성되고, 상기 소거 검증 판독 동작이 실패하면, 상기 제1 판독 시간보다 더 긴 제2 판독 시간을 갖는 정상 메모리 판독 동작을 상기 제1 메모리 블록의 각각의 로우에 대해 개별적으로 행하여 미소거된 메모리 셀을 찾도록 구성되고, 상기 미소거된 메모리 셀에 대해 선택적 소거 동작을 수행하는 것에 의해 메모리 소거 및 검증을 수행하도록 구성된 제어 회로
    를 포함하는 플래시 메모리 디바이스.
  19. 제18항에 있어서,
    상기 메모리 어레이는 NAND 또는 NOR 구조 중 하나로 배열되는 플래시 메모리 디바이스.
  20. 전자 시스템으로서,
    시스템 신호들을 생성하는 프로세서; 및
    상기 프로세서에 연결되고, 상기 시스템 신호들을 수신하는 플래시 메모리 디바이스
    를 포함하고,
    상기 디바이스는,
    복수의 메모리 블록으로 배열된 메모리 셀들의 어레이 - 각각의 메모리 블록은, 로우들은 워드 라인들과 결합되고, 칼럼들은 비트 라인들과 결합되도록 되어있는 로우들 및 칼럼들로 배열되는 복수의 메모리 셀을 가짐 - ; 및
    상기 복수의 메모리 블록 중 제1 메모리 블록에 대해 소거 동작을 행하고, 상기 복수의 메모리 셀 중 임의의 셀이 미소거되어 있는지를 판정하기 위해 제1 판독 시간을 갖는 소거 검증 판독 동작을 행하고, 상기 제1 메모리 블록의 모든 로우들을 실질적으로 동시에 소거 검증 판독 전위로 바이어스하는 것을 제어하고, 상기 소거 검증 판독 동작이 실패하면, 상기 제1 판독 시간보다 더 긴 제2 판독 시간을 갖는 정상 메모리 판독 동작을 상기 제1 메모리 블록의 각각의 로우에 대해 개별적으로 행하여 미소거된 메모리 셀을 찾도록 구성되고, 미소거된 메모리 셀을 포함하는 워드 라인만이 소거되도록 상기 미소거된 셀에 대해 선택적인 소거 동작을 수행하도록 구성된 제어 회로
    를 포함하는 전자 시스템.
  21. 삭제
  22. 삭제
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