KR100331563B1 - 낸드형 플래쉬 메모리소자 및 그 구동방법 - Google Patents

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KR100331563B1 KR1019990056569A KR19990056569A KR100331563B1 KR 100331563 B1 KR100331563 B1 KR 100331563B1 KR 1019990056569 A KR1019990056569 A KR 1019990056569A KR 19990056569 A KR19990056569 A KR 19990056569A KR 100331563 B1 KR100331563 B1 KR 100331563B1
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Abstract

본 발명은 낸드형 플래쉬 메모리소자 및 그 구동 방법을 개시한다. 이 낸드형 플래쉬 메모리소자는 m개의 비트라인들을 공유하는 복수개의 셀 블록들로 구성된 셀 어레이 영역과, 셀 어레이 영역을 구동시키는 로우 디코더를 포함한다. 각 셀 블록은 m개의 비트라인들을 가로지르는 스트링 선택라인, n개의 워드라인들 및 접지 선택라인을 구비한다. 로우 디코더는 복수개의 셀 블록들과 각각 접속된 복수개의 블록 구동부들을 포함하고, 각 블록 구동부는 홀수번째의 워드라인들과 각각 접속된 제1 그룹의 워드 구동 트랜지스터들 및 짝수번째의 워드라인들과 각각 접속된 제2 그룹의 워드 구동 트랜지스터들을 구비한다. 제1 그룹의 워드 구동 트랜지스터들의 게이트 전극들은 제1 구동 제어라인과 접속되고, 제2 그룹의 워드 구동 트랜지스터들의 게이트 전극들은 제2 구동 제어라인과 접속된다. 셀 어레이 영역의 임의의 셀 트랜지스터를 선택적으로 프로그램시키는 방법은 제1 및 제2 구동 제어라인들중 선택된 셀 트랜지스터와 접속된 워드 구동 트랜지스터를 제어하는 하나의 구동 제어라인에 프로그램 전압보다 높은 제1 전압을 인가하고, 다른 하나의 구동 제어라인에 패스전압보다 높고 프로그램 전압보다 낮은 제2 전압을 인가한다.

Description

낸드형 플래쉬 메모리 소자 및 그 구동방법{NAND-type flash memory device and method for operating the same}
본 발명은 반도체소자 및 그 구동방법에 관한 것으로, 특히 낸드형 플래쉬 메모리소자 및 그 구동방법에 관한 것이다.
반도체 기억소자들 중에 플래쉬 메모리소자는 전원공급이 차단될지라도 각 메모리 셀에 저장된 정보를 보유하는 특징을 갖는다. 따라서, 플래쉬 메모리소자는 컴퓨터 또는 메모리카드 등에 널리 사용되고 있다.
플래쉬 메모리소자는 노어형 플래쉬 메모리소자 및 낸드형 플래쉬 메모리소자로 분류된다. 노어형 플래쉬 메모리소자는 낸드형 플래쉬 메모리소자에 비하여 큰 셀 전류를 얻을 수 있으므로 센싱 여유도(sensing margin)가 높은 반면에 집적도가 낮은 문제점이 있다. 따라서, 낸드형 플래쉬 메모리소자가 고집적 플래쉬 메모리소자에 널리 채택되고 있다.
도 1은 낸드형 플래쉬 메모리소자의 일반적인 블록 다이아그램이다.
도 1을 참조하면, 복수개의 메모리 셀 트랜지스터들이 매트릭스 형태로 배열된 셀 어레이 영역(C/A; 100) 주변에 상기 복수개의 메모리 셀 트랜지스터들을 구동시키는 로우 디코더(R/D; 300) 칼럼 디코더(C/D; 500)가 배치된다. 상기 칼럼 디코더(500)는 셀 어레이 영역(100)으로부터 출력되는 신호를 증폭시키는 감지증폭기(S/A)를 포함한다. 또한, 상기 로우 디코더(300) 및 상기 칼럼 디코더(500)는 입/출력부(I/O; 700)에 의해 제어된다. 상기 입/출력부(700)는 복수개의 패드들(pads)을 통하여 입력되는 신호들을 처리하여 플래쉬 메모리소자의 동작모드, 예컨대 프로그램 모드(program mode), 소거 모드(erase mode) 또는 독출 모드(read mode)를 결정할 뿐만 아니라 셀 어레이 영역(100) 내의 원하는 셀 또는 블록을 선택하기 위한 신호를 출력시킨다. 상기 입/출력부(700)의 출력 신호들은 로우 디코더(300) 및 칼럼 디코더(500)에 의해 셀 어레이 영역 내의 원하는 셀 또는 원하는 블록을 선택하기 위한 신호들로 변환된다. 또한, 상기 입/출력부(700)는 읽기 모드에서 감지증폭기(S/A)를 통하여 증폭된 셀의 정보를 외부로 출력시키는 기능을 갖는다.
도 2는 종래의 낸드형 플래쉬 메모리소자를 구성하는 로우 디코더의 일부 및 셀 어레이 영역의 일부를 도시한 회로도이다.
도 2를 참조하면, 셀 어레이 영역(100a)은 복수개의 셀 블록들로 구성되고, 하나의 셀 블록은 복수개의 스트링, 예컨대 m개의 스트링들(S1, ... , Sm)로 구성된다. 상기 각 스트링은 하나의 비트라인 및 공통 소오스 라인(CS) 사이에 개재된다. 예를 들면, 제1 스트링(S1)은 제1 비트라인(BL1) 및 공통 소오스 라인(CS) 사이에 개재되고, m번째 스트링(Sm)은 m번째의 비트라인(BLm) 및 공통 소오스 라인(CS) 사이에 개재된다. 하나의 스트링은 하나의 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터들 및 하나의 접지 선택 트랜지스터로 구성된다. 예를 들면, 제1 스트링(S1)은 제1 스트링 선택 트랜지스터(SST1), 제1 접지 선택 트랜지스터(GST1) 및 상기 제1 스트링 선택 트랜지스터(SST1)와 상기 제1 접지 선택 트랜지스터(GST1) 사이에 직렬 연결된 n개의 셀 트랜지스터들(C11, C12, C13, ... , C1n)로 구성된다. 상기 제1 스트링 선택 트랜지스터(SST1)는 제1 비트라인(BL1)과 접속되고, 상기 제1 접지 선택 트랜지스터(GST1)는 공통 소오스 라인(CS)과 접속된다. 이와 마찬가지로, m번째 스트링(Sm)은 m번째 스트링 선택 트랜지스터(SSTm), m번째 접지 선택 트랜지스터(GSTm) 및 상기 m번째 스트링 선택 트랜지스터(SSTm)와 상기 m번째 접지 선택 트랜지스터(GSTm) 사이에 직렬 연결된 n개의 셀 트랜지스터들(Cm1, Cm2, Cm3, ... , Cmn)로 구성된다. 상기 m번째 스트링 선택 트랜지스터(SSTm)는 m번째 비트라인(BLm)과 접속되고, 상기 m번째 접지 선택 트랜지스터(GSTm)는 공통 소오스 라인(CS)과 접속된다.
이에 더하여, 상기 m개의 스트링들(S1, ... , Sm)로 구성되는 셀 블록은 하나의 스트링 선택라인(SSL), n개의 워드라인들(WL1, WL2, WL3, ... , WLn) 및 하나의 접지 선택라인(GSL)을 구비한다. 상기 스트링 선택라인(SSL)은 상기 제1 내지 m번째 스트링 선택 트랜지스터들(SST1, ... , SSTm)의 게이트 전극들과 접속되고, 상기 접지 선택라인(GSL)은 상기 제1 내지 m번째 접지 선택 트랜지스터들(GST1, ... , GSTm)의 게이트 전극들과 접속된다. 또한, 상기 제1 워드라인(WL1)은 각각의 스트링의 제1 셀 트랜지스터들(C11, ... , Cm1)의 제어게이트 전극들과 접속되고, 상기 제2 워드라인(WL2)은 각각의 스트링의 제2 셀 트랜지스터들(C12, ... , Cm2)의 제어게이트 전극들과 접속된다. 이와 마찬가지로, 상기 제3 워드라인(WL3)은 각각의 스트링의 제3 셀 트랜지스터들(C13, ... , Cm3)의 제어게이트 전극들과 접속되고, 상기 n번째 워드라인(WLn)은 각각의 스트링의 n번째 셀 트랜지스터들(C1n, ... , Cmn)의 제어게이트 전극들과 접속된다.
도 2를 다시 참조하면, 종래의 로우 디코더(300a)는 하나의 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, W3, ... , Wn), 하나의 접지 제어라인(GCL) 및 복수개의 블록 구동부들을 포함한다. 여기서, 하나의 블록 구동부는 하나의 셀 블록만을 제어한다. 예를 들면, 상기 하나의 블록 구동부(310)는 상기 제1 내지 m번째의 스트링들(S1, ... , Sm)로 구성된 하나의 셀 블록만을 제어한다. 상기 블록 구동부(310)는 하나의 스트링 구동 트랜지스터(SDT), n개의 워드 구동 트랜지스터들(WDT1, ... , WDTn) 및 하나의 접지 구동 트랜지스터(GDT)로 구성된다. 상기 스트링 구동 트랜지스터(SDT)는 상기 스트링 제어라인(SCL) 및 스트링 선택라인(SSL) 사이에 개재되고, 상기 접지 구동 트랜지스터(GDT)는 상기 접지 제어라인(GCL) 및 접지 선택라인(GSL) 사이에 개재된다. 또한, 상기 제1 워드 구동 트랜지스터(WDT1)는 제1 워드 제어라인(W1) 및 제1 워드라인(WL1) 사이에 개재되고, 상기 제2 워드 구동 트랜지스터(WDT2)는 제2 워드 제어라인(W2) 및 제2 워드라인(WL2) 사이에 개재된다. 이와 마찬가지로, 상기 제3 워드 구동 트랜지스터(WDT3)는 상기 제3 워드 제어라인(W3) 및 제2 워드라인(WL3) 사이에 개재되고, 상기 n번째 워드 구동 트랜지스터(WDTn)는 상기 n번째 워드 제어라인(Wn) 및 n번째 워드라인(WLn) 사이에 개재된다. 또한, 상기 블록 구동부(310)는 상기 스트링 구동 트랜지스터(SDT), n개의 워드 구동 트랜지스터들(WDT1, ... , WDTn) 및 접지 구동 트랜지스터(GDT)의 게이트 전극들과 접속된 하나의 구동 제어라인(driver control line; DCL)을 포함한다.
도 2에 보여진 종래의 낸드형 플래쉬 메모리소자를 구동시키는 방법을 살펴보기로 한다.
먼저, 셀 어레이 영역(100a)의 원하는 셀 트랜지스터, 예컨대 제1 스트링(S1)의 제2 셀 트랜지스터(C12)를 선택적으로 프로그램시키고자 하는 경우에, 상기 셀 어레이 영역(100a)이 형성된 반도체기판, 즉 셀 트랜지스터들의 벌크 영역 및 상기 공통 소오스 라인(CS)에 0볼트를 인가한다. 또한, 상기 제1 스트링(S1)과 접속된 제1 비트라인(BL1) 및 상기 접지 제어라인(GCL)에 모두 0볼트를 인가한다. 이때, 제2 내지 m번째 비트라인들(BL2, ..., BLm), 즉 비선택된 비트라인들에는 모두 프로그램 방지 전압(program inhibition voltage; Vpi), 예컨대 전원전압(power voltage; Vcc)을 인가한다. 이와 아울러서, 상기 스트링 제어라인(SCL)에 전원전압(Vcc)을 인가하고, 상기 제2 워드 제어라인(W2)에는 약 20볼트의 프로그램 전압(VPGM)을 인가한다. 또한, 상기 제1 및 제3 워드 제어라인들(W1, W3)에는 0볼트를 인가하고, 제4 내지 n번째 워드 제어라인들(W4, ... , Wn)에는 약 11볼트의 패스전압(VPASS)을 인가한다. 상기 구동 제어라인(DCL)에는 상기 제2 워드 제어라인(W2)에 인가된 프로그램 전압(VPGM)보다 높은 전압, 즉 VPGM+ α에 해당하는 전압을 인가하여 상기 제2 워드 구동 트랜지스터(WDT2)를 충분히 턴온시킨다. 여기서, 상기 α는 제2 워드 구동 트랜지스터(WDT2)의 문턱전압보다 높아야 한다.
상기한 바와 같이 종래의 낸드형 플래쉬 메모리소자를 프로그램시키기 위해서는 선택된 셀 블록을 제어하는 블록 구동부(310)의 구동 제어라인(DCL)에 프로그램 전압보다 높은 고전압을 인가하여야 한다. 이에 따라, 상기 스트링 구동 트랜지스터(SDT), n개의 워드 구동 트랜지스터들(WDT1, WDT2, .... , WDTn) 및 접지 구동 트랜지스터(GDT)는 모두 턴온된다. 이때, 상기 선택된 제2 셀 트랜지스터(C12)의 프로그램은 F-N 터널링 전류에 의해 이루어지고, 비선택된 셀 트랜지스터들의 프로그램 방지(program inhibition)는 자기 부스팅(self-boosting) 현상에 의해 이루어진다[Tae-Sung Jung, et. al. 'A 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications,' ISSCC Digest of Technical Papers, pp. 32-33, Feb., 1996.].
도 3은 상기 제1 스트링(S1)의 제2 셀 트랜지스터(C12)를 선택적으로 프로그램시킬 때, 제1 및 제3 워드 구동 트랜지스터들(WDT1, WDT3) 및 접지 구동 트랜지스터(GDT)에 인가되는 바이어스 조건을 보여주는 단면도이다.
도 3을 참조하면, 상기 제1 및 제3 워드 구동 트랜지스터들(WDT1, WDT3) 및 접지 구동 트랜지스터(GDT)의 게이트 전극들(7)에 VPGM+ α에 해당하는 전압이 인가되고, 소오스/드레인 영역들(3) 및 벌크 영역(1)에 0볼트가 인가된다. 이에 따라, 상기 소오스/드레인 영역들(3) 사이의 벌크 영역(1) 표면에 0볼트의 채널영역(9)이형성된다. 결과적으로, VPGM+ α에 기인하는 높은 전계(high electric field)가 게이트 절연막(5)에 인가되어 게이트 절연막(5)의 신뢰성을 저하시킬 수 있다.
도 4는 상기 구동 트랜지스터들(SDT, WDT1, ..., WDTn, GDT)의 신뢰성을 측정한 결과를 도시한 그래프이다. 여기서, 가로축은 상기 구동 트랜지스터들(SDT, WDT1, ..., WDTn, GDT)의 게이트 전극에 전기적인 스트레스, 즉 25볼트의 전압 및 1.5msec의 폭을 갖는 펄스 신호를 인가한 회수(N)를 나타내고, 세로축은 상기 구동 트랜지스터들(SDT, WDT1, ..., WDTn, GDT)의 문턱전압(threshold voltage; Vth)을 나타낸다. 이때, 상기 구동 트랜지스터들(SDT, WDT1, ..., WDTn, GDT)의 벌크 영역 및 소오스/드레인 영역들에는 모두 0볼트를 인가하였다. 또한, 상기 전기적인 스트레스는 85℃의 분위기에서 인가되었다. 도 4에서 a로 표시한 데이타들은 모두 300Å의 열산화막으로 형성된 게이트 절연막을 갖는 구동 트랜지스터들에 대한 측정결과이고, b로 표시한 데이타들은 모두 330Å의 열산화막으로 형성된 게이트 절연막을 갖는 구동 트랜지스터들에 대한 측정결과이다.
도 4로부터, 구동 트랜지스터의 게이트 전극에 25볼트 정도의 고전압이 인가되는 회수가 증가할수록 구동 트랜지스터의 문턱전압은 점점 낮아짐을 알 수 있다. 또한, 구동 트랜지스터의 게이트 절연막의 두께가 얇을수록 구동 트랜지스터의 신뢰성을 더욱 저하됨을 알 수 있다. 이에 따라, 구동 트랜지스터의 신뢰성이 저하되는 것을 방지하기 위해서는 프로그램 전압을 낮추거나 구동 트랜지스터의 게이트 절연막의 두께를 증가시켜야 한다. 그러나, 셀 트랜지스터의 부유게이트 및 제어게이트 전극 사이에 개재되는 게이트층간 절연막(inter-gate dielectric film)과 부유게이트 및 반도체기판 사이에 개재되는 터널산화막과 관련된 커플링 비율(coupling ratio)에 기인하여 프로그램 전압을 낮추는 것은 어렵다. 또한, 구동 트랜지스터의 게이트 절연막을 두껍게 형성하는 경우에는 별도의 공정이 요구되어 제조공정이 복잡해진다.
이와 같이 구동 트랜지스터의 문턱전압이 낮아지면, 구동 트랜지스터의 서브쓰레숄드 특성(sub-threshold characteristic)이 저하된다. 따라서, 게이트 전극에 0볼트의 전압이 인가될지라도 소오스 영역 및 드레인 영역 사이에 원하지 않는 누설전류가 흐른다. 상기 구동 트랜지스터들, 특히 워드 구동 트랜지스터들의 서브 쓰레숄드 특성이 저하되면, 낸드형 플래쉬 메모리소자의 선택된 셀 블록을 소거시킬 때 비선택된 셀 블록 또한 소거되는 문제점이 발생할 수 있다.
도 2를 다시 참조하여 종래의 낸드형 플래쉬 메모리소자의 소거 동작을 살펴보기로 한다. 여기서, 소거시키고자 하는 선택된 셀 블록은 상기 제1 내지 m번째 스트링(S1, ... , Sm)으로 구성되는 셀 블록과 동일한 구성을 갖고 상기 m개의 비트라인들(BL1, ... , BLm)을 공유하는 특정 셀 블록(도시하지 않음)인 경우를 예로 한다. 이에 따라, 도 2에 도시된 셀 블록, 즉 제1 내지 m번째 스트링들(S1, ... , Sm)로 구성되는 셀 블록은 비선택된다. 이때, 상기 선택된 셀 블록은 앞에서 언급한 바와 같이 도 2의 블록 구동부(310)과 동일한 구성을 갖는 별도의 블록 구동부(도시하지 않음)에 의해 제어된다.
상기 선택된 셀 블록만을 소거시키기 위해서는 상기 m개의 비트라인들(BL1, ... , BLm)을 플로팅시키고, 셀 어레이 영역(100a)이 형성되는 반도체기판, 즉 상기 선택된 셀 블록 및 비선택된 셀 블록을 구성하는 셀 트랜지스터들의 벌크 영역에 약 20볼트의 소거전압(Verase)을 인가한다. 또한, 모든 공통 소오스 라인들(CS)은 플로팅시킨다. 상기 공통 소오스 라인들(CS)들은 상기 벌크 영역들과 전기적으로 연결될 수도 있다. 이때, 상기 공통 소오스 라인들(CS)들에는 상기 벌크 영역과 동일한 소거전압(Verase)이 인가된다. 이와 아울러서, 상기 스트링 제어라인(SCL) 및 상기 접지 제어라인(GCL)은 플로팅시키고, 상기 제1 내지 n번째의 워드 제어라인들(W1, W2, W3, ... , Wn)에는 0볼트를 인가한다. 또한, 상기 선택된 셀 블록을제어하는 블록 구동부의 구동 제어라인에는 전원전압(vcc)를 인가하여 상기 선택된 블록 구동부의 모든 구동 트랜지스터들을 턴온시킨다. 이에 반하여, 상기 비선택된 셀 블록을 제어하는 블록 구동부(310)의 구동 제어라인(DCL)에는 0볼트를 인가하여 상기 비선택된 블록 구동부(310)의 모든 구동 트랜지스터들(SDT, WDT1, WDT2, WDT3, ... , WDTn, GDT)을 턴오프시킨다.
상기한 바와 같이 각 제어라인들에 적절한 전압을 인가하면, 선택된 셀 블록 내의 모든 셀 트랜지스터들의 제어게이트 전극들에 0볼트가 인가된다. 따라서, 선택된 셀 블록 내의 모든 셀 트랜지스터들의 부유게이트들에 벌크 영역으로부터 정공들(holes)이 주입되어 이들 셀 트랜지스터들의 정보가 소거된다. 이때, 상기 비선택된 셀 블록을 제어하는 블록 구동부(310)의 제1 내지 n번째 워드 구동 트랜지스터들(WDT1, WDT2, WDT3, ... , WDTn)은 모두 턴오프되어야 한다. 그러나, 도 3 및 도 4에서 설명한 바와 같이 일정회수 이상의 프로그램 동작이 실시되는 동안에 상기 블록 구동부(310)의 적어도 하나의 워드 구동 트랜지스터, 예컨대 제1 및 제3워드 구동 트랜지스터들(WDT1, WDT3)는 전기적인 스트레스에 기인하여 저하된 특성을 보일 수 있다. 이에 따라, 블록 구동부(310)의 구동 제어라인(DCL)에 0볼트가 인가될지라도 상기 제1 및 제3 워드 구동 트랜지스터들(WDT1, WDT3)은 약하게(slightly) 턴온된다. 결과적으로, 상기 비선택된 셀 블록의 제1 워드라인(WL1) 및 제3 워드라인(WL3)에 0볼트 또는 0볼트에 가까운 전압이 인가되어 상기 제1 및 제3 워드라인(WL1, WL3)에 접속된 셀 트랜지스터들에 저장된 정보들이 소거된다. 이때, 접지 구동 트랜지스터(GDT)의 서브쓰레숄드 누설전류는 소거 동작에 직접적으로 에러를 유발시키지 않는다.
본 발명의 목적은 원하는 셀 트랜지스터를 선택적으로 프로그램시킬 때 상기 선택된 셀 트랜지스터를 포함하는 셀 블록과 접속된 블록 구동부의 구동 트랜지스터들에 인가되는 게이트 바이어스를 최소화시킬 수 있는 낸드형 플래쉬 메모리소자 및 그 구동방법을 제공하는 데 있다.
본 발명의 다른 목적은 블록 구동부의 구동 트랜지스터들의 신뢰성을 개선시킬 수 있는 낸드형 플래쉬 메모리소자 및 그 구동방법을 제공하는 데 있다.
도 1은 일반적인 낸드형 플래쉬 메모리 소자의 블록 다이아그램이다.
도 2는 종래의 낸드형 플래쉬 메모리소자의 셀 어레이 영역의 일부 및 이를 구동시키는 로우 디코더(row-decoder)의 일부를 도시한 회로도이다.
도 3은 도 2에 보여진 셀 어레이 영역의 임의의 셀을 프로그램시키는 경우에, 로우 디코더의 구동 트랜지스터들(driver transistors)에 인가되는 최악의 바이어스 조건을 도시한 단면도이다.
도 4는 도 3에 보여진 바이어스가 인가되는 구동 트랜지스터의 신뢰성을 측정한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 낸드형 플래쉬 메모리소자의 로우 디코더의 일부 및 이에 의해 구동되는 셀 어레이 영역의 일부를 도시한 회로도이다.
도 6a 및 도 6b는 도 5의 구동 트랜지스터들에 인가되는 최악의 바이어스 조건을 도시한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 로우 디코더의 일부 및 이에 의해 구동되는 셀 어레이 영역의 일부를 도시한 회로도이다.
도 8a 및 도 8b는 도 7의 구동 트랜지스터들에 인가되는 최악의 바이어스 조건을 도시한 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 낸드형 플래쉬 메모리소자의 로우 디코더의 일부 및 이에 의해 구동되는 셀 어레이 영역의 일부를 도시한 회로도이다.
상기 목적 및 다른 목적을 달성하기 위하여 본 발명은 복수개의 셀 블록으로 구성된 셀 어레이 영역과, 상기 복수개의 셀 블록들과 각각 접속된 복수개의 블록 구동부들 및 상기 복수개의 블록 구동부들과 접속된 스트링 제어라인, n개의 워드 제어라인들 및 접지 제어라인으로 구성된 로우 디코더를 포함한다. 여기서, 상기각 블록 구동부는 스트링 구동 트랜지스터, n개의 워드 구동 트랜지스터들 및 접지 구동 트랜지스터를 포함한다. 또한, 상기 각 블록 구동부는 상기 n개의 워드 구동 트랜지스터들중 홀수번째의 워드 구동 트랜지스터들의 게이트 전극들과 접속된 제1 구동 제어라인 및 상기 짝수번째의 워드 구동 트랜지스터의 게이트 전극들과 접속된 제2 구동 제어라인을 포함한다. 따라서, 상기 각 블록 구동부의 홀수번째의 워드 구동 트랜지스터들은 짝수번째의 워드 구동 트랜지스터들과 독립적으로 제어된다. 이에 더하여, 상기 각 블록 구동부는 상기 스트링 구동 트랜지스터의 게이트 전극 및 상기 접지 구동 트랜지스터의 게이트 전극과 접속된 제3 구동 제어라인을 더 구비할 수도 있다. 이와는 다르게, 상기 각 블록 구동부의 스트링 구동 트랜지스터의 게이트 전극은 상기 제1 또는 제2 구동 제어라인과 접속될 수도 있고, 상기 접지 구동 트랜지스터의 게이트 전극 역시 상기 제1 또는 제2 구동 제어라인과 접속될 수도 있다.
상기 복수개의 셀 블록들은 m개의 비트라인들을 공유한다. 또한, 상기 각 셀 블록은 상기 m개의 비트라인에 각각 접속된 m개의 스트링을 포함한다. 따라서, 각 비트라인에는 셀 블록의 개수와 동일한 스트링들, 즉 복수개의 스트링들이 접속된다. 상기 각 스트링은 각 비트라인에 차례로 직렬 연결된 스트링 선택 트랜지스터, n개의 셀 트랜지스터, 접지 선택 트랜지스터로 구성된다. 따라서, 상기 각 스트링은 낸드 스트링(NAND string)에 해당한다. 상기 각 셀 트랜지스터는 일반적인 적층게이트 구조(stacked gate structure)를 갖는다. 다시 말해서, 상기 각 셀 트랜지스터는 소오스 영역 및 드레인 영역 사이의 채널영역 상부에 차례로 적층된 터널절연막, 부유게이트, 게이트층간 유전체막 및 제어게이트 전극을 갖는다.
또한, 상기 각 셀 블록은 상기 m개의 비트라인들을 가로지르는 스트링 선택라인, n개의 워드라인들 및 접지 선택라인을 포함한다. 상기 각 셀 블록 내의 스트링 선택라인은 상기 m개의 스트링의 선택 트랜지스터들의 게이트 전극들과 접속되고, 상기 접지 선택라인은 상기 m개의 스트링의 접지 선택 트랜지스터들의 게이트 전극들과 접속된다. 이와 마찬가지로, 상기 n개의 워드라인들은 각각 상기 각 스트링의 n개의 셀 트랜지스터들의 제어게이트 전극들과 접속된다.
상기 각 블록 구동부는 이와 접속된 셀 블록의 스트링 선택라인, n개의 워드라인들 및 접지 선택라인에 선택적으로 원하는 전압을 인가시키는 스위치 역할을 한다. 상기 각 블록 구동부의 스트링 구동 트랜지스터의 소오스 영역 및 드레인 영역은 각각 상기 스트링 제어라인 및 상기 스트링 선택라인에 접속된다. 또한, 상기 각 블록 구동부의 접지 구동 트랜지스터의 소오스 영역 및 드레인 영역은 각각 상기 접지 제어라인 및 상기 접지 선택라인에 접속된다. 이와 마찬가지로, 상기 각 블록 구동부의 n개의 워드 구동 트랜지스터들의 소오스 영역들은 각각 상기 n개의 워드 제어라인들과 접속되고, 상기 n개의 워드 구동 트랜지스터들의 드레인 영역들은 각각 상기 n개의 워드라인들과 접속된다.
상술한 바와 같이 본 발명에 따르면, 각 셀 블록의 n개의 워드라인들과 1:1로 대응하여 접속된 n개의 워드 구동 트랜지스터들중 홀수번째의 워드 구동 트랜지스터들의 게이트 전극들 및 짝수번째의 워드 구동 트랜지스터의 게이트 전극들에 서로 다른 전압을 인가할 수 있다.
상술한 바와 같은 구조를 갖는 낸드형 플래쉬 메모리소자를 구동시키는 방법, 예컨대 프로그램시키는 방법은 원하는 셀 블록 또는 모든 셀 블록을 소거시킨 다음에 실시된다. 즉, 프로그램시키고자 하는 적어도 하나의 셀 트랜지스터를 포함하는 적어도 하나의 셀 블록 내의 모든 셀 트랜지스터들이 0볼트 보다 낮은 문턱전압, 예컨대 -3볼트 정도의 문턱전압을 갖도록 소거동작을 실시한 다음에 프로그램 동작이 이루어진다.
상기 프로그램 방법은 상기 m개의 비트라인들중 어느 하나의 비트라인을 선택하는 단계와, 상기 선택된 비트라인에 접속된 복수개의 스트링들중 어느 하나의 스트링을 선택하는 단계와, 상기 선택된 스트링과 접속된 블록 구동부의 제1 구동 제어라인 및 제2 구동 제어라인중 어느 하나의 구동 제어라인에 프로그램 전압보다 높은 제1 전압을 인가하고 다른 하나의 구동 제어라인에 프로그램 전압보다 낮고 패스전압보다 높은 제2 전압을 인가하여, 상기 선택된 스트링의 n개의 셀 트랜지스터들중 어느 하나의 셀 트랜지스터를 프로그램시키는 단계를 포함한다. 여기서, 상기 패스전압은 전원전압보다 높다. 또한, 상기 제1 전압은 상기 프로그램 전압에 알파(α)를 더한 전압인 것이 바람직하고, 상기 제2 전압은 상기 패스전압에 베타(β)를 더한 전압인 것이 바람직하다. 상기 알파(α)는 상기 워드 구동 트랜지스터들의 벌크 영역들 및 소오스 영역들 사이에 상기 프로그램 전압에 해당하는 벌크 바이어스가 인가된 상태에서 상기 워드 구동 트랜지스터들의 문턱전압과 동일하거나 그보다 높은 전압에 해당한다. 또한, 상기 베타(β)는 상기 워드 구동 트랜지스터들의 벌크 영역들 및 소오스 영역들 사이에 상기 패스전압에 해당하는 벌크 바이어스가 인가된 상태에서 상기 워드 구동 트랜지스터들의 문턱전압과 동일하거나 그보다 높은 전압에 해당한다.
상기 하나의 비트라인을 선택하는 단계는 상기 m개의 비트라인들중 어느 하나의 비트라인을 선택하여 접지시키고, 상기 m개의 비트라인들중 비선택된 비트라인들에 프로그램 방지전압, 예컨대 전원전압을 인가함으로써 이루어진다.
상기 하나의 스트링을 선택하는 단계는 상기 스트링 제어라인 및 상기 접지 제어라인에 각각 전원전압 및 0볼트를 인가하고, 상기 선택된 비트라인에 병렬 접속된 복수개의 스트링들중 어느 하나의 스트링과 접속된 스트링 구동 트랜지스터 및 접지 구동 트랜지스터를 턴온시킴으로써 이루어진다.
상기 스트링 구동 트랜지스터 및 접지 구동 트랜지스터를 턴온시키는 방법은 상기 스트링 구동 트랜지스터의 게이트 전극 및 상기 접지 구동 트랜지스터의 게이트 전극에 상기 전원전압보다 높은 제3 전압을 인가함으로써 이루어진다. 바람직하게는, 상기 제3 전압은 상기 프로그램 전압보다 낮다. 가장 바람직하게는, 상기 제3 전압은 상기 패스 전압보다 낮고 상기 전원전압에 감마(γ)를 더한 전압이다. 여기서, 상기 감마(γ)는 상기 스트링 구동 트랜지스터의 벌크 영역 및 소오스 영역 사이에 전원전압에 해당하는 벌크 바이어스가 인가된 상태에서 상기 스트링 구동 트랜지스터의 문턱전압과 동일하거나 그보다 높은 전압에 해당한다. 이에 따라, 상기 스트링 구동 트랜지스터 및 접지 구동 트랜지스터는 모두 턴온된다. 결과적으로, 상기 선택된 스트링의 스트링 선택 트랜지스터가 턴온되어 상기 선택된 비트라인에 인가된 접지전압이 상기 스트링 선택 트랜지스터의 채널영역에 유기된다.
상기 스트링 구동 트랜지스터 및 접지 구동 트랜지스터를 턴온시키는 다른 방법은 상기 스트링 구동 트랜지스터의 게이트 전극에 상기 제1 전압 또는 상기 제2 전압을 인가하고, 상기 접지 구동 트랜지스터의 게이트 전극에 상기 제1 전압 또는 상기 제2 전압을 인가함으로써 이루어진다. 상기 제1 및 제2 전압은 모두 제3 전압보다 높으므로 상기 스트링 구동 트랜지스터는 턴온된다.
상기 하나의 셀 트랜지스터를 프로그램시키는 단계는 상기 n개의 워드 제어라인들중 어느 하나의 워드 제어라인, 예컨대 상기 제1 전압이 인가된 게이트 전극들을 갖는 워드 구동 트랜지스터들중 어느 하나의 워드 구동 트랜지스터와 접속된 워드 제어라인을 선택하여 프로그램 전압을 인가하고, 상기 선택된 워드 제어라인의 양 옆에 각각 배치된 한 쌍의 워드 제어라인들에 0볼트를 인가한다. 또한, 상기 n개의 워드 제어라인들중 상기 선택된 워드 제어라인 및 상기 접지된 한 쌍의 워드 제어라인들을 제외한 나머지의 워드 제어라인들에 패스전압을 인가한다. 이에 따라, 상기 선택된 스트링의 n개의 셀 트랜지스터들중 상기 프로그램 전압이 인가된 워드 제어라인과 접속된 셀 트랜지스터가 선택적으로 프로그램된다. 이때, 상기 제1 전압이 인가된 게이트 전극들을 갖는 워드 구동 트랜지스터들의 채널영역들에는 프로그램 전압 또는 패스전압이 유기된다. 따라서, 이들 워드 구동 트랜지스터들의 채널영역 및 게이트 전극 사이에 인가되는 게이트 바이어스의 최대값은 (VPGM+α)-VPASS이다. 또한, 상기 제2 전압이 인가된 게이트 전극들을 갖는 워드 구동 트랜지스터들의 채널영역들에는 0볼트 또는 패스전압이 유기된다. 따라서, 이들 워드구동 트랜지스터들의 채널영역 및 게이트 전극 사이에 인가되는 게이트 바이어스의 최대값은 (VPASS+β)이다. 결과적으로, 본 발명의 낸드형 플래쉬 메모리소자는 종래기술에 비하여 프로그램 동작시 워드 구동 트랜지스터들에 인가되는 게이트 바이어스를 낮출 수 있다. 이에 따라, 워드 구동 트랜지스터들의 신뢰성을 개선시킬 수 있으므로 소거동작시 발생하는 에러를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 낸드형 플래쉬 메모리소자의 일 실시예를 설명하기 위한 회로도이다. 여기서, 셀 어레이 영역의 셀 트랜지스터들, 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들과, 로우 디코더의 구동 트랜지스터들은 모두 NMOS 트랜지스터들인 경우를 예로 들어 설명한다.
도 5를 참조하면, 셀 어레이 영역(100b)은 서로 평행한 m개의 비트라인들(BL1', ... , BLm')을 공유하고, 상기 셀 어레이 영역(100b)을 구동시키는 로우 디코더(300b)는 하나의 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, W3, ... , Wn) 및 하나의 접지 제어라인(GCL)을 포함한다. 또한, 상기 로우 디코더(300b)는 상기 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, ... , Wn)과 접속된 복수개의 블록 구동부들, 예컨대 2개의 블록 구동부들(310a, 310b)을 포함한다.
상기 2개의 블록 구동부들(310a, 310b)중 제1 블록 구동부(310a)는 상기 스트링 제어라인(SCL)과 접속된 소오스 영역을 갖는 스트링 구동 트랜지스터(SDT1)와, 상기 접지 제어라인(GCL)과 접속된 소오스 영역을 갖는 접지 구동 트랜지스터(GDT1)를 포함한다. 또한, 상기 제1 블록 구동부(310a)는 상기 n개의 워드 제어라인들(W1, W2, W3, ... , Wn)과 각각 접속된 소오스 영역들을 갖는 n개의 워드 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)을 포함한다. 상기 n개의 워드 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)중 홀수번째의 워드 구동 트랜지스터들(WDT11, WDT13, ...)의 게이트 전극들은 제1 구동 제어라인(DCL11)과 접속되고, 상기 n개의 워드 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)중 짝수번째의 워드 구동 트랜지스터들(WDT12, ...)의 게이트 전극들은 제2 구동 제어라인(DCL12)과 접속된다. 또한, 상기 스트링 구동 트랜지스터(SDT1)의 게이트 전극 및 접지 구동 트랜지스터(GDT1)의 게이트 전극은 제3 구동 제어라인(DCL13)과 접속된다. 따라서, 홀수번째의 워드 구동 트랜지스터들(WDT11, WDT13, ...)은 제1 구동 제어라인(DCL11)에 의해 제어되고, 짝수번째의 워드 구동 트랜지스터들(WDT12, ...)은 제2 구동 제어라인(DCL12)에 의해 제어된다. 또한, 스트링 구동 트랜지스터(SDT1) 및 접지 구동 트랜지스터(GDT1)는 제3 구동 제어라인(DCL13)에 의해 제어된다.
상기 제2 블록 구동부(310b) 역시 제1 블록 구동부(310a)와 동일한 구성을 갖는다. 다시 말해서, 상기 제2 블록 구동부(310b)는 상기 스트링 제어라인(SCL)과 접속된 소오스 영역을 갖는 스트링 구동 트랜지스터(SDT2)와, 상기 접지 제어라인(GCL)과 접속된 소오스 영역을 갖는 접지 구동 트랜지스터(GDT2)를 포함한다. 또한, 상기 제2 블록 구동부(310b)는 상기 n개의 워드 제어라인들(W1, W2, W3,... , Wn)과 각각 접속된 소오스 영역들을 갖는 n개의 워드 구동 트랜지스터들(WDT21, WDT22, WDT23, ... , WDT2n)을 포함한다. 상기 n개의 워드 구동 트랜지스터들(WDT21, WDT22, WDT23, ... , WDT2n)중 홀수번째의 워드 구동 트랜지스터들(WDT21, WDT23, ...)의 게이트 전극들은 제1 구동 제어라인(DCL21)과 접속되고, 상기 n개의 워드 구동 트랜지스터들(WDT21, WDT22, WDT23, ... , WDT2n)중 짝수번째의 워드 구동 트랜지스터들(WDT22, ...)의 게이트 전극들은 제2 구동 제어라인(DCL22)과 접속된다. 또한, 상기 스트링 구동 트랜지스터(SDT2)의 게이트 전극 및 접지 구동 트랜지스터(GDT2)의 게이트 전극은 제3 구동 제어라인(DCL23)과 접속된다. 따라서, 홀수번째의 워드 구동 트랜지스터들(WDT21, WDT23, ...)은 제1 구동 제어라인(DCL21)에 의해 제어되고, 짝수번째의 워드 구동 트랜지스터들(WDT22, ...)은 제2 구동 제어라인(DCL22)에 의해 제어된다. 또한, 스트링 구동 트랜지스터(SDT2) 및 접지 구동 트랜지스터(GDT2)는 제3 구동 제어라인(DCL23)에 의해 제어된다.
한편, 상기 m개의 비트라인들(BL1', ... , BLm')을 공유하는 셀 어레이 영역(100b)은 복수개의 셀 블록들, 예컨대 제1 및 제2 셀 블록들(B1, B2)을 포함한다. 상기 제1 셀 블록(B1)은 상기 m개의 비트라인들(BL1', ... , BLm')에 각각 접속된 m개의 스트링들(S11, ... , S1m)을 포함한다. 상기 각 스트링(S11, ... 또는 S1m)은 일반적인 낸드 스트링과 마찬가지로 하나의 비트라인에 차례로 직렬 접속된 하나의 스트링 선택 트랜지스터, n개의 셀 트랜지스터들 및 하나의 접지 선택 트랜지스터를 포함한다. 예를 들면, 상기 m개의 스트링들(S11, ... , S1m)중 제1 스트링(S11)은 상기 제1 비트라인(BL1')에 차례로 직렬 접속된 스트링 선택 트랜지스터(SST11), n개의 셀 트랜지스터들(C111, C112, C113, ... , C11n) 및 접지 선택 트랜지스터(GST11)을 포함한다. 이와 마찬가지로, 상기 m번째 스트링(S1m)은 상기 m번째 비트라인(BLm')에 차례로 직렬 접속된 스트링 선택 트랜지스터(SST1m), n개의 셀 트랜지스터들(C1m1, C1m2, C1m3, ... , C1mn) 및 접지 선택 트랜지스터(GST1m)을 포함한다. 여기서, 상기 m개의 접지 선택 트랜지스터들(GST11, ... GST1m)의 소오스 영역들은 제1 및 제2 셀 블록들(B1, B2)이 공유하는 하나의 공통 소오스라인(CS)과 접속된다. 상기 각 셀 트랜지스터는 적층게이트 구조를 갖는다. 다시 말해서, 상기 각 셀 트랜지스터는 소오스 영역 및 드레인 영역 사이의 반도체기판 상에 터널절연막, 부유게이트, 게이트층간 절연막 및 제어게이트 전극이 차례로 적층된 구조를 갖는다.
또한, 상기 제1 셀 블록(B1)은 상기 m개의 비트라인들(BL1', ... , BLm')을 가로지르는 스트링 선택라인(SSL1), n개의 워드라인들(WL11, WL12, WL13, ... , WL1n) 및 접지 선택라인(GSL1)을 포함한다. 상기 스트링 선택라인(SSL1)은 상기 m개의 스트링 선택 트랜지스터들(SST11, ... , SST1m)의 게이트 전극들과 접속되고, 상기 접지 선택라인(GSL1)은 상기 m개의 접지 선택 트랜지스터들(GST11, ... , GST1m)의 게이트 전극들과 접속된다. 또한, 상기 제1 워드라인(WL11)은 상기 각 스트링의 제1 셀 트랜지스터들(C111, ... , C1m1)의 게이트 전극들과 접속되고, 상기 제2 워드라인(WL12)은 상기 각 스트링의 제2 셀 트랜지스터들(C112, ... C1m2)의 게이트 전극들과 접속된다. 이와 마찬가지로, 상기 제3 워드라인(WL13)은 상기 각스트링의 제3 셀 트랜지스터들(C113, ... , C1m3)의 게이트 전극들과 접속되고, 상기 n번째 워드라인(WL1n)은 상기 각 스트링의 n번째 셀 트랜지스터들(C11n, ... C1mn)의 게이트 전극들과 접속된다.
상기 제1 셀 블록(B1)의 스트링 선택라인(SSL1), n개의 워드라인들(WL11, WL12, WL13, ... , WL1n)은 상기 제1 블록 구동부(310a)와 접속된다. 좀 더 구체적으로, 상기 스트링 선택라인(SSL1)은 스트링 구동 트랜지스터(SDT1)의 드레인 영역과 접속되고, 상기 접지 선택라인(GSL1)은 접지 구동 트랜지스터(GDT1)의 드레인 영역과 접속된다. 또한, 상기 제1 워드라인(WL11)은 제1 워드 구동 트랜지스터(WDT11)의 드레인 영역과 접속되고, 상기 제2 워드라인(WL12)은 제2 워드 구동 트랜지스터(WDT12)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제3 워드라인(WL13)은 제3 워드 구동 트랜지스터(WDT13)의 드레인 영역과 접속되고, n번째 워드라인(WL1n)은 n번째 워드 구동 트랜지스터(WDT1n)의 드레인 영역과 접속된다.
상기 제2 셀 블록(B2) 역시 제1 셀 블록(B1)과 동일한 구성을 갖는다. 다시 말해서, 상기 제2 셀 블록(B2)은 상기 m개의 비트라인들(BL1', ... , BLm')에 각각 접속된 m개의 스트링들(S21, ... , S2m)을 포함한다. 상기 각 스트링(S21, ... 또는 S2m)은 일반적인 낸드 스트링과 마찬가지로 하나의 비트라인에 차례로 직렬 접속된 하나의 스트링 선택 트랜지스터, n개의 셀 트랜지스터들 및 하나의 접지 선택 트랜지스터를 포함한다. 예를 들면, 상기 m개의 스트링들(S21, ... , S2m)중 제1 스트링(S21)은 상기 제1 비트라인(BL1')에 차례로 직렬 접속된 스트링 선택 트랜지스터(SST21), n개의 셀 트랜지스터들(C211, C212, C213, ... , C21n) 및 접지 선택 트랜지스터(GST21)을 포함한다. 이와 마찬가지로, 상기 m번째 스트링(S2m)은 상기 m번째 비트라인(BLm')에 차례로 직렬 접속된 스트링 선택 트랜지스터(SST2m), n개의 셀 트랜지스터들(C2m1, C2m2, C2m3, ... , C2mn) 및 접지 선택 트랜지스터(GST2m)을 포함한다. 여기서, 상기 m개의 접지 선택 트랜지스터들(GST21, ... GST2m)의 소오스 영역들은 상기 공통 소오스라인(CS)과 접속된다.
또한, 상기 제2 셀 블록(B2)은 제1 셀 블록(B1)과 마찬가지로 상기 m개의 비트라인들(BL1', ... , BLm')을 가로지르는 스트링 선택라인(SSL2), n개의 워드라인들(WL21, WL22, WL23, ... , WL2n) 및 접지 선택라인(GSL2)을 포함한다. 상기 스트링 선택라인(SSL2)은 상기 m개의 스트링 선택 트랜지스터들(SST21, ... , SST2m)의 게이트 전극들과 접속되고, 상기 접지 선택라인(GSL2)은 상기 m개의 접지 선택 트랜지스터들(GST21, ... , GST2m)의 게이트 전극들과 접속된다. 또한, 상기 제1 워드라인(WL21)은 상기 각 스트링의 제1 셀 트랜지스터들(C211, ... , C2m1)의 게이트 전극들과 접속되고, 상기 제2 워드라인(WL22)은 상기 각 스트링의 제2 셀 트랜지스터들(C212, ... C2m2)의 게이트 전극들과 접속된다. 이와 마찬가지로, 상기 제3 워드라인(WL23)은 상기 각 스트링의 제3 셀 트랜지스터들(C213, ... , C2m3)의 게이트 전극들과 접속되고, 상기 n번째 워드라인(WL2n)은 상기 각 스트링의 n번째 셀 트랜지스터들(C21n, ... C2mn)의 게이트 전극들과 접속된다.
상기 제2 셀 블록(B2)의 스트링 선택라인(SSL2), n개의 워드라인들(WL21,WL22, WL23, ... , WL2n)은 상기 제2 블록 구동부(310b)와 접속된다. 좀 더 구체적으로, 상기 스트링 선택라인(SSL2)은 스트링 구동 트랜지스터(SDT2)의 드레인 영역과 접속되고, 상기 접지 선택라인(GSL2)은 접지 구동 트랜지스터(GDT2)의 드레인 영역과 접속된다. 또한, 상기 제1 워드라인(WL21)은 제1 워드 구동 트랜지스터(WDT21)의 드레인 영역과 접속되고, 상기 제2 워드라인(WL22)은 제2 워드 구동 트랜지스터(WDT22)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제3 워드라인(WL23)은 제3 워드 구동 트랜지스터(WDT23)의 드레인 영역과 접속되고, n번째 워드라인(WL2n)은 n번째 워드 구동 트랜지스터(WDT2n)의 드레인 영역과 접속된다.
이제, 도 5에 보여진 낸드형 플래쉬 메모리소자의 구동방법을 설명하기로 한다.
먼저, 상기 2개의 셀 블록들중(B1, B2) 하나의 셀 블록, 예컨대 제1 셀 블록(B1)을 선택적으로 소거시키는 방법을 예로 들어 설명하기로 한다. 상기 로우 디코더(300b)의 스트링 제어라인(SCL) 및 접지 제어라인(GCL)은 모두 플로팅시키고, 상기 n개의 워드 제어라인들(W1, W2, W3, ... , Wn)은 접지시킨다. 또한, 상기 m개의 비트라인들(BL1', ... , BLm') 및 상기 공통 소오스라인(CS) 역시 플로팅시키고, 상기 제1 블록 구동부의 제1 내지 제3 구동 제어라인들(DCL11, DCL12, DCL13)에는 모두 전원전압을 인가한다. 이와 아울러서, 상기 셀 어레이 영역(100b)이 형성되는 반도체기판, 즉 모든 셀 트랜지스터들의 벌크 영역에 소거전압(VERASE), 예컨대 약 20볼트를 인가한다. 이때, 상기 선택된 제1 셀 블록(B1)을 제외한 비선택된 셀 블록들과 접속된 블록 구동부들의 구동 제어라인들, 예컨대 제2 블록 구동부(310b)의 제1 내지 제3 구동 제어라인들(DCL21, DCL22, DCL23)에는 0볼트를 인가한다.
이에 따라, 제2 블록 구동부(310b)의 n개의 워드 구동 트랜지스터들(WDT21, WDT22, WDT23, ... , WDT2n)은 턴오프되어 제2 셀 블록(B2)의 n개의 워드라인들(WL21, WL22, WL23, ... , WL2n)이 모두 플로팅된다. 결과적으로, 상기 제1 셀 블록(B1)의 n개의 워드라인들(WL11, WL12, WL13, ... , WL1n)에만 선택적으로 0볼트가 인가되어, 제1 셀 블록(B1)의 모든 셀 트랜지스터들의 부유게이트에 정공들(holes)이 주입된다. 따라서, 제1 셀 블록(B1)의 모든 셀 트랜지스터들은 음의 문턱전압, 예컨대 -3볼트 정도의 문턱전압을 보인다.
또한, 본 발명은 셀 어레이 영역(100b)의 모든 셀 트랜지스터들을 소거시킬 수도 있다. 예를 들면, 제1 및 제2 블록 구동부(310a, 310b)의 모든 구동 제어라인들(DCL11, DCL12, DCL13, DCL21, DCL22, DCL23)에 전원전압을 인가하면, 제1 및 제2 셀 블록들(B1, B2)의 모든 셀 트랜지스터들이 소거된다.
다음에, 상기 제1 셀 블록(B1)의 모든 셀 트랜지스터들을 소거시킨 후에, 제1 셀 블록(B1)의 하나의 셀 트랜지스터, 예컨대 제1 스트링(S11)의 제2 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 방법을 설명하기로 한다. 구체적으로, 상기 선택된 셀 트랜지스터(C112)를 포함하는 스트링과 접속된 비트라인, 즉 제1 비트라인(BL1')에 0볼트를 인가하고, 제2 내지 m번째 비트라인들(BL2', ... , BLm')에는 프로그램 방지전압(program inhibition voltage; VPI), 예컨대 전원전압을 인가한다. 상기 스트링 제어라인(SCL)에는 전원전압을 인가하고, 상기 접지 제어라인(GCL), 공통 소오스라인(CS) 및 상기 셀 어레이 영역(100b)이 형성되는 반도체기판, 즉 P웰 영역에는 0볼트를 인가한다.
또한, 상기 선택된 셀 트랜지스터(C112)의 제어게이트 전극과 연결된 제2 워드 제어라인(W2)에는 18볼트 내지 23볼트 정도의 프로그램 전압(VPGM)을 인가하고, 상기 제2 워드 제어라인(W2) 양 옆에 각각 배치된 제1 및 제3 워드 제어라인들(W1, W3)에는 0볼트를 인가한다. 이와 아울러서, 상기 제4 내지 n번째 워드 제어라인들(W4, ... , Wn)에는 10볼트 내지 12볼트 정도의 패스전압을 인가한다.
또한, 상기 선택된 셀 트랜지스터(C112)를 제어하는 제2 워드 구동 트랜지스터(WDT12)의 게이트 전극과 접속된 제2 구동 제어라인(DCL12)에는 프로그램 전압보다 높은 제1 전압을 인가하고, 상기 제1 및 제3 구동 제어라인들(DCL11, DCL13)에는 각각 프로그램 전압보다 낮고 패스전압보다 높은 제2 전압 및 패스전압보다 낮고 전원전압보다 높은 제3 전압을 인가한다. 이때, 비선택된 블록 구동부들의 모든 구동 제어라인들, 즉 제2 블록 구동부(310b)의 제1 내지 제3 구동 제어라인들(DCL21, DCL22, DCL23)에는 0볼트를 인가하여 제2 블록 구동부(310b)의 스트링 구동 트랜지스터(SDT2), n개의 워드 구동 트랜지스터들(WDT21, WDT22, WDT23, ... , WDT2n) 및 접지 구동 트랜지스터(GDT2)를 턴오프시킨다.
상기 제1 전압은 프로그램 전압에 알파(α)를 더한 전압에 해당하고, 제2 전압은 패스전압에 베타(β)를 더한 전압에 해당하고, 제3 전압은 전원전압에 감마(γ)를 더한 전압에 해당한다. 상기 알파(α)는 상기 n개의 구동트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)의 벌크 영역들에 프로그램 전압에 해당하는 백 게이트 바이어스(back gate bias)를 인가한 상태에서 상기 n개의 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)이 보이는 문턱전압과 동일하거나 그보다 높은 전압이다. 또한, 상기 베타(β)는 상기 n개의 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)의 벌크 영역들에 패스전압에 해당하는 백 게이트 바이어스(back gate bias)를 인가한 상태에서 상기 n개의 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n)이 보이는 문턱전압과 동일하거나 그보다 높은 전압이고, 상기 감마(γ)는 상기 스트링 구동 트랜지스터(SDT1) 및 접지 구동 트랜지스터(GDT1)의 벌크 영역들에 전원전압에 해당하는 백 게이트 바이어스(back gate bias)를 인가한 상태에서 상기 스트링 구동 트랜지스터(SDT1) 및 접지 구동 트랜지스터(GDT1)가 보이는 문턱전압과 동일하거나 그보다 높은 전압이다.
이에 따라, 상기 제1 셀 블록(B1)의 셀 트랜지스터(C112)만이 선택적으로 프로그램되어 양의 문턱전압을 갖는다.
도 5에 보여진 낸드형 플래쉬 메모리소자의 구동방법을 요약하면 다음의 <표 1>과 같다.
소거 프로그램
선택된 비트라인 FLOAT 0
비선택된 비트라인 FLOAT VPI
스트링 제어라인(SCL) FLOAT Vcc
선택된 워드 제어라인(Wi) 0 VPGM
Wi-1및 Wi+1 0 0
W1∼ Wi-2및 Wi+2∼ Wn 0 VPASS
접지 제어라인(GCL) FLOAT 0
공통 소오스라인(CS) FLOAT 0
선택된 셀블록의제1 구동 제어라인 Vcc VPGM+ α(또는 VPASS+ β)
선택된 셀블록의제2 구동 제어라인 Vcc VPASS+ β(또는 VPGM+ α)
선택된 셀블록의제3 구동 제어라인 Vcc Vcc + γ
비선택된 셀블록의구동 제어라인들 0 0
벌크 영역 Verase 0
도 6a 및 도 6b는 도 5의 낸드형 플래쉬 메모리소자의 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 제1 블록 구동부(310a)의 워드 구동 트랜지스터들에 인가되는 바이어스 조건들중 최악의 바이어스 조건들만을 도시한 단면도들이다. 다시 말해서, 도 6a는 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)에 인가되는 바이어스 조건을 나타내는 단면도이고, 도 6b는 접지 구동 트랜지스터(GDT1)에 인가되는 바이어스 조건을 나타내는 단면도이다.
도 6a를 참조하면, 상기 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)의 게이트 전극들(17a)에는 제1 구동 제어라인(DCL11)을 통하여 상기 제2 전압, 즉 패스전압에 베타(β)를 더한 전압이 인가된다. 또한, 상기 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)의 소오스 영역들(13a)에는 모두 제1 및 제3 워드 제어라인(W1, W3)을 통하여 0볼트가 인가되고, 벌크 영역(11)에도 0볼트가 인가된다. 따라서, 상기 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)은 모두 턴온되어 이들 구동 트랜지스터들(WDT11, WDT13)의 드레인 영역들(13a)에 0볼트가 유기된다. 결과적으로, 상기 게이트 전극들(17a) 아래의 게이트 절연막(15a)에 인가되는 전계는 종래의 기술에 비하여 현저히 낮아지므로, 게이트 절연막(15a)의 신뢰성을 개선시킬 수 있다. 다시 말해서, 어떠한 셀 트랜지스터를 선택하여 프로그램시킬지라도 워드 구동 트랜지스터들에 인가되는 최대 게이트 바이어스는 현저히 감소된다.
계속해서, 도 6b를 참조하면, 상기 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 접지 구동 트랜지스터(GDT1)의 게이트 전극(17b)에는 제3 구동 제어라인(DCL13)을 통하여 상기 제3 전압, 즉 전원전압에 감마(γ)를 더한 전압이 인가된다. 또한, 상기 접지 구동 트랜지스터(GDT1)의 소오스 영역(13b)에는 접지 제어라인(GCL)을 통하여 0볼트가 인가되고, 벌크 영역(11)에도 0볼트가 인가된다. 따라서, 상기 접지 구동 트랜지스터(GDT1)는 턴온되어 상기 접지 구동 트랜지스터(GDT1)의 드레인 영역(13b)에 0볼트가 유기된다. 결과적으로, 상기 게이트 전극(17b) 아래의 게이트 절연막(15b)에 인가되는 전계는 종래의 기술에 비하여 현저히 낮아지므로, 게이트 절연막(15b)의 신뢰성을 개선시킬 수 있다. 다시 말해서, 어떠한 셀 트랜지스터를 선택하여 프로그램시킬지라도 접지 구동 트랜지스터(GDT1)에 인가되는 최대 게이트 바이어스는 현저히 감소된다.
도 7은 본 발명에 따른 낸드형 플래쉬 메모리소자의 다른 실시예를 설명하기 위한 회로도이다. 도 7에 보여진 본 발명의 다른 실시예가 도 5에 보여진 본 발명의 일 실시예와 다른 점은 각 블록 구동부의 스트링 구동 트랜지스터 및 접지 구동 트랜지스터가 각각 제1 구동 제어라인 및 제2 구동 제어라인에 의해 제어된다는 것이다. 또한, 도 7의 변형된 예로서, 각 블록 구동부의 스트링 구동 트랜지스터 및 접지 구동 트랜지스터는 각각 제2 구동 제어라인 및 제1 구동 제어라인에 의해 제어될 수도 있다. 도 7의 셀 어레이 영역은 도 5의 셀 어레이 영역과 동일한 구성을 갖는다. 따라서, 본 발명의 일 실시예와 동일한 구성을 갖는 셀 어레이 영역에 대한 설명은 생략하기로 한다.
도 7을 참조하면, 로우 디코더(300c)는 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, W3, ... , Wn) 및 접지 제어라인(GCL)을 포함한다. 또한, 상기 로우 디코더(300c)는 복수개의 블록 구동부, 예컨대 제1 및 제2 블록 구동부들(310a', 310b')을 포함한다. 상기 제1 블록 구동부(310a')는 도 5의 제1 블록 구동부(310a)와 마찬가지로 스트링 구동 트랜지스터(SDT1), n개의 워드 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n) 및 접지 구동 트랜지스터(GDT1)로 구성된다. 여기서, 홀수번째의 워드 구동 트랜지스터들(WDT11, WDT13, ...)의 게이트 전극들 및 스트링 구동 트랜지스터(SDT1)의 게이트 전극은 모두 제1 구동 제어라인(DCL11)과 접속되고, 짝수번째의 워드 구동 트랜지스터들(WDT12, ...)의 게이트 전극 및 접지 구동 트랜지스터(GDT1)의 게이트 전극은 모두 제2 구동 제어라인(DCL12)과 접속된다. 이와는 다르게, 상기 스트링 구동 트랜지스터(SDT1)의 게이트 전극 및 접지 구동 트랜지스터(GDT1)의 게이트 전극은 각각 상기 제2 구동 제어라인(DCL12) 및 제1 구동 제어라인(DCL11)에 접속될 수도 있다.
상기 제2 블록 구동부(310b') 역시 제1 블록 구동부(310a')와 동일한 구성을 갖는다. 즉, 홀수번째의 워드 구동 트랜지스터들(WDT21, WDT23, ...)의 게이트 전극들 및 스트링 구동 트랜지스터(SDT2)의 게이트 전극은 제1 구동 제어라인(DCL21)과 접속되고, 짝수번째의 워드 구동 트랜지스터들(WDT22, ... , WDT2n)의 게이트 전극들 및 접지 구동 트랜지스터(GDT2)의 게이트 전극은 제2 구동 제어라인(DCL22)과 접속된다.
이제, 도 7에 보여진 낸드형 플래쉬 메모리소자의 구동방법을 설명하기로 한다.
먼저, 제1 셀 블록(B1)의 모든 셀 트랜지스터들을 소거시키기 위하여, 제1 블록 구동부(310a')의 제1 및 제2 구동 제어라인들(DCL11, DCL12)에 전원전압을 인가하고 제2 블록 구동부(310b')의 제1 및 제2 구동 제어라인들(DCL21, DCL22)에 0볼트을 인가한다. 이와 아울러서, 다른 모든 제어라인들, 예컨대 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, W3, ... , Wn), 접지 제어라인(GCL) 및 m개의 비트라인들(BL1', ... , BLm')에는 도 5에서 설명한 소거방법과 동일한 바이어스를 인가한다. 이에 따라, 상기 제1 셀 블록(B1)의 모든 셀 트랜지스터들은 소거되어 음의 문턱전압, 예컨대 -3볼트 정도의 문턱전압을 갖는다.
다음에, 상기 제1 셀 블록(B1)의 모든 셀 트랜지스터들을 소거시킨 후에, 제1 셀 블록(B1)의 하나의 셀 트랜지스터, 예컨대 제1 스트링(S11)의 제2 셀 트랜지스터(C112)를 선택적으로 프로그램시키기 위한 동작을 설명하기로 한다. 구체적으로, 상기 선택된 셀 트랜지스터(C112)를 제어하는 제2 워드 구동 트랜지스터(WDT12)의 게이트 전극과 접속된 제2 구동 제어라인(DCL12)에 상기 제1 전압(VPGM+ α)을 인가한다. 이와 아울러서, 상기 제1 구동 제어라인(DCL11)에는 상기 제2 전압(VPASS+ β)을 인가한다. 또한, 상기 제2 블록 구동부(310b')의 제1 및 제2 구동 제어라인들(DCL21, DCL22)에는 0볼트를 인가하여 제2 블록 구동부(310b')의 모든 구동 트랜지스터들을 턴오프시킨다. 이때, 다른 모든 제어라인들, 예컨대 스트링 제어라인(SCL), n개의 워드 제어라인들(W1, W2, W3, ... , Wn), 접지 제어라인(GCL) 및 m개의 비트라인들(BL1', ... , BLm')에는 도 5에서 설명한 프로그램 방법과 동일한 바이어스를 인가한다. 이에 따라, 상기 선택된 셀 트랜지스터(C112)만이 프로그램된다.
도 7에 보여진 낸드형 플래쉬 메모리소자의 구동방법을 요약하면 다음의 <표 2>과 같다.
소거 프로그램
선택된 비트라인 FLOAT 0
비선택된 비트라인 FLOAT VPI
스트링 제어라인(SCL) FLOAT Vcc
선택된 워드 제어라인(Wi) 0 VPGM
Wi-1및 Wi+1 0 0
W1∼ Wi-2및 Wi+2∼ Wn 0 VPASS
접지 제어라인(GCL) FLOAT 0
공통 소오스라인(CS) FLOAT 0
선택된 셀블록의제1 구동 제어라인 Vcc VPGM+ α(또는 VPASS+ β)
선택된 셀블록의제2 구동 제어라인 Vcc VPASS+ β(또는 VPGM+ α)
비선택된 셀블록의구동 제어라인들 0 0
벌크 영역 Verase 0
도 8a 및 도 8b는 도 7의 낸드형 플래쉬 메모리소자의 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 제1 블록 구동부(310a')의 워드 구동 트랜지스터들에 인가되는 바이어스 조건들중 최악의 바이어스 조건들만을 도시한 단면도들이다. 다시 말해서, 도 8a는 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)에 인가되는 바이어스 조건을 나타내는 단면도이고, 도 8b는 접지 구동 트랜지스터(GDT1)에 인가되는 바이어스 조건을 나타내는 단면도이다.
도 8a를 참조하면, 상기 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)의 게이트 전극들(27a)에는 제1 구동 제어라인(DCL11)을 통하여 상기 제2 전압(VPASS+ β)이 인가된다. 또한, 상기 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)의 소오스 영역들(23a)에는 모두 제1 및 제3 워드 제어라인(W1, W3)을 통하여 0볼트가 인가되고, 벌크 영역(21)에도 0볼트가 인가된다. 따라서, 상기 제1 및 제3 워드 구동 트랜지스터들(WDT11, WDT13)은 모두 턴온되어 이들 워드 구동 트랜지스터들(WDT11, WDT13)의 드레인 영역들(23a)에 0볼트가 유기된다. 결과적으로, 상기 게이트 전극들(27a) 아래의 게이트 절연막(25a)에 인가되는 전계는 종래의 기술에 비하여 현저히 낮아지므로, 게이트 절연막(15a)의 신뢰성을 개선시킬 수 있다. 다시 말해서, 어떠한 셀 트랜지스터를 선택하여 프로그램시킬지라도 워드 구동 트랜지스터들에 인가되는 최대 게이트 바이어스는 현저히 감소된다.
계속해서, 도 8b를 참조하면, 상기 셀 트랜지스터(C112)를 선택적으로 프로그램시키는 동안, 접지 구동 트랜지스터(GDT1)의 게이트 전극(27b)에는 제2 구동 제어라인(DCL12)을 통하여 상기 제1 전압(VPGM+ α)이 인가된다. 또한, 상기 접지 구동 트랜지스터(GDT1)의 소오스 영역(23b)에는 접지 제어라인(GCL)을 통하여 0볼트가 인가되고, 벌크 영역(21)에도 0볼트가 인가된다. 따라서, 상기 접지 구동 트랜지스터(GDT1)는 턴온되어 상기 접지 구동 트랜지스터(GDT1)의 드레인 영역(23b)에 0볼트가 유기된다. 결과적으로, 상기 게이트 전극(27b) 아래의 게이트 절연막(25b)에 인가되는 전계는 종래의 기술과 동일하다. 그러나, 상기 접지 구동 트랜지스터(GDT1)의 서브쓰레숄드 특성은 소거동작에 직접적으로 영향을 주지 않는다.
따라서, 본 발명의 다른 실시예에 따르면, 각 블록 구동부의 구동 제어라인의 개수를 최소화시킬 수 있으므로 낸드형 플래쉬 메모리소자의 집적도를 극대화시킬 수 있다.
도 9는 본 발명에 따른 낸드형 플래쉬 메모리소자의 또 다른 실시예를 설명하기 위한 회로도이다. 도 9에 보여진 본 발명의 또 다른 실시예가 도 7에 보여진 본 발명의 다른 실시예와 다른 점은 각 블록 구동부의 스트링 구동 트랜지스터 및 접지 구동 트랜지스터가 모두 제2 구동 제어라인에 의해 제어된다는 것이다. 또한, 도 9의 변형된 예로서, 각 블록 구동부의 스트링 구동 트랜지스터 및 접지 구동 트랜지스터는 모두 제1 구동 제어라인에 의해 제어될 수도 있다. 도 9의 셀 어레이 영역 역시 도 5의 셀 어레이 영역과 동일한 구성을 가지므로 이에 대한 설명은 생략하기로 한다.
도 9를 참조하면, 로우 디코더(300d)는 복수개의 블록 구동부들, 예컨대 제1 및 제2 블록 구동부들(310a', 310b')을 포함한다. 상기 제1 블록 구동부(310a')는 도 7의 제1 블록 구동부(310a')와 마찬가지로 스트링 구동 트랜지스터(SDT1), n개의 워드 구동 트랜지스터들(WDT11, WDT12, WDT13, ... , WDT1n) 및 접지 구동 트랜지스터(GDT1)을 포함한다. 또한, 상기 제1 블록 구동부(310a')는 홀수번째의 워드 구동 트랜지스터들(WDT11, WDT13, ...)의 게이트 전극들과 접속된 제1 구동 제어라인(DCL11)과, 짝수번째의 워드 구동 트랜지스터들(WDT12, ... ,WDT1n)의 게이트 전극들, 스트링 구동 트랜지스터(SDT1)의 게이트 전극 및 접지 구동 트랜지스터(GDT1)의 게이트 전극과 접속된 제2 구동 제어라인(DCL12)을 포함한다. 이와는 다르게, 상기 스트링 구동 트랜지스터(SDT1)의 게이트 전극 및 접지 구동 트랜지스터(GDT1)의 게이트 전극은 제1 구동 제어라인(DCL11)과 접속될 수도 있다.
상기 제2 블록 구동부(310b') 역시 제1 블록 구동부(310a')와 동일한 구성을 갖는다. 즉, 홀수번째의 워드 구동 트랜지스터들(WDT21, WDT23, ...)의 게이트 전극들은 제1 구동 제어라인(DCL21)과 접속되고, 짝수번째의 워드 구동 트랜지스터들(WDT22, ... , WDT2n)의 게이트 전극들, 스트링 구동 트랜지스터(SDT2)의 게이트 전극 및 접지 구동 트랜지스터(GDT2)의 게이트 전극은 제2 구동 제어라인(DCL22)과 접속된다.
도 9에 보여진 낸드형 플래쉬 메모리소자의 구동방법은 도 7에서 설명한 방법과 동일하다. 따라서, 이에 대한 설명은 생략하기로 한다. 또한, 도 9의 낸드형 플래쉬 메모리소자의 임의의 셀 트랜지스터, 예컨대 셀 트랜지스터(C112)를 프로그램시키는 동안, 제1 블록 구동부(310a')의 구동 트랜지스터들에 인가되는 최악의 바이어스 조건 역시 도 8a 및 도 8b에서 설명한 바이어스 조건과 동일하다.
상술한 바와 같이 본 발명에 따르면, 프로그램 동작시 각 셀 블록에 접속된 구동 블록부의 구동 트랜지스터들에 인가되는 게이트 바이어스를 최소화시킬 수 있다. 이에 따라, 구동 트랜지스터들의 신뢰성을 개선시킬 수 있으므로 소거 동작시 에러가 발생되는 현상을 방지할 수 있다.

Claims (14)

  1. m개의 비트라인들을 공유하는 복수개의 셀 블록들을 포함하되, 상기 각 셀 블록은 스트링 선택라인, n개의 워드라인들 및 접지 선택라인을 갖는 셀 어레이 영역; 및 상기 복수개의 셀 블록들과 각각 접속된 복수개의 블록 구동부들 및 상기 복수개의 블록 구동부들과 접속된 스트링 제어라인, n개의 워드 제어라인들 및 접지 제어라인을 포함하는 로우 디코더를 갖는 낸드형 플래쉬 메모리소자에 있어서, 상기 각각의 블록 구동부는
    상기 각 셀 블록의 스트링 선택라인 및 상기 스트링 제어라인 사이에 개재된 스트링 구동 트랜지스터;
    상기 각 셀 블록의 n개의 워드라인들 및 상기 n개의 워드 제어라인들 사이에 개재된 n개의 워드 구동 트랜지스터들;
    상기 각 셀 블록의 접지 선택라인 및 상기 접지 제어라인 사이에 개재된 접지 구동 트랜지스터;
    상기 n개의 워드 구동 트랜지스터들중 홀수번째의 워드 구동 트랜지스터들의 게이트 전극들과 접속된 제1 구동 제어라인; 및
    상기 n개의 워드 구동 트랜지스터들중 짝수번째의 워드 구동 트랜지스터들의 게이트 전극들과 접속된 제2 구동 제어라인을 포함하는 낸드형 플래쉬 메모리소자.
  2. 제1항에 있어서, 상기 각 셀 블록은 상기 m개의 비트라인들과 각각 접속된 m개의 스트링을 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  3. 제2항에 있어서, 상기 각 스트링은 상기 각 비트라인에 차례로 직렬 연결된 스트링 선택 트랜지스터, n개의 셀 트랜지스터들 및 접지 선택 트랜지스터로 구성되고, 상기 스트링 선택 트랜지스터의 게이트 전극은 상기 스트링 선택라인과 접속되고, 상기 n개의 셀 트랜지스터들의 제어게이트 전극들은 각각 상기 n개의 워드라인들과 1:1로 접속되고, 상기 접지 선택 트랜지스터의 게이트 전극은 상기 접지 선택라인과 접속된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  4. 제1항에 있어서, 상기 스트링 구동 트랜지스터의 게이트 전극 및 상기 접지 구동 트랜지스터의 게이트 전극과 접속된 제3 구동 제어라인을 더 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  5. 제1항에 있어서, 상기 스트링 구동 트랜지스터의 게이트 전극은 상기 제1 및 제2 구동 제어라인들중 어느 하나에 접속된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  6. 제1항에 있어서, 상기 접지 구동 트랜지스터의 게이트 전극은 상기 제1 및 제2 구동 제어라인들중 어느 하나에 접속된 것을 특징으로 하는 낸드형 플래쉬 메모리소자.
  7. m개의 비트라인들을 공유하는 복수개의 셀 블록들을 포함하되, 상기 각 셀 블록은 상기 m개의 비트라인들에 각각 접속된 m개의 스트링들과 상기 m개의 비트라인들을 가로지르는 스트링 선택라인, n개의 워드라인들 및 접지 선택라인을 갖는 셀 어레이 영역; 및 상기 복수개의 셀 블록들과 각각 접속된 복수개의 블록 구동부들과 상기 복수개의 블록 구동부들과 접속된 스트링 제어라인, n개의 워드 제어라인들 및 접지 제어라인을 포함하되, 상기 각 블록 구동부는 상기 스트링 제어라인 및 상기 각 셀 블록의 스트링 선택라인 사이에 개재된 스트링 구동 트랜지스터, 상기 n개의 워드 제어라인들 및 상기 각 셀 블록의 n개의 워드라인들 사이에 개재된 n개의 워드 구동 트랜지스터들, 및 상기 접지 제어라인 및 상기 각 셀 블록의 접지 선택라인 사이에 개재된 접지 구동 트랜지스터를 갖는 로우 디코더로 구성된 낸드형 플래쉬 메모리소자의 구동방법에 있어서,
    상기 m개의 비트라인들중 어느 하나의 비트라인을 선택하는 단계;
    상기 선택된 비트라인에 접속된 복수개의 스트링들중 어느 하나의 스트링을 선택하는 단계; 및
    상기 선택된 스트링과 접속된 블록 구동부의 홀수번째의 워드 구동 트랜지스터들의 게이트 전극들 및 짝수번째의 워드 구동 트랜지스터들의 게이트 전극들중 어느 한 그룹의 게이트 전극들에 프로그램 전압보다 높은 제1 전압을 인가하고 다른 한 그룹의 게이트 전극들에 프로그램 전압보다 낮고 패스전압보다 높은 제2 전압을 인가하여 상기 선택된 스트링의 n개의 셀 트랜지스터들중 어느 하나의 셀 트랜지스터를 선택적으로 프로그램시키는 단계를 포함하는 낸드형 플래쉬 메모리소자의 구동방법.
  8. 제7항에 있어서, 상기 하나의 비트라인을 선택하는 단계는
    상기 m개의 비트라인들중 어느 하나의 비트라인을 접지시키어 선택하는 단계; 및
    상기 m개의 비트라인들중 비선택된 비트라인들에 프로그램 방지전압(program inhibition voltage)을 인가하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
  9. 제8항에 있어서, 상기 프로그램 방지전압은 전원전압과 동일한 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
  10. 제7항에 있어서, 상기 하나의 스트링을 선택하는 단계는
    상기 스트링 제어라인에 전원전압을 인가하는 단계;
    상기 접지 제어라인을 접지시키는 단계; 및
    상기 선택된 비트라인에 접속된 복수개의 스트링들중 어느 하나의 스트링과 접속된 스트링 구동 트랜지스터 및 접지 구동 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
  11. 제10항에 있어서, 상기 스트링 구동 트랜지스터 및 상기 접지 구동 트랜지스터를 턴온시키는 단계는
    상기 스트링 구동 트랜지스터의 게이트 전극에 상기 제1 전압 또는 상기 제2 전압을 인가하는 단계; 및
    상기 접지 구동 트랜지스터의 게이트 전극에 상기 제1 전압 또는 상기 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
  12. 제10항에 있어서, 상기 스트링 구동 트랜지스터 및 상기 접지 구동 트랜지스터를 턴온시키는 단계는
    상기 스트링 구동 트랜지스터의 게이트 전극 및 상기 접지 구동 트랜지스터의 게이트 전극에 상기 제2 전압보다 낮고 전원전압보다 높은 제3 전압을 인가하여 실시하는 것을 특징으로 낸드형 플래쉬 메모리소자의 구동방법.
  13. 제7항에 있어서, 상기 어느 하나의 셀 트랜지스터를 선택적으로 프로그램시키는 단계는
    상기 제1 전압이 인가된 게이트 전극들을 갖는 워드 구동 트랜지스터들중 어느 하나의 워드 구동 트랜지스터와 접속된 워드 제어라인을 선택하여 프로그램 전압을 인가하는 단계;
    상기 선택된 워드 제어라인의 양 옆에 각각 배치된 한 쌍의 워드 제어라인들을 접지시키는 단계; 및
    상기 n개의 워드 제어라인들중 상기 선택된 워드 제어라인 및 상기 접지된 한 쌍의 워드 제어라인들을 제외한 나머지 워드 제어라인들에 패스전압을 인가하는 단계를 더 구비하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
  14. 제7항에 있어서, 상기 선택된 비트라인에 접속된 복수개의 스트링들중 상기 선택된 스트링을 제외한 나머지의 비선택된 스트링들과 접속된 구동 트랜지스터들의 게이트 전극들에 모두 0볼트를 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리소자의 구동방법.
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