以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
1.第1実施形態
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図1を用いて説明する。なお、図1の例では、説明を簡略化するため、各ブロック間を接続する配線(バス)の一部を示している。
図1は、半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、大まかにはコア部10及び周辺回路部20を含む。
コア部10は、例えば2つのプレーンPLN0及びPLN1を含む。プレーンPLN(PLN0及びPLN1)は、メモリセルトランジスタへのデータの書き込み、及びメモリセルトランジスタからのデータの読み出しを行うユニットである。プレーンPLN0及びPLN1は、互いに独立して動作可能であり、また同時に動作することも可能である。なお、プレーンPLNは2つに限定されない。プレーンPLNは1つでも良く、3つ以上でも良い。本実施形態では、コア部10が2つのプレーンPLNを備え、且つ2つのプレーンPLNが同じ構成である場合について説明する。以下、特にプレーンPLN0とプレーンPLN1を特に区別しない場合は、単に「プレーンPLN」と呼ぶ。
各プレーンPLNは、メモリセルアレイ11、第1ロウ選択回路12A、第2ロウ選択回路12B、及びセンスアンプ17を含む。なお、プレーンPLN0及びPLN1に共通する1つのセンスアンプ17が設けられても良い。
メモリセルアレイ11は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックを含む。メモリセルアレイ11の詳細については後述する。
第1ロウ選択回路12Aは、例えば書き込み、読み出し、及び消去動作の際、アドレス情報ADD(例えばプレーンアドレス、チャンクアドレス、ブロックアドレス、あるいはページアドレス等)をデコードして、対象となるロウ方向の配線(後述するワード線及び選択ゲート線)を選択する。第2ロウ選択回路12Bも同様の構成をしており、対象となるメモリセルアレイ内のブロックが異なる。
なお、ページアドレスの構成については、例えば、“不揮発性半導体記憶装置及びその制御方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”という2013年3月4日に出願された米国特許出願13/784,753号に記載されている。本特許出願は、その全体が本願明細書において参照により援用されている。
センスアンプ17は、アドレス情報ADD(例えばカラムアドレス情報)に基づき、読み出し時にはメモリセルトランジスタからビット線に読み出されたデータをセンスする。書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
周辺回路部20は、制御回路21、電圧発生回路22、ロウドライバ制御回路23、ロウドライバ24、PLN0制御回路25A、及びPLN1制御回路25Bを含む。
ロウドライバ24は、ロウドライバ制御回路23から送信される制御信号SCDに基づいて、電圧発生回路22から印加された電圧を、各プレーンPLNの第1ロウ選択回路12A及び第2ロウ選択回路12Bにそれぞれ供給する。以下、第1ロウ選択回路12A及び第2ロウ選択回路12Bを特に区別しない場合は、単に「ロウ選択回路12」と呼ぶ。
ロウドライバ24は、CGドライバ50、CGUドライバ51、UCGドライバ52、SGD_SELドライバ53、SGD_USELドライバ54、SGS_SELドライバ55、SGS_USELドライバ56、及びUSGドライバ57を含む。
CGドライバ50は、12本の配線CG(CG<11:0>)を介して、各ロウ選択回路12に接続されている。CGドライバ50は、例えば書き込み及び読み出し動作において、選択ブロック内の選択ワード線を含む複数のワード線(本実施形態では12本のワード線)に印加する電圧を供給する。なお、CGドライバ50と各ロウ選択回路12とを接続する配線CGの本数は任意である。
CGドライバ50が電圧を供給する複数のワード線について説明する。例えば、書き込み動作時、ワード線WLi(iは0以上の整数)を選択した場合、非選択ワード線WL(i−4〜i+4)程度に対応するメモリセルトランジスタでは、高電圧のプログラム電圧VPGMを印加された選択ワード線WLiとの干渉により、誤書き込みを生じる可能性が、他の非選択ワード線WLに接続されたメモリセルトランジスタよりも高くなる。このため、CGドライバ50は、ワード線WL(i−4〜i+4)を含む複数(例えば12本)のワード線WLに最適な電圧を印加する。また、読み出し動作時も同様に、CGドライバ50は、ワード線WL(i−4〜i+4)を含む複数(例えば12本)のワード線WLに最適な電圧を印加する。なお、選択ワード線WLiを限定しない場合は、単に「選択ワード線WL」と表記する。
より具体的には、例えば、書き込み動作時に、CGドライバ50は、選択ワード線WLiに電圧VPGMを印加し、非選択ワード線WL(i+1)に電圧VPASS1を印加し、非選択ワード線WL(i−1)に電圧VPASS2を印加し、非選択ワード線WL(i+2)、WL(i+3)、WL(i−2)、及びWL(i−3)に電圧VPASS3を印加し、非選択ワード線WL(i+4)、WL(i+5)、並びにWL(i−4)〜WL(i−6)に電圧VPASSを印加しても良い。
電圧VPGMは、選択ページ(メモリセルトランジスタ)に書き込みを行う際に選択ワード線WLに印加される高電圧である。電圧VPASS、並びにVPASS1〜VPASS3は、メモリセルトランジスタの閾値電圧によらず、メモリセルトランジスタをオン状態にする電圧である。電圧VPGMと、電圧VPASS、並びにVPASS1〜VPASS3とは、VPGM>(VPASS、あるいはVPASS1〜VPASS3)の関係にある。なお、電圧VPASS、並びにVPASS1〜VPASS3は同じ電圧でも良く、異なっていても良い。更に、各非選択ワード線WLに印加される電圧の組み合わせは任意である。
CGUドライバ51は、配線CGU(D)及びCGU(S)を介して、各ロウ選択回路12に接続されている。CGUドライバ51は、例えば書き込み及び読み出し動作において、CGドライバ50から電圧を供給されない選択ブロック内の非選択ワード線WLに印加する電圧を供給する。本実施形態では、配線CGU(D)が選択ワード線WLの上層に位置する非選択ワード線WLに対応し、配線CGU(S)が選択ワード線WLの下層に位置する非選択ワード線WLに対応する。なお、配線CGU(D)及び配線CGU(D)の電圧は、同じでも良い。以下、配線CGU(D)及びCGU(S)を特に区別しない場合は、単に「配線CGU(D/S)」と呼ぶ。なお、配線CGUの本数は任意であり、1本でも3本以上でも良い。
UCGドライバ52は、配線UCGを介して、各ロウ選択回路12に接続されている。UCGドライバ52は、例えば書き込み及び読み出し動作において、非選択ブロック内のワード線WLに印加する電圧を供給する。なお、配線UCGの本数は任意であり、複数の配線UCGに異なる電圧が印加されても良い。
SGD_SELドライバ53は、配線SGD_SELを介して、各ロウ選択回路12に接続されている。SGD_SELドライバ53は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の選択ゲート線SGDに印加する電圧を供給する。
SGD_USELドライバ54は、配線SGD_USELを介して、各ロウ選択回路12に接続されている。SGD_USELドライバ54は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の非選択ゲート線SGDに印加する電圧を供給する。
SGS_SELドライバ55は、配線SGS_SELを介して、各ロウ選択回路12に接続されている。SGS_SELドライバ55は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の選択ゲート線SGSに印加する電圧を供給する。
SGS_USELドライバ56は、配線SGS_USELを介して、各ロウ選択回路12に接続されている。SGS_USELドライバ56は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の非選択ゲート線SGSに印加する電圧を供給する。
USGドライバ57は、配線USGを介して、各ロウ選択回路12に接続されている。USGドライバ57は、例えば書き込み及び読み出し動作において、後述する非選択ブロック内の選択ゲート線SGD及びSGSに印加する電圧を供給する。
ロウドライバ制御回路23は、制御回路21による制御及びアドレス情報ADD(例えばページアドレス)に基づいて、ロウドライバ24及び電圧発生回路22を制御する。ロウドライバ制御回路23は、ロウドライバ24内の各ドライバ50〜57に制御信号SCDを送信し。これらを制御する。より具体的には、ロウドライバ制御回路23は、ワード線WL、並びに選択ゲート線SGD及びSGSに印加する電圧と印加するタイミングを制御する。更に、ロウドライバ制御回路23は、アドレス情報ADDに基づいて、例えばどの配線CGに、どのような電圧を印加するかを決定する。すなわち、ロウドライバ制御回路23は、選択ワード線WLに対応する配線CGを決定する。
電圧発生回路22は、制御回路21あるいはロウドライバ制御回路23の制御により、データの書き込み、読み出し、及び消去に必要な電圧を発生する。例えば、電圧発生回路22は、ロウ方向の配線(ワード線WL、並びに選択ゲート線SGD及びSGS)に必要な電圧を、ロウドライバ24内の各ドライバ50〜57に供給する。
PLN0制御回路25Aは、制御回路21による制御及びアドレス情報ADD(例えばプレーンアドレス、チャンクアドレス、ブロックアドレス、ページアドレス等)に基づいて、プレーンPLN0内の各ロウ選択回路12を制御する。PLN0制御回路25Aは、第1ロウ制御回路25A1及び第2ロウ制御回路25A2を含む。
第1ロウ制御回路25A1は、プレーンPLN0の第1ロウ選択回路12Aに制御信号S_SWを送信して、これを制御する。
第2ロウ制御回路25A2は、プレーンPLN0の第2ロウ選択回路12Bに制御信号S_SWを送信して、これを制御する。
PLN1制御回路25Bは、PLN0制御回路25Aと同じ構成をしており、プレーンPLN1内の各ロウ選択回路12を制御する。PLN1制御回路25Bは、第1ロウ制御回路25B1及び第2ロウ制御回路25B2を含む。
第1ロウ制御回路25B1は、プレーンPLN1の第1ロウ選択回路12Aに制御信号S_SWを送信して、これを制御する。
第2ロウ制御回路25B2は、プレーンPLN1の第2ロウ選択回路12Bに制御信号S_SWを送信して、これを制御する。
制御回路21は、NAND型フラッシュメモリ1全体の動作を制御する。
1.2 プレーンの構成について
次にプレーンPLNの構成について、図2を用いて説明する。図2は、プレーンPLN0を示しているが、プレーンPLN1も同じ構成である。なお、図2の例は、1つのブロックBLKに96本のワード線WL0〜WL95が接続され、ストリングユニットSU0〜SU3に選択ゲート線SGD0〜SGD3、並びに選択ゲート線SGS0〜SGS3がそれぞれ接続される場合を示している。
メモリセルアレイ11は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む例えば16個のブロックBLK(BLK0〜BLK15)を備えている。各ブロックBLKは、例えば4個のストリングユニットSU(SU0〜SU3)を含む。なお、メモリセルアレイ11内のブロックBLKの個数及びストリングユニットSUの個数は任意である。ブロックBLKの詳細については後述する。
メモリセルアレイ11は、ブロックBLKの集合である4個のチャンクCNK(CNK0〜CNK4)を含む。図2の例では、1個のチャンクCNKが4個のブロックBLKを含む。より具体的には、チャンクCNK0は、ブロックBLK0、BLK2、BLK4、及びBLK6を含む。チャンクCNK1は、ブロックBLK1、BLK3、BLK5、及びBLK7を含む。チャンクCNK2は、ブロックBLK8、BLK10、BLK12、及びBLK14を含む。チャンクCNK3は、ブロックBLK9、BLK11、BLK13、及びBLK15を含む。なお、メモリセルアレイ11内のチャンクCNKの個数及び1つのチャンクCNK内のブロックBLKの個数及び組み合わせは任意である。
第1ロウ選択回路12Aは、チャンクCNK0及びCNK2のロウ方向の配線に電圧を供給する。第1ロウ選択回路12Aは、ロウデコーダグループ13A、WL選択回路14A、及びSG選択回路15Aを含む。
ロウデコーダグループ13Aは、チャンクCNK0に対応するロウデコーダ13C0及びチャンクCNK2に対応するロウデコーダ13C2を含む。
ロウデコーダ13C0は、アドレス情報ADDをデコードし、チャンクCNK0内のいずれかのブロックBLKを選択する。より具体的には、ロウデコーダ13C0は、チャンクCNK0が選択された場合、配線GWL0〜GWL95、GSGD0〜GSGD3、及びGSGS0〜GSGS3と、選択ブロックBLKに対応するワード線WL0〜WL95、選択ゲート線SGD0〜SGD3、並びに選択ゲート線SGS0〜SGS0とを電気的に接続する。
ロウデコーダ13C2は、ロウデコーダ13C0と同じ構成をしており、チャンクCNK2に対応する。
WL選択回路14Aは、第1ロウ制御回路25A1から送信される制御信号S_SWに応じて、選択ブロックBLKのワード線WLに印加される電圧を、ロウデコーダ13C0あるいは13C2に供給する。より具体的には、WL選択回路14Aの入力端子は、配線CG<11:0>、CGU(D/S)、及びUCGに接続される。WL選択回路14Aの出力端子は、チャンクCNK0に対応する配線GWL0〜GWL95を介してロウデコーダ13C0に接続され、チャンクCNK2に対応する異なる配線GWL0〜GWL95を介してロウデコーダ13C2に接続される。そして、WL選択回路14Aは、チャンクCNK0内のいずれかのブロックBLKが選択された場合、チャンクCNK0に対応する配線GWL0〜GWL95を介して、ロウデコーダ13C0に配線CG<11:0>及びCGU(D/S)の電圧を出力する。他方で、WL選択回路14Aは、チャンクCNK2内のいずれかのブロックBLKが選択された場合、チャンクCNK2に対応する配線GWL0〜GWL95を介して、ロウデコーダ13C2に配線CG<11:0>及びCGU(D/S)の電圧を出力する。
SG選択回路15Aは、第1ロウ制御回路25A1から送信される制御信号S_SWに応じて、ロウデコーダ13C0あるいは13C2に、選択ブロックBLKの選択ゲート線SGD及びSGSに印加される電圧を供給する。より具体的には、SG選択回路15Aの入力端子は、配線SGD_SEL、SGD_USEL、SGS_SEL、SGS_USEL、及びUSGに接続される。SG選択回路15Aの出力端子は、チャンクCNK0に対応する配線GSGD0〜GSGD3、並びにGSGS0〜GSGS3を介してロウデコーダ13C0に接続され、チャンクCNK2に対応する異なる配線GSGD0〜GSGD3、並びにGSGS0〜GSGS3を介してロウデコーダ13C2に接続される。そして、SG選択回路15Aは、チャンクCNK0内のいずれかのブロックBLKが選択された場合、チャンクCNK0に対応する配線GSGD0〜GSGD3、並びにGSGS0〜GSGS3を介して、ロウデコーダ13C0に、配線SGD_SEL、SGD_USEL、SGS_SEL、及びSGS_USELの電圧を出力する。他方で、SG選択回路15Aは、チャンクCNK2内のいずれかのブロックBLKが選択された場合、チャンクCNK2に対応する配線GSGD0〜GSGD3、並びにGSGS0〜GSGS3を介してロウデコーダ13C2に、配線SGD_SEL、SGD_USEL、SGS_SEL、及びSGS_USELの電圧を出力する。
より具体的には、例えば、ブロックBLK0(チャンクCNK0)のストリングユニットSU0が選択された場合、SG選択回路15Aは、配線GSGD0を介して、ロウデコーダ13C0に配線SGD_SELの電圧を出力し、配線GSGD1〜GSGD3を介して、ロウデコーダ13C0に配線SGD_USELの電圧を出力する。また、SG選択回路15Aは、配線GSGS0を介して、ロウデコーダ13C0に配線SGS_SELの電圧を出力し、配線GSGS1〜GSGS3を介して、ロウデコーダ13C0に配線SGS_USELの電圧を出力する。
第2ロウ選択回路12Bは、第1ロウ選択回路12Aと同じ構成をしており、チャンクCNK1及びCNK3のロウ方向の配線に電圧を供給する。第2ロウ選択回路12Bは、ロウデコーダグループ13B、WL選択回路14B、及びSG選択回路15Bを含む。
ロウデコーダグループ13Bは、ロウデコーダグループ13Aと同じ構成をしており、チャンクCNK1に対応するロウデコーダ13C1及びチャンクCNK3に対応するロウデコーダ13C3を含む。
ロウデコーダ13C1及び13C3は、ロウデコーダ13C0及び13C0と同じ構成をしており、対応するチャンクCNKに接続された配線GWL0〜GWL95、GSGD0〜GSGD3、及びGSGS0〜GSGS3と、選択ブロックBLKに対応するワード線WL0〜WL95、選択ゲート線SGD0〜SGD3、並びに選択ゲート線SGS0〜SGS0とを電気的に接続する。
WL選択回路14Bは、WL選択回路14Aと同じ構成をしており、第2ロウ制御回路25A2から送信される制御信号S_SWに応じて、ロウデコーダ13C1あるいは13C3に、選択ブロックBLKのワード線WLに印加される電圧を供給する。
SG選択回路15Bは、SG選択回路15Aと同じ構成をしており、第2ロウ制御回路25A2から送信される制御信号S_SWに応じて、ロウデコーダ13C1あるいは13C3に、選択ブロックBLKの選択ゲート線SGD及びSGSに印加される電圧を供給する。
センスアンプ17は、読み出し時には、複数のビット線BL(BL0〜BL(N−1)、Nは1以上の整数)に読み出したデータをセンスする。また書き込み時には、ビット線BLを介して書き込みデータをメモリセルトランジスタに転送する。
1.3 メモリセルアレイの構成について
次に、メモリセルアレイ11の構成について、図3を用いて説明する。図3の例は、ブロックBLK0及び、これに対応するチャンクCNK0のロウデコーダ13C0及びセンスアンプ17を示しているが、他のブロックBLKも同様である。
ブロックBLK0は、メモリセルトランジスタMTが直列接続された複数のNANDストリング16を備えている。NANDストリング16の各々は、例えば96個のメモリセルトランジスタMT(MT0〜MT95)、並びに選択トランジスタST1及びST2を含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTは、電荷蓄積層に絶縁膜を用いたMONOS型であっても良いし、電荷蓄積層に導電膜を用いたFG型であっても良い。更に、メモリセルトランジスタMTの個数は96個に限られず、8個や、16個、32個、64個、128個等であってもよく、その数は任意である。
メモリセルトランジスタMT0〜MT95は、その電流経路が直列に接続される。この直列接続の一端側のメモリセルトランジスタMT0のドレインは、選択トランジスタST1のソースに接続され、他端側のメモリセルトランジスタMT95のソースは、選択トランジスタST2のドレインに接続されている。なお、選択トランジスタST1とメモリセルトランジスタMT95との間、あるいは、選択トランジスタST2とメモリセルトランジスタMT0との間にダミーのメモリセルトランジスタMTが設けられても良い。
同一のストリングユニットSU内にある選択トランジスタST1のゲートは、同一の選択ゲート線SGDに共通に接続される。より具体的には、ブロックBLK0のストリングユニットSU0にある選択トランジスタST1のゲートは、選択ゲート線SGD0に共通に接続され、ストリングユニットSU1にある選択トランジスタST1のゲートは、選択ゲート線SGD1に共通に接続される。同様に、ストリングユニットSU2にある図示せぬ選択トランジスタST1のゲートは、選択ゲート線SGD2に共通に接続され、ストリングユニットSU3にある図示せぬ選択トランジスタST1のゲートは、選択ゲート線SGD3に共通に接続される。
また、同一のストリングユニットSU内にある選択トランジスタST2のゲートは、同一の選択ゲート線SGSに共通に接続される。より具体的には、ブロックBLK0のストリングユニットSU0にある選択トランジスタST2のゲートは、選択ゲート線SGS0に共通に接続され、ストリングユニットSU1にある選択トランジスタST2のゲートは、選択ゲート線SGS1に共通に接続される。同様に、ストリングユニットSU2にある図示せぬ選択トランジスタST2のゲートは、選択ゲート線SGS2に共通に接続され、ストリングユニットSU3にある図示せぬ選択トランジスタST2のゲートは、選択ゲート線SGS3に共通に接続される。
同一のブロックBLK内にあるNANDストリング16の各々のメモリセルトランジスタMT0〜MT95の制御ゲートは、それぞれ異なるワード線WL0〜WL95に共通に接続される。
また、メモリセルアレイ11内でマトリクス状に配置されたNANDストリング16のうち、同一行にあるNANDストリング16の選択トランジスタST1のドレインは、それぞれ異なるビット線BL(BL0〜BL(N−1))に接続され、同一列にあるNANDストリング16の選択トランジスタST1のドレインは、ビット線BL0〜BL(N−1)のいずれかに共通に接続される。すなわちビット線BLは、複数のチャンクCNK内のブロックBLK間でNANDストリング16を共通に接続する。また、各チャンクCNK内にある選択トランジスタST2のソースは、ソース線SLに共通に接続されている。すなわちソース線SLは、例えば複数のチャンクCNK間でNANDストリング16を共通に接続する。なお、プレーンPLN0及びPLN1のソース線SLは共通に接続されて、図示せぬソース線ドライバに接続されていても良く、プレーンPLN毎に異なるソース線ドライバに接続されていても良い。
データの書き込み及び読み出しは、いずれかのストリングユニットSUにおけるいずれかのワード線WLに接続されたメモリセルトランジスタMTに対して、一括して行われる。この単位を「ページ」と呼ぶ。
なお、データの消去範囲は、1つのブロックBLKに限定されず、複数のブロックBLKが一括して消去されても良く、1つのブロックBLK内の一部の領域が一括して消去されても良い。
消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、本例ではメモリセルトランジスタMTが半導体基板上方に三次元に積層されている場合を例に説明するが、半導体基板上に二次元に配置される場合であっても良い。
三次元積層型NAND型フラッシュメモリにおけるメモリセルアレイ11の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.4 メモリセルアレイの断面構成について
次に、メモリセルアレイ11の断面構成について、図4を用いて説明する。メモリセルアレイ11の断面構成は、プレーンPLN0及びPLN1で同じ構成をしている。図4は、ワード線WLが延びる方向に垂直な方向(半導体基板に平行な第2方向D2)に、ソース線コンタクトLI、並びにストリングユニットSU0及びSU1のNANDストリング16を切断した断面図である。なお、図4の例では、説明を簡略化するために1つのストリングユニットSUにおいて、複数のNANDストリング16が第1方向D1に沿って1列に配列されている場合を示しているが、1つのストリングユニットSUにおけるNANDストリング16の配列は任意に設定可能である。例えば、第1方向D1に沿って、2列並行に配置されても良く、4列の千鳥配置に配列されても良い。
図4に示すように、ソース線コンタクトLIの側面には絶縁層118が設けられている。そして2つのソース線コンタクトLIの間に、ソース線コンタクトLIと配線層111、112、及び113とが電気的に接続しないように絶縁層118を挟んで、1つのストリングユニットSUが配置されている。
各ストリングユニットSUにおいて、NANDストリング16は、半導体基板100に垂直な第3方向D3に沿って形成されている。より具体的には、半導体基板100の表面領域にはn型ウェル101が設けられ、更にn型ウェル101の表面領域にはp型ウェル102が設けられている。また、p型ウェル102の表面領域にはn+型拡散層103が設けられている。そして半導体基板100上には、絶縁層110が設けられ、その上層には選択ゲート線SGSとして機能する配線層111、ワード線WL0〜WL95として機能する96層の配線層112、及び選択ゲート線SGDとして機能する配線層113が順次積層されている。そして配線層111、112、及び113の間には絶縁層110がそれぞれ設けられている。絶縁層110には、例えばシリコン酸化膜が用いられる。なお、配線層111及び113は複数層設けられても良い。
1つのNANDストリング16に対応して、配線層111、112、及び113、並びに複数の絶縁層110を貫通してp型ウェル102に達するメモリピラーMPが設けられている。より具体的には、NANDストリング16は、第3方向D3に沿って積み重ねられた2つのメモリピラーMPを有している。より具体的には、選択ゲート線SGSに対応する配線層111、ワード線WL0〜WL47に対応する配線層112、並びに複数の絶縁層110を貫通し、半導体基板100に接続されるメモリピラーMP1が設けられている。そして、ワード線WL48〜WL95に対応する配線層112、選択ゲート線SGDに対応する配線層113、並びに複数の絶縁層110を貫通し、メモリピラーMP1の上面に接続されるメモリピラーMP2が第3方向D3に沿って設けられている。図3の例では、メモリピラーMP1及びMP2の上面(開口部)の直径は、底面の直径よりも大きい。そしてピラー側面は、半導体基板100の平面に対して傾斜角度が90度以下となっている(以下、このような形状を「テーパー形状」と呼ぶ)。なお、メモリピラーMPの形状はテーパー形状に限定されない。例えば、メモリピラーMPは、上面から底面まで直径が同じ円柱形状をしていても良く、底面の直径が上面の直径よりも大きくても良い。更には、メモリピラーMPを2つ重ねた構造について説明したが、1つでも良く、3つ以上重ねた構造でも良い。以下、メモリピラーMP1及びMP2を限定しない場合は、単に「メモリピラーMP」と呼ぶ。
メモリピラーMPの側面にはブロック絶縁膜116、電荷蓄積層115、及びトンネル絶縁膜114が順に積層されており、メモリピラーMPの内部は半導体層117により埋め込まれている。ブロック絶縁膜116及びトンネル絶縁膜114には、例えばシリコン酸化膜が用いられる。電荷蓄積層115には、例えばシリコン窒化膜が用いられる。半導体層117には、例えば多結晶シリコンが用いられる。メモリホールMH内の半導体層117は、メモリセルトランジスタMT並びに選択トランジスタST1及びST2のオン時にチャネルが形成される領域である。
メモリピラーMPとワード線WL0〜WL95(配線層112)とにより、メモリセルトランジスタMT0〜MT95が形成される。同様に、このメモリピラーMPと選択ゲート線SGD(配線層113)及びSGS(配線層111)とにより、選択トランジスタST1及びST2が形成される。メモリピラーMP(MP2)の上面は、図示せぬビット線BLに接続される。本実施形態では、ワード線WL0〜WL47を下層(lower tier)WLグループと定義し、ワード線WL48〜WL95のグループを上層(upper tier)WLグループと定義する。
また、ソース線コンタクトLIは、第1方向D1に沿ってライン形状を有する。ソース線コンタクトLIには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトLIの底面はn+型拡散層103に接続され、上面は図示せぬソース線SLに接続される。また、ソース線コンタクトLIの側面には、ソース線コンタクトLIと配線層111、112、及び113とが電気的に接続しないように、絶縁層118が設けられている。絶縁層118には、例えばシリコン酸化膜が用いられる。
1.5 ロウデコーダの構成について
次に、ロウデコーダの構成について、図5を用いて説明する。図5の例は、ロウデコーダ13C0を示しているが、他のロウデコーダも同じ構成をしている。また、図5の例では、説明を簡略化するため、ブロックBLK0及びBLK2に対応するトランジスタのみを示しているが、ブロックBLK4及びBLK6に対応するトランジスタも同じ構成をしている。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」あるいは単に「他端」と呼ぶ。
図示するようにロウデコーダ13C0は、ブロックデコーダ60(60B0、60B2、60B4、及び60B6)、並びに高耐圧nチャネルMOSトランジスタ400(400_0〜400_95、400_SD0〜400_SD3、及び400_SS0〜400_SS3)及び402(402_0〜402_95、402_SD0〜402_SD3、及び402_SS0〜402_SS3)を含む。
各ブロックデコーダ60は、アドレス情報ADD(例えばブロックアドレス)をデコードする。そして、各ブロックデコーダ60は、デコード結果に応じて、対応するトランジスタのオン/オフ状態を制御し、配線GWL0〜GWL95、GSGD0〜GSGD3、及びGSGS0〜GSGS3と、対応するブロックBLKのワード線WL0〜WL95、並びに選択ゲート線SGD0〜SGD3及びSGS0〜SGS3とを電気的に接続する。
より具体的には、ブロックデコーダ60B0(図5のBLK0デコーダ)は、ブロックBLK0が選択された場合、トランジスタ400(400_0〜400_95、400_SD0〜400_SD3、及び400_SS0〜400_SS3)をオン状態にする。また、ブロックデコーダ60B2(図5のBLK2デコーダ)は、ブロックBLK2が選択された場合、トランジスタ402(402_0〜402_95、402_SD0〜402_SD3、及び402_SS0〜402_SS3)をオン状態にする。同様に、ブロックデコーダ60B4(図5のBLK4デコーダ)及びブロックデコーダ60B6(図5のBLK6デコーダ)は、ブロックBLK4及びBLK6にそれぞれ対応する。
トランジスタ400_0〜400_95は、配線GWL0〜GWL95と、対応するブロックBLKのワード線WL0〜WL95とをそれぞれ接続するスイッチング素子として機能する。トランジスタ400_0〜400_95の一端は、対応するブロックBLK0のワード線WL0〜WL95にそれぞれ接続され、他端は、配線GWL0〜GWL95にそれぞれ接続される。また、トランジスタ400_0〜400_95のゲートは、ブロックデコーダ60B0に共通に接続される。
トランジスタ400_SD0〜400_SD3は、配線GSGD0〜GSGD3と、対応するブロックBLK0の選択ゲート線SGD0〜SGD3とをそれぞれ接続するスイッチング素子として機能する。トランジスタ400_SD0〜400_SD3の一端は、対応するブロックBLK0の選択ゲート線SGD0〜SGD3にそれぞれ接続され、他端は、配線GSGD0〜GSGD3にそれぞれ接続される。また、トランジスタ400_SD0〜400_SD3のゲートは、ブロックデコーダ60B0に共通に接続される。
トランジスタ400_SS0〜400_SS3は、配線GSGS0〜GSGS3と、対応するブロックBLK0の選択ゲート線SGS0〜SGS3とをそれぞれ接続するスイッチング素子として機能する。トランジスタ400_SS0〜400_SS3の一端は、対応するブロックBLK0の選択ゲート線SGS0〜SGS3に接続され、他端は、配線GSGS0〜GSGS3に接続される。また、トランジスタ400_SS0〜400_SS3のゲートは、ブロックデコーダ60B0に接続される。
なお、例えば接地電圧(VSS)配線と、対応するブロックBLK0の選択ゲート線SGD0〜SGD3及びSGS0〜SGS3とをそれぞれ接続するトランジスタが設けられても良い。この場合、ブロックデコーダ60B0の反転信号が、各トランジスタのゲートに入力される。
トランジスタ402は、トランジスタ400と同様の構成である。
トランジスタ402_0〜402_95の一端は、対応するブロックBLK2のワード線WL0〜WL95にそれぞれ接続され、他端は、配線GWL0〜GWL95にそれぞれ接続される。また、トランジスタ402_0〜402_95のゲートは、ブロックデコーダ60B2に共通に接続される。
トランジスタ402_SD0〜402_SD3の一端は、対応するブロックBLK2の選択ゲート線SGD0〜SGD3にそれぞれ接続され、他端は、配線GSGD0〜GSGD3にそれぞれ接続される。また、トランジスタ402_SD0〜402_SD3のゲートは、ブロックデコーダ60B2に共通に接続される。
トランジスタ402_SS0〜402_SS3の一端は、対応するブロックBLK2の選択ゲート線SGS0〜SGS3に接続され、他端は、配線GSGS0〜GSGS3に接続される。また、トランジスタ402_SS0〜402_SS3のゲートは、ブロックデコーダ60B2に接続される。
1.6 WL選択回路の構成について
次に、WL選択回路14Aの構成について説明する。
1.6.1 WL選択回路の全体構成について
まず、WL選択回路14Aの構成について、図6乃至図8を用いて説明する。図6乃至図8は、WL選択回路14Aを示しているが、WL選択回路14Bも同じ構成である。
図6は、WL選択回路14Aの全体構成を示す概略図である。図6に示すように、WL選択回路14Aは、大まかにチャンクCNK0に対応する層(tier)選択回路30C0と、チャンクCNK2に対応する層選択回路30C2と、チャンクCNK0及びCNK2に対応するチャンク/ゾーン選択回路31Aとを含む。
チャンク/ゾーン選択回路31Aは、第1ロウ制御回路25A1から送信される制御信号S_SWに基づいて、層選択回路30C0及び30C2に、配線CG<11:0>、CGU(D/S)、及びUCGの電圧を出力する。チャンク/ゾーン選択回路31Aは、ゾーン選択回路34Aとチャンク選択回路35C0及び35C2とを含む。
ゾーン選択回路34Aの複数の入力端子は、配線CG<11:0>及びCGU(D/S)に接続されている。ゾーン選択回路34Aの複数の出力端子は、層選択回路30C0の下層WL選択回路32C0及び上層WL選択回路33C0、並びに層選択回路30C2の下層WL選択回路32C2及び上層WL選択回路33C2に、共通に接続されている。ゾーン選択回路34Aは、第1ロウ選択回路12Aが対応する複数のチャンクCNK(CNK0及びCNK2)のいずれかが選択された場合、選択ワード線WLに対応して複数のゾーンZnを選択する。そしてゾーン選択回路34Aは、選択ゾーンZnに応じて、層選択回路30C0及び30C2に、配線CG<11:0>及びCGU(D/S)の電圧を出力する。
本実施形態では、3本のワード線WLの集合を1つのゾーンZnと定義している。従って、96本のワード線WL0〜WL95に対応して、32個のゾーンZn0〜Zn31が設けられている。より具体的には、ゾーンZn0は、ワード線WL0〜WL2を含む。ゾーンZn1は、ワード線WL3〜WL5を含み、ゾーンZn2は、ワード線WL6〜WL8を含む。同様に、ゾーンZn31は、ワード線WL93〜95を含む。ゾーン選択回路34Aは、選択ワード線WLを含む連続する4つのゾーンZnを選択する。より具体的には、例えばワード線WL10が選択された場合、ワード線WLはゾーンZn3に含まれる。この場合、ゾーン選択回路34Aは、ゾーンZn3を含む連続する4つの選択ゾーンZn(例えばゾーンZn2〜Zn5)に対応して、層選択回路30C0及び30C2に配線CG<11:0>の電圧を出力する。また、ゾーン選択回路34Aは、非選択ゾーンZnに対応して、層選択回路30C0及び30C2に配線CGU(D/S)の電圧を出力する。
なお、本実施形態のゾーン選択回路34Aは、複数のチャンクCNK(CNK0及びCNK2)に対応しているが、これに限定されない。例えば、ゾーン選択回路34は、各チャンクCNKに対応して1個設けられても良い。
チャンク選択回路35C0の複数の入力端子は、配線UCGまたはCGU(D/S)に接続されており、出力端子は層選択回路30C0及び30C2に共通に接続されている。チャンク選択回路35C0は、選択ブロックBLKが対応するチャンクCNK0に含まれる場合、層選択回路30C0に配線CGU(D/S)の電圧を出力する。他方で、チャンク選択回路35C0は、選択ブロックBLKが、対応するチャンクCNK0に含まれない場合、層選択回路30C0に配線UCGの電圧を出力する。
チャンク選択回路35C2は、チャンク選択回路35C0と同じ構成をしており、チャンクCNK2に対応する。
層選択回路30C0は、第1ロウ制御回路25A1から送信される制御信号S_SWに基づいて、チャンクCNK0のワード線WL0〜WL95に対応する配線GWL0〜GWL95に、ゾーン選択回路34Aまたはチャンク選択回路35C0の出力電圧のいずれかを出力する。層選択回路30C0は、下層WL選択回路32C0及び上層WL選択回路33C0を含む。
下層WL選択回路32C0の複数の入力端子は、ゾーン選択回路34Aまたはチャンク選択回路35C0に接続されており、複数の出力端子は配線GWL0〜GWL47にそれぞれ接続されている。下層WL選択回路32C0は、例えば、選択ブロックBLKが対応するチャンクCNK0に含まれ、且つ選択ワード線WLが下層WLグループに含まれる場合、配線GWL0〜GWL47にゾーン選択回路34Aの出力電圧を出力する。他方で、下層WL選択回路32C0は、例えば、選択ワード線WLが下層WLグループに含まれない場合、配線GWL0〜GWL47にチャンク選択回路35C0の出力電圧を出力する。
上層WL選択回路33C0の複数の入力端子は、ゾーン選択回路34Aまたはチャンク選択回路35C0に接続されており、複数の出力端子は配線GWL48〜GWL95にそれぞれ接続されている。上層WL選択回路33C0は、例えば、選択ブロックBLKが対応するチャンクCNK0に含まれ、且つ選択ワード線WLが上層WLグループに含まれる場合、配線GWL48〜GWL95にゾーン選択回路34Aの出力電圧を出力する。他方で、上層WL選択回路33C0は、例えば、選択ワード線WLが上層WLグループに含まれない場合、配線GWL48〜GWL95にチャンク選択回路35C0の出力電圧を出力する。
層選択回路30C2は、層選択回路30C0と同じ構成をしており、チャンクCNK2に対応する。そして、層選択回路30C2は、下層WL選択回路32C2及び上層WL選択回路33C2を含む。
下層WL選択回路32C2は、下層WL選択回路32C0と同じ構成をしており、チャンクCNK2に対応する配線GWL0〜GWL47に、ゾーン選択回路34Aまたはチャンク選択回路35C2のいずれかの出力電圧を出力する。
上層WL選択回路33C2は、上層WL選択回路33C0と同じ構成をしており、チャンクCNK2に対応する配線GWL48〜GWL95に、ゾーン選択回路34Aまたはチャンク選択回路35C2のいずれかの出力電圧を出力する。
1.6.2 ゾーン選択回路の構成について
次に、ゾーン選択回路34Aの構成ついて、図7を用いて説明する。
図7に示すように、ゾーン選択回路34A、チャンク選択回路35C0、及び層選択回路30C0は、ワード線WL0〜WL95に対応して、それぞれ4つの選択部に分かれている。
ゾーン選択回路34Aは、4つのゾーン選択部39A〜39Dを含む。以下、ゾーン選択部39A〜39Dを限定しない場合は、単に「ゾーン選択部39」と呼ぶ。なお、ゾーン選択部の個数は任意である。
ゾーン選択部39Aは、チャンクCNK0及びCNK2のゾーンZn0〜Zn3(ワード線WL0〜WL11)及びゾーンZn16〜Zn19(ワード線WL48〜WL59)に対応する。ゾーン選択部39Aの出力端子は、層選択回路30C0及び30C2の下層WL選択部37A及び上層WL選択部38Aに共通に接続される。ゾーン選択部39Aは、チャンクCNK0及びCNK2のワード線WL0〜WL11に対応するゾーンZn0〜Zn3またはワード線WL48〜WL59に対応するゾーンZn16〜Zn19のいずれかが選択された場合、層選択回路30C0及び30C2の下層WL選択部37A及び上層WL選択部38Aに、配線CG<11:0>の電圧を出力する。他方で、ゾーンZnが非選択の場合、層選択回路30C0及び30C2の下層WL選択部37A及び上層WL選択部38Aに、配線CGU(D/S)の電圧を出力する。
ゾーン選択部39B〜39Dは、ゾーン選択部39Aと同じ構成をしている。ゾーン選択部39Bは、チャンクCNK0及びCNK2のゾーンZn4〜Zn7(ワード線WL12〜WL23)及びゾーンZn20〜Zn23(ワード線WL60〜WL71)に対応する。ゾーン選択部39Cは、チャンクCNK0及びCNK2のゾーンZn8〜Zn11(ワード線WL24〜WL35)及びゾーンZn24〜Zn27(ワード線WL72〜WL83)に対応する。ゾーン選択部39Dは、チャンクCNK0及びCNK2のゾーンZn12〜Zn15(ワード線WL36〜WL47)及びゾーンZn28〜Zn31(ワード線WL84〜WL95)に対応する。
1.6.3 チャンク選択回路の構成について
次に、チャンク選択回路35C0の構成について、引き続き図7を用いて説明する。
図7に示すように、チャンク選択回路35C0は、4つのチャンク選択部36A〜36Dを含む。以下、チャンク選択部36A〜36Dを限定しない場合は、単に「チャンク選択部36」と呼ぶ。なお、チャンク選択部の個数は任意である。
チャンク選択部36Aは、チャンクCNK0の配線GWL0〜GWL11及びGWL48〜59に対応する。チャンク選択部36Aの出力端子は、層選択回路30C0の下層WL選択部37A及び上層WL選択部38Aに共通に接続される。チャンク選択部36Aは、対応するブロックBLKが選択された場合、下層WL選択部37A及び上層WL選択部38Aに、配線CGU(D/S)の電圧を出力する。他方で、チャンク選択部36Aは、対応するブロックBLKが選択されていない場合、下層WL選択部37A及び上層WL選択部38Aに、配線UCGの電圧を出力する。
チャンク選択部36B〜36Dは、チャンク選択部36Aと同じ構成をしている。チャンク選択部36Bは、チャンクCNK0の配線GWL12〜GWL23及びGWL60〜71に対応する。チャンク選択部36Cは、チャンクCNK0の配線GWL24〜GWL35及びGWL72〜83に対応する。チャンク選択部36Dは、チャンクCNK0の配線GWL36〜GWL47及びGWL84〜95に対応する。
1.6.4 層選択回路の構成について
次に、層選択回路30C0の構成について、引き続き図7を用いて説明する。
図7に示すように、下層WL選択回路32C0は、4つの下層WL選択部37A〜37Dを含む。以下、下層WL選択部37A〜37Dを限定しない場合は、単に「下層WL選択部37」と呼ぶ。なお、下層WL選択部の個数は任意である。
下層WL選択部37Aの出力端子は、チャンクCNK0の配線GWL0〜GWL11に接続される。下層WL選択部37Aは、選択ワード線WLがチャンクCNK0の下層WLグループに含まれる場合、配線GWL0〜GWL11に、ゾーン選択部39Aの出力電圧を出力する。他方で、下層WL選択部37Aは、選択ワード線WLがチャンクCNK0の下層WLグループに含まれない場合、配線GWL0〜GWL11に、チャンク選択部36Aの出力電圧を出力する。
下層WL選択部37B〜37Dは、下層WL選択部37Aと同じ構成をしている。下層WL選択部37Bは、チャンクCNK0の配線GWL12〜GWL23に接続される。下層WL選択部37Cは、チャンクCNK0の配線GWL24〜GWL35に接続される。下層WL選択部37Dは、チャンクCNK0の配線GWL36〜GWL47に接続される。
上層WL選択回路33C0は、4つの上層WL選択部38A〜38Dを含む。以下、上層WL選択部38A〜38Dを限定しない場合は、単に「上層WL選択部38」と呼ぶ。なお、上層WL選択部の個数は任意である。
上層WL選択部38Aの出力端子は、チャンクCNK0の配線GWL48〜GWL59に接続される。上層WL選択部38Aは、選択ワード線WLがチャンクCNK0の上層WLグループに含まれる場合、配線GWL48〜GWL59に、ゾーン選択部39Aの出力電圧を出力する。他方で、上層WL選択部38Aは、選択ワード線WLがチャンクCNK0の上層WLグループに含まれない場合、配線GWL48〜GWL59に、チャンク選択部36Aの出力電圧を出力する。
上層WL選択部38B〜38Dは、上層WL選択部38Aと同じ構成をしている。上層WL選択部38Bは、チャンクCNK0の配線GWL60〜GWL71に接続される。上層WL選択部38Cは、チャンクCNK0の配線GWL72〜GWL83に接続される。上層WL選択部38Dは、チャンクCNK0の配線GWL84〜GWL95に接続される。
1.6.5 ゾーン選択部の構成について
次に、ゾーン選択部39Aの構成について、図8を用いて説明する。
図8に示すように、ゾーン選択部39Aは、スイッチ(SW)回路40、並びに41(41A〜41D)を含む。
スイッチ回路40は、2つの入力端子と1つの出力端子とを有する。スイッチ回路40の2つの入力端子は、それぞれ配線CGU(D)及び配線CGU(S)に接続され、出力端子はスイッチ回路41A〜41Dに接続される。スイッチ回路40は、スイッチ回路41A〜41Dに、配線CGU(D)または配線CGU(S)のいずれかの電圧を出力する。
スイッチ回路41は、下層WLグループに含まれる1つのゾーンZnと上層WLグループに含まれる1つのゾーンZnとに対応する。従って、第1ロウ制御回路25A1は、選択ワード線WLが含まれる下層WLグループあるいは上層WLグループのゾーン情報に基づいて、スイッチ回路41を制御する。
より具体的には、スイッチ回路41Aは、チャンクCNK0及びCNK2のゾーンZn0(ワード線WL0〜WL2)及びZn16(ワード線WL48〜WL50)に対応する。スイッチ回路41Aは、それぞれ4つの入力端子と3つの出力端子とを有する。スイッチ回路41Aの4つの入力端子のうち、1つの入力端子は、スイッチ回路40の出力端子に接続され、他の3つの入力端子は、配線CG<2:0>にそれぞれ接続される。スイッチ回路41Aの各出力端子は、層選択回路30C0及び30C2の下層WL選択部37Aのスイッチ回路44Aの入力端子及び上層WL選択部38Aのスイッチ回路45Aの入力端子に共通に接続されている。例えば、スイッチ回路41Aは、チャンクCNK0またはCNK2において、ゾーンZn0あるいはゾーンZn16のいずれが選択された場合、3つの出力端子から配線CG<2:0>の電圧を出力する。また、スイッチ回路41Aは、チャンクCNK0及びCNK2のゾーンZn0及びゾーンZn16が非選択の場合、3つの出力端子から、スイッチ回路40の出力電圧、すなわち配線CGU(D)またはCGU(S)のいずれかの電圧を出力する。
スイッチ回路41B〜41Dは、スイッチ回路41Aと同じ構成をしている。
スイッチ回路41Bは、チャンクCNK0及びCNK2のゾーンZn1(ワード線WL3〜WL5)及びZn17(ワード線WL51〜WL53)に対応する。スイッチ回路41Bの4つの入力端子のうち、1つの入力端子は、スイッチ回路40の出力端子に接続され、他の3つの入力端子は、配線CG<5:3>にそれぞれ接続される。スイッチ回路41Bの各出力端子は、層選択回路30C0及び30C2の下層WL選択部37Aのスイッチ回路44Bの入力端子及び上層WL選択部38Aのスイッチ回路45Bの入力端子に共通に接続されている。
スイッチ回路41Cは、チャンクCNK0及びCNK2のゾーンZn2(ワード線WL6〜WL8)及びZn18(ワード線WL54〜WL56)に対応する。スイッチ回路41Cの4つの入力端子のうち、1つの入力端子は、スイッチ回路40の出力端子に接続され、他の3つの入力端子は、配線CG<8:6>にそれぞれ接続される。スイッチ回路41Cの各出力端子は、層選択回路30C0及び30C2の下層WL選択部37Aのスイッチ回路44Cの入力端子及び上層WL選択部38Aのスイッチ回路45Cの入力端子に共通に接続されている。
スイッチ回路41Dは、チャンクCNK0及びCNK2のゾーンZn3(ワード線WL9〜WL11)及びZn19(ワード線WL57〜WL59)に対応する。スイッチ回路41Dの4つの入力端子のうち、1つの入力端子は、スイッチ回路40の出力端子に接続され、他の3つの入力端子は、配線CG<11:9>にそれぞれ接続される。スイッチ回路41Dの各出力端子は、層選択回路30C0及び30C2の下層WL選択部37Aのスイッチ回路44Dの入力端子及び上層WL選択部38Aのスイッチ回路45Dの入力端子に共通に接続されている。
1.6.6 チャンク選択部の構成について
次に、チャンク選択部36Aの構成について、引き続き図8を用いて説明する。
図8に示しように、チャンク選択部36Aは、スイッチ回路42(42A及び42B)、並びにスイッチ回路43(43A及び43B)を含む。スイッチ回路42A及び42B、並びにスイッチ回路43A及び43Bは、スイッチ回路40と同じ構成をしている。
スイッチ回路42A及び42Bは、スイッチ回路43A及び43Bに、配線CGU(D)または配線CGU(S)のいずれかの電圧をそれぞれ出力する。
スイッチ回路43Aは、下層WL選択部37Aのスイッチ回路44A及び44B、並びに上層WL選択部38Aのスイッチ回路45A〜45Dに、スイッチ回路42Aの出力電圧または配線UCGの電圧のいずれかを出力する。
スイッチ回路43Bは、下層WL選択部37Aのスイッチ回路44C及び44Dに、スイッチ回路42Bの出力電圧または配線UCGの電圧のいずれかを出力する。
なお、スイッチ回路43A及び43Bの出力端子と、スイッチ回路44A〜44D及び45A〜45Dの入力端子との接続は任意である。
1.6.7 下層WL選択部の構成について
次に、下層WL選択部37Aの構成について、引き続き図8を用いて説明する。
図8に示すように、下層WL選択部37Aは、スイッチ回路44(44A〜44D)を含む。スイッチ回路44A〜44Dは、スイッチ回路41(41A〜41D)と同じ構成をしている。
スイッチ回路44Aの1つ入力端子は、スイッチ回路43Aの出力端子に接続され、他の3つの入力端子は、スイッチ回路41Aの3つの出力端子にそれぞれ接続される。スイッチ回路44Aの各出力端子は、配線GWL0〜GWL2にそれぞれ接続される。スイッチ回路44Aは、配線GWL0〜GWL2に、スイッチ回路41Aの出力電圧またはスイッチ回路43Aの出力電圧のいずれかを出力する。
同様に、スイッチ回路44Bは、配線GWL3〜GWL5に、スイッチ回路41Bの出力電圧あるいはスイッチ回路43Aの出力電圧のいずれかを出力する。スイッチ回路44Cは、配線GWL6〜GWL8に、スイッチ回路41Cの出力電圧またはスイッチ回路43Bの出力電圧のいずれかを出力する。スイッチ回路44Dは、配線GWL9〜GWL11に、スイッチ回路41Dの出力電圧またはスイッチ回路43Bの出力電圧のいずれかを出力する。
上層WL選択部38Aは、スイッチ回路45(45A〜45D)を含む。スイッチ回路45A〜45Dは、スイッチ回路41(41A〜41D)と同じ構成をしている。
スイッチ回路45Aの1つの入力端子は、スイッチ回路43Aの出力端子に接続され、他の3つの入力端子は、スイッチ回路41Aの3つの出力端子にそれぞれ接続される。スイッチ回路45Aの各出力端子は、配線GWL48〜GWL50にそれぞれ接続される。スイッチ回路45Aは、配線GWL48〜GWL50に、スイッチ回路41Aの出力電圧またはスイッチ回路43Aの出力電圧のいずれかを出力する。
同様に、スイッチ回路45Bは、スイッチ回路41Bの出力電圧またはスイッチ回路43Aの出力電圧のいずれかを、配線GWL51〜GWL53に出力する。スイッチ回路45Cは、スイッチ回路41Cの出力電圧またはスイッチ回路43Aの出力電圧のいずれかを、配線GWL54〜GWL56に出力する。スイッチ回路45Dは、スイッチ回路41Dの出力電圧またはスイッチ回路43Aの出力電圧のいずれかを、配線GWL57〜GWL59に出力する。
1.7 スイッチ回路の構成について
次に、WL選択回路14Aに含まれるスイッチ回路の構成について説明する。
1.7.1 スイッチ回路40の構成について
まず、スイッチ回路40の構成について、図9を用いて説明する。
図9に示すように、スイッチ回路40は、高耐圧nチャネルMOSトランジスタ200及び201、並びにトランジスタ200及び201の各ゲートに接続されるレベルシフタLSTPを含む。
トランジスタ200の一端は配線CGU(D)に接続され、他端がスイッチ回路41A〜41Dの入力端子に接続される。トランジスタ200のゲートは、制御信号S_SW1が入力されるレベルシフタLSTPの出力端子に接続される。制御信号S_SW(S_SW1、S_SW2、…)は、第1ロウ制御回路25A1から受信する。レベルシフタLSTPは、入力される制御信号S_SWに応じて、対応するトランジスタのゲートに、トランジスタを駆動させるための電圧(入力電圧)を印加する。より具体的には、例えばトランジスタ200に接続されたレベルシフタLSTPは、制御信号S_SW1が“H”レベルの場合、トランジスタ200のゲートに、配線CGU(D)の電圧にトランジスタ200の閾値電圧を加えた電圧値よりも高い電圧を印加する。これにより、トランジスタ200は、オン状態とされ、スイッチ回路41A〜41Dに、配線CGU(D)の電圧を出力する。
トランジスタ201の一端は配線CGU(S)に接続され、他端がトランジスタ200の他端及びスイッチ回路41A〜41Dに接続される。トランジスタ201のゲートは、制御信号S_SW2が入力されるレベルシフタLSTPの出力端子に接続される。
スイッチ回路40は、制御信号S_SW1が“H”レベルの場合、トランジスタ200をオン状態にされ、配線CGU(D)とスイッチ回路41A〜41Dとを電気的に接続する。他方で、スイッチ回路40は、制御信号S_SW2が“H”レベルの場合、トランジスタ201をオン状態にされ、配線CGU(S)とスイッチ回路41A〜41Dとを電気的に接続する。
1.7.2 スイッチ回路41Aの構成について
次に、スイッチ回路41Aの構成について、図10を用いて説明する。なお、図10の例では、スイッチ回路41Aの回路図を示しているが、スイッチ回路41B〜41Dも同じ構成である。
図10に示すように、スイッチ回路41Aは、高耐圧nチャネルMOSトランジスタ202〜207、トランジスタ202、204、206の各ゲートに接続されるレベルシフタLSTP、並びにトランジスタ203、205、207の各ゲートに接続されるレベルシフタBLSTPを含む。
レベルシフタBLSTPは、レベルシフタLSTPよりも高電圧が転送可能なレベルシフタを示している。本実施形態では、レベルシフタBLSTPは、高電圧のプログラム電圧VPGM(例えば20V程度)を転送する可能性のあるトランジスタに用いられる。すなわち、WL選択回路14A内においては、レベルシフタBLSTPは、配線CG<11:0>の電圧が印加されるトランジスタに用いられる。他方で、レベルシフタLSTPは、配線CGU(D)及びCGU(S)、並びに配線UCGの電圧が印加されるトランジスタに用いられる。
配線CG<11:0>の電圧を転送するトランジスタ(図10の例ではトランジスタ203、205、及び207)及びレベルシフタBLSTPに用いられる高耐圧トランジスタは、他のトランジスタ(図10の例ではトランジスタ202、204、及び206)及びレベルシフタLSTPに用いられる高耐圧トランジスタよりも高電圧を転送する必要がある。このため、配線CG<11:0>の電圧を転送するトランジスタ及びレベルシフタBLSTPに用いられるトランジスタのサイズは、配線CGU(D)及びCGU(S)、並びに配線UCGの電圧を転送するトランジスタ、並びにレベルシフタLSTPに用いられるトランジスタのサイズよりも大きくなっている。このため、レベルシフタBLSTPの回路面積は、レベルシフタLSTPの回路面積よりも大きい。
トランジスタ202の一端は、トランジスタ204及び206、並びにスイッチ回路40の出力端子に接続されている。トランジスタ202の他端は、スイッチ回路41Aの出力端子(あるいは出力配線)41A<0>に接続されている。トランジスタ202のゲートは、トランジスタ204及び206のゲート、並びに制御信号S_SW3が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ204の他端は、スイッチ回路41Aの出力端子41A<1>に接続されている。
トランジスタ206の他端は、スイッチ回路41Aの出力端子41A<2>に接続されている。
トランジスタ203の一端は、配線CG<0>に接続され、他端は、トランジスタ202の他端及びスイッチ回路41Aの出力端子41A<0>に接続されている。トランジスタ203のゲートは、トランジスタ205及び207のゲート、並びに制御信号S_SW4が入力されるレベルシフタBLSTPの出力端子に接続される。
トランジスタ205の一端は、配線CG<1>に接続され、他端は、トランジスタ204の他端及びスイッチ回路41Aの出力端子41A<1>に接続されている。
トランジスタ207の一端は、配線CG<2>に接続され、他端は、トランジスタ206の他端及びスイッチ回路41Aの出力端子41A<2>に接続されている。
スイッチ回路41Aは、制御信号S_SW3が“H”レベルの場合、トランジスタ202、204、及び206をオン状態にされ、スイッチ回路40の出力電圧(配線CGU(D)の電圧または配線CGU(S)の電圧のいずれか)を出力端子41A<2:0>から出力する。他方で、スイッチ回路41Aは、制御信号S_SW4が“H”レベルの場合、トランジスタ203、205、及び207をオン状態にされ、配線CG<2:0>の電圧を、出力端子41A<2:0>から出力する。
1.7.3 スイッチ回路42Aの構成について
次に、スイッチ回路42Aの構成について、図11を用いて説明する。なお、図11の例では、スイッチ回路42Aの回路図を示しているが、スイッチ回路42Bも同じ構成である。
図11に示すように、スイッチ回路42Aは、高耐圧nチャネルMOSトランジスタ208及び209、並びにトランジスタ208及び209の各ゲートに接続されるレベルシフタLSTPを含む。スイッチ回路42Aの構成は、図9のスイッチ回路40と同じである。スイッチ回路42Aのトランジスタ208及び209は、スイッチ回路40のトランジスタ200及び201に相当する。
トランジスタ208の一端は配線CGU(D)に接続され、他端がスイッチ回路43Aの入力端子(あるいは入力配線)の一方に接続される。トランジスタ208のゲートは、制御信号S_SW5が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ209の一端は配線CGU(S)に接続され、他端がトランジスタ208の他端及びスイッチ回路43Aの入力端子の一方に接続される。トランジスタ209のゲートは、制御信号S_SW6が入力されるレベルシフタLSTPの出力端子に接続される。
スイッチ回路42Aは、制御信号S_SW5が“H”レベルの場合、トランジスタ208をオン状態にされ、配線CGU(D)とスイッチ回路43Aとを電気的に接続する。他方で、スイッチ回路42Aは、制御信号S_SW2が“H”レベルの場合、トランジスタ209をオン状態にされ、配線CGU(S)とスイッチ回路43Aとを電気的に接続する。
1.7.4 スイッチ回路43Aの構成について
次に、スイッチ回路43Aの構成について、引き続き図11を用いて説明する。なお、図11の例では、スイッチ回路43Aの回路図を示しているが、スイッチ回路43Bも同じ構成である。
図11に示すように、スイッチ回路43Aは、高耐圧nチャネルMOSトランジスタ210及び211、並びにトランジスタ210及び211の各ゲートに接続されるレベルシフタLSTPを含む。スイッチ回路43Aの構成は、図9のスイッチ回路40と同じである。スイッチ回路43Aのトランジスタ210及び211は、スイッチ回路40のトランジスタ200及び201に相当する。
トランジスタ210の一端は配線UCGに接続され、他端がスイッチ回路44A、44B、及び45A〜45Dの入力端子に接続される。トランジスタ210のゲートは、制御信号S_SW7が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ211の一端はスイッチ回路42Aの出力端子に接続され、他端がトランジスタ210の他端及びスイッチ回路44A、44B、及び45A〜45Dの入力端子に接続される。トランジスタ211のゲートは、制御信号S_SW8が入力されるレベルシフタLSTPの出力端子に接続される。
スイッチ回路43Aは、制御信号S_SW7が“H”レベルの場合、トランジスタ210をオン状態にされ、配線UCGとスイッチ回路44A、44B、及び45A〜45Dとを電気的に接続する。他方で、スイッチ回路43Aは、制御信号S_SW8が“H”レベルの場合、トランジスタ211をオン状態にされ、スイッチ回路42Aとスイッチ回路44A、44B、及び45A〜45Dとを電気的に接続する。
1.7.5 スイッチ回路44Aの構成について
次に、スイッチ回路44Aの構成について、図12を用いて説明する。なお、図12の例では、スイッチ回路44Aの回路図を示しているが、スイッチ回路44B〜44Dも同じ構成である。
図12に示すように、スイッチ回路44Aは、高耐圧nチャネルMOSトランジスタ212〜217、トランジスタ212、214、216の各ゲートに接続されるレベルシフタLSTP、並びにトランジスタ213、215、217の各ゲートに接続されるレベルシフタBLSTPを含む。スイッチ回路44Aの構成は、図10のスイッチ回路41Aと同じである。スイッチ回路44Aのトランジスタ212〜217は、スイッチ回路41Aのトランジスタ202〜207に相当する。
トランジスタ212の一端は、トランジスタ214及び216、並びにスイッチ回路43Aの出力端子に接続されている。トランジスタ212の他端は、配線GWL0に接続されている。トランジスタ212のゲートは、トランジスタ214及び216のゲート、並びに制御信号S_SW9が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ214の他端は、配線GWL1に接続されている。
トランジスタ216の他端は、配線GWL2に接続されている。
トランジスタ213の一端は、スイッチ回路41Aの出力端子41A<0>に接続され、他端は、トランジスタ212の他端及び配線GWL0に接続されている。トランジスタ213のゲートは、トランジスタ215及び217のゲート、並びに制御信号S_SW10が入力されるレベルシフタBLSTPの出力端子に接続される。
トランジスタ215の一端は、スイッチ回路41Aの出力端子41A<1>に接続され、他端は、トランジスタ214の他端及び配線GWL1に接続されている。
トランジスタ217の一端は、スイッチ回路41Aの出力端子41A<2>に接続され、他端は、トランジスタ216の他端及び配線GWL2に接続されている。
スイッチ回路44Aは、制御信号S_SW9が“H”レベルの場合、トランジスタ212、214、及び216をオン状態にされ、配線GWL0〜GWL2にスイッチ回路43Aの出力電圧(配線CGU(D)の電圧、配線CGU(S)の電圧、または配線UCGの電圧のいずれか)を出力する。他方で、スイッチ回路44Aは、制御信号S_SW10が“H”レベルの場合、トランジスタ213、215、及び217をオン状態にされ、配線GWL0〜GWL2に、スイッチ回路41Aの出力電圧(配線CG<2:0>、配線CGU(D)の電圧、または配線CGU(S)の電圧のいずれか)を出力する。
1.7.6 スイッチ回路45Aの構成について
次に、スイッチ回路45Aの構成について、図13を用いて説明する。なお、図13の例では、スイッチ回路45Aの回路図を示しているが、スイッチ回路45B〜45Dも同じ構成である。
図13に示すように、スイッチ回路45Aは、高耐圧nチャネルMOSトランジスタ218〜223、トランジスタ218、220、222の各ゲートに接続されるレベルシフタLSTP、並びにトランジスタ219、221、223の各ゲートに接続されるレベルシフタBLSTPを含む。スイッチ回路45Aの構成は、図10のスイッチ回路41Aと同じである。スイッチ回路45Aのトランジスタ218〜223は、スイッチ回路41Aのトランジスタ202〜207に相当する。
トランジスタ218の一端は、トランジスタ220及び222、並びにスイッチ回路43Aの出力端子に接続されている。トランジスタ218の他端は、配線GWL48に接続されている。トランジスタ218のゲートは、トランジスタ220及び222のゲート、並びに制御信号S_SW11が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ220の他端は、配線GWL49に接続されている。
トランジスタ222の他端は、配線GWL50に接続されている。
トランジスタ219の一端は、スイッチ回路41Aの出力端子41A<0>に接続され、他端は、トランジスタ218の他端及び配線GWL48に接続されている。トランジスタ219のゲートは、トランジスタ221及び223のゲート、並びに制御信号S_SW12が入力されるレベルシフタBLSTPの出力端子に接続される。
トランジスタ221の一端は、スイッチ回路41Aの出力端子41A<1>に接続され、他端は、トランジスタ220の他端及び配線GWL49に接続されている。
トランジスタ223の一端は、スイッチ回路41Aの出力端子41A<2>に接続され、他端は、トランジスタ222の他端及び配線GWL50に接続されている。
スイッチ回路45Aは、制御信号S_SW11が“H”レベルの場合、トランジスタ218、220、及び222をオン状態にされ、配線GWL48〜GWL50に、スイッチ回路43Aの出力電圧(配線CGU(D)の電圧、配線CGU(S)の電圧、または配線UCGの電圧のいずれか)を出力する。他方で、スイッチ回路45Aは、制御信号S_SW12が“H”レベルの場合、トランジスタ219、221、及び223をオン状態にされ、配線GWL48〜GWL50に、スイッチ回路41Aの出力電圧(配線CCG<2:0>、配線CCGU(D)の電圧、あるいは配線CCGU(S)の電圧)を出力する。
1.8 SG選択回路の構成について
次に、SG選択回路15Aの構成について、図14を用いて説明する。図14は、SG選択回路15Aを示しているが、SG選択回路15Bも同じ構成である。
図14に示すように、SG選択回路15Aは、大まかにチャンクCNK0に対応する選択ゲート選択回路70C0と、チャンクCNK2に対応する選択ゲート選択回路70C2と、チャンクCNK0及びCNK2に対応するストリング選択回路71Aとを含む。なお、図14の例では、説明を簡略化するため、選択ゲート選択回路70C2の構成は省略されているが、選択ゲート選択回路70C0の構成と同じである。
ストリング選択回路71Aは、第1ロウ制御回路25A1から送信される制御信号S_SWに基づいて、選択ゲート選択回路70C0及び70C2に、配線SGS_SEL、SGS_USEL、SGD_SEL、及びSGD_USELの電圧を出力する。ストリング選択回路71Aは、選択ゲート線SGSに対応するSGS選択部74Aと選択ゲート線SGDに対応するSGD選択部75Aとを含む。
SGS選択部74Aは、選択ゲート選択回路70C0及び70C2に、配線SGS_SELの電圧または配線SGS_USELの電圧のいずれかを出力する。SGS選択部74Aはスイッチ回路46(46A〜46D)を含む。
スイッチ回路46A〜46Dは、チャンクCNK0及びCNKの配線GSGS0〜GSGS3にそれぞれ対応する。スイッチ回路46A〜46Dは、図9のスイッチ回路40と同様の構成をしており、2つの入力端子と1つの出力端子をそれぞれ有する。スイッチ回路46A〜46Dの入力端子の1つは、配線SGS_SELに共通に接続され、入力端子の他方は、配線SGS_USELに共通に接続される。また、スイッチ回路46A〜46Dの出力端子は、選択ゲート選択回路70C0及び70C2のスイッチ回路48A〜48Dの入力端子にそれぞれ接続される。
例えば、チャンクCNK0またはCNK2に含まれるいずれかのブロックBLKのストリングユニットSU0が選択された場合、スイッチ回路46Aは、GSGS選択部72C0のスイッチ回路48Aに、配線SGS_SELの電圧を出力する。他方で、スイッチ回路46B〜46Dは、スイッチ回路48B〜48Dに、配線SGS_USELの電圧を出力する。ストリングユニットSU1〜SU3が選択された場合も、同様である。
SGD選択部75Aは、選択ゲート選択回路70C0及び70C2に、配線SGD_SELの電圧または配線SGD_USELの電圧のいずれかを出力する。SGD選択部75Aはスイッチ回路47(47A〜47D)を含む。
スイッチ回路47A〜47Dは、チャンクCNK0及びCNKの配線GSGD0〜GSGD3にそれぞれ対応する。スイッチ回路46A〜46Dは、図9のスイッチ回路40と同様の構成をしており、2つの入力端子と1つの出力端子をそれぞれ有する。スイッチ回路47A〜47Dの入力端子の1つは、配線SGD_SELに共通に接続され、入力端子の他方は、配線SGD_USELに共通に接続される。また、スイッチ回路47A〜47Dの出力端子は、選択ゲート選択回路70C0及び70C2のスイッチ回路49A〜49Dの入力端子にそれぞれ接続される。
例えば、チャンクCNK0またはCNK2に含まれるいずれかのブロックBLKのストリングユニットSU0が選択された場合、スイッチ回路47Aは、GSGD選択部73C0のスイッチ回路49Aに、配線SGD_SELの電圧を出力する。他方で、スイッチ回路47B〜47Dは、スイッチ回路49B〜49Dに、配線SGS_USELの電圧を出力する。ストリングユニットSU1〜SU3が選択された場合も、同様である。
選択ゲート選択回路70C0(及び70C2)は、第1ロウ制御回路25A1から送信される制御信号S_SWに基づいて、配線GSGS0〜GSGS3及びGSGD0〜GSGD3に、配線USGの電圧またはストリング選択回路71Aの出力電圧のいずれかを出力する。選択ゲート選択回路70C0(及び70C2)は、配線GSGS0〜GSGS3に対応するGSGS選択部72C0と、配線GSGD0〜GSGD3に対応するGSGD選択部73C0とを含む。
GSGS選択部72C0は、配線GSGS0〜GSGS3に、配線USGの電圧またはSGS選択部74Aの出力電圧のいずれかを出力する。GSGS選択部72C0はスイッチ回路48(48A〜48D)を含む。
スイッチ回路48A〜48Dは、チャンクCNK0の配線GSGS0〜GSGS3にそれぞれ対応する。スイッチ回路48A〜48Dは、図9のスイッチ回路40と同様の構成をしており、2つの入力端子と1つの出力端子をそれぞれ有する。スイッチ回路48A〜48Dの入力端子の1つは、配線USGに共通に接続され、入力端子の他方は、スイッチ回路46A〜46Dの出力端子にそれぞれ接続される。また、スイッチ回路48A〜48Dの出力端子は、配線GSGS0〜GSGS3にそれぞれ接続される。
例えば、チャンクCNK0が選択された場合、スイッチ回路48A〜48Dは、配線GSGS0〜GSGS3に、スイッチ回路46A〜46Dの出力電圧をそれぞれ出力する。他方で、チャンクCNK0が非選択の場合、スイッチ回路48A〜48Dは、配線GSGS0〜GSGS3に、配線USGの電圧をそれぞれ出力する。
GSGD選択部73C0は、配線GSGD0〜GSGD3に、配線USGの電圧またはSGD選択部75Aの出力電圧のいずれかを出力する。GSGD選択部73C0はスイッチ回路49(49A〜49D)を含む。
スイッチ回路49A〜49Dは、チャンクCNK0の配線GSGD0〜GSGD3にそれぞれ対応する。スイッチ回路49A〜49Dは、図9のスイッチ回路40と同様の構成をしており、2つの入力端子と1つの出力端子をそれぞれ有する。スイッチ回路49A〜49Dの入力端子の1つは、配線USGに共通に接続され、入力端子の他方は、スイッチ回路47A〜47Dの出力端子にそれぞれ接続される。また、スイッチ回路49A〜49Dの出力端子は、配線GSGD0〜GSGD3にそれぞれ接続される。
例えば、チャンクCNK0が選択された場合、スイッチ回路49A〜49Dは、配線GSGD0〜GSGD3に、スイッチ回路47A〜47Dの出力電圧をそれぞれ出力する。他方で、チャンクCNK0が非選択の場合、スイッチ回路49A〜49Dは、配線GSGD0〜GSGD3に、配線USGの電圧をそれぞれ出力する。
1.9 書き込み動作におけるワード線の接続動作の具体例について
次に、書き込み動作時におけるワード線WLの接続動作の具体例について説明する。なお、読み出し動作も同様の動作が行われる。
1.9.1 ゾーン選択の具体例について
まず、ゾーン選択の具体例について、図15を用いて説明する。なお、図15の例では、説明を簡略化するため、ワード線WL0〜WL23に対応するゾーンZnのみを示している。
図15の横軸におけるワード線WLの番号は、選択ワード線WLを示しており、縦軸におけるワード線WLの番号は、ワード線WLに対応するゾーン選択の割り当てを示している。選択ゾーンZnは選択ワード線WLによって適宜切り替えられるため、横軸に示すゾーンZnの幅は、ゾーンZnが選択される選択ワード線WLに対応している。そして、ゾーンZnを示す四角い枠の横に記載されている0〜11の数字は、接続される配線CG<11:0>を示している。また、参照符号Nは、横軸と縦軸のワード線WLの番号が同じ場所を示している。
図15に示すように、各ゾーンZnは、ワード線WLに対応して設けられており、例えば、ゾーンZn0にワード線WL0〜WL2が含まれる。ゾーンZn0は、ワード線WL0〜WL5のいずれかが選択されている場合に、選択される。そして、ゾーンZn0が選択されている場合、ワード線WL0〜WL2は、配線CG<0>〜CG<2>にそれぞれ接続される。
例えば、書き込み動作において、プレーンPLN0内のチャンクCNK0に含まれるブロックBLK0のワード線WL10が選択された場合、対応する第1ロウ制御回路25A1は、図15のテーブルに基づいて、ゾーンZn2〜Zn5を選択する。そして、第1ロウ選択回路12Aにおいて、ブロックBLK0のワード線WL6〜WL17は、ロウデコーダ13C0及びWL選択回路14Aを介して、配線CG<6>〜CG<11>及びCG<0>〜CG<5>にそれぞれ接続される。同様に、ブロックBLK0のワード線WL0〜WL5は、配線CGU(S)に接続され、ワード線WL18〜WL95は、配線CGU(D)に接続される。このとき、選択ワード線WL10に対応する配線CG<10>にプログラム電圧VPGMが印加される。
1.9.2 WL選択回路の動作の具体例について
次に、WL選択回路14Aの動作の具体的について、同じくプレーンPLN0内のチャンクCNK0に含まれるブロックBLK0のワード線WL10が選択された場合を例に説明する。
第1ロウ制御回路25A1は、ワード線WL10が下層WLグループに含まれるため、下層WLグループに対応するゾーンZn0〜Zn15の情報に基づいて、ゾーン選択回路34Aを制御する。ゾーン選択回路34Aにおいて、選択されたゾーンZn2〜Zn5に対応するスイッチ回路41は、各ブロックBLKの下層WL選択部37及び上層WL選択部38に、配線CG<11:0>の電圧を出力する。より具体的には、ゾーンZn2に対応するゾーン選択部39Aのスイッチ回路41Cは、配線CG<8:6>の電圧を出力する。ゾーン3に対応するゾーン選択部39Aのスイッチ回路41Dは、配線CG<11:9>の電圧を出力する。ゾーン4に対応するゾーン選択部39Bのスイッチ回路41Aは、配線CG<2:0>の電圧を出力する。ゾーン5に対応するゾーン選択部39Bのスイッチ回路41Bは、配線CG<5:3>の電圧を出力する。また、ゾーンZn0及びZn1に対応するゾーン選択部39Aのスイッチ回路41A及び41Bは、各ブロックBLKの下層WL選択部37及び上層WL選択部38に、スイッチ回路40から出力された配線CGU(S)の電圧を出力する。ゾーンZn6〜Zn15に対応する他のスイッチ回路41は、各ブロックBLKの下層WL選択部37及び上層WL選択部38に、スイッチ回路40から出力された配線CGU(D)の電圧を出力する。
チャンク選択部36において、選択ブロックBLK0に対応するスイッチ回路43は、下層WL選択部37及び上層WL選択部38に、配線CGU(D)あるいは配線CGU(S)の電圧(本例では、配線CGU(D)の電圧)を出力する。非選択ブロックBLKに対応するスイッチ回路43は、下層WL選択部37及び上層WL選択部38に、配線UCGの電圧を出力する。
下層WL選択部37において、スイッチ回路44は、スイッチ回路41の出力電圧を出力する。すなわち、配線GWL0〜GWL5には、配線CGU(S)の電圧が印加され、配線GWL6〜GWL17には、配線CG<6>〜CG<11>及びCG<0>〜CG<5>の電圧がそれぞれ印加される。また、配線GWL18〜GWL47には、配線CGU(D)の電圧が印加される。
上層WL選択部38において、スイッチ回路45は、スイッチ回路43の出力電圧を出力する。すなわち、配線GWL48〜GWL95には、配線CGU(D)の電圧が印加される。
1.9.3 ロウデコーダの動作の具体例について
次に、ロウデコーダ13C0の具体的について、同じくプレーンPLN0内のチャンクCNK0に含まれるブロックBLK0のワード線WL10が選択された場合を例に説明する。
ロウデコーダ13C0において、アドレス情報ADDをデコードした結果、ブロックデコーダ60B0は、対応するトランジスタ400をオン状態にする。これにより、配線GWL0〜GWL95は、ブロックBLK0のワード線WL0〜WL95に電気的に接続される。
1.10 本実施形態に係る効果について
本実施形態に係る半導体記憶装置では、チップ面積の増加を抑制することができる。本効果につき、以下、具体的に説明する。
NAND型フラッシュメモリでは、微細化や多値(multi-level)化が進むにつれて、必要とされる電圧の種類も増加している。例えば書き込み動作に着目した場合、非選択ワード線WLには複数種類の電圧が印加される。特に、選択ワード線WLiを含む近隣のワード線(例えばWL(i−4〜i+4)程度)では、誤書き込みを抑制し、書き込み動作の信頼性を向上させるため、それぞれに最適な電圧を印加する必要がある。読み出し動作の場合も同様である。このため、CGドライバは、複数の配線CGを介して、これらのワード線WLにそれぞれ必要な電圧を供給する。
CGドライバ(すなわち配線CG)に接続されるワード線WLは、選択ワード線WLに応じて、切り替える必要がある。このため、ワード線WLを複数のゾーンZnに分割し、このゾーンZnを選択することで、CGドライバに接続されるワード線WLを選択する方法がある。この場合、ゾーン選択回路においては、各ゾーンZnに対応したスイッチ回路が必要となる。高集積化にともないワード線WLの総数が増えると、ゾーンZnの総数も増加する。すなわち、必要となるスイッチ回路の個数も増加する。例えば、3本のワード線WLの集合を1つのゾーンZnとする。すると、ワード線WLの総数が12本の場合、ゾーンZnの総数は4個となるが、ワード線WLの総数が96本になると、ゾーンZnの総数は32個になる。従って、32個のスイッチ回路が必要となる。このため、ゾーン選択回路の回路面積は、高集積化にともない増加する傾向にある。
これに対し、本実施形態に係る構成では、WL選択回路がチャンク/ゾーン選択回路、下層WL選択回路、及び上層WL選択回路を有する。これにより、1つのゾーン選択部39が下層WLグループと上層WLグループとの両方に対応できる。すなわち、下層WLグループに含まれる1つのゾーンZnの選択と、上層WLグループに含まれる1つのゾーンZnの選択とを、1つのスイッチ回路41で行うことができる。1つのスイッチ回路41が2つのゾーンZnに対応できるため、ゾーンZnの増加にともなう、スイッチ回路41の増加、すなわち、ゾーン選択回路の回路面積の増加を抑制することができる。よって、高集積化にともなうチップ面積の増加を抑制することができる。
なお、本実施形態において、ワード線WLを上層WLグループと下層WLグループの2つに分けたが、3つ以上のグループに分けても良い。この場合、1つのスイッチ回路41が3つ以上のゾーンZnに対応できるため、より効果的にチップ面積の増加を抑制できる。
更に、スイッチ回路41の個数の増加を抑制できるため、スイッチ回路41に含まれる。スイッチ素子(トランジスタ)並びにレベルシフタLSTP及びBLSTPの個数の増加を抑制できる。高電圧に対応した回路面積の比較的大きいレベルシフタBLSTPの個数の増加を抑制できることにより、チップ面積の増加を抑制することができる。
更に、本実施形態に係る構成では、スイッチ回路41の個数の増加を抑制できるため、スイッチ回路41に接続されるスイッチ回路40の個数を削減できる。よって、チップ面積の増加を抑制できる。
更に、本実施形態に係る構成では、1つのチャンク選択部36が下層WLグループと上層WLグループとの両方に対応できる。よって、ゾーン選択部39と同様に、チャンク選択部36の個数の増加を抑制できる。よって、チップ面積の増加を抑制できる。
2 第2実施形態
次に、第2実施形態について説明する。第2実施形態は、第1実施形態で説明したロウドライバ制御回路23及びロウドライバ24に関する。なお、本実施形態では、WL選択回路14A及び14Bは、第1実施形態で説明した構成でなくても良い。例えば、1つのゾーンZnに対応して1つのスイッチ回路41が設けられていても良い。以下、第1実施形態と異なる点についてのみ説明する。
2.1 ロウドライバ制御回路の構成について
まず、ロウドライバ制御回路23の構成について、図16を用いて説明する。
図16に示すように、ロウドライバ制御回路23は、SDRV制御回路311及びCGFORK制御回路312を含む。
SDRV制御回路311は、後述するロウドライバ24内の選択ドライバ301の出力電圧及び出力タイミングを制御する。
CGFORK制御回路312は、後述するロウドライバ24内のCG選択回路302を制御する。より具体的には、例えば、CGFORK制御回路312、アドレス情報ADDに基づいて、配線LN、LNM1〜LNM5、LNP1〜LNP5、及びLN6と、配線<11:0>との接続を制御する。
2.2 ロウドライバ及びの構成について
次に、ロウドライバ24の構成について、引き続き図16を用いて説明する。なお、UCGドライバ52、SGD_SELドライバ53、SGD_USELドライバ54、SGS_SELドライバ55、SGS_USELドライバ56、USGドライバ57については、第1実施形態の図1で説明した通りなので、本実施形態では説明を省略する。
図16に示すように、CGドライバ50は、選択ドライバ301及びCG選択回路302を含む。
選択ドライバ301は、電圧発生回路22あるいはCGUドライバ51の出力電圧を、配線LN、LNM1〜LNM5、LNP1〜LNP5、及びLN6を介してCG選択回路に出力する。以下、配線LN、LNM1〜LNM5、LNP1〜LNP5、及びLN6を限定しない場合は、単に配線Lと表記する。選択ドライバ301は、12本の配線CG<11:0>に対応する12個の専用ドライバ[N_D]、[N−1_D]、[N−2_D]、[N−3_D]、[N−4_D]、[N−5_D]、[N+1_D]、[N+2_D]、[N+3_D]、[N+4_D]、[N+5_D]、及び[N±6_D]を含む。以下、専用ドライバ[N_D]、[N−1_D]、[N−2_D]、[N−3_D]、[N−4_D]、[N−5_D]、[N+1_D]、[N+2_D]、[N+3_D]、[N+4_D]、[N+5_D]、及び[N±6_D]を限定しない場合は、専用ドライバ[D]と呼ぶ。
専用ドライバ[N_D]は、配線LNを介して、CG選択回路302に、選択ワード線WLiに印加する電圧を出力するドライバである。例えば、専用ドライバ[N_D]は、電圧発生回路22から供給されたプログラム電圧VPGMあるいは読み出し電圧VCGRVを出力する。
専用ドライバ[N−1_D]は、配線LNM1を介して、CG選択回路302に、非選択ワード線WL(i−1)に印加する電圧を出力するドライバである。なお、専用ドライバ[N−1_D]は、選択ワード線WLiに印加されるプログラム電圧VPGMを出力することはないため、プログラム電圧VPGMに対応したトランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタBLSTPは含んでいない。
専用ドライバ[N−2_D]、[N−3_D]、[N−4_D]、[N−5_D]、[N+1_D]、[N+2_D]、[N+3_D]、[N+4_D]、[N+5_D]、及び[N±6_D]は、専用ドライバ[N−1_D]と同様に、それぞれ配線LNM2〜LNM5、LNP1〜LNP5、及びLN6を介して、CG選択回路302に、非選択ワード線WL(i−2)、WL(i−3)、WL(i−4)、WL(i−5)、WL(i+1)、WL(i+2)、WL(i+3)、WL(i+4)、WL(i+5)、及びWL(i±6)に印加する電圧を出力するドライバである。専用ドライバ[N−1_D]と同様に、専用ドライバ[N−2_D]、[N−3_D]、[N−4_D]、[N−5_D]、[N+1_D]、[N+2_D]、[N+3_D]、[N+4_D]、[N+5_D]、及び[N±6_D]は、プログラム電圧VPGMに対応したトランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタBLSTPは含んでいない。
CG選択回路302は、配線LN、LNM1〜LNM5、LNP1〜LNP5、及びLN6を、配線CG<11:0>のいずれかに接続する。
CGUドライバ51は、CGUDドライバ303及びCGUSドライバ304を含む。なお、CGUドライバ51は、3個以上のドライバ回路を含んでいてもよい。例えば、CGUDドライバ303が2つのドライバ回路(CGU0及びCUG1)を更に含んでいても良く、CGUDドライバ303が2つのドライバ回路(CGU2及びCUG3)を更に含んでいても良い。CGUドライバ51が出力する電圧の種類に応じて、任意に設定可能である。
CGUDドライバ303は、例えば書き込み動作において、対象ブロックBLKの上層に位置する非選択ワード線WLに印加する電圧を、配線CGU(D)を介して、CGドライバ50、並びにプレーンPLN0及びPLN1に出力する。
CGUDドライバ303は、例えば書き込み動作において、対象ブロックBLKの下層に位置する非選択ワード線WLに印加する電圧を、配線CGU(S)を介して、CGドライバ50、並びにプレーンPLN0及びPLN1に出力する。
2.2 選択ドライバの構成について
次に、選択ドライバ301の構成について説明する。
2.2.1 選択ドライバの全体構成の具体例について
まず、選択ドライバ301の全体構成の具体例について、図17を用いて説明する。
図17に示すように、専用ドライバ[N_D]は、例えば4つの入力端子と1つの出力端子を有する。専用ドライバ[N_D]の4つの入力端子は、それぞれ電圧発生回路22と接続される。専用ドライバ[N_D]の出力端子は配線LNに接続される。電圧発生回路22は、専用ドライバ[N_D]に4種類の電圧(1つはプログラム電圧VPGM)を供給可能である。専用ドライバ[N_D]は、配線LNに、4つの入力電圧のいずれかを出力する。
専用ドライバ[N+1_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N+1_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に接続される。CGUDドライバ303及びCGUSドライバ304は、それぞれ専用ドライバ[N_D]を除く他の専用ドライバ[D]と共通に接続されている。専用ドライバ[N+1_D]は、配線LNP1に、3つの入力電圧のいずれかを出力する。
専用ドライバ[N+2_D]及び[N+3_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N+2_D]及び[N+3_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に共通に接続される。専用ドライバ[N+2_D]及び[N+3_D]は、配線LNP2及びLNP3に、3つの入力電圧のいずれかを出力する。
専用ドライバ[N+4_D]及び[N+5_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N+4_D]及び[N+5_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に共通に接続される。専用ドライバ[N+4_D]及び[N+5_D]は、配線LNP4及びLNP5に、3つの入力電圧のいずれかを出力する。
専用ドライバ[N−1_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N−1_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に接続される。専用ドライバ[N−1_D]は、配線LNM1に、3つの入力電圧のいずれかを出力する。
専用ドライバ[N−2_D]及び[N−3_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N−2_D]及び[N−3_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に共通に接続される。専用ドライバ[N−2_D]及び[N−3_D]は、配線LNM2及びLNMP3に、3つの入力電圧のいずれかを出力する。
専用ドライバ[N−4_D]、[N−5_D]、及び[N±6_D]は、例えば3つの入力端子と1つの出力端子を有する。専用ドライバ[N−4_D]、[N−5_D]、及び[N±6_D]の3つの入力端子は、それぞれ電圧発生回路22、CGUDドライバ303、及びCGUSドライバ304に共通に接続される。専用ドライバ[N−4_D]、[N−5_D]、及び[N±6_D]は、配線LNM4、LNM5、及びLN6に、3つの入力電圧のいずれかを出力する。
なお、選択ドライバ301の構成は、これに限定されない。選択ドライバ301内の各専用ドライバ[D]は、必要な電圧に応じて、入力端子数と、電圧発生回路22あるいはCGUドライバ51との接続を任意に設定できる。例えば、選択ドライバ301内の各専用ドライバ[D]は、電圧発生回路22からそれぞれ3種類の電圧を供給されるように、それぞれが異なる3本の配線を介して、電圧発生回路22と接続されても良く、CGUドライバ51とは接続されなくても良い。
2.2.2 専用ドライバ[N_D]の構成について
次に、専用ドライバ[D]の具体例の1つとして、専用ドライバ[N_D]の構成について、図18を用いて説明する。図18の例では、電圧発生回路22から4つの電圧を供給される場合について示しているが、入力電圧(入力端子)の数及び入力電圧の組み合わせについては任意に設定可能である。
図18に示すように、専用ドライバ[N_D]は、高耐圧nチャネルMOSトランジスタ231〜234、トランジスタ231〜233の各ゲートに接続されるレベルシフタLSTP、並びにトランジスタ234のゲートに接続されるレベルシフタBLSTPを含む。
トランジスタ231の一端は、例えば読み出し電圧VCGRVを印加され、他端は、配線LNに接続される。トランジスタ231のゲートは、SDRV制御回路311から送信される制御信号SCD1が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ232の一端は、例えば消去にワード線WLに印加される電圧VERA_WLを印加され、他端は、配線LNに接続される。トランジスタ232のゲートは、SDRV制御回路311から送信される制御信号SCD2が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ233の一端は、例えば書き込み動作時に電圧VPASSが印加され、読み出し動作時に電圧VREADが印加される。トランジスタ233の他端は、配線LNに接続される。トランジスタ233のゲートは、SDRV制御回路311から送信される制御信号SCD3が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ234の一端は、書き込み動作時に電圧VPASSが印加され、他端は、配線LNに接続される。トランジスタ234のゲートは、SDRV制御回路311から送信される制御信号SCD4が入力されるレベルシフタBLSTPの出力端子に接続される。トランジスタ234は、電圧VPGMが印加されるため、他のトランジスタ231〜233より高電圧に対応できるように、例えばトランジスタサイズが大きく作られている。
2.2.3 専用ドライバ[N+1_D]の構成について
次に、専用ドライバ[D]の具体例の1つとして、専用ドライバ[N+1_D]の構成について、図19を用いて説明する。なお、入力電圧の数及び入力電圧の組み合わせについては任意に設定可能である。
図19に示すように、専用ドライバ[N+1_D]は、高耐圧nチャネルMOSトランジスタ235〜237、並びにトランジスタ235〜237の各ゲートに接続されるレベルシフタLSTPを含む。
トランジスタ235の一端は、配線CGU(D)に接続され、他端は、配線LNP1に接続される。トランジスタ235のゲートは、SDRV制御回路311から送信される制御信号SCD5が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ236の一端は、配線CGU(S)に接続され、他端は、配線LNP1に接続される。トランジスタ236のゲートは、SDRV制御回路311から送信される制御信号SCD6が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ236の一端は、例えば書き込み動作時に電圧VPASS1が印加され、読み出し動作時に電圧VREAD1が印加される。トランジスタ236の他端は、配線LNP1に接続される。トランジスタ236のゲートは、SDRV制御回路311から送信される制御信号SCD7が入力されるレベルシフタLSTPの出力端子に接続される。
2.2.4 専用ドライバ[N+3_D]の構成について
次に、専用ドライバ[D]の具体例の1つとして、専用ドライバ[N+3_D]の構成について、図20を用いて説明する。なお、入力電圧の数及び入力電圧の組み合わせについては任意に設定可能である。
図20に示すように、専用ドライバ[N+3_D]は、高耐圧nチャネルMOSトランジスタ238〜240、並びにトランジスタ238〜240の各ゲートに接続されるレベルシフタLSTPを含む。
トランジスタ238の一端は、配線CGU(D)に接続され、他端は、配線LNP3に接続される。トランジスタ238のゲートは、SDRV制御回路311から送信される制御信号SCD8が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ239の一端は、配線CGU(S)に接続され、他端は、配線LNP3に接続される。トランジスタ239のゲートは、SDRV制御回路311から送信される制御信号SCD9が入力されるレベルシフタLSTPの出力端子に接続される。
トランジスタ240の一端は、例えば書き込み動作時に電圧VPASS3が印加され、読み出し動作時に電圧VREAD3が印加される。トランジスタ240の他端は、配線LNP3に接続される。トランジスタ240のゲートは、SDRV制御回路311から送信される制御信号SCD10が入力されるレベルシフタLSTPの出力端子に接続される。
2.3 CG選択回路の構成について
次に、CG選択回路302の構成について、図21を用いて説明する。
図21に示すように、CG選択回路302はマトリクス状に配置された144個のトランジスタ250と、配線CG<11:0>に対応する12個のレベルシフタBLSTP(BLSTP0〜BLSTP11)を含む。レベルシフタBLSTP(BLSTP0〜BLSTP11)は、CGFORK制御回路312により制御される。
図21の例では、半導体基板100と平行な第5方向D5に向かって、選択ドライバ301内の専用ドライバ[N−3_D]、[N−4_D]、[N−5_D]、[N±6_D]、[N+5_D]、[N+4_D]、[N+3_D]、[N+2_D]、[N+1_D]、[N_D]、[N−1_D]、及び[N−2_D]が配置されている。そして、配線LNM3〜LNM5、LP6、LNP5〜LNP1、LN、LNM1、LNM2は、半導体基板100に平行な第4方向D4に沿って並列に配置されている。そしてこれらの配線を交差するように配線CG<11:0>が第5方向D5に沿って並列に配置されている、さらに配線L(LN、LNP1〜LNP5、LNM1〜LNM5、及びLN6)及び配線CG<11:0>と交差するように半導体基板100と平行な第6方向に沿って、レベルシフタBLSTP0〜BLSTP11の出力配線が配置されている。なお、専用ドライバ[N_D]、[N−1_D]、[N−2_D]、[N−3_D]、[N−4_D]、[N−5_D]、[N+1_D]、[N+2_D]、[N+3_D]、[N+4_D]、[N+5_D]、及び[N±6_D]の配置は任意に設定可能である。
各トランジスタ250は、これらの配線が交差する位置に配置されている。トランジスタ250の一端は配線CG<11:0>のいずれに接続され、他端は配線Lのいずれかに接続され、ゲートは、レベルシフタBLSTP0〜BLSTP11のいずれかの出力配線に接続される。すなわち、トランジスタ250は、レベルシフタBLSTPに“H”レベルの電圧を印加された場合、オン状態となり、配線Lと配線CGを接続する。
図22に、レベルシフタBLSTP0〜BLSTP11の出力配線と、選択ドライバ内の各ドライバ「D」と、配線CG<11:0>の関係を示す。
図22に示すように、例えばレベルシフタBLSTP0が“H”レベルの電圧を出力した場合、専用ドライバ[N−3_D]、[N−4_D]、[N−5_D]、[N±6_D]、[N+5_D]、[N+4_D]、[N+3_D]、[N+2_D]、[N+1_D]、[N_D]、[N−1_D]、及び[N−2_D]は、配線CG<11>〜CG<0>にそれぞれ接続される。
また、例えば、レベルシフタBLSTP1が“H”レベルの電圧を出力した場合、専用ドライバ[N−3_D]、[N−4_D]、[N−5_D]、[N±6_D]、[N+5_D]、[N+4_D]、[N+3_D]、[N+2_D]、[N+1_D]、[N_D]、[N−1_D]、及び[N−2_D]は、配線CG<0>、CG<11>〜CG<1>にそれぞれ接続される。
他のレベルシフタBLSTP1〜BLSTP11が“H”レベルの電圧を出力した場合も同様に、専用ドライバ[N−3_D]、[N−4_D]、[N−5_D]、[N±6_D]、[N+5_D]、[N+4_D]、[N+3_D]、[N+2_D]、[N+1_D]、[N_D]、[N−1_D]、及び[N−2_D]は、配線CG<11:0>のいずれかに接続される。
すなわち、レベルシフタBLSTP1〜BLSTP11を制御することにより、例えば選択ワード線WLに対応する専用ドライバ[N_D]を配線CG<11:0>のいずれかに接続することができる。
2.4 本実施形態に係る効果について
本実施形態に係る半導体記憶装置では、チップ面積の増加を抑制することができる。本効果につき、以下、具体的に説明する。
例えば、12本の配線CG<11:0>のいずれかに、選択ワード線WLを含む12本のワード線WLの電圧を印加する場合、選択ワード線WLに応じて、配線CG<11:0>に印加する電圧を切り替える必要がある。例えば、CGドライバは、配線CG<11:0>のいずれかにプログラム電圧VPGMを印加できるように構成される必要がある。従って、配線CG<11:0>に対応してCGドライバ内に12個のドライバを設ける場合、各ドライバは、選択ワード線WLを含む12本のワード線WLに印加する全ての電圧に対応できるようにする必要がある。このため、各ドライバは、12本のワード線WLに印加する電圧の種類に応じた個数のスイッチ回路(トランジスタ+LSTP)を備える場合が多い。より具体的には、例えば書き込み動作時に、プログラム電圧VPGMを含む8種類の電圧を印加する必要がある場合、各ドライバは、プログラム電圧VPGMに対応するスイッチ回路を含め、最低でも8個のスイッチ回路を含む構成となる。このような回路構成のドライバは、必要な電圧の種類に応じて、ドライバの回路規模が大きくなる。また、各ドライバは、プログラム電圧VPGMに対応するスイッチ回路(トランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタBLSTP)を含むため、回路規模が更に大きくなる。
これに対し、本実施形態に係る構成では、半導体記憶装置は、CGドライバ50を含むロウドライバ24を含む。CGドライバ50は、選択ドライバ301及びCG選択回路302を含む。そして、選択ドライバ301は、例えば選択ワード線WLiを含むワード線WL(i±6)に対応した12個の専用ドライバを含む。また、CG選択回路302は、配線CG<11:0>のいずれかに、各専用ドライバの出力電圧を出力することができる。これにより、各専用ドライバは対応するワード線WLに印加する電圧を出力できれば良いので、専用ドライバ内のスイッチ回路の個数を低減できる。よって、微細化や多値化により必要とされる電圧の種類が増加した場合でも、各専用ドライバのスイッチ回路の個数の増加を抑制できる。従って、チップ面積の増加を抑制できる。
更に、例えば、プログラム電圧VPGMに対応する回路面積が大きいスイッチ回路は、選択ワード線WLiに対応した専用ドライバ[N_D]に含まれていれば良く、他の非選択ワード線WLに対応する専用ドライバに含まれている必要はない。従って、プログラム電圧VPGMに対応する回路面積が大きいスイッチ回路、すなわちレベルシフタBLSTPの個数を低減できる。従って、チップ面積の増加を抑制できる。
更に本実施形態に係る構成では、ロウドライバ制御回路23は、選択ドライバ301を制御するSDRV制御回路311と、CG選択回路302を制御するCGFORK制御回路312とを含む。SDRV制御回路311は、例えばワード線WLに印加する電圧の設定値と出力のタイミング情報に基づいて、選択ドライバ301を制御する。CGFORK制御回路312は、アドレス情報ADDに基づいてCG選択回路302を制御する。従って、ロウドライバ制御回路23は、ワード線WLに印加する電圧の設定値と、出力のタイミング情報と、アドレス情報ADDとを組み合わせた制御信号SCDを生成する必要が無いため、制御信号SCDの生成回路を簡略化できる。従って、ロウドライバ制御回路23の回路面積の増加を抑制でき、チップ面積の増加を抑制できる。
3.変形例等
上記実施形態に係る半導体記憶装置は、直列接続された第1乃至第4メモリセル(MT in 図3)を含むメモリストリング(16 in 図3)と、第1乃至第4メモリセルのゲートにそれぞれ接続された第1乃至第4ワード線(WL in 図3)と、第1電圧を発生させる電圧発生回路(22 in 図1)と、第1電圧を第1及び第2配線の1つに出力可能な第1回路(ゾーン選択回路34A in 図6)と、第1及び第2配線と第1及び第2ワード線とをそれぞれ接続可能な第2回路(下層WL選択回路32C0 in 図6)と、第1及び第2配線と前記第3及び第4ワード線とをそれぞれ接続可能な第3回路(上層WL選択回路33C0 in 図6)とを含む。
上記実施形態を適用することにより、チップ面積の増加を抑制できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、半導体記憶装置に第1及び第2実施形態の1つが適用されても良く、両方が適用されても良い。
更に、上記実施形態は、上記実施形態と異なる三次元積層型NAND型フラッシュメモリ、あるいは平面型NAND型フラッシュメモリにも適用できる。更には、上記実施形態は、NAND型フラッシュメモリに限定されず、複数の記憶素子に接続された複数のワード線に複数の電圧を印加する半導体記憶装置にも適用できる。
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタMTが2ビット(4値)のデータを保持可能であり、4値のいずれかを保持している際の閾値レベルを低い方からEレベル(消去レベル)、Aレベル、Bレベル、及びCレベルとしたとき、
(1)読み出し動作では、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間(tR)としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
(2)書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
(3)消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
(4)メモリセルの構造は、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。