JP2020047848A - 半導体メモリ - Google Patents

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賢史 永嶋
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Fumitaka Arai
史隆 荒井
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Abstract

【課題】 半導体メモリの特性を向上する。【解決手段】実施形態の半導体メモリは、Ｚ方向に延在し、第１半導体層１０９を含む第１部材ＬＭＰと、Ｘ方向に延在する第１及び第２配線ＷＬと、第１配線ＷＬが第１部材に対向する領域内に設けられた第１メモリセルＭＣと、第２配線ＷＬが第１部材に対向する領域内に設けられた第２のメモリセルＭＣと、Ｚ方向に延在し第１部材ＬＭＰ上方に設けられ、第２半導体層１０９を含む第２部材ＵＭＰと、第１及び第２配線ＷＬの上方にそれぞれ設けられた第３及び第４配線ＷＬと、第３配線が第２部材ＵＭＰに対向する領域内に設けられた第３のメモリセルと、第４配線ＷＬが第２部材ＵＭＰに対向する領域内に設けられた第４メモリセルと、第１部材ＬＭＰと第２部材ＵＭＰとの間に設けられ、第１半導体層１０９と第２半導体層１０９とに連続する第３半導体層１１９と、を含む。【選択図】 図５

Description

本発明の実施形態は、半導体メモリに関する。
３次元構造を有する半導体メモリの研究及び開発が、推進されている。
特開２０１０−２７８７０号公報
半導体メモリの特性を向上する。
実施形態の半導体メモリは、基板と、基板の表面に対して垂直な第１の方向に延在し、第１の半導体層を含む第１の部材と、前記基板の表面に平行な第２の方向に延在する第１の配線と、前記第２の方向に延在し、前記第１の方向と前記第２の方向とに交差し前記基板の表面に対して平行な第３の方向において前記第１の配線に隣り合う第２の配線と、前記第１の配線が前記第１の部材に対向する領域内に設けられた第１のメモリセルと、前記第２の配線が前記第１の部材に対向する領域内に設けられた第２のメモリセルと、前記第１の方向に延在し、前記第１の方向において前記第１の部材上方に設けられ、第２の半導体層を含む第２の部材と、前記第１の方向において前記第１の配線上方に設けられ、前記第２の方向に延在する第３の配線と、前記第２の方向に延在し、前記第３の方向において前記第３の配線に隣り合う第４の配線と、前記第３の配線が前記第２の部材に対向する領域内に設けられた第３のメモリセルと、前記第４の配線が前記第２の部材に対向する領域内に設けられた第４のメモリセルと、前記第１の部材と前記第２の部材との間に設けられ、前記第１の半導体層と前記第２の半導体層とに連続する第３の半導体層と、を含む。
第１の実施形態の半導体メモリの全体構成の一例を示す図。 第１の実施形態の半導体メモリのメモリセルアレイの構成例を示す図。 第１の実施形態の半導体メモリのメモリセルアレイの構成例を示す鳥瞰図。 第１の実施形態の半導体メモリのメモリセルアレイの構成例を示す上面図。 第１の実施形態の半導体メモリのメモリセルアレイの構成例を示す断面図。 第１の実施形態の半導体メモリのメモリセルアレイの構成例を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第１の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの構造例を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第２の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの構造例を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。 第３の実施形態の半導体メモリの製造工程の一工程を示す図。
図１乃至図４７を参照して、実施形態の抵抗変化型メモリについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１）第１の実施形態
図１乃至図２１を参照して、第１の実施形態の半導体メモリ及びその製造方法について説明する。
（ａ） 構成
図１乃至図６を用いて、本実施形態の半導体メモリの構成の一例について、説明する。
＜全体構成＞
図１を用いて、本実施形態の半導体メモリの全体構成について、説明する。
図１は、半導体メモリの基本的な全体構成の一例を示すブロック図である。尚、図１において、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１に示されるように、半導体メモリ１は、メモリコア１０と周辺回路２０とを含む。
メモリコア１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫを含む。図１の例において、３つのブロックＢＬＫ０〜ＢＬＫ２が示されているが、メモリセルアレイ１１内のブロックの数は、限定されない。
ブロックＢＬＫは、三次元に配列された複数のメモリセルを含む。
ロウデコーダ１２は、外部コントローラ（図示せず）から受信したロウアドレスをデコードする。ロウデコーダ１２は、デコード結果に基づいて、メモリセルアレイ１１のロウを選択する。より具体的には、ロウデコーダ１２は、ロウを選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時に、あるブロックＢＬＫから読み出されたデータをセンスする。センスアンプ１３は、データの書き込み時に、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体メモリ１全体の動作を制御する。例えば、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等の動作を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させる。電圧発生回路２２は、発生した電圧を、ロウデコーダ１２及びセンスアンプ１３等に供給する。
例えば、本実施形態の半導体メモリ１は、ＮＡＮＤ型フラッシュメモリである。
＜メモリセルアレイの回路構成＞
図２を用いて、本実施形態の半導体メモリにおける、メモリセルアレイ１１の回路構成について、説明する。
図２は、メモリセルアレイ１１の１つのブロックＢＬＫの回路図を示している。
図２に示されるように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。各々のストリングユニットＳＵは、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、４つのメモリストリングＬＭＳＬ，ＬＭＳＲ，ＵＭＳＬ，ＵＭＳＲを含む。
メモリストリングＬＭＳＬとメモリストリングＵＭＳＬとは、直列に接続されている。メモリストリングＬＭＳＲとメモリセルストリングＵＭＳＲとは、直列に接続されている。
また、導電層１１９とソース線ＳＬとの間において、メモリストリングＬＭＳＬとメモリストリングＵＭＳＬとは、並列に接続されている。導電層１１９とビット線ＢＬとの間において、メモリストリングＬＭＳＲとメモリセルストリングＵＭＳＲとは、並列に接続されている。
以下において、メモリストリングＬＭＳＬとメモリストリングＬＭＳＲとが区別されない場合、メモリストリングＬＭＳＬ，ＬＭＳＲの各々は、メモリストリングＬＭＳと表記される。メモリストリングＵＭＳＬとメモリストリングＵＭＳＲとが区別されない場合、メモリストリングＵＭＳＬ，ＵＭＳＲの各々は、メモリストリングＵＭＳと表記される。メモリストリングＬＭＳとメモリストリングＵＭＳとが区別されない場合、メモリストリングＬＭＳ，ＵＭＳの各々は、メモリストリングＭＳと表記される。
尚、１つのメモリグループＭＧに含まれるメモリストリングＭＳの個数は、４つに限定されない。メモリグループＭＧは、２ｍ（ｍは３以上の整数）個以上のメモリストリングＭＳを含んでいてもよい。
メモリストリングＬＭＳＬは、例えば、８つのメモリセルＭＣＬ０〜ＭＣＬ７、及び、３つのセレクトトランジスタＳＴＬ２Ａ，ＳＴＬ２Ｂ，ＳＴＬ２Ｃを含む。
メモリストリングＬＭＳＲは、例えば、８つのメモリセルＭＣＲ０〜ＭＣＲ７、及び、３つのセレクトトランジスタＳＴＲ２Ａ，ＳＴＲ２Ｂ，ＳＴＲ２Ｃを含む。
メモリストリングＵＭＳＬは、例えば、８つのメモリセルＭＣＬ８〜ＭＣＬ１５、及び、３つのセレクトトランジスタＳＴＬ１Ａ，ＳＴＬ１Ｂ，ＳＴＬ１Ｃを含む。
メモリストリングＵＭＳＲは、例えば、８つのメモリセルＭＣＲ８〜ＭＣＲ１５、及び、３つのセレクトトランジスタＳＴＲ１Ａ，ＳＴＲ１Ｂ，ＳＴＲ１Ｃを含む。
以下、メモリセルＭＣＬ０〜ＭＣＬ１５が区別されない場合、これらのメモリセルの各々は、メモリセルＭＣＬと表記される。メモリセルＭＣＲ０〜ＭＣＲ１５が区別されない場合、これらのメモリセルの各々は、メモリセルＭＣＲと表記される。
メモリセルＭＣＬ及びメモリセルＭＣＲが区別されない場合、これらのメモリセルは、メモリセルＭＣと表記される。
また、セレクトトランジスタＳＴＬ１Ａ〜ＳＴＬ１Ｃ及びセレクトトランジスタＳＴＲ１Ａ〜ＳＴＲ１Ｃが区別されない場合、セレクトトランジスタの各々は、セレクトトランジスタＳＴ１と表記される。セレクトトランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃ及びセレクトトランジスタＳＴＲ２Ａ〜ＳＴＲ２Ｃが区別されない場合、これらのセレクトトランジスタの各々は、セレクトトランジスタＳＴ２と表記される。
メモリセルＭＣは、制御ゲートと電荷蓄積層とを有する。メモリセルＭＣは、データを実質的に不揮発に保持できる。メモリセルＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層（例えば、ポリシリコン層）を用いたフローティングゲート型であってもよい。
以下において、本実施形態において、ＮＡＮＤ型フラッシュメモリにＭＯＮＯＳ型のメモリセルを用いた例を、説明する。
また、メモリストリングＭＳの各々に含まれるメモリセルＭＣの個数は、１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、メモリストリング内のメモリセルＭＣの数は限定されない。メモリストリングＬＭＳの各々に含まれるセレクトトランジスタＳＴ２の個数及びメモリストリングＵＭＳの各々に含まれるセレクトトランジスタＳＴ１の個数は、１つ以上あればよい。
メモリストリングＬＭＳＬにおいて、メモリセルＭＣ及びセレクトトランジスタＳＴ２は、直列に接続されている。より具体的には、セレクトトランジスタＳＴＬ２Ｃ，ＳＴＬ２Ｂ，ＳＴＬ２Ａの電流経路、及び、メモリセルＭＣＬ０〜ＭＣＬ７の電流経路は、直列に接続される。
メモリストリングＬＭＳＲにおいて、セレクトトランジスタＳＴＲ２Ｃ，ＳＴＲ２Ｂ，ＳＴＲ２Ａの電流経路、及び、メモリセルＭＣＲ０〜ＭＣＲ７の電流経路は、直列に接続される。
メモリストリングＵＭＳＬにおいて、メモリセルＭＣＬ８〜ＭＣＬ１５の電流経路、及び、セレクトトランジスタＳＴＬ１Ｃ，ＳＴＬ１，ＳＴＬ１Ａの電流経路は、直列に接続される。
メモリストリングＵＭＳＲにおいて、メモリセルＭＣＲ８〜ＭＣＲ１５の電流経路、及び、セレクトトランジスタＳＴＲ１Ｃ，ＳＴＲ１Ｂ，ＳＴＲ１Ａの電流経路は、直列に接続される。
メモリセルＭＣＬ８のソースは、メモリセルＭＣＬ７のドレインに接続されている。メモリセルＭＣＲ８のソースは、メモリセルＭＣＲ７のドレインに接続されている。
セレクトトランジスタＳＴＬ１Ａのドレイン及びセレクトトランジスタＳＴＲ１Ａのドレインは、複数のビット線ＢＬ（ＢＬ０、…、ＢＬ（Ｎ−１）、但し（Ｎ−１）は２以上の整数）のいずれかに共通に接続される。
セレクトトランジスタＳＴＬ２Ｃのソース及びセレクトトランジスタＳＴＲ２Ｃのソースは、ソース線ＳＬに共通に接続される。
ストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）に対応して、セレクトゲート線ＳＧＤＬ（ＳＧＤＬ０、ＳＧＤＬ１、…）及びセレクトゲート線ＳＧＤＲ（ＳＧＤＲ０、ＳＧＤＲ１、…）が、設けられている。
ストリングユニットＳＵ内の複数のセレクトトランジスタＳＴＬ１Ａ，ＳＴＬ１Ｂ，ＳＴＬ１Ｃのゲートは、対応するセレクトゲート線ＳＧＤＬに共通に接続される。これと同様に、ストリングユニットＳＵ内の複数のセレクトトランジスタＳＴＲ１Ａ，ＳＴＲ１Ｂ，ＳＴＲ１Ｃのゲートは、対応するセレクトゲート線ＳＧＤＲに共通に接続される。以下において、セレクトゲート線ＳＧＤＬ，ＳＧＤＲが区別されない場合、これらのセレクトゲート線の各々は、セレクトゲート線ＳＧＤと表記される。
各セレクトゲート線ＳＧＤは、ロウデコーダ１２によって独立に制御される。
ブロックＢＬＫに対応して、セレクトゲート線ＳＧＳＬ，ＳＧＳＲが設けられている。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴＬ２Ａ，ＳＴＬ２Ｂ，ＳＴＬ２Ｃのゲートは、対応するセレクトゲート線ＳＧＳＬに共通に接続され、セレクトトランジスタＳＴＲ２Ａ，ＳＴＲ２Ｂ，ＳＴＲ２Ｃのゲートは、対応するセレクトゲート線ＳＧＳＲに共通に接続される。以下において、セレクトゲート線ＳＧＳＬ，ＳＧＳＲが区別されない場合、これらのセレクトゲート線の各々は、セレクトゲート線ＳＧＳと表記される。
セレクトゲート線ＳＧＳＬ，ＳＧＳＲは、例えば、ロウデコーダ１２に共通に制御されてもよいし、ロウデコーダ１２によって独立に制御されてもよい。
同一のブロックＢＬＫ内のメモリセルＭＣＬ０〜ＭＣＬ１５，ＭＣＲ０〜ＭＣＲ１５の制御ゲートは、それぞれブロックＢＬＫ毎に設けられたワード線ＷＬＬ０〜ＷＬＬ１５，ＷＬＲ０〜ＷＬＲ１５に共通に接続される。ワード線ＷＬＬ０〜ＷＬＬ１５，ＷＬＲ０〜ＷＬＲ１５は、ロウデコーダ１２によって独立に制御される。以下において、ワード線ＷＬＬ及びＷＬＲが区別されない場合、これらのワード線の各々は、ワード線ＷＬと表記される。
ブロックＢＬＫは、例えば、データの消去単位であり、同一のブロックＢＬＫ内のメモリセルＭＣが保持するデータは、一括して消去される。
書き込み動作及び読み出し動作は、１つのストリングユニットＳＵの１つのワード線ＷＬに共通に接続された複数のメモリセルＭＣに対して、一括に行われる。
メモリセルアレイ１１内において、同一のカラムに属するメモリグループＭＧのセレクトトランジスタＳＴＬ１Ａのドレイン及びセレクトトランジスタＳＴＲ１Ａのドレインは、いずれかのビット線ＢＬに共通に接続される。ビット線ＢＬは、複数のストリングユニットＳＵ間において、メモリグループＭＧを共通に接続する。
ストリングユニットＳＵは、複数のメモリグループを含む。１つのストリングユニットＳＵ内の複数のメモリグループは、異なるビット線ＢＬに接続され、且つ、同一のセレクトゲート線ＳＧＤＬ，ＳＧＤＲに接続されている。
ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの複数の集まりを含む。
メモリセルアレイ１１は、共通のビット線ＢＬに接続された複数のブロックＢＬＫを含む。メモリセルアレイ１１内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが、半導体基板の表面に対して垂直な方向（Ｚ方向）に積層される。これによって、メモリセルＭＣが、メモリセルアレイ１１内に三次元に配列される。
＜メモリセルアレイの構成＞
図３を用いて、メモリセルアレイ１１の構成について、説明する。
図３は、メモリセルアレイ１１の１つのブロックＢＬＫに対応する斜視図である。図３の例において、絶縁層の一部の図示が、省略されている。
図３に示されるように、半導体基板１００の上方に、半導体基板１００の表面に平行なＸ−Ｙ平面に延びる配線１０１が設けられている。配線１０１は、ソース線ＳＬとして機能する。
配線１０１の上方に、Ｙ方向に延びる３層の配線１０２が設けられている。３層の配線１０２は、半導体基板１００の表面に垂直なＺ方向に離間されている。配線１０２は、それぞれの間に、絶縁層（図示せず）を介して、積層されている。配線１０２は、セレクトゲート線ＳＧＳ、または、消去動作時の消去電流生成のためのゲート電極として機能する。
半導体層１０５が、配線１０１の上面の一部に接触するように、配線１０１の上面上に設けられている。半導体層１０５は、Ｘ方向に延びる。半導体層１０５のＹ方向の側面は、最下層の配線１０２に対向する。Ｚ方向において、半導体層１０５の上面は、最下層の配線１０２の上面よりも高く、中間の配線１０２の底面よりも低い位置にある。
Ｘ方向に延びる８層の配線１０３が、３層の配線１０２の上方にＹ設けられている。８層の配線１０３は、Ｚ方向に離間されて積層されている。８層の配線１０３は、ワード線ＷＬ０〜ＷＬ７として機能する。
配線１０３（及び配線１０２）は、積層体５０を形成する。
８層の配線１０３及び上側の２層の配線１０２をＸ方向において２つの部分に離間させるように、半導体層１０５上方に、メモリトレンチＬＭＴが設けられている。メモリトレンチＬＭＴは、積層体５０内に設けられている。例えば、メモリトレンチＬＭＴの底部は、半導体層１０５に達する。
メモリトレンチＬＭＴの側面に、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８がメモリトレンチＬＭＴの側面側（配線１０２，１０３側）から順に積層されている。
半導体層１０９が、メモリトレンチＬＭＴ内に設けられている。半導体層１０９のＹ方向における面が、Ｙ方向におけるトンネル絶縁層１０８の面に接する。半導体層１０９の底面（Ｚ方向における基板１００側の面）は、半導体層１０５に接する。コア層１１０が、メモリトレンチＬＭＴ内の半導体層１０９より内側の領域内に埋め込まれている。半導体層１０９は、Ｙ方向においてコア層１１０とトンネル絶縁層１０８との間に挟まれている。
以下において、メモリトレンチＬＭＴ内の複数の層の集合は、メモリピラーＬＭＰともよばれる。１つのメモリピラーＬＭＰが、１つのメモリグループＭＧのメモリストリングＬＭＳＬ，ＬＭＳＲとして機能する。
Ｘ方向に並ぶメモリトレンチＬＭＴを分離するように、複数のホールＬＡＨが、積層体５０内に設けられる。複数のホールＬＡＨは、Ｘ方向に沿って配列されている。１つのホールＬＡＨは、Ｘ方向において２つのメモリトレンチＬＭＴ間に挟まれている。ホールＬＡＨの底面は、半導体層１０５に達する。
Ｙ方向に沿って配置された複数のメモリピラーＬＭＰ上のそれぞれに、導電層１１９が設けられている。
導電層１１９の上方に、８層の配線１０３及び３層の配線１０４が、Ｚ方向に離間されて積層されている。８層の配線１０３は、Ｘ方向に延びるワード線ＷＬ８〜ＷＬ１５として機能する。３層の配線１０４は、Ｘ方向に延びるセレクトゲート線ＳＧＤとして機能する。
導電層１１９上方の配線１０３及び配線１０４は、積層体５１を形成する。
８層の配線１０３及び３層の配線１０４をＸ方向において２つの部分に離間させるように、導電層１１９上方に、メモリトレンチＬＭＴが設けられている。メモリトレンチＬＭＴは、積層体５１内に設けられている。メモリトレンチＵＭＴの底面の一部は、導電層１１９に達する。
メモリトレンチＵＭＴ内に、メモリトレンチＬＭＴ及びメモリトレンチＬＭＴ内の複数の層と同様に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０が、設けられている。
メモリトレンチＵＭＴ内の複数の層の集合は、メモリピラーＵＭＰともよばれる。１つのメモリピラーＵＭＰが、１つのメモリグループＭＧのメモリストリングＵＭＳＬ，ＵＭＳＲとして機能する。以下において、メモリピラーＬＭＰ，ＵＭＰが区別されない場合、これらのメモリピラーのそれぞれは、メモリピラーＭＰと表記される。
Ｘ方向に並ぶ複数のメモリトレンチＵＭＴを分離するように、複数のホールＵＡＨが、積層体５１内に設けられている。複数のホールＵＡＨは、Ｘ方向に配列されている。１つのホールＵＡＨは、Ｘ方向において２つのメモリトレンチＵＭＴ間に挟まれている。ホールＵＡＨの底面は、ホールＬＡＨ又は導電層１１９に達する。
メモリグループＭＧは、メモリピラーＬＭＰ，ＵＭＰ及びメモリピラーＬＭＰ，ＵＭＰを電気的に接続する導電層１１９を含む。
Ｘ方向に沿って配置された複数のメモリピラーＵＭＰ上に、導電層１１２がそれぞれ設けられている。各導電層１１２上に、コンタクトプラグ１１３が設けられている。コンタクトプラグ１１３の上面は、例えば、Ｙ方向に延びるビット線ＢＬに接続される。
＜メモリセルアレイの構造例＞
図４及び図５を用いて、本実施形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造例について、説明する。
図４は、半導体基板１００の表面に平行なＸ−Ｙ平面内におけるメモリセルアレイ１１の平面構造を示している。尚、図４の例において、層間絶縁膜の図示は省略されている。
図４に示されるように、Ｘ方向に延びるワード線ＷＬＬ７（配線１０３）及びワード線ＷＬＲ７（配線１０３）がＹ方向に隣り合うように配置されている。ワード線ＷＬＬ７とワード線ＷＬＲ７との間に、Ｘ方向に沿って複数のメモリピラーＬＭＰ及び複数のホールＬＡＨが、交互に配置されている。
Ｙ方向におけるメモリピラーＬＭＰの２つの側面（Ｙ方向の端部）上のそれぞれにおいて、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９が、トレンチＬＭＴの側面からトレンチＬＭＴの中央に向かって順次積層されている。メモリピラーＬＭＰの内部に、コア層１１０が埋め込まれている。
１つのメモリピラーＬＭＰにおいて、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０のＸ方向の端部は、メモリホールＬＡＨ内の絶縁層に接する。
１つのメモリピラーＬＭＰにおいて、ブロック絶縁膜１０６、電荷蓄積層１０７、及び、トンネル絶縁層１０８は、Ｙ方向において互いに分離されている。
Ｘ方向に隣り合うメモリピラーＭＰにおいて、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９は、Ｘ方向において互いに分離されている。
図４の例において、ワード線ＷＬＬ７とメモリピラーＬＭＰの左側面側のブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９とを含む領域（部分）により、メモリセルＭＣＬ７が形成される。ワード線ＷＬＲ７とメモリピラーＬＭＰの右側面側のブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９とを含む領域により、メモリセルＭＣＲ７が形成される。
ホールＬＡＨは、複数のメモリトレンチＬＭＴをＸ方向に分離する。
Ｙ方向におけるホールＬＡＨの寸法（長さ／幅）Ｄ１Ａは、Ｙ方向におけるメモリトレンチＬＭＴの寸法（長さ／幅）Ｄ２Ｂより大きい。それゆえ、Ｙ方向におけるホールＬＡＨの寸法（例えば、Ｙ方向におけるホールＬＡＨの最小寸法）Ｄ１Ａは、Ｙ方向におけるメモリピラーＬＭＰの寸法（例えば、Ｙ方向におけるメモリピラーＬＭＰの最大寸法）Ｄ２Ｂよりも大きい。
メモリピラーＬＭＰ上に、メモリピラーＬＭＰの上面を覆うように、導電層１１９が設けられている。導電層１１９は、メモリトレンチＵＭＴを加工する際のメモリピラーＬＭＰの上面上のエッチングストッパ層（犠牲層）が除去された空間内に設けられている。
導電層１１９は、矩形状、レーストラック状、楕円形状、又は、円形状の平面形状を有する。図４の例において、導電層１１９は、矩形状の平面形状を有する。
導電層１１９のＸ方向における寸法Ｄ３Ａは、メモリピラーＬＭＰのＸ方向における寸法Ｄ２Ａより大きい。導電層１１９のＹ方向における寸法Ｄ３Ｂは、メモリピラーＬＭＰのＹ方向における寸法Ｄ２Ｂよりも大きい。
例えば、導電層１１９は、ホールＬＡＨ内の絶縁層のＸ方向の端部を覆う。
Ｘ方向に沿って配置された２つの導電層（ストッパ層／犠牲層）１１９間の寸法（間隔）が“Ｗ１”と表記され、図示せぬメモリトレンチＵＭＴ内において、Ｙ方向におけるブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８による合計の寸法が、“Ｗ２”と表記される。これらの寸法Ｗ１，Ｗ２に関して、寸法Ｗ１が寸法Ｗ２の２倍以下とする、すなわち、Ｗ１≦２×Ｗ２の関係である、ことが好ましい。
これらの寸法Ｗ１，Ｗ２の関係を有する場合において、上層のメモリトレンチＵＭＴの加工時に、導電層１１９間のホールＬＡＨ（絶縁層１２２）が加工されたとしても、上層のメモリトレンチＵＭＴ内への各層の形成時において、上層のブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８によりホールＬＡＨの不要に加工された領域内が埋め込まれる。
これによって、上層の半導体層１０９の形成時において、上層の半導体層１０９が下層のホールＬＡＨ内に入り込むのを、抑制できる。
図５は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、図４のＡ１−Ａ２線に沿ったメモリセルアレイ１１の断面図である。尚、図５において、層間絶縁膜の図示は省略されている。
図５に示されるように、半導体基板１００の上方に、絶縁層（図示せず）を介して、配線（導電層）１０１が設けられている。配線１０１は、ソース線である。
配線１０１に、例えば、リン（Ｐ）等をドープした多結晶シリコンが用いられる。尚、半導体基板１００と配線１０１との間の領域内に、ロウデコーダ１２やセンスアンプ１３等の回路が設けられていてもよい。
配線１０１の上方に、３層の配線（導電層）１０２及び８層の配線（導電層）１０３が、各層の間に絶縁層（図示せず）を介して、順次積層されている。３層の配線１０２は、セレクトゲート線ＳＧＳＬ，ＳＧＳＲである。８層の配線１０３のそれぞれは、ワード線ＷＬ０〜ＷＬ７である。
配線１０２及び配線１０３は、導電材料により構成される。例えば、配線１０２，１０３の材料に、不純物が添加された半導体（ｎ型半導体材料又はｐ型半導体材料）、導電性化合物、又は、金属が用いられる。本実施形態において、配線１０２，１０３に、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）が用いられた場合について、説明する。配線１０２，１０３は、ＷとＴｉＮとの積層構造を有する。ＴｉＮは、Ｗを形成する際のバリアメタル及び密着層として機能する。
配線１０１上に、半導体層１０５が設けられている。半導体層１０５は、Ｙ方向において、最下層の配線１０２に隣り合う。半導体層１０５のＹ方向の側面に、配線１０２が、対向する。半導体層１０５は、Ｙ方向において、２つの配線１０２間に設けられている。半導体層１０５に、シリコン層が用いられる。
半導体層１０５上に、メモリトレンチＬＭＴが設けられている。メモリピラーＬＭＰが、メモリトレンチＬＭＴ内に、設けられている。メモリピラーＬＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０を含む。
ブロック絶縁膜１０６、トンネル絶縁層１０８、及びコア層１１０に、例えば、酸化シリコン層（ＳｉＯ２）が用いられる。電荷蓄積層１０７に、例えば、窒化シリコン層（ＳｉＮ）又は酸化ハフニウム層（ＨｆＯ）等が用いられる。半導体層１０９は、メモリセルＭＣのチャネルが形成される領域（以下では、チャネル領域とよばれる）である。
半導体層１０９は、複数のメモリセルＭＣの電流経路を接続するための配線（信号線）として機能する。半導体層１０９に、例えば、多結晶シリコンが用いられる。
図５の例において、半導体層１０５及びメモリピラーＬＭＰに対して紙面左側に配置された配線１０２がセレクトゲート線ＳＧＳＬとして機能し、８層の配線１０３が下層側から順にワード線ＷＬＬ０〜ＷＬＬ７として機能する。
例えば、ワード線ＷＬＬ０として機能する配線１０３とメモリピラーＬＭＰの左側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９の一部を含む領域（部分）によって、メモリセルＭＣＬ０が形成される。他のメモリセルＭＣＬ１〜ＭＣＬ７及びセレクトトランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃも同様の構成を有する。
紙面右側に配置された配線１０２がセレクトゲート線ＳＧＳＲとして機能し、８層の配線１０３が下層側（半導体基板側）から順にワード線ＷＬＲ０〜ＷＬＲ７として機能する。
例えば、ワード線ＷＬＲ０として機能する配線１０３とメモリピラーＬＭＰの右側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９の一部を含む領域によって、メモリセルＭＣＲ０が形成される。他のメモリセルＭＣＲ１〜ＭＣＲ７及びセレクトトランジスタＳＴＲ２Ａ〜ＳＴＲ２Ｃも、メモリセルＭＣＲ０と実質的に同様の構成を有する。
メモリセルＭＣＬ０とメモリセルＭＣＲ０とは同じ層（Ｘ−Ｙ平面、Ｚ方向における同じ高さ）内に設けられている。メモリセルＭＣＬ０及びメモリセルＭＣＲ０の各々に対応する配線１０３、電荷蓄積層１０７、及び半導体層１０９は、同じ層（Ｘ−Ｙ平面）において互いに分離されている。メモリセルＭＣＬ０及びメモリセルＭＣＲ０のチャネル領域は、互いに分離されている。
但し、半導体層１０９は、メモリトレンチＬＭＴの底面の層において、メモリセルＭＣＬ０側とメモリセルＭＣＲ０側との間で連続している。半導体層１０９は、コア層１１０と半導体層１０５の間に設けられている。
他のメモリセルＭＣＬ及びメモリセルＭＬＲも、メモリセルＭＣＬ０とメモリセルＭＣＲ０との関係と同様の関係を有する。
セレクトトランジスタＳＴＬ２Ａ〜ＳＴＬ２Ｃ及びセレクトトランジスタＳＴＲ２Ａ〜ＳＴＬ２Ｃも、メモリセルＭＣＬ，ＭＣＲの関係と同様の関係を有する。例えば、セレクトトランジスタＳＴＬ２Ａが、セレクトトランジスタＳＴＲ２Ａと同じ層（Ｘ−Ｙ平面）内に設けられている。
メモリピラーＬＭＰ上に、導電層１１９が設けられている。導電層１１９は、導電材料により構成される。例えば、多結晶シリコンを用いたｎ型半導体層が、導電層１１９に用いられる。
導電層１１９の上方に、８層の配線１０３及び３層の配線１０４が、それぞれの層間に層間絶縁膜（図示せず）を介して、順次積層されている。８層の配線１０３は、ワード線ＷＬ８〜ＷＬ１５として機能する。３層の配線１０４は、セレクトゲート線ＳＧＤとして機能する。
配線１０４は、配線１０２及び配線１０３と同様に、導電材料により構成される。例えば、配線１０４に、不純物が添加された半導体（ｎ型半導体又はｐ型半導体）、導電性化合物、又は、金属が用いられる。本実施形態において、例えば、配線１０２，１０３と同様に、配線１０４に、Ｗ及びＴｉＮが用いられている。
導電層１１９上方に、メモリトレンチＵＭＴが設けられている。メモリトレンチＵＭＴ内に、メモリピラーＵＭＰが設けられている。メモリピラーＵＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及び、コア層１１０を含む。
導電層１１９は、メモリピラーＬＭＰ，ＵＭＰの半導体層１０９に接している。例えば、導電層１１９は、半導体層１０９に連続した層である。導電層１１９を介して、メモリストリングＬＭＳＬ，ＬＭＳＲ，ＵＭＳＬ，ＵＭＳＲのチャネル領域が、電気的に接続される。
図５の例において、メモリピラーＵＭＰに対して紙面左側に配置された８層の配線１０３が下層側（半導体基板側）から順にワード線ＷＬＬ８〜ＷＬＬ１５として機能し、配線１０４がセレクトゲート線ＳＧＤＬとして機能する。
例えば、ワード線ＷＬＬ８として機能する配線１０３とメモリピラーＵＭＰの左側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９の一部とを含む領域によって、メモリセルＭＣＬ８が形成される。他のメモリセルトランジスタＭＣＬ９〜ＭＣＬ１５及びセレクト選択トランジスタＳＴＬ１Ａ〜ＳＴＬ１Ｃも、メモリセルＭＣＬ８の構成と同様の構成を有する。
紙面右側に配置された８層の配線１０３が、下層側から順にワード線ＷＬＲ８〜ＷＬＲ１５として機能し、配線１０４がセレクトゲート線ＳＧＤＲとして機能する。
例えば、ワード線ＷＬＲ８として機能する配線１０３とメモリピラーＵＭＰの右側面に設けられたブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、及び半導体層１０９の一部とを含む領域によって、メモリセルＭＣＲ８が形成される。他のメモリセルＭＣＲ９〜ＭＣＲ１５及びセレクトトランジスタＳＴＲ１Ａ〜ＳＴＲ１Ｃも、メモリセルＭＣＲ８の構成と同様の構成を有する。
メモリピラーＵＭＰ上に、導電層１１２が設けられている。導電層１１２は、導電材料により構成される。導電層１１２に、例えば、多結晶シリコン層が用いられる。導電層１１２上に、コンタクトプラグ１１３が設けられる。コンタクトプラグ１１３は、メモリピラーＵＭＰをビット線ＢＬと接続する。コンタクトプラグ１１３は導電材料により構成される。例えば、Ｗ及びＴｉＮを含む積層膜が、コンタクトプラグ１１３に用いられる。コンタクトプラグ１１３上に、図示せぬビット線ＢＬが、設けられる。
積層体及びメモリピラーＭＰは、Ｚ方向において３段以上に積層されてもよい。この場合において、各メモリピラーＭＰ間に導電層１１９が設けられる。
図６の（ａ）及び（ｂ）は、本実施形態のＮＡＮＤ型フラッシュメモリにおける２つのメモリピラーの接続部（導電層１１９の近傍の部分）の拡大図である。
図６の（ａ）に示されるように、導電層１１９は、下層の積層体５０内のメモリピラーＬＭＰを、上層の積層体５１内のメモリピラーＵＭＰに接続する。
導電層１１９は、例えば、メモリピラーＬＭＰ内の半導体層１０９及びメモリピラーＵＭＰ内の半導体層１０９に連続する。例えば、導電層１１９と半導体層１０９とは、シームレスな層である。
導電層１１９は、矩形状の断面形状を有する。例えば、導電層１１９の内部（例えば、導電層の中央部）に、エアギャップＱ１が設けられている。
導電層１１９は、例えば、ｎ型又はｐ型のポリシリコン層である。
図６の（ｂ）のように、導電層１１９の内部（例えば、導電層の中央部）に、シームＱ２が設けられている場合もある。シームとは、ある空間内における層の複数の方向からの成長（形成）に起因して層内に生じる複数の部分の接触面（不連続面、継ぎ目）である。
また、導電層１１９の断面形状は、角の欠けた矩形状でもよい。この場合、導電層１１９の角の部分に、導電層１１９の材料とは異なる材料の部材（例えば、犠牲層の材料）が、設けられている。
メモリピラーＭＰは３段以上積層されてもよい。この場合、各メモリピラーＭＰ間に、導電層１１９が設けられる。
以下の製造方法によって、本実施形態のＮＡＮＤ型フラッシュメモリは、形成される。
（ｂ） 製造方法
図７乃至図２１を参照して、本実施形態の半導体メモリの製造方法について、説明する。
以下において、本実施形態の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）のメモリセルアレイ１１の製造方法について、説明する。
図７乃至図１２、図１４、図１６、図１８及び図２０のそれぞれは、本実施形態の半導体メモリの製造方法の各工程における、メモリセルアレイの上面（アレイ上面）及びＡ１−Ａ２線に沿った断面（Ａ１−Ａ２断面）をそれぞれ示している。図１３、図１５、図１７、図１９及び図２１のそれぞれは、各製造工程におけるメモリセルアレイのＢ−Ｂ２線に沿った断面を示している。
尚、本実施形態において、配線（ワード線及びセレクトゲート線）１０２，１０３，１０４の形成において、以下のような処理（形成方法）が実行される。
配線１０２，１０３，１０４に相当する構造（部分）が犠牲層１２１で形成された後、犠牲層１２１が除去される。犠牲層１２１が除去されたスペース（空隙）内に、導電材料が埋め込まれる。これによって、配線１０２，１０３，１０４が形成される。以下において、犠牲層が除去されたスペースに対する導電材料の埋め込みは、「埋め戻し」とよばれる。
以下の工程において、犠牲層１２１として窒化シリコン層（ＳｉＮ）を用い、配線１０２，１０３，１０４の導電材料としてＷ及びＴｉＮを用いる場合について、説明される。配線１０２，１０３，１０４は、ＴｉＮとＷとを含む積層構造を有する。ＴｉＮは、Ｗを成膜する際、例えば、Ｗと下地のＳｉとの反応を防止するためのバリア層、又は、Ｗの密着性を向上させるための密着層として機能を有する。
犠牲層１２１は、ＳｉＮに限定されない。犠牲層１２１の材料は、犠牲層と層間絶縁膜との間のウェットエッチングの選択比が十分に得られる材料であればよい。例えば、犠牲層１２１は、酸窒化シリコン層（ＳｉＯＮ）でもよい。
図７に示されるように、半導体基板１００上方に、絶縁層１２０Ａが形成される。配線（導電性シリコン層）１０１が、絶縁層１２０Ａ上に形成される。例えば、絶縁層１２０Ａは、層間絶縁膜としての酸化シリコン層、又は、酸化シリコン層（層間絶縁膜）上の酸化アルミニウム層である。
配線１０１上に、絶縁層１２０（例えば、ＳｉＯ２）が形成された後に、犠牲層１２１と絶縁層とが、Ｚ方向に交互に堆積される。これによって、積層体５０が形成される。
例えば、１１層の犠牲層１２１と１１層の絶縁層１２０とが、積層体５０内に形成される。１１層の犠牲層１２１のうち、３層の犠牲層１２１は配線１０２に対応し、８層の犠牲層１２１は配線１０３に対応する。
図８に示されるように、Ｘ方向に沿って延びるトレンチＬＭＴｘが、積層体５０内に、形成される。トレンチＬＭＴｘの底面は、配線１０１に達する。最下層の犠牲層１２１の側面を覆うように、絶縁層１２０の一部としての絶縁膜が、犠牲層１２１の側面上に形成される。これによって、最下層の犠牲層１２１の側面は、トレンチＬＭＴｘ内に露出されない。
半導体層の選択ＣＶＤ法（例えば、シリコンの選択エピタキシャル成長）によって、露出した配線１０１上に、半導体層１０５が形成される。
トレンチＬＭＴｘ内に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０が、トレンチＬＭＴｘ内を埋め込むように、形成される。
より具体的には、以下のように、各層（各膜）が、トレンチＬＭＴ内に形成される。
ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８が、積層体５０の側壁側から順に、トレンチＬＭＴｘ内に形成される。ドライエッチング（例えば、ＲＩＥ）によって、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８が、積層体５０の最上層の絶縁層１２０の上面、及び、トレンチＬＭＴｘの底部（半導体層１０５の上面）から除去される。これによって、半導体層１０５の上面の一部が、露出する。
半導体層１０９及びコア層１１０の形成によって、トレンチＬＭＴｘ内が埋め込まれる。この後、最上層の絶縁層１２０上の余剰の半導体層１０９及びコア層１１０が、除去される。
図９に示されるように、ホールＬＡＨの底面の一部が半導体層１０５に達するように、ホールＬＡＨが、積層体５０内（トレンチＬＭＴ内）に形成される。この後、ホールＬＡＨ内に、絶縁層１２２（例えば、ＳｉＯ２）が埋め込まれる。
絶縁層１２２がホールＬＡＨ内に埋め込まれた後、例えば、ドライエッチング又はＣＭＰ（chemical mechanical polishing）によって、絶縁層１２２の表面が、平坦化される。これによって、トレンチＬＭＴが、Ｘ方向において複数のメモリトレンチＬＭＴに分断される。トレンチＬＭＴｘ内の各層が、メモリトレンチ毎にＹ方向に分離される。
この結果として、メモリピラーＬＭＰがメモリトレンチＬＭＴ内に形成される。
図１０に示されるように、本実施形態において、犠牲層１１１が、メモリピラーＬＭＰ上に、形成される。犠牲層１１１は、上層のメモリトレンチＵＭＴの加工時におけるエッチングストッパとして機能する。犠牲層１１１は、例えば、酸化アルミニウム層（ＡｌＯ層）である。
このため、犠牲層１１１のＺ方向における膜厚は、上層の積層体に対するトレンチの形成（及び／又はホールの形成）時に、犠牲層１１１に対するエッチングによってメモリピラーＬＭＰの上部が露出しない膜厚に設定される。
犠牲層１１１の形成位置及び寸法は、上層の積層体におけるホールの形成時にメモリピラーＬＭＰがホールに露出しないように、設定されている。例えば、犠牲層１１１のＸ方向における寸法は、メモリピラーＬＭＰ（メモリトレンチＬＭＴ）のＸ方向における寸法より大きい。例えば、犠牲層１１１のＹ方向における寸法は、メモリピラーＬＭＰのＹ方向における寸法より大きい。
例えば、半導体層１１９ｘが、犠牲層１１１とメモリピラーＬＭＰとの間に、形成される。半導体層１１９ｘは、Ｚ方向に積層されたメモリピラー間を接続する導電層を形成するための下地層として機能する。半導体層１１９ｘは、例えば、アモルファスシリコン層である。
尚、犠牲層１１１に、ＨｆＯ層、ＨｆＳｉＯ層、ＺｒＯ層、又はＷ層が用いられてもよい。
図１１に示されるように、犠牲層１１１を覆うように、絶縁層１２０Ｂが、犠牲層１１１上及び積層体５０上に形成される。この後、複数の犠牲層１２１及び複数の絶縁層１２０が、絶縁層１２０Ｂ上に交互に堆積される。これによって、積層体５１が、積層体５０上に形成される。例えば、積層体５１は、１１層の絶縁層と１１層の犠牲層１２１とを含む。積層体５１の１１層の犠牲層のうち、８層の犠牲層１２１は配線１０３に対応し、３層の犠牲層は配線１０４に対応する。
図１２及び図１３に示されるように、トレンチＵＭＴｘが、積層体５１内に形成される。トレンチＵＭＴｘの底面が犠牲層１１１に達する。犠牲層１１１の上面は、トレンチＵＭＴｘを介して露出する。
トレンチＵＭＴｘ内に、メモリピラーＵＭＰの各層と同様に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０が、トレンチＵＭＴｘの側面側から中央部側に向かって順に形成される。
例えば、ブロック絶縁膜１０６、電荷蓄積層１０７及びトンネル絶縁層１０８が形成された後、エッチングによって、犠牲層１１１上の層１０６，１０７，１０８が除去される。この後、半導体層１０９及びコア層１１０が、トレンチＵＭＴｘ内に、形成される。
それゆえ、半導体層１０９は、犠牲層１１１の上面に接する。この時、犠牲層１１１は、ホールＬＡＨ内の絶縁層１２２の上面を部分的に覆う。
図１４及び図１５に示されるように、ホールＵＡＨが、積層体５１内に形成される。ホールＵＡＨの底面の一部は、犠牲層（ＡｌＯ層）１１１に達する。
Ｘ方向に延在するトレンチＵＭＴｘが、複数のメモリトレンチＵＭＴに分断される。これによって、複数のメモリピラーＵＭＰが形成される。
ホールＵＡＨを形成するためのエッチング（例えば、ＲＩＥ）の条件は、ＳｉＯ２（コア層１１０及びトンネル絶縁層１０８）、ＳｉＮ（電荷蓄積層１０７）及びＳｉ（半導体層１０９）がエッチングされるように設定されている。
それゆえ、犠牲層１１１は、積層体５０上に残存する。
例えば、Ｘ方向に並ぶ犠牲層１１１間の領域において、ホールＵＡＨの形成のためのエッチングによって、下層の積層体５０内の絶縁層１２２の上部が、エッチングされる。
この時、犠牲層の１１１の上面のＸ方向の端部もエッチングされる。それゆえ、犠牲層１１１の上面に段差が形成される。
以下のように、本実施形態において、ホールＵＡＨ内に絶縁層が形成される前に、犠牲層１１１の除去工程が、実行される。
図１６及び図１７に示されるように、スペーサー層（絶縁層）２００が、ホールＵＡＨ内における積層体５０の側面上に形成される。スペーサー層２００は、例えば、ＳｉＯ２である。
形成されたスペーサー層２００に対して、エッチバックが、施される。このエッチバックによって、スペーサー層２００が、ホールＵＡＨの底部及び積層体５１の上面から除去される。
これによって、犠牲層１１１の側面が、ホールＵＡＨ（Ｘ方向に隣り合うメモリピラー間の領域）内において露出する。
スペーサー層２００は、ホールＵＡＨの形状に沿って、積層体５１の側面上に残存する。それゆえ、ホールＵＭＨ内において、メモリピラーＵＭＰ（メモリピラーの各層）及び絶縁層１２０及び犠牲層１２１のＸ方向の側面は、スペーサー層２００に覆われる。
図１８及び図１９に示されるように、積層されたメモリピラー間の犠牲層に対するエッチングが、実行される。
犠牲層１１１のエッチングのためのエンチャントは、ホールＵＡＨを介して、犠牲層１１１の側面側からメモリピラーＬＭＰ，ＵＭＰ間に供給される。犠牲層が酸化アルミニウム層である場合、熱リン酸（Ｈ３ＰＯ４）溶液がエッチングに用いられる。
これによって、犠牲層が、選択的に除去される。尚、スペーサー層２００によって、犠牲層１２１は除去されない。
この結果として、エアギャップ９９が、犠牲層に対応するスペース（Ｚ方向におけるメモリピラーＵＭＰ，ＬＭＰ間の領域）に形成される。
犠牲層のエッチング条件下において、半導体層（アモルファスシリコン層）１１９ｘは、メモリピラーＵＭＰ上に残存する。シリコン層１０９は、メモリピラーＵＭＰ，ＬＭＰ内に残存する。
尚、犠牲層１１１に、ＨｆＳｉＯ層が用いられた場合、熱リン酸によって、ＨｆＳｉＯ層が選択的に除去される。犠牲層１１１に、Ｗ層が用いられた場合、Ｗ層が、ＳＰＭ洗浄によって選択的に除去される。
図２０及び図２１に示されるように、半導体層（例えば、シリコン層）１１９が、選択ＣＶＤ法によって、領域（エアギャップ）９９内に形成される。
例えば、半導体層１１９は、半導体層１１９ｘ及びメモリピラーＵＭＰの半導体層１０９を起点として、成長する。
これによって、上述の図６に示されるように、半導体層１１９が、Ｚ方向に並ぶメモリピラーＵＭＰとメモリピラーＬＭＰとを接続するように、形成される。例えば、半導体層１１９は、半導体層１１９の内部に、エアギャップ（ボイド）Ｑ１又はシームＱ２を含む。尚、ボイドとは、ある空間内における層の複数の方向からの成長に起因して層内に生じる隙間である。
例えば、半導体層１１９は、半導体層１０９に連続する層である。半導体層１１９と半導体層１０９との境界に、シームが形成されない。
この結果として、半導体層１１９と半導体層１０９との接触抵抗（界面抵抗）は、低減される。
半導体層１１９ｘが積層体５０上に形成されない場合、半導体層１１９は、メモリピラーＬＭＰの半導体層１０９の上部を起点に、選択的に成長する。
尚、犠牲層１１１の除去工程において、犠牲層１１１が、ウェットエッチングによって完全に除去されない場合がある。例えば、犠牲層は、エアギャップ９９の角に残存する。この場合において、導電層１１９は、角の欠けた矩形状の断面形状を有する。導電層１１９の角の部分に、犠牲層１１１の材料が、設けられている。
この後、例えば、コンタクトホールＵＡＨ下方に形成された半導体層１１９の部分を除去するために、エッチングが、実行されてもよい。これによって、半導体層１１９は、メモリピラーＵＭＰ毎に分断される。
このように、Ｚ方向に積層されたメモリピラーＬＭＰ，ＵＭＰは、半導体層１１９によって電気的に接続される。
絶縁層１２２が、ホールＵＡＨ内に埋め込まれる。
この後、図５に示されるように、導電層１１２が、メモリピラーＵＭＰ上に形成される。導電層１１２を覆うように、絶縁層（図示せず）が、導電層１１２及び絶縁層１２上に形成される。
上述の埋め戻しによって、配線１０２，１０３，１０４が、形成される。
より具体的には、犠牲層１２１の側面が露出するように、図示せぬスリット（又はホール）が、積層体５０，５１内（例えば、積層体５０，５１の端部の領域内）に形成される。
例えば、リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングが、実行される。これにより、スリットを介して犠牲層１２１がエッチングされ、犠牲層１２１が除去される。これによって、エアギャップが、積層体５０，５１の絶縁層１２０間のスペースに形成される。
次に、ＴｉＮ及びＷが順に形成され、絶縁層１２０間のエアギャップが埋め込まれる。スリットの側面及び表面の絶縁層１２０上の余剰のＷ及びＴｉＮが除去される。
このように、ワード線及びセレクトゲート線としての配線１０２，１０３，１０４が、埋め戻しによって形成される。
この後、絶縁層が、図示せぬスリット内に埋め込まれる。
配線１０２，１０３，１０４が形成された後、導電層１１３、ビット線ＢＬ、各配線１０２，１０３，１０４に接続されるコンタクトプラグなどが、順次形成される。
以上の工程によって、本実施形態のＮＡＮＤ型フラッシュメモリが、完成する。
（ｃ）まとめ
本実施形態の半導体メモリにおいて、メモリセルアレイは、基板の表面に対して垂直方向に複数のメモリピラーが積層された構造を有する。
積層された複数のメモリピラーの接続部は、犠牲層から導電層への置換処理によって、形成される。
本実施形態の半導体メモリの製造工程において、積層されたメモリピラー間に、犠牲層が形成される。導電層が、犠牲層が除去された領域内に、形成される。
形成された導電層によって、上層のメモリピラーが、下層のメモリピラーに接続される。
本実施形態のように、２つのメモリピラーを接続する導電層が形成された場合、導電層とメモリピラーとの間の抵抗値（接触抵抗／界面抵抗）を、低減できる。
これによって、本実施形態の半導体メモリは、半導体メモリの特性を向上できる。
また、本実施形態の半導体メモリの製造法工程において、上層のメモリピラーの形成時において、下層のメモリピラーと上層のメモリピラーとの間に、犠牲層（例えば、酸化アルミニウム層）が設けられている。
これによって、本実施形態の半導体メモリの製造工程において、上層のメモリピラーの形成のためのエッチングによって、下層のメモリピラーの部材が、破壊されるのを防止できる。
それゆえ、本実施形態の半導体メモリの製造方法によれば、半導体メモリの製造歩留まりを、向上できる。
（２） 第２の実施形態
図２２乃至図３０を参照して、第２の実施形態の半導体メモリ及びその製造方法について説明する。
以下において、第１の実施形態と異なる点についてのみ説明する。
（ａ） 構成
図２２を用いて、本実施形態の半導体メモリの構成例について、説明する。
図２２は、本実施形態の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）の平面構造を説明するための模式図である。
図２２において、２つのメモリピラーを接続する導電層の平面構造が、示されている。
図２２に示されるように、本実施形態において、導電層１１９ｚの平面形状において、導電層１１９ｚのＸ方向における寸法が、導電層１１９ｚのＹ方向の端部から中央部に向かって変化する。
導電層１１９ｚの平面形状において、導電層１１９ｚは、Ｘ方向の辺（端部）において、弧状を有している。例えば、導電層１１９ｚの弧状の辺は、ホールＵＡＨの平面形状に整合している。
導電層１１９ｚは、第１、第２及び第３の部分９１，９２，９３を有する。第１乃至第３の部分９１，９２，９３は、Ｙ方向に並ぶ。第２の部分９２は、第１の部分９１と第３の部分９３との間に設けられている。
Ｘ方向における第２の部分９２の最大寸法Ｄ５Ｂは、Ｘ方向における第１の部分９１の最大寸法Ｄ５Ａ及び、Ｘ方向における第３の部分９３の最大寸法Ｄ５Ｃより、小さい。
導電層１１９ｚは、アルファベットの“Ｈ”に類似した形状を有する。本実施形態において、導電層１１９ｚは、Ｈ状導電層１１９ｚともよばれる。
このような導電層１１９ｚの平面形状は、以下の図２３乃至図３０に基づく半導体メモリの製造方法によって、形成される。
（ｂ） 製造方法
図２３乃至図３０を参照して、本実施形態の半導体メモリの製造方法について、説明する。
図２３乃至図３０は、本実施形態の半導体メモリの製造方法によるメモリセルアレイの製造工程を説明するための図である。図２３、図２４及び図２９は、本実施形態の半導体メモリの製造方法の各工程における、メモリセルアレイの上面及びメモリセルアレイのＡ１−Ａ２断面をそれぞれ示している。図２５、図２６、図２７、図２８、及び、図３０は、メモリセルアレイのＢ１−Ｂ２線に沿う断面に対応する。
図２３に示されるように、第１の実施形態の図７乃至図１０の工程と同様に、メモリピラーＬＭＰの各層が、積層体５０内に形成される。Ｘ方向に並ぶメモリピラーＬＭＰ間の領域において、絶縁層１２２が、積層体５０内に形成される。これによって、複数のメモリピラーＬＭＰが、形成される。
犠牲層（例えば、酸化アルミニウム層）１１１Ｌが、積層体５０上に形成される。本実施形態において、犠牲層１１１Ｌは、複数のメモリピラーＬＭＰ（及び複数の絶縁層１２２）にまたがるように、Ｘ方向に延びる。
例えば、半導体層（シリコン層）１１９Ｌが、犠牲層１１１Ｌと積層体５０との間に、形成される。半導体層１１９Ｌは、犠牲層１１１Ｌと同様に、Ｘ方向に延びる。
図２４及び図２５に示されるように、第１の実施形態の図１２及び図１３の工程と同様に、絶縁層１２０Ｂが、犠牲層１１９Ｌ及び積層体５０上に形成される。
積層体５１が、絶縁層１２０Ａ上に形成される。Ｘ方向に延在するトレンチＵＭＴｘが、積層体５１内に形成される。
ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９及びコア層１１０が、トレンチＵＭＴｘが順次形成される。半導体層１０９が、コア層１１０と犠牲層１１Ｌとの間に挟まれている。半導体層１０９は、犠牲層１１１Ｌの上面に接する。
図２６に示されるように、第１の実施形態の図１４及び図１５の工程と同様に、ホールＵＡＨが、積層体５１内に形成される。これによって、Ｘ方向に延在するトレンチＵＭＴｘが、複数のメモリトレンチＬＭＴに分割される（図１４参照）。メモリピラーＵＭＰが、各メモリトレンチＵＭＴ内に形成される。
ホールＵＡＨの形成時において、犠牲層１１１Ｌの上面が部分的にエッチングされる。これによって、ホールＵＡＨの形成領域に対応する部分において、犠牲層１１１Ｌの上面に、段差が形成される。
第１の実施形態の図１６及び図１７の工程と同様に、絶縁層が積層体５１上に形成された後、その絶縁層に対するエッチバックが、実行される。これによって、ホールＵＡＨ内において、スペーサー層２００が、積層体５１の側面上に形成される（図１６参照）。スペーサー層２００は、Ｘ方向におけるメモリピラーＵＭＰの側面を覆う。
エッチバックによって、ホールＵＡＨの底部の絶縁層（保護膜２００）は除去される。それゆえ、ホールＵＡＨ内において、犠牲層１１１Ｌの上面は、露出する。
図２６の工程において、積層体５０内の絶縁層１２２の上面は、Ｘ方向に延在する犠牲層（直線状の犠牲層）１１１Ｌによって覆われている。
尚、図２６の工程時におけるメモリセルアレイの上面及びＡ１−Ａ２に沿う断面は、図１４及び図１６に示される工程と実質的に同じである。
図２７に示されるように、第１の実施形態の図１８及び図１９の工程と同様に、ホールＵＡＨを介したエッチングによって、犠牲層が選択的に除去される。
これによって、エアギャップ９９が、Ｚ方向に積層されたメモリピラーＬＭＰ，ＵＭＰ間の領域に形成される（図１８参照）。
半導体層１１９Ｌは、積層体５０上に残存する。
積層体５１において、半導体層１０９は、コア層１１０の底部に残存する。
図２８に示されるように、第１の実施形態の図２０及び図２１の工程と同様に、半導体層１１９ｙは、選択的ＣＶＤ法（例えば、選択的エピタキシャル成長）によって、形成される（図２０参照）。半導体層１１９ｙは、半導体層１１９Ｌ及び半導体層１０９を起点として、形成される。
本実施形態において、層の形成の起点となる半導体層１１９ＬがＸ方向に延在するため、半導体層１１９ｚも、Ｘ方向に延在するように形成される。半導体層１１９Ｘは、Ｘ方向に並ぶ複数のメモリピラーＵＭＰ及び複数のホールＵＡＨをまたがる。
図２９及び図３０に示されるように、ホールＵＡＨを介したエッチング（例えば、ＲＩＥ：Reactive Ion Etching）によって、半導体層１１９のホールＵＡＨの底部の部分が、除去される。
これによって、半導体層１１９が、メモリピラーＵＭＰ毎に分離される。
ホールＵＡＨを介したエッチングによって、半導体層１１９の平面形状は、ホールＵＡＨの平面形状に整合した形状となる。
それゆえ、半本実施形態において、導体層１１９のＸ方向の端部の形状は、弧状となる。半導体層１１９ＡのＹ方向の端部（第１及び第３の部分）のＸ方向の寸法が、半導体層１１９Ａの中央部（第２の部分）のＸ方向の寸法より大きい。例えば、半導体層１１９の平面形状は、Ｈ状の平面形状を有する。
この後、第１の実施形態と同様に、絶縁層が、ホールＵＡＨ内に埋め込まれる。導電層１１２の形成、配線１０２，１０３，１０４の埋め戻し、コンタクト１１３及びビット線の形成が、順次実行される。
以上の工程によって、本実施形態のＮＡＮＤ型フラッシュメモリが、完成する。
本実施形態の半導体メモリは、第１の実施形態の効果と実質的に同じ効果を得ることができる。
（３） 第３実施形態
図３１乃至図４７を用いて、第３の実施形態の半導体メモリ及びその製造方法について説明する。
第３の実施形態において、ホール内に、メモリピラーが形成される場合について説明する。
以下において、第１及び第２実施形態と異なる点についてのみ説明する。
（ａ） 構成例
図３１を用いて、本実施形態の半導体メモリの構成例について説明する。
図３１は、本実施形態の半導体メモリのメモリセルアレイ１１の平面構造を説明するための図である。図３１において、半導体基板１００の表面に平行なＸ−Ｙ平面内における導電層１１９の平面形状が示されている。図３１の例において、層間絶縁膜の図示は省略されている。
図３１に示されるように、Ｘ方向に延びるワード線ＷＬＬ７（配線１０３）及びワード線ＷＬＲ７（配線１０３）がＹ方向に隣り合うように、配置されている。ワード線ＷＬＬ７とワード線ＷＬＲ７との間に、Ｘ方向に沿って複数のホールＬＡＨが設けられている。ホールＬＡＨ内に、メモリピラーＬＭＰが設けられている。メモリピラーＬＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０を含む。
ワード線ＷＬＬ７とワード線ＷＬＲ７とは、Ｘ方向に沿って延びるトレンチＬＭＴｘによって、Ｙ方向に離間されている。
本実施形態において、絶縁層１２３が、トレンチＬＭＴｘ内に設けられている。絶縁層１２３は、Ｘ方向に沿って延びる。
メモリピラーＬＭＰは、トレンチＬＭＴｘによりＸ方向において左領域の部分と右領域の部分とに分離されている。図３１の例において、ワード線ＷＬＬ７とメモリピラーＬＭＰの左領域とを含む領域（部分）により、メモリセルＭＣＬ７が形成され、ワード線ＷＬＲ７とメモリピラーＬＭＰの右領域とを含む領域により、メモリセルＭＣＲ７が形成される。絶縁層１２３は、Ｙ方向において２つのコア層１１０間に設けられている。以下において、絶縁層によって分断されたメモリピラーの２つの領域（部分）を区別する場合、一方の領域は、左側ピラーとよばれ、他方の領域は、右側ピラーとよばれる。
Ｙ方向におけるトレンチＬＭＴｘの寸法Ｄ１Ｙは、メモリセルＭＣのチャネル領域の半導体層１０９が除去されないようにするために、分断前の半導体層１０９のＹ方向における内径Ｄ２Ｙ（又は、分断前のコア層１１０のＹ方向の寸法）よりも短い。
Ｙ方向におけるトレンチＬＭＴｘの寸法は、絶縁層１２３を挟んでＹ方向に並ぶ半導体層１０９間の寸法より小さい。
導電層１１９が、メモリピラーＬＭＰの上面を覆うように、メモリピラーＬＭＰ上に設けられている。導電層１１９は、矩形状（レーストラック状、円形状又は楕円形状）の平面形状を有する。
導電層１１９のＸ方向及びＹ方向における寸法ＤＡ，ＤＢは、メモリホールＬＭＨのＸ方向における寸法（メモリピラーのＸ方向における寸法）ＤＣよりも大きい。
第１の実施形態の図４と同様に、Ｘ方向に沿って配置された２つの導電層１１９間の距離Ｗ１と、Ｘ方向におけるブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁層１０８の合計の寸法（膜厚）Ｗ２とは、Ｗ１≦２×Ｗ２の関係を有することが好ましい。
図３２は、本実施形態の半導体メモリのメモリセルアレイ１１の断面構造を説明するための図である。尚、図３２において、層間絶縁膜の図示は省略されている。
図３２に示されるように、ホールＬＡＨが、半導体層１０５上に設けられている。ホールＬＡＨ内に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０が、設けられている。これによって、メモリピラーＬＭＰが形成されている。メモリピラーＬＭＰをＸ方向において２つに分離するように、トレンチＬＭＴｘが、設けられている。メモリトレンチＬＭＴｘの底面は、半導体層１０５に達する。
トレンチＬＭＴｘ内に、絶縁層１２３が設けられている。絶縁層１２３に、例えば、ＳｉＯ２が用いられる。絶縁層１２３は、Ｙ方向において、コア層１１０間に設けられている。絶縁層１２３は、右側ピラーの半導体層１０９と左側ピラーの半導体層１０９との間に、設けられている。
メモリピラーＬＭＰ上に、導電層１１９が、設けられている。
導電層１１９上に、ホールＵＡＨが設けられている。ホールＵＡＨ内に、メモリピラーＵＭＰが設けられている。メモリピラーＵＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０を含む。
メモリピラーＵＭＰをＸ方向において２つに分離するように、トレンチＵＭＴｘが、設けられている。メモリトレンチＵＭＴｘの底面は、導電層１１９に達する。メモリトレンチＵＭＴ内に、絶縁層１２３が設けられている。
メモリピラーＵＭＰは、メモリピラーＬＭＰと同様に、右側ピラーと左側ピラーとを含む。絶縁層１２３は、メモリピラーＵＭＰにおける右側ピラーの半導体層１０９と左側ピラーの半導体層１０９との間に、設けられている。積層体５１において、絶縁層１２３の底面は導電層１１９に直接接する。
メモリピラーＵＭＰ，ＬＭＰの平面形状は、弧状（曲線状）の部分を有する。例えば、各メモリピラーＵＭＰ，ＬＭＰにおいて、右側／左側ピラーは、半円状の平面形状（弧状の平面形状）を有する。
尚、ソース線ＳＬ及びセレクトゲート線ＳＧＳの構造は、図３２ように、第１及び第２の実施形態のソース線及びセレクトゲート線の構造と異なる構造（例えば、埋め込みソース線構造）を有していてもよい。
例えば、導電層１１９は、図６に示される構造を有する。
メモリピラーＭＰは３段以上積層されてもよい。この場合、各メモリピラーＭＰ間に、導電層１１９が設けられる。
（ｂ）製造方法
図３３乃至図４６を参照して、本実施形態の半導体メモリの製造方法について、説明する。
図３３乃至図４６は、本実施形態の半導体メモリの製造方法によるメモリセルアレイの製造工程を説明するための断面工程図である。
図３３乃至図３８、図４０、図４２、図４４及び図４６は、本実施形態の半導体メモリの製造方法の各工程における、メモリセルアレイの上面及びＡ１−Ａ２断面をそれぞれ示している。図３９、図４１、図４３、図４５及び図４７は、メモリセルアレイのＢ１−Ｂ２断面を示している。
図３３に示されるように、絶縁層１２０Ａ上に、犠牲層（ストッパ層）１２０Ｘが、形成される。犠牲層１２０Ｘは、例えば、酸化アルミニウム層である。
ソース線としての導電層（例えば、ポリシリコン層）１０１Ａが、犠牲層１２０Ｘ上に、形成される。
絶縁層１２０が導電層１０１Ａ上に、形成される。導電層１０２Ａが、絶縁層１２０上に形成される。
第１実施形態の図７の工程と同様に、複数の犠牲層１２１と複数の絶縁層１２０とを含む積層体５０が形成される。
ホールＬＡＨが、ホールＬＡＨの底面が配線１０１Ａに達するように、積層体５０内に形成される。
ホールＬＡＨ内に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８が、積層体５０の側面側から順次、形成される。配線１０１Ａ上の層１０６，１０７，１０８が除去された後、半導体層１０９及びコア層１１０が、ホールＬＡＨ内に形成される。これによって、メモリピラーＬＭＰが、ホールＬＡＨ内に形成される。絶縁層１２０上の余剰の層は、除去する。
図３４に示されるように、Ｘ方向に延在するトレンチＬＭＴｘが、エッチングによって、積層体５０内に形成される。例えば、トレンチＬＭＴｘの底部は、ストッパ層１２０Ｘに達する。
この後、導電層（ソース線）１０１ＡのトレンチＬＭＴｘに露出する部分に、スペーサー層（図示せず）が形成される。
トレンチＬＭＴｘを介した選択的エッチング（例えば、ウェットエッチング）によって、ストッパ層１２０Ｘが、Ｙ方向に後退される。これによって、導電層１０１Ａの底部と絶縁層１２０Ａの上面との間に、スペース（エアギャップ）が形成される。
選択ＣＶＤ（Chemical Vapor Deposition）法（例えば、選択エピタキシャル成長）によって、導電層１０１Ａと絶縁層１２０Ａとの間の空間に、導電層１０１Ｘが形成される、これによって、導電層１０１Ａ，１０１Ｘは、トレンチＬＭＴｘの底部をまたがる連続した層となる。
トレンチＬＭＴｘ内に、絶縁層１２３が埋め込まれる。これによって、メモリピラーＬＭＰが、Ｘ方向において２つの部分（左側ピラー及び右側ピラー）に分離される。
図３５に示されるように、第１実施形態の図９の工程と同様に、犠牲層１１１が、メモリピラーＬＭＰ上に、形成される。犠牲層１１１は、矩形状の平面形状を有する。
例えば、第１及び第２の実施形態と同様に、犠牲層１１１と積層体５０との間に、半導体層１１９ｘが、形成される。
図３６に示されるように、図１１の例と同様に、絶縁層１２０Ｂが、犠牲層１１１を覆うように、犠牲層１１１及び積層体５０上に、形成される。１１層の犠牲層１２１と１１層の絶縁層１２０が、絶縁層１２０上に、交互に積層される。これによって、積層体５１が形成される。１１層の犠牲層１２１は、８層の配線１０３及び３層の配線１０４に対応する。
図３７に示されるように、ホールＵＡＨが、ホールＵＡＨの底面が犠牲層１１１に達するように、積層体５１内に形成される。
この後、図３３の工程と同様に、ホールＵＡＨ内に、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁層１０８、半導体層１０９、及びコア層１１０が、積層体５１の側面側から順に、形成される。
図３８及び図３９に示されるように、トレンチＵＭＴｘが、メモリトレンチＵＭＴの底面が犠牲層１１１に達するように、形成される。犠牲層１１１は、トレンチＵＭＴｘの形成時における、ストッパ層として機能する。
この時、トレンチＵＭＴｘの形成のためのエッチングによって、Ｘ方向に隣り合う犠牲層１１１間の領域において、積層体５０内の絶縁層１２３の上部が、部分的にエッチングされる。それゆえ、窪み８０が、積層体５０の絶縁層１２３の上部に、形成される。
図４０及び図４１に示されるように、トレンチＵＭＴｘの形成の後、トレンチＵＭＴ内に、スペーサー層（例えば、絶縁層）９１が形成される。スペーサー層９１は、トレンチＵＭＴｘに露出したメモリピラーＵＭＰの各層を覆う。
この時、積層体５０の窪みは、スペーサー層９１によって、埋め込まれる。
犠牲層１１１の上面が露出するように、保護膜９１に対するエッチバックが実行される。これによって、保護膜９１が、犠牲層１１１の上面から除去される。
図４２及び図４３に示されるように、積層されたメモリピラーＬＭＰ，ＵＭＰ間の犠牲層が、トレンチＵＭＴｘを介したエッチングによって、選択的に除去される。これによって、犠牲層が除去された領域において、エアギャップ９５が、積層体５０と積層体５１との間の領域に形成される。
図４４及び図４５に示されるように、選択ＣＶＤ法によって、導電層１１９Ｂが、エアギャップ９５内に形成される。導電層１１９Ｂは、半導体層１１９ｘ及び半導体層１０９を起点に成長し、形成される。例えば、導電層１１９Ｂは、絶縁層９１の上面を覆う。
この後、導電層１１９Ｂに対するエッチバックが、実行される。
図４６及び図４７に示されるように、エッチバックによって、導電層１１９の上面は、基板１００側に後退する。
この結果として、Ｚ方向における導電層１１９の上面の位置は、Ｚ方向における絶縁層９１の上面の位置より基板側に設定される。
導電層１１９に対するエッチバックによって、Ｘ方向に配列されるメモリピラーＵＭＰ間の短絡が、防止される。
絶縁層１２３が、トレンチＵＭＴｘ内に埋め込まれる。トレンチＵＭＴｘ内のスペーサー層２００は、絶縁層１２３の形成の前に除去されてもよい。但し、スペーサー層２００は、トレンチＵＭＴｘ内（メモリピラーＵＭＰの側面上）に残存されてもよい。
この後、第１の実施形態と同様に、埋め戻しによって、配線１０２，１０３，１０４が、積層体５０，５１内に形成される。
導電層１１３が、メモリピラーＵＭＰ上に形成される。コンタクト及びビット線が、順次形成される。
以上の工程によって、本実施形態の半導体メモリが、形成される。
以上のように、第３の実施形態の半導体メモリ及びその製造方法は、第１の実施形態と同様の効果が得られる。
（４） その他
実施形態の半導体メモリ及びその製造方法は、第１乃至第３の実施形態で説明された構造及び工程に限定されず、適宜変更可能である。
例えば、第３の実施形態において、下層のメモリピラーと上層のメモリピラーとの間の接続領域内の犠牲層１１１の除去及び導電層１１９の形成は、上層のメモリホールＵＭＨの形成とメモリピラーＵＭＰの形成との間のタイミングで、実行されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：基板、１０１，１０２，１０３，１０４：配線、１０６：ブロック絶縁膜、１０７：電荷蓄積層、１０８：トンネル絶縁層、１０９：半導体層、１２０：絶縁層、１１９：導電層、ＬＭＰ，ＵＭＰ：メモリピラー。

Claims (6)

  1. 基板と、
    基板の表面に対して垂直な第１の方向に延在し、第１の半導体層を含む第１の部材と、
    前記基板の表面に平行な第２の方向に延在する第１の配線と、
    前記第２の方向に延在し、前記第１の方向と前記第２の方向とに交差し前記基板の表面に対して平行な第３の方向において前記第１の配線に隣り合う第２の配線と、
    前記第１の配線が前記第１の部材に対向する領域内に設けられた第１のメモリセルと、
    前記第２の配線が前記第１の部材に対向する領域内に設けられた第２のメモリセルと、
    前記第１の方向に延在し、前記第１の方向において前記第１の部材上方に設けられ、第２の半導体層を含む第２の部材と、
    前記第１の方向において前記第１の配線上方に設けられ、前記第２の方向に延在する第３の配線と、
    前記第２の方向に延在し、前記第３の方向において前記第３の配線に隣り合う第４の配線と、
    前記第３の配線が前記第２の部材に対向する領域内に設けられた第３のメモリセルと、
    前記第４の配線が前記第２の部材に対向する領域内に設けられた第４のメモリセルと、
    前記第１の部材と前記第２の部材との間に設けられ、前記第１の半導体層と前記第２の半導体層とに連続する第３の半導体層と、
    を具備する半導体メモリ。
  2. 前記第３の半導体層は、エアギャップ又はシームを含む、
    請求項１に記載の半導体メモリ。
  3. 前記第３の半導体層が、第１の部分と、第２の部分と、前記第２の方向において前記第１の部分と前記第２の部分との間に設けられた第３の部分とを含み、
    前記第２の方向における前記第１の部分の寸法は、前記第２の方向における前記第３の部分の寸法より長い、
    請求項１又は２に記載の半導体メモリ。
  4. 前記第１の部材は、前記第１の配線と前記第２の配線との間に設けられた第１のコア層を含み、
    前記第２の部材は、前記第３の配線と前記第４の配線との間に設けられた第２のコア層を含み、
    前記第１のコア層の上面は、前記第３の半導体層に接し、
    前記第２の半導体層は、前記第２のコア層の底面と前記第３の半導体層との間に設けられている、
    請求項１乃至３のうちいずれか１項に記載の半導体メモリ。
  5. 前記第１及び第２の部材のそれぞれは、矩形状の平面形状を有する、
    請求項１乃至４のうちいずれか１項に記載の半導体メモリ。
  6. 前記第１及び第２の部材のそれぞれは、弧状を含む平面形状を有する、
    請求項１乃至４のうちいずれか１項に記載の半導体メモリ。
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