TW202337011A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202337011A
TW202337011A TW111124993A TW111124993A TW202337011A TW 202337011 A TW202337011 A TW 202337011A TW 111124993 A TW111124993 A TW 111124993A TW 111124993 A TW111124993 A TW 111124993A TW 202337011 A TW202337011 A TW 202337011A
Authority
TW
Taiwan
Prior art keywords
region
columnar
mentioned
insulating
film
Prior art date
Application number
TW111124993A
Other languages
English (en)
Inventor
金澤力斗
辻大毅
清水公志郎
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202337011A publication Critical patent/TW202337011A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

實施方式提供抑制胞陣列下沈之半導體裝置及其製造方法。  實施方式之半導體裝置具備積層體，該積層體包含於第1方向相互隔開而積層之複數個導電層，具有排列於與第1方向交叉之第2方向之第1區域及第2區域。絕緣部於第1區域及第2區域中於第1方向及第2方向延伸，將複數個導電層於與第1方向及第2方向交叉之第3方向分斷。複數個第1柱狀部於第1區域中於第1方向延伸，包含第1半導體層，於複數個導電層與第1半導體層之交叉部分形成記憶胞。複數個第2柱狀部於第2區域中於第1方向延伸，包含絕緣體。第3柱狀部於第2區域中，於第1方向延伸，包含第2半導體層。觸點於第2區域中，設置於複數個導電層中之1個導電層，於第1方向延伸。複數個第2柱狀部沿絕緣部配置於絕緣部之第3方向之兩側。

Description

半導體裝置及其製造方法
本實施方式係關於一種半導體裝置及其製造方法。
NAND(Not AND，反及)型快閃記憶體等半導體記憶裝置存在具有將複數個記憶胞三維地排列而成之立體型記憶胞陣列之情況。於此種立體型記憶胞陣列之形成步驟中，存在將積層絕緣膜與犧牲膜而成之積層體中之犧牲膜置換為金屬膜(字元線)之步驟(替換步驟)。藉由該替換步驟，來形成金屬膜與絕緣膜之積層體。
於此種替換步驟中，於無記憶胞之區域，設置有由氧化矽構成之支柱，以使去除犧牲膜之後之絕緣膜不下沈。然而，有時會因支柱與記憶胞之柱狀部之熱收縮差而導致積層體之一部分下沈。積層體之一部分之下沈會導致產生金屬膜(字元線)之填埋不良、或者於積層體上殘留金屬膜之材料之問題。
實施方式提供一種能夠抑制記憶胞陣列之局部性之下沈之半導體裝置及其製造方法。
本實施方式之半導體裝置具備積層體，該積層體包含於第1方向上相互隔開而積層之複數個導電層，且具有排列於與第1方向交叉之第2方向上之第1區域及第2區域。絕緣部於第1區域及第2區域中於第1方向及第2方向上延伸，且將複數個導電層於與第1方向及第2方向交叉之第3方向上分斷。複數個第1柱狀部於第1區域中於第1方向上延伸，包含第1半導體層，且於複數個導電層與第1半導體層之交叉部分形成記憶胞。複數個第2柱狀部於第2區域中於第1方向上延伸，且包含絕緣體。第3柱狀部於第2區域中，於第1方向上延伸，且包含第2半導體層。觸點於第2區域中，設置於複數個導電層中之1個導電層，且於第1方向上延伸。複數個第2柱狀部沿著絕緣部配置於絕緣部之第3方向上之兩側。
以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下之實施方式中，上下方向有時與依據重力加速度之上下方向不同。圖式係模式性之圖或概念性之圖，各部分之比率等未必與實物相同。於說明書與圖式中，對與已於出現之圖式中敍述過之內容相同之要素標註相同之符號並適當省略詳細之說明。
(第1實施方式)  圖1係例示第1實施方式之半導體裝置(例如，半導體記憶裝置100a)之模式立體圖。圖2係表示圖1中之積層體2之模式俯視圖。於本說明書中，將積層體2之積層方向設為Z方向。將與Z方向交叉，例如正交之1個方向設為Y方向。將分別與Z及Y方向交叉，例如正交之1個方向設為X方向。圖3及圖4分別係例示三維構造之記憶胞之模式剖視圖。
如圖1～圖4所示，第1實施方式之半導體記憶裝置100a為具有三維構造之記憶胞之非揮發性記憶體。
半導體記憶裝置100a包含基體部1、積層體2、較深之狹縫ST(板狀部3)、較淺之狹縫SHE(板狀部4)、及複數個柱狀部CL。
基體部1包含基板10、層間絕緣膜11、導電層12及半導體部13。層間絕緣膜11設置於基板10上。導電層12設置於層間絕緣膜11上。半導體部13設置於導電層12上。
基板10為半導體基板，例如矽基板。矽(Si)之導電型例如為p型。於基板10之表面區域，例如設置有元件分離區域10i。元件分離區域10i例如為包含氧化矽(SiO 2)之絕緣區域，於基板10之表面區域劃分有效區域AA。於有效區域AA設置電晶體Tr之源極及汲極區域。電晶體Tr構成非揮發性記憶體之周邊電路(CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路)。CMOS電路設置於填埋源極層BSL之下方，且設置於基板10上。層間絕緣膜11例如包含氧化矽，將電晶體Tr絕緣。於層間絕緣膜11內設置有配線11a。配線11a之一部分與電晶體Tr電性連接。導電層12包含導電性金屬，例如鎢(W)。半導體部13例如包含矽。矽之導電型例如為n型。半導體部13由複數個層構成，其一部分亦可包含非摻雜矽。又，亦可省略導電層12及半導體部13之任一者。
導電層12及半導體部13作為記憶胞陣列(圖2之2m)之共通源極線而發揮功能。導電層12及半導體部13作為一體之導電膜而電性連接，亦統稱為填埋源極層BSL。
積層體2設置於基板10之上方，且相對於填埋源極層BSL位於Z方向。積層體2係沿著Z方向將複數個電極膜(導電層)21及複數個絕緣膜22交替地積層而構成。電極膜21包含導電性金屬，例如鎢。絕緣膜22例如包含氧化矽。絕緣膜22將電極膜21彼此絕緣。因此，電極膜21積層於Z方向(第1方向)且相互電性分離。電極膜21及絕緣膜22之各自之積層數為任意。絕緣膜22例如亦可為氣隙。於積層體2與半導體部13之間例如設置有絕緣膜2g。絕緣膜2g例如包含氧化矽。絕緣膜2g亦可包含相對介電常數較氧化矽高之高介電體。高介電體例如可為金屬氧化物。
電極膜21包含至少1個源極側選擇閘極SGS、複數個字元線WL、及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS為源極側選擇電晶體STS之閘極電極。字元線WL為記憶胞MC之閘極電極。汲極側選擇閘極SGD為汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2之接近基體部1之一側之區域，上部區域係指積層體2之遠離基體部1之一側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
複數個絕緣膜22中將源極側選擇閘極SGS與字元線WL絕緣之絕緣膜22之Z方向之厚度，例如亦可較將字元線WL與字元線WL絕緣之絕緣膜22之Z方向之厚度厚。進而，於最遠離基體部1之最上層之絕緣膜22之上，亦可設置覆蓋絕緣膜(未圖示)。覆蓋絕緣膜例如包含氧化矽。
半導體記憶裝置100a具有串聯連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間之複數個記憶胞MC。源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接之構造被稱為“記憶體串”或者“NAND串”。記憶體串例如經由觸點Cb而連接於位元線BL。位元線BL設置於積層體2之上方，且於Y方向上延伸。
於積層體2內，分別設置有複數個較深之狹縫ST、及複數個較淺之狹縫SHE。較深之狹縫ST於自Z方向觀察之俯視時，於X方向上延伸。較深之狹縫ST將積層體2於Y方向上分斷。又，較深之狹縫ST設置於積層體2內，且自積層體2之上端到基體部1於Z方向上貫通積層體2。板狀部3為設置於較深之狹縫ST內之配線(圖2)。板狀部3由藉由設置於較深之狹縫ST之內壁之絕緣膜(未圖示)而與積層體2電性絕緣、且填埋於較深之狹縫ST內並與填埋源極層BSL電性連接之導電膜構成。再者，板狀部3例如亦有時由氧化矽膜等絕緣材料填充。較深之狹縫ST於積層體2內於Z方向上延伸，且將複數個電極膜21分斷而電性分離。
另一方面，較淺之狹縫SHE於自Z方向觀察之俯視時，於X方向上延伸。較淺之狹縫SHE於縱剖面中，自積層體2之上端到積層體2之中途為止於積層體2內於Z方向上延伸。較淺之狹縫SHE貫通位於設置有汲極側選擇閘極SGD之積層體2之上部區域之1個或複數個電極膜21，且將該電極膜21電性分離。於較淺之狹縫SHE內，例如設置有板狀部4(圖2)。板狀部4例如為氧化矽。
如圖2所示，積層體2包含階梯部分2s、及記憶胞陣列2m。階梯部分2s設置於積層體2之緣部。記憶胞陣列2m由階梯部分2s夾隔或者包圍。較深之狹縫ST自積層體2之一端之階梯部分2s經過記憶胞陣列2m設置到積層體2之另一端之階梯部分2s為止。較淺之狹縫SHE至少設置於記憶胞陣列2m。複數個較淺之狹縫SHE於自Z方向觀察之俯視時，設置於鄰接之較深之狹縫ST間，且相對於較深之狹縫ST大致平行地於X方向上延伸。
複數個較深之狹縫ST及複數個較淺之狹縫SHE於自Z方向觀察之俯視時，相互大致平行地延伸。圖2所示之由2個狹縫ST夾隔之積層體2之部分被稱為區塊(BLOCK)。區塊例如構成資料抹除之最小單位。複數個較淺之狹縫SHE設置於狹縫ST間之區塊內。較淺之狹縫SHE間之積層體2或較深之狹縫ST與較淺之狹縫SHE之間之積層體2被稱為指狀物。汲極側選擇閘極SGD針對每個指狀物而進行分隔。因此，於資料寫入及讀出時，能夠利用汲極側選擇閘極SGD來使區塊內之1個指狀物為選擇狀態。
如圖3所示，複數個柱狀部CL分別設置於形成於積層體2內之記憶體孔MH內。各柱狀部CL於積層體2內於Z方向上延伸，自積層體2之上端貫通積層體2，向積層體2內及填埋源極層BSL內設置。複數個柱狀部CL分別包含半導體本體210、記憶體膜220及芯層230。柱狀部CL包含設置於其中心部之芯層230、設置於該芯層230之周圍之半導體本體210、及設置於該半導體本體210之周圍之記憶體膜220。半導體本體210為以於Z方向上延伸之方式設置於積層體2內之半導體部，例如，包含單晶矽、或者多晶矽、非晶矽。半導體本體210與填埋源極層BSL電性連接。作為電荷儲存構件之記憶體膜220於半導體本體210與電極膜21之間具有電荷儲存部。自各指狀物分別一個一個地選擇之複數個柱狀部CL經由觸點Cb而共通連接於1根位元線BL。柱狀部CL分別例如設置於胞區域(Cell)。
如圖4所示，X-Y平面中之記憶體孔MH之形狀例如為圓或橢圓。於電極膜21與絕緣膜22之間，亦可設置構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為氧化矽膜或金屬氧化物膜。金屬氧化物之1個例為氧化鋁。於電極膜21與絕緣膜22之間、及電極膜21與記憶體膜220之間亦可設置障壁膜21b。障壁膜21b例如於電極膜21為鎢之情形時，例如選擇氮化鈦。阻擋絕緣膜21a抑制電荷自電極膜21向記憶體膜220側之反向穿隧。障壁膜21b提高電極膜21與阻擋絕緣膜21a之密接性。
作為半導體柱之半導體本體210之形狀例如為具有底之筒狀。半導體本體210例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體本體210例如為非摻雜矽。又，半導體本體210亦可為p型矽。半導體本體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS之各自之通道。
記憶體膜220之除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體本體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體本體210與成為字元線WL之電極膜21之間具有記憶區域，且於Z方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體本體210、電荷儲存膜222及隧道絕緣膜223分別於Z方向上延伸。
覆蓋絕緣膜221設置於絕緣膜22與電荷儲存膜222之間。覆蓋絕緣膜221例如包含氧化矽。覆蓋絕緣膜221於將犧牲膜(未圖示)替換為電極膜21時(替換步驟)，保護電荷儲存膜222以不被蝕刻。覆蓋絕緣膜221於替換步驟中，亦可自電極膜21與記憶體膜220之間去除。於該情形時，如圖3及圖4所示，於電極膜21與電荷儲存膜222之間例如設置阻擋絕緣膜21a。又，於電極膜21之形成中不利用替換步驟之情形時，亦可無覆蓋絕緣膜221。
電荷儲存膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷儲存膜222例如包含氮化矽，且於膜中具有捕獲電荷之捕獲部位。電荷儲存膜222中夾隔於成為字元線WL之電極膜21與半導體本體210之間之部分作為電荷儲存部構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷儲存部中有無電荷或電荷儲存部中所捕獲之電荷之量來變化。藉此，記憶胞MC保存資訊。
隧道絕緣膜223設置於半導體本體210與電荷儲存膜222之間。隧道絕緣膜223例如包含氧化矽、或氧化矽與氮化矽。隧道絕緣膜223為半導體本體210與電荷儲存膜222之間之電位障壁。例如，於自半導體本體210向電荷儲存部注入電子時(寫入動作)及自半導體本體210向電荷儲存部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧過)隧道絕緣膜223之電位障壁。
芯層230填埋筒狀之半導體本體210之內部空間。芯層230之形狀例如為柱狀。芯層230例如包含氧化矽，且為絕緣性。
記憶胞MC如圖3所示，對應設置於複數個電極膜21(WL)與柱狀部CL之交叉點。
圖5係表示記憶胞陣列2m與階梯部分2s之交界部之構成例之俯視圖。於記憶胞陣列2m，複數個柱狀部CL設置於記憶體孔MH內。再者，圖5中雖然縮小比例不同，但表示了圖2之虛線框B5之平面佈局。
複數個柱狀部CL分別設置於記憶體孔MH內，該記憶體孔MH設置於積層體2內。記憶體孔MH沿著積層體2之積層方向(Z軸方向)自積層體2之上端貫通積層體2，並向積層體2內及半導體部13內延伸。複數個柱狀部CL如圖3及圖4所示，分別包含作為半導體柱之半導體本體210、記憶體膜220及芯層230。半導體本體210於積層體2內於其積層方向(Z方向)上延伸，且與半導體部13電性連接。記憶體膜220於半導體本體210與電極膜21之間，具有電荷儲存部。自各指狀物分別一個一個地選擇之複數個柱狀部CL經由圖1之觸點Cb而共通連接於1根位元線BL。柱狀部CL分別設置於記憶胞陣列2m。
於記憶胞陣列2m以外之階梯部分2s中，設置有分接頭區域Tap、階梯區域SSA。分接頭區域Tap設置於相對於階梯區域SSA隔著較深之狹縫ST而於Y方向上鄰接之區塊BLK。分接頭區域Tap亦可於X方向上設置於胞區域彼此之間。階梯區域SSA同樣亦可於X方向上設置於胞區域彼此之間。階梯區域SSA為設置有複數個接觸插塞CC之區域。階梯區域SSA亦可包含將隔著階梯區域SSA而於X方向上鄰接之複數個區塊BLK之各字元線WL電性連接之橋接區域。分接頭區域Tap為設置有接觸插塞C4之區域。接觸插塞CC、C4分別例如於Z軸方向上延伸。接觸插塞CC分別於Z方向上延伸，例如與電極膜21(即，字元線WL)電性連接。接觸插塞CC設置於電極膜21中之一者。接觸插塞C4為了對電晶體Tr供給電源等，例如與配線11a電性連接。接觸插塞CC、C4例如使用銅、鎢等低電阻金屬。較淺之狹縫SHE使記憶胞陣列2m於X方向上延伸，且將汲極側選擇閘極SGD針對每個指狀物而電性分離。
再者，選擇閘極區域Rsgd為形成連接於汲極側選擇閘極SGD之接觸插塞之階梯區域(階面區域)。字元線區域Rwl為形成連接於字元線WL之接觸插塞之階梯區域(階面區域)。
於接觸插塞CC之周圍設置有複數個柱狀部HR。柱狀部HR分別設置於孔內，該孔設置於積層體2內。柱狀部HR於Z軸方向上延伸且自積層體2之上端貫通積層體2，並向積層體2內及半導體部13內設置。柱狀部HR包含複數個絕緣體柱HR＿O及複數個柱狀部HR＿M。
絕緣體柱HR＿O為於階梯部分2s之積層體2內於Z方向上延伸，且自積層體2之上端貫通積層體2，並向積層體2內及半導體部13內設置之柱狀部。
絕緣體柱HR＿O設置於具有電性連接於電極膜21(字元線WL)之接觸插塞CC之階梯部分2s，於自Z方向觀察之俯視時，沿著較深之狹縫ST之Y方向之兩側配置。又，絕緣體柱HR＿O排列於較柱狀部HR＿M深之狹縫ST之附近。例如，如圖5所示，絕緣體柱HR＿O配置於較深之狹縫ST之兩側之最近之1行。因此，柱狀部HR＿M與較深之狹縫ST僅隔開絕緣體柱HR＿O之量，且以不接觸於較深之狹縫ST之方式配置。絕緣體柱HR＿O例如使用氧化矽等絕緣材料。因此，於較深之狹縫ST內之板狀部3包括導電膜之情形時，絕緣體柱HR＿O亦可接觸於較深之狹縫ST。即便於該情形時，絕緣體柱HR＿O能夠抑制板狀部3之意外之短路。又，於下述替換步驟中，柱狀部HR＿O能夠作為狹縫ST之兩側之積層體2之支柱而發揮功能。再者，絕緣體柱HR＿O亦可配置於較深之狹縫ST之兩側之最近之1行之一部分。
柱狀部HR＿M設置於具有電性連接於電極膜21(字元線WL)之接觸插塞CC之階梯部分2s。柱狀部HR＿M於自Z方向觀察之俯視時，配置於與較深之狹縫ST僅隔開絕緣體柱HR＿O之排列之量之位置。柱狀部HR＿M分散配置於較深之狹縫ST之兩側之絕緣體柱HR＿O之排列以外之整個階梯部分2s。柱狀部HR＿M於自Z方向觀察之俯視時，較佳為大致均等地配置於階梯部分2s。例如，柱狀部HR＿M亦可於鄰接之較深之狹縫ST間，大致均等地配置於較深之狹縫ST之兩側之最近之1行以外之區域。藉此，於下述替換步驟中，柱狀部HR＿M能夠作為積層體2之支柱良好地發揮功能。又，柱狀部HR＿M可具有與柱狀部CL相同之構成。例如，柱狀部HR＿M可由圖3及圖4所示之覆蓋絕緣膜221、電荷儲存膜222、隧道絕緣膜223、作為第2半導體柱之半導體本體210及芯層230構成。電極膜21例如使用鎢等金屬膜，覆蓋絕緣膜221例如使用氧化鋁膜，電荷儲存膜222例如使用氮化矽膜，隧道絕緣膜223例如使用氧化矽膜，半導體本體210例如使用矽，以及芯層230使用氧化矽膜。於該情形時，柱狀部HR＿M、CL均會具有MANOS(Metal-Al 2O 3-SiN-SiO 2-Silicon)構造。柱狀部HR＿M、CL亦可均具有MONOS(Metal-SiO 2-SiN-SiO 2-Silicon)構造。藉此，柱狀部HR＿M之熱膨脹係數或熱收縮率與柱狀部CL之熱膨脹係數或熱收縮率大致相等。其結果，能夠抑制階梯部分2s之積層體2相對於記憶胞陣列2m之積層體2下沈。又，柱狀部HR＿M可經過與柱狀部CL相同之步驟而同時地形成。
於本實施方式中，絕緣體柱HR＿O設置於較深之狹縫ST之兩側之1行，於其他之階梯部分2s設置有柱狀部HR＿M。因此，絕緣體柱HR＿O與柱狀部HR＿M、CL之熱膨脹係數之差異或熱收縮差不會成為問題，可抑制積層體2之階梯部分2s之下沈。
另一方面，於絕緣體柱HR＿O與柱狀部HR＿M、CL之熱膨脹係數之差異或熱收縮差不成為問題之範圍中，絕緣體柱HR＿O亦可設置於較深之狹縫ST之兩側之n行(n為2以上之整數)。於該情形時，由於能夠使柱狀部HR＿M與較深之狹縫ST之距離進一步隔開，故而柱狀部HR＿M之半導體本體210能夠更確實地抑制較深之狹縫ST之意外短路。
圖6係表示狹縫ST附近之柱狀部HR＿M及絕緣體柱HR＿O之區域之形成中途之步驟之俯視圖。圖6表示了於柱狀部HR＿M及絕緣體柱HR＿O之孔之形成步驟後，將柱狀部HR＿M利用遮罩材CM被覆且於絕緣體柱HR＿O之孔內選擇性地填埋絕緣材料之步驟。
根據本實施方式，於自Z方向觀察之俯視時，柱狀部HR＿M為大致圓形，絕緣體柱HR＿O為大致橢圓形。絕緣體柱HR＿O為於相對於狹縫ST之延伸方向(X方向)大致垂直之方向(Y方向)上具有長徑之大致橢圓形。例如，絕緣體柱HR＿O之長徑(Y方向之長度)可為短徑(X方向之長度)之約1.2倍。絕緣體柱HR＿O例如由氧化矽膜等絕緣材料構成，故而即便於狹縫ST之內部設置有成為配線之導電體，亦不擔心產生意外之短路。
再者，圖6之虛線圓HRc表示與柱狀部HR＿M同樣地形成大致圓形之絕緣體柱HR＿O之配置。又，狹縫區域Rst表示於之後之步驟中形成狹縫ST之區域。於圖6所示之柱狀部HR＿M及絕緣體柱HR＿O之形成步驟中，尚未形成狹縫ST。
於利用絕緣材料來填埋絕緣體柱HR＿O之孔時，柱狀部HR＿M之孔如下上述，利用遮罩材CM被覆。遮罩材CM例如使用碳膜。
藉由絕緣體柱HR＿O為於Y方向上具有長徑之大致橢圓形，來將遮罩材CM局部地設置於絕緣體柱HR＿O之孔上，即便將絕緣體柱HR＿O之孔之開口之一部分堵塞，亦能夠於絕緣體柱HR＿O之孔內充分地填埋絕緣材料。因此，即便使狹縫區域Rst側之遮罩材CM之端部Ecm向狹縫區域Rst側延長(偏移)某程度，亦能夠充分地形成絕緣體柱HR＿O。
藉由使狹縫區域Rst側之遮罩材CM之端部Ecm向狹縫區域Rst側延長，而遮罩材CM之端部Ecm與柱狀部HR＿M之孔向狹縫區域Rst側較遠地隔開，遮罩材CM能夠充分地被覆柱狀部HR＿M之孔。因此，於下述絕緣體柱HR＿O之形成步驟中，於利用濕式蝕刻等之溶液處理積層體2a時，能夠抑制溶液滲入到遮罩材CM與層間絕緣膜之間並到達至柱狀部HR＿M之孔。藉此，能夠抑制柱狀部HR＿M之孔內之材料(例如，阻擋絕緣膜21a等)被意外地蝕刻。
且若於柱狀部HR＿M之孔內，阻擋絕緣膜21a被蝕刻，則於柱狀部HR＿M由MANOS構造填埋時，導致字元線WL短路而產生電流洩漏。
對此，根據本實施方式，由於遮罩材CM自柱狀部HR＿M之孔向狹縫區域Rst側更廣泛地充分地被覆，故而能夠抑制柱狀部HR＿M之孔內之材料(例如，阻擋絕緣膜21a等)被蝕刻。因此，能夠抑制字元線WL之短路，且抑制電流洩漏。
又，藉由絕緣體柱HR＿O為於Y方向上具有長徑之大致橢圓形，能夠使絕緣體柱HR＿O本身之位置向狹縫區域Rst側(Y方向)偏移。
若於絕緣體柱HR＿O如虛線圓HRc所示為與柱狀部HR＿M相同之大小之大致圓形之情形時，使絕緣體柱HR＿O向狹縫區域Rst側(Y方向)偏移，則柱狀部HR＿M與絕緣體柱HR＿O之間之間隙Dc變大。因此，於將積層體之犧牲膜替換為電極膜21之替換步驟中，導致去除犧牲膜之後之絕緣膜22下沈或撓曲。
對此，於本實施方式中，藉由絕緣體柱HR＿O為於Y方向上具有長徑之大致橢圓形，能夠使柱狀部HR＿M與絕緣體柱HR＿O之間之間隙D＿O較間隙Dc狹窄。藉此，於替換步驟中，於去除犧牲膜之後，大致橢圓形之絕緣體柱HR＿O能夠充分地支撐絕緣膜22，從而能夠抑制絕緣膜22之下沈或撓曲。因此，即便使絕緣體柱HR＿O之位置向狹縫區域Rst側(Y方向)偏移，亦不易產生絕緣膜22之下沈之問題。
再者，絕緣體柱HR＿O與狹縫區域Rst重疊，於之後之步驟中形成之狹縫ST接觸於絕緣體柱HR＿O。然而，由於絕緣體柱HR＿O由氧化矽膜等絕緣材料構成，故而即便與狹縫ST接觸亦無妨。即便於於狹縫ST內設置有配線之情形時，亦由於絕緣體柱HR＿O由絕緣材料構成，故而配線不與其他元件(例如，記憶胞)短路。
接下來，對本實施方式之半導體記憶裝置100a之製造方法進行說明。
圖7～圖13係表示第1實施方式之半導體記憶裝置100a之製造方法之一例之剖視圖。再者，於圖7～圖13中，表示階梯部分2s之狹縫區域Rst之周邊區域之剖面。又，為了方便起見，於圖7～圖13中，表示了於狹縫區域Rst鄰接之1個絕緣體柱HR＿O及與其鄰接之2個柱狀部HR＿M之形成步驟。
首先，形成基體部1。接下來，於基體部1之層間絕緣膜11上依次積層導電層P1、犧牲膜S1、導電層P2。導電層P1、P2例如使用摻雜多晶矽等導電材料。犧牲膜S1使用氧化矽膜等絕緣材料。犧牲膜S1於之後之步驟中被置換為導電材料(未圖示)。藉此，導電層P1、P2及代替犧牲膜S1導入之導電材料作為1個填埋源極層BSL而發揮功能。
接下來，於導電層P2上形成絕緣膜22與犧牲膜21s之積層體2a。絕緣膜22例如使用氧化矽膜等絕緣材料。犧牲膜21s例如使用能夠相對於絕緣膜22選擇性地蝕刻之氮化矽膜等絕緣材料。犧牲膜21s於之後之替換步驟中，被置換為電極膜21之導電材料。
於形成下部積層體2aL之後，使用微影技術及蝕刻技術，形成柱狀部HR＿M之下部孔H＿ML及絕緣體柱HR＿O之下部孔H＿OL。下部孔H＿OL之Y方向之寬度較下部孔H＿ML之Y方向之寬度寬。於自Z方向觀察之俯視時，下部孔H＿OL可為大致橢圓形。又，於自Z方向觀察之俯視時，下部孔H＿OL與較其他下部孔H＿ML靠狹縫ST之形成區域(狹縫區域)Rst之附近鄰接，且沿著未圖示之狹縫區域Rst之兩側排列。接下來，於下部孔H＿ML、H＿OL內填埋犧牲膜HR＿MLs、HR＿OLs。犧牲膜HR＿MLs、HR＿OLs例如使用氧化矽膜等絕緣材料。犧牲膜HR＿MLs、HR＿OLs於之後之步驟中，於柱狀部HR＿M及絕緣體柱HR＿O之形成時被去除。
接下來，於下部積層體2aL上進而積層絕緣膜22與犧牲膜21s，形成上部積層體2aU。藉此，獲得圖7所示之構造。再者，於狹縫區域Rst，尚未形成狹縫ST。
接下來，如圖8所示，使用微影技術及蝕刻技術，將柱狀部HR＿M之上部孔H＿MU及絕緣體柱HR＿O之上部孔H＿OU形成於下部孔H＿ML及下部孔H＿OL上。上部孔H＿OU之Y方向之寬度較上部孔H＿MU之Y方向之寬度寬。於自Z方向觀察之俯視時，上部孔H＿OU可為大致橢圓形。
與上部孔H＿MU、H＿OU之形成同時，或者接下來將下部孔H＿ML、H＿OL內之犧牲膜HR＿MLs、HR＿OLs去除。藉此，上部孔H＿OU與下部孔H＿OL連通，上部孔H＿MU與下部孔H＿ML連通，形成圖8所示之孔H＿M及H＿O。雖然未圖示，但孔H＿O沿著狹縫區域Rst之兩側排列，且於較孔H＿M更鄰接於狹縫區域Rst之附近而配置。接下來，於孔H＿M及H＿O之內壁形成阻擋絕緣膜21a。孔H＿O之Y方向之寬度較孔H＿M之Y方向之寬度寬。於自Z方向觀察之俯視時，孔H＿O具有大致橢圓形，孔H＿M具有大致圓形。
接下來，於積層體2a上形成遮罩材CM及硬遮罩HM。遮罩材CM以不填埋孔H＿M及H＿O之方式利用覆蓋性較差之材料及沈積方法來形成。例如，遮罩材CM使用碳膜，使用電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法來沈積。
接下來，使用微影技術及蝕刻技術，對硬遮罩HM進行加工，將硬遮罩HM作為遮罩對遮罩材CM進行加工。藉此，如圖9所示，將位於狹縫區域Rst之附近(兩側)之孔H＿O上之硬遮罩HM及遮罩材CM去除。硬遮罩HM及遮罩材CM被覆孔H＿O以外之孔H＿M及位於記憶胞陣列2m之形成區域之記憶體孔(未圖示)之上方。
於去除硬遮罩HM之後，如圖10所示，於孔H＿O內選擇性地填埋絕緣材料。絕緣材料例如使用氧化矽膜等絕緣材料。藉此，形成絕緣體柱HR＿O。此時，孔H＿O較孔H＿M於Y方向上更寬幅地形成，即便遮罩材CM堵塞孔H＿O之開口部之一部分，而孔H＿O亦可由絕緣材料充分地填埋。因此，遮罩材CM能夠向狹縫區域Rst側更延長。遮罩材CM之端部Ecm能夠配置於與孔H＿M向狹縫區域Rst側大幅度隔開之位置。藉此，能夠使自孔H＿M向狹縫區域Rst側之遮罩材CM之寬度(自孔H＿M端部到遮罩材CM之端部Ecm為止之長度)變大。
進而，由於絕緣體柱HR＿O由絕緣材料填埋，故而絕緣體柱HR＿O如上所述，亦可與狹縫ST接觸或重疊。因此，亦可使絕緣體柱HR＿O之位置更向狹縫區域Rst側移動。藉此，能夠使自孔H＿M向狹縫區域Rst側之遮罩材CM之寬度(自孔H＿M端部到遮罩材CM之端部Ecm為止之長度)更大。
接下來，如圖11所示，利用濕式蝕刻處理，去除積層體2a上之多餘之氧化膜。此時，雖然孔H＿M由覆蓋性較差之碳膜等遮罩材CM被覆，但是如上所述，自孔H＿M向狹縫區域Rst側之遮罩材CM之寬度變大。因此，抑制蝕刻液藉由遮罩材CM與積層體2a之間之界面到達至孔H＿M。
若蝕刻液到達至孔H＿M，則有可能導致去除孔H＿M之內壁之阻擋絕緣膜21a之上部。該情況會導致之後形成之字元線WL間之短路，成為電流洩漏之原因。
對此，於本實施方式中，自孔H＿M向狹縫區域Rst側之遮罩材CM之寬度變大。藉此，即便孔H＿M為覆蓋性較差之碳膜等，亦能夠抑制蝕刻液到達至孔H＿M，從而抑制字元線WL間之短路及電流洩漏。
接下來，去除遮罩材CM，於較孔H＿O更與狹縫區域Rst隔開之孔H＿M內，形成MANOS構造或MONOS構造。藉此，如圖12所示，於孔H＿M內形成柱狀部HR＿M。柱狀部HR＿M可與記憶體孔(於圖12中未圖示)之柱狀部CL同時形成。
接下來，於積層體2a上形成層間絕緣膜23。層間絕緣膜23例如使用氧化矽膜等絕緣材料。
接下來，使用微影技術及蝕刻技術，於狹縫區域Rst形成狹縫ST。狹縫ST貫通積層體2a而到達至導電層P1、P1。狹縫ST亦可與絕緣體柱HR＿O之一部分重疊。藉此，獲得圖12所示之構造。
接下來，如圖13所示，將犧牲膜S1置換為摻雜多晶矽或金屬材料等導電材料，與導電層P1、P2一起作為填埋源極層BSL形成。又，將犧牲膜21s例如置換為鎢等低電阻金屬材料，形成電極膜21(替換步驟)。藉此，積層體2a成為電極膜21與絕緣膜22之積層體2。電極膜21於記憶胞陣列2m中作為字元線WL而發揮功能。於該替換步驟中，由於絕緣體柱HR＿O為於Y方向上具有長徑之大致橢圓形，故而即便使絕緣體柱HR＿O之位置向狹縫ST側偏移，而絕緣體柱HR＿O與柱狀部HR＿M之間之間隙D＿O亦不則寬。因此，能夠抑制絕緣體柱HR＿O與柱狀部HR＿M之間之積層體2a於替換步驟中下沈。
接下來，於狹縫ST之內壁形成絕緣膜29，於絕緣膜29之內側之狹縫ST內填埋配線LI之導電材料。絕緣膜29例如使用氧化矽膜等絕緣材料。配線LI例如使用鎢等低電阻金屬材料。藉此，配線LI作為利用絕緣膜29而與電極膜21電性分離且貫通積層體2而電性連接於填埋源極層BSL之配線發揮功能。由於絕緣體柱HR＿O由絕緣材料填埋，故而即便狹縫ST與絕緣體柱HR＿O重疊、接觸亦無妨。
然後，於層間絕緣膜23上形成多層配線層及位元線等，完成本實施方式之半導體記憶裝置100a。再者，半導體記憶裝置100a亦可藉由將形成於不同之基板之CMOS電路(基體部1)與記憶胞陣列2s(積層體2)貼合來形成。
如以上所述，根據本實施方式，藉由使柱狀部HR＿O為大致橢圓形而使孔H＿O之Y方向之寬度變寬，能夠維持替換步驟中之積層體2a之支撐功能，且使柱狀部HR＿O之位置向狹縫區域Rst側偏移。藉此，能夠使狹縫區域Rst側之遮罩材CM之端部Ecm向狹縫區域Rst側延長。因此，遮罩材CM能夠充分地被覆柱狀部HR＿M之孔H＿M，於絕緣體柱HR＿O之形成步驟中，能夠抑制蝕刻液滲入到遮罩材CM與層間絕緣膜之間而到達至柱狀部HR＿M之孔。其結果，能夠抑制柱狀部HR＿M之孔內之材料(例如，阻擋絕緣膜21a等)被蝕刻，從而能夠抑制字元線WL中之電流洩漏。
又，於階梯部分2s中，位於狹縫ST之兩側之絕緣體柱HR＿O以外之柱狀部HR＿M具有與記憶胞陣列2m之柱狀部CL相同之構成(例如，MANOS或MONOS)。因此，能夠抑制由熱膨脹係數或熱收縮率之差異所致之積層體2之下沈。
再者，只要積層體2之下沈不成為問題，則絕緣體柱HR＿O亦可於狹縫ST之兩側僅設置1行，但亦可於狹縫ST之兩側設置n行(n為2以上之整數)。又，柱狀部HR＿M若熱膨脹係數或熱收縮率為相同程度，則亦可為與柱狀部CL不同之構造。例如，柱狀部HR＿M亦可由導電體柱構成，該導電體柱由鎢等金屬材料構成。
(變化例)  於圖9之遮罩材CM及硬遮罩HM之形成步驟之微影技術中，難以將僅使孔H＿O開口之光阻劑對準。
因此，於本變化例中，於階梯部分2s之狹縫區域Rst之端部形成對準標記用之孔H＿A。
圖14～圖16係表示本變化例之圖9之微影步驟之一例之俯視圖。圖14表示形成於記憶胞陣列2m之區域之記憶體孔MH、與設置於階梯部分2s之孔H＿M、H＿O。於該階段中，尚未形成遮罩材CM及硬遮罩HM。
選擇閘極區域Rsgd為形成連接於汲極側選擇閘極SGD之接觸插塞之階梯區域(階面區域)。字元線區域Rwl為形成連接於字元線WL之接觸插塞之階梯區域(階面區域)。該等接觸插塞相當於圖5之CC。
開口區域Rcm為於之後之步驟中形成之遮罩材CM之開口區域。開口區域Rcm使對準標記用之孔H＿A及絕緣體柱HR＿O之孔H＿O露出。即，開口區域Rcm使階梯部分2s中之狹縫區域Rst及與狹縫區域Rst之兩側鄰接之孔H＿O、H＿A露出。
此處，孔H＿A利用與絕緣體柱HR＿O之孔H＿O相同之步驟同時形成。因此，孔H＿A可為與孔H＿O相同之構成。但是，孔H＿A只要作為對準標記而發揮功能即可，故而於自Z方向觀察之俯視時，既可為與孔H＿O相同之形狀，亦可為與孔H＿O不同之形狀。於自Z方向觀察之俯視時，孔H＿A例如既可為大致橢圓形，亦可為大致圓形、大致多邊形。於之後之步驟中，於孔H＿A中於與孔H＿O相同之步驟中填埋絕緣材料。藉此，形成具有與絕緣體柱HR＿O相同之構成之絕緣體柱HR＿A。
接下來，如參照圖9所說明，於記憶胞陣列2m及階梯部分2s上沈積遮罩材CM及硬遮罩HM之材料。
接下來，如圖15所示，利用微影技術於硬遮罩HM上形成將開口區域Rcm開口之抗蝕膜PR。此時，檢查抗蝕膜PR之開口區域Rcm之位置，驗證抗蝕膜PR之對準偏移。
於該階段中，孔H＿M、H＿O雖然平面形狀不同但是為大致相同大小，且規則地排列，故而難以發現抗蝕膜PR之對準偏移。
因此，於本變化例中，於階梯部分2s之狹縫區域Rst之端部設置對準標記用之孔H＿A。孔H＿A配置於階梯部分2s之字元線區域Rwl之外側，且位於與其他孔H＿O、H＿M向X方向偏移之位置。孔H＿A於狹縫區域Rst之延伸方向上，設置於狹縫區域Rst之外側。因此，孔H＿A能夠與其他孔H＿O、H＿M區別而容易識別。藉由能夠識別孔H＿A之位置，能夠容易地驗證開口區域Rcm之位置是否位於正確之位置。其結果，能夠容易地發現抗蝕膜PR之對準偏移。
再者，如本變化例所述，亦可相對於各狹縫區域Rst設置1個孔H＿A(絕緣體柱HR＿A)。然而，亦可相對於各狹縫區域Rst設置複數個孔H＿A(絕緣體柱HR＿A)。
接下來，如參照圖10～圖12所說明，將抗蝕膜PR用作遮罩對硬遮罩HM進行加工，將硬遮罩HM用作遮罩對遮罩材CM進行加工。接下來，將遮罩材CM用作遮罩，於孔H＿O、H＿A內選擇性地填埋絕緣材料。藉此，於孔H＿A之位置形成絕緣體柱HR＿A。於自Z方向觀察時，絕緣體柱HR＿A設置於狹縫ST之延伸方向(X方向)上之狹縫ST(絕緣膜29及配線LI)之端部之外側。
於去除遮罩材CM之後，於孔H＿M、記憶體孔MH內形成柱狀部CL。藉此，獲得圖16所示之構造。
接下來，如圖12所示，於狹縫區域Rst形成狹縫ST，如圖13所示，於狹縫ST內形成絕緣膜20及配線LI。然後，與第1實施方式相同地，形成多層配線層及位元線等，完成本變化例之半導體記憶裝置100a。
如此，於本變化例中，於階梯部分2s之狹縫區域Rst之端部設置有對準標記用之孔H＿A。由於能夠容易地識別孔H＿A之位置，故而能夠容易地驗證開口區域Rcm之位置是否位於正確之位置。其結果，能夠容易地發現抗蝕膜PR之對準偏移。
又，根據本變化例，藉由以狹縫區域Rst之端部中之孔H＿A為基準，能夠容易地檢查階梯部分2s之端部。
又，孔H＿A利用與孔H＿O相同之步驟形成，絕緣體柱HR＿A利用與絕緣體柱HR＿O相同之步驟形成。因此，不會增加由孔H＿A之追加所致之成本。
第2實施方式之其他構成及製造方法可與第1實施方式之構成及製造方法相同。因此，第2實施方式亦能夠獲得與第1實施方式相同之效果。
圖17係表示應用上述實施方式之任一者之半導體記憶裝置之構成例之方塊圖。半導體記憶裝置100a為能夠非揮發地記憶資料之NAND型快閃記憶體，且由外部之記憶體控制器1002來控制。半導體記憶裝置100a與記憶體控制器1002之間之通信例如支持NAND介面標準。
如圖17所示，半導體記憶裝置100a例如具備記憶胞陣列MCA、指令暫存器1011、位址暫存器1012、定序器1013、驅動器模組1014、列解碼器模組1015、及感測放大器模組1016。
記憶胞陣列MCA包含複數個區塊BLK(0)～BLK(n)(n為1以上之整數)。區塊BLK為能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列MCA設置有複數個位元線及複數個字元線。各記憶胞例如和1根位元線與1根字元線建立關聯。關於記憶胞陣列MCA之詳細之構成將於下文敍述。
指令暫存器1011保存半導體記憶裝置100a自記憶體控制器1002接收到之指令CMD。指令CMD例如包含使定序器1013執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器1012保存半導體記憶裝置100a自記憶體控制器1002接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於選擇區塊BLK、字元線、及位元線。
定序器1013控制整個半導體記憶裝置100a之動作。例如，定序器1013基於保存在指令暫存器1011中之指令CMD，控制驅動器模組1014、列解碼器模組1015、及感測放大器模組1016等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組1014產生讀出動作、寫入動作、抹除動作等中所使用之電壓。而且，驅動器模組1014例如基於保存在位址暫存器1012中之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組1015具備複數個列解碼器。列解碼器基於保存在位址暫存器1012中之區塊位址BA，選擇對應之記憶胞陣列MCA內之1個區塊BLK。而且，列解碼器例如將施加到與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組1016於寫入動作中，根據自記憶體控制器1002接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組1016於讀出動作中，基於位元線之電壓來判定記憶胞記憶之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器1002。
以上所說明之半導體記憶裝置100a及記憶體控制器1002亦可藉由其等之組合來構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD TM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
圖18係表示記憶胞陣列MCA之電路構成之一例之電路圖。抽出記憶胞陣列MCA中所包含之複數個區塊BLK中之1個區塊BLK。如圖18所示，區塊BLK包含複數個串單元SU(0)～SU(k)(k為1以上之整數)。
各串單元SU包含分別與位元線BL(0)～BL(m)(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT(0)～MT(15)、以及選擇電晶體ST(1)及ST(2)。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST(1)及ST(2)分別用於選擇各種動作時之串單元SU。
於各NAND串NS中，記憶胞電晶體MT(0)～MT(15)串聯連接。選擇電晶體ST(1)之汲極連接於建立關聯之位元線BL，選擇電晶體ST(1)之源極連接於串聯連接之記憶胞電晶體MT(0)～MT(15)之一端。選擇電晶體ST(2)之汲極連接於串聯連接之記憶胞電晶體MT(0)～MT(15)之另一端。選擇電晶體ST(2)之源極連接於源極線SL。
於相同之區塊BLK中，記憶胞電晶體MT(0)～MT(15)之控制閘極分別共通連接於字元線WL(0)～WL(7)。串單元SU(0)～SU(k)中之各自之選擇電晶體ST(1)之閘極分別共通連接於選擇閘極線SGD(0)～SGD(k)。選擇電晶體ST(2)之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列MCA之電路構成中，位元線BL由在各串單元SU中分配有相同之行位址之NAND串NS共有。源極線SL例如於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，本實施方式之半導體記憶裝置100a所具備之記憶胞陣列MCA不限定於以上所說明之電路構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST(1)及ST(2)之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍中所記載之發明及與其相等之範圍中。  [關聯申請案]
本申請案享有以日本專利申請案2022-30205號(申請日：2022年2月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:基體部 2:積層體 2aL:下部積層體 2aU:上部積層體 2g:絕緣膜 2m:記憶胞陣列 2s:階梯部分 3:板狀部 4:板狀部 10:基板 10i:元件分離區域 11:層間絕緣膜 11a:配線 12:導電層 13:半導體部 21:電極膜(導電層) 21a:阻擋絕緣膜 21b:障壁膜 21s:犧牲膜 22:絕緣膜 29:絕緣膜 100a:半導體記憶裝置 210:半導體本體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:芯層 1002:記憶體控制器 1011:指令暫存器 1012:位址暫存器 1013:定序器 1014:驅動器模組 1015:列解碼器模組 1016:感測放大器模組 AA:有效區域 B5:虛線框 BL:位元線 BL(0)～BL(m):位元線 BLK:區塊 BSL:填埋源極層 Cb:觸點 CC:接觸插塞 CL:柱狀部 CM:遮罩材 CU:胞單元 D＿O:間隙 Dc:間隙 Ecm:端部 H＿A:孔 H＿M:孔 H＿ML:下部孔 H＿MU:上部孔 H＿O:孔 H＿OL:下部孔 H＿OU:上部孔 HM:硬遮罩 HR:柱狀部 HR＿MLs:犧牲膜 HR＿O,HR＿M:柱狀部 HR＿O:絕緣體柱 HR＿OLs:犧牲膜 HRc:虛線圓 LI:配線 MC:記憶胞 MCA:記憶胞陣列 MH:記憶體孔 MT(0)～MT(15):記憶胞電晶體 P1:導電層 P2:導電層 PR:抗蝕膜 Rcm:開口區域 Rsgd:選擇閘極區域 Rst:狹縫區域 Rwl:字元線區域 S1:犧牲膜 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SHE:較淺之狹縫 SSA:階梯區域 ST(1):選擇電晶體 ST(2):選擇電晶體 ST:較深之狹縫 SU(0)～SU(k):串單元 Tap:分接頭區域 Tr:電晶體 WL(0)～WL(15):字元線 WL:字元線
圖1係例示第1實施方式之半導體裝置之模式立體圖。  圖2係表示圖1中之積層體之模式俯視圖。  圖3、圖4係例示三維構造之記憶胞之模式剖視圖。  圖5係表示記憶胞陣列與階梯部分之交界部之構成例之俯視圖。  圖6係表示狹縫ST附近之柱狀部及絕緣體柱之區域之形成中途之步驟之俯視圖。  圖7～圖13係表示第1實施方式之半導體記憶裝置之製造方法之一例之剖視圖。  圖14～圖16係表示本變化例之圖9之微影步驟之一例之俯視圖。  圖17係表示應用上述實施方式之任一者之半導體記憶裝置之構成例之方塊圖。  圖18係表示記憶胞陣列之電路構成之一例之電路圖。
CM:遮罩材
Dc:間隙
D＿O:間隙
Ecm:端部
Rst:狹縫區域
HRc:虛線圓
HR＿O:絕緣體柱
HR＿M:柱狀部

Claims (10)

  1. 一種半導體裝置，其具備：  積層體，其包含於第1方向上相互隔開而積層之複數個導電層，且具有排列於與上述第1方向交叉之第2方向上之第1區域及第2區域；  絕緣部，其於上述第1區域及上述第2區域中於上述第1方向及上述第2方向上延伸，且將上述複數個導電層於與上述第1方向及上述第2方向交叉之第3方向上分斷；  複數個第1柱狀部，其等在上述第1區域中於上述第1方向上延伸，包含第1半導體層，且於上述複數個導電層與上述第1半導體層之交叉部分形成記憶胞；  複數個第2柱狀部，其等在上述第2區域中於上述第1方向上延伸，且包含絕緣體；  第3柱狀部，其於上述第2區域中，於上述第1方向上延伸，且包含第2半導體層；及  觸點，其於上述第2區域中，設置於上述複數個導電層中之1個導電層，且於上述第1方向上延伸；  上述複數個第2柱狀部沿著上述絕緣部配置於上述絕緣部之上述第3方向上之兩側。
  2. 如請求項1之半導體裝置，其中上述複數個第2柱狀部排列於上述第2區域中較上述第3柱狀部更靠上述絕緣部之附近。
  3. 如請求項1或2之半導體裝置，其中上述複數個第2柱狀部排列於上述第2區域中最接近上述絕緣部之兩側之至少1行。
  4. 如請求項1或2之半導體裝置，其中上述第1柱狀部包含於上述第1區域中於上述積層體之上述第1方向上延伸且設置於記憶體孔之內壁之第1絕緣膜、第1電荷儲存膜、第2絕緣膜、及第1半導體層。
  5. 如請求項1或2之半導體裝置，其中上述第3柱狀部包含於上述第2區域中於上述積層體之上述第1方向上延伸且設置於記憶體孔之內壁之第3絕緣膜、第2電荷儲存膜、第4絕緣膜、及第2半導體層。
  6. 如請求項1或2之半導體裝置，其中上述第3柱狀部配置於上述第2區域中最接近上述絕緣部之兩側之至少1行以外之區域。
  7. 如請求項1或2之半導體裝置，其中上述第3柱狀部具有與上述第1柱狀部相同之構成。
  8. 如請求項1或2之半導體裝置，其中於自上述第1方向觀察時，上述第2柱狀部為於相對於上述絕緣部之延伸方向大致正交之第2方向上具有長徑之大致橢圓形狀。
  9. 如請求項1或2之半導體裝置，其進而具備第4柱狀部，該第4柱狀部於自上述第1方向觀察時，以與上述第2柱狀部及上述第3柱狀部不同之週期設置於上述絕緣部之延伸方向上之上述絕緣部之端部之外側。
  10. 一種半導體裝置之製造方法，其具備：  藉由在第1方向上交替地積層複數個第1絕緣膜與複數個第1犧牲膜而形成積層體；  形成貫通上述積層體之複數個孔；  於上述複數個孔中，沿著於上述積層體內於上述第1方向上延伸且將上述複數個導電層分斷之絕緣部之形成區域之兩側排列之複數個第1孔內選擇性地填埋絕緣材料而形成複數個第2柱狀部；  於上述複數個孔中，位於形成記憶胞之第1區域之記憶體孔內，形成包含第1半導體層之複數個第1柱狀部；  於上述複數個孔中，位於較上述第1孔更遠離上述絕緣部之形成區域之第2孔內，形成包含第2半導體層之第3柱狀部；及  將上述複數個第1犧牲膜置換為複數個導電層。
TW111124993A 2022-02-28 2022-07-04 半導體裝置及其製造方法 TW202337011A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022030205A JP2023125863A (ja) 2022-02-28 2022-02-28 半導体装置およびその製造方法
JP2022-030205 2022-02-28

Publications (1)

Publication Number Publication Date
TW202337011A true TW202337011A (zh) 2023-09-16

Family

ID=87761545

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111124993A TW202337011A (zh) 2022-02-28 2022-07-04 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20230276629A1 (zh)
JP (1) JP2023125863A (zh)
CN (1) CN116723703A (zh)
TW (1) TW202337011A (zh)

Also Published As

Publication number Publication date
US20230276629A1 (en) 2023-08-31
CN116723703A (zh) 2023-09-08
JP2023125863A (ja) 2023-09-07

Similar Documents

Publication Publication Date Title
TWI819090B (zh) 半導體記憶裝置
US10840261B2 (en) Semiconductor storage device
US11127754B2 (en) Semiconductor storage device
TWI718588B (zh) 半導體記憶裝置及其製造方法
CN111370425A (zh) 半导体存储器装置及制造半导体存储器装置的方法
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US11871577B2 (en) Semiconductor storage device and manufacturing method thereof
TWI764222B (zh) 半導體記憶裝置
CN110838319B (zh) 半导体存储装置
TWI714211B (zh) 半導體記憶裝置
US11869851B2 (en) Semiconductor storage device
TW202337011A (zh) 半導體裝置及其製造方法
TWI821718B (zh) 半導體記憶裝置
US11967557B2 (en) Semiconductor device and manufacturing method thereof
US20230061224A1 (en) Semiconductor memory device and method for manufacturing the same
US20240099001A1 (en) Semiconductor memory device and manufacturing method
CN112310093B (zh) 半导体存储装置
US11696446B2 (en) Semiconductor storage device with contact melting prevention
US20220254800A1 (en) Semiconductor storage device
US20230225122A1 (en) Semiconductor device
US20230077151A1 (en) Semiconductor storage device and manufacturing method thereof
US20230072833A1 (en) Semiconductor memory device
JP2023124667A (ja) 半導体装置およびその製造方法
TW202315072A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TW202412193A (zh) 半導體記憶裝置及其製造方法