JP2023124667A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ワード線の抵抗を低く抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態に従った半導体装置は、第１方向に互いに離隔して積層された複数の電極膜を含む積層体を備える。柱状部は、積層体内に第１方向に延伸し、半導体層を含み、該半導体層と複数の電極膜との交差部にそれぞれメモリセルを有する。分断部は、積層体内において第１方向および第１方向と交差する第２方向に延伸し、複数の電極膜を第１方向および第２方向に交差する第３方向に分断し、絶縁体を含む。第１膜は、絶縁体と電極膜における第３方向の端面との間に設けられ、第１金属とシリコンとを含む。【選択図】図６

Description

本実施形態は、半導体装置およびその製造方法に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを３次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイは、互いに電気的に分離され積層された複数のワード線を有する。ワード線には、金属材料が用いられているが、この金属材料が酸化すると、ワード線の抵抗が上昇してしまう。

特開２０２０－０４７７０２号公報

ワード線の抵抗を低く抑制することができる半導体装置およびその製造方法を提供する。

本実施形態に従った半導体装置は、第１方向に互いに離隔して積層された複数の電極膜を含む積層体を備える。柱状部は、積層体内に第１方向に延伸し、半導体層を含み、該半導体層と複数の電極膜との交差部にそれぞれメモリセルを有する。分断部は、積層体内において第１方向および第１方向と交差する第２方向に延伸し、複数の電極膜を第１方向および第２方向に交差する第３方向に分断し、絶縁体を含む。第１膜は、絶縁体と電極膜における第３方向の端面との間に設けられ、第１金属とシリコンとを含む。

第１実施形態に係る半導体装置を例示する模式斜視図。 図１中の積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 メモリセルアレイと階段部分との境界部の構成例を示す平面図。 第１実施形態によるメモリセルアレイの深いスリットおよびその周囲の構成例を示す断面図。 スリットおよび電極膜のより詳細な構成例を示す断面図。 酸素に対する金属シリサイド膜の機能を示す概念図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図９に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１１に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１３に続く、半導体記憶装置の製造方法の一例を示す断面図。 第２実施形態による半導体記憶装置の構成例を示す断面図。 第２実施形態の変形例による半導体記憶装置の構成例を示す断面図。 第３実施形態による半導体記憶装置の構成例を示す断面図。 第４実施形態による半導体記憶装置の構成例を示す断面図。 第４実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。 図２０に続く、半導体記憶装置の製造方法の一例を示す断面図。 上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。 メモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置（例えば、半導体記憶装置１００ａ）を例示する模式斜視図である。図２は、図１中の積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図３及び図４のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。

図１～図４に示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。

半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥ（板状部４）と、複数の柱状部ＣＬとを含む。

基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。

基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ_２）を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース層ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａの一部は、トランジスタＴｒと電気的に接続される。導電層１２は、導電性金属、例えば、タングステン（Ｗ）またはモリブデン（Ｍｏ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３が複数の層によって構成され、その一部は、アンドープシリコンを含んでいてもよい。また、導電層１２および半導体部１３のいずれか一方が省略されてもよい。

導電層１２および半導体部１３は、メモリセルアレイ（図２の２ｍ）の共通ソースラインとして機能する。導電層１２および半導体部１３は、一体の導電膜として電気的に接続されており、総称して埋込みソース層ＢＳＬとも呼ぶ。

積層体２は、基板１０の上方に設けられており、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）に対してＺ方向に位置する。積層体２は、第１方向としてのＺ方向に沿って複数の電極膜２１及び複数の絶縁膜２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）またはチタン（Ｔｉ）を含み、互いに離隔され電気的に分離されている。絶縁膜２２は、例えば、シリコン酸化物を含む。絶縁膜２２は、電極膜２１同士を電気的に分離する。電極膜２１及び絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でよい。

電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁膜２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁膜２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。

半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。

積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層体２内に設けられ、Ｚ方向から見た平面視において、Ｚ方向に交差するＸ方向に延び、積層体２の上端から基体部１にかけて積層体２をＺ方向に貫通している。深いスリットＳＴは、Ｚ方向およびＸ方向に交差するＹ方向に積層体２を分断する。板状部３は、深いスリットＳＴ内に設けられた配線である（図２）。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜と、該絶縁膜の内側に設けられ深いスリットＳＴ内に埋め込まれた導電膜（図２では図示せず）とで構成されている。深いスリットＳＴ内の導電膜は、絶縁膜によって積層体２から電気的に分離され、かつ、埋込みソース層ＢＳＬと電気的に接続されている。この絶縁膜には、例えば、シリコン酸化膜等の絶縁材料が用いられる。導電膜には、例えば、タングステン等の金属材料が用いられる。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域を貫通する。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図２）。板状部４は、例えば、シリコン酸化物である。

図２に示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。

図２に示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。

図３に示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続されている。電荷蓄積部としてのメモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている。

図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化膜、シリコン窒化膜又は金属酸化膜である。金属酸化物の例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）またはチタン（Ｔｉ）である場合、例えば、窒化チタンまたは酸化アルミニウムが選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０の形状は、例えば、底を有した筒状であり、積層体２内にＺ方向に延伸するように設けられている。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬとなる電極膜２１との間に記憶領域を有し、半導体ボディ２１０と電極膜２１との交差部に対応して設けられている。複数のメモリセルＭＣは、各柱状部ＣＬに沿ってＺ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。

カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３及び図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図５は、メモリセルアレイ２ｍと階段部分２ｓとの境界部の構成例を示す平面図である。メモリセルアレイ２ｍには、複数の柱状部ＣＬがメモリホールＭＨ内に設けられている。尚、図５は、縮尺が異なるが、図２の破線枠Ｂ５の平面レイアウトを示している。

複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の積層方向（Ｚ軸方向）に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて延伸している。複数の柱状部ＣＬは、図３および図４に示すように、それぞれ、半導体柱としての半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、積層体２内においてその積層方向（Ｚ方向）に延びており、半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、図１のコンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、メモリセルアレイ２ｍに設けられている。

メモリセルアレイ２ｍ以外の階段部分２ｓにおいて、タップ領域Ｔａｐ、階段領域ＳＳＡが設けられている。タップ領域Ｔａｐは、階段領域ＳＳＡに対して深いスリットＳＴを挟んでＹ方向に隣接するブロックＢＬＫに設けられている。タップ領域Ｔａｐは、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡも、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡは、複数のコンタクトプラグＣＣが設けられる領域である。階段領域ＳＳＡは、階段領域ＳＳＡを挟んでＸ方方向に隣接する複数のブロックＢＬＫの各ワード線ＷＬを電気的に接続するブリッジ領域を含んでいてもよい。タップ領域Ｔａｐは、コンタクトプラグＣ４が設けられる領域である。コンタクトプラグＣＣ、Ｃ４のそれぞれは、例えば、Ｚ軸方向に延びる。コンタクトプラグＣＣは、それぞれ、例えば、電極膜２１（即ち、ワード線ＷＬ）と電気的に接続される。コンタクトプラグＣ４は、トランジスタＴｒへの電源供給等のために、例えば、配線１１ａと電気的に接続される。コンタクトプラグＣＣ、Ｃ４には、例えば、銅、タングステン等の低抵抗金属が用いられる。浅いスリットＳＨＥは、メモリセルアレイ２ｍをＸ方向に延び、ドレイン側選択ゲートＳＧＤをフィンガごとに電気的に分離している。

コンタクトプラグＣＣの周囲には、複数の絶縁体柱ＨＲが設けられている。絶縁体柱ＨＲのそれぞれは、積層体２内に設けられたホール内に設けられている。絶縁体柱ＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。絶縁体柱ＨＲには、例えば、シリコン酸化膜等の絶縁物を用いている。また、絶縁体柱ＨＲのそれぞれは、柱状部ＣＬと同じ構造であってもよい。絶縁体柱ＨＲのそれぞれは、例えば、タップ領域Ｔａｐおよび階段領域ＳＳＡに設けられている。絶縁体柱ＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。絶縁体柱ＨＲは、柱状部ＣＬよりも大きな径（Ｘ方向またはＹ方向における幅）を有する。

図６は、第１実施形態によるメモリセルアレイ２ｍの深いスリットＳＴおよびその周囲の構成例を示す断面図である。

深いスリットＳＴ（以下、単に、スリットＳＴともいう）は、図２に示すように平面においてＸ方向に延伸しており、かつ、図６に示すように積層体２内において、積層体２の上端から基体部１にかけてＺ方向に延伸し、積層体２を貫通している。スリットＳＴは、Ｙ方向に積層体２を分断する分断部として機能する。板状部３は、絶縁部材または配線５０と絶縁膜５１とを備える。絶縁膜５１は、スリットＳＴの内壁に設けられている。絶縁膜５１には、例えば、シリコン酸化膜等の絶縁材料が用いられている。絶縁部材または配線５０は、スリットＳＴ内において、絶縁膜５１の内側に設けられている。５０が絶縁部材である場合、板状部３は、積層体２の電極膜２１を電気的に分離する絶縁部として機能する。この場合、絶縁部材５０には、例えば、シリコン酸化膜等の絶縁材料が用いられる。５０が配線である場合、配線５０は、スリットＳＴの内壁に設けられた絶縁膜５１によって積層体２の電極膜２１と電気的に絶縁され、かつ、スリットＳＴ内に埋め込まれ埋込みソース層ＢＳＬと電気的に接続される。この場合、配線５０には、例えば、タングステン等の導電性材料が用いられる。

ここで、本実施形態では、金属シリサイド膜６０が電極膜２１（ワード線ＷＬ）とスリットＳＴ内の板状部３との間に設けられている。金属シリサイド膜６０は、絶縁膜５１と電極膜２１におけるＹ方向の端面との間に設けられ、金属とシリコンとを含む。金属シリサイド膜６０は、板状部３の絶縁膜５１に対向する電極膜２１の対向面を被覆するように設けられている。金属シリサイド膜６０には、例えば、タングステンシリサイド（ＷＳｉ）、ルテニウムシリサイド（ＲｕＳｉ）、コバルトシリサイド（ＣｏＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）およびチタンシリサイド（ＴｉＳｉ）のいずれかが用いられる。金属シリサイド膜６０の膜厚は、例えば、約５オングストローム～５ｎｍである。

図７は、スリットＳＴおよび電極膜２１のより詳細な構成例を示す断面図である。電極膜２１には、空洞部としてのボイドＢおよび／またはシームＳＭが設けられている。金属シリサイド膜６０は、電極膜２１のスリットＳＴ側の表面（側面）に設けられている。金属シリサイド膜６０は、電極膜２１と板状部３の絶縁膜５１との間に設けられており、金属膜２１に沿ってＸ方向に延伸している。従って、金属シリサイド膜６０は、スリットＳＴおよび板状部３側に露出される電極膜２１の側面全体を被覆している。これにより、スリットＳＴを介して酸素Ｏが電極膜２１へ進入することを抑制することができる。

電極膜２１へ酸素Ｏが進入すると、電極膜２１が酸化されてしまう。例えば、電極膜２１がモリブデンである場合には、電極膜２１はモリブデン酸化物になってしまう。電極膜２１がタングステンである場合には、電極膜２１はタングステン酸化物になってしまう。電極膜２１の一部が金属酸化物になると、電極膜２１（ワード線ＷＬ）の抵抗が上昇してしまう。

これに対し、本実施形態によれば、金属シリサイド膜６０が、スリットＳＴ内の絶縁膜５１と電極膜２１との間に設けられており、スリットＳＴ側に向かって露出される電極膜２１の側面を被覆している。これにより、金属シリサイド膜６０は、スリットＳＴから電極膜２１への酸素Ｏの進入を抑制する。その結果、電極膜２１の酸化を抑制することができ、ワード線ＷＬの抵抗の上昇を抑制することができる。ワード線ＷＬの抵抗を低く維持することで、半導体記憶装置１００ａの動作速度の低下を抑制することがでできる。

金属シリサイド膜６０がモリブデンシリサイドＭｏｘＳｉｙ（ｘ、ｙは正数）である場合、金属シリサイド膜６０は、ＭｏＳｉ_２、Ｍｏ_５Ｓｉ_３等でよい。

図８（Ａ）および図８（Ｂ）は、酸素Ｏ_２に対する金属シリサイド膜６０の機能を示す概念図である。尚、金属シリサイド膜６０は、モリブデンシリサイド膜（ＭｏＳｉ_２）であるとして以下説明する。

図８（Ａ）に示すように、スリットＳＴから金属シリサイド膜６０で被覆された電極膜２１へ酸素Ｏ_２が進入しようとすると、図８（Ｂ）に示すように、金属シリサイド膜６０の表面にシリコン酸化膜およびモリブデンシリサイド膜（Ｍｏ_５Ｓｉ_３）が形成される。また、金属シリサイド膜６０の表面からモリブデン酸化物ＭｏＯ_３が乖離する。これにより、酸素Ｏ_２は、金属シリサイド膜６０の表面のみで消費され、電極膜２１まで拡散しない。よって、電極膜２１の酸化が抑制され、電極膜２１（ワード線ＷＬ）の抵抗を低く維持することができる。

次に、第１実施形態による半導体記憶装置１００ａの製造方法について説明する。

図９～図１４は、第１実施形態による半導体記憶装置１００ａの製造方法の一例を示す断面図である。尚、図９～図１４では、メモリセルアレイ２ｍのスリットＳＴの周辺領域の断面を示す。

まず、図１の基体部１を形成する。次に、基体部１上に埋込みソース層ＢＳＬの一部となる導電層１２または半導体部１３を形成し、図９に示すように、その上に絶縁膜２２と犠牲膜２１ｓとを積層した積層体２ａを形成する。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜２１ｓには、例えば、絶縁膜２２に対して選択的にエッチング可能なシリコン窒化膜等の絶縁材料が用いられる。犠牲膜２１ｓは、後のリプレース工程において、電極膜２１の導電材料に置換される。

次に、リソグラフィ技術およびエッチング技術を用いて、柱状部ＣＬを形成するために複数のメモリホールＭＨを形成する。メモリホールＭＨは、積層体２ａ内に設けられ、絶縁膜２２と犠牲膜２１ｓとの積層方向（Ｚ方向）に延伸している。メモリホールＭＨは、積層体２ａを貫通して、積層体２ａの下の導電層１２および半導体部１３に達するように形成される。Ｚ方向から見た平面視において、メモリホールＭＨは、略円形または略楕円形でよい。

次に、メモリホールＭＨの内壁に、メモリ膜２２０および半導体ボディ２１０をこの順に堆積する。さらに、コア層２３０がメモリ膜２２０および半導体ボディ２１０の内側のメモリホールＭＨ内に充填される。これにより、図１０に示すように、柱状部ＣＬが積層体２ａ内に形成される。柱状部ＣＬは、積層体２ａ内をＺ方向に延伸しており、積層体２ａを貫通して、積層体２ａの下の導電層１２および半導体部１３に達する。これにより、半導体ボディ２１０は、図１の埋込みソース層ＢＳＬに電気的に接続される。

次に、リソグラフィ技術およびエッチング技術を用いて、スリットＳＴが形成される。これにより、図１１に示す構造が得られる。スリットＳＴは、積層体２ａを貫通して導電層１２および半導体部１３に達する。Ｚ方向から見た平面視において、図２を参照して説明したように、スリットＳＴは、Ｘ方向に延伸している。

次に、図１２に示すように、スリットＳＴを介して犠牲膜２１ｓを除去する。これにより、犠牲膜２１ｓが設けられていた領域に空洞Ｈが形成される。

次に、図１３に示すように、空洞Ｈの内壁にブロック絶縁膜２１ａおよびバリア膜２１ｂが形成される。ブロック絶縁膜２１ａには、例えば、シリコン酸化膜、シリコン窒化膜又は金属酸化膜が用いられる。バリア膜２１ｂには、例えば、窒化チタンまたは酸化アルミニウムが用いられる。さらに、空洞内のブロック絶縁膜２１ａおよびバリア膜２１ｂの内側に電極膜２１の材料が埋め込まれる。電極膜２１には、例えば、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）またはチタン（Ｔｉ）が用いられる。電極膜２１は、例えば、ワード線ＷＬとして機能する。電極膜２１の材料は、スリットＳＴを介して空洞Ｈ内に充填されるが、その内側にシームあるいはボイドＢが発生する場合がある。

このように、犠牲膜２１ｓが、例えば、タングステン等の低抵抗金属材料に置換され、電極膜２１が形成される。この工程をリプレース工程とも呼ぶ。リプレース工程によって、積層体２ａが図１の積層体２になる。

次に、図１４に示すように、電極膜２１のうちスリットＳＴ側に面し露出された側面に、金属シリサイド膜６０を形成する。金属シリサイド膜６０には、例えば、モリブデンシリサイドＭｏｘＳｉｙが用いられる。金属シリサイド膜６０の厚みは、約５オングストローム～５ｎｍである。

金属シリサイド膜６０は、電極膜２１の側面をシリサイド化することによって形成されてもよく、あるいは、スリットＳＴを介して電極膜２１の側面に堆積することによって形成されてもよい。電極膜２１の側面をシリサイド化する場合には、金属シリサイド膜６０は、スリットＳＴを介して電極膜２１の側面を選択的にシリサイド化すればよい。例えば、電極膜２１の側面をスリットＳＴから離間する方向（±Ｙ方向）へリセスし、電極膜２１の側面を、２００℃以上の温度でシリコン含有ガスに晒す。これにより、電極膜２１の側面が選択的にシリサイド化され、金属シリサイド膜６０が電極膜２１の側面に形成される。この場合、スリットＳＴ側へ露出されたバリア膜２１ｂの端部は、メタルシリサイドまたはシリコン酸化膜になる。例えば、バリア膜２１ｂがアルミニウム酸化物である場合、スリットＳＴ側へ露出されたバリア膜２１ｂの端部は、シリコン酸化膜になる。バリア膜２１ｂがチタン窒化物である場合、スリットＳＴ側へ露出されたバリア膜２１ｂの端部は、チタンシリサイドまたはシリコン酸化膜になる。このとき、スリットＳＴ側へ露出されたバリア膜２１ｂの端部は、絶縁膜５１に面し（接触し）、該端部には、金属シリサイド膜６０は形成されない。
また、スリットＳＴを介して電極膜２１の側面に堆積する場合、ＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法を用いて、金属シリサイド膜６０の材料をスリットＳＴの内壁に堆積する。次に、金属シリサイド膜６０の材料をエッチバックすることによって電極膜２１の側面のみに金属シリサイド膜６０を残置すればよい。この場合、電極膜２１の側面がスリットＳＴから離間する方向（±Ｙ方向）へリセスしているので、電極膜２１の側面は、絶縁膜２２の側面よりもスリットＳＴから離間する方向へ窪んでいる。よって、金属シリサイド膜６０の材料は、絶縁膜２２の側面よりもスリットＳＴから離間する方向へ窪んだ位置に形成される。従って、ＲＩＥ（Reactive Ion Etching）法等によって金属シリサイド膜６０の材料を異方的にエッチバックすることによって、絶縁膜２２の側面上にある金属シリサイド膜６０の材料を除去しつつ、電極膜２１の側面上にある金属シリサイド膜６０の材料を選択的に残置させることができる。これにより、金属シリサイド膜６０は、電極膜２１の側面のみに選択的に形成され得る。この場合、スリットＳＴ側へ露出されたバリア膜２１ｂの端部には、金属シリサイド膜６０が形成される。
尚、本実施形態において、ボイドＢの内面には、金属シリサイド膜が形成されていない。例えば、ボイドＢが外部と連通していない場合には、このように、金属シリサイド膜６０は、電極膜２１の側面に形成され、ボイドＢの内面には形成されない。

金属シリサイド膜６０は、スリットＳＴを介して進入する酸素が電極膜２１に達することを抑制し、電極膜２１が酸化することを抑制することができる。

尚、金属シリサイド膜６０には、例えば、タングステンシリサイド（ＷＳｉ）、ルテニウムシリサイド（ＲｕＳｉ）、コバルトシリサイド（ＣｏＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）およびチタンシリサイド（ＴｉＳｉ）のいずれかであってもよい。この場合、電極膜２１には、例えば、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）のいずれかであってもよい。

次に、図６に示すように、スリットＳＴの内壁に絶縁膜５１を形成し、絶縁膜５１の内側に配線５０の材料を埋め込む。このとき、絶縁膜５１または配線５０からの拡散する酸素は、金属シリサイド膜６０によってブロックされ、電極膜２１にはほとんど達しない。これにより、電極膜２１の酸化を抑制し、その高抵抗化を抑制することができる。

その後、積層体２上に多層配線層およびビット線等を形成し、本実施形態による半導体記憶装置１００ａが完成する。尚、半導体記憶装置１００ａは、別々の基板に形成されたＣＭＯＳ回路（基体部１）とメモリセルアレイ２ｍ（積層体２）とを貼り合わせることによって形成されてもよい。

（第２実施形態）
図１５Ａは、第２実施形態による半導体記憶装置１００ａの構成例を示す断面図である。第２実施形態による半導体記憶装置１００ａは、電極膜２１の内部にあるボイドＢおよび／またはシームＳＭの内壁にも金属シリサイド膜６２が設けられている。例えば、ボイドＢが外部と連通している場合には、このように、金属シリサイド膜６０、６２は、電極膜２１の側面にだけでなく、ボイドＢの内面にも形成される。金属シリサイド膜６２には、例えば、タングステンシリサイド（ＷＳｉ）、ルテニウムシリサイド（ＲｕＳｉ）、コバルトシリサイド（ＣｏＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）およびチタンシリサイド（ＴｉＳｉ）のいずれかが用いられる。金属シリサイド膜６２は、金属シリサイド膜６０と同じ材料で構成されていてもよく、あるいは、金属シリサイド膜６０とは異なる材料で構成されていてもよい。例えば、金属シリサイド膜６０がモリブデンシリサイドで構成され、金属シリサイド膜６２がタングステンシリサイドで構成されてもよい。あるいは、その逆でもよい。金属シリサイド膜６２の膜厚は、例えば、約５オングストローム～５ｎｍである。第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。

第２実施形態によれば、金属シリサイド膜６２がボイドＢおよび／またはシームＳＭの内壁にも設けられている。これにより、酸素がボイドＢまたはシームＳＭ内に存在しても、その酸素が電極膜２１へ進入し拡散することを抑制することができる。よって、第２実施形態による半導体記憶装置１００ａは、電極膜２１の抵抗をさらに確実に低く維持することができる。

第２実施形態による半導体記憶装置１００ａの製造方法は、第１実施形態の製造方法と同様でよい。ボイドＢが外部と連通している場合には、電極膜２１の側面を２００℃以上の温度でシリコン含有ガスに晒せば、金属シリサイド膜６０、６２は、電極膜２１の側面にだけでなく、ボイドＢの内面にも形成される。また、ＡＬＤ法等で金属シリサイド膜６０、６２の材料をスリットＳＴの内壁に堆積し、金属シリサイド膜６０、６２の材料をエッチバックしてもよい。この場合であっても、金属シリサイド膜６０、６２は、電極膜２１の側面にだけでなく、ボイドＢの内面にも形成され得る。この場合、金属シリサイド膜６０、６２は、同一材料で構成される。尚、ボイドＢ内の金属シリサイド膜６２の内部には、空洞（ボイド）が残っていてもよい。一方、ボイドＢおよびシームＳＭは、金属シリサイド膜６２の材料で埋め込まれて（充填されて）いてもよい。

ただし、金属シリサイド膜６０、６２が互いに異なる材料で構成されている場合、まず、金属シリサイド膜６２の材料を電極膜２１の側面、ボイドＢおよびシームＳＭ内に形成し、一旦、ＣＤＥ（Chemical Dry Etching）法を用いて電極膜２１の側面の金属シリサイド膜６２の材料を除去する。このとき、ボイドＢおよびシームＳＭ内の金属シリサイド膜６２は残置される。次に、電極膜２１の側面に金属シリサイド膜６０を形成する。このとき、ボイドＢおよびシームＳＭ内には、金属シリサイド膜６２が形成されているので、金属シリサイド膜６０の材料は、電極膜２１の側面に形成されるが、ボイドＢおよびシームＳＭ内には入り込まない。これにより、金属シリサイド膜６０、６２は、互いに異なる材料で形成することができる。

図１５Ｂは、第２実施形態の変形例による半導体記憶装置１００ａの構成例を示す断面図である。この変形例によれば、金属シリサイド膜６２は、電極膜２１の内部にあるボイドＢおよび／またはシームＳＭ内に充填されている。このような形態であっても、本実施形態の効果は失われない。

（第３実施形態）
図１６は、第３実施形態による半導体記憶装置１００ａの構成例を示す断面図である。第３実施形態による半導体記憶装置１００ａは、電極膜２１の内部にあるボイドＢおよび／またはシームＳＭの内壁に金属シリサイド膜６２が設けられており、電極膜２１のスリットＳＴ側の側面には、金属シリサイド膜６０が設けられていない。第３実施形態のその他の構成は、第２実施形態の構成と同様でよい。

電極膜２１のスリットＳＴ側の側面に金属シリサイド膜６０が設けられていないため、スリットＳＴに面する電極膜２１の側面から進入する酸素の抑制効果が限定的となる。しかし、電極膜２１の内部にあるボイドＢおよび／またはシームＳＭからの酸素の進入が抑制され得る。従って、第３実施形態であっても、或る程度、電極膜２１の酸化抑制効果を得ることができる。

尚、第１または第３実施形態のように、金属シリサイド膜６０または６２の一方は、必ずしも形成されない場合がある。従って、１つの積層体２における複数の電極膜２１には、第１～第３実施形態による電極膜２１が混在していてもよい。例えば、積層体２のワード線ＷＬのうち一部には、金属シリサイド膜６０のみが形成され、他の一部には、金属シリサイド膜６２のみが形成され、残りのワード線ＷＬには、金属シリサイド膜６０、６２の両方が形成されてもよい。このような構成であっても、本実施形態の効果を或る程度得ることができる。

（第４実施形態）
図１７は、第４実施形態による半導体記憶装置１００ａの構成例を示す断面図である。第４実施形態による半導体記憶装置１００ａは、電極膜２１の内部にあるボイドＢの内壁に金属シリサイド膜６２が設けられており、さらにその内部に電極膜２１と同一材料の埋込み材２５が埋め込まれている。尚、埋込み材２５は、電極膜２１と異なる材料であってもよい。また、埋込み材２５は、導電材料であっても、絶縁材料であってもよい。第４実施形態のその他の構成は、第２実施形態の構成と同様でよい。

図１８～図２１は、第４実施形態による半導体記憶装置１００ａの製造方法の一例を示す断面図である。

まず、図９～図１２を参照して説明した工程を経た後、スリットＳＴを介して、空洞Ｈの内壁にブロック絶縁膜２１ａおよびバリア膜２１ｂが形成される。さらに、図１８に示すように、ブロック酸化膜２１ｂ上に電極膜２１の材料が堆積される。電極膜２１の内側にボイドＢが発生する。

次に、図１９に示すように、ＡＬＤ法またはＣＶＤ法を用いて、金属シリサイド膜６２の材料をボイドＢの内壁に堆積する。

次に、図２０に示すように、埋込み材２５を、シリサイド膜６２内のボイドＢの内部に埋め込む。

次に、図２１に示すように、埋込み材２５、金属シリサイド膜６２および電極膜２１をエッチバックすることによって、図１２の空洞Ｈ内に、埋込み材２５、金属シリサイド膜６２および電極膜２１を残置する。尚、ブロック絶縁膜２１ａおよびバリア膜２１ｂもエッチバックされて、空洞Ｈ内に残置されてよい。

その後、図１４を参照して説明したように、電極膜２１のうちスリットＳＴ側に面し露出された側面に、金属シリサイド膜６０を形成する。

次に、図１７に示すように、スリットＳＴの内壁に絶縁膜５１を形成し、絶縁膜５１の内側に配線５０の材料を埋め込む。このとき、絶縁膜５１または配線５０からの拡散する酸素は、金属シリサイド膜６０、６２によってブロックされ、電極膜２１にはほとんど達しない。これにより、電極膜２１の酸化を抑制し、その高抵抗化を抑制することができる。

その後、積層体２上に多層配線層およびビット線等を形成し、第４実施形態による半導体記憶装置１００ａが完成する。

（適用例）
図２２は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００ａは、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。

図２２に示すように、半導体記憶装置１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。

メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。

コマンドレジスタ１０１１は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１０１２は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１０１３は、半導体記憶装置１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。

以上で説明した半導体記憶装置１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

図２３は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２３に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（１５）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、本実施形態に係る半導体記憶装置１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

２ 積層体、３ 板状部、２ｍ メモリセルアレイ、ＳＴ 深いスリット、２１ 電極膜、２２ 絶縁膜、２１ａ ブロック絶縁膜、２１ｂ バリア膜、５０ 配線、５１ 絶縁膜、６０，６２ 金属シリサイド膜、Ｂ ボイド、ＳＭ シーム

Claims (8)

1. 第１方向に互いに離隔して積層された複数の電極膜を含む積層体と、
   前記積層体内に前記第１方向に延伸し、半導体層を含み、該半導体層と前記複数の電極膜との交差部にそれぞれメモリセルを有する柱状部と、
   前記積層体内において前記第１方向および前記第１方向と交差する第２方向に延伸し、前記複数の電極膜を前記第１方向および前記第２方向に交差する第３方向に分断し、絶縁体を含む分断部と、
   前記絶縁体と前記電極膜における前記第３方向の端面との間に設けられ、第１金属とシリコンとを含む第１膜とを備える、半導体装置。
2. 前記第１膜は、前記分断部に対向する前記電極膜の対向面に設けられている、請求項１に記載の半導体装置。
3. 前記第１膜は、前記分断部側にある前記電極膜の側面を被覆する、請求項１または請求項２に記載の半導体装置。
4. 前記電極膜の内部にある空洞部の内壁に設けられ、第２金属とシリコンとを含む第２膜をさらに備える、請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記第２膜は、前記電極膜の内部にあるボイドまたはシームの内壁に設けられている、請求項４に記載の半導体装置。
6. 前記第１および２膜には、互いに異なる材料が用いられている、請求項４または請求項５に記載の半導体装置。
7. 前記空洞部内の前記第２膜の内部に設けられた材料膜とをさらに備える、請求項５から請求項６のいずれか一項に記載の半導体装置。
8. 第１方向に複数の第１絶縁膜と複数の第１犠牲膜とを交互に積層することによって積層体を形成し、
   前記積層体内に前記第１方向に延伸し、半導体層を含み、該半導体層と前記複数の電極膜との交差部にそれぞれメモリセルを有する複数の柱状部を形成し、
   前記積層体を前記第１方向に貫通するスリットを形成し、
   前記スリットを介して前記複数の第１犠牲膜を複数の電極膜に置換し、
   前記スリットに露出された前記複数の電極膜の側面に第１金属とシリコンとを含む第１膜を形成し、
   前記スリットの内壁に第２絶縁膜を形成することを具備する、半導体装置の製造方法。