TWI747150B - 記憶體裝置 - Google Patents

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TWI747150B
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永嶋賢史
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日商鎧俠股份有限公司
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

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Abstract

本發明之實施形態提供一種抑制記憶胞之特性劣化且使積體密度提高之記憶體裝置。 實施形態之記憶體裝置具備：第1及第2導電體，其包含於相互隔開之第1及第2積層體內之各自相同之層；半導體，其於第1及第2積層體間包含：第1及第2部分，其等各自沿與第1及第2導電體交叉之第1方向延伸，且於同層相互隔開；及第3部分，其於較第1及第2導電體為下方將第1及第2部分電性連接；第1導電體與半導體之第1部分之間之第1電荷蓄積膜；第2導電體與半導體之第2部分之間之第2電荷蓄積膜；第1導電體與第1電荷蓄積膜之間之第1絕緣體；第2導電體與第2電荷蓄積膜之間之第2絕緣體；第1絕緣體與第1電荷蓄積膜之間之第3絕緣體；及第2絕緣體與第2電荷蓄積膜之間之第4絕緣體。第3及第4絕緣體之介電常數大於第1及第2絕緣體之介電常數。

Description

記憶體裝置
實施形態係關於一種記憶體裝置。
已知有可非揮發地記憶資料之記憶體裝置。於該記憶體裝置中，研究用於高積體化、大電容化之3維之記憶體構造。
本發明欲解決之課題在於提供一種抑制記憶胞之特性劣化，且使積體密度提高之記憶體裝置。
實施形態之記憶體裝置具備：第1導電體，其包含於沿第1方向積層之第1積層體；第2導電體，其包含於與上述第1積層體隔開並沿上述第1方向積層之第2積層體，且與上述第1導電體同層；第1半導體，其於上述第1積層體與上述第2積層體之間包含：第1部分及第2部分，其等各自沿上述第1方向延伸，且於同層中相互隔開；及第3部分，其於較上述第1導電體及上述第2導電體為下方將上述第1部分與上述第2部分電性連接；上述第1導電體與上述第1半導體之上述第1部分之間之第1電荷蓄積膜；上述第2導電體與上述第1半導體之上述第2部分之間之第2電荷蓄積膜；上述第1導電體與上述第1電荷蓄積膜之間之第1絕緣體；上述第2導電體與上述第2電荷蓄積膜之間之第2絕緣體；上述第1絕緣體與上述第1電荷蓄積膜之間之第3絕緣體；上述第2絕緣體與上述第2電荷蓄積膜之間之第4絕緣體；且上述第3絕緣體及上述第4絕緣體之介電常數大於上述第1絕緣體及上述第2絕緣體之介電常數。
以下，參照圖式對實施形態進行說明。
各實施形態例示有用於將發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性者，且各圖式之尺寸及比例等未必限定於與現實者相同。本發明之技術思想並非藉由構成要件之形狀、構造、配置等特定者。
另，於以下說明中，對具有大致相同之功能及構成之構成要件，標註相同符號。構成參照符號之文字之後之數字用於區別由包含相同文字之參照符號參照，且具有同樣之構成之要件彼此。於無需相互區別包含相同文字之參照符號所示之要件之情形時，該等要件分別藉由僅包含文字之參照符號參照。
於以下說明中，有時將與積層於基板上之構造體之積層面平行之剖面稱為“橫向之剖面”，有時將交叉於該積層面之剖面稱為“縱向之剖面”。
又，“徑”表示橫向之剖面之構成要件之直徑，“膜厚”表示橫向或縱向之剖面之構成要件之厚度。
1.　第1實施形態 對第1實施形態之記憶體裝置進行說明。
1.1　構成 首先，對第1實施形態之記憶體裝置之構成進行說明。
1.1.1　記憶體裝置 圖1係用於說明包含第1實施形態之記憶體裝置之記憶體系統之構成之方塊圖。記憶體裝置1係可非揮發地記憶資料之NAND(Not-AND：與非)型快閃記憶體，且藉由外部之記憶體控制器2控制。記憶體裝置1與記憶體控制器2之間之通信支持例如NAND介面規格。
如圖1所示，記憶體裝置1具備例如記憶胞陣列10、指令暫存器11、位址暫存器12、序列發生器13、驅動模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係可非揮發地記憶資料之複數個記憶胞之集合，且例如使用作為資料之刪除單位。又，於記憶胞陣列10，設置複數根位元線及複數根字線。各記憶胞與例如1根位元線與1根字線建立關聯。針對記憶胞陣列10之詳細之構成，稍後予以敘述。
指令暫存器11保持記憶體裝置1自記憶體控制器2接收之指令CMD。指令CMD包含使例如序列發生器13執行讀取動作、寫入動作、及刪除動作等之命令。
位址暫存器12保持記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD包含例如區塊位址BA、頁面位址PA、及行位址CA。例如，區塊位址BA、頁面位址PA、及行位址CA分別用於區塊BLK、字線、及位元線之選擇。
序列發生器13控制記憶體裝置1整體之動作。例如，序列發生器13基於保持於指令暫存器11之指令CMD控制驅動模組14、列解碼器模組15、及感測放大器模組16等，執行讀取動作、寫入動作、及刪除動作等。
驅動模組14產生讀取動作、寫入動作、及刪除動作等使用之電壓。且，驅動模組14基於例如保持於位址暫存器12之頁面位址PA，對與選擇之字線對應之信號線施加產生之電壓。
列解碼器模組15基於保持於位址暫存器12之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。且，列解碼器模組15將施加於例如與選擇之字線對應之信號線之電壓傳送至選擇之區塊BLK內之選擇之字線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀取動作中，基於位元線之電壓判定記憶於記憶胞之資料，並讀取判定結果作為資料DAT傳送至記憶體控制器2。
以上所說明之記憶體裝置1及記憶體控制器2亦可藉由該等之組合而構成1個記憶體系統。作為此種記憶體系統，列舉例如SDTM 卡般之記憶卡、或SSD(solid state drive：固態硬碟)等。
1.1.2　記憶胞陣列之電路構成 其次，使用圖2對第1實施形態之記憶胞陣列10之構成進行說明。圖2係區塊BLK之等效電路圖。
如圖2所示，區塊BLK包含例如8個串單元SU(SU0、SU1、SU2、SU3、…、SU7)。於圖2之例，顯示該等8個串單元SU0～SU7中之4個(SU0～SU3)。
串單元SU之各者包含複數個記憶體串MS。以下，於區別串單元SUa(SU0、SU2、SU4、及SU6中之任一者)內之記憶體串MS、與串單元SUb(SU1、SU3、SU5、及SU7)內之記憶體串MS之情形時，將各者稱為記憶體串MSa及MSb。又，針對其他構成及配線等，亦根據需要，對與串單元SUa對應者附加“a”作為添加字，對與串單元SUb對應者附加“b”作為添加字，設為相互區別者。
記憶體串MS包含例如8個記憶胞電晶體MC(MC0～MC7)及選擇電晶體ST1、ST2。記憶胞電晶體MC具備控制閘極與電荷蓄積膜，並非揮發地保持資料。且8個記憶胞電晶體MC串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SUa(SU0、SU2、SU4、及SU6)所包含之選擇電晶體STa1之閘極分別連接於選擇閘極線SGDa(SGD0、SGD2、SGD4、及SGD6)。串單元SUb(SU1、SU3、SU5、及SU7)所包含之選擇電晶體STb1之閘極分別連接於選擇閘極線SGDb(SGD1、SGD3、SGD5、及SGD7)。選擇閘極線SGD0～SGD7藉由列解碼器模組15獨立地控制。
又，同一區塊BLK內之串單元SUa所包含之選擇電晶體STa2之閘極共通地連接於例如選擇閘極線SGSa，且同一區塊BLK內之串單元SUb所包含之選擇電晶體STb2之閘極共通地連接於例如選擇閘極線SGSb。選擇閘極線SGSa及SGSb可例如共通地連接，亦可獨立地控制。
又，同一區塊BLK內之串單元SUa所包含之記憶胞電晶體MCa(MCa0～MCa7)之控制閘極分別共通地連接於字線WLa(WLa0～WLa7)。另一方面，串單元SUb所包含之記憶胞電晶體MCb(MCb0～MCb7)之控制閘極分別共通地連接於字線WLb(WLb0～WLb7)。字線WLa及WLb藉由列解碼器模組15獨立地控制。
區塊BLK為例如資料之刪除單位。即，包含於同一區塊BLK內之記憶胞電晶體MC所保持之資料被一併刪除。
進而，於記憶胞陣列10內位於同一行之記憶體串MS之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BL(m－1)，其中m為自然數)。即位元線BL共通地連接於複數個串單元SUa之各者之1個記憶體串MSa、與複數個串單元SUb之各者之1個記憶體串MSb。進而，複數個選擇電晶體ST2之源極共通地連接於源極線CELSRC。
即，串單元SU為連接於分別不同之位元線BL且連接於同一選擇閘極線SGD之複數個記憶體串MS之集合體。有時亦將串單元SU中共通連接於同一字線WL之記憶胞電晶體MC之集合體稱為胞單元CU。又，區塊BLK為共有同一字線WLa0～WLa7之複數個串單元SUa、與共有同一字線WLb0～WLb7之複數個串單元SUb之集合體。進而，記憶胞陣列10為相互共有複數根位元線BL之複數個區塊BLK之集合體。
於記憶胞陣列10內，上述選擇閘極線SGS、字線WL、及選擇閘極線SGD依序積層於半導體基板上方，藉此將記憶胞電晶體MC以及選擇電晶體ST1及ST2進行3維積層。
1.1.3　記憶胞陣列之佈局 其次，使用圖3對第1實施形態之記憶胞陣列之佈局進行說明。
圖3係關於第1實施形態之記憶體裝置之記憶胞陣列中對應於1個區塊之部分之平面佈局之一例。於圖3，為了容易觀察圖，而適當省略層間絕緣膜及配線等構成構件。於包含圖3之後之圖中，將平行於半導體基板之表面且相互正交之2方向設為X方向及Y方向，將與包含該等X方向及Y方向之面(XY面)正交之方向設為Z方向(積層方向)。
如圖3所示，記憶胞陣列10具備胞區域100、以及掛鉤區域200(200a及200b)。掛鉤區域200a及200b以沿X方向夾著胞區域100之方式，配置於沿X方向之胞區域100之兩端。即，掛鉤區域200a配置於胞區域100之X方向之一端，掛鉤區域200b配置於胞區域100之X方向之另一端。
遍及胞區域100及掛鉤區域200，選擇閘極線SGSa及SGSb(未圖示)、字線WLa0～WLa7及WLb0～WLb7(一部分未圖示)、以及選擇閘極線SGD0～SGD7沿Z方向積層。例如，選擇閘極線SGSa及SGSb設置於同一層，字線WLai及WLbi(0≦i≦7)設置於同一層，選擇閘極線SGD0～SGD7設置於同一層。又，字線WLa0及字線WLb0設置於選擇閘極線SGSa及SGSb之上方之層，字線WLaj及WLbj(1≦j≦7)設置於字線WLa(j－1)及WLb(j－1)之上方之層，選擇閘極線SGD0～SGD7設置於字線WLa7及WLb7之上方之層。於以下之說明，有時將選擇閘極線SGD及SGS、以及字線WL統稱為「積層配線」。
首先，對胞區域100進行說明。
於胞區域100，以貫通所有積層配線之方式，設置複數個溝槽構造體TST、胞分離用之複數個支柱AP、積層配線置換用之複數個支柱STP1、及積層配線分斷用之複數個支柱STP2。例如，複數個支柱AP設置於胞區域100之中央部，複數個支柱STP1較複數個支柱AP設置於胞區域100之兩端部，複數個支柱STP2較複數個支柱STP1設置於胞區域100之進而兩端部。
複數個溝槽構造體TST沿X方向延伸，且各者沿Y方向排列。複數個溝槽構造體TST之各者藉由沿X方向以特定間隔排列之複數個支柱AP，分離為複數個記憶體構造體MST。複數個支柱AP係鋸齒狀排列於複數個溝槽構造體TST上。藉此，藉由該等複數個支柱AP相互分離之複數個記憶體構造體MST亦鋸齒狀排列。即，相對於沿Y方向相鄰之2個溝槽構造體TST之一者所包含之複數個記憶體構造體MST，將另一者所包含之複數個記憶體構造體MST排列於沿X方向偏移半間距之位置。
沿Y方向排列之複數個溝槽構造體TST中之每隔1個溝槽構造體TST之兩端部之各者，以分斷該溝槽構造體TST之方式設置支柱STP1。藉此，例如沿Y方向排列之複數個溝槽構造體TST中之每隔1個之溝槽構造體TST藉由2個支柱STP1，分離為包含複數個記憶體構造MST之中央部分、與不包含記憶體構造體MST之兩端部分之3個部分。另，於圖3之例中，顯示未於與藉由支柱STP1分離之溝槽構造體TST相鄰之2個溝槽構造體TST設置支柱STP1之情形，亦可於該等2個溝槽構造體TST之兩端部皆設置支柱STP1。
藉由積層配線中沿Y方向排列之複數個溝槽構造體TST中之任意1者、與該1個溝槽構造體TST所相鄰之2個溝槽構造體TST之一者夾著之部分於胞區域100之兩端部中之一端(例如掛鉤區域200a側)，藉由1個支柱STP2分離。又，藉由積層配線中該1個溝槽構造體TST與相鄰之2個溝槽構造體TST之另一者夾著之部分於胞區域100之兩端部中之另一端(例如掛鉤區域200b側)，藉由1個支柱STP2分離。
藉由如上所述之構成，積層配線於胞區域100中，分離為自掛鉤區域200a側延伸之梳齒之齒形狀之部分(選擇閘極線SGSa、字線WLa0～WLa7、及選擇閘極線SGDa)、自掛鉤區域200b側延伸之梳齒之齒形狀之部分(選擇閘極線SGSb、字線WLb0～WLb7、及選擇閘極線SGDb)。且，該梳齒之齒形狀之積層配線於該齒之部分沿X方向對向之兩側面，與複數個記憶體構造體MST相接。
其次，對掛鉤區域200進行說明。
於掛鉤區域200中，積層配線階段狀形成。即，積層配線內之配線如形成於下方之層之配線般沿X方向較長地延伸，且積層配線內之任一配線皆具有上方未設置積層配線內之其他配線之平台區域。
於掛鉤區域200a中，積層配線中設置於與選擇閘極線SGDa對應之層之配線藉由溝槽構造體TST，分離為4根選擇閘極線SGD0、SDG2、SDG4、及SDG6。選擇閘極線SGD0、SGD2、SGD4、及SGD6分別於對應之平台區域上設置連接器CP0、CP2、CP4、及CP6。
字線WLa0～WLa7(一部分未圖示)分別於對應之平台區域上設置連接器CPWa0～CPWa7(一部分未圖示)。
又，針對選擇閘極線SGSa，亦於對應之平台區域(未圖示)上設置連接器(未圖示)。
於掛鉤區域200b中，積層配線中設置於與選擇閘極線SGDb對應之層之配線藉由溝槽構造體TST，分離為4個選擇閘極線SGD1、SGD3、SGD5、及SGD7。選擇閘極線SGD1、SGD3、SGD5、SGD7分別於對應之平台區域上設置連接器CP1、CP3、CP5、及CP7。
字線WLb0～WLb7(一部分未圖示)分別於對應之平台區域上設置連接器CPWb0～CPWb7(一部分未圖示)。
又，針對選擇閘極線SGSb，亦於對應之平台區域(未圖示)上設置連接器(未圖示)。
藉由如上所述之構成，可將所有積層配線自掛鉤區域200引出至記憶胞陣列10之上方。
另，於圖3，記憶胞陣列10中僅針對1個區塊BLK予以顯示，針對其他區塊BLK予以省略，但具有與圖3同等之構成之複數個區塊BLK0～BLKn沿例如Y方向依序排列。
1.1.4　記憶體構造體 以下，對第1實施形態之記憶體裝置之記憶體構造體之一例進行說明。圖4係沿圖3之IV-IV線之剖視圖。另，於圖4中，為了容易觀察圖，而適當省略層間絕緣膜等構成要件。
首先，參照圖4，對記憶體構造體MST沿YZ平面之剖面之構成進行說明。於圖4中，圖示出包含以下之構成：屬於串單元SU0及SU1之溝槽構造體TST內之記憶體構造體MST、與作為連接於該記憶體構造體MST之各種配線發揮功能之複數個導電體。
如圖4所示，於半導體基板20之上方，設置作為源極線CELSRC發揮功能之導電體21。導電體21由導電材料構成，使用例如添加雜質之n型半導體、或金屬材料。又，例如導電體21亦可為半導體與金屬之積層構造。另，亦可於半導體基板20與導電體21之間，設置有列解碼器模組15及感測放大器模組16等之電路。
於導電體21之上方，介隔未圖示之絕緣體，沿Z方向積層設置於同一層之作為選擇閘極線SGSa發揮功能之導電體22a、及作為選擇閘極線SGSb發揮功能之導電體22b。於導電體22a之上方，於各層之間介隔未圖示之絕緣體，沿Z方向積層作為字線WLa0～WLa7發揮功能之8層導電體23a。同樣地，於導電體22b之上方，於各層之間介隔未圖示之絕緣體，沿Z方向積層作為字線WLb0～WLb7發揮功能之8層導電體23b。於導電體23a及23b之上方，各自介隔未圖示之絕緣體，沿Z方向積層作為選擇閘極線SGD0發揮功能之導電體24a及作為選擇閘極線SGD1發揮功能之導電體24b。
導電體22a～24a、及22b～24b由導電材料構成，使用例如添加雜質之n型半導體或p型半導體、或金屬材料。例如，作為導電體22a～24a、及22b～24b，使用由氮化鈦(TiN)覆蓋鎢(W)之構造。於藉由例如CVD(chemical vapor deposition：化學氣相沉積)成膜鎢時，氮化鈦具有作為用於防止鎢與氧化矽(SiO2 )反應之阻擋層、或用於使鎢之密接性提高之層之功能。又，導電體22a～24a、及22b～24b為上述導電材料，但亦可由氧化鋁(AlO)進一步覆蓋。
於導電體24a及24b之上方，介隔絕緣體(未圖示)設置導電體27。導電體27沿Y方向延伸，沿X方向線狀地配置複數根，各自作為字線BL使用。導電體27包含例如銅(Cu)。
記憶體構造體MST於導電體22a～24a與導電體22b～24b之間沿Z方向延伸設置，且底面到達導電體21。導電體22a～24a與導電體22b～24b藉由包含記憶體構造體MST且沿X方向延伸之溝槽構造體TST而電性連接。
記憶體構造體MST包含核心構件30、半導體31、通道絕緣膜32a及32b、複數個電荷蓄積膜33a、複數個阻擋絕緣膜34a、阻擋絕緣膜35a、複數個電荷蓄積膜33b、複數個阻擋絕緣膜34b、阻擋絕緣膜35b、以及半導體25。電荷蓄積膜33a及阻擋絕緣膜34a之各者設置於導電體22a～24a之每層。電荷蓄積膜33b及阻擋絕緣膜34b之各者設置於導電體22b～24b之每層。
核心構件30沿Z方向延伸，且上端包含於導電體24a及24b更上方之層，下端包含於導電體22a及22b更下方之層。核心構件30包含例如氧化矽。
半導體31覆蓋核心構件30之底面及沿Y方向對向(即，沿XZ平面)之2個側面。半導體31之上端到達與核心構件30之上端同等之位置，半導體31之下端於核心構件30之下端更下方與導電體21接觸。半導體31包含例如多晶矽。
通道絕緣膜32a覆蓋半導體31沿XZ平面之2個側面中之一者，通道絕緣膜32b覆蓋半導體31沿XZ平面之2個側面中之另一者。通道絕緣膜32a及32b之上端到達與核心構件30及半導體31之上端同等之位置，且包含例如氧化矽。
於設置導電體22a～24a之各層中，電荷蓄積膜33a設置於通道絕緣膜32a沿XZ平面之側面上。於設置導電體22a～24a之各層中，阻擋絕緣膜34a覆蓋電荷蓄積膜33a。阻擋絕緣膜35a作為覆蓋複數個阻擋絕緣膜34a之連續膜而設置。導電體22a～24a之各者於對應之層中，與阻擋絕緣膜34a相接。
於設置導電體22b～24b之各層中，電荷蓄積膜33b設置於通道絕緣膜32b沿XZ平面之側面上。於設置導電體22b～24b之各層中，阻擋絕緣膜34b覆蓋電荷蓄積膜33b。阻擋絕緣膜35b作為覆蓋複數個阻擋絕緣膜34b之連續膜而設置。導電體22b～24b之各者於對應之層中，與阻擋絕緣膜34b相接。
電荷蓄積膜33a及33b包含例如含有自多晶矽、或鈦(Ti)、鎢(W)、及釕(Ru)中選擇之至少1者之金屬。阻擋絕緣膜34a及34b係介電常數大於阻擋絕緣膜35a及35b之高介電常數(High-k)材料，且包含例如矽酸鉿 (HfSiO)或矽酸鋯(ZrSiO)。阻擋絕緣膜35a及35b包含例如氧化矽(SiO2 )。
半導體25包含例如多晶矽，且覆蓋核心構件30之上表面、半導體31之上表面、以及通道絕緣膜32a及32b之上表面。藉此，半導體31於半導體25與導電體21之間，可形成介隔核心構件f30沿Y軸排列之2條排列之電流路徑。即，半導體25作為電流路徑之聯合部JCT發揮功能。
於半導體25之上表面，設置作為柱狀之連接器CP發揮功能之導電體26。於導電體26之各個上表面，接觸並電性連接對應之1個導電體27。
於以上說明之記憶體構造體MST中，記憶體構造體MST與導電體22a交叉之部分作為選擇電晶體STa2發揮功能，且記憶體構造體MST與導電體22b交叉之部分作為選擇電晶體STb2發揮功能。記憶體構造體MST與導電體23a交叉之部分作為記憶胞電晶體MCa發揮功能，記憶體構造體MST與導電體23b交叉之部分作為記憶胞電晶體MCb發揮功能。記憶體構造體MST與導電體24a交叉之部分作為選擇電晶體STa1發揮功能，記憶體構造體MST與導電體24b交叉之部分作為選擇電晶體STb1發揮功能。
即，半導體31作為選擇電晶體STa1及STb1、記憶胞電晶體MCa及MCb、以及選擇電晶體STa2及STb2之各者之通道及井區域而使用。電荷蓄積膜33a作為記憶胞電晶體MCa以及選擇電晶體STa1及STa2之浮動閘極而使用，且電荷蓄積膜33b作為記憶胞電晶體MCb以及選擇電晶體STb1及STb2之浮動閘極而使用。藉此，記憶體構造體MST作為例如2個記憶體串MSa及MSb之組發揮功能。
另，以上說明之記憶體構造體MST之構造僅為一例，且記憶體構造體MST亦可具有其他構造。例如，導電體23之個數基於可設置為任意根數之字線WL之根數。可於選擇閘極線SGS及SGD分別分割任意個數之導電體22及24。於選擇閘極線SGS分割複數層之導電體22之情形時，可於該複數層之導電體22之各者，使用相互不同之導電體。亦可於最下層之字線WL與選擇閘極線SGS之間、及最上層之字線WL與選擇閘極線SGD之間，設置作為偽字線(未圖示)發揮功能之任意個數之導電體。半導體25與導電體27之間可經由2個以上之連接器電性連接，亦可經由其他配線電性連接。
1.1.5　溝槽構造體 其次，參照圖5，對溝槽構造體TST沿XY平面之剖面之構成進行說明。
圖5係沿圖4之V-V線之記憶胞陣列之橫向之剖面中對應於圖3之V區域之橫向之剖視圖。於圖5中，顯示構成包含：溝槽構造體TST，其包含圖4所示之記憶體構造體MST、夾著該記憶體構造體之2個支柱AP、及支柱STP1之溝槽構造體TST；及導電體23a及23b，其夾著該溝槽構造體TST。
如圖5所示，溝槽構造體TST設置於沿Y方向排列之導電體23a與導電體23b之間。又，溝槽構造體TST藉由沿X方向排列之複數個支柱AP、及至少1個支柱STP1而分離。
作為支柱AP發揮功能之絕緣體38、及作為支柱STP1發揮功能之絕緣體39包含例如氧化矽，且於俯視下具有橢圓形狀。
溝槽構造體TST中由2個絕緣體38夾著之部分包含核心構件30、半導體31、通道絕緣膜32a及32b、電荷蓄積膜33a及33b、阻擋絕緣膜34a及34b、以及阻擋絕緣膜35a及25b，且該等沿X方向延伸。記憶體構造體MST中與導電體23a相接之部分作為記憶胞電晶體MCa發揮功能，且與導電體23b相接之部分作為記憶胞電晶體MCb發揮功能。
溝槽構造體TST中絕緣體38與絕緣體39之間所夾著之部分包含核心構件30、半導體31、通道絕緣膜32a及32b、電荷蓄積膜33a及33b、阻擋絕緣膜34a及34b、阻擋絕緣膜35a及35b、犧牲材36a及36b、以及犧牲材37a及37b。其中，核心構件30、半導體31、通道絕緣膜32a及32b、電荷蓄積膜33a及33b、以及阻擋絕緣膜35a及35b自絕緣體38側至絕緣體39側，沿X方向延伸。另一方面，阻擋絕緣膜34a及34b雖自絕緣體38側沿X方向延伸，但到達絕緣體39為止中斷。且，於阻擋絕緣膜34a延伸之延伸線上，自中斷阻擋絕緣膜34a之位置到達絕緣體39為止，為與電荷蓄積膜33a相接而設置犧牲材36a，為與阻擋絕緣膜35a相接而設置犧牲材37a。又，於阻擋絕緣膜34b延伸之延伸線上，自中斷阻擋絕緣膜34b之位置到達絕緣體39為止，為與電荷蓄積膜33b相接而設置犧牲材36b，為與阻擋絕緣膜35b相接而設置犧牲材37b。即，絕緣體38與絕緣體39之間所夾著之溝槽構造體TST中之絕緣體38側之部分沿Y方向，依序排列阻擋絕緣膜35a、阻擋絕緣膜34a、電荷蓄積膜33a、通道絕緣膜32a、半導體31、核心構件30、半導體31、通道絕緣膜32b、電荷蓄積膜33b、阻擋絕緣膜34b、及阻擋絕緣膜35b，且絕緣體39側之部分沿Y方向，依序排列阻擋絕緣膜35a、犧牲材37a、犧牲材36a、電荷蓄積膜33a、通道絕緣膜32a、半導體31、核心構件30、半導體31、通道絕緣膜32b、電荷蓄積膜33b、犧牲材36b、犧牲材37b、以及阻擋絕緣膜35b。
另，圖5中雖未圖示，但於溝槽構造體TST中，包含犧牲材36a及37a之部分沿YZ平面之剖面，於設置導電體22a～24a之各層中，犧牲材36a覆蓋電荷蓄積膜33a，犧牲材37a覆蓋犧牲材36a，阻擋絕緣膜35a覆蓋犧牲材37a。又，於溝槽構造體TST中，包含犧牲材36b及37b之部分沿YZ平面之剖面，於設置導電體22b～24b之各個層中，犧牲材36b覆蓋電荷蓄積膜33b，犧牲材37b覆蓋犧牲材36b，阻擋絕緣膜35b覆蓋犧牲材37b。
犧牲材36a及36b包含例如摻雜硼(B)或磷(P)之氧化矽，犧牲材37a及37b包含例如氮化矽(SiN)。犧牲材37a及37b摻雜硼或磷，藉此於可對未摻雜(未摻雜)硼或磷之氧化矽，選擇性去除氧化矽之蝕刻時，可放大蝕刻率。
1.2　記憶體裝置之製造方法 以下，對第1實施形態之記憶體裝置之記憶胞陣列之製造步驟之一例進行說明。圖6～圖27之各者顯示第1實施形態之記憶體裝置之製造步驟之包含與記憶胞陣列對應之構造體之剖面構造之一例。另，於以下參照之製造步驟之剖視圖，包含與半導體基板20之表面鉛直之剖面。又，各製造步驟之剖視圖所表示之區域除圖27以外，與圖4或圖5所示之區域對應。
首先，如圖6所示，積層與選擇閘極線SGS、字線WL0～WL7、及選擇閘極線SGD分別對應之犧牲材43、8層之犧牲材44、及犧牲材45。具體而言，首先於半導體基板20上，依序積層絕緣體41、導電體21。於導電體21上，依序積層絕緣體42及犧牲材43。於犧牲材43上，交替複數次(於圖6之例為8次)積層絕緣體42及犧牲材44。於犧牲材44上，依序積層絕緣體42及犧牲材45。且，於犧牲材45上，進而積層絕緣體46。絕緣體46對應於形成聯合部JCT之部分。
絕緣體41、42、及46包含例如氧化矽，且犧牲材43、44及45包含例如氮化矽。形成犧牲材43、44及45之層數分別對應於積層之選擇閘極線SGS、字線WL、及選擇閘極線SGD之根數。
其次，如圖7所示，於藉由圖6所示之步驟形成之積層體中去除形成溝槽構造體TST之預定之區域，形成溝槽MT。具體而言，首先藉由微影技術，形成對應於溝槽構造體TST之區域開口之遮罩。且，藉由使用形成之遮罩之各向異性蝕刻，形成溝槽MT。溝槽MT之下端到達例如導電體21。本步驟中之各向異性蝕刻為例如RIE(Reactive Ion Etching：反應離子蝕刻)。
圖8顯示沿圖7之VIII-VIII線之記憶胞陣列10之剖視圖。如圖8所示，藉由本步驟，形成包含犧牲材44之積層體之部分、與溝槽MT沿Y方向交替排列之線與空間形狀。另，如圖3所示般，因積層配線為較溝槽構造體TST沿X方向更長地延伸之形狀，故包含犧牲材44之積層體之部分未藉由溝槽MT分離。
其次，如圖9所示，藉由例如濕蝕刻，而經由溝槽MT選擇性地去除露出於溝槽MT內之犧牲材43、44、及45之一部分。藉由本步驟之蝕刻，於溝槽MT內之設置犧牲材43、44、及45之層中，形成沿Y方向使最下層之絕緣體之上表面、去除最下層之絕緣體42之所有絕緣體42之上下表面、及絕緣體46之下表面露出之凹窪(recess)。
圖10顯示沿圖9之X-X線之記憶胞陣列10之剖視圖。於圖10中，絕緣體42及46之開口徑以虛線表示。如圖10所示，藉由本步驟，溝槽MT內之犧牲材43、44、及45之開口徑寬於絕緣體42及46之開口徑。
其次，如圖11所示，遍及包含溝槽MT內之整面，形成阻擋絕緣膜35、犧牲材37、犧牲材36、及電荷蓄積膜33。阻擋絕緣膜35、犧牲材37、及犧牲材36雖未埋入藉由圖9所示之步驟形成於溝槽MT內之凹窪，但電荷蓄積膜33以埋入該凹窪之方式，調整各膜之厚度。
其次，如圖12所示，依序選擇性去除電荷蓄積膜33之一部分、犧牲材37之一部分、及犧牲材36之一部分。
更具體而言，首先執行可選擇性去除電荷蓄積膜33之各向同性之蝕刻。執行該電荷蓄積膜33之選擇性蝕刻，直至溝槽MT內之形成絕緣體42及46之層中露出犧牲材37。藉此，電荷蓄積膜33於溝槽MT內之形成犧牲材43、44、及45之每層分斷，並殘留分別形成於藉由圖9所示之步驟形成之複數個凹窪內之部分33a及33b。
其次，執行可選擇性去除犧牲材37之各向同性之蝕刻。執行該犧牲材37之選擇性蝕刻，直至溝槽MT內之形成絕緣體42及46之層中露出犧牲材36。藉此，犧牲材37於溝槽MT內之形成犧牲材43、44、及45之每層分斷，並使分別形成於藉由圖9所示之步驟形成之複數個凹窪內之複數個部分37a及37b殘留。
繼而，執行可選擇性去除犧牲材36之各向同性之蝕刻。執行該犧牲材36之選擇性蝕刻直至溝槽MT內之形成絕緣體42及46之層中，露出阻擋絕緣膜35。藉此，犧牲材37於溝槽MT內之形成犧牲材43、44、及45之每層分斷，並使分別形成於藉由圖9所示之步驟形成之複數個凹窪內之複數個部分37a及37b殘留。
圖13顯示沿圖12之XIII-XIII線之記憶胞陣列10之剖視圖。如圖13所示，藉由本步驟，於溝槽MT內之形成犧牲材43、44、及45之層中，於犧牲材44與溝槽MT之間，沿Y軸依序形成阻擋絕緣膜35、犧牲材37a(37b)、犧牲材36a(36b)、及電荷蓄積膜33a(33b)。
其次，如圖14所示，進而形成通道絕緣膜32a及32b、半導體31、以及核心構件30，且埋入溝槽MT。具體而言，於形成包含通道絕緣膜32a及32b之連續膜之後，去除形成於溝槽MT之下端之該連續膜及阻擋絕緣膜35，且露出導電體21。藉此，阻擋絕緣膜35分離為與複數個犧牲材37a相接之部分35a、及與複數個犧牲材37b相接之部分35b。又，包含通道絕緣膜32a及32b之連續膜分離為與複數個電荷蓄積膜33a相接之部分32a、及與複數個電荷蓄積膜33b相接之部分32b。該步驟中之蝕刻為例如RIE。
其次，於溝槽MT內形成半導體31。藉此，半導體31具有與複數個電荷蓄積膜33a之間夾著通道絕緣膜32a之部分、及與複數個電荷蓄積膜33b之間夾著通道絕緣膜32b之部分，且與複數個導電體21相接。
其次，於形成核心構件30並埋入溝槽MT之後，以CMP(Chemical Mechanical Polishing：化學機械拋光)等將構造體平坦化，藉此去除絕緣體46更上方之部分。
圖15顯示沿圖14之XV-XV線之記憶胞陣列10之剖視圖。如圖15所示，藉由本步驟，於犧牲材44之間之空間，沿Y軸依序形成阻擋絕緣膜35a、犧牲材37a、犧牲材36a、電荷蓄積膜33a、通道絕緣膜32a、半導體31、核心構件30、半導體31、通道絕緣膜32b、電荷蓄積膜33b、犧牲材36b、犧牲材37b、及阻擋絕緣膜35b。
其次，如圖16所示，以沿X方向分離埋入溝槽MT之構造體之方式，形成複數個孔AH。於複數個孔AH之各者，露出沿X方向延伸之犧牲材36a、37a、36b、及37b之端部。本步驟之蝕刻為例如RIE，即埋入溝槽MT之構造體之所有材料為同等之蝕刻率之各向異性蝕刻。
其次，如圖17所示，藉由經由孔AH之濕蝕刻或乾濕刻，選擇性去除犧牲材36a及36b。如上所述，因犧牲材36a及36b於氧化矽摻雜硼或磷，故於可選擇性去除氧化矽之蝕刻中，相對於未摻雜之氧化矽而言，蝕刻率較大。藉此，於全部去除露出至孔AH內之絕緣體42及46、阻擋絕緣膜35a及35b、通道絕緣膜32a及32b之前，可選擇性去除犧牲材36a及36b。
其次，藉由經由孔AH之濕蝕刻，選擇性去除犧牲材37a及37b。另，於孔AH內，除犧牲材37a及37b以外，犧牲材43、44、及45亦露出，故藉由本步驟之蝕刻，亦部分地去除犧牲材43、44、及45。然而，因犧牲材37a及37b為1納米(nm)左右之非常薄之膜，故幾乎不損害犧牲材43、44、及45，可選擇性去除犧牲材37a及37b。
圖18顯示沿圖17之XVIII-XVIII線之記憶胞陣列10之剖視圖。如圖18所示，藉由本步驟，完全去除犧牲材36a、36b、37a、及37b中2個孔AH之間所夾著之部分。另一方面，針對不由2個孔AH夾著之部分，即支柱AP與支柱STP1之間所夾著之預定部分中，設置支柱STP1之預定之區域附近，犧牲材36a、36b、37a、及37b未去除而殘留。
其次，如圖19所示，經由孔AH，於藉由圖17所示之步驟去除犧牲材36a及37a之空間內形成阻擋絕緣膜34a，於去除36b及37b之空間內形成阻擋絕緣膜34b。具體而言，於包含阻擋絕緣膜34a及34b之連續膜形成於孔AH之內壁上之後，該連續膜藉由經由孔AH之濕蝕刻而選擇性去除。藉此，核心構件30、半導體31、通道絕緣膜32a及32b、電荷蓄積膜33a及33b、阻擋絕緣膜35a及35b、以及犧牲材43、44、及45露出，且該連續膜分離為複數個阻擋絕緣膜34a及複數個阻擋絕緣膜34b。
圖20顯示沿圖19之XX-XX線之記憶胞陣列10之剖視圖。如圖20所示，藉由本步驟，經由孔AH去除犧牲材36a、36b、37a、及37b之空間藉由阻擋絕緣膜34a及34b埋入。
其次，如圖21所示，孔AH藉由絕緣體38埋入之後，以CMP等將構造體平坦化，藉此去除絕緣體46更上方之部分。
其次，如圖22所示，以沿X方向分離埋入溝槽MT之構造體之方式，於形成支柱STP1之預定之區域形成孔STH1，且於與支柱STP2對應之區域形成孔STH2。藉由孔STP2，將犧牲材43、44、及45分別分離為2個部分43a及43b、44a及44b、以及45a及45b。又，於孔STH1，犧牲材43a及43b、44a及44b、以及45a及45b露出。本步驟之蝕刻為例如RIE，即埋入溝槽MT之構造體之所有材料為同等之蝕刻率之各向異性蝕刻。
其次，如圖23所示，經由孔STH1，犧牲材43a、44a、及45a分別置換為導電體22a、23a、及24a，且犧牲材43b、44b、及45b分別置換為導電體22b、23b、及24b。
圖24顯示沿圖23之XXIV-XXIV線之記憶胞陣列10之剖視圖。如圖24所示，藉由本步驟，利用經由孔STH1之濕蝕刻或乾濕刻，選擇性去除犧牲材43a、44a、45a、43b、44b、及45b。其次，於去除犧牲材43a及43b之空間分別形成導電體22a及22b，於去除犧牲材44a及44b之空間分別形成導電體23a及23b，於去除犧牲材45a及45b之空間分別形成導電體25a及25b。
接著，如圖25所示，於孔STH1藉由絕緣體39埋入之後，以CMP等使構造體平坦化，藉此去除絕緣體46更上方之部分。
其次，如圖26所示，於埋入溝槽MT之構造體之上表面上，形成半導體25。具體而言，首先於遍及整面形成絕緣體47之後，藉由微影技術，形成對應於半導體25之區域開口之遮罩。且，藉由使用形成之遮罩之各向異性蝕刻，而於形成半導體25之預定之區域形成孔，且露出半導體31。藉由於該孔內埋入半導體25，而使半導體31與半導體25電性連接。
圖27顯示沿圖26之XXVII-XXVII線之記憶胞陣列10之剖視圖。於圖27，半導體25之下方中例如設置導電體22a及22b、23a及23b、或24a及24b之層之剖面構造由虛線表示。如圖27所示，藉由本步驟，於2個支柱AP所夾著之部分中相互平行地沿X方向延伸之半導體31之2個部分藉由1個半導體25覆蓋。
藉由以上步驟，形成2個支柱AP所夾著之記憶體串MSa及MSb。之後，經過形成導電體26及導電體27之步驟、或形成對導電體22a及22b、23a及23b、以及24a及24b之連接器之步驟等，形成記憶胞陣列10。
另，以上說明之製造步驟僅為一例，可於各製造步驟之間插入其他處理，亦可於未產生問題之範圍內更換製造步驟之順序。
1.3　本實施形態之效果 根據第1實施形態之構成，可抑制記憶胞之特性劣化，且使積體密度提高。針對本效果，於以下進行說明。
記憶體構造體MST包含連接於同一位元線BL之2個排列之記憶體串MSa及MSb。因此，較於1個構造體內包含1個記憶體串之情形可使積體密度提高。
又，記憶體構造體MST於溝槽構造體TST內，設置於2個支柱AP之間。藉此，半導體31之對應於記憶體串MSa之部分、與對應於記憶體串MSb之部分成為相互隔開之構造。即，半導體31於同一層中，不具有連接對應於記憶體串MSa之部分、與對應於記憶體串MSb之部分之連接部分(例如，將圖5中相互隔開之半導體31之2個部分沿Y方向連接之部分)。因此，可抑制自字線WL迴繞電荷蓄積膜33a及33b到達半導體31之該連接部分之電場之產生，並可抑制錯誤讀取。
又，半導體25形成於半導體31之與記憶體串MSa對應之部分之上表面上、且半導體31之與記憶體串MSb對應之部分之上表面上。藉此，可電性連接記憶體串MSa之一端與記憶體串MSb之一端。
記憶胞電晶體MCa具有導電體22a與電荷蓄積膜33a之間之阻擋絕緣膜35a、及該阻擋絕緣膜35a與電荷蓄積膜33a之間之阻擋絕緣膜34a。記憶胞電晶體MCb具有導電體22b與電荷蓄積膜33b之間之阻擋絕緣膜35b、及該阻擋絕緣膜35b與電荷蓄積膜33b之間之阻擋絕緣膜34b。阻擋絕緣膜34a及34b具有大於阻擋絕緣膜35a及35b之介電常數。因此，可使記憶胞電晶體MC內之閘極絕緣膜之特性提高。
另，因阻擋絕緣膜34a及34b包含鉿(Hf)或鋯(Zr)等，故難以藉由於形成孔AH及STH1時使用之RIE進行蝕刻。根據第1實施形態，於埋入溝槽MT時，於要形成阻擋絕緣膜34a之預定區域設置犧牲材36a及37a，於要形成阻擋絕緣膜34b之預定區域設置犧牲材36b及37b。犧牲材36a及36b包含氧化矽，犧牲材37a及37b包含氮化矽。藉此，於形成孔AH及STH1時，可藉由RIE容易地蝕刻該等犧牲材36a、37a、36b、及37b。
又，分別對應於同一記憶體串MS(例如MSa)內之複數個記憶胞電晶體MCa各者之複數個電荷蓄積膜33a相互物理性分離。因此，即使於電荷蓄積膜33a為包含多晶矽或金屬之浮動閘極構造之情形時，亦可抑制蓄積於電荷蓄積膜33a內之電荷於記憶胞電晶體MC間之移動。因此，可使記憶胞電晶體MC之特性提高。
同樣地，分別對應於同一記憶體串MS(例如MSa)內之複數個記憶胞電晶體MCa各者之複數個阻擋絕緣膜34a相互物理分離。因此，即使阻擋絕緣膜34a因包含鉿(Hf)或鋯(Zr)而具有蓄積電荷之特性之情形時，亦可抑制蓄積於阻擋絕緣膜34a內之電荷於記憶胞電晶體MC間之移動。因此，可使記憶胞電晶體MC之特性提高。
又，犧牲材36a及37a、以及36b及37b於分別藉由經由孔AH之蝕刻而被去除之後，置換為阻擋絕緣膜34a及34b。藉此，不會藉由RIE蝕刻阻擋絕緣膜34a及34b，可於記憶體構造體MST內形成阻擋絕緣膜34a及34b。
又，犧牲材36a、37a、36b、及37b中形成孔STH1之預定區域之附近之部分於上述去除步驟中未去除而殘留。藉此，於該去除步驟後續之孔STH1之形成步驟中，與孔AH之形成步驟同樣，可避免蝕刻阻擋絕緣膜34a及34b。因此，可較容易地形成孔STH1，並可降低製造步驟之負荷。
1.4　變化例 另，上述第1實施形態可進行各種變形。
於上述第1實施形態，雖對電荷蓄積膜33a及33b、以及半導體31之膜厚以沿X方向成均一之方式形成之情形進行說明，但未限定於此。例如，電荷蓄積膜33a及33b、以及半導體31之膜厚亦可以端部較中央部沿X方向逐漸變薄成錐形狀之方式形成。以下，針對與第1實施形態同等之構成及製造步驟省略說明，且主要對與第1實施形態不同之構成及製造步驟進行說明。
首先，使用圖28所示之橫向之剖視圖對第1實施形態之變化例之記憶體裝置之溝槽構造體之構成進行說明。圖28對應於第1實施形態之圖5。
如圖28所示，於半導體31中對應於記憶胞電晶體MCa之部分與絕緣體38之間、且核心構件30與通道絕緣膜32a之間，形成絕緣體48a。於半導體31中對應於記憶胞電晶體MCb之部分與絕緣體38之間、且核心構件30與通道絕緣膜32b之間，形成絕緣體48b。於電荷蓄積膜33a與絕緣體38之間、且通道絕緣膜32a與阻擋絕緣膜34a之間，形成絕緣體49a。於電荷蓄積膜33b與絕緣體38之間、且通道絕緣膜32b與阻擋絕緣膜34b之間，形成絕緣體49b。絕緣體48a、48b、49a、及49b包含例如氧化矽。
絕緣體48a於半導體31之沿X方向之端部，包含設置於半導體31與核心構件30之間之部分、及設置於半導體31與通道絕緣膜32a之間之部分，藉由該部分覆蓋半導體31之端部。絕緣體48b於半導體31之沿X方向之端部，包含設置於半導體31與核心構件30之間之部分、及設置於半導體31與通道絕緣膜32b之間之部分， 藉由該部分覆蓋半導體31之端部。半導體31之膜厚於藉由絕緣體48a或48b覆蓋之端部，向未藉由絕緣體48a或48b覆蓋之中央部遠離之方向逐漸變薄。又，半導體31沿X方向短於阻擋絕緣膜34a、35a、34b及35b。
絕緣體49a於電荷蓄積膜33a之沿X方向之端部，包含設置於電荷蓄積膜33a與通道絕緣膜32a之間之部分，藉由該部分覆蓋電荷蓄積膜33a之端部。絕緣體49b於電荷蓄積膜33b之沿X方向之端部，包含設置於電荷蓄積膜33b與通道絕緣膜32b之間之部分，藉由該部分覆蓋電荷蓄積膜33b之端部。電荷蓄積膜33a及電荷蓄積膜33b之膜厚分別於藉由絕緣體49a及49b覆蓋之端部，向未藉由絕緣體49a及49b覆蓋之中央部遠離之方向逐漸變薄。又，電荷蓄積膜33a及33b分別沿X方向短於阻擋絕緣膜34a、35a、以及34b及35b。
其次，使用圖29所示之橫向之剖視圖對第1實施形態之變化例之記憶體裝置之製造步驟進行說明。圖29為接續於第1實施形態之圖20所示之步驟之步驟。
首先，執行於第1實施形態中所示之圖6～圖20之步驟。
其次，如圖29所示，經由孔AH，將露出之半導體31以及電荷蓄積膜33a及33b之表面熱氧化。藉此，半導體31之露出之部分成絕緣體48a及48b，電荷蓄積膜33a及33b之露出之部分分別成絕緣體49a及49b。另，因半導體31與包含氧化矽之核心構件30及通道絕緣膜32a及32b相接，故於與包含氧化矽之膜之邊界附近，較其他部分較快速地進行氧化。因此，半導體31成朝向端部膜厚變薄之錐形狀。同樣地，電荷蓄積膜33a及33b分別與包含氧化矽之通道絕緣膜32a及32b相接，故於與包含氧化矽之膜之邊界附近，較其他部分較快速地進行氧化。因此，電荷蓄積膜33a及33b成朝向端部膜厚變薄之錐形狀。
之後，執行與第1實施形態中所示之圖21～圖27同等之步驟，形成溝槽構造體TST。
根據第1實施形態之變化例，半導體31沿X方向之端部氧化。藉此，半導體31朝向端部且膜厚逐漸變薄，沿X方向之長度短於阻擋絕緣膜34a、35a、34b、及35b。因此，可提高記憶胞電晶體MC之閘極控制性或可抑制記憶胞電晶體MC之特性劣化。
2.　第2實施形態 其次，對第2實施形態之記憶體裝置進行說明。第2實施形態於埋入孔AH之前，部分地去除露出之半導體31以及電荷蓄積膜33a及33b，並沿X方向後退，於該點上與第1實施形態不同。以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要對與第1實施形態不同之構成及製造方法進行說明。
2.1　溝槽構造體 圖30係用於說明第2實施形態之記憶體裝置之溝槽構造體之構成之橫向之剖視圖，與第1實施形態之圖4對應。
如圖30所示，記憶體構造體MST形成於各者作為支柱AP發揮功能之2個絕緣體38A所夾著之區域。絕緣體38A與半導體31以及電荷蓄積膜33a及33b相接之部分較其與核心構件30、通道絕緣膜32a及32b、阻擋絕緣膜34a及34b、以及阻擋絕緣膜35a及35b相接之部分沿X方向更長。換言之，半導體31、以及電荷蓄積膜33a及33b沿X方向短於阻擋絕緣膜34a、35a、34b、及35b。
2.2　記憶體裝置之製造方法 圖31係用於說明第2實施形態之記憶體裝置之製造步驟之橫向之剖視圖。圖31為接續於第1實施形態之圖20所示之步驟之步驟。
首先，執行於第1實施形態中所示之圖6～圖20之步驟。
其次，如圖31所示，藉由經由孔AH之濕蝕刻，選擇性去除露出之半導體31以及電荷蓄積膜33a及33b之端部。藉此，半導體31以及電荷蓄積膜33a及33b之沿X方向之端部較阻擋絕緣膜34a、34b、35a及35b之沿X方向之端部更後退。
之後，執行與於第1實施形態中所示之圖21～圖27同等之步驟，形成溝槽構造體TST。
2.3　本實施形態之效果 根據第2實施形態，選擇性去除半導體31及電荷蓄積膜33a及33b沿X方向之端部。藉此，半導體31及電荷蓄積膜33a及33b沿X方向之長度短於阻擋絕緣膜34a、35a、34b、及35b。因此，可提高記憶胞電晶體MC之閘極控制性或可抑制記憶胞電晶體MC之特性劣化。
2.4　變化例 另，第2實施形態可應用與第1實施形態之變化例同等之構成。即，於第2實施形態中，電荷蓄積膜33a及33b、以及半導體31之膜厚亦可以端部較中央部沿X方向逐漸變薄成錐形狀之方式形成。
圖32係用於對第2實施形態之變化例之記憶體裝置之溝槽構造體之構成進行說明之橫向之剖視圖，與第1實施形態之變化例之圖28對應。
如圖32所示，於半導體31中對應於記憶胞電晶體MCa之部分與絕緣體38A之間、且於核心構件30與通道絕緣膜32a之間，形成絕緣體48a。於半導體31中對應於記憶胞電晶體MCb之部分與絕緣體38A之間、且於核心構件30與通道絕緣膜32b之間，形成絕緣體48b。於電荷蓄積膜33a與絕緣體38A之間、且於通道絕緣膜32a與阻擋絕緣膜34a之間，形成絕緣體49a。於電荷蓄積膜33b與絕緣體38A之間、且於通道絕緣膜32b與阻擋絕緣膜34b之間，形成絕緣體49b。絕緣體48a、48b、49a、及49b之構成與第1實施形態之變化例同等，故省略說明。
根據第2實施形態之變化例，半導體31、以及電荷蓄積膜33a及33b藉由可選擇性去除多晶矽之蝕刻，而於部分地去除沿X方向之端部之後進行氧化。藉此，半導體31於蝕刻至沿X方向之長度短於阻擋絕緣膜34a、35a、34b、及35b之後，進而面向端部膜厚逐漸變薄。因此，可進一步提高記憶胞電晶體MC之閘極控制性。
3.　第3實施形態 其次，對第3實施形態之記憶體裝置進行說明。第3實施形態於沿X方向去除露出之半導體31以及電荷蓄積膜33a及33b時，較電荷蓄積膜33a及33b更多地去除半導體31，該點與第2實施形態不同。以下之說明中，針對與第2實施形態同等之構成及製造方法省略說明，主要對與第2實施形態不同之構成及製造方法進行說明。
3.1　溝槽構造體 圖33係用於說明第3實施形態之記憶體裝置之溝槽構造體之構成之橫向之剖視圖，與第2實施形態之圖30對應。
如圖33所示，記憶體構造體MST形成於各者作為支柱AP發揮功能之2個絕緣體38B所夾著之區域。絕緣體38B與電荷蓄積膜33a及33b相接之部分較其與核心構件30、通道絕緣膜32a及32b、阻擋絕緣膜34a及34b、以及阻擋絕緣膜35a及35b相接之部分沿X方向更長。又，絕緣體38B與半導體31相接之部分較其與電荷蓄積膜33a及33b相接之部分沿X方向更長。換言之，電荷蓄積膜33a及33b沿X方向短於阻擋絕緣膜34a、35a、34b、及35b，半導體31沿X方向短於電荷蓄積膜33a及33b。
3.2　記憶體裝置之製造方法 圖34係用於說明第3實施形態之記憶體裝置之製造步驟之橫向之剖視圖。圖34為接續於第2實施形態之圖31所示之步驟之步驟。
首先，執行於第1實施形態中所示之圖6～圖20之步驟。
其次，如圖34所示，藉由經由孔AH之濕蝕刻，選擇性去除露出之半導體31以及電荷蓄積膜33a及33b之端部。藉此，半導體31以及電荷蓄積膜33a及33b之沿X方向之端部較阻擋絕緣膜34a、34b、35a及35b之沿X方向之端部更後退。
另，於第3實施形態中，電荷蓄積膜33a及33b除多晶矽以外，進而包含硼或碳(C)。其可藉由例如犧牲材36a及36b所包含之硼分別擴散於電荷蓄積膜33a及33b而實現。
另，作為用於使電荷蓄積膜33a及33b進而包含硼或碳(C)之方法，未限定於上述之例。例如，於藉由於第1實施形態中所示之圖11之步驟形成電荷蓄積膜33時，亦可於摻雜硼或碳之狀態下成膜。又，例如於藉由於第1實施形態中所示之圖12之步驟於溝槽MT內於每層露出電荷蓄積膜33a及33b時，硼或碳亦可藉由氣相擴散而摻雜於電荷蓄積膜33a及33b。
藉此，於選擇性蝕刻多晶矽之步驟中，電荷蓄積膜33a及33b之蝕刻率小於半導體31之蝕刻率。因此，於圖34所示之步驟中，半導體31之沿X方向之端部較電荷蓄積膜33a及33b之沿X方向之端部更後退。
之後，執行與於第1實施形態中所示之圖21～圖27同等之步驟，形成溝槽構造體TST。
3.3　本實施形態之效果 根據第3實施形態，選擇性地去除半導體31及電荷蓄積膜33a及33b沿X方向之端部。藉此，半導體31及電荷蓄積膜33a及33b沿X方向之長度短於阻擋絕緣膜34a、35a、34b、及35b。又，半導體31沿X方向之長度短於電荷蓄積膜33a及33b。因此，可提高記憶胞電晶體MC之閘極控制性或可抑制記憶胞電晶體MC之特性劣化。
3.4　變化例 另，第3實施形態可應用與第1實施形態之變化例及第2實施形態之變化例同等之構成。即，於第3實施形體中，電荷蓄積膜33a及33b、以及半導體31之膜厚亦可以端部較中央部沿X方向逐漸變薄成錐形狀之方式形成。
圖35係用於對第3實施形態之變化例之記憶體裝置之溝槽構造體之構成進行說明之橫向之剖視圖，與第1實施形態之變化例之圖28對應。
如圖35所示，於半導體31中對應於記憶胞電晶體MCa之部分與絕緣體38B之間、且於核心構件30與通道絕緣膜32a之間，形成絕緣體48a。於半導體31中對應於記憶胞電晶體MCb之部分與絕緣體38B之間、且於核心構件30與通道絕緣膜32b之間，形成絕緣體48b。於電荷蓄積膜33a與絕緣體38B之間、且於通道絕緣膜32a與阻擋絕緣膜34a之間，形成絕緣體49a。於電荷蓄積膜33b與絕緣體38B之間、且於通道絕緣膜32b與阻擋絕緣膜34b之間，形成絕緣體49b。絕緣體48a、48b、49a、及49b之構成與第1實施形態之變化例同等，故省略說明。
根據第3實施形態之變化例，半導體31、以及電荷蓄積膜33a及33b於藉由可選擇性去除多晶矽之蝕刻而部分地去除沿X方向之端部之後進行氧化。藉此，電荷蓄積膜33a及33b之沿X方向之長度短於阻擋絕緣膜34a、35a、34b、及35b，半導體31之沿X方向之長度短於電荷蓄積膜33a及33b。且，半導體31、以及電荷蓄積膜33a及33b進而朝向端部膜厚逐漸變薄。因此，可進一步提高記憶胞電晶體MC之閘極控制性。
4.　第4實施形態 其次，對第2實施形態之記憶體裝置進行說明。第2實施形態於埋入孔AH之前，部分地去除露出之半導體31以及電荷蓄積膜33a及33b，並沿X方向後退，該點與第1實施形態不同。以下之說明中，針對與第1實施形態同等之構成及製造方法省略說明，主要說明與第1實施形態不同之構成及製造方法。
4.1　溝槽構造體 圖36係用於說明第4實施形態之記憶體裝置之溝槽構造體之構成之橫向之剖視圖，與第1實施形態之圖4對應。
如圖36所示，溝槽構造體TST藉由作為支柱AP發揮功能之絕緣體38C分離。記憶體構造體MST形成於溝槽構造體TST中沿X方向相鄰之2個絕緣體38C所夾著之部分。
導電體23a中2個絕緣體38C沿X方向所夾著之部分較電荷蓄積膜33a沿X方向更短。導電體23b中2個絕緣體38C沿X方向所夾著之部分較電荷蓄積膜33b沿X方向更短。
4.2　記憶體裝置之製造方法 圖37係用於說明第4實施形態之記憶體裝置之製造步驟之橫向之剖視圖。圖37為接續於第1實施形態之圖20所示之步驟之步驟。
首先，執行於第1實施形態中所示之圖6～圖20之步驟。
其次，如圖37所示，藉由經由孔AH之濕蝕刻，選擇性去除露出之犧牲材43、44、及45。藉此，犧牲材43、44、及45中露出至孔AH之部分於XY平面內各向同性地去除。藉此，於沿X方向相鄰之2個孔AH，沿X方向夾著之犧牲材43、44、及45之部分之沿X方向之長度短於電荷蓄積膜33a及33b之沿X方向之長度。
之後，執行與第1實施形態中所示之圖21～圖27同等之步驟，形成溝槽構造體TST。
4.3　本實施形態之效果 根據第4實施形態，犧牲材43、44及45於經由孔STH1分別置換為導電體23、24、及25之前，經由孔AH部分地置換為絕緣體38。置換為絕緣體38C之部分即便於經由孔STH1將犧牲材43、44、及45向導電體23、24、及25之置換步驟中，亦未置換為導電體23、24、及25。藉此，關於導電體23、24、及25之各者而言，絕緣體38C所夾著之部分沿X方向短於電荷蓄積膜33a及33c。因此，可提高記憶胞電晶體MC之閘極控制性、或可抑制記憶胞電晶體MC之特性劣化。
5.　其他 另，上述第1實施形態至第4實施形態可進行各種變形。
例如，於上述第4實施形態，雖對電荷蓄積膜33a及33b、以及半導體31之膜厚沿X方向均一地形成之情形進行說明，但不限定於此。亦可如第1實施形態之變化例般，使端部之膜厚以逐漸變細之方式形成。
又，於上述第4實施形態中，雖對電荷蓄積膜33a及33b、以及半導體31為沿X方向與阻擋絕緣膜34a、35a、34b、及35b同等之長度之情形進行說明。但不限定於此。例如第2實施形態般，電荷蓄積膜33a及33b、以及半導體31亦可形成為沿X方向短於阻擋絕緣膜34a、35a、34b、及35b。又，例如第3實施形態般，半導體31亦可形成為沿X方向短於電荷蓄積膜33a及33b。
又，於上述第1實施形態至第4實施形態，雖對阻擋絕緣膜35a及35b分別作為連續膜形成於記憶體串MSa及MSb內之情形進行說明，但不限定於此。例如，阻擋絕緣膜35a對於記憶體串MSa內之複數個記憶胞電晶體MCa之各者個別地分離設置，阻擋絕緣膜35b亦可對於記憶體串MSb內之複數個記憶胞電晶體MCb之各者個別地分離設置。於此情形時，於例如藉由圖9所示之步驟形成犧牲材43、44、及45之層中形成凹窪之後，以埋入該凹窪之方式遍及整體形成阻擋絕緣膜35。之後，為露出溝槽MT內之絕緣體42及46之側面而選擇性去除阻擋絕緣膜35。藉此，於凹窪之中，可自犧牲材43、44、及45之側面上沿Y方向殘留特定膜厚之阻擋絕緣膜35a及35b。
又，於上述第1實施形態至第4實施形態，雖對於形成包含犧牲材43～45之積層體之後，置換為導電體22～24之情形進行說明，但不限定於此。例如積層體亦可形成為包含導電體22～24。於此情形時，可省略將犧牲材置換為導電體之步驟，且可省略形成支柱STP1之步驟。另，於預先積層導電體22～24之情形時，為容易進行溝槽MT等之形成之蝕刻，導電體22～24例如可為包含多晶矽之構成。
雖說明本發明之若干實施形態，但該等實施形態係作為一例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可於其他各種形態下實施，且可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且包含於專利申請之範圍所記載之發明與其均等之範圍內。 本申請享有以PCT國際申請PCT/JP2019/035206(申請日：2019年9月6日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體裝置 2:記憶體控制器 8:I/O 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:序列發生器 14:驅動模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:導電體 22a:導電體 22b:導電體 23a:導電體 23b:導電體 24a:導電體 24b:導電體 25:半導體 26:導電體 27:導電體 30:核心構件 31:半導體 32a:通道絕緣膜 32b:通道絕緣膜 33:電荷蓄積膜 33a:電荷蓄積膜 33b:電荷蓄積膜 34a:阻擋絕緣膜 34b:阻擋絕緣膜 35:阻擋絕緣膜 35a:阻擋絕緣膜 35b:阻擋絕緣膜 36:犧牲材 36a:犧牲材 36b:犧牲材 37:犧牲材 37a:犧牲材 37b:犧牲材 38:絕緣體 38A:絕緣體 38B:絕緣體 38C:絕緣體 39:絕緣體 41:絕緣體 42:絕緣體 43:犧牲材 44:犧牲材 44a:犧牲材 44b:犧牲材 45:犧牲材 46:絕緣體 47:絕緣體 48a:絕緣體 48b:絕緣體 49a:絕緣體 49b:絕緣體 100:胞區域 200:掛鉤區域 200a:掛鉤區域 200b:掛鉤區域 ADD:位址資訊 AH:孔 AP:支柱 BA:區塊位址 BL:位元線 BL0～BL(m－1):位元線 BLK:區塊 BLK0～BLKn:區塊 CA:行位址 CELSRC:源極線 CMD:指令 CP:連接器 CP0:連接器 CP1:連接器 CP2:連接器 CP3:連接器 CP4:連接器 CP5:連接器 CP6:連接器 CP7:連接器 CPWa0～CPWa7:連接器 CPWb0～CPWb7:連接器 CU:胞單元 DAT:資料 f30:核心構件 JCT:聯合部 MC:記憶胞電晶體 MC0～MC7:記憶胞電晶體 MCa:記憶胞電晶體 MCb:記憶胞電晶體 MCa0:記憶胞電晶體 MCb0:記憶胞電晶體 MCa1:記憶胞電晶體 MCb1:記憶胞電晶體 MCa2:記憶胞電晶體 MCb2:記憶胞電晶體 MCa3:記憶胞電晶體 MCb3:記憶胞電晶體 MCa4:記憶胞電晶體 MCb4:記憶胞電晶體 MCa5:記憶胞電晶體 MCb5:記憶胞電晶體 MCa6:記憶胞電晶體 MCb6:記憶胞電晶體 MCa7:記憶胞電晶體 MCb7:記憶胞電晶體 MS:記憶體串 MSa:記憶體串 MSb:記憶體串 MST:記憶體構造體 MT:溝槽 PA:頁面位址 SGDa:選擇閘極線 SGDb:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGD5:選擇閘極線 SGD6:選擇閘極線 SGD7:選擇閘極線 SGSa:選擇閘極線 SGSb:選擇閘極線 ST1:選擇電晶體 ST2:選擇電晶體 STa1:選擇電晶體 STa2:選擇電晶體 STb1:選擇電晶體 STb2:選擇電晶體 STH1:孔 STH2:孔 STP1:支柱 STP2:支柱 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 SU5:串單元 SU6:串單元 SU7:串單元 SUa:串單元 TST:溝槽構造體 V:區域 WLa:字線 WLb:字線 WLa0:字線 WLb0:字線 WLa1:字線 WLb1:字線 WLa2:字線 WLb2:字線 WLa3:字線 WLb3:字線 WLa4:字線 WLb4:字線 WLa5:字線 WLb5:字線 WLa6:字線 WLb6:字線 WLa7:字線 WLb7:字線 IV-IV:線 V-V:線 VIII-VIII:線 X-X:線 XIII-XIII:線 XV-XV:線 XVIII-XVIII:線 XX-XX:線 XXIV-XXIV:線 XXVII-XXVII:線 X:方向 Y:方向 Z:方向
圖1係顯示包含第1實施形態之記憶體裝置之記憶體系統之構成之方塊圖。 圖2係顯示第1實施形態之記憶體裝置之記憶胞陣列之電路構成圖。 圖3係自上方觀察第1實施形態之記憶體裝置之記憶胞陣列之平面佈局。 圖4係沿圖3之IV-IV線之記憶胞陣列之縱向之剖視圖。 圖5係沿圖4之V-V線之記憶胞陣列之橫向之剖面中與圖3之V區域對應之橫向之剖視圖。 圖6係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖7係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖8係沿圖7之VIII-VIII線之記憶胞陣列之橫向之剖視圖。 圖9係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖10係沿圖9之X-X線之記憶胞陣列之橫向之剖視圖。 圖11係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖12係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖13係沿圖12之XIII-XIII線之記憶胞陣列之橫向之剖視圖。 圖14係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖15係沿圖14之XV-XV線之記憶胞陣列之橫向之剖視圖。 圖16係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖17係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖18係沿圖17之XVIII-XVIII線之記憶胞陣列之橫向之剖視圖。 圖19係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖20係沿圖19之XX-XX線之記憶胞陣列之橫向之剖視圖。 圖21係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖22係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖23係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖24係沿圖23之XXIV-XXIV線之記憶胞陣列之橫向之剖視圖。 圖25係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖26係用於說明第1實施形態之記憶體裝置之製造步驟之記憶胞陣列之縱向之剖視圖。 圖27係沿圖26之XXVII-XXVII線之記憶胞陣列之橫向之剖視圖。 圖28係第1實施形態之變化例之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖29係用於說明第1實施形態之變化例之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖30係第2實施形態之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖31係用於說明第2實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖32係第2實施形態之變化例之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖33係第3實施形態之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖34係用於說明第3實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。 圖35係第3實施形態之變化例之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖36係第4實施形態之記憶體裝置之記憶胞陣列之橫向之剖視圖。 圖37係用於說明第4實施形態之記憶體裝置之製造步驟之記憶胞陣列之橫向之剖視圖。
20:半導體基板
21:導電體
22a:導電體
22b:導電體
23a:導電體
23b:導電體
24a:導電體
24b:導電體
25:半導體
26:導電體
27:導電體
30:核心構件
31:半導體
32a:通道絕緣膜
32b:通道絕緣膜
33a:電荷蓄積膜
33b:電荷蓄積膜
34a:阻擋絕緣膜
34b:阻擋絕緣膜
35a:阻擋絕緣膜
35b:阻擋絕緣膜
BL:位元線
CELSRC:源極線
CP:連接器
JCT:聯合部
MCa0:記憶胞電晶體
MCb0:記憶胞電晶體
MCa1:記憶胞電晶體
MCb1:記憶胞電晶體
MCa2:記憶胞電晶體
MCb2:記憶胞電晶體
MCa3:記憶胞電晶體
MCb3:記憶胞電晶體
MCa4:記憶胞電晶體
MCb4:記憶胞電晶體
MCa5:記憶胞電晶體
MCb5:記憶胞電晶體
MCa6:記憶胞電晶體
MCb6:記憶胞電晶體
MCa7:記憶胞電晶體
MCb7:記憶胞電晶體
MSa:記憶體串
MSb:記憶體串
MST:記憶體構造體
SGD0:選擇閘極線
SGD1:選擇閘極線
SGSa:選擇閘極線
SGSb:選擇閘極線
STa1:選擇電晶體
STa2:選擇電晶體
STb1:選擇電晶體
STb2:選擇電晶體
SU0:串單元
SU1:串單元
WLa0:字線
WLb0:字線
WLa1:字線
WLb1:字線
WLa2:字線
WLb2:字線
WLa3:字線
WLb3:字線
WLa4:字線
WLb4:字線
WLa5:字線
WLb5:字線
WLa6:字線
WLb6:字線
WLa7:字線
WLb7:字線
V-V:線
X:方向
Y:方向
Z:方向

Claims (15)

  1. 一種記憶體裝置，其具備： 第1導電體，其包含於沿第1方向積層之第1積層體； 第2導電體，其包含於與上述第1積層體隔開並沿上述第1方向積層之第2積層體，且與上述第1導電體同層； 第1半導體，其於上述第1積層體與上述第2積層體之間包含： 第1部分及第2部分，其等各自沿上述第1方向延伸，且於同層中相互隔開；及 第3部分，其於較上述第1導電體及上述第2導電體為下方將上述第1部分與上述第2部分電性連接； 上述第1導電體與上述第1半導體之上述第1部分之間之第1電荷蓄積膜； 上述第2導電體與上述第1半導體之上述第2部分之間之第2電荷蓄積膜； 上述第1導電體與上述第1電荷蓄積膜之間之第1絕緣體； 上述第2導電體與上述第2電荷蓄積膜之間之第2絕緣體； 上述第1絕緣體與上述第1電荷蓄積膜之間之第3絕緣體； 上述第2絕緣體與上述第2電荷蓄積膜之間之第4絕緣體；且 上述第3絕緣體及上述第4絕緣體之介電常數大於上述第1絕緣體及上述第2絕緣體之介電常數。
  2. 如請求項1之記憶體裝置，其具備： 第3導電體，其沿上述第1方向積層於上述第1導電體； 第4導電體，其沿上述第1方向積層於上述第2導電體，於與上述第3導電體同層中相互隔開； 上述第3導電體與上述第1半導體之上述第1部分之間之第3電荷蓄積膜； 上述第4導電體與上述第1半導體之上述第2部分之間之第4電荷蓄積膜； 上述第3導電體與上述第3電荷蓄積膜之間之第5絕緣體； 上述第4導電體與上述第4電荷蓄積膜之間之第6絕緣體； 上述第5絕緣體與上述第3電荷蓄積膜之間之第7絕緣體； 上述第6絕緣體與上述第4電荷蓄積膜之間之第8絕緣體；且 上述第7絕緣體及上述第8絕緣體之介電常數大於上述第5絕緣體及上述第6絕緣體之介電常數。
  3. 如請求項2之記憶體裝置，其中 上述第3絕緣體及上述第7絕緣體相互隔開； 上述第4絕緣體及上述第8絕緣體相互隔開。
  4. 如請求項1之記憶體裝置，其進而具備： 第2半導體，其於上述第1導電體及上述第2導電體之上方，位於上述第1半導體之上述第1部分之上表面上且上述第1半導體之上述第2部分之上表面上。
  5. 如請求項1之記憶體裝置，其中 上述第1電荷蓄積膜及上述第2電荷蓄積膜包含多晶矽或金屬。
  6. 如請求項5之記憶體裝置，其中 上述第3絕緣體及上述第4絕緣體包含鉿(Hf)或鋯(Zr)。
  7. 如請求項1之記憶體裝置，其進而具備： 第1犧牲材，其於上述第1絕緣體與上述第1電荷蓄積膜之間與上述第3絕緣體排列；及 第2犧牲材，其於上述第2絕緣體與上述第2電荷蓄積膜之間與上述第4絕緣體排列；且 上述第1犧牲材包含與上述第1電荷蓄積膜相接之第1氧化膜、及與上述第1絕緣體相接之第1氮化膜； 上述第2犧牲材包含與上述第2電荷蓄積膜相接之第2氧化膜、及與上述第2絕緣體相接之第2氮化膜。
  8. 如請求項7之記憶體裝置，其進而具備： 第9絕緣體，其將上述第1半導體、上述第1電荷蓄積膜、上述第2電荷蓄積膜、上述第1絕緣體、上述第2絕緣體、上述第3絕緣體、及上述第4絕緣體之各者分離為2個部分；及 第10絕緣體，其將上述第1半導體、上述第1電荷蓄積膜、上述第2電荷蓄積膜、上述第1絕緣體、上述第2絕緣體、上述第1犧牲材、及上述第2犧牲材之各者分離為2個部分。
  9. 如請求項7之記憶體裝置，其中 上述第1氧化膜及上述第2氧化膜包含硼(B)或磷(P)。
  10. 如請求項1之記憶體裝置，其中 上述第1積層體、上述第1絕緣體、上述第3絕緣體、上述第1電荷蓄積膜、上述第1半導體之上述第1部分、上述第1半導體之上述第2部分、上述第2電荷蓄積膜、上述第4絕緣體、上述第2絕緣體、及上述第2積層體沿上述第1積層體及上述第2積層體之積層面內之第2方向依序排列； 上述第1絕緣體、上述第3絕緣體、上述第1電荷蓄積膜、上述第1半導體之上述第1部分、上述第1半導體之上述第2部分、上述第2電荷蓄積膜、上述第4絕緣體、及上述第2絕緣體於上述積層面內沿與上述第2方向交叉之第3方向延伸。
  11. 如請求項10之記憶體裝置，其中 上述第1半導體、上述第1電荷蓄積膜、及上述第2電荷蓄積膜沿上述第3方向短於上述第3絕緣體及上述第4絕緣體。
  12. 如請求項11之記憶體裝置，其中 上述第1半導體沿上述第3方向短於上述第1電荷蓄積膜及上述第2電荷蓄積膜。
  13. 如請求項12之記憶體裝置，其中 上述第1電荷蓄積膜及上述第2電荷蓄積膜包含硼(B)或碳(C)。
  14. 如請求項10之記憶體裝置，其進而具備： 2個第9絕緣體，其各自將上述第1半導體、上述第1電荷蓄積膜、上述第2電荷蓄積膜、上述第1絕緣體、上述第2絕緣體、上述第3絕緣體、及上述第4絕緣體之各者分離為2個部分，並沿上述第3方向排列；且 上述第1導電體中之夾在上述2個第9絕緣體之間的部分沿上述第3方向之長度，短於夾在上述2個第9絕緣體之間的上述第1電荷蓄積膜及上述第2電荷蓄積膜沿上述第3方向之長度。
  15. 如請求項10之記憶體裝置，其中 上述第1半導體、上述第1電荷蓄積膜、及上述第2電荷蓄積膜各者之膜厚朝向於上述積層面內沿與上述第2方向交叉之第3方向之端部逐漸變薄。
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