TW202213734A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種能提高可靠性之半導體記憶裝置及其製造方法。  根據實施方式，半導體記憶裝置包含：複數個第1配線層WL，其等沿第1方向(Z方向)積層；第1記憶體柱MP，其包含在複數個第1配線層之內部沿第1方向延伸之第1半導體層29；第2配線層39，其配置於第1半導體層之上方；第2半導體層33，其包含配置於第1半導體層與第2配線層之間之第1部分33a、向第1半導體層之上方延伸之第2部分33b、及設置於第2部分上之第3部分33c；第1絕緣層37，其配置於第1部分與第2配線層之間、及第2部分與第2配線層之間；及第2絕緣層40，其設置於第1絕緣層上，且與第2部分之一部分相接。

Description

半導體記憶裝置及其製造方法
本發明之實施方式係關於一種半導體記憶裝置及其製造方法。
作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。
實施方式提供一種能夠提高可靠性之半導體記憶裝置及其製造方法。
實施方式之半導體記憶裝置包含：複數個第1配線層，其等沿第1方向積層；第1記憶體柱，其包含在複數個第1配線層之內部沿第1方向延伸之第1半導體層；第2配線層，其配置於第1半導體層之上方；第2半導體層，其包含配置於第1半導體層與第2配線層之間之第1部分、向第1半導體層之上方延伸之第2部分、及設置於第2部分之上之第3部分；第1絕緣層，其配置於第1部分與第2配線層之間及第2部分與第2配線層之間；及第2絕緣層，其設置於第1絕緣層之上，且與第2部分之一部分相接。
以下，參照圖式對實施方式進行說明。再者，於以下之說明中，關於具有大致相同之功能及構成之構成要素，標註相同符號，只在必要時進行重複說明。又，以下所示之各實施方式例示用以使本實施方式之技術思想具體化之裝置及方法，實施方式之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述內容。實施方式之技術思想可於申請專利範圍內施加各種變更。
對實施方式之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞電晶體三維地積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.構成
1.1半導體記憶裝置之整體構成
首先，利用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。
如圖1所示，半導體記憶裝置1例如由外部之記憶體控制器2控制。半導體記憶裝置1例如包含記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係可將資料非揮發地記憶之複數個記憶胞之集合，例如用作資料之抹除單位。
又，於記憶胞陣列10設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作及抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別用於選擇區塊BLK、字元線及位元線。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保存於指令暫存器11之指令CMD控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作及抹除動作等。
驅動器模組14產生讀出動作、寫入動作及抹除動作等中使用之電壓。並且，驅動器模組14例如基於保存於位址暫存器12之頁位址PA，將所產生之電壓施加至與選擇字元線對應之信號線。
列解碼器模組15基於保存於位址暫存器12之區塊位址BA，選擇對應之記憶胞陣列10中之1個區塊BLK。並且，列解碼器模組15例如將施加至與選擇字元線對應之信號線之電壓傳輸至所選擇之區塊BLK中之選擇字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，於半導體記憶裝置1與記憶體控制器2之間之通信中使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn及輸入輸出信號I/O。
輸入輸出信號I/O係例如8位元長之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
指令鎖存賦能信號CLE係表示半導體記憶裝置1所接收到之輸入輸出信號I/O為指令CMD之信號。
位址鎖存賦能信號ALE係表示半導體記憶裝置1所接收到之信號I/O為位址資訊ADD之信號。
寫入賦能信號WEn係對半導體記憶裝置1命令輸入輸出信號I/O之輸入之信號。
讀出賦能信號REn係對半導體記憶裝置1命令輸入輸出信號I/O之輸出之信號。
就緒/忙碌信號RBn係向記憶體控制器2通知半導體記憶裝置1為受理來自記憶體控制器2之命令之就緒狀態還是不受理命令之忙碌狀態之信號。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉SD(Secure Digital，安全數位) TM卡之類之記憶卡或SSD(solid state drive，固態驅動器)等。
1.2記憶胞陣列之電路構成
接下來，利用圖2對記憶胞陣列10之電路構成之一例進行說明。圖2之例抽取記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK進行表示。
如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MC0～MC7以及選擇電晶體ST1及ST2。
記憶胞電晶體MC包含控制閘極及電荷蓄積層，將資料非揮發地保存。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
再者，記憶胞電晶體MC可為電荷蓄積層使用絕緣層之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)型，亦可為電荷蓄積層使用導電層之FG(Floating Gate，浮閘)型。以下，於本實施方式中，以MONOS型為例進行說明。
於各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MC0～MC7之一端。於同一個區塊BLK中，串單元SU0～SU3中之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇閘極線SGD0～SGD3連接於列解碼器模組15。
於各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MC0～MC7之另一端。於同一個區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。選擇閘極線SGS連接於列解碼器模組15。
位元線BL將位於各區塊BLK之串單元SU0～SU3中分別包含之1個NAND串NS共通地連接。源極線SL例如於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MC之集合例如稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MC之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MC記憶之資料之位元數而具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS包含之記憶胞電晶體MC以及選擇電晶體ST1及ST2之個數可分別設計成任意之個數。各區塊BLK包含之串單元SU之個數可設計成任意之個數。
1.3記憶胞陣列之平面構成
接下來，利用圖3對記憶胞陣列10之平面構成之一例進行說明。圖3表示記憶胞陣列10之一部分區域之俯視圖，為了使說明簡化而省略了絕緣層之一部分。
再者，於以下之說明中，X方向與半導體基板大致平行且對應於字元線WL之延伸方向。Y方向與半導體基板大致平行且與X方向正交，對應於位元線BL之延伸方向。Z方向對應於與半導體基板大致垂直且與X方向及Y方向交叉之方向。又，例如，將與半導體基板大致平行之XY平面中連結下述記憶體柱MP2之中心與記憶體柱MP4之中心之方向記載為A方向。並且，將與半導體基板大致平行且與A方向正交之方向記載為B方向。即，A方向對應於與半導體基板大致平行且與X方向及Y方向不同之方向。B方向對應於與半導體基板大致平行且與A方向正交之方向。
如圖3所示，於沿X方向延伸之字元線WL之朝向Y方向之側面，設置有沿X方向延伸之狹縫SLT。於本實施方式中，於半導體基板之上方依次積層有選擇閘極線SGS及字元線WL0～WL7。並且，狹縫SLT例如以將選擇閘極線SGS及字元線WL針對每一個區塊BLK分離之方式設置。
例如，串單元SU0～SU3沿著Y方向排列配置，於每一個串單元SU設置有複數個記憶體柱MP。
記憶體柱MP對應於NAND串NS。更具體而言，記憶體柱MP對應於NAND串NS中之記憶胞電晶體MC0～MC7及選擇電晶體ST2。記憶體柱MP貫通(通過)選擇閘極線SGS及字元線WL0～WL7，且沿Z方向延伸。關於記憶體柱MP之構造之詳情，將於下文進行敍述。
例如，各串單元SU中之複數個記憶體柱MP以朝向X方向錯位配置成2行之方式排列。更具體而言，例如，於串單元SU0中，記憶體柱MP1與記憶體柱MP3於X方向上相鄰地配置。並且，記憶體柱MP2於X方向上配置於記憶體柱MP1與記憶體柱MP3之間，且於Y方向上配置於與記憶體柱MP1及MP3不同之位置。換言之，記憶體柱MP2於A方向上與記憶體柱MP1相鄰地配置，且於B方向上與記憶體柱MP2相鄰地配置。
再者，記憶體柱MP之排列可任意地設定。例如，記憶體柱MP之排列亦可錯位配置成4行。又，記憶體柱MP之排列亦可並非錯位配置。
於各記憶體柱MP上設置有選擇電晶體ST1。並且，於串單元SU內，分別設置於複數個記憶體柱MP之上之複數個選擇電晶體ST1之閘極，共通連接於選擇閘極線SGD。更具體而言，例如，於串單元SU0中，設置於各記憶體柱MP1～MP3之選擇電晶體ST1，連接於選擇閘極線SGD0。選擇閘極線SGD0於Y方向上，設置於記憶體柱MP1(及MP3)之上所設置之選擇電晶體ST1、與記憶體柱MP2之上所設置之選擇電晶體ST1之間，且沿X方向延伸。例如，Y方向上之選擇閘極線SGD0之中心位置，位於記憶體柱MP1(及MP3)之中心位置與記憶體柱MP2之中心位置之間。
於各選擇閘極線SGD之朝向Y方向之側面之上部，設置有沿X方向延伸之終止層STP。終止層STP作為加工下述接觸插塞CP1時之蝕刻終止層而發揮功能。
於本實施方式中，於相鄰之2個串單元SU中，於A方向或B方向上相鄰之2個記憶體柱MP之選擇電晶體ST1，經由接觸插塞CP1及CP2而共通連接於1條位元線BL。換言之，設置於2條選擇閘極線SGD之間、且於A方向或B方向上相鄰之2個選擇電晶體ST1，共通連接於1個接觸插塞CP1。
更具體而言，例如，串單元SU0之記憶體柱MP2之半導體層33，與在A方向上相鄰之串單元SU1之記憶體柱MP4之半導體層33，連接於1個接觸插塞CP1。
於接觸插塞CP1上設置有接觸插塞CP2。接觸插塞CP2將沿Y方向延伸之複數條位元線BL中之任一條，與接觸插塞CP1連接。即，串單元SU中之複數個記憶體柱MP經由選擇電晶體ST1以及接觸插塞CP1及CP2，而分別連接於不同之位元線BL。更具體而言，例如，記憶體柱MP1～MP3分別連接於不同之位元線BL。各串單元SU之1個記憶體柱MP，共通連接於1條位元線BL。
1.4記憶胞陣列之剖面構成
接下來，利用圖4就記憶胞陣列10之剖面構成之一例進行說明。圖4係沿著圖3之A1-A2線之剖視圖。
如圖4所示，於半導體基板20之上設置有絕緣層21。絕緣層21例如可使用氧化矽(SiO 2)。再者，亦可於設置有絕緣層21之區域、即半導體基板20與配線層22之間，設置列解碼器模組15或感測放大器模組16等電路。
於絕緣層21上設置有沿X方向延伸、且作為源極線SL發揮功能之配線層22。配線層22由導電材料構成，例如可使用n型半導體、p型半導體或金屬材料。
於配線層22上設置有絕緣層23。絕緣層23例如可使用SiO 2。
於絕緣層23上，自下層起交替地積層有作為選擇閘極線SGS及字元線WL0～WL7而發揮功能之9層配線層24及9層絕緣層25。配線層24由導電材料構成，例如可使用n型半導體、p型半導體或金屬材料。以下，就使用氮化鈦(TiN)與鎢(W)之積層構造作為配線層24之情形進行說明。TiN具有作為用於在藉由CVD(chemical vapor deposition，化學汽相沈積)成膜W時，防止W與SiO 2之反應之障壁層、或用於使W之密接性提高之密接層之功能。又，絕緣層25例如可使用SiO 2。
設置有貫通9層配線層24且底面到達配線層22之記憶體柱MP。記憶體柱MP包含阻擋絕緣膜26、電荷蓄積層27、隧道絕緣膜28、半導體層29、核心層30及頂蓋層31。
更具體而言，以貫通複數個配線層24及複數個絕緣層25且底面到達配線層22之方式，設置有與記憶體柱MP對應之孔。於孔之側面依次積層有阻擋絕緣膜26、電荷蓄積層27及隧道絕緣膜28。並且，以側面與隧道絕緣膜28相接且底面與配線層22相接之方式設置有半導體層29。半導體層29係供形成選擇電晶體ST2及記憶胞電晶體MC之通道之區域。因此，半導體層29作為連接選擇電晶體ST2及記憶胞電晶體MC0～MC7之電流路徑之信號線發揮功能。於半導體層29內設置有核心層30。並且，於半導體層29及核心層30上設置有側面與隧道絕緣膜28相接之頂蓋層31。即，記憶體柱MP包含通過複數個配線層24之內部且沿Z方向延伸之半導體層29。再者，亦可廢除頂蓋層31。
阻擋絕緣膜26、隧道絕緣膜28及核心層30例如可使用SiO 2。電荷蓄積層27例如可使用氮化矽(SiN)。半導體層29及頂蓋層31例如可使用多晶矽。
由記憶體柱MP及分別作為字元線WL0～WL7發揮功能之8層配線層24分別構成記憶胞電晶體MC0～MC7。同樣地，由記憶體柱MP與作為選擇閘極線SGS發揮功能之配線層24構成選擇電晶體ST2。
於記憶體柱MP之上方，於絕緣層25之層間設置有沿X方向及Y方向延伸之絕緣層32。絕緣層32作為加工與配線層39對應之溝槽(即槽圖案)時之蝕刻終止層發揮功能。再者，亦可省略絕緣層32。絕緣層32可使用能夠與絕緣層25獲得蝕刻選擇比之絕緣材料。以下，對使用SiN作為絕緣層32之情形進行說明。
設置有溝槽，該溝槽貫通絕緣層25及32，底面到達記憶體柱MP，且沿X方向延伸。
於溝槽內設置有沿X方向延伸之配線層39。配線層39作為選擇閘極線SGD發揮功能。配線層39之Z方向上之上表面之高度位置低於下述半導體層33及絕緣層40之上表面。例如，配線層39由導電材料構成，例如可使用n型半導體、p型半導體或金屬材料。以下，對使用TiN/W之積層構造作為配線層39之情形進行說明。
於記憶體柱MP上方之溝槽之側面及底面，在記憶體柱MP與配線層39之間設置有半導體層33及絕緣層34～36。半導體層33係供形成選擇電晶體ST1之通道之區域。絕緣層34～36作為選擇電晶體ST1之閘極絕緣膜發揮功能。絕緣層34～36之上表面之高度位置低於半導體層33之上表面。再者，於本實施方式中，對閘極絕緣膜使用3層絕緣層34～36之情形進行說明，但閘極絕緣膜只要有1層以上即可。例如，閘極絕緣膜亦可使用能夠控制閾值電壓之MONOS構造(更具體而言，絕緣層、電荷蓄積層及絕緣層之積層構造)。於本實施方式中，例如，絕緣層34及36可使用SiO 2，絕緣層35可使用SiN。以下，將絕緣層34～36之積層構造亦簡單地記載為積層體37。
半導體層33具有沿著配線層39朝大致Z方向與Y方向彎折之形狀(以下，記載為曲軸形狀)。更具體而言，半導體層33包含2個半導體層33a、2個半導體層33b及半導體層33c。2個半導體層33a設置於在A方向(或B方向)上相鄰之記憶體柱MP之各頂蓋層31上。2個半導體層33b之底面與對應之半導體層33a分別相接。並且，2個半導體層33b沿著配線層39之朝向Y方向之側面配置。半導體層33c係以與分別設置於在A方向(或B方向)上相鄰之記憶體柱MP之上之2個半導體層33b之上表面相接之方式配置。藉由該構造，於A方向(或B方向)上相鄰之2個選擇電晶體ST1藉由1個半導體層33而連接。Z方向上之半導體層33c之底面之高度位置高於配線層39之上表面之高度位置。半導體層33具有沿Y方向延伸之半導體層33a、沿大致Z方向延伸之半導體層33b及沿Y方向延伸之半導體層33c依次連接而成之曲軸形狀。半導體層33例如可使用多晶矽或非晶矽。再者，半導體層33c亦可使用導入有雜質之n型半導體或p型半導體，以使導電體41與選擇電晶體ST1之通道區域以低電阻連接。
於設置有半導體層33及積層體37之區域除外之溝槽之側面及底面設置有絕緣層38。絕緣層38例如可使用SiO 2。
以與半導體層33之上部之側面相接且被覆積層體37之上表面及配線層39之Y方向上之端部上表面之方式，設置有絕緣層40。絕緣層40之底面之一部分亦可與配線層39之(端部之)上表面相接。即，絕緣層40之底面之高度位置亦可與配線層39之上表面之高度位置相同。絕緣層40作為終止層STP發揮功能。更具體而言，絕緣層40於加工接觸插塞CP1時，作為積層體37之表面保護層發揮功能。又，藉由在接觸插塞CP1與配線層39之間配置絕緣層40，而絕緣層40抑制接觸插塞CP1與配線層39之間之配線間短路或絕緣破壞。因此，Y方向上之絕緣層40之寬度可設定足夠寬之寬度，使得即便接觸插塞CP1產生位置偏移，於接觸插塞CP1與配線層39之間亦不產生配線間短路或絕緣破壞。絕緣層40例如可使用SiN。再者，絕緣層40只要係加工接觸插塞CP1時相對於絕緣層25能夠獲得充分之蝕刻選擇比之絕緣材料即可。
由半導體層33、積層體37及配線層39構成選擇電晶體ST1。選擇電晶體ST1之通道區域藉由沿著配線層39之側面及底面設置之曲軸形狀之半導體層33(半導體層33a及半導體層33b)而按照曲軸形狀來形成。
於半導體層33(半導體層33c)上設置有作為接觸插塞CP1發揮功能之導電體41。再者，圖4之例表示因製造偏差引起之位置偏移而導致導電體41之一部分設置於絕緣層40之上之情形，但導電體41亦可不設置於絕緣層40之上。換言之，導電體41之底面亦可不與絕緣層40相接。
於導電體41上設置有作為接觸插塞CP2發揮功能之導電體42。
於導電體42上設置有作為位元線BL發揮功能且沿Y方向延伸之配線層43。
導電體41及42以及配線層43由導電材料構成，例如可使用金屬材料。
2.選擇電晶體ST1及選擇閘極線SGD之配置
接下來，利用圖5對選擇電晶體ST1及選擇閘極線SGD之配置之一例進行說明。圖5係表示記憶體柱MP之上部、選擇電晶體ST1、選擇閘極線SGD、接觸插塞CP1及CP2以及位元線BL之配置之立體圖。再者，於圖5之例中，為了使說明簡略，示出圖3中所說明之記憶體柱MP2及MP4，省略了其他記憶體柱MP。又，於圖5之例中，省略了絕緣層之一部分。
如圖5所示，例如，2個記憶體柱MP2及MP4於X方向上錯位配置地排列。以通過記憶體柱MP2之一部分區域之上方之方式設置有沿X方向延伸之配線層39(選擇閘極線SGD0)。同樣地，以通過記憶體柱MP4之一部分區域之上方之方式設置有沿X方向延伸之配線層39(選擇閘極線SGD1)。於記憶體柱MP2之上方與記憶體柱MP4之上方之間設置有半導體層33。半導體層33經由導電體41及42而連接於配線層43。再者，圖5之例表示因製造偏差引起之位置偏移而導致導電體41(接觸插塞CP1)之一部分設置於設置在配線層39之側面之絕緣層40之上之情形，但導電體41亦可不設置於絕緣層40之上。
3.記憶胞陣列之製造方法
接下來，利用圖6～圖18對記憶胞陣列10之製造方法之一例進行說明。圖6～圖18分別表示製造步驟中之記憶胞陣列10之平面及沿著A1-A2線之剖面(A1-A2剖面)。
以下，對如下情形進行說明，即，作為配線層24之形成方法，使用利用犧牲層形成相當於配線層24之構造之後將犧牲層44去除而置換成導電材料(配線層24)之方法(以下，記載為「替換」)。
如圖6所示，於半導體基板20上依次形成絕緣層21、配線層22及絕緣層23。繼而，交替地積層與配線層24對應之9層犧牲層44及9層絕緣層25。犧牲層44可使用與絕緣層25能夠獲得濕式蝕刻之選擇比之材料。以下，對犧牲層44使用SiN之情形進行說明。
繼而，形成沿Z方向延伸之記憶體柱MP。更具體而言，首先，形成貫通9層絕緣層25、9層犧牲層44及絕緣層23且底面到達配線層22之孔。繼而，依次積層阻擋絕緣膜26、電荷蓄積層27及隧道絕緣膜28之後，將最上層之絕緣層25之上及孔底面之阻擋絕緣膜26、電荷蓄積層27及隧道絕緣膜28去除，於孔底面使配線層22露出。繼而，形成半導體層29及核心層30，將孔內填埋。繼而，將最上層之絕緣層25之上之半導體層29及核心層30去除。此時，亦將孔上部之半導體層29及核心層30去除。繼而，以將孔上部填埋之方式形成頂蓋層31。
如圖7所示，於記憶體柱MP上形成絕緣層25之後，以被覆記憶體柱MP之上表面之方式形成絕緣層32。此時，將之後要形成狹縫SLT之區域之絕緣層32去除。
繼而，形成絕緣層25。
如圖8所示，形成沿X方向延伸且底面到達記憶體柱MP之溝槽TR(槽圖案)。此時，例如，亦可將絕緣層32用作蝕刻終止層，分2個階段加工溝槽TR，藉此減少記憶體柱MP上表面之加工損傷。於溝槽TR之底部，2行錯位配置之各記憶體柱MP之上表面之一部分露出。
繼而，依次積層半導體層33、積層體37(即絕緣層34～36)及絕緣層45。此時，半導體層33連接於記憶體柱MP之上表面、即頂蓋層31。絕緣層45例如作為積層體37之保護層發揮功能。絕緣層45例如可使用能獲得與積層體37之濕式蝕刻之選擇比之材料。
如圖9所示，藉由光微影法，於2個溝槽TR之間形成被覆相鄰之2個記憶體柱MP之上方之遮罩圖案(抗蝕劑46)。
如圖10所示，例如，藉由CDE(chemical dry etching，化學乾式蝕刻)，將未由抗蝕劑46被覆之區域之絕緣層34及絕緣層45去除。
如圖11所示，將抗蝕劑46去除之後，將表面露出、即上表面未設置積層體37及絕緣層45之半導體層33之一部分區域氧化，來形成絕緣層38。此時，表面由積層體37及絕緣層45被覆之區域之半導體層33係不被氧化。再者，表面由積層體37及絕緣層45被覆之半導體層33之端部區域，亦可被氧化。
繼而，例如，藉由濕式蝕刻，將絕緣層45去除。
如圖12所示，於溝槽TR內形成配線層39。更具體而言，例如，依序形成TiN與W，將溝槽TR填埋。繼而，將表面及溝槽TR上部之TiN與W去除，形成配線層39。此時，以配線層39之上表面低於半導體層33(半導體層33c)之上表面之方式，形成配線層39。即，以不將溝槽TR完全填埋之方式形成配線層39。因此，配線層39成為凹陷之形狀。換言之，積層體37自配線層39之表面突出。
如圖13所示，例如，藉由CDE，將積層體37之露出部分，即位於較半導體層33c之上表面及配線層39之上表面高之位置、且與半導體層33b之上部相接之積層體37去除。藉此，半導體層33之側面(半導體層33b)之上部及半導體層33之上表面(半導體層33c)露出。
如圖14所示，例如，藉由CVD而使絕緣層40沈積。
如圖15所示，例如，藉由RIE(reactive ion etching，反應離子蝕刻)對絕緣層40進行蝕刻(以下，亦記載為「回蝕」)。藉由絕緣層40之回蝕，將與半導體層33之側面相接之區域以外之絕緣層去除。即，絕緣層40之側面部分(與半導體層33之側面相接之部分)殘留。換言之，形成設置於積層體37及配線層39之端部上表面上，且側面與半導體層33之側面(半導體層33b)之上部相接之絕緣層40。
如圖16所示，形成絕緣層25。其後，例如，藉由CMP(chemical mechanical polishing，化學機械研磨)等，使絕緣層25之表面平坦化。繼而，進行替換。更具體而言，首先，加工底面到達絕緣層23之狹縫SLT。此時，例如，使絕緣層32不露出於狹縫SLT之側面。繼而，藉由濕式蝕刻，自狹縫SLT側面將犧牲層44去除而形成空隙AG。
如圖17所示，繼而，依序形成TiN及W，將空隙AG內填埋之後，將形成於狹縫SLT內及最上層之絕緣層25之上之TiN及W去除，形成配線層24。繼而，利用絕緣層47將狹縫SLT填埋。藉此，替換結束。
如圖18所示，形成底面與半導體層33相接之導電體41。
如圖19所示，形成絕緣層25之後，形成導電體42及配線層43。
4 本實施方式之效果
若為本實施方式之構成，則可提供一種能夠提高可靠性之半導體記憶裝置。對本效果詳細地進行敍述。
若為本實施方式之構成，則能夠以通過記憶體柱MP之一部分區域之上方之方式形成選擇閘極線SGD。並且，可於記憶體柱MP上形成沿著選擇閘極線SGD之側面及底面之選擇電晶體ST1。進而，可於選擇電晶體ST1之閘極絕緣膜(積層體37)之上形成終止層STP。藉此，即便因製造偏差而導致接觸插塞CP1之配置朝選擇閘極線SGD側偏移，亦可藉由終止層STP而防止閘極絕緣膜被加工。
進而，若為本實施方式之構成，則於接觸插塞CP1與選擇閘極線SGD之間設置終止層STP，因此，可抑制接觸插塞CP1與選擇閘極線SGD之間之配線間短路或絕緣破壞。因此，可提高半導體記憶裝置之可靠性。
進而，若為本實施方式之構成，則可抑制因製造偏差引起之接觸插塞CP1與選擇閘極線SGD之間之配線間短路或絕緣破壞，因此，可提高製造良率。
5.變化例等
上述實施方式中之半導體記憶裝置包含：複數個第1配線層(WL)，其等沿第1方向(Z方向)積層；第1記憶體柱(MP2)，其包含在複數個第1配線層之內部沿第1方向延伸之第1半導體層(29)；第2配線層(39、SGD0)，其配置於第1半導體層之上方；第2半導體層(33)，其包含配置於第1半導體層與第2配線層之間之第1部分(33a)、向第1半導體層之上方延伸之第2部分(33b)及設置於第2部分之上之第3部分(33c)；第1絕緣層(37)，其配置於第1部分與第2配線層之間及第2部分與第2配線層之間；及第2絕緣層(40)，其設置於第1絕緣層之上，且與第2部分之一部分相接。
藉由應用上述實施方式，可提供一種能夠提高可靠性之半導體記憶裝置。
再者，實施方式並不限定於上述說明之形態，可進行各種變化。
例如，於上述實施方式中，相鄰之2個記憶體柱MP共通連接於1個接觸插塞CP1，但記憶體柱MP及接觸插塞CP1之配置並不限定於此。例如，亦可針對每一個記憶體柱MP設置接觸插塞CP1。於該情形時，半導體層33亦針對每一個記憶體柱MP而設置。
進而，亦可以Y方向上之記憶體柱MP之中心與選擇閘極線SGD之中心相同之方式配置。於該情形時，可於1個記憶體柱MP上形成2個選擇電晶體ST1。
又，上述實施方式中之「連接」亦包括在中間介置例如電晶體或電阻等其他某種構件而間接地連接之狀態。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2020-156452號(申請日：2020年9月17日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21, 23, 25, 32, 34～36, 38, 40, 45, 47:絕緣層 22, 24, 39, 43:配線層 26:阻擋絕緣膜 27:電荷蓄積層 28:隧道絕緣膜 29, 33, 33a～33c:半導體層 30:核心層 31:頂蓋層 37:積層體 41, 42:導電體 44:犧牲層 46:抗蝕劑 A:方向 B:方向 ADD:位址資訊 ALE:位址鎖存賦能信號 AG:空隙 BA:區塊位址 BL:位元線 BLK:區塊 BL0～BLm:位元線 CA:行位址 CLE:指令鎖存賦能信號 CMD:指令 CP1:接觸插塞 CP2:接觸插塞 CU:胞單元 DAT:寫入資料 I/O:輸入輸出信號 MC0～MC7:記憶胞電晶體 MP:記憶體柱 MP1:記憶體柱 MP2:記憶體柱 MP3:記憶體柱 MP4:記憶體柱 NS:NAND串 PA:頁位址 REn:讀出賦能信號 RBn:就緒/忙碌信號 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 ST1:選擇電晶體 ST2:選擇電晶體 STP:終止層 SU0～SU3:串單元 TR:溝槽 WEn:寫入賦能信號 WL:字元線 WL0～WL7:字元線 X:方向 Y:方向 Z:方向
圖1係表示一實施方式之半導體記憶裝置之構成例之方塊圖。  圖2係一實施方式之半導體記憶裝置所具備之記憶胞陣列之電路圖。  圖3係一實施方式之半導體記憶裝置所具備之記憶胞陣列之俯視圖。  圖4係一實施方式之半導體記憶裝置所具備之記憶胞陣列之剖視圖。  圖5係一實施方式之半導體記憶裝置所具備之記憶胞陣列中之選擇電晶體ST1之立體圖。  圖6～圖19係表示一實施方式之半導體記憶裝置之製造步驟之一例之記憶陣列之剖視圖。
20:半導體基板
21:絕緣層
22:配線層
23:絕緣層
24:配線層
25:絕緣層
26:阻擋絕緣膜
27:電荷蓄積層
28:隧道絕緣膜
29:半導體層
30:核心層
31:頂蓋層
32:絕緣層
33:半導體層
33a~33c:半導體層
34:絕緣層
35:絕緣層
36:絕緣層
37:積層體
38:絕緣層
39:配線層
40:絕緣層
41:導電體
42:導電體
43:配線層
A:方向
B:方向
BL:位元線
CP1:接觸插塞
CP2:接觸插塞
MP:記憶體柱
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
ST1:選擇電晶體
STP:終止層
WL0~WL7:字元線
Z:方向

Claims (9)

  1. 一種半導體記憶裝置，其包含：  複數個第1配線層，其等沿第1方向積層；  第1記憶體柱，其包含在上述複數個第1配線層之內部沿上述第1方向延伸之第1半導體層；  第2配線層，其配置於上述第1半導體層之上方；  第2半導體層，其包含配置於上述第1半導體層與上述第2配線層之間之第1部分、向上述第1半導體層之上方延伸之第2部分、及設置於上述第2部分之上之第3部分；  第1絕緣層，其配置於上述第1部分與上述第2配線層之間、及上述第2部分與上述第2配線層之間；及  第2絕緣層，其設置於上述第1絕緣層之上，且與上述第2部分之一部分相接。
  2. 如請求項1之半導體記憶裝置，其進而包含：  第2記憶體柱，其包含在上述複數個第1配線層之內部沿上述第1方向延伸之第3半導體層；及  第3配線層，其配置於上述第3半導體層之上方；且  上述第2半導體層進而包含配置於上述第3半導體層與上述第3配線層之間之第4部分、及向上述第3半導體層之上方延伸且與上述第3部分連接之第5部分。
  3. 如請求項2之半導體記憶裝置，其進而包含：  第3絕緣層，其配置於上述第4部分與上述第3配線層之間及上述第5部分與上述第3配線層之間；及  第4絕緣層，其設置於上述第3絕緣層之上，且與上述第5部分之一部分相接。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中  上述第2絕緣層之底面之一部分，與上述第2配線層之上表面之一部分相接。
  5. 如請求項2之半導體記憶裝置，其進而包含：  第1導電體，其設置於上述第2半導體層之第5部分之上。
  6. 如請求項5之半導體記憶裝置，其中  上述第1導電體之底面之一部分，與上述第2絕緣層之上表面相接。
  7. 如請求項1之半導體記憶裝置，其中  上述第1記憶體柱進而包含電荷蓄積層。
  8. 一種半導體記憶裝置之製造方法，其包括如下步驟：  形成包含沿第1方向延伸之第1半導體層之記憶體柱；  於上述記憶體柱上形成第1絕緣層；  對上述第1絕緣層進行加工，形成沿與上述第1方向交叉之第2方向延伸且使上述記憶體柱之上部露出之槽圖案；  形成連接於上述記憶體柱之第2半導體層；  於上述第2半導體層上形成第2絕緣層；  使上述第2半導體層之一部分氧化；  於上述槽圖案內形成配線層；及  形成設置於上述第2絕緣層之上，且與上述第2半導體層之一部分相接之第3絕緣層。
  9. 如請求項8之半導體記憶裝置之製造方法，其中  形成上述第3絕緣層之步驟係包含如下步驟：  將上述第2絕緣層之一部分去除；  使上述第3絕緣層沈積；及  對上述第3絕緣層進行加工。
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