TWI731551B - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI731551B
TWI731551B TW109101316A TW109101316A TWI731551B TW I731551 B TWI731551 B TW I731551B TW 109101316 A TW109101316 A TW 109101316A TW 109101316 A TW109101316 A TW 109101316A TW I731551 B TWI731551 B TW I731551B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor layer
memory
insulating layer
Prior art date
Application number
TW109101316A
Other languages
English (en)
Other versions
TW202101741A (zh
Inventor
中木寛
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202101741A publication Critical patent/TW202101741A/zh
Application granted granted Critical
Publication of TWI731551B publication Critical patent/TWI731551B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態提供一種可抑制晶片面積增加之半導體記憶裝置及其製造方法。  根據實施形態，半導體記憶裝置包含：複數個第1配線層24，其等在第1方向上積層；第1記憶體柱MP，其包含有於複數個第1配線層24之內部沿著第1方向延伸之第1半導體層29；第2配線層35，其配置於第1半導體層29之上端之上方；第2半導體層33，其具有配置於第1半導體層29與第2配線層35之間之第1部分33a、及於第1半導體層29之上方延伸之第2部分33b；以及第1絕緣層34，其配置於第1部分33a與第2配線層35之間、及第2部分33b與第2配線層35之間。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
作為半導體記憶裝置，已知有三維積層型NAND(Not And，反及)型快閃記憶體。
實施形態提供一種可抑制晶片面積增加之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包含：複數個第1配線層，其等在第1方向上積層；第1記憶體柱，其包含有於複數個第1配線層之內部沿著第1方向延伸之第1半導體層；第2配線層，其配置於第1半導體層之上端之上方；第2半導體層，其具有配置於第1半導體層與第2配線層之間之第1部分、及於第1半導體層之上方延伸之第2部分；以及第1絕緣層，其配置於第1部分與第2配線層之間、及第2部分與第2配線層之間。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21,23,25,32,34,36,41,43,45:絕緣層
22,24,35,39:配線層
26:阻擋絕緣膜
27:電荷儲存層
28:隧道絕緣膜
29,33:半導體層
30:核心層
31:罩蓋層
33a:半導體層
33b:半導體層
33c:半導體層
37,38:導電體
40:犧牲層
42:抗蝕劑
ADD:位址資訊
AG:空隙
ALE:位址鎖存賦能信號
BA:區塊位址
BL:位元線
BL0~BLm:位元線
BLK0~BLKn:區塊
CA:行位址
CMD:指令
CLE:指令鎖存賦能信號
CP1:接觸插塞
CP2:接觸插塞
CU:胞單元
DAT:資料
Icell:胞電流
I/O:輸入輸出信號
MC0~MC7:記憶胞電晶體
MP:記憶體柱
MP1~MP8:記憶體柱
NS:NAND串
PA:頁位址
RBn:就緒/忙碌信號
Ren:讀出賦能信號
SGD:選擇閘極線
SGD0~SGD7:選擇閘極線
SGD0_1~SGD0_6:選擇閘極線
SGS:選擇閘極線
SHE:狹縫
SL:源極線
SLT:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU0~SU7:串單元
SU0a:串單元
SU0b:串單元
SU1a:串單元
SU1b:串單元
SU2a:串單元
SU2b:串單元
SU3a:串單元
SU3b:串單元
TR:溝槽
WEn:寫入賦能信號
WL0~WL7:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。
圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。
圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。
圖5係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之選擇電晶體ST1之立體圖。
圖6~14係表示第1實施形態之半導體記憶裝置之製造步驟之一例的記憶體陣列之剖視圖。
圖15係表示第1實施形態之半導體記憶裝置中之選擇電晶體ST1之電流路徑之圖。
圖16~19係表示第2實施形態之半導體記憶裝置之製造步驟之一例的記憶體陣列之剖視圖。
圖20係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。
圖21係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。
圖22係第3實施形態之半導體記憶裝置所具備之記憶胞陣列中之選擇電晶體ST1之立體圖。
圖23~28係表示第3實施形態之半導體記憶裝置之製造步驟之一例的記憶體陣列之剖視圖。
圖29係第4實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。
圖30係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視 圖。
圖31係第5實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。
圖32係第5實施形態之半導體記憶裝置所具備之記憶胞陣列中之選擇電晶體ST1之立體圖。
圖33~41係表示第5實施形態之半導體記憶裝置之製造步驟之一例的記憶體陣列之剖視圖。
以下，參照圖式對實施形態進行說明。再者，於以下說明中，對具有大致相同功能及構成之構成要素，標註相同之符號，僅於必要時進行重複說明。又，以下所示之各實施形態例示用以使該實施形態之技術思想具體化之裝置或方法，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述情形。實施形態之技術思想可於申請專利範圍內添加各種變更。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞電晶體於半導體基板上三維積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成 1.1.1半導體記憶裝置之整體構成
首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示 半導體記憶裝置之基本之整體構成之方塊圖之一例。
如圖1所示，半導體記憶裝置1例如由外部之記憶體控制器2控制。半導體記憶裝置1例如包含記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞之集合，例如作為資料之刪除單位而使用。
又，記憶胞陣列10中設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文進行敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作及刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別被用於區塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保存在指令暫存器11中之指令CMD而控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作及刪除動作等。
驅動器模組14產生讀出動作、寫入動作及刪除動作等中所 使用之電壓。而且，驅動器模組14例如基於保存在位址暫存器12中之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於保存在位址暫存器12中之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15例如將施加至與所選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入之資料DAT，對各位元線施加電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓而判定記憶於記憶胞中之資料，並將判定結果作為讀出之資料DAT傳輸至記憶體控制器2。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，半導體記憶裝置1與記憶體控制器2之間之通信使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn及輸入輸出信號I/O。
輸入輸出信號I/O係例如長度8位元之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
指令鎖存賦能信號CLE係表示半導體記憶裝置1所接收到之輸入輸出信號I/O為指令CMD之信號。
位址鎖存賦能信號ALE係表示半導體記憶裝置1所接收到之信號I/O為位址資訊ADD之信號。
寫入賦能信號WEn係命令半導體記憶裝置1輸入輸入輸出信號I/O之信號。
讀出賦能信號REn係命令半導體記憶裝置1輸出輸入輸出信 號I/O之信號。
就緒/忙碌信號RBn係對記憶體控制器2通知半導體記憶裝置1為受理來自記憶體控制器2之命令之就緒狀態或不受理命令之忙碌狀態之信號。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉SDTM(Secure Digital，安全數位)卡之類之記憶卡或SSD(solid state drive，固態驅動器)等。
1.1.2記憶胞陣列之電路構成
其次，使用圖2對記憶胞陣列10之電路構成之一例進行說明。圖2之例係抽取記憶胞陣列10中所含之複數個區塊BLK中之1個區塊BLK而表示。
如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0~BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MC0~MC7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MC包含控制閘極及電荷儲存層，將資料非揮發地保存。選擇電晶體ST1及ST2分別被用於各種動作時之串單元SU之選擇。
再者，記憶胞電晶體MC可為於電荷儲存層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化物-氮化 物-氧化物-半導體)型，亦可為於電荷儲存層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。
各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MC0~MC7之一端。於同一區塊BLK中，串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇閘極線SGD0~SGD3連接於列解碼器模組15。
各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MC0~MC7之另一端。於同一區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。選擇閘極線SGS連接於列解碼器模組15。
位元線BL共通連接於位於各區塊BLK之串單元SU0~SU3中分別所含之1個NAND串NS。源極線SL例如於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MC之集合例如被稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MC之胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MC記憶之資料之位元數，具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS包含之記憶胞電晶體MC以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。各區塊BLK包含之串單元SU之個數可設計為任意個數。
1.1.3記憶胞陣列之平面構成
其次，使用圖3對記憶胞陣列10之平面構成之一例進行說明。圖3之例表示1個區塊BLK之俯視圖，為簡化說明而省略了絕緣層之一部分。
再者，於以下說明中，X方向與半導體基板大致平行且對應於字元線WL之延伸方向。Y方向與半導體基板大致平行且與X方向交叉，對應於位元線BL之延伸方向。Z方向與半導體基板大致垂直且對應於與X方向及Y方向交叉之方向。
如圖3所示，於X方向上延伸之字元線WL之朝向Y方向之2個側面分別設置有於X方向上延伸之狹縫SLT。於本實施形態中，在半導體基板之上方依序積層有選擇閘極線SGS及字元線WL0~WL7。而且，狹縫SLT例如以針對各區塊BLK將選擇閘極線SGS及字元線WL分離之方式設置。
例如，串單元SU0~SU3於Y方向排列配置，針對各串單元SU設置有複數個記憶體柱MP。
記憶體柱MP對應於NAND串NS。更具體而言，記憶體柱MP對應於NAND串NS內之記憶胞電晶體MC0~MC7及選擇電晶體ST2。記憶體柱MP貫通(通過)選擇閘極線SGS及字元線WL0~WL7，於Z方向上延伸。關於記憶體柱MP之構造之詳情將於下文中進行敍述。
例如，各串單元SU之複數個記憶體柱MP以朝向X方向成為4行錯位配置之方式排列。即，於1個區塊BLK中，以朝向X方向成為16行錯位配置之方式排列有複數個記憶體柱MP。更具體而言，例如，於串單元SU0中，記憶體柱MP1與記憶體柱MP2於Y方向上相鄰配置，記憶體柱 MP3與記憶體柱MP4於Y方向上相鄰配置。而且，記憶體柱MP3於Y方向上配置於記憶體柱MP1與記憶體柱MP2之間，於X方向上配置於與記憶體柱MP1及MP2不同之位置。記憶體柱MP2於Y方向上配置於記憶體柱MP3與記憶體柱MP4之間，於X方向上配置於與記憶體柱MP3及MP4不同之位置。
再者，記憶體柱MP之排列可任意設定。例如，記憶體柱MP之排列可為8行錯位配置，亦可為20行錯位配置。又，記憶體柱MP之排列亦可並非錯位配置。
於各記憶體柱MP上設置有選擇電晶體ST1。而且，各串單元SU之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD。
於圖3之例中，選擇閘極線SGD0包含有於X方向上延伸之選擇閘極線SGD0_1及選擇閘極線SGD0_2、以及連接選擇閘極線SGD0_1及選擇閘極線SGD0_2之一端之選擇閘極線SGD0_3。再者，選擇閘極線SGD0_3亦可設置於與選擇閘極線SGD0_1及選擇閘極線SGD0_2不同之層(layer)。於此情形時，例如，選擇閘極線SGD0_1及選擇閘極線SGD0_2經由接觸插塞連接於選擇閘極線SGD0_3。
例如，於串單元SU0中，於設置在記憶體柱MP1上之選擇電晶體ST1與設置在記憶體柱MP3上之選擇電晶體ST1之間設置有選擇閘極線SGD0_1。同樣地，於設置在記憶體柱MP2上之選擇電晶體ST1與設置在記憶體柱MP4上之選擇電晶體ST1之間設置有選擇閘極線SGD0_2。其他選擇閘極線SGD1~SGD3亦相同。
於選擇電晶體ST1上形成有接觸插塞CP1。於接觸插塞CP1上形成有接觸插塞CP2。接觸插塞CP2將於Y方向上延伸之複數條位元線 BL之任一條與接觸插塞CP1連接。即，串單元SU內之複數個記憶體柱MP經由選擇電晶體ST1以及接觸插塞CP1及CP2分別連接於不同之位元線BL。更具體而言，例如，記憶體柱MP1~MP4分別連接於不同之位元線BL。於1條位元線BL共通連接各串單元SU之1個記憶體柱MP。
1.1.4記憶胞陣列之剖面構成
其次，使用圖4對記憶胞陣列10之剖面構成之一例進行說明。圖4係沿著圖3之A1-A2線之剖視圖。
如圖4所示，於半導體基板20之上形成有絕緣層21。絕緣層21例如使用矽氧化膜(SiO2)。再者，於形成有絕緣層21之區域，即於半導體基板20與配線層22之間，亦可設置列解碼器模組15或感測放大器模組16等電路。
於絕緣層21上形成有於X方向上延伸且作為源極線SL發揮功能之配線層22。配線層22由導電材料構成，例如使用n型半導體、p型半導體或金屬材料。
於配線層22上形成有絕緣層23。絕緣層23例如使用SiO2。
於絕緣層23上，自下層起交替積層有作為選擇閘極線SGS及字元線WL0~WL7發揮功能之9層配線層24及9層絕緣層25。
配線層24由導電材料構成，例如使用n型半導體、p型半導體或金屬材料。以下，對使用氮化鈦(TiN)與鎢(W)之積層構造作為配線層24之情形進行說明。TiN具有於藉由CVD(chemical vapor deposition，化學氣相沈積)使W成膜時，作為用以防止W與SiO2反應之障壁層、或者用以提高W之密接性之密接層之功能。又，絕緣層25例如使用SiO2。
形成有貫通9層配線層24且底面到達配線層22之記憶體柱MP。記憶體柱MP包含阻擋絕緣膜26、電荷儲存層27、隧道絕緣膜28、半導體層29、核心層30及罩蓋層31。
更具體而言，以貫通複數個配線層24及複數個絕緣層25且底面到達配線層22之方式形成有與記憶體柱MP對應之孔。於孔之側面依序積層有阻擋絕緣膜26、電荷儲存層27及隧道絕緣膜28。而且，以側面與隧道絕緣膜28相接且底面與配線層22相接之方式形成有半導體層29。半導體層29係供形成選擇電晶體ST2及記憶胞電晶體MC之通道之區域。由此，半導體層29作為連接選擇電晶體ST2及記憶胞電晶體MC0~MC7之電流路徑之信號線發揮功能。於半導體層29內設置有核心層30。而且，於半導體層29及核心層30上形成有側面與隧道絕緣膜28相接之罩蓋層31。即，記憶體柱MP通過複數個配線層24之內部，且包含有於Z方向上延伸之半導體層29。
阻擋絕緣膜26、隧道絕緣膜28及核心層30例如使用SiO2。電荷儲存層27例如使用矽氮化膜(SiN)。半導體層29及罩蓋層31例如使用多晶矽。
由記憶體柱MP及分別作為字元線WL0~WL7發揮功能之8層配線層24分別構成記憶胞電晶體MC0~MC7。同樣地，由記憶體柱MP及作為選擇閘極線SGS發揮功能之配線層24構成選擇電晶體ST2。
於記憶體柱MP之上方，形成有於X方向上延伸之配線層35。配線層35作為選擇閘極線SGD發揮功能。例如，Y方向上之配線層35之中心位置與記憶體柱MP之中心位置不同。換言之，配線層35配置於Y方向上之半導體層29之上端之上方。又，於記憶體柱MP與配線層35之間 設置有半導體層33及絕緣層34。半導體層33係供形成選擇電晶體ST1之通道之區域。絕緣層34作為選擇電晶體ST1之閘極絕緣膜發揮功能。
更具體而言，於記憶體柱MP之上方，在絕緣層25之層間設置有於X方向及Y方向上延伸之絕緣層32。絕緣層32作為對下述溝槽TR(即槽圖案)進行加工時之蝕刻終止層發揮功能。再者，絕緣層32亦可省略。而且，形成溝槽TR，該溝槽TR貫通絕緣層25及32且底面達到記憶體柱MP，並於X方向上延伸。溝槽TR對應於配線層35。於記憶體柱MP上方之溝槽TR之側面及底面積層有半導體層33及絕緣層34。於除設置有半導體層33及絕緣層34之區域以外之溝槽TR之側面及底面、以及於Y方向上相鄰之2個溝槽TR之上表面之間之區域，形成有絕緣層36。於溝槽TR內形成有配線層35。配線層35於Z方向上之上表面之高度位置較溝槽TR之上表面低(接近半導體基板20)。即，Z方向上之配線層35之上表面之高度位置較半導體層33、絕緣層34及絕緣層36之上表面低。再者，設置於在Y方向上相鄰之2個溝槽TR之上表面之間之區域之絕緣層36亦可省略。
半導體層33具有朝大致Z方向及Y方向折彎之形狀(以下記為曲柄形狀)。更具體而言，半導體層33包含半導體層33a~33c。半導體層33a設置於罩蓋層31上。半導體層33a沿著配線層35之底面配置。即，半導體層33a於Y方向與Z方向交叉之YZ平面上沿著Y方向延伸。換言之，半導體層33a配置於半導體層29與配線層35之間。半導體層33b之底面與半導體層33a相接。半導體層33b沿著配線層35之朝向Y方向之側面配置。即，半導體層33b於YZ平面上沿著大致Z方向延伸。換言之，半導體層33b於半導體層29之上方延伸。大致Z方向表示溝槽TR(配線層35)之朝向Y方向之側面自記憶體柱MP上朝向上方之方向，取決於溝槽TR之加工形 狀。半導體層33c與半導體層33b之上表面相接，於YZ平面上，自與半導體層33b之連接位置朝向與半導體層33a為相反側之Y方向延伸。Z方向上之半導體層33c之底面之高度位置較配線層35之上表面之高度位置高。
即，半導體層33具有於Y方向上延伸之半導體層33a、於大致Z方向上延伸之半導體層33b及於Y方向上延伸之半導體層33c依序連接而成之曲柄形狀。再者，半導體層33c亦可省略。於此情形時，半導體層33具有由半導體層33a及半導體層33b形成之曲柄形狀。
絕緣層34設置於半導體層33與配線層35之間，與半導體層33同樣地具有朝大致Z方向及Y方向折彎之曲柄形狀。更具體而言，絕緣層34包含設置於半導體層33a上之第1部分、設置於半導體層33b上之第2部分、及設置於半導體層33c上之第3部分。即，絕緣層34具有於Y方向上延伸之第1部分、於大致Z方向上延伸之第2部分及於Y方向上延伸之第3部分依序連接而成之曲柄形狀。再者，絕緣層34之第3部分亦可省略。於此情形時，絕緣層34具有由第1部分及第2部分形成之曲柄形狀。
由半導體層33、絕緣層34及配線層35構成選擇電晶體ST1。選擇電晶體ST1之通道區域藉由沿著配線層35之側面及底面設置之曲柄形狀之半導體層33(半導體層33a及半導體層33b)，沿著曲柄形狀而形成。
絕緣層32使用可與絕緣層25獲得蝕刻選擇比之絕緣材料。以下，對使用SiN作為絕緣層32之情形進行說明。半導體層33例如使用多晶矽或非晶矽。再者，半導體層33c亦可使用導入有雜質之n型半導體或p型半導體，以使導電體37與選擇電晶體ST1之通道區域以低電阻連接。絕緣層34例如使用SiO2。再者，絕緣層34可為積層構造，亦可使用例如能 夠控制閾值之MONOS構造(更具體而言，絕緣層、電荷儲存層及絕緣層之積層構造)。配線層35由導電材料構成，例如使用n型半導體、p型半導體或金屬材料。以下，對使用TiN/W之積層構造作為配線層35之情形進行說明。絕緣層36例如使用SiO2。
於半導體層33(半導體層33c)上形成作為接觸插塞CP1發揮功能之導電體37。
於導電體37上形成作為接觸插塞CP2發揮功能之導電體38。
於導電體38上設置作為位元線BL發揮功能且於Y方向上延伸之配線層39。
導電體37及38以及配線層39由導電材料構成，例如使用金屬材料。
1.1.5選擇電晶體ST1及選擇閘極線SGD之配置
其次，使用圖5對選擇電晶體ST1及選擇閘極線SGD之配置之一例進行說明。圖5係表示記憶體柱MP之上部、選擇電晶體ST1、選擇閘極線SGD、接觸插塞CP1及CP2、以及位元線BL之配置之立體圖。再者，於圖5之例中，為簡化說明而省略了絕緣層及位元線BL之一部分。又，選擇電晶體ST1被簡化。
如圖5所示，例如，4個記憶體柱MP沿著X方向排列成2行錯位配置。以通過各記憶體柱MP之一部分區域之上方之方式設置有於X方向上延伸之配線層35。於各記憶體柱MP上分別配置有半導體層33。而且，於各半導體層33與配線層35之間分別配置有絕緣層34。於各半導體 層33上，導電體37及38於Z方向上積層設置，且分別連接於不同之配線層39。
1.2記憶胞陣列之製造方法
其次，使用圖6~圖14對記憶胞陣列10之製造方法之一例進行說明。圖6~圖14分別表示製造步驟中之記憶胞陣列10之平面及沿著B1-B2線之剖面(B1-B2剖面)。
以下，對作為配線層24之形成方法，使用在利用犧牲層形成相當於配線層24之構造之後，去除犧牲層並置換成導電材料(配線層24)之方法(以下記為「替換(replace)」)之情形進行說明。
如圖6所示，於半導體基板20上依序形成絕緣層21、配線層22及絕緣層23。其次，將對應於配線層24之9層犧牲層40及9層絕緣層25交替積層。犧牲層40使用可與絕緣層25獲得濕式蝕刻之選擇比之材料。以下，對犧牲層40使用SiN之情形進行說明。
其次，形成記憶體柱MP。更具體而言，首先，形成貫通9層絕緣層25、9層犧牲層40及絕緣層23且底面到達配線層22之孔。其次，於依序積層阻擋絕緣膜26、電荷儲存層27及隧道絕緣膜28之後，去除最上層之絕緣層25之上、及孔底面之阻擋絕緣膜26、電荷儲存層27及隧道絕緣膜28，於孔底面使配線層22露出。其次，形成半導體層29及核心層30並埋入孔內。其次，去除最上層之絕緣層25之上之半導體層29及核心層30。此時，孔上部之半導體層29及核心層30亦被去除。其次，以埋入孔上部之方式形成罩蓋層31。
如圖7所示，於形成絕緣層25之後，以覆蓋記憶體柱MP之 上表面之方式形成絕緣層32。此時，其後供形成狹縫SLT之區域之絕緣層32被去除。
其次，形成絕緣層25。
如圖8所示，形成底面到達記憶體柱MP之溝槽TR。此時，例如，亦可藉由將絕緣層32用作蝕刻終止層並以2階段對溝槽TR進行加工，而減少記憶體柱MP上表面之加工損傷。於溝槽TR之底部，露出呈2行錯位配置之各記憶體柱MP之上表面之一部分。
其次，依序積層半導體層33、絕緣層34及絕緣層41。絕緣層41例如作為絕緣層34之保護層發揮功能。絕緣層41例如使用可與絕緣層34獲得濕式蝕刻之選擇比之材料。以下，對絕緣層41使用SiN之情形進行說明。
如圖9所示，藉由光微影法，於記憶體柱MP之上方形成使用抗蝕劑42之支柱。藉由抗蝕劑42覆蓋位於記憶體柱MP上方之半導體層33、絕緣層34及絕緣層41。
其次，例如藉由CDE(chemical dry etching，化學乾式蝕刻)去除未被抗蝕劑42覆蓋之區域之絕緣層34及絕緣層41。
如圖10所示，於去除抗蝕劑42之後，使半導體層33氧化，形成絕緣層36。此時，表面由絕緣層34及絕緣層41覆蓋之區域之半導體層33未被氧化。再者，表面由絕緣層34及絕緣層41覆蓋之半導體層33之端部區域亦可被氧化。
其次，例如，藉由濕式蝕刻去除絕緣層41。
如圖11所示，形成配線層35。更具體而言，例如，依序形成TiN及W並埋入溝槽TR。其次，去除表面及溝槽TR上部之TiN及W，形 成配線層35。
其次，以覆蓋配線層35之方式形成絕緣層25。然後，例如，藉由CMP(chemical mechanical polishing，化學機械研磨)等使絕緣層25之表面平坦化。
如圖12所示，進行替換。更具體而言，首先，對底面達到絕緣層23之狹縫SLT進行加工。此時，例如，使絕緣層32不露出於狹縫SLT之側面。其次，藉由濕式蝕刻，自狹縫SLT側面去除犧牲層40而形成空隙AG。
如圖13所示，其次，依序形成TiN及W並埋入空隙內之後，去除形成於狹縫SLT內及最上層之絕緣層25之上之TiN及W，形成配線層24。其次，藉由絕緣層43埋入狹縫SLT。藉此，完成替換。
其次，形成底面與半導體層33相接之導電體37。
如圖14所示，於形成絕緣層25之後，形成導電體38及配線層39。
1.3本實施形態之效果
只要為本實施形態之構成，便可提供一種能夠抑制晶片面積增加之半導體記憶裝置。對本效果進行詳細敍述。
例如，於記憶體柱MP上與記憶體柱MP同樣地形成半導體層具有圓筒形狀之選擇電晶體ST1之情形時，必須與字元線WL同樣地以包圍圓筒形狀之選擇電晶體ST1之方式設置選擇閘極線SGD。選擇閘極線SGD與字元線WL不同，針對各串單元SU被分離。因此，必需選擇閘極線SGD之分離區域，從而有記憶胞陣列10之區域增加之情形。
相對於此，只要為本實施形態之構成，便能以通過記憶體柱MP之一部分區域之上方之方式形成選擇閘極線SGD。而且，於記憶體柱MP上，可形成沿著選擇閘極線SGD之側面及底面之選擇電晶體ST1。藉此，可省略選擇閘極線SGD之分離區域，從而可抑制晶片面積增加。
進而，只要為本實施形態之構成，便可沿著選擇閘極線SGD之側面及底面形成曲柄形狀之選擇電晶體ST1之半導體層33及絕緣層34(閘極絕緣膜)。藉此，於選擇電晶體ST1與記憶體柱MP之連接部，亦可沿著曲柄形狀形成通道區域。
使用圖15對通道區域進行說明。圖15表示記憶體柱MP之上部及選擇電晶體ST1之剖面。
如圖15所示，若選擇電晶體ST1被設為接通狀態，則沿著曲柄形狀之半導體層33，於對應於配線層35之底面及側面之區域形成通道區域。因此，可抑制半導體層33與記憶體柱MP(罩蓋層31)之連接區域之通道電阻之增加，且抑制流通於記憶體柱MP之通道區域之胞電流Icell之降低。由此，可抑制半導體記憶裝置之讀出性能之降低，從而可提高可靠性。
2.第2實施形態
其次，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之記憶胞陣列10之製造方法進行說明。以下，以與第1實施形態之不同點為中心進行說明。
2.1記憶胞陣列之製造方法
使用圖16~圖19對本實施形態之記憶胞陣列10之製造方法進行說明。圖16~圖19分別表示製造步驟中之記憶胞陣列10之平面及沿著B1-B2線之剖面(B1-B2剖面)。
如圖16所示，與第1實施形態之圖6~圖8同樣地，於依序積層半導體層33、絕緣層34及絕緣層41之後，例如，藉由RIE(reactive ion etching，反應性離子刻蝕)去除形成於最上層之絕緣層25之上及溝槽TR底部之半導體層33、絕緣層34及絕緣層41。此時，溝槽TR側面之半導體層33、絕緣層34及絕緣層41未被去除而殘留。
如圖17所示，使用抗蝕劑42形成線圖案，該線圖案於通過呈錯位配置之複數個記憶體柱MP之上方之方向上延伸。抗蝕劑42於記憶體柱MP之上方，覆蓋形成於溝槽TR側面之半導體層33、絕緣層34及絕緣層41。
其次，例如，藉由CDE去除未被抗蝕劑42覆蓋之區域之絕緣層34及絕緣層41。
如圖18所示，於去除抗蝕劑42之後，將半導體層33氧化，形成絕緣層36。此時，表面由絕緣層34及41覆蓋之區域之半導體層33未被氧化。再者，表面由絕緣層34及絕緣層41覆蓋之半導體層33之端部區域亦可被氧化。
其次，例如，藉由濕式蝕刻去除絕緣層41。
如圖19所示，與第1實施形態之圖11同樣地，於形成配線層35之後，形成絕緣層25。以後之步驟與第1實施形態之圖12~圖14相同。
2.2本實施形態之效果
只要為本實施形態之構成，便可獲得與第1實施形態相同之效果。
3.第3實施形態
其次，對第3實施形態進行說明。於第3實施形態中，對與第1及第2實施形態不同之選擇電晶體ST1之構成進行說明。以下，以與第1及第2實施形態之不同點為中心進行說明。
3.1記憶胞陣列之平面構成
首先，使用圖20對本實施形態之記憶胞陣列10之平面構成進行說明。圖20之例表示1個區塊BLK之俯視圖。於本實施形態中，對1個區塊BLK中包含8個串單元SU0~SU7之情形進行說明。再者，為簡化說明而省略了絕緣層之一部分。
如圖20所示，例如，串單元SU0~SU7於Y方向排列配置，針對各串單元SU設置複數個記憶體柱MP。
例如，各串單元SU之複數個記憶體柱MP以朝向X方向成為2行錯位配置之方式排列。即，1個區塊BLK中，以朝向X方向成為16行錯位配置之方式排列複數個記憶體柱MP。
更具體而言，例如，串單元SU1之記憶體柱MP5與串單元SU2之記憶體柱MP6於Y方向上相鄰配置。串單元SU2之記憶體柱MP7與串單元SU3之記憶體柱MP8於Y方向上相鄰配置。串單元SU1之記憶體柱MP9與串單元SU2之記憶體柱MP10於Y方向上相鄰配置。記憶體柱MP5與記憶體柱MP9沿著X方向配置，記憶體柱MP6與記憶體柱MP10沿著X方向配置。於X方向上，記憶體柱MP7及MP8配置於記憶體柱MP5(及MP6) 與記憶體柱MP9(及MP10)之間。於Y方向上，記憶體柱MP7配置於記憶體柱MP5(及MP9)與記憶體柱MP6(及MP10)之間。又，於Y方向中，記憶體柱MP6及MP10配置於記憶體柱MP7與記憶體柱MP8之間。再者，記憶體柱MP之排列可任意設定。
於各記憶體柱MP上設置有選擇電晶體ST1。而且，各串單元SU之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD。更具體而言，例如，於串單元SU2中，於設置在記憶體柱MP7之上之選擇電晶體ST1與設置在記憶體柱MP6(及MP10)之上之選擇電晶體ST1之間設置有於X方向上延伸之選擇閘極線SGD2。
於以下說明中，例如，於與半導體基板大致平行之XY平面，將連結記憶體柱MP5之中心與記憶體柱MP7之中心之方向記為A方向，將連結記憶體柱MP10之中心與記憶體柱MP8之中心之方向記為B方向。即，A方向對應於與半導體基板大致平行且與X方向及Y方向不同之方向。B方向對應於與半導體基板大致平行且與A方向交叉之方向。
於本實施形態中，相鄰之2個串單元SU中，於A方向或B方向上相鄰之2個記憶體柱MP之選擇電晶體ST1經由接觸插塞CP1及CP2共通連接於1條位元線BL。換言之，設置於2個選擇閘極線SGD之間且於A方向或B方向上相鄰之2個選擇電晶體ST1共通連接於1個接觸插塞CP1。
更具體而言，例如，串單元SU1之記憶體柱MP5之半導體層33與於A方向上相鄰之串單元SU2之記憶體柱MP7之半導體層33連接於1個接觸插塞CP1。同樣地，例如，串單元SU2之記憶體柱MP10之半導體層33與於B方向上相鄰之串單元SU3之記憶體柱MP8之半導體層33連接於1個接觸插塞CP1。
於接觸插塞CP1上設置有接觸插塞CP2。接觸插塞CP2將於Y方向上延伸之複數條位元線BL之任一條與接觸插塞CP1連接。
3.2記憶胞陣列之剖面構成
其次，使用圖21對記憶胞陣列10之剖面構成之一例進行說明。圖21係沿著圖20之C1-C2線之剖視圖。
如圖21所示，於記憶體柱MP之上方，形成有於X方向上延伸之配線層35。於記憶體柱MP與配線層35之間、以及相鄰之2個溝槽TR之上表面之間之區域之一部分，設置有具有曲柄形狀之半導體層33及絕緣層34。
更具體而言，半導體層33包含半導體層33a~33c。於各記憶體柱MP上，分別配置有半導體層33a及半導體層33b。而且，以與2個半導體層33b之上表面相接之方式配置有於A方向(或B方向)上延伸之半導體層33c。即，相鄰之2個選擇電晶體ST1由1個半導體層33連接。
而且，於設置在2個溝槽TR之間之半導體層33(半導體層33c)上形成有導電體37。
3.3選擇電晶體ST1及選擇閘極線SGD之配置
其次，使用圖22對選擇電晶體ST1及選擇閘極線SGD之配置之一例進行說明。圖22係表示記憶體柱MP之上部、選擇電晶體ST1、選擇閘極線SGD、接觸插塞CP1及CP2、以及位元線BL之配置之立體圖。再者，於圖22之例中，為簡化說明而省略了絕緣層之一部分。又，選擇電晶體ST1被簡化。
如圖22所示，例如，2個記憶體柱MP5及MP7於X方向上呈錯位配置排列。以通過記憶體柱MP5之一部分區域之上方之方式，設置有於X方向上延伸之配線層35(選擇閘極線SGD1)。同樣地，以通過記憶體柱MP7之一部分區域之上方之方式，設置有於X方向上延伸之配線層35(選擇閘極線SGD2)。於記憶體柱MP5與記憶體柱MP7之間未設置配線層35。於記憶體柱MP5及MP7之上、以及記憶體柱MP5與記憶體柱MP7之間設置有半導體層33及絕緣層34。半導體層33經由導電體37及38連接於配線層39。再者，於圖22之例中，為顯示半導體層33與導電體37之連接而省略了設置於記憶體柱MP5與記憶體柱MP7之間之絕緣層34。
3.4記憶胞陣列之製造方法
使用圖23~圖28對本實施形態之記憶胞陣列10之製造方法進行說明。圖23~圖28分別表示製造步驟中之記憶胞陣列10之平面及沿著B1-B2線之剖面(B1-B2剖面)。
如圖23所示，與第1實施形態之圖6~圖8同樣地，於依序積層半導體層33、絕緣層34及絕緣層41之後，於2個溝槽TR之間，形成覆蓋相鄰之2個記憶體柱MP之上方之遮罩圖案。
如圖24所示，例如，藉由CDE去除未由抗蝕劑42覆蓋之區域之絕緣層34及絕緣層41。
如圖25所示，於去除抗蝕劑42之後，將半導體層33氧化，形成絕緣層36。此時，表面由絕緣層34及41覆蓋之區域之半導體層33未被氧化。再者，表面由絕緣層34及絕緣層41覆蓋之半導體層33之端部區域亦可被氧化。
其次，例如，藉由濕式蝕刻去除絕緣層41。
如圖26所示，與第1實施形態之圖11同樣地，於形成配線層35之後，形成絕緣層25。
如圖27所示，於對狹縫SLT進行加工之後，藉由濕式蝕刻，自狹縫SLT側面去除犧牲層40而形成空隙AG。
如圖28所示，其次，形成TiN及W並埋入空隙內之後，去除形成於狹縫SLT內及最上層之絕緣層25上之TiN及W，形成配線層24。其次，由絕緣層43埋入狹縫SLT。
其次，形成底面與半導體層33相接之導電體37。
其次，於形成絕緣層25之後，形成導電體38及配線層39。
3.5本實施形態之效果
只要為本實施形態之構成，即可獲得與第1實施形態相同之效果。
進而，只要為本實施形態之構成，則由於相鄰之2個記憶體柱MP共通連接於1個接觸插塞CP1，因此，可減少位元線BL之條數，擴大位元線BL之配線間隔。因此，可擴大位元線BL之配線寬度，抑制配線電阻之增加。進而，可減少伴隨微細化之位元線BL之形成不良之可能性，從而可提高半導體記憶裝置之可靠性。
4.第4實施形態
其次，對第4實施形態進行說明。於第4實施形態中，對與第3實施形態不同之記憶胞陣列10之佈局進行說明。以下，以與第3實施形態之不同點為中心進行說明。
4.1記憶胞陣列之平面構成
首先，使用圖29對本實施形態之記憶胞陣列10之平面構成進行說明。圖29之例表示1個區塊BLK之俯視圖。於本實施形態中，對1個區塊BLK中包含4個串單元SU0~SU3之情形進行說明。再者，為簡化說明而省略了絕緣層之一部分。
如圖29所示，例如，1個串單元SU被分割成2個區域而設置。而且，2個串單元SU之被分割之各區域於Y方向上交替配置。
更具體而言，例如，串單元SU0包含串單元SU0a及SU0b。串單元SU1包含串單元SU1a及SU1b。串單元SU2包含串單元SU2a及SU2b。串單元SU3包含串單元SU3a及SU3b。例如，沿著Y方向依序配置串單元SU0a、串單元SU1a、串單元SU0b及串單元SU1b。同樣地，沿著Y方向依序配置串單元SU2a、串單元SU3a、串單元SU2b及串單元SU3b。
例如，各串單元SU(SU0a、SU0b、SU1a、SU1b、SU2a、SU2b、SU3a及SU3b)之複數個記憶體柱MP以朝向X方向成為2行錯位配置之方式排列。即，於1個區塊BLK中，以朝向X方向成為16行錯位配置之方式排列複數個記憶體柱MP。再者，記憶體柱MP之排列可任意設定。
於各記憶體柱MP上設置有選擇電晶體ST1。而且，各串單元SU之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD。
於圖29之例中，選擇閘極線SGD0包含有於X方向上延伸之選擇閘極線SGD0_1及選擇閘極線SGD0_2、以及連接選擇閘極線SGD0_1及選擇閘極線SGD0_2之一端之選擇閘極線SGD0_3。例如，選擇閘極線 SGD0_1對應於串單元SU0a之複數個選擇電晶體ST1，配置於呈2行錯位配置排列之複數個選擇電晶體ST1之間。又，例如，選擇閘極線SGD0_2對應於串單元SU0b之複數個選擇電晶體ST1，配置於呈2行錯位配置排列之複數個選擇電晶體ST1之間。其他串單元SU亦相同。
於本實施形態中，與第3實施形態同樣地，於相鄰之2個串單元SU中，於A方向或B方向上相鄰之2個記憶體柱MP之選擇電晶體ST1共通連接於1個接觸插塞CP1。即，1個串單元SU(例如串單元SU0)內之複數個記憶體柱MP分別連接於不同之接觸插塞CP1。
於接觸插塞CP1上設置有接觸插塞CP2。各接觸插塞CP2將於Y方向上延伸之複數條位元線BL之任一條與接觸插塞CP1連接。即，1個串單元SU內之複數個記憶體柱MP經由接觸插塞CP1及CP2分別連接於不同之位元線。
4.2本實施形態之效果
只要為本實施形態之構成，便可獲得與第1實施形態相同之效果。
進而，只要為本實施形態之構成，則由於在1個接觸插塞CP1連接2條位元線BL，因此，可抑制位元線BL之配線電阻之增加。
5.第5實施形態
其次，對第5實施形態進行說明。於第5實施形態中，對在1個記憶體柱MP上形成2個選擇電晶體ST1之情形進行說明。以下，以與第1至第4實施形態之不同點為中心進行說明。
5.1記憶胞陣列之平面構成
首先，使用圖30對本實施形態之記憶胞陣列10之平面構成進行說明。圖30之例表示1個區塊BLK之俯視圖，為簡化說明而省略了絕緣層之一部分。
如圖30所示，例如，串單元SU0~SU3於Y方向排列配置，於各串單元SU設置複數個記憶體柱MP。
例如，各串單元SU之複數個記憶體柱MP以朝向X方向成為4行錯位配置之方式排列。即，於1個區塊BLK中，以朝向X方向成為16行錯位配置之方式排列複數個記憶體柱MP。更具體而言，例如，於串單元SU0中，記憶體柱MP1與記憶體柱MP2於Y方向上相鄰配置，記憶體柱MP3與記憶體柱MP4於Y方向上相鄰配置。而且，記憶體柱MP3於Y方向上配置於記憶體柱MP1與記憶體柱MP2之間，於X方向上配置於與記憶體柱MP1及MP2不同之位置。記憶體柱MP2於Y方向上配置於記憶體柱MP3與記憶體柱MP4之間，於X方向上配置於與記憶體柱MP3及MP4不同之位置。再者，記憶體柱MP之排列可任意設定。
於各記憶體柱MP上設置有2個選擇電晶體ST1。而且，各串單元SU之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD。
於圖30之例中，選擇閘極線SGD0包含有於X方向上延伸之選擇閘極線SGD0_1~SGD0_5、及連接選擇閘極線SGD0_1~SGD0_5之一端之選擇閘極線SGD0_6。例如，於串單元SU0中，於選擇閘極線SGD0_1與選擇閘極線SGD0_2之間設置有記憶體柱MP1之2個選擇電晶體ST1。於選擇閘極線SGD0_2與選擇閘極線SGD0_3之間設置有記憶體柱MP3之2個選擇電晶體ST1。於選擇閘極線SGD0_3與選擇閘極線SGD0_4 之間設置有記憶體柱MP2之2個選擇電晶體ST1。於選擇閘極線SGD0_4與選擇閘極線SGD0_5之間設置有記憶體柱MP4之2個選擇電晶體ST1。其他串單元SU亦相同。
於2條選擇閘極線SGD之間，設置有於X方向上延伸之狹縫SHE。狹縫SHE針對各串單元SU將選擇閘極線SGD分離。
於設置於1個記憶體柱MP上之2個選擇電晶體ST1上，形成有1個接觸插塞CP1。即，2個選擇電晶體ST1共通連接於1個接觸插塞CP1。於接觸插塞CP1上形成有接觸插塞CP2。接觸插塞CP2將於Y方向上延伸之複數條位元線BL之任一條與接觸插塞CP1連接。即，設置於1個記憶體柱MP上之2個選擇電晶體ST1經由接觸插塞CP1及CP2並聯連接於1條位元線BL。例如，記憶體柱MP1~MP4分別連接於不同之位元線BL。於1條位元線BL共通連接各串單元SU之1個記憶體柱MP。
5.2記憶胞陣列之剖面構成
其次，使用圖31對記憶胞陣列10之剖面構成之一例進行說明。圖31係沿著圖30之D1-D2線之剖視圖。
如圖31所示，於記憶體柱MP之上方形成有於X方向上延伸之2個配線層35。例如，Y方向上之配線層35之中心位置與記憶體柱MP之中心位置不同。於Y方向上，記憶體柱MP之中心位置於2個配線層35之間。換言之，於Y方向上之半導體層29之2個上端之上方分別形成配線層35。
於記憶體柱MP與配線層35之間設置有半導體層33及絕緣層34。更具體而言，於記憶體柱MP上方之溝槽TR之側面及底面積層有半導 體層33及絕緣層34。於除設置有半導體層33及絕緣層34之區域以外之溝槽TR之側面及底面、以及於Y方向上相鄰之2個溝槽TR之上表面之間之區域，形成有絕緣層36。
半導體層33及絕緣層34與第1實施形態同樣地具有沿著配線層35之底面及側面之曲柄形狀。由1個半導體層33、1個絕緣層34及1個配線層35構成1個選擇電晶體ST1。因此，於1個記憶體柱MP上設置2個選擇電晶體ST1。
於記憶體柱MP上，於2個半導體層33之上形成1個導電體37。即，2個選擇電晶體ST1並聯連接。
於2個串單元SU之間，以將配線層35於Y方向上分離成2個之方式設置有作為狹縫SHE發揮功能之絕緣層45。Z方向上之狹縫SHE之底部之高度位置較配線層35之底部低，且較作為字元線WL7發揮功能之最上層之配線層24之上表面之高度位置高。絕緣層45例如使用SiO2。
5.3選擇電晶體ST1及選擇閘極線SGD之配置
其次，使用圖32對本實施形態之選擇電晶體ST1及選擇閘極線SGD之配置進行說明。圖32係表示記憶體柱MP之上部、選擇電晶體ST1、選擇閘極線SGD、接觸插塞CP1及CP2、以及位元線BL之配置之立體圖。再者，於圖32之例中，為簡化說明而省略了絕緣層之一部分。又，選擇電晶體ST1被簡化。
如圖32所示，以通過記憶體柱MP之一部分區域之上方之方式，分別設置有於X方向上延伸之2個配線層35。於記憶體柱MP上，分別設置有與2個配線層35分別相接之2個絕緣層34、及與2個絕緣層34分別相 接之2個半導體層33。又，於2個半導體層33之上，設置有底面與2個半導體層33相接之導電體37。於導電體37上設置有導電體38。進而，於導電體38上設置有配線層39。
5.4記憶胞陣列之製造方法
使用圖33~圖41對本實施形態之記憶胞陣列10之製造方法進行說明。圖33~圖41分別表示製造步驟中之記憶胞陣列10之平面及沿著B1-B2線之剖面(B1-B2剖面)。
如圖33所示，與第1實施形態之圖6~圖8同樣地形成記憶體柱MP及溝槽TR。於溝槽TR之底部，露出呈2行錯位配置之各記憶體柱MP之上表面之一部分。
如圖34所示，依序積層半導體層33、絕緣層34及絕緣層41。
如圖35所示，例如，藉由RIE去除形成於最上層之絕緣層25之上及溝槽TR底部之半導體層33、絕緣層34及絕緣層41。此時，溝槽TR側面之半導體層33、絕緣層34及絕緣層41未被去除而殘留。
如圖36所示，與第2實施形態之圖17同樣地形成使用抗蝕劑42之線圖案。此時，抗蝕劑42於記憶體柱MP之上方覆蓋形成於溝槽TR側面之半導體層33、絕緣層34及絕緣層41。
如圖37所示，例如，藉由CDE去除未被抗蝕劑42覆蓋之區域之絕緣層34及絕緣層41。
如圖38所示，於去除抗蝕劑42之後，將半導體層33氧化，形成絕緣層36。此時，於表面由絕緣層34及41覆蓋之區域，半導體層33 未被氧化。再者，表面由絕緣層34及絕緣層41覆蓋之半導體層33之端部區域亦可被氧化。
其次，例如，藉由濕式蝕刻去除絕緣層41。
如圖39所示，與第1實施形態之圖11同樣地，於形成配線層35之後，形成絕緣層25。
如圖40所示，對狹縫SHE進行加工，藉由絕緣層45埋入狹縫SHE。
如圖41所示，與第1實施形態之圖12及圖13同樣地，於藉由替換形成配線層24之後，形成底面與半導體層33相接之導電體37。
其次，於形成絕緣層25之後，形成導電體38及配線層39。
5.5本實施形態之效果
只要為本實施形態之構成，便可獲得與第1實施形態相同之效果。
進而，只要為本實施形態之構成，便可於1個記憶體柱MP上設置2個選擇電晶體ST1。進而，可將2個選擇電晶體ST1並聯連接。藉此，可抑制選擇電晶體ST1之通道電阻之增加，從而可降低流通於記憶體柱MP之通道區域之胞電流Icell之降低。由此，可抑制半導體記憶裝置之讀出性能之降低，從而可提高可靠性。
6.變化例等
上述實施形態之半導體記憶裝置包含：複數個第1配線層(WL)，其等在第1方向(Z方向)上積層；第1記憶體柱(MP)，其包含有於複數個第1配線層之內部沿著第1方向延伸之第1半導體層(29)；第2配線層(35)，其 配置於第1半導體層之上端之上方；第2半導體層(33)，其具有配置於第1半導體層與第2配線層之間之第1部分(33a)及於第1半導體層之上方延伸之第2部分(33b)；以及第1絕緣層(34)，其配置於第1部分與第2配線層之間及第2部分與第2配線層之間。
藉由應用上述實施形態，可提供一種能夠抑制晶片面積增加之半導體記憶裝置。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
又，上述實施形態中所謂之「連接」亦包含中間介存有例如電晶體或電阻等其他構件而間接連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，並且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2019-113443號(申請日：2019年6月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
20:半導體基板
21,23,25,32,34,36:絕緣層
22,24,35,39:配線層
26:阻擋絕緣膜
27:電荷儲存層
28:隧道絕緣膜
29,33:半導體層
30:核心層
31:罩蓋層
33a:半導體層
33b:半導體層
33c:半導體層
37,38:導電體
BL:位元線
CP1:接觸插塞
CP2:接觸插塞
MC0~MC7:記憶胞電晶體
MP:記憶體柱
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
TR:溝槽
WL0~WL7:字元線

Claims (9)

  1. 一種半導體記憶裝置，其具備：  複數個第1配線層，其等在第1方向上積層；  第1記憶體柱，其包含有於上述複數個第1配線層之內部沿著上述第1方向延伸之第1半導體層；  第2配線層，其配置於上述第1半導體層之上端之上方；  第2半導體層，其具有配置於上述第1半導體層與上述第2配線層之間之第1部分、及於上述第1半導體層之上方延伸之第2部分；以及  第1絕緣層，其配置於上述第1部分與上述第2配線層之間、以及上述第2部分與上述第2配線層之間。
  2. 如請求項1之半導體記憶裝置，其中  上述第2半導體層及上述第1絕緣層具有曲柄形狀。
  3. 如請求項1或2之半導體記憶裝置，其進而具備列解碼器模組，  該列解碼器模組連接有上述複數個第1配線層及上述第2配線層。
  4. 如請求項1或2之半導體記憶裝置，其中  上述第1記憶體柱包含電荷儲存層。
  5. 如請求項1或2之半導體記憶裝置，其進而具備：  第2記憶體柱，其包含有於上述複數個第1配線層之內部沿著上述第1方向延伸之第3半導體層；  第3配線層，其配置於上述第3半導體層之上端之上方；  第4半導體層，其具有配置於上述第3半導體層與上述第3配線層之間之第3部分、及於上述第3半導體層之上方延伸之第4部分；以及  第2絕緣層，其配置於上述第3部分與上述第3配線層之間、以及上述第4部分與上述第3配線層之間。
  6. 如請求項5之半導體記憶裝置，其進而具備第1導電體，  該第1導電體連接於上述第2半導體層及上述第4半導體層。
  7. 如請求項1或2之半導體記憶裝置，其進而具備：  第4配線層，其與上述第2配線層相鄰配置，且配置於上述第1半導體層之上端之上方；  第5半導體層，其具有配置於上述第1半導體層與上述第4配線層之間之第5部分、及於上述第1半導體層之上方延伸之第6部分；  第3絕緣層，其配置於上述第5部分與上述第4配線層之間、以及上述第6部分與上述第4配線層之間；以及  第2導電體，其連接於上述第2半導體層及上述第5半導體層。
  8. 一種半導體記憶裝置之製造方法，其具備如下步驟：  形成記憶體柱，該記憶體柱包含有於第1方向上延伸之第1半導體層；  於上述記憶體柱上形成第1絕緣層；  對上述第1絕緣層進行加工，形成在與上述第1方向交叉之第2方向上延伸且上述記憶體柱之上部露出之槽圖案；  於露出之上述第1半導體層上形成第2半導體層；  於上述第2半導體層上形成第2絕緣層；  去除上述第2絕緣層之一部分，將上述第2半導體層氧化；及  於上述槽圖案內形成配線層。
  9. 如請求項8之半導體記憶裝置之製造方法，其中  上述第2半導體層具有配置於上述第1半導體層與上述配線層之間之第1部分、及於上述第1半導體層之上方延伸之第2部分，  上述第2絕緣層配置於上述第1部分與上述配線層之間、以及上述第2部分與上述配線層之間。
TW109101316A 2019-06-19 2020-01-15 半導體記憶裝置及其製造方法 TWI731551B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-113443 2019-06-19
JP2019113443A JP2020205387A (ja) 2019-06-19 2019-06-19 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW202101741A TW202101741A (zh) 2021-01-01
TWI731551B true TWI731551B (zh) 2021-06-21

Family

ID=73798752

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109101316A TWI731551B (zh) 2019-06-19 2020-01-15 半導體記憶裝置及其製造方法

Country Status (4)

Country Link
US (1) US11322514B2 (zh)
JP (1) JP2020205387A (zh)
CN (1) CN112117278B (zh)
TW (1) TWI731551B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022047770A (ja) 2020-09-14 2022-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022170342A (ja) 2021-04-28 2022-11-10 キオクシア株式会社 半導体記憶装置
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods
JP2023039339A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体記憶装置、及び、半導体記憶装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201715705A (zh) * 2015-10-28 2017-05-01 旺宏電子股份有限公司 記憶體元件及其製作方法
US20170330895A1 (en) * 2007-12-11 2017-11-16 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US10020311B1 (en) * 2017-08-02 2018-07-10 Ap Memory Technology Corporation Semiconductor memory device provided with DRAM cell including two transistors and common capacitor
TW201836070A (zh) * 2017-03-17 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US20180308549A1 (en) * 2012-06-27 2018-10-25 Toshiba Memory Corporation Semiconductor storage device
TW201843817A (zh) * 2017-03-14 2018-12-16 日商東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2013201270A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2016054271A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
JP2016054272A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US20160268296A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2020145218A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2020155624A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170330895A1 (en) * 2007-12-11 2017-11-16 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20180308549A1 (en) * 2012-06-27 2018-10-25 Toshiba Memory Corporation Semiconductor storage device
TW201715705A (zh) * 2015-10-28 2017-05-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TW201843817A (zh) * 2017-03-14 2018-12-16 日商東芝記憶體股份有限公司 半導體記憶裝置
TW201836070A (zh) * 2017-03-17 2018-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US10020311B1 (en) * 2017-08-02 2018-07-10 Ap Memory Technology Corporation Semiconductor memory device provided with DRAM cell including two transistors and common capacitor

Also Published As

Publication number Publication date
CN112117278B (zh) 2024-02-02
TW202101741A (zh) 2021-01-01
US20200402999A1 (en) 2020-12-24
US11322514B2 (en) 2022-05-03
JP2020205387A (ja) 2020-12-24
CN112117278A (zh) 2020-12-22

Similar Documents

Publication Publication Date Title
TWI731551B (zh) 半導體記憶裝置及其製造方法
CN102623456B (zh) 具有参考特征的垂直非易失性存储装置
US20190237472A1 (en) Semiconductor memory device of three-dimensional structure
TWI713994B (zh) 半導體記憶體
TW201946255A (zh) 半導體記憶裝置
JP4504403B2 (ja) 半導体記憶装置
CN110767657A (zh) 半导体装置及半导体装置的制造方法
US11087844B2 (en) Non-volatile memory device
TWI691050B (zh) 半導體記憶裝置
TWI714211B (zh) 半導體記憶裝置
TWI792309B (zh) 半導體記憶裝置及其製造方法
TWI776492B (zh) 半導體記憶裝置以及半導體記憶裝置的製造方法
US20220262807A1 (en) Semiconductor storage device and method for manufacturing the same
TWI812333B (zh) 半導體記憶體裝置
US20230066475A1 (en) Semiconductor storage device and manufacturing method thereof
US20210091002A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
TWI821718B (zh) 半導體記憶裝置
TWI796928B (zh) 半導體記憶裝置
US20230262983A1 (en) Semiconductor memory device
TWI723485B (zh) 半導體記憶裝置
US20220310509A1 (en) Semiconductor storage device and method for manufacturing the same
TW202412275A (zh) 記憶體裝置
CN116209270A (zh) 非易失性存储器装置和存储装置