JP2022170342A - 半導体記憶装置 - Google Patents

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Abstract

【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１選択トランジスタＳＴ１及び第１メモリセルＭＣ７を含む第１メモリストリングＮＳを有する第１ストリングユニットＳＵ０と、第２選択トランジスタＳＴ１及び第２メモリセルＭＣ７を含む第２メモリストリングＮＳを有する第２ストリングユニットＳＵ２と、第１選択ゲート線ＳＧＤ０と、第２選択ゲート線ＳＧＤ２と、第１ビット線ＢＬ０と、第２ビット線ＢＬ１と、第１メモリセル及び第２メモリセルに接続された第１ワード線ＷＬ７と、を含む。第一読み出し動作において、第１選択ゲート線及び第２選択ゲート線の両方が選択される。第二読み出し動作において、第１選択ゲート線が選択され、第２選択ゲート線が選択されない。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、三次元積層型ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７－１１８４７号明細書
本発明の一実施形態では、処理能力を向上した半導体記憶装置を提供できる。
実施形態に係る半導体記憶装置は、第１選択トランジスタ及び第１選択トランジスタに接続された第１メモリセルを含む第１メモリストリングを有する第１ストリングユニットと、第２選択トランジスタ及び第２選択トランジスタに接続された第２メモリセルを含む第２メモリストリングを有する第２ストリングユニットと、第１選択トランジスタに接続された第１選択ゲート線と、第２選択トランジスタに接続され、第１選択ゲート線と異なる第２選択ゲート線と、第１ストリングユニットに接続され、第２ストリングユニットに接続されていない第１ビット線と、第２ストリングユニットに接続され、第１ストリングユニットに接続されていない第２ビット線と、第１メモリセル及び第２メモリセルに接続された第１ワード線と、を含む。第一読み出し動作において、第１選択ゲート線及び第２選択ゲート線の１つまたは両方が選択される。第二読み出し動作において、第１選択ゲート線が選択され、第２選択ゲート線が選択されない。
第１実施形態に係る半導体記憶装置を示すブロック図である。 第１実施形態に係るメモリセルアレイの回路図である。 第１実施形態に係るメモリセルアレイにおけるストリングユニットとビット線との接続を示すテーブルである。 第１実施形態に係るメモリセルアレイの平面図である。 図４のＡ１－Ａ２線に沿ったメモリセルアレイの断面図である。 第１実施形態に係るメモリセルアレイの斜視図である。 第１実施形態に係るセンスアンプのブロック図である。 第１実施形態に係るセンスアンプユニットの回路図である。 第１実施形態に係るメモリセルトランジスタの閾値分布図である。 第１実施形態に係る１ＳＧＤ選択動作及び２ＳＧＤ選択動作における選択ゲート線及びビット線の選択を示すテーブルである。 第１実施形態における２ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第１実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第１実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第１実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第１実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第２実施形態に係るメモリセルアレイの回路図である。 第２実施形態に係るメモリセルアレイにおけるストリングユニットとビット線との接続を示すテーブルである。 第２実施形態に係るメモリセルアレイの平面図である。 第２実施形態に係る１ＳＧＤ選択動作及び２ＳＧＤ選択動作における選択ゲート線及びビット線の選択を示すテーブルである。 第３実施形態に係るＮＡＮＤストリングの回路図である。 第３実施形態に係るメモリセルアレイの回路図である。 第３実施形態に係るメモリセルアレイにおけるストリングユニットとビット線との接続を示すテーブルである。 第３実施形態に係るメモリセルアレイにおける選択ゲート線ＳＧＤの平面図である。 第３実施形態に係るメモリセルアレイにおけるワード線の平面図である。 図２１のＢ１－Ｂ２線に沿ったメモリセルアレイの断面図である。 第３実施形態に係る１ＳＧＤ選択動作及び２ＳＧＤ選択動作における選択ゲート線及びビット線の選択を示すテーブルである。 第３実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第３実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第３実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。 第３実施形態における１ＳＧＤ選択読み出し動作時の各配線の電圧を示すタイミングチャートである。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置の全体構成の一例について説明する。図１は、半導体記憶装置の全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図１に示すように、半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリ内では、不揮発性のメモリセルトランジスタが半導体基板上に三次元に配置されている。
半導体記憶装置１は、外部に設けられたコントローラ（不図示）と接続される。半導体記憶装置１は、コントローラからの命令に基づいて動作する。半導体記憶装置１は、コントローラと、信号ＤＱ並びにクロック信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。クロック信号ＤＱＳ及びＤＱＳｎは、データＤＡＴの入出力の際に用いられるクロック信号である。クロック信号ＤＱＳｎは、クロック信号ＤＱＳの反転信号である。半導体記憶装置１は、コントローラから各種制御信号を受信する。また、半導体記憶装置１は、コントローラにレディ／ビジー信号ＲＢｎを送信する。レディ／ビジー信号ＲＢｎは、半導体記憶装置１がビジー状態であるかレディ状態であるかを示す信号である。ビジー状態は、半導体記憶装置１がコントローラからＤＱ信号を受信不可能な状態である。レディ状態は、半導体記憶装置１がコントローラからＤＱ信号を受信可能な状態である。
次に、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、アドレスレジスタ１２、コマンドレジスタ１３、シーケンサ１４、電圧発生回路１５、レディ／ビジー回路１６、メモリセルアレイ１７、ロウデコーダ１８、センスアンプ１９、データレジスタ２０、及びカラムデコーダ２１を含む。
入出力回路１０は、信号ＤＱの入出力を行う回路である。入出力回路１０は、コントローラと接続される。また、入出力回路１０は、アドレスレジスタ１２、コマンドレジスタ１３、及びデータレジスタ２０に接続される。信号ＤＱがデータＤＡＴである場合、入出力回路１０は、クロック信号ＤＱＳ及びＤＱＳｎに基づいて、信号ＤＱを受信する。そして、入出力回路１０は、データＤＡＴをデータレジスタ２０に送信する。また、入出力回路１０は、データＤＡＴを、クロック信号ＤＱＳ及びＤＱＳｎとともに、コントローラに出力する。信号ＤＱがアドレスＡＤＤである場合、入出力回路１０は、アドレスＡＤＤをアドレスレジスタ１２に送信する。信号ＤＱがコマンドＣＭＤである場合、入出力回路１０は、コマンドＣＭＤをコマンドレジスタ１３に送信する。
ロジック制御回路１１は、制御信号に基づいて、ロジック制御を行う回路である。ロジック制御回路１１は、コントローラと接続される。また、ロジック制御回路１１は、入出力回路１０及びシーケンサ１４に接続される。ロジック制御回路１１は、コントローラから各種制御信号を受信する。ロジック制御回路１１は、受信した制御信号に基づいて、入出力回路１０及びシーケンサ１４を制御する。
アドレスレジスタ１２は、アドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ１２は、ロウデコーダ１８及びカラムデコーダ２１に接続される。アドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。アドレスレジスタ１２は、ロウアドレスＲＡをロウデコーダ１８に転送する。また、アドレスレジスタ１２は、カラムアドレスＣＡをカラムデコーダ２１に転送する。
コマンドレジスタ１３は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ１３は、シーケンサ１４に接続される。コマンドレジスタ１３は、コマンドＣＭＤをシーケンサ１４に転送する。
シーケンサ１４は、半導体記憶装置１の制御を行う回路である。シーケンサ１４は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１４は、電圧発生回路１５、レディ／ビジー回路１６、ロウデコーダ１８、センスアンプ１９、データレジスタ２０、及びカラムデコーダ２１等を制御する。シーケンサ１４は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作を実行する。
電圧発生回路１５は、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させる。電圧発生回路１５は、メモリセルアレイ１７、ロウデコーダ１８、センスアンプ１９等に接続される。例えば、電圧発生回路１５は、電圧を、メモリセルアレイ１７、ロウデコーダ１８、及びセンスアンプ１９に供給する。
レディ／ビジー回路１６は、レディ／ビジー信号ＲＢｎを送信する回路である。レディ／ビジー回路１６は、シーケンサ１４の動作状況に応じて、レディ／ビジー信号ＲＢｎをコントローラに送信する。
メモリセルアレイ１７は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ１７は、複数のブロックＢＬＫを備える。図１の例では、メモリセルアレイ１７は、ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を含む。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。ブロックＢＬＫは、複数のストリングユニットＳＵを含む。図１の例では、ブロックＢＬＫは、８つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、ＳＵ４、ＳＵ５、ＳＵ６、及びＳＵ７を含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングＮＳの集合である。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合を含む。なお、メモリセルアレイ１７内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１７の詳細については後述する。
ロウデコーダ１８は、ロウアドレスＲＡのデコードを行う回路である。ロウデコーダ１８は、メモリセルアレイ１７に接続される。ロウデコーダ１８は、アドレスレジスタ１２からロウアドレスＲＡを受信する。ロウデコーダ１８は、ロウアドレスＲＡのデコード結果に基づいて、メモリセルアレイ１７内のいずれかのブロックＢＬＫを選択する。そして、ロウデコーダ１８は、選択したブロックＢＬＫのロウ方向の配線（ワード線及び選択ゲート線）に電圧を供給する。
センスアンプ１９は、データＤＡＴの書き込み及び読み出しを行う回路である。センスアンプ１９は、メモリセルアレイ１７に接続される。センスアンプ１９は、読み出し動作時には、メモリセルアレイ１７からデータＤＡＴを読み出す。また、センスアンプ１９は、書き込み動作時には、書き込みデータＤＡＴに応じた電圧をメモリセルアレイ１７に供給する。
データレジスタ２０は、データＤＡＴを一時的に記憶するレジスタである。データレジスタ２０は、センスアンプ１９に接続される。データレジスタ２０は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータＤＡＴまたは読み出しデータＤＡＴを一時的に記憶する。
カラムデコーダ２１は、カラムアドレスＣＡのデコードを行う回路である。カラムデコーダ２１は、アドレスレジスタ１２からカラムアドレスＣＡを受信する。カラムデコーダ２１は、カラムアドレスＣＡのデコード結果に基づいて、データレジスタ２０内のラッチ回路を選択する。
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１７の回路構成の一例について説明する。図２は、１つのブロックＢＬＫの回路構成の一部を示している。
図２に示すように、例えば、ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、互いに異なるビット線ＢＬに接続される。ストリングユニットＳＵ毎に、ＮＡＮＤストリングＮＳに接続されるビット線ＢＬが異なる。夫々のビット線ＢＬは、複数のストリングユニットＳＵのいくつかにおいて、ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに接続される。例えば、ビット線ＢＬ０は、ストリングユニットＳＵ０、ＳＵ３、ＳＵ４、及びＳＵ７のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ１は、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ２は、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ３は、ストリングユニットＳＵ１、ＳＵ２、ＳＵ５、及びＳＵ６のＮＡＮＤストリングＮＳに接続される。
次に、ＮＡＮＤストリングＮＳの内部構成について説明する。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。図２の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は、任意である。
メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。図２の例では、紙面下側から上側に向かって、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５、ＭＣ６、及びＭＣ７、並びに選択トランジスタＳＴ１の順に、各々の電流経路は直列に接続される。選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一ブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、７つのストリングユニットＳＵ０～ＳＵ７を含む。そして、ストリングユニットＳＵ０～ＳＵ７の各々は、複数のメモリセルトランジスタＭＣ０を含む。ブロックＢＬＫ内のこれら複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０は、複数の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に共通に接続される。ストリングユニットＳＵ５内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ５に共通に接続される。ストリングユニットＳＵ６内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ６に共通に接続される。ストリングユニットＳＵ７内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ７に共通に接続される。
同一ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。より具体的には、例えば、ストリングユニットＳＵ０～ＳＵ７は、複数の選択トランジスタＳＴ２をそれぞれ含む。ブロックＢＬＫ内のこれら複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に設けられてもよい。
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ７、及び選択ゲート線ＳＧＳは、ロウデコーダ１８にそれぞれ接続される。
各ビット線ＢＬは、センスアンプ１９に接続される。
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
以下、１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記する。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。
１．１．３ ストリングユニットとビット線との接続
次に、図３を参照して、ストリングユニットＳＵとビット線ＢＬとの接続の一例について説明する。図３は、ストリングユニットＳＵとビット線ＢＬとの接続関係を示すテーブルである。以下の説明では、ストリングユニットＳＵ内のいずれか１つのＮＡＮＤストリングＮＳとビット線ＢＬとが接続されている場合、ストリングユニットＳＵとビット線ＢＬとが接続されていると定義する。
図３に示すように、４つのストリングユニットＳＵに対して、４本のビット線ＢＬ毎に、接続及び非接続の周期が繰り返されている。
例えば、４つのストリングユニットＳＵのグループを、変数ｍ（ｍは１または２）を用いて、ＳＵ（４ｍ）、ＳＵ（４ｍ＋１）、ＳＵ（４ｍ＋２）、及びＳＵ（４ｍ＋３）と表記する。例えば、ｍ＝０のとき、ＳＵ（４ｍ）＝ＳＵ０、ＳＵ（４ｍ＋１）＝ＳＵ１、ＳＵ（４ｍ＋２）＝ＳＵ２、及びＳＵ（４ｍ＋３）＝ＳＵ３である。また、例えば、ｍ＝１のとき、ＳＵ（４ｍ）＝ＳＵ４、ＳＵ（４ｍ＋１）＝ＳＵ５、ＳＵ（４ｍ＋２）＝ＳＵ６、及びＳＵ（４ｍ＋３）＝ＳＵ７である。
４本のビット線ＢＬのグループを、変数ｎ（ｎは、０以上の整数）を用いて、ＢＬ（４ｎ）、ＢＬ（４ｎ＋１）、ＢＬ（４ｎ＋２）、及びＢＬ（４ｎ＋３）と表記する。例えば、ｎ＝０のとき、ＢＬ（４ｎ）＝ＢＬ０、ＢＬ（４ｎ＋１）＝ＢＬ１、ＢＬ（４ｎ＋２）＝ＢＬ２、及びＢＬ（４ｎ＋３）＝ＢＬ３である。例えば、ｎ＝１のとき、ＢＬ（４ｎ）＝ＢＬ４、ＢＬ（４ｎ＋１）＝ＢＬ５、ＢＬ（４ｎ＋２）＝ＢＬ６、及びＢＬ（４ｎ＋３）＝ＢＬ７である。
ストリングユニットＳＵ（４ｍ）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に接続される。そして、ストリングユニットＳＵ（４ｍ）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に非接続とされる。図３の例では、ストリングユニットＳＵ０及びＳＵ４は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に接続される。そして、ストリングユニットＳＵ０及びＳＵ４は、ビット線ＢＬ１及びＢＬ３に非接続とされる。すなわち、ストリングユニットＳＵ０及びＳＵ４は、偶数番目のビット線ＢＬに接続される。
ストリングユニットＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）に接続される。そして、ストリングユニットＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）に非接続とされる。図３の例では、ストリングユニットＳＵ１及びＳＵ５は、ビット線ＢＬ２及びＢＬ３に接続される。そして、ストリングユニットＳＵ１及びＳＵ５は、ビット線ＢＬ０、ＢＬ１、及びＢＬ４に非接続とされる。すなわち、ビット線ＢＬは、ストリングユニットＳＵ１及びＳＵ５に対応して、２本毎に、非接続と、接続とが繰り返される。
ストリングユニットＳＵ（４ｍ＋２）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に接続される。そして、ストリングユニットＳＵ（４ｍ＋２）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に非接続とされる。図３の例では、ストリングユニットＳＵ２及びＳＵ６は、ビット線ＢＬ１及びＢＬ３に接続される。そして、ストリングユニットＳＵ２及びＳＵ６は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に非接続とされる。すなわち、ストリングユニットＳＵ２及びＳＵ６は、奇数番目のビット線ＢＬに接続される。
ストリングユニットＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）に接続される。そして、ストリングユニットＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）に非接続とされる。図３の例では、ストリングユニットＳＵ３及びＳＵ７は、ビット線ＢＬ０、ＢＬ１、及びＢＬ４に接続される。そして、ストリングユニットＳＵ３及びＳＵ７は、ビット線ＢＬ２及びＢＬ３に非接続とされる。すなわち、ビット線ＢＬは、ストリングユニットＳＵ３及びＳＵ７に対応して、２本毎に、接続と、非接続とが繰り返される。
１．１．４ メモリセルアレイの平面構成
次に、図４を参照して、メモリセルアレイ１７の平面構成の一例について説明する。図４は、メモリセルアレイ１７の一部の領域の平面図を示している。図４の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線ＢＬ０～ＢＬ７以外のビット線ＢＬは省略されている。
以下の説明において、Ｘ方向は、半導体基板に略平行であり且つワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板に略平行であり且つＸ方向と直交する。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体基板に略垂直であり且つＸ方向及びＹ方向と交差する方向に対応している。また、例えば、半導体基板に略平行なＸＹ平面において、後述するメモリピラーＭＰ１の中心とメモリピラーＭＰ２の中心とを結ぶ方向をＡ方向と表記する。Ａ方向は、半導体基板に略平行であり且つＸ方向及びＹ方向とは異なる方向に対応している。そして、半導体基板に略平行であり、Ａ方向と直交する方向をＢ方向と表記する。
図４に示すように、Ｘ方向に延伸するワード線ＷＬのＹ方向を向いた２つの側面には、Ｘ方向及びＺ方向に延伸するスリットＳＬＴが設けられている。本実施形態では、半導体基板の上方に、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が順次積層されている。スリットＳＬＴは、選択ゲート線ＳＧＳ及びワード線ＷＬをブロックＢＬＫ毎に分離するように設けられている。
例えば、ストリングユニットＳＵ０～ＳＵ７は、Ｙ方向に並んで配置されている。ストリングユニットＳＵ毎に複数のメモリピラーＭＰが設けられている。
メモリピラーＭＰは、ＮＡＮＤストリングＮＳを構成するピラーである。メモリピラーＭＰは、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ０～ＭＣ７及び選択トランジスタＳＴ２に対応する。メモリピラーＭＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７を貫通（通過）する。メモリピラーＭＰは、Ｚ方向に延伸する。メモリピラーＭＰの構造の詳細については後述する。
図４の例では、各ストリングユニットＳＵ内の複数のメモリピラーＭＰは、Ｘ方向に向かって２列に千鳥配置されている。例えば、ストリングユニットＳＵ３は、メモリピラーＭＰ１、ＭＰ２、及びＭＰ３を含む。メモリピラーＭＰ１とメモリピラーＭＰ３とは、Ｘ方向に隣り合って配置される。メモリピラーＭＰ２は、Ｘ方向においてメモリピラーＭＰ１とメモリピラーＭＰ３との間に配置される。そして、メモリピラーＭＰ２は、Ｙ方向においてメモリピラーＭＰ１及びＭＰ３とは異なる位置に配置されている。換言すれば、メモリピラーＭＰ２は、Ａ方向においてメモリピラーＭＰ１と隣り合って配置される。また、メモリピラーＭＰ２は、Ｂ方向においてメモリピラーＭＰ３と隣り合って配置されている。
なお、メモリピラーＭＰの配列は任意に設定可能である。例えば、メモリピラーＭＰの配列は、４列の千鳥配置であってもよい。また、メモリピラーＭＰの配列は、千鳥配置でなくてもよい。
各ストリングユニットＳＵの２列に千鳥配置された複数のメモリピラーＭＰの上方に選択ゲート線ＳＧＤが設けられている。選択ゲート線ＳＧＤは、Ｘ方向に延伸する。例えば、選択ゲート線ＳＧＤ３は、メモリピラーＭＰ１～ＭＰ３の一部の上方を通過する。換言すれば、選択ゲート線ＳＧＤ３の下方に、メモリピラーＭＰ１～ＭＰ３の一部が配置されている。Ｙ方向における選択ゲート線ＳＧＤ３の中心位置は、メモリピラーＭＰ１及びＭＰ３の中心位置とメモリピラーＭＰ２の中心位置との間に位置する。
隣接ストリングユニットＳＵ間で、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰは、接続部ＣＺにより接続されている。各メモリピラーＭＰ上には、選択トランジスタＳＴ１が設けられている。接続部ＣＺの一部は、選択トランジスタＳＴ１のチャネル層として機能する。選択トランジスタＳＴ１の構成の詳細については後述する。ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートが、選択ゲート線ＳＧＤに共通に接続されている。例えば、ストリングユニットＳＵ３において、メモリピラーＭＰ１～ＭＰ３の上にそれぞれ設けられた選択トランジスタＳＴ１は、選択ゲート線ＳＧＤ３に共通に接続される。
接続部ＣＺ上には、コンタクトプラグＣＰ１が設けられている。換言すれば、２つの選択ゲート線ＳＧＤの間に設けられ、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰが１つのコンタクトプラグＣＰ１に共通に接続されている。例えば、ストリングユニットＳＵ３のメモリピラーＭＰ２と、Ａ方向に隣り合うストリングユニットＳＵ４のメモリピラーＭＰ４とが１つのコンタクトプラグＣＰ１に接続されている。
コンタクトプラグＣＰ１上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。ストリングユニットＳＵ内の複数のメモリピラーＭＰは、コンタクトプラグＣＰ１及びＣＰ２を介して、異なるビット線ＢＬにそれぞれ接続される。例えば、メモリピラーＭＰ１～ＭＰ３は、それぞれ異なるビット線ＢＬに接続される。
１．１．５ メモリセルアレイの断面構成
次に、図５を参照して、メモリセルアレイ１７の断面構成の一例について説明する。図５は、図４のＡ１－Ａ２線に沿った断面図である。
図５に示すように、半導体基板１００上には、絶縁層１０１が設けられている。絶縁層１０１上には、配線層１０２が設けられている。絶縁層１０１には、例えば酸素とシリコンを含む酸化シリコン（ＳｉＯ）が用いられる。なお、絶縁層１０１が形成されている領域、すなわち半導体基板１００と配線層１０２との間には、ロウデコーダ１８またはセンスアンプ１９等の回路が設けられてもよい。
配線層１０２は、Ｘ方向及びＹ方向にそれぞれ延伸する。配線層１０２は、ソース線ＳＬとして機能する。配線層１０２は、導電性材料を含む。導電性材料には、例えば、金属材料、またはｎ型半導体が用いられる。ｎ型半導体は、例えば、リン（Ｐ）またはヒ素（Ａｓ）等の不純物を含む。
配線層１０２上には、絶縁層１０３が設けられている。絶縁層１０３には、例えば、ＳｉＯが用いられる。
絶縁層１０３上には、複数の配線層１０４と複数の絶縁層１０５とが１層ずつ交互に積層されている。図５の例では、９層の配線層１０４と９層の絶縁層１０５とが１層ずつ交互に積層されている。配線層１０４は、下層から順に選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７として機能する。配線層１０４は、導電材料を含む。導電材料としては、金属材料、ｎ型半導体、またはｐ型半導体などが用いられてもよい。ｐ型半導体は、例えば、ボロン（Ｂ）等の不純物を含む。以下では、配線層１０４の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる場合について説明する。ＴｉＮは、Ｗを覆うように形成される。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯとの反応を抑制するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。なお、配線層１０４は、酸素とアルミニウムを含む酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０４の各々において、配線層の上下に設けられた絶縁層及びメモリピラーＭＰの側面と接するようにＡｌＯが設けられる。そして、ＡｌＯと接するようにＴｉＮが設けられる。そして、ＴｉＮと接し、配線層内部を埋め込むようにＷが設けられる。絶縁層１０５には、例えば、ＳｉＯが用いられる。
メモリセルアレイ１７内には、複数のメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、Ｚ方向に延伸する。メモリピラーＭＰは、９層の配線層１０４を貫通する。メモリピラーＭＰの底面は、配線層１０２に達する。
メモリピラーＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、コア層１１０、及びキャップ層１１１を含む。
より具体的には、絶縁層１０３、複数の配線層１０４、及び複数の絶縁層１０５を貫通するホールＭＨが設けられている。ホールＭＨの底面は、配線層１０２に達する。ホールＭＨは、メモリピラーＭＰに対応する。ホールＭＨの側面には、外側から順に、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８が積層されている。例えば、ホールＭＨが円筒形状の場合、ブロック絶縁膜１０６、電荷蓄積層１０７、及びトンネル絶縁膜１０８は、それぞれ円筒形状を有する。トンネル絶縁膜１０８の側面に接するように半導体層１０９が設けられている。そして、半導体層１０９の底面は、配線層１０２に接する。半導体層１０９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣのチャネルが形成される領域である。よって、半導体層１０９は、選択トランジスタＳＴ２及びメモリセルトランジスタＭＣ０～ＭＣ７の電流経路を接続する信号線として機能する。半導体層１０９の内部は、コア層１１０により埋め込まれている。半導体層１０９及びコア層１１０上には、側面がトンネル絶縁膜１０８に接するキャップ層１１１が設けられている。すなわち、メモリピラーＭＰは、複数の配線層１０４の内部を通過し、Ｚ方向に延伸する半導体層１０９を含む。なお、キャップ層１１１は、廃されてもよい。
ブロック絶縁膜１０６、トンネル絶縁膜１０８、及びコア層１１０には、例えば、ＳｉＯが用いられる。電荷蓄積層１０７には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層１０９及びキャップ層１１１には、例えば、ポリシリコンが用いられる。
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する８層の配線層１０４とが組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０４とが組み合わされることにより、選択トランジスタＳＴ２が構成される。
メモリピラーＭＰ及び絶縁層１０５の上には、絶縁層１１２が設けられている。絶縁層１１２上には、絶縁層１１３が設けられている。絶縁層１１３上には、絶縁層１１４が設けられている。絶縁層１１２及び１１４には、例えばＳｉＯが用いられる。絶縁層１１３は、絶縁層１１２、１１３、及び１１４を貫通するトレンチＴＲ（すなわち、溝パターン）をエッチングする際のエッチングストッパとして機能する。なお、絶縁層１１３は、省略されてもよい。絶縁層１１３には、絶縁層１１２及び１１４とエッチング選択比が得られる絶縁材料が用いられる。絶縁層１１３には、例えば、炭素と窒素とシリコンを含むＳｉＣＮが用いられる。
メモリピラーＭＰ上には、トレンチＴＲが設けられている。トレンチＴＲは、絶縁層１１２～１１４を貫通する。トレンチＴＲ内には、選択ゲート線ＳＧＤが設けられる。このため、トレンチＴＲは、図４を用いて説明した選択ゲート線ＳＧＤと同様に、Ｘ方向に延伸する。トレンチＴＲの底面は、ストリングユニットＳＵ内の複数のメモリセルトランジスタＭＣの上面の一部に、接する。
メモリピラーＭＰ上のトレンチＴＲの側面及び底面、並びに絶縁層１１４の一部の上には、半導体層１１５が設けられている。半導体層１１５は、接続部ＣＺとして機能する。半導体層１１５は、トレンチＴＲの底面及び側面並びに絶縁層１１４の上面に沿って、折れ曲がった形状（以下、クランク形状と表記する）を有している。より具体的には、半導体層１１５は、２つの半導体層１１５ａ、２つの半導体層１１５ｂ、及び半導体層１１５ｃを含む。２つの半導体層１１５ａは、トレンチＴＲの底面において、Ａ方向（またはＢ方向）に隣り合う２つのメモリピラーＭＰのキャップ層１１１上にそれぞれ設けられている。２つの半導体層１１５ｂの底面は、２つの半導体層１１５ａにそれぞれ接している。半導体層１１５ｂは、トレンチＴＲの側面に沿って配置されている。半導体層１１５ｃは、Ａ方向（またはＢ方向）に隣り合う２つの半導体層１１５ｂの上面に接するように配置されている。従って、半導体層１１５は、メモリピラーＭＰ上に設けられた１１５ａと、トレンチＴＲの側面に設けられた半導体層１１５ｂと、絶縁層１１４上に設けられた半導体層１１５ｃとが、順に接続されたクランク形状を有する。半導体層１１５ａ及び１１５ｂは、選択トランジスタＳＴ１のチャネルが形成される領域である。半導体層１１５ｃは、２つの選択トランジスタＳＴ１を接続する配線層として機能する。この形状により、Ａ方向（またはＢ方向）に隣り合う２つの選択トランジスタＳＴ１は、接続部ＣＺにより接続される。半導体層１１５には、例えば、ポリシリコンまたはアモルファスシリコンが用いられる。なお、半導体層１１５ｃには、ｎ型半導体またはｐ型半導体が用いられてもよい。
トレンチＴＲの側面及び底面には、絶縁層１１６、１１７、及び１１８が設けられている。絶縁層１１６、１１７、及び１１８は、半導体層１１５ａの側面及び上面、並びに１１５ｂの側面を覆う。絶縁層１１６、１１７、及び１１８の一部は、選択トランジスタＳＴ１のゲート絶縁膜として機能する。なお、本実施形態では、ゲート絶縁膜に３層の絶縁層１１６、１１７、及び１１８を用いた場合について説明するが、ゲート絶縁膜は１層以上あればよい。例えば、ゲート絶縁膜には、閾値電圧の制御が可能なＭＯＮＯＳ構造（より具体的には、絶縁層と電荷蓄積層と絶縁層の積層構造）が用いられてもよい。この場合、例えば、絶縁層１１６及び１１８には、ＳｉＯが用いられ、絶縁層１１７には、ＳｉＮが用いられる。以下では、絶縁層１１６、１１７、及び１１８の積層構造を単に積層体１１９とも表記する。
積層体１１９内を埋め込むように、Ｘ方向に延伸する配線層１２０が設けられている。配線層１２０は、選択ゲート線ＳＧＤとして機能する。例えば、配線層１２０の上面の高さ位置は、半導体層１１５及び積層体１１９の上面よりも低い。例えば、配線層１２０は、導電材料により構成される。導電材料として、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
半導体層１１５ａ及び１１５ｂ、積層体１１９の一部及び、配線層１２０が組み合わされることにより、選択トランジスタＳＴ１が構成される。
絶縁層１１４、半導体層１１５、積層体１１９、及び配線層１２０上には、絶縁層１２１が設けられている。絶縁層１２１上には、絶縁層１２２が設けられている。絶縁層１２２上には、絶縁層１２３が設けられている。絶縁層１２１及び１２３には、例えばＳｉＯが用いられる。絶縁層１２２は、コンタクトプラグＣＰ１をエッチングする際のエッチングストッパとして機能する。なお、絶縁層１２２は、省略されてもよい。絶縁層１２２には、絶縁層１２１及び１２３とエッチング選択比が得られる絶縁材料が用いられる。絶縁層１２２には、例えば、ＳｉＣＮが用いられる。
半導体層１１５ｃの上には、コンタクトプラグＣＰ１として機能する導電体１２４が設けられている。
導電体１２４上には、コンタクトプラグＣＰ２として機能する導電体１２５が設けられている。
導電体１２５上には、配線層１２６が設けられている。配線層１２６は、Ｙ方向に延伸する。配線層１２６は、ビット線ＢＬとして機能する。
導電体１２４及び１２５並びに配線層１２６は、導電材料により構成される。導電材料として、例えば、金属材料が用いられる。
１．１．６ 選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置
次に、図６を参照して、選択トランジスタＳＴ１及び選択ゲート線ＳＧＤの配置の一例について説明する。図６は、メモリピラーＭＰの上部、半導体層１１５、積層体１１９、配線層１２０、及びコンタクトプラグＣＰ１の配置を示す斜視図である。なお、図６の例では、説明を簡略にするために、絶縁層の一部が省略されている。
図６に示すように、例えば、Ｘ方向に２列に千鳥配置された複数のメモリピラーＭＰの上に配線層１２０が設けられている。配線層１２０の側面及び底面を覆うように積層体１１９が設けられている。各メモリピラーＭＰの上には、半導体層１１５ａが設けられている。半導体層１１５ａの上には、積層体１１９の側面に接する半導体層１１５ｂが設けられている。半導体層１１５ｂ上には半導体層１１５ｃが設けられている。半導体層１１５ｃは、２つの配線層１２０の間において、Ａ方向またはＢ方向に隣り合う２つのメモリピラーＭＰの上にそれぞれ設けられた半導体層１１５ｂを接続する。半導体層１１５（１１５ｃ）の上には、導電体１２４が設けられている。
１．１．７ センスアンプ及びデータレジスタの構成
次に、図７を参照して、センスアンプ１９及びデータレジスタ２０の構成の一例について説明する。図７は、センスアンプ１９及びデータレジスタ２０のブロック図である。
図７に示すように、センスアンプ１９は、ビット線ＢＬ毎に設けられた複数のセンスアンプユニットＳＡＵを含む。例えば、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、及びＢＬ５に対応するセンスアンプユニットをＳＡＵ０、ＳＡＵ１、ＳＡＵ２、ＳＡＵ３、ＳＡＵ４、及びＳＡＵ５と表記する。
データレジスタ２０は、センスアンプユニットＳＡＵ毎に設けられた複数のラッチ回路ＸＤＬを含む。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１０との間のデータの入出力に用いられる。より具体的には、書き込みデータは、入出力回路１０から、ラッチ回路ＸＤＬを介して、ラッチ回路ＳＤＬ、ＡＤＬ、またはＢＤＬ、あるいはセンス回路ＳＡに送信される。また、読み出しデータは、ラッチ回路ＳＤＬ、ＡＤＬ、またはＢＤＬ、あるいはセンス回路ＳＡから、ラッチ回路ＸＤＬを介して、入出力回路１０に送信される。
次に、センスアンプユニットＳＡＵの内部構成について説明する。センスアンプユニットＳＡＵは、例えば、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬを含む。センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、バスＬＢＵＳを介して、対応するラッチ回路ＸＤＬに共通に接続されている。換言すれば、ラッチ回路ＸＤＬ、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、バスＬＢＵＳを介して互いにデータを送受信可能なように接続されている。
センス回路ＳＡは、読み出し動作時には対応するビット線ＢＬの電圧またはビット線ＢＬに流れる電流をセンスする。そして、センス回路ＳＡは、センス結果に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。また、センス回路ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
各センス回路ＳＡは、例えば信号ＢＬＣ及び信号ＢＬＳに基づいて、ビット線ＢＬとの接続が制御される。信号ＢＬＣ及びＢＬＳは、センス回路ＳＡ内に設けられたトランジスタの制御信号である。例えば、シーケンサ１４が、信号ＢＬＣ及びＢＬＳを生成する。センス回路ＳＡの詳細については、後述する。
例えば、信号ＢＬＣ０及びＢＬＳ０は、ビット線ＢＬ（４ｎ）に対応する。信号ＢＬＣ１及びＢＬＳ１は、ビット線ＢＬ（４ｎ＋１）に対応する。信号ＢＬＣ２及びＢＬＳ２は、ビット線ＢＬ（４ｎ＋２）に対応する。信号ＢＬＣ３及びＢＬＳ３は、ビット線ＢＬ（４ｎ＋３）に対応する。図７の例では、信号ＢＬＣ０及びＢＬＳ０は、センスアンプユニットＳＡＵ０及びＳＡＵ４に送信される。信号ＢＬＣ１及びＢＬＳ１は、センスアンプユニットＳＡＵ１及びＳＡＵ５に送信される。信号ＢＬＣ２及びＢＬＳ２は、センスアンプユニットＳＡＵ２に送信される。信号ＢＬＣ３及びＢＬＳ３は、センスアンプユニットＳＡＵ３に送信される。
ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、データを一時的に記憶する。例えば、センス回路ＳＡからラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのいずれかに読み出しデータが転送される。また、例えば、ラッチ回路ＸＤＬからラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのいずれかに書き込みデータが転送される。
なお、センスアンプユニットＳＡＵの構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＣが記憶可能なデータのビット数に基づいて設計され得る。
１．１．８ センス回路の構成
次に、図８を参照して、センス回路ＳＡの構成の一例について説明する。図８は、センス回路ＳＡの回路図である。なお、本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンス回路ＳＡを例に説明する。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
図８に示すように、例えば、センス回路ＳＡはトランジスタ３０～３８並びにキャパシタ素子ＣＡＥを含む。例えば、トランジスタ３０は、高耐圧のｎ型のＭＯＳトランジスタである。トランジスタ３１～３７は、低耐圧のｎ型のＭＯＳトランジスタである。トランジスタ３８は、低耐圧のｐ型のＭＯＳトランジスタである。
トランジスタ３０の一端にはビット線ＢＬが接続される。トランジスタ３０の他端は、トランジスタ３１の一端に接続される。トランジスタ３０のゲートには、信号ＢＬＳが入力される。
トランジスタ３１の他端は、ノードＳＣＯＭに接続される。トランジスタ３１のゲートには、信号ＢＬＣが入力される。トランジスタ３１は、信号ＢＬＣに応じてビット線ＢＬに印加する電圧をクランプするクランプトランジスタとして機能する。
トランジスタ３２の一端は、ノードＳＳＲＣに接続される。トランジスタ３２の他端は、ノードＳＣＯＭに接続される。トランジスタ３２のゲートには、信号ＢＬＸが入力される。
トランジスタ３３の一端は、ノードＳＳＲＣに接続される。トランジスタ３３の他端は、ノードＳＥＮに接続される。トランジスタ３３のゲートには、信号ＨＬＬが入力される。
トランジスタ３４の一端は、ノードＳＥＮに接続される。トランジスタ３４の他端は、ノードＳＣＯＭに接続される。トランジスタ３４のゲートには、信号ＸＸＬが入力される。
トランジスタ３５の一端は、ノードＳＣＯＭに接続される。トランジスタ３５の他端は、ノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば接地電圧ＶＳＳが印加される。トランジスタ３５のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶ＿Ｓに接続される。
トランジスタ３６の一端は、トランジスタ３７の一端に接続される。トランジスタ３６の一端は、接地される（接地電圧配線に接続される）。トランジスタ３６のゲートは、ノードＳＥＮに接続される。トランジスタ３６は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。
トランジスタ３７の他端は、バスＬＢＵＳに接続される。トランジスタ３７のゲートには、信号ＳＴＢが入力される。センス回路ＳＡは、信号ＳＴＢがアサートされたタイミングに基づいて、データを判定する。
トランジスタ３８の一端には、例えば電源電圧ＶＤＤが印加される。トランジスタ３８の他端は、ノードＳＳＲＣに接続される。トランジスタ３８のゲートは、例えばラッチ回路ＳＤＬ内のノードＩＮＶ＿Ｓに接続される。
キャパシタ素子ＣＡＥの一方の電極は、ノードＳＥＮに接続される。キャパシタ素子ＣＡＥ他方の電極には、クロック信号ＣＬＫが入力される。
信号ＢＬＳ，ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにクロック信号ＣＬＫは、例えばシーケンサ１４によって生成される。
次に、読み出し動作時におけるセンス回路ＳＡの動作について簡単に説明する。読み出し時には、まず、ノードＩＮＶ＿ＳがＬｏｗ（“Ｌ”）レベルとされる。これにより、トランジスタ３８がオン状態とされる。また、トランジスタ３５はオフ状態とされる。この結果、ノードＳＳＲＣに電圧ＶＤＤが印加される。
この状態において、Ｈｉｇｈ（“Ｈ”）レベルの信号ＢＬＸが印加されると、トランジスタ３２は、オン状態とされる。これにより、ノードＳＣＯＭに電圧ＶＤＤが印加される。信号ＢＬＣ（クランプ電圧）が印加されると、トランジスタ３１は、電圧ＶＤＤを、信号ＢＬＣに基づく電圧にクランプする。また、“Ｈ”レベルの信号ＢＬＳが印加されると、トランジスタ３０は、オン状態とされる。これにより、トランジスタ３８、３２、３１、及び３０を介して、ビット線ＢＬが信号ＢＬＣに基づいた電圧にプリチャージ（充電）される。例えば、対応するビット線ＢＬが非選択の場合、信号ＢＬＳ及び信号ＢＬＣは“Ｌ”レベルとされる。これにより、トランジスタ３０及び３１は、オフ状態とされる。このため、非選択のビット線ＢＬには、電圧が印加されない。
ビット線プリチャージの間、“Ｈ”レベルの信号ＨＬＬが印加されると、トランジスタ３３は、オン状態とされる。これにより、ノードＳＥＮが電圧ＶＤＤにプリチャージされる。その後、信号ＨＬＬは、“Ｌ”レベルとされ、トランジスタ３３は、オフ状態とされる。次に、“Ｈ”レベルの信号ＸＸＬがされると、トランジスタ３４は、オン状態とされる。対象となるメモリセルトランジスタＭＣ（以下、「選択メモリセルトランジスタＭＣ」とも表記する）の閾値電圧が読み出し電圧よりも低い場合、選択メモリセルトランジスタＭＣはオン状態となる。この場合、ビット線ＢＬからソース線ＳＬに電流が流れるため、ノードＳＥＮの電位は低下する。ノードＳＥＮの電位がトランジスタ３６の閾値電圧よりも低下すると、トランジスタ３６はオフ状態となる。他方で、選択メモリセルトランジスタＭＣの閾値電圧が読み出し電圧以上である場合、選択メモリセルトランジスタＭＣはオフ状態となる。この場合、ビット線ＢＬからソース線ＳＬにほとんど電流が流れないため、ノードＳＥＮの電位はほとんど維持される。この結果、トランジスタ３６はオン状態となる。
“Ｈ”レベルの信号ＳＴＢが印加されると、トランジスタ３７は、オン状態とされる。トランジスタ３７がオン状態にある間に、トランジスタ３６のオン／オフの判定（状態）に基づいた電位がバスＬＢＵＳに読み出される。以下、この動作を「ストローブ動作」と表記する。トランジスタ３６がオフ状態の場合、すなわち、選択メモリセルトランジスタＭＣがオンセルの場合、ストローブ動作により、バスＬＢＵＳは、“Ｈ”レベルとされる。トランジスタ３６がオン状態の場合、すなわち、選択メモリセルトランジスタＭＣがオフセルの場合、ストローブ動作により、バスＬＢＵＳは、“Ｌ”レベルとされる。バスＬＢＵＳが“Ｈ”レベルの場合、例えばラッチ回路ＳＤＬには“１”データが保持される。他方で、バスＬＢＵＳが“Ｌ”レベルの場合、例えばラッチ回路ＳＤＬには“０”データが保持される。
ラッチ回路ＳＤＬが“１”データを保持している場合、ノードＩＮＶ＿Ｓは、“Ｈ”レベルとされる。他方で、ラッチ回路ＳＤＬが“０”データを保持している場合、ノードＩＮＶ＿Ｓは、“Ｌ”レベルとされる。
１．２ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＣの取り得る閾値電圧分布の一例について、図９を用いて説明する。図９は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタＭＣが８値（３ビット）のデータを記憶可能なＴＬＣ（Triple Level Cell）である場合について説明する。但し、メモリセルトランジスタＭＣが記憶可能なデータは、８値に限定されない。本実施形態においては、メモリセルトランジスタＭＣが２値（１ビット）以上のデータを記憶可能であればよい。
図９に示すように、各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。以下、８個の分布を閾値電圧の低い順にそれぞれ、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートと表記する。
“Ｅｒ”ステートは、例えば、データの消去状態に相当する。そして“Ａ”～“Ｇ”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１～Ｖ７とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜ＶＲＥＡＤの関係にある。電圧ＶＲＥＡＤは、読み出し動作時において選択メモリセルトランジスタＭＣに対応しないワード線ＷＬ（以下、「非選択ワード線」と表記する）に印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータによらずにオン状態とされる。
より具体的には、“Ｅｒ”ステートに含まれる閾値電圧は、電圧Ｖ１未満である。“Ａ”ステートに含まれる閾値電圧は、電圧Ｖ１以上であり、且つ電圧Ｖ２未満である。“Ｂ”ステートに含まれる閾値電圧は、電圧Ｖ２以上であり、且つ電圧Ｖ３未満である。“Ｃ”ステートに含まれる閾値電圧は、電圧Ｖ３以上であり、且つ電圧Ｖ４未満である。“Ｄ”ステートに含まれる閾値電圧は、電圧Ｖ４以上であり、且つ電圧Ｖ５未満である。“Ｅ”ステートに含まれる閾値電圧は、電圧Ｖ５以上であり、且つ電圧Ｖ６未満である。“Ｆ”ステートに含まれる閾値電圧は、電圧Ｖ６以上であり、且つ電圧Ｖ７未満である。そして、“Ｇ”ステートに含まれる閾値電圧は、電圧Ｖ７以上であり、且つ電圧ＶＲＥＡＤ未満である。
以下、各ステートに対応する読み出し電圧をＶＡ～ＶＧとする。読み出し電圧ＶＡ～ＶＧは、ベリファイ電圧Ｖ１～Ｖ７とそれぞれ同じであってもよく、異なっていてもよい。
以下、“Ａ”～“Ｇ”ステートの読み出し動作に対応する読み出し動作のことをそれぞれ、読み出し動作ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲと表記する。読み出し動作ＡＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＡ未満か否かを判定する。読み出し動作ＢＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＢ未満か否かを判定する。読み出し動作ＣＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＣ未満か否かを判定する。読み出し動作ＤＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＤ未満か否かを判定する。読み出し動作ＥＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＥ未満か否かを判定する。読み出し動作ＦＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＦ未満か否かを判定する。読み出し動作ＧＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＧ未満か否かを判定する。
各メモリセルトランジスタＭＣは、８個の閾値電圧分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”～“１１１”にそれぞれ割り当てる。これにより、各メモリセルトランジスタＭＣは、３ビットのデータを記憶できる。以下、３ビットのデータをそれぞれ、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットと表記する。また、セルユニットＣＵにおけるＬｏｗｅｒビットの集合をＬｏｗｅｒページと表記する。セルユニットＣＵにおけるＭｉｄｄｌｅビットの集合をＭｉｄｄｌｅページと表記する。セルユニットＣＵにおけるＵｐｐｅｒビットの集合をＵｐｐｅｒページと表記する。
図９の例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータを割り付ける。
“Ｅｒ”ステート：“１１１”データ
“Ａ”ステート：“１１０”データ
“Ｂ”ステート：“１００”データ
“Ｃ”ステート：“０００”データ
“Ｄ”ステート：“０１０”データ
“Ｅ”ステート：“０１１”データ
“Ｆ”ステート：“００１”データ
“Ｇ”ステート：“１０１”データ
データを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作ＡＲ及びＥＲによって確定する。Ｍｉｄｄｌｅビットは、読み出し動作ＢＲ、ＤＲ、及びＦＲによって確定する。Ｕｐｐｅｒビットは、読み出し動作ＣＲ及びＧＲによって確定する。つまり、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットの値はそれぞれ、２回、３回、及び２回の読み出し動作によって確定する。以下では、このようなデータの割り付けのことを「２－３－２コード」と表記する。なお、“Ｅｒ”～“Ｇ”ステートへのデータの割り付けは、２－３－２コードに限定されない。
１．３ 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図１０を参照して、読み出し動作及び書き込み動作における選択ゲート線ＳＧＤ及びビット線ＢＬの選択の一例について説明する。本実施形態では、読み出し動作及び書き込み動作の際、１つまたは２つのストリングユニットＳＵを選択可能である。換言すれば、読み出し動作及び書き込み動作の際、１つまたは２つの選択ゲート線ＳＧＤが選択可能である。例えば、２つのストリングユニットＳＵが選択される場合、すなわち、２つの選択ゲート線ＳＧＤが選択される場合、２つのセルユニットＣＵが選択される。このため、２ＳＧＤ選択動作の方が、１ＳＧＤ選択動作よりもデータ長が長く、すなわち、選択されるメモリセルトランジスタＭＣの個数が多くなる。２つのセルユニットＣＵは、１つのワード線ＷＬに共通に接続され且つ異なるビット線ＢＬに接続される。以下、１つの選択ゲート線ＳＧＤが選択される場合を、「１ＳＧＤ選択動作」または単に「１ＳＧＤ選択」と表記する。他方で、２つの選択ゲート線ＳＧＤが選択される場合を、「２ＳＧＤ選択動作」または単に「２ＳＧＤ選択」と表記する。また、以下の説明において、ストリングユニットＳＵ（４ｍ）～ＳＵ（４ｍ＋３）に対応する選択ゲート線ＳＧＤを、選択ゲート線ＳＧＤ（４ｍ）～ＳＧＤ（４ｍ＋３）と表記する。
図１０に示すように、選択ゲート線ＳＧＤ０～ＳＧＤ７は、大まかに偶数選択ゲート線ＳＧＤｅと奇数選択ゲート線ＳＧＤｏとに区分される。
まず、偶数選択ゲート線ＳＧＤｅについて説明する。偶数選択ゲート線ＳＧＤｅには、選択ゲート線ＳＧＤ（４ｍ）及びＳＧＤ（４ｍ＋２）が含まれる。より具体的には、偶数選択ゲート線ＳＧＤｅには、選択ゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６が含まれる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ）が選択される場合、すなわち、選択ゲート線ＳＧＤ０またはＳＧＤ４が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が選択される。そして、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が非選択とされる。以下、読み出し動作及び書き込み動作において、選択されるビット線ＢＬを「選択ビット線」と表記する。読み出し動作及び書き込み動作において、選択されないビット線ＢＬを「非選択ビット線」と表記する。
また、１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋２）が選択される場合、すなわち、選択ゲート線ＳＧＤ２またはＳＧＤ６が選択される場合、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が非選択とされる。
このように、１ＳＧＤ選択動作において、偶数選択ゲート線ＳＧＤｅのいずれかが選択される場合、選択ビット線ＢＬと非選択ビット線ＢＬとは、１本毎に交互に選択される。すなわち、メモリセルアレイ１７の構成において、選択ビット線ＢＬの両側に配置されたビット線ＢＬは、非選択とされる。より具体的には、例えば、ビット線ＢＬ２が選択されている場合、隣り合って配置されたビット線ＢＬ１及びＢＬ３は非選択とされる。
偶数選択ゲート線ＳＧＤｅの場合、ｍ＝０に対応する２つの選択ゲート線ＳＧＤ０及びＳＧＤ２が２ＳＧＤ選択動作の組となる。同様に、ｍ＝１に対応する２つの選択ゲート線ＳＧＤ４及びＳＧＤ６が２ＳＧＤ選択動作の組となる。例えば、２ＳＧＤ選択動作において、選択ゲート線ＳＧＤ０及びＳＧＤ２が選択されることにより、全てのビット線ＢＬが選択される。選択ゲート線ＳＧＤ４及びＳＧＤ６の場合も同様である。
次に、奇数選択ゲート線ＳＧＤｏについて説明する。奇数選択ゲート線ＳＧＤｏには、選択ゲート線ＳＧＤ（４ｍ＋１）及びＳＧＤ（４ｍ＋３）が含まれる。より具体的には、奇数選択ゲート線ＳＧＤｏには、選択ゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７が含まれる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋１）が選択される場合、すなわち、選択ゲート線ＳＧＤ１またはＳＧＤ５が選択される場合、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５…が非選択とされる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋３）が選択される場合、すなわち、選択ゲート線ＳＧＤ３またはＳＧＤ７が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５…が選択される。そして、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７…が非選択とされる。
このように、１ＳＧＤ選択動作において、奇数選択ゲート線ＳＧＤｏのいずれかが選択される場合、選択ビット線ＢＬと非選択ビット線ＢＬとは、２本毎に交互に選択される。すなわち、メモリセルアレイ１７の構成において、選択ビット線ＢＬの両側にビット線ＢＬが配置されている場合、隣り合う２本のビット線ＢＬの１つは、非選択とされる。より具体的には、例えば、ビット線ＢＬ１が選択されている場合、ビット線ＢＬ０は選択される。そして、ビット線ＢＬ２は非選択とされる。
奇数選択ゲート線ＳＧＤｏの場合、ｍ＝０に対応する２つの選択ゲート線ＳＧＤ１及びＳＧＤ３が２ＳＧＤ選択動作の組となる。同様に、ｍ＝１に対応する２つの選択ゲート線ＳＧＤ５及びＳＧＤ７が２ＳＧＤ選択動作の組となる。例えば、２ＳＧＤ選択動作において、選択ゲート線ＳＧＤ１及びＳＧＤ３が選択されることにより、全てのビット線ＢＬが選択される。選択ゲート線ＳＧＤ５及びＳＧＤ７の場合も同様である。
１．４ 読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Ｌｏｗｅｒページの読み出し動作について説明する。例えば、Ｌｏｗｅｒページの読み出し動作では、“Ａ”ステートの読み出し動作ＡＲ及び“Ｅ”ステートの読み出し動作ＥＲが実行される。例えば、Ｌｏｗｅｒページの読み出し動作では、まず、読み出し動作ＡＲが実行され、次に読み出し動作ＥＲが実行される。
１．４．１ ２ＳＧＤ選択読み出し動作時の各配線の電圧
まず、図１１を参照して、２ＳＧＤ選択読み出し動作時の各配線の電圧について説明する。図１１は、Ｌｏｗｅｒページの２ＳＧＤ選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図１１の例では、選択ゲート線ＳＧＤ０及びＳＧＤ２が選択された場合について説明する。
図１１に示すように、まず、時刻ｔ０において、ロウデコーダ１８は、２ＳＧＤ選択として選択する選択ゲート線ＳＧＤ０及びＳＧＤ２に電圧ＶＳＧＤを印加する。同様に、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ１及びＳＧＤ３～ＳＧＤ７に電圧ＶＳＧＤを印加する。電圧ＶＳＧＤは、選択トランジスタＳＴ１をオン状態にする電圧である。また、ロウデコーダ１８は、選択メモリセルトランジスタＭＣに対応するワード線ＷＬ（以下、「選択ワード線」と表記する）に、読み出し電圧ＶＡを印加する。そして、ロウデコーダ１８は、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。また、選択ゲート線ＳＧＳには、電圧ＶＳＧＳが印加される。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオン状態にする電圧である。
時刻ｔ１において、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ１及びＳＧＤ３～ＳＧＤ７に電圧ＶＳＳを印加する。これにより、対応する選択トランジスタＳＴ１はオフ状態とされる。
時刻ｔ２～ｔ５の期間、シーケンサ１４は、読み出し動作ＡＲを実行する。時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ０～ＢＬＣ３の電圧を、電圧ＶＢＬＣに設定する。電圧ＶＢＬＣは、ビット線ＢＬの電圧を、電圧ＶＢＬにクランプするための電圧である。例えば、トランジスタ３１の閾値電圧をＶｔｈとすると、電圧ＶＢＬＣと電圧ＶＢＬとは、ＶＢＬ＝ＶＢＬＣ－Ｖｔｈの関係にある。また、シーケンサ１４は、信号ＢＬＳ０～ＢＬＳ３の電圧を、電圧ＶＢＬＳに設定する。電圧ＶＢＬＳは、信号ＢＬＳの“Ｈ”レベルの電圧である。電圧ＶＢＬＳを印加されたトランジスタ３０は、オン状態とされる。これにより、ビット線ＢＬ（４ｎ）、ＢＬ（４ｎ＋１）、ＢＬ（４ｎ＋２）、及びＢＬ（４ｎ＋３）には、電圧ＶＢＬが印加される。電圧ＶＢＬは、電圧ＶＳＧＤよりも低い電圧である。
時刻ｔ３～ｔ４の期間、読み出し動作ＡＲに対応するストローブ動作が行われる。時刻ｔ３において、シーケンサ１４は、信号ＳＴＢを電圧ＶＳＴＢに設定する。電圧ＶＳＴＢは、信号ＳＴＢの“Ｈ”レベルの電圧である。これにより、トランジスタ３７が、オン状態とされる。そして、時刻ｔ４において、シーケンサ１４は、信号ＳＴＢを電圧ＶＳＳ（“Ｌ”レベルの電圧）に設定する。これにより、トランジスタ３７は、オフ状態とされる。
次に、時刻ｔ５～ｔ８の期間、シーケンサ１４は、読み出し動作ＥＲを実行する。時刻ｔ５において、ロウデコーダ１８は、選択ワード線ＷＬに、読み出し電圧ＶＥを印加する。
時刻ｔ６～ｔ７の期間、読み出し動作ＥＲに対応するストローブ動作が行われる。時刻ｔ６において、シーケンサ１４は、信号ＳＴＢを電圧ＶＳＴＢに設定する。これにより、トランジスタ３７が、オン状態とされる。そして、時刻ｔ７において、シーケンサ１４は、信号ＳＴＢを電圧ＶＳＳに設定する。これにより、トランジスタ３７は、オフ状態とされる。
時刻ｔ８において、リフレッシュ動作が実行され、各配線に電圧ＶＳＳが印加される。
１．４．２ １ＳＧＤ選択読み出し動作時の各配線の電圧
次に、図１２～図１５を参照して、１ＳＧＤ選択読み出し動作時の各配線の電圧について説明する。図１２～図１５は、Ｌｏｗｅｒページの１ＳＧＤ選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図１２の例では、選択ゲート線ＳＧＤ０が選択された場合について説明する。図１３の例では、選択ゲート線ＳＧＤ１が選択された場合について説明する。図１４の例では、選択ゲート線ＳＧＤ２が選択された場合について説明する。図１５の例では、選択ゲート線ＳＧＤ３が選択された場合について説明する。
まず、選択ゲート線ＳＧＤ０、すなわち、選択ゲート線ＳＧＤ（４ｍ）が選択される場合について、図１１と異なる点を中心に説明する。
図１２に示すように、選択ゲート線ＳＧＳ、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び信号ＳＴＢは、図１１の説明と同様である。
まず、時刻ｔ０において、ロウデコーダ１８は、１ＳＧＤ選択として選択する選択ゲート線ＳＧＤ０に電圧ＶＳＧＤを印加する。同様に、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ１～ＳＧＤ７に電圧ＶＳＧＤを印加する。
時刻ｔ１において、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ１～ＳＧＤ７に電圧ＶＳＳを印加する。
時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ０及びＢＬＣ２の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ０及びＢＬＳ２の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）は、センス回路ＳＡのトランジスタ３０及び選択トランジスタＳＴ１がオフ状態のため、フローティング状態とされる。すなわち、選択ビット線ＢＬには、電圧ＶＢＬが印加される。そして、非選択ビット線ＢＬは、フローティング状態とされる。
１ＳＧＤ選択読み出し動作の場合、選択ビット線ＢＬの隣にフローティング状態のビット線ＢＬが配置されるため、２ＳＧＤ選択読み出し動作の場合よりも、ビット線ＢＬの配線間容量が低減される。このため、ビット線ＢＬのプリチャージ時間、及びノードＳＥＮの電圧が安定するまでの時間が短縮される。このため、１ＳＧＤ選択読み出し動作における時刻ｔ２～ｔ３の期間の長さは、２ＳＧＤ選択読み出し動作における時刻ｔ２～ｔ３の期間の長さよりも短くできる。同様に、１ＳＧＤ選択読み出し動作における時刻ｔ５～ｔ６の期間の長さは、２ＳＧＤ選択読み出し動作における時刻ｔ５～ｔ６の期間の長さよりも短くできる。
次に、選択ゲート線ＳＧＤ１、すなわち、選択ゲート線ＳＧＤ（４ｍ＋１）が選択される場合について、図１１と異なる点を中心に説明する。
図１３に示すように、選択ゲート線ＳＧＳ、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び信号ＳＴＢは、図１１の説明と同様である。
まず、時刻ｔ０において、ロウデコーダ１８は、１ＳＧＤ選択として選択する選択ゲート線ＳＧＤ１に電圧ＶＳＧＤを印加する。同様に、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０及びＳＧＤ２～ＳＧＤ７に電圧ＶＳＧＤを印加する。
時刻ｔ１において、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０及びＳＧＤ２～ＳＧＤ７に電圧ＶＳＳを印加する。
時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ２及びＢＬＣ３の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ２及びＢＬＳ３の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）は、フローティング状態とされる。
次に、選択ゲート線ＳＧＤ２、すなわち、選択ゲート線ＳＧＤ（４ｍ＋２）が選択される場合について、図１１と異なる点を中心に説明する。
図１４に示すように、選択ゲート線ＳＧＳ、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び信号ＳＴＢは、図１１の説明と同様である。
まず、時刻ｔ０において、ロウデコーダ１８は、１ＳＧＤ選択として選択する選択ゲート線ＳＧＤ２に電圧ＶＳＧＤを印加する。同様に、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０、ＳＧＤ１、及びＳＧＤ３～ＳＧＤ７に電圧ＶＳＧＤを印加する。
時刻ｔ１において、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０、ＳＧＤ１、及びＳＧＤ３～ＳＧＤ７に電圧ＶＳＳを印加する。
時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ１及びＢＬＣ３の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ１及びＢＬＳ３の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）は、フローティング状態とされる。
次に、選択ゲート線ＳＧＤ３、すなわち、選択ゲート線ＳＧＤ（４ｍ＋３）が選択される場合について、図１１と異なる点を中心に説明する。
図１５に示すように、選択ゲート線ＳＧＳ、選択ワード線ＷＬ、非選択ワード線ＷＬ、及び信号ＳＴＢは、図１１の説明と同様である。
まず、時刻ｔ０において、ロウデコーダ１８は、１ＳＧＤ選択として選択する選択ゲート線ＳＧＤ３に電圧ＶＳＧＤを印加する。同様に、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０～ＳＧＤ２、及びＳＧＤ４～ＳＧＤ７に電圧ＶＳＧＤを印加する。
時刻ｔ１において、ロウデコーダ１８は、非選択の選択ゲート線ＳＧＤ０～ＳＧＤ２、及びＳＧＤ４～ＳＧＤ７に電圧ＶＳＳを印加する。
時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ０及びＢＬＣ１の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ０及びＢＬＳ１の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋１）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ＋２）及びＢＬ（４ｎ＋３）は、フローティング状態とされる。
１．５ 本実施形態に係る効果
本実施形態に係る構成であれば、１つの選択ゲート線ＳＧＤを選択した１ＳＧＤ選択動作と、２つの選択ゲート線ＳＧＤを選択した２ＳＧＤ選択動作とを選択できる。従って、読み出し動作及び書き込み動作におけるデータ長を選択できる。
また、本実施形態に係る構成であれば、ストリングユニットＳＵ毎に、ＮＡＮＤストリングＮＳが接続されるビット線ＢＬが異なる。そして、１ＳＧＤ選択動作において、選択ビット線ＢＬに隣り合う２つのビット線ＢＬの少なくとも１つを非選択ビット線ＢＬにできる。換言すれば、選択ビット線ＢＬの隣に、フローティング状態のビット線ＢＬを配置できる。これにより、ビット線ＢＬの配線間容量を低減できる。このため、ビット線ＢＬのプリチャージ時間や、ノードＳＥＭの安定化時間を短縮でき、読み出し動作の処理速度を向上できる。よって、半導体記憶装置の処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリセルアレイ１７の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 構成
２．１．１ メモリセルアレイの回路構成
まず、図１６を参照して、メモリセルアレイ１７の回路構成の一例について説明する。図１６は、１つのブロックＢＬＫの回路構成の一部を示している。
図１６に示すように、本実施形態では、例えば、ビット線ＢＬ０は、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ１は、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ２は、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５のＮＡＮＤストリングＮＳに接続される。ビット線ＢＬ３は、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７のＮＡＮＤストリングＮＳに接続される。
ＮＡＮＤストリングＮＳの内部構成は、図２の説明と同様である。
２．１．２ ストリングユニットとビット線との接続
次に、図１７を参照して、ストリングユニットＳＵとビット線ＢＬとの接続の一例について説明する。図１７は、ストリングユニットＳＵとビット線ＢＬとの接続関係を示すテーブルである。
図１７に示すように、４つのストリングユニットＳＵに対して、４本のビット線ＢＬ毎に、接続及び非接続の周期が繰り返されている。
ストリングユニットＳＵ（４ｍ）及びＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に接続される。そして、ストリングユニットＳＵ（４ｍ）及びＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に非接続とされる。図１７の例では、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に接続される。そして、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５は、ビット線ＢＬ１及びＢＬ３に非接続とされる。すなわち、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５は、偶数番目のビット線ＢＬに接続される。
ストリングユニットＳＵ（４ｍ＋２）及びＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に接続される。そして、ストリングユニットＳＵ（４ｍ＋２）及びＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に非接続とされる。図１７の例では、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７は、ビット線ＢＬ１及びＢＬ３に接続される。そして、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に非接続とされる。すなわち、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７は、奇数番目のビット線ＢＬに接続される。
２．１．３ メモリセルアレイの平面構成
次に、図１８を参照して、メモリセルアレイ１７の平面構成の一例について説明する。図１８は、メモリセルアレイ１７の一部の領域の平面図を示している。図１８の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線ＢＬ０～ＢＬ７以外のビット線ＢＬは省略されている。
図１７に示すように、本実施形態では、スリットＳＬＴが、ブロックＢＬＫのＹ方向の端部、選択ゲート線ＳＧＤ１とＳＧＤ２との間、選択ゲート線ＳＧＤ３とＳＧＤ４との間、及び選択ゲート線ＳＧＤ５とＳＧＤ６との間に設けられている。ビット線ＢＬ０～ＢＬ７に接続されるコンタクトプラグＣＰ２の配置は図４と異なる。他の構成は、図４と同様である。
２．２ 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図１９を参照して、読み出し動作及び書き込み動作における選択ゲート線ＳＧＤ及びビット線ＢＬの選択の一例について説明する。
まず、偶数選択ゲート線ＳＧＤｅについて説明する。図１９に示すように、１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ）が選択される場合、すなわち、選択ゲート線ＳＧＤ０またはＳＧＤ４が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が選択される。そして、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が非選択とされる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋２）が選択される場合、すなわち、選択ゲート線ＳＧＤ２またはＳＧＤ６が選択される場合、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が非選択とされる。
次に、奇数選択ゲート線ＳＧＤｏについて説明する。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋１）が選択される場合、すなわち、選択ゲート線ＳＧＤ１またはＳＧＤ５が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が選択される。そして、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が非選択とされる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋３）が選択される場合、すなわち、選択ゲート線ＳＧＤ３またはＳＧＤ７が選択される場合、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が非選択とされる。
このように、本実施形態では、１ＳＧＤ選択の場合、選択ゲート線ＳＧＤによらず、選択ビット線ＢＬと非選択ビット線ＢＬとは、１本毎に交互に選択される。すなわち、メモリセルアレイ１７の構成において、選択ビット線ＢＬの両側に配置されたビット線ＢＬは、非選択とされる。より具体的には、例えば、ビット線ＢＬ２が選択されている場合、隣り合って配置されたビット線ＢＬ１及びＢＬ３は非選択とされる。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１及び第２実施形態と異なるメモリセルアレイ１７の構成について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ 構成
３．１．１ メモリセルアレイの回路構成
まず、図２０及び図２１を参照して、メモリセルアレイ１７の回路構成の一例について説明する。図２０は、ＮＡＮＤストリングＮＳの回路図である。図２１は、１つのブロックＢＬＫの回路構成の一部を示している。
まず、ＮＡＮＤストリングＮＳの内部構成について説明する。
図２０に示すように、本実施形態のＮＡＮＤストリングＮＳは、ＮＡＮＤストリングＮＳａ及びＮＳｂを含む。
ＮＡＮＤストリングＮＳａは、複数のメモリセルトランジスタＭＣａ、並びに選択トランジスタＳＴａ１及びＳＴａ２を含んでいる。同様に、ＮＡＮＤストリングＮＳｂは、複数のメモリセルトランジスタＭＣｂ、並びに選択トランジスタＳＴｂ１及びＳＴｂ２を含んでいる。図２０の例では、ＮＡＮＤストリングＮＳａは、８個のメモリセルトランジスタＭＣａ０～ＭＣａ７を含む。そして、ＮＡＮＤストリングＮＳｂは、８個のメモリセルトランジスタＭＣｂ０～ＭＣｂ７を含む。以下、メモリセルトランジスタＭＣａ０～ＭＣａ７及びＭＣｂ０～ＭＣｂ７のそれぞれを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれを限定しない場合は、選択トランジスタＳＴ１と表記する。選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれを限定しない場合は、選択トランジスタＳＴ２と表記する。
ＮＡＮＤストリングＮＳａ内のメモリセルトランジスタＭＣａ、並びに選択トランジスタＳＴａ１及びＳＴａ２の電流経路は、直列に接続される。より具体的には、紙面下側から上側に向かって、選択トランジスタＳＴａ２、メモリセルトランジスタＭＣａ０、ＭＣａ１、ＭＣａ２、ＭＣａ３、ＭＣａ４、ＭＣａ５、ＭＣａ６、及びＭＣａ７、並びに選択トランジスタＳＴａ１の順に、その電流経路は直列に接続される。同様に、ＮＡＮＤストリングＮＳｂ内のメモリセルトランジスタＭＣｂ、並びに選択トランジスタＳＴｂ１及びＳＴｂ２の電流経路は、直列に接続される。より具体的には、紙面下側から上側に向かって、選択トランジスタＳＴｂ２、メモリセルトランジスタＭＣｂ０、ＭＣｂ１、ＭＣｂ２、ＭＣｂ３、ＭＣｂ４、ＭＣｂ５、ＭＣｂ６、及びＭＣｂ７、並びに選択トランジスタＳＴｂ１の順に、その電流経路は直列に接続される。
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴａ１のドレインと選択トランジスタＳＴｂ１のドレインとは、１つのビット線ＢＬに共通に接続される。また、ＮＡＮＤストリングＮＳ内のブロックＢＬＫ内の選択トランジスタＳＴａ２のソースと選択トランジスタＳＴｂ２のソースとは、ソース線ＳＬに共通に接続される。
同一ブロックＢＬＫ内のメモリセルトランジスタＭＣａ０～ＭＣａ７の制御ゲートは、それぞれワード線ＷＬａ０～ＷＬａ７に共通に接続される。同様に、同一ブロックＢＬＫ内のメモリセルトランジスタＭＣｂ０～ＭＣｂ７の制御ゲートは、それぞれワード線ＷＬｂ０～ＷＬｂ７に共通に接続される。
ＮＡＮＤストリングＮＳ内のＮＡＮＤストリングＮＳａ及びＮＳｂは、それぞれ異なるストリングユニットＳＵに対応する。換言すれば、ＮＡＮＤストリングＮＳａ及びＮＳｂは、それぞれ異なる選択ゲート線ＳＧＤに接続される。図２０の例では、選択トランジスタＳＴａ１のゲートに選択ゲート線ＳＧＤ０が接続されている。そして、選択トランジスタＳＴｂ１のゲートには、選択ゲート線ＳＧＤ１が接続されている。
次に、メモリセルアレイ１７の全体構成について説明する。
図２１に示すように、ストリングユニットＳＵ０には、選択ゲート線ＳＧＤ０が接続されたＮＡＮＤストリングＮＳａが含まれる。ストリングユニットＳＵ１には、選択ゲート線ＳＧＤ１が接続されたＮＡＮＤストリングＮＳｂが含まれる。ストリングユニットＳＵ２には、選択ゲート線ＳＧＤ２が接続されたＮＡＮＤストリングＮＳａが含まれる。ストリングユニットＳＵ３には、選択ゲート線ＳＧＤ３が接続されたＮＡＮＤストリングＮＳｂが含まれる。ストリングユニットＳＵ４には、選択ゲート線ＳＧＤ４が接続されたＮＡＮＤストリングＮＳａが含まれる。ストリングユニットＳＵ５には、選択ゲート線ＳＧＤ５が接続されたＮＡＮＤストリングＮＳｂが含まれる。ストリングユニットＳＵ６には、選択ゲート線ＳＧＤ６が接続されたＮＡＮＤストリングＮＳａが含まれる。ストリングユニットＳＵ７には、選択ゲート線ＳＧＤ７が接続されたＮＡＮＤストリングＮＳｂが含まれる。
例えば、ビット線ＢＬ０は、選択ゲート線ＳＧＤ１が接続されたＮＡＮＤストリングＮＳｂ、及び選択ゲート線ＳＧＤ２が接続されたＮＡＮＤストリングＮＳａを含むＮＡＮＤストリングＮＳに接続される。また、ビット線ＢＬ０は、選択ゲート線ＳＧＤ５が接続されたＮＡＮＤストリングＮＳｂ、及び選択ゲート線ＳＧＤ６が接続されたＮＡＮＤストリングＮＳａを含むＮＡＮＤストリングＮＳに接続される。換言すれば、ビット線ＢＬ０は、ストリングユニットＳＵ１、ＳＵ２、ＳＵ５、及びＳＵ６に接続される。
例えば、ビット線ＢＬ１は、選択ゲート線ＳＧＤ３が接続されたＮＡＮＤストリングＮＳｂ、及び選択ゲート線ＳＧＤ４が接続されたＮＡＮＤストリングＮＳａを含むＮＡＮＤストリングＮＳに接続される。また、ビット線ＢＬ１は、選択ゲート線ＳＧＤ７が接続されたＮＡＮＤストリングＮＳｂ、及び選択ゲート線ＳＧＤ０が接続されたＮＡＮＤストリングＮＳａを含むＮＡＮＤストリングＮＳに接続される。換言すれば、ビット線ＢＬ１は、ストリングユニットＳＵ０、ＳＵ３、ＳＵ４、及びＳＵ７に接続される。
例えば、ビット線ＢＬ２は、選択ゲート線ＳＧＤ０が接続されたＮＡＮＤストリングＮＳａ、及び選択ゲート線ＳＧＤ１が接続されたＮＡＮＤストリングＮＳｂを含むＮＡＮＤストリングＮＳに接続される。また、ビット線ＢＬ２は、選択ゲート線ＳＧＤ４が接続されたＮＡＮＤストリングＮＳａ、及び選択ゲート線ＳＧＤ５が接続されたＮＡＮＤストリングＮＳｂを含むＮＡＮＤストリングＮＳに接続される。換言すれば、ビット線ＢＬ２は、ストリングユニットＳＵ０、ＳＵ１、ＳＵ４、及びＳＵ５に接続される。
例えば、ビット線ＢＬ３は、選択ゲート線ＳＧＤ２が接続されたＮＡＮＤストリングＮＳａ、及び選択ゲート線ＳＧＤ３が接続されたＮＡＮＤストリングＮＳｂを含むＮＡＮＤストリングＮＳに接続される。また、ビット線ＢＬ３は、選択ゲート線ＳＧＤ６が接続されたＮＡＮＤストリングＮＳａ、及び選択ゲート線ＳＧＤ７が接続されたＮＡＮＤストリングＮＳｂを含むＮＡＮＤストリングＮＳに接続される。換言すれば、ビット線ＢＬ３は、ストリングユニットＳＵ２、ＳＵ３、ＳＵ６、及びＳＵ７に接続される。
３．１．２ ストリングユニットとビット線との接続
次に、図２２を参照して、ストリングユニットＳＵとビット線ＢＬとの接続の一例について説明する。図２２は、ストリングユニットＳＵとビット線ＢＬとの接続関係を示すテーブルである。
図２２に示すように、４つのストリングユニットＳＵに対して、４本のビット線ＢＬ毎に、接続及び非接続の周期が繰り返されている。
ストリングユニットＳＵ（４ｍ）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）に接続される。そして、ストリングユニットＳＵ（４ｍ）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）に非接続とされる。図２２の例では、ストリングユニットＳＵ０及びＳＵ４は、ビット線ＢＬ１及びＢＬ２に接続される。そして、ストリングユニットＳＵ０及びＳＵ４は、ビット線ＢＬ０、ＢＬ３、及びＢＬ４に非接続とされる。すなわち、ビット線ＢＬ０は、ストリングユニットＳＵ０及びＳＵ４に非接続とされる。そして、ビット線ＢＬ１以降のビット線ＢＬは、ストリングユニットＳＵ０及びＳＵ４に対応して、２本毎に、接続と、非接続とが繰り返される。
ストリングユニットＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に接続される。そして、ストリングユニットＳＵ（４ｍ＋１）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に非接続とされる。図２２の例では、ストリングユニットＳＵ１及びＳＵ５は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に接続される。そして、ストリングユニットＳＵ１及びＳＵ５は、ビット線ＢＬ１及びＢＬ３に非接続とされる。すなわち、ストリングユニットＳＵ１及びＳＵ５は、偶数番目のビット線ＢＬに接続される。
ストリングユニットＳＵ（４ｍ＋２）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）に接続される。そして、ストリングユニットＳＵ（４ｍ＋２）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）に非接続とされる。図２２の例では、ストリングユニットＳＵ２及びＳＵ６は、ビット線ＢＬ０、ＢＬ３、及びＢＬ４に接続される。そして、ストリングユニットＳＵ２及びＳＵ６は、ビット線ＢＬ１及びＢＬ２に非接続とされる。すなわち、ビット線ＢＬ０は、ストリングユニットＳＵ２及びＳＵ６に接続される。そして、ビット線ＢＬ１以降のビット線ＢＬは、ストリングユニットＳＵ２及びＳＵ６に対応して、２本毎に、非接続と、接続とが繰り返される。
ストリングユニットＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）に接続される。そして、ストリングユニットＳＵ（４ｍ＋３）は、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）に非接続とされる。図２２の例では、ストリングユニットＳＵ３及びＳＵ７は、ビット線ＢＬ１及びＢＬ３に接続される。そして、ストリングユニットＳＵ３及びＳＵ７は、ビット線ＢＬ０、ＢＬ２、及びＢＬ４に非接続とされる。すなわち、ストリングユニットＳＵ３及びＳＵ７は、奇数番目のビット線ＢＬに接続される。
３．１．３ メモリセルアレイの平面構成
次に、図２３及び図２４を参照して、メモリセルアレイ１７の平面構成の一例について説明する。図２３は、選択ゲート線ＳＧＤの平面図を示している。図２４は、ワード線ＷＬａ７及びＷＬｂ７の平面図を示している。図２３及び図２４の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線ＢＬ０～ＢＬ７以外のビット線ＢＬは省略されている。
図２３に示すように、Ｙ方向に沿って、紙面上側から下側に向かって、選択ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５、ＳＧＤ６、ＳＧＤ７、ＳＧＤ０が順に配置されている。選択ゲート線ＳＧＤ０～ＳＧＤ７は、Ｘ方向に延伸する。
Ｙ方向に隣り合う２つの選択ゲート線ＳＧＤは、図示せぬ絶縁層によって離隔されている。２つの選択ゲート線ＳＧＤの間に設けられている絶縁層の領域を、メモリトレンチＭＴと表記する。より具体的には、選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤ１との間、選択ゲート線ＳＧＤ１と選択ゲート線ＳＧＤ２との間、選択ゲート線ＳＧＤ２と選択ゲート線ＳＧＤ３との間、選択ゲート線ＳＧＤ３と選択ゲート線ＳＧＤ４との間、選択ゲート線ＳＧＤ４と選択ゲート線ＳＧＤ５との間、選択ゲート線ＳＧＤ５と選択ゲート線ＳＧＤ６との間、選択ゲート線ＳＧＤ６と選択ゲート線ＳＧＤ７との間、及び選択ゲート線ＳＧＤ７と選択ゲート線ＳＧＤ０との間に、メモリトレンチＭＴが設けられている。
複数の選択ゲート線ＳＧＤの間には、複数のメモリピラーＭＰが例えば千鳥配列となるように配置されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。すなわち、１つのメモリピラーＭＰが、１組のＮＡＮＤストリングＮＳａ及びＮＡＮＤストリングＮＳｂに対応する。
例えば、選択ゲート線ＳＧＤ０と選択ゲート線ＳＧＤ１との間に設けられたメモリピラーＭＰにおいて、選択ゲート線ＳＧＤ０の一部と選択ゲート線ＳＧＤ０に接するメモリピラーＭＰの一部との組み合わせにより、ストリングユニットＳＵ０の選択トランジスタＳＴａ１が構成される。また、選択ゲート線ＳＧＤ１の一部と選択ゲート線ＳＧＤ１に接するメモリピラーＭＰの一部との組み合わせにより、ストリングユニットＳＵ１の選択トランジスタＳＴｂ１が構成される。
次に、ワード線ＷＬａ７及びＷＬｂ７の平面レイアウトについて説明する。ワード線ＷＬａ７及びＷＬｂ７は、Ｚ方向において、選択ゲート線ＳＧＤの下方に設けられている。
図２４に示すように、ワード線ＷＬａ７は、Ｙ方向に延伸する配線部分ＷＬａ７＿０と、Ｘ方向に延伸する５本の配線部分ＷＬａ７＿１～ＷＬａ７＿５とを含む。ワード線ＷＬｂ７は、Ｙ方向に延伸する配線部分ＷＬｂ７＿０と、Ｘ方向に延伸する４本の配線部分ＷＬｂ７＿１～ＷＬｂ７＿４とを含む。
Ｘ方向における配線部分ＷＬａ７＿０と配線部分ＷＬｂ７＿０との間に、Ｙ方向に沿って、紙面上側から下側に向かって、配線部分ＷＬａ７＿１、ＷＬｂ７＿１、ＷＬａ７＿２、ＷＬｂ７＿２、ＷＬａ７＿３、ＷＬｂ７＿３、ＷＬａ７＿４、ＷＬｂ７＿４、及びＷＬａ７＿５が順に配置されている。配線部分ＷＬａ７＿１～ＷＬａ７＿５の一端は配線部分ＷＬａ７＿０に接続され、配線部分ＷＬｂ７＿１～ＷＬｂ７＿４の一端は配線部分ＷＬｂ７＿０に接続されている。
配線部分ＷＬａ７＿１は、選択ゲート線ＳＧＤ０の下方に配置されている。配線部分ＷＬｂ７＿１は、選択ゲート線ＳＧＤ１の下方に配置されている。配線部分ＷＬａ７＿２は、選択ゲート線ＳＧＤ２の下方に配置されている。配線部分ＷＬｂ７＿２は、選択ゲート線ＳＧＤ３の下方に配置されている。配線部分ＷＬａ７＿３は、選択ゲート線ＳＧＤ４の下方に配置されている。配線部分ＷＬｂ７＿３は、選択ゲート線ＳＧＤ５の下方に配置されている。配線部分ＷＬａ７＿４は、選択ゲート線ＳＧＤ６の下方に配置されている。配線部分ＷＬｂ７＿４は、選択ゲート線ＳＧＤ７の下方に配置されている。配線部分ＷＬａ７＿５は、選択ゲート線ＳＧＤ０の下方に配置されている。
ワード線ＷＬａ７とワード線ＷＬｂ７とはメモリトレンチＭＴによって互いに離隔されている。メモリトレンチＭＴは、他のワード線ＷＬ及び選択ゲート線ＳＧＳも同じように分離する。
ワード線ＷＬａ７とワード線ＷＬｂ７との間には、複数のメモリピラーＭＰが配置されている。ワード線ＷＬａ７とワード線ＷＬｂ７との間に設けられたメモリピラーＭＰにおいて、ワード線ＷＬａ７の一部とワード線ＷＬａ７に接するメモリピラーＭＰの一部との組み合わせにより、メモリセルトランジスタＭＣａ７が構成される。同様に、ワード線ＷＬｂ７の一部とワード線ＷＬｂ７に接するメモリピラーＭＰの一部との組み合わせにより、メモリセルトランジスタＭＣｂ７が構成される。
メモリピラーＭＰの上には、図示せぬコンタクトプラグＣＰ１が設けられている。そして、コンタクトプラグＣＰ１の上には、コンタクトプラグＣＰ２が設けられている。コンタクトプラグＣＰ２は、Ｙ方向に延伸する複数のビット線ＢＬのいずれかと、コンタクトプラグＣＰ１とを接続する。すなわち、メモリピラーＭＰは、コンタクトプラグＣＰ１及びＣＰ２を介して、いずれか１つのビット線ＢＬに接続される。
３．１．４ メモリセルアレイの断面構成
次に、図２５を参照して、メモリセルアレイ１７の断面構成の一例について説明する。図２５は、図２３及び図２４のＢ１－Ｂ２線に沿った断面図である。
図２５に示すように、半導体基板１００上には、絶縁層１０１が設けられている。絶縁層１０１上には、配線層１０２が設けられている。
配線層１０２は、Ｘ方向及びＹ方向にそれぞれ延伸する。配線層１０２は、ソース線ＳＬとして機能する。
配線層１０２上には、絶縁層１０３が設けられている。
絶縁層１０３上には、複数の配線層１０４及び配線層１２０と、複数の絶縁層１０５とが１層ずつ交互に積層されている。図２４の例では、９層の配線層１０４と９層の絶縁層１０５とが交互に積層されている。そして、最上層の配線層１０４の上方に、絶縁層１０５を介在させて、配線層１２０が設けられている。更に、配線層１２０の上に絶縁層１０５が設けられている。配線層１０４は、下層から順に選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７として機能する。配線層１２０は、選択ゲート線ＳＧＤとして機能する。
メモリセルアレイ１７内には、複数のメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。換言すれば、１つのメモリピラーＭＰが、ＮＡＮＤストリングＮＳａ及びＮＡＮＤストリングＮＳｂに対応する。メモリピラーＭＰは、配線層１２０及び９層の配線層１０４を貫通する。メモリピラーＭＰの底面は、配線層１０２に達する。
メモリピラーＭＰは、ブロック絶縁膜１０６、電荷蓄積層１０７、トンネル絶縁膜１０８、半導体層１０９、コア層１１０、及びキャップ層１１１を含む。メモリピラーＭＰの構成は、第１実施形態の図５の説明と同様である。
メモリセルアレイ１７内には、メモリトレンチＭＴが形成されている。メモリトレンチＭＴは、配線層１２０及び９層の配線層１０４を貫通する。メモリトレンチＭＴの底面は、配線層１０２に達する。メモリトレンチＭＴは、Ｘ方向に延伸する。メモリトレンチＭＴは、メモリピラーＭＰに接する配線層１０４及び配線層１２０を、Ｙ方向に２つに分離している。メモリトレンチＭＴ内は、絶縁層１３０により埋め込まれている。絶縁層１３０には、例えばＳｉＯが用いられる。
図２４の例では、メモリピラーＭＰの紙面右側に接する９層の配線層１０４が、下層から順に選択ゲート線ＳＧＳａ及びワード線ＷＬａ０～ＷＬａ７として機能する。また、メモリピラーＭＰの紙面左側に接する９層の配線層１０４が、下層から順に選択ゲート線ＳＧＳｂ及びワード線ＷＬｂ０～ＷＬｂ７として機能する。配線層１２０は、紙面右側から順に、選択ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３として機能する。
メモリピラーＭＰと、ワード線ＷＬａ０～ＷＬａ７としてそれぞれ機能する８層の配線層１０４とが組み合わされることにより、メモリセルトランジスタＭＣａ０～ＭＣａ７がそれぞれ構成される。同様に、メモリピラーＭＰと、ワード線ＷＬｂ０～ＷＬｂ７としてそれぞれ機能する８層の配線層１０４とが組み合わされることにより、メモリセルトランジスタＭＣｂ０～ＭＣｂ７がそれぞれ構成される。また、メモリピラーＭＰと、選択ゲート線ＳＧＳａとして機能する配線層１０４とが組み合わされることにより、選択トランジスタＳＴａ２が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳｂとして機能する配線層１０４とが組み合わされることにより、選択トランジスタＳＴａ２が構成される。
メモリピラーＭＰと、メモリピラーＭＰの紙面右側に接する配線層１２０とが組み合わされることにより、選択トランジスタＳＴａ１が構成される。メモリピラーＭＰと、メモリピラーＭＰの紙面左側に接する配線層１２０とが組み合わされることにより、選択トランジスタＳＴｂ１が構成される。
メモリピラーＭＰ及び絶縁層１０５の上には、絶縁層１１２が設けられている。
メモリピラーＭＰの上には、コンタクトプラグＣＰ１として機能する導電体１２４が設けられている。
導電体１２４上には、コンタクトプラグＣＰ２として機能する導電体１２５が設けられている。
導電体１２５及び絶縁層１１２上には、配線層１２６が設けられている。配線層１２６は、Ｙ方向に延伸する。配線層１２６は、ビット線ＢＬとして機能する。
３．２ 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図２６を参照して、読み出し動作及び書き込み動作における選択ゲート線ＳＧＤ及びビット線ＢＬの選択の一例について説明する。
まず、偶数選択ゲート線ＳＧＤｅについて説明する。図２６に示すように、１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ）が選択される場合、すなわち、選択ゲート線ＳＧＤ０またはＳＧＤ４が選択される場合、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）が選択される。より具体的には、例えば、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６、…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７、…が非選択とされる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋２）が選択される場合、すなわち、選択ゲート線ＳＧＤ２またはＳＧＤ６が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７、…が選択される。そして、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）が非選択とされる。より具体的には、例えば、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６、…が非選択とされる。
このように、１ＳＧＤ選択動作において、偶数選択ゲート線ＳＧＤｅのいずれかが選択される場合、選択ビット線ＢＬと非選択ビット線ＢＬとは、ビット線ＢＬ０を除き、２本毎に交互に選択される。すなわち、メモリセルアレイ１７の構成において、選択ビット線ＢＬの両側にビット線ＢＬが配置されている場合、隣り合う２本のビット線ＢＬの１つは、非選択とされる。より具体的には、例えば、ビット線ＢＬ１が選択されている場合、ビット線ＢＬ０は非選択とされ、ビット線ＢＬ２は選択される。
次に、奇数選択ゲート線ＳＧＤｏについて説明する。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋１）が選択される場合、すなわち、選択ゲート線ＳＧＤ１またはＳＧＤ５が選択される場合、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が選択される。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が選択される。そして、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が非選択とされる。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が非選択とされる。
１ＳＧＤ選択動作において、選択ゲート線ＳＧＤ（４ｍ＋３）が選択される場合、すなわち、選択ゲート線ＳＧＤ３またはＳＧＤ７が選択される場合、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）が選択される。より具体的には、例えば、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７、…が選択される。そして、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）が非選択とされる。より具体的には、例えば、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６、…が非選択とされる。
このように、１ＳＧＤ選択動作において、奇数選択ゲート線ＳＧＤｏのいずれかが選択される場合、選択ビット線ＢＬと非選択ビット線ＢＬとは、１本毎に交互に選択される。すなわち、メモリセルアレイ１７の構成において、選択ビット線ＢＬの両側に配置されたビット線ＢＬは、非選択とされる。より具体的には、例えば、ビット線ＢＬ２が選択されている場合、隣り合って配置されたビット線ＢＬ１及びＢＬ３は非選択とされる。
３．３ 読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Ｌｏｗｅｒページの読み出し動作について説明する。以下では、図２７～図３０を参照して、１ＳＧＤ選択読み出し動作について説明する。２ＳＧＤ選択読み出し動作は、第１実施形態の図１１と同様である。
まず、選択ゲート線ＳＧＤ０、すなわち、選択ゲート線ＳＧＤ（４ｍ）が選択される場合について、第１実施形態の図１２と異なる点を中心に説明する。
図２７に示すように、選択ゲート線ＳＧＤ０～ＳＧＤ７及びＳＧＳ、選択ワード線ＷＬ、非選択ワード線ＷＬ、並びに信号ＳＴＢは、図１２と同様である。
時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ１及びＢＬＣ２の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ１及びＢＬＳ２の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）は、センス回路ＳＡのトランジスタ３０及び選択トランジスタＳＴ１がオフ状態のため、フローティング状態とされる。
次に、選択ゲート線ＳＧＤ１、すなわち、選択ゲート線ＳＧＤ（４ｍ＋１）が選択される場合について、第１実施形態の図１３と異なる点を中心に説明する。
図２８に示すように、時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ０及びＢＬＣ２の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ０及びＢＬＳ２の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）は、フローティング状態とされる。
次に、選択ゲート線ＳＧＤ２、すなわち、選択ゲート線ＳＧＤ（４ｍ＋２）が選択される場合について、第１実施形態の図１４と異なる点を中心に説明する。
図２９に示すように、時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ０及びＢＬＣ３の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ０及びＢＬＳ３の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋３）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋２）は、フローティング状態とされる。
次に、選択ゲート線ＳＧＤ３、すなわち、選択ゲート線ＳＧＤ（４ｍ＋３）が選択される場合について、図１５と異なる点を中心に説明する。
図３０に示すように、時刻ｔ２において、シーケンサ１４は、信号ＢＬＣ１及びＢＬＣ３の電圧を、電圧ＶＢＬＣに設定する。また、シーケンサ１４は、信号ＢＬＳ１及びＢＬＳ３の電圧を、電圧ＶＢＬＳに設定する。これにより、ビット線ＢＬ（４ｎ＋１）及びＢＬ（４ｎ＋３）には、電圧ＶＢＬが印加される。このとき、ビット線ＢＬ（４ｎ）及びＢＬ（４ｎ＋２）は、フローティング状態とされる。
３．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
４．変形例等
上記実施形態に係る半導体記憶装置は、第１選択トランジスタ（ＳＴ１）及び第１選択トランジスタに接続された第１メモリセル（ＭＣ７）を含む第１メモリストリング（ＮＳ）を有する第１ストリングユニット（ＳＵ０）と、第２選択トランジスタ（ＳＴ１）及び第２選択トランジスタに接続された第２メモリセル（ＭＣ７）を含む第２メモリストリング（ＮＳ）を有する第２ストリングユニット（ＳＵ２）と、第１選択トランジスタに接続された第１選択ゲート線（ＳＧＤ０）と、第２選択トランジスタに接続され、第１選択ゲート線と異なる第２選択ゲート線（ＳＧＤ２）と、第１ストリングユニットに接続され、第２ストリングユニットに接続されていない第１ビット線（ＢＬ０）と、第２ストリングユニットに接続され、第１ストリングユニットに接続されていない第２ビット線（ＢＬ１）と、第１メモリセル及び第２メモリセルに接続された第１ワード線（ＷＬ７）と、を含む。第一読み出し動作において、第１選択ゲート線及び第２選択ゲート線の両方が選択される。第二読み出し動作において、第１選択ゲート線が選択され、第２選択ゲート線が選択されない。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１…半導体記憶装置
１０…入出力回路
１１…ロジック制御回路
１２…アドレスレジスタ
１３…コマンドレジスタ
１４…シーケンサ
１５…電圧発生回路
１６…レディ／ビジー回路
１７…メモリセルアレイ
１８…ロウデコーダ
１９…センスアンプ
２０…データレジスタ
２１…カラムデコーダ
３０～３８…トランジスタ
１００…半導体基板
１０１、１０３、１０５、１１２～１１４、１１６、１１７、１２１～１２３、１３０…絶縁層
１０２、１０４、１２０、１２６…配線層
１０６…ブロック絶縁膜
１０７…電荷蓄積層
１０８…トンネル絶縁膜
１０９、１１５、１１５ａ、１１５ｂ、１１５ｃ…半導体層
１１０…コア層
１１１…キャップ層
１１９…積層体
１２４、１２５…導電体
ＢＬ、ＢＬ０～ＢＬ７…ビット線
ＢＬＣ０～ＢＬＣ３、ＢＬＳ０～ＢＬＳ３…信号
ＣＰ１、ＣＰ２…コンタクトプラグ
ＭＣ、ＭＣ０～ＭＣ７、ＭＣａ０～ＭＣａ７、ＭＣｂ０～ＭＣｂ７…メモリセルトランジスタ
ＭＰ、ＭＰ１～ＭＰ４…メモリピラー
ＭＴ…メモリトレンチ
ＳＡＵ、ＳＡＵ０～ＳＡＵ５…センスアンプユニット
ＳＧＤ、ＳＧＤ０～ＳＧＤ７、ＳＧＳ、ＳＧＳａ、ＳＧＳｂ…選択ゲート線
ＳＬ…ソース線
ＳＴ１、ＳＴ２、ＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２…選択トランジスタ
ＳＵ、ＳＵ０～ＳＵ７…ストリングユニット
ＷＬ、ＷＬ０～ＷＬ７、ＷＬａ０～ＷＬａ７、ＷＬｂ０～ＷＬｂ７…ワード線
ＷＬａ７＿０～ＷＬａ７＿５、ＷＬｂ７＿０～ＷＬｂ７＿４…配線部分

Claims (7)

  1. 第１選択トランジスタ及び前記第１選択トランジスタに接続された第１メモリセルを含む第１メモリストリングを有する第１ストリングユニットと、
    第２選択トランジスタ及び前記第２選択トランジスタに接続された第２メモリセルを含む第２メモリストリングを有する第２ストリングユニットと、
    前記第１選択トランジスタに接続された第１選択ゲート線と、
    前記第２選択トランジスタに接続され、前記第１選択ゲート線と異なる第２選択ゲート線と、
    前記第１ストリングユニットに接続され、前記第２ストリングユニットに接続されていない第１ビット線と、
    前記第２ストリングユニットに接続され、前記第１ストリングユニットに接続されていない第２ビット線と、
    前記第１メモリセル及び前記第２メモリセルに接続された第１ワード線と
    を備え、
    第一読み出し動作において、前記第１選択ゲート線及び前記第２選択ゲート線の両方が選択され、第二読み出し動作において、前記第１選択ゲート線が選択され、前記第２選択ゲート線が選択されない、
    半導体記憶装置。
  2. 前記第一読み出し動作において、前記第１ビット線及び前記第２ビット線には、第１電圧が印加され、
    前記第二読み出し動作において、前記第１ビット線には前記第１電圧が印加され、前記第２ビット線は、フローティング状態とされる、
    請求項１に記載の半導体記憶装置。
  3. 前記第１ビット線に接続された第１センスアンプユニットと、
    前記第２ビット線に接続された第２センスアンプユニットと
    を更に備え、
    第１センスアンプユニットは、前記第１ビット線に接続された第１トランジスタを含み、
    第２センスアンプユニットは、前記第２ビット線に接続された第２トランジスタを含み、
    前記第一読み出し動作において、前記第１トランジスタ及び前記第２トランジスタはオン状態とされ、
    前記第二読み出し動作において、前記第１トランジスタはオン状態とされ、前記第２トランジスタはオフ状態とされる、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第一読み出し動作において、前記第１選択トランジスタ及び前記第２選択トランジスタはオン状態とされ、
    前記第二読み出し動作において、前記第１選択トランジスタはオン状態とされ、前記第２選択トランジスタはオフ状態とされる、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１ビット線と前記第２ビット線とは、隣り合って配置される、
    請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 第３選択トランジスタ及び前記第３選択トランジスタに接続された第３メモリセルを含む第３メモリストリングを有する第３ストリングユニットと、
    前記第３選択トランジスタに接続され、前記第１選択ゲート線及び前記第２選択ゲート線と異なる第３選択ゲート線と、
    前記第２ビット線に接続されたコンタクトプラグと
    を更に備え、
    前記第３メモリセルは、前記第１ワード線に接続され、
    前記第２選択トランジスタと前記第３選択トランジスタとは、前記コンタクトプラグを介して前記第２ビット線に接続される、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 第３選択トランジスタ及び前記第３選択トランジスタに接続された第３メモリセルを含む第３メモリストリングを有する第３ストリングユニットと、
    前記第３選択トランジスタのゲートに接続され、前記第１選択ゲート線及び前記第２選択ゲート線と異なる第３選択ゲート線と、
    前記第２ビット線に接続されたコンタクトプラグと、
    前記第３メモリセルに接続され、前記第１ワード線と隣り合って配置された第２ワード線と
    を更に備え、
    前記第２選択トランジスタと前記第３選択トランジスタとは、前記コンタクトプラグを介して前記第２ビット線に接続される、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
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