JP2022170342A - 半導体記憶装置 - Google Patents
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Abstract
【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第1選択トランジスタST1及び第1メモリセルMC7を含む第1メモリストリングNSを有する第1ストリングユニットSU0と、第2選択トランジスタST1及び第2メモリセルMC7を含む第2メモリストリングNSを有する第2ストリングユニットSU2と、第1選択ゲート線SGD0と、第2選択ゲート線SGD2と、第1ビット線BL0と、第2ビット線BL1と、第1メモリセル及び第2メモリセルに接続された第1ワード線WL7と、を含む。第一読み出し動作において、第1選択ゲート線及び第2選択ゲート線の両方が選択される。第二読み出し動作において、第1選択ゲート線が選択され、第2選択ゲート線が選択されない。【選択図】図2
Description
本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、三次元積層型NAND型フラッシュメモリが知られている。
本発明の一実施形態では、処理能力を向上した半導体記憶装置を提供できる。
実施形態に係る半導体記憶装置は、第1選択トランジスタ及び第1選択トランジスタに接続された第1メモリセルを含む第1メモリストリングを有する第1ストリングユニットと、第2選択トランジスタ及び第2選択トランジスタに接続された第2メモリセルを含む第2メモリストリングを有する第2ストリングユニットと、第1選択トランジスタに接続された第1選択ゲート線と、第2選択トランジスタに接続され、第1選択ゲート線と異なる第2選択ゲート線と、第1ストリングユニットに接続され、第2ストリングユニットに接続されていない第1ビット線と、第2ストリングユニットに接続され、第1ストリングユニットに接続されていない第2ビット線と、第1メモリセル及び第2メモリセルに接続された第1ワード線と、を含む。第一読み出し動作において、第1選択ゲート線及び第2選択ゲート線の1つまたは両方が選択される。第二読み出し動作において、第1選択ゲート線が選択され、第2選択ゲート線が選択されない。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1.第1実施形態
第1実施形態に係る半導体記憶装置について説明する。
第1実施形態に係る半導体記憶装置について説明する。
1.1 構成
1.1.1 半導体記憶装置の全体構成
まず、図1を参照して、半導体記憶装置の全体構成の一例について説明する。図1は、半導体記憶装置の全体構成を示すブロック図の一例である。なお、図1では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
1.1.1 半導体記憶装置の全体構成
まず、図1を参照して、半導体記憶装置の全体構成の一例について説明する。図1は、半導体記憶装置の全体構成を示すブロック図の一例である。なお、図1では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図1に示すように、半導体記憶装置1は、例えば、三次元積層型NAND型フラッシュメモリである。三次元積層型NAND型フラッシュメモリ内では、不揮発性のメモリセルトランジスタが半導体基板上に三次元に配置されている。
半導体記憶装置1は、外部に設けられたコントローラ(不図示)と接続される。半導体記憶装置1は、コントローラからの命令に基づいて動作する。半導体記憶装置1は、コントローラと、信号DQ並びにクロック信号DQS及びDQSnの送受信を行う。信号DQは、例えばデータDAT、アドレスADD、またはコマンドCMDである。クロック信号DQS及びDQSnは、データDATの入出力の際に用いられるクロック信号である。クロック信号DQSnは、クロック信号DQSの反転信号である。半導体記憶装置1は、コントローラから各種制御信号を受信する。また、半導体記憶装置1は、コントローラにレディ/ビジー信号RBnを送信する。レディ/ビジー信号RBnは、半導体記憶装置1がビジー状態であるかレディ状態であるかを示す信号である。ビジー状態は、半導体記憶装置1がコントローラからDQ信号を受信不可能な状態である。レディ状態は、半導体記憶装置1がコントローラからDQ信号を受信可能な状態である。
次に、半導体記憶装置1の内部構成について説明する。半導体記憶装置1は、入出力回路10、ロジック制御回路11、アドレスレジスタ12、コマンドレジスタ13、シーケンサ14、電圧発生回路15、レディ/ビジー回路16、メモリセルアレイ17、ロウデコーダ18、センスアンプ19、データレジスタ20、及びカラムデコーダ21を含む。
入出力回路10は、信号DQの入出力を行う回路である。入出力回路10は、コントローラと接続される。また、入出力回路10は、アドレスレジスタ12、コマンドレジスタ13、及びデータレジスタ20に接続される。信号DQがデータDATである場合、入出力回路10は、クロック信号DQS及びDQSnに基づいて、信号DQを受信する。そして、入出力回路10は、データDATをデータレジスタ20に送信する。また、入出力回路10は、データDATを、クロック信号DQS及びDQSnとともに、コントローラに出力する。信号DQがアドレスADDである場合、入出力回路10は、アドレスADDをアドレスレジスタ12に送信する。信号DQがコマンドCMDである場合、入出力回路10は、コマンドCMDをコマンドレジスタ13に送信する。
ロジック制御回路11は、制御信号に基づいて、ロジック制御を行う回路である。ロジック制御回路11は、コントローラと接続される。また、ロジック制御回路11は、入出力回路10及びシーケンサ14に接続される。ロジック制御回路11は、コントローラから各種制御信号を受信する。ロジック制御回路11は、受信した制御信号に基づいて、入出力回路10及びシーケンサ14を制御する。
アドレスレジスタ12は、アドレスADDを一時的に記憶するレジスタである。アドレスレジスタ12は、ロウデコーダ18及びカラムデコーダ21に接続される。アドレスADDは、ロウアドレスRAとカラムアドレスCAとを含む。アドレスレジスタ12は、ロウアドレスRAをロウデコーダ18に転送する。また、アドレスレジスタ12は、カラムアドレスCAをカラムデコーダ21に転送する。
コマンドレジスタ13は、コマンドCMDを一時的に記憶するレジスタである。コマンドレジスタ13は、シーケンサ14に接続される。コマンドレジスタ13は、コマンドCMDをシーケンサ14に転送する。
シーケンサ14は、半導体記憶装置1の制御を行う回路である。シーケンサ14は、半導体記憶装置1全体の動作を制御する。より具体的には、シーケンサ14は、電圧発生回路15、レディ/ビジー回路16、ロウデコーダ18、センスアンプ19、データレジスタ20、及びカラムデコーダ21等を制御する。シーケンサ14は、コマンドCMDに基づいて、書き込み動作、読み出し動作、及び消去動作を実行する。
電圧発生回路15は、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させる。電圧発生回路15は、メモリセルアレイ17、ロウデコーダ18、センスアンプ19等に接続される。例えば、電圧発生回路15は、電圧を、メモリセルアレイ17、ロウデコーダ18、及びセンスアンプ19に供給する。
レディ/ビジー回路16は、レディ/ビジー信号RBnを送信する回路である。レディ/ビジー回路16は、シーケンサ14の動作状況に応じて、レディ/ビジー信号RBnをコントローラに送信する。
メモリセルアレイ17は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ17は、複数のブロックBLKを備える。図1の例では、メモリセルアレイ17は、BLK0、BLK1、BLK2、及びBLK3を含む。ブロックBLKは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックBLK内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。ブロックBLKは、複数のストリングユニットSUを含む。図1の例では、ブロックBLKは、8つのストリングユニットSU0、SU1、SU2、SU3、SU4、SU5、SU6、及びSU7を含む。ストリングユニットSUは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のNANDストリングNSの集合である。ストリングユニットSUは、複数のNANDストリングNSを含む。NANDストリングNSは、直列に接続された複数のメモリセルトランジスタの集合を含む。なお、メモリセルアレイ17内のブロックBLKの個数及びブロックBLK内のストリングユニットSUの個数は任意である。メモリセルアレイ17の詳細については後述する。
ロウデコーダ18は、ロウアドレスRAのデコードを行う回路である。ロウデコーダ18は、メモリセルアレイ17に接続される。ロウデコーダ18は、アドレスレジスタ12からロウアドレスRAを受信する。ロウデコーダ18は、ロウアドレスRAのデコード結果に基づいて、メモリセルアレイ17内のいずれかのブロックBLKを選択する。そして、ロウデコーダ18は、選択したブロックBLKのロウ方向の配線(ワード線及び選択ゲート線)に電圧を供給する。
センスアンプ19は、データDATの書き込み及び読み出しを行う回路である。センスアンプ19は、メモリセルアレイ17に接続される。センスアンプ19は、読み出し動作時には、メモリセルアレイ17からデータDATを読み出す。また、センスアンプ19は、書き込み動作時には、書き込みデータDATに応じた電圧をメモリセルアレイ17に供給する。
データレジスタ20は、データDATを一時的に記憶するレジスタである。データレジスタ20は、センスアンプ19に接続される。データレジスタ20は、複数のラッチ回路を含む。各ラッチ回路は、書き込みデータDATまたは読み出しデータDATを一時的に記憶する。
カラムデコーダ21は、カラムアドレスCAのデコードを行う回路である。カラムデコーダ21は、アドレスレジスタ12からカラムアドレスCAを受信する。カラムデコーダ21は、カラムアドレスCAのデコード結果に基づいて、データレジスタ20内のラッチ回路を選択する。
1.1.2 メモリセルアレイの回路構成
次に、図2を参照して、メモリセルアレイ17の回路構成の一例について説明する。図2は、1つのブロックBLKの回路構成の一部を示している。
次に、図2を参照して、メモリセルアレイ17の回路構成の一例について説明する。図2は、1つのブロックBLKの回路構成の一部を示している。
図2に示すように、例えば、ストリングユニットSU内の複数のNANDストリングNSは、互いに異なるビット線BLに接続される。ストリングユニットSU毎に、NANDストリングNSに接続されるビット線BLが異なる。夫々のビット線BLは、複数のストリングユニットSUのいくつかにおいて、ストリングユニットSU内の1つのNANDストリングNSに接続される。例えば、ビット線BL0は、ストリングユニットSU0、SU3、SU4、及びSU7のNANDストリングNSに接続される。ビット線BL1は、ストリングユニットSU2、SU3、SU6、及びSU7のNANDストリングNSに接続される。ビット線BL2は、ストリングユニットSU0、SU1、SU4、及びSU5のNANDストリングNSに接続される。ビット線BL3は、ストリングユニットSU1、SU2、SU5、及びSU6のNANDストリングNSに接続される。
次に、NANDストリングNSの内部構成について説明する。
NANDストリングNSは、複数のメモリセルトランジスタMC、並びに選択トランジスタST1及びST2を含んでいる。図2の例では、NANDストリングNSは、8個のメモリセルトランジスタMC0~MC7を含む。なお、NANDストリングNS内のメモリセルトランジスタMCの個数は、任意である。
メモリセルトランジスタMCは、データを不揮発に記憶する。メモリセルトランジスタMCは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタMCは、MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型であってもよいし、FG(Floating Gate)型であってもよい。MONOS型は、電荷蓄積層に絶縁層を用いる。FG型は、電荷蓄積層に導電体層を用いる。以下では、メモリセルトランジスタMCがMONOS型である場合について説明する。
選択トランジスタST1及びST2は、各種動作時におけるストリングユニットSUの選択に使用される。選択トランジスタST1及びST2の個数は任意である。選択トランジスタST1及びST2は、NANDストリングNSにそれぞれ1個以上含まれていればよい。
各NANDストリングNS内のメモリセルトランジスタMC、並びに選択トランジスタST1及びST2の電流経路は、直列に接続される。図2の例では、紙面下側から上側に向かって、選択トランジスタST2、メモリセルトランジスタMC0、MC1、MC2、MC3、MC4、MC5、MC6、及びMC7、並びに選択トランジスタST1の順に、各々の電流経路は直列に接続される。選択トランジスタST1のドレインは、いずれかのビット線BLに接続される。選択トランジスタST2のソースは、ソース線SLに接続される。
同一ブロックBLK内のメモリセルトランジスタMC0~MC7の制御ゲートは、それぞれワード線WL0~WL7に共通に接続される。より具体的には、例えば、ブロックBLKは、7つのストリングユニットSU0~SU7を含む。そして、ストリングユニットSU0~SU7の各々は、複数のメモリセルトランジスタMC0を含む。ブロックBLK内のこれら複数のメモリセルトランジスタMC0の制御ゲートは、1つのワード線WL0に共通に接続される。メモリセルトランジスタMC1~MC7も同様である。
ストリングユニットSU内の複数の選択トランジスタST1のゲートは、1つの選択ゲート線SGDに共通に接続される。より具体的には、ストリングユニットSU0は、複数の選択トランジスタST1を含む。ストリングユニットSU0内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD0に共通に接続される。同様に、ストリングユニットSU1内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD1に共通に接続される。ストリングユニットSU2内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD2に共通に接続される。ストリングユニットSU3内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD3に共通に接続される。ストリングユニットSU4内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD4に共通に接続される。ストリングユニットSU5内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD5に共通に接続される。ストリングユニットSU6内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD6に共通に接続される。ストリングユニットSU7内の複数の選択トランジスタST1のゲートは、選択ゲート線SGD7に共通に接続される。
同一ブロックBLK内の複数の選択トランジスタST2のゲートは、1つの選択ゲート線SGSに共通に接続される。より具体的には、例えば、ストリングユニットSU0~SU7は、複数の選択トランジスタST2をそれぞれ含む。ブロックBLK内のこれら複数の選択トランジスタST2のゲートは、1つの選択ゲート線SGSに共通に接続される。なお、選択ゲート線SGSは、ストリングユニットSU毎に設けられてもよい。
ワード線WL0~WL7、選択ゲート線SGD0~SGD7、及び選択ゲート線SGSは、ロウデコーダ18にそれぞれ接続される。
各ビット線BLは、センスアンプ19に接続される。
ソース線SLは、例えば複数のブロックBLK間で共有される。
以下、1つのストリングユニットSU内で、1つのワード線WLに接続された複数のメモリセルトランジスタMCの集合は、「セルユニットCU」と表記する。例えば、メモリセルトランジスタMCが1ビットデータを記憶する場合、セルユニットCUの記憶容量は、「1ページデータ」として定義される。メモリセルトランジスタMCが記憶するデータのビット数に基づいて、セルユニットCUは、2ページデータ以上の記憶容量を有し得る。
1.1.3 ストリングユニットとビット線との接続
次に、図3を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図3は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。以下の説明では、ストリングユニットSU内のいずれか1つのNANDストリングNSとビット線BLとが接続されている場合、ストリングユニットSUとビット線BLとが接続されていると定義する。
次に、図3を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図3は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。以下の説明では、ストリングユニットSU内のいずれか1つのNANDストリングNSとビット線BLとが接続されている場合、ストリングユニットSUとビット線BLとが接続されていると定義する。
図3に示すように、4つのストリングユニットSUに対して、4本のビット線BL毎に、接続及び非接続の周期が繰り返されている。
例えば、4つのストリングユニットSUのグループを、変数m(mは1または2)を用いて、SU(4m)、SU(4m+1)、SU(4m+2)、及びSU(4m+3)と表記する。例えば、m=0のとき、SU(4m)=SU0、SU(4m+1)=SU1、SU(4m+2)=SU2、及びSU(4m+3)=SU3である。また、例えば、m=1のとき、SU(4m)=SU4、SU(4m+1)=SU5、SU(4m+2)=SU6、及びSU(4m+3)=SU7である。
4本のビット線BLのグループを、変数n(nは、0以上の整数)を用いて、BL(4n)、BL(4n+1)、BL(4n+2)、及びBL(4n+3)と表記する。例えば、n=0のとき、BL(4n)=BL0、BL(4n+1)=BL1、BL(4n+2)=BL2、及びBL(4n+3)=BL3である。例えば、n=1のとき、BL(4n)=BL4、BL(4n+1)=BL5、BL(4n+2)=BL6、及びBL(4n+3)=BL7である。
ストリングユニットSU(4m)は、ビット線BL(4n)及びBL(4n+2)に接続される。そして、ストリングユニットSU(4m)は、ビット線BL(4n+1)及びBL(4n+3)に非接続とされる。図3の例では、ストリングユニットSU0及びSU4は、ビット線BL0、BL2、及びBL4に接続される。そして、ストリングユニットSU0及びSU4は、ビット線BL1及びBL3に非接続とされる。すなわち、ストリングユニットSU0及びSU4は、偶数番目のビット線BLに接続される。
ストリングユニットSU(4m+1)は、ビット線BL(4n+2)及びBL(4n+3)に接続される。そして、ストリングユニットSU(4m+1)は、ビット線BL(4n)及びBL(4n+1)に非接続とされる。図3の例では、ストリングユニットSU1及びSU5は、ビット線BL2及びBL3に接続される。そして、ストリングユニットSU1及びSU5は、ビット線BL0、BL1、及びBL4に非接続とされる。すなわち、ビット線BLは、ストリングユニットSU1及びSU5に対応して、2本毎に、非接続と、接続とが繰り返される。
ストリングユニットSU(4m+2)は、ビット線BL(4n+1)及びBL(4n+3)に接続される。そして、ストリングユニットSU(4m+2)は、ビット線BL(4n)及びBL(4n+2)に非接続とされる。図3の例では、ストリングユニットSU2及びSU6は、ビット線BL1及びBL3に接続される。そして、ストリングユニットSU2及びSU6は、ビット線BL0、BL2、及びBL4に非接続とされる。すなわち、ストリングユニットSU2及びSU6は、奇数番目のビット線BLに接続される。
ストリングユニットSU(4m+3)は、ビット線BL(4n)及びBL(4n+1)に接続される。そして、ストリングユニットSU(4m+3)は、ビット線BL(4n+2)及びBL(4n+3)に非接続とされる。図3の例では、ストリングユニットSU3及びSU7は、ビット線BL0、BL1、及びBL4に接続される。そして、ストリングユニットSU3及びSU7は、ビット線BL2及びBL3に非接続とされる。すなわち、ビット線BLは、ストリングユニットSU3及びSU7に対応して、2本毎に、接続と、非接続とが繰り返される。
1.1.4 メモリセルアレイの平面構成
次に、図4を参照して、メモリセルアレイ17の平面構成の一例について説明する。図4は、メモリセルアレイ17の一部の領域の平面図を示している。図4の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
次に、図4を参照して、メモリセルアレイ17の平面構成の一例について説明する。図4は、メモリセルアレイ17の一部の領域の平面図を示している。図4の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
以下の説明において、X方向は、半導体基板に略平行であり且つワード線WLの延伸方向に対応している。Y方向は、半導体基板に略平行であり且つX方向と直交する。Y方向は、ビット線BLの延伸方向に対応している。Z方向は、半導体基板に略垂直であり且つX方向及びY方向と交差する方向に対応している。また、例えば、半導体基板に略平行なXY平面において、後述するメモリピラーMP1の中心とメモリピラーMP2の中心とを結ぶ方向をA方向と表記する。A方向は、半導体基板に略平行であり且つX方向及びY方向とは異なる方向に対応している。そして、半導体基板に略平行であり、A方向と直交する方向をB方向と表記する。
図4に示すように、X方向に延伸するワード線WLのY方向を向いた2つの側面には、X方向及びZ方向に延伸するスリットSLTが設けられている。本実施形態では、半導体基板の上方に、選択ゲート線SGS及びワード線WL0~WL7が順次積層されている。スリットSLTは、選択ゲート線SGS及びワード線WLをブロックBLK毎に分離するように設けられている。
例えば、ストリングユニットSU0~SU7は、Y方向に並んで配置されている。ストリングユニットSU毎に複数のメモリピラーMPが設けられている。
メモリピラーMPは、NANDストリングNSを構成するピラーである。メモリピラーMPは、NANDストリングNS内のメモリセルトランジスタMC0~MC7及び選択トランジスタST2に対応する。メモリピラーMPは、選択ゲート線SGS及びワード線WL0~WL7を貫通(通過)する。メモリピラーMPは、Z方向に延伸する。メモリピラーMPの構造の詳細については後述する。
図4の例では、各ストリングユニットSU内の複数のメモリピラーMPは、X方向に向かって2列に千鳥配置されている。例えば、ストリングユニットSU3は、メモリピラーMP1、MP2、及びMP3を含む。メモリピラーMP1とメモリピラーMP3とは、X方向に隣り合って配置される。メモリピラーMP2は、X方向においてメモリピラーMP1とメモリピラーMP3との間に配置される。そして、メモリピラーMP2は、Y方向においてメモリピラーMP1及びMP3とは異なる位置に配置されている。換言すれば、メモリピラーMP2は、A方向においてメモリピラーMP1と隣り合って配置される。また、メモリピラーMP2は、B方向においてメモリピラーMP3と隣り合って配置されている。
なお、メモリピラーMPの配列は任意に設定可能である。例えば、メモリピラーMPの配列は、4列の千鳥配置であってもよい。また、メモリピラーMPの配列は、千鳥配置でなくてもよい。
各ストリングユニットSUの2列に千鳥配置された複数のメモリピラーMPの上方に選択ゲート線SGDが設けられている。選択ゲート線SGDは、X方向に延伸する。例えば、選択ゲート線SGD3は、メモリピラーMP1~MP3の一部の上方を通過する。換言すれば、選択ゲート線SGD3の下方に、メモリピラーMP1~MP3の一部が配置されている。Y方向における選択ゲート線SGD3の中心位置は、メモリピラーMP1及びMP3の中心位置とメモリピラーMP2の中心位置との間に位置する。
隣接ストリングユニットSU間で、A方向またはB方向に隣り合う2つのメモリピラーMPは、接続部CZにより接続されている。各メモリピラーMP上には、選択トランジスタST1が設けられている。接続部CZの一部は、選択トランジスタST1のチャネル層として機能する。選択トランジスタST1の構成の詳細については後述する。ストリングユニットSU内の複数の選択トランジスタST1のゲートが、選択ゲート線SGDに共通に接続されている。例えば、ストリングユニットSU3において、メモリピラーMP1~MP3の上にそれぞれ設けられた選択トランジスタST1は、選択ゲート線SGD3に共通に接続される。
接続部CZ上には、コンタクトプラグCP1が設けられている。換言すれば、2つの選択ゲート線SGDの間に設けられ、A方向またはB方向に隣り合う2つのメモリピラーMPが1つのコンタクトプラグCP1に共通に接続されている。例えば、ストリングユニットSU3のメモリピラーMP2と、A方向に隣り合うストリングユニットSU4のメモリピラーMP4とが1つのコンタクトプラグCP1に接続されている。
コンタクトプラグCP1上には、コンタクトプラグCP2が設けられている。コンタクトプラグCP2は、Y方向に延伸する複数のビット線BLのいずれかと、コンタクトプラグCP1とを接続する。ストリングユニットSU内の複数のメモリピラーMPは、コンタクトプラグCP1及びCP2を介して、異なるビット線BLにそれぞれ接続される。例えば、メモリピラーMP1~MP3は、それぞれ異なるビット線BLに接続される。
1.1.5 メモリセルアレイの断面構成
次に、図5を参照して、メモリセルアレイ17の断面構成の一例について説明する。図5は、図4のA1-A2線に沿った断面図である。
次に、図5を参照して、メモリセルアレイ17の断面構成の一例について説明する。図5は、図4のA1-A2線に沿った断面図である。
図5に示すように、半導体基板100上には、絶縁層101が設けられている。絶縁層101上には、配線層102が設けられている。絶縁層101には、例えば酸素とシリコンを含む酸化シリコン(SiO)が用いられる。なお、絶縁層101が形成されている領域、すなわち半導体基板100と配線層102との間には、ロウデコーダ18またはセンスアンプ19等の回路が設けられてもよい。
配線層102は、X方向及びY方向にそれぞれ延伸する。配線層102は、ソース線SLとして機能する。配線層102は、導電性材料を含む。導電性材料には、例えば、金属材料、またはn型半導体が用いられる。n型半導体は、例えば、リン(P)またはヒ素(As)等の不純物を含む。
配線層102上には、絶縁層103が設けられている。絶縁層103には、例えば、SiOが用いられる。
絶縁層103上には、複数の配線層104と複数の絶縁層105とが1層ずつ交互に積層されている。図5の例では、9層の配線層104と9層の絶縁層105とが1層ずつ交互に積層されている。配線層104は、下層から順に選択ゲート線SGS及びワード線WL0~WL7として機能する。配線層104は、導電材料を含む。導電材料としては、金属材料、n型半導体、またはp型半導体などが用いられてもよい。p型半導体は、例えば、ボロン(B)等の不純物を含む。以下では、配線層104の導電材料として、窒化チタン(TiN)/タングステン(W)の積層構造が用いられる場合について説明する。TiNは、Wを覆うように形成される。TiNは、例えばCVD(chemical vapor deposition)によりWを成膜する際、WとSiOとの反応を抑制するためのバリア層、あるいはWの密着性を向上させるための密着層としての機能を有する。なお、配線層104は、酸素とアルミニウムを含む酸化アルミニウム(AlO)等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層104の各々において、配線層の上下に設けられた絶縁層及びメモリピラーMPの側面と接するようにAlOが設けられる。そして、AlOと接するようにTiNが設けられる。そして、TiNと接し、配線層内部を埋め込むようにWが設けられる。絶縁層105には、例えば、SiOが用いられる。
メモリセルアレイ17内には、複数のメモリピラーMPが設けられている。1つのメモリピラーMPが1つのNANDストリングNSに対応する。メモリピラーMPは、Z方向に延伸する。メモリピラーMPは、9層の配線層104を貫通する。メモリピラーMPの底面は、配線層102に達する。
メモリピラーMPは、ブロック絶縁膜106、電荷蓄積層107、トンネル絶縁膜108、半導体層109、コア層110、及びキャップ層111を含む。
より具体的には、絶縁層103、複数の配線層104、及び複数の絶縁層105を貫通するホールMHが設けられている。ホールMHの底面は、配線層102に達する。ホールMHは、メモリピラーMPに対応する。ホールMHの側面には、外側から順に、ブロック絶縁膜106、電荷蓄積層107、及びトンネル絶縁膜108が積層されている。例えば、ホールMHが円筒形状の場合、ブロック絶縁膜106、電荷蓄積層107、及びトンネル絶縁膜108は、それぞれ円筒形状を有する。トンネル絶縁膜108の側面に接するように半導体層109が設けられている。そして、半導体層109の底面は、配線層102に接する。半導体層109は、選択トランジスタST2及びメモリセルトランジスタMCのチャネルが形成される領域である。よって、半導体層109は、選択トランジスタST2及びメモリセルトランジスタMC0~MC7の電流経路を接続する信号線として機能する。半導体層109の内部は、コア層110により埋め込まれている。半導体層109及びコア層110上には、側面がトンネル絶縁膜108に接するキャップ層111が設けられている。すなわち、メモリピラーMPは、複数の配線層104の内部を通過し、Z方向に延伸する半導体層109を含む。なお、キャップ層111は、廃されてもよい。
ブロック絶縁膜106、トンネル絶縁膜108、及びコア層110には、例えば、SiOが用いられる。電荷蓄積層107には、例えば、窒化シリコン(SiN)が用いられる。半導体層109及びキャップ層111には、例えば、ポリシリコンが用いられる。
メモリピラーMPと、ワード線WL0~WL7としてそれぞれ機能する8層の配線層104とが組み合わされることにより、メモリセルトランジスタMC0~MC7がそれぞれ構成される。同様に、メモリピラーMPと、選択ゲート線SGSとして機能する配線層104とが組み合わされることにより、選択トランジスタST2が構成される。
メモリピラーMP及び絶縁層105の上には、絶縁層112が設けられている。絶縁層112上には、絶縁層113が設けられている。絶縁層113上には、絶縁層114が設けられている。絶縁層112及び114には、例えばSiOが用いられる。絶縁層113は、絶縁層112、113、及び114を貫通するトレンチTR(すなわち、溝パターン)をエッチングする際のエッチングストッパとして機能する。なお、絶縁層113は、省略されてもよい。絶縁層113には、絶縁層112及び114とエッチング選択比が得られる絶縁材料が用いられる。絶縁層113には、例えば、炭素と窒素とシリコンを含むSiCNが用いられる。
メモリピラーMP上には、トレンチTRが設けられている。トレンチTRは、絶縁層112~114を貫通する。トレンチTR内には、選択ゲート線SGDが設けられる。このため、トレンチTRは、図4を用いて説明した選択ゲート線SGDと同様に、X方向に延伸する。トレンチTRの底面は、ストリングユニットSU内の複数のメモリセルトランジスタMCの上面の一部に、接する。
メモリピラーMP上のトレンチTRの側面及び底面、並びに絶縁層114の一部の上には、半導体層115が設けられている。半導体層115は、接続部CZとして機能する。半導体層115は、トレンチTRの底面及び側面並びに絶縁層114の上面に沿って、折れ曲がった形状(以下、クランク形状と表記する)を有している。より具体的には、半導体層115は、2つの半導体層115a、2つの半導体層115b、及び半導体層115cを含む。2つの半導体層115aは、トレンチTRの底面において、A方向(またはB方向)に隣り合う2つのメモリピラーMPのキャップ層111上にそれぞれ設けられている。2つの半導体層115bの底面は、2つの半導体層115aにそれぞれ接している。半導体層115bは、トレンチTRの側面に沿って配置されている。半導体層115cは、A方向(またはB方向)に隣り合う2つの半導体層115bの上面に接するように配置されている。従って、半導体層115は、メモリピラーMP上に設けられた115aと、トレンチTRの側面に設けられた半導体層115bと、絶縁層114上に設けられた半導体層115cとが、順に接続されたクランク形状を有する。半導体層115a及び115bは、選択トランジスタST1のチャネルが形成される領域である。半導体層115cは、2つの選択トランジスタST1を接続する配線層として機能する。この形状により、A方向(またはB方向)に隣り合う2つの選択トランジスタST1は、接続部CZにより接続される。半導体層115には、例えば、ポリシリコンまたはアモルファスシリコンが用いられる。なお、半導体層115cには、n型半導体またはp型半導体が用いられてもよい。
トレンチTRの側面及び底面には、絶縁層116、117、及び118が設けられている。絶縁層116、117、及び118は、半導体層115aの側面及び上面、並びに115bの側面を覆う。絶縁層116、117、及び118の一部は、選択トランジスタST1のゲート絶縁膜として機能する。なお、本実施形態では、ゲート絶縁膜に3層の絶縁層116、117、及び118を用いた場合について説明するが、ゲート絶縁膜は1層以上あればよい。例えば、ゲート絶縁膜には、閾値電圧の制御が可能なMONOS構造(より具体的には、絶縁層と電荷蓄積層と絶縁層の積層構造)が用いられてもよい。この場合、例えば、絶縁層116及び118には、SiOが用いられ、絶縁層117には、SiNが用いられる。以下では、絶縁層116、117、及び118の積層構造を単に積層体119とも表記する。
積層体119内を埋め込むように、X方向に延伸する配線層120が設けられている。配線層120は、選択ゲート線SGDとして機能する。例えば、配線層120の上面の高さ位置は、半導体層115及び積層体119の上面よりも低い。例えば、配線層120は、導電材料により構成される。導電材料として、例えば、n型半導体、p型半導体、または金属材料が用いられる。
半導体層115a及び115b、積層体119の一部及び、配線層120が組み合わされることにより、選択トランジスタST1が構成される。
絶縁層114、半導体層115、積層体119、及び配線層120上には、絶縁層121が設けられている。絶縁層121上には、絶縁層122が設けられている。絶縁層122上には、絶縁層123が設けられている。絶縁層121及び123には、例えばSiOが用いられる。絶縁層122は、コンタクトプラグCP1をエッチングする際のエッチングストッパとして機能する。なお、絶縁層122は、省略されてもよい。絶縁層122には、絶縁層121及び123とエッチング選択比が得られる絶縁材料が用いられる。絶縁層122には、例えば、SiCNが用いられる。
半導体層115cの上には、コンタクトプラグCP1として機能する導電体124が設けられている。
導電体124上には、コンタクトプラグCP2として機能する導電体125が設けられている。
導電体125上には、配線層126が設けられている。配線層126は、Y方向に延伸する。配線層126は、ビット線BLとして機能する。
導電体124及び125並びに配線層126は、導電材料により構成される。導電材料として、例えば、金属材料が用いられる。
1.1.6 選択トランジスタST1及び選択ゲート線SGDの配置
次に、図6を参照して、選択トランジスタST1及び選択ゲート線SGDの配置の一例について説明する。図6は、メモリピラーMPの上部、半導体層115、積層体119、配線層120、及びコンタクトプラグCP1の配置を示す斜視図である。なお、図6の例では、説明を簡略にするために、絶縁層の一部が省略されている。
次に、図6を参照して、選択トランジスタST1及び選択ゲート線SGDの配置の一例について説明する。図6は、メモリピラーMPの上部、半導体層115、積層体119、配線層120、及びコンタクトプラグCP1の配置を示す斜視図である。なお、図6の例では、説明を簡略にするために、絶縁層の一部が省略されている。
図6に示すように、例えば、X方向に2列に千鳥配置された複数のメモリピラーMPの上に配線層120が設けられている。配線層120の側面及び底面を覆うように積層体119が設けられている。各メモリピラーMPの上には、半導体層115aが設けられている。半導体層115aの上には、積層体119の側面に接する半導体層115bが設けられている。半導体層115b上には半導体層115cが設けられている。半導体層115cは、2つの配線層120の間において、A方向またはB方向に隣り合う2つのメモリピラーMPの上にそれぞれ設けられた半導体層115bを接続する。半導体層115(115c)の上には、導電体124が設けられている。
1.1.7 センスアンプ及びデータレジスタの構成
次に、図7を参照して、センスアンプ19及びデータレジスタ20の構成の一例について説明する。図7は、センスアンプ19及びデータレジスタ20のブロック図である。
次に、図7を参照して、センスアンプ19及びデータレジスタ20の構成の一例について説明する。図7は、センスアンプ19及びデータレジスタ20のブロック図である。
図7に示すように、センスアンプ19は、ビット線BL毎に設けられた複数のセンスアンプユニットSAUを含む。例えば、ビット線BL0、BL1、BL2、BL3、BL4、及びBL5に対応するセンスアンプユニットをSAU0、SAU1、SAU2、SAU3、SAU4、及びSAU5と表記する。
データレジスタ20は、センスアンプユニットSAU毎に設けられた複数のラッチ回路XDLを含む。ラッチ回路XDLは、センスアンプユニットSAUと入出力回路10との間のデータの入出力に用いられる。より具体的には、書き込みデータは、入出力回路10から、ラッチ回路XDLを介して、ラッチ回路SDL、ADL、またはBDL、あるいはセンス回路SAに送信される。また、読み出しデータは、ラッチ回路SDL、ADL、またはBDL、あるいはセンス回路SAから、ラッチ回路XDLを介して、入出力回路10に送信される。
次に、センスアンプユニットSAUの内部構成について説明する。センスアンプユニットSAUは、例えば、センス回路SA、ラッチ回路SDL、ADL、及びBDLを含む。センス回路SA、並びにラッチ回路SDL、ADL、及びBDLは、バスLBUSを介して、対応するラッチ回路XDLに共通に接続されている。換言すれば、ラッチ回路XDL、センス回路SA、並びにラッチ回路SDL、ADL、及びBDLは、バスLBUSを介して互いにデータを送受信可能なように接続されている。
センス回路SAは、読み出し動作時には対応するビット線BLの電圧またはビット線BLに流れる電流をセンスする。そして、センス回路SAは、センス結果に基づいて、読み出しデータが“0”であるか“1”であるかを判定する。また、センス回路SAは、書き込み動作時には、書き込みデータに基づいてビット線BLに電圧を印加する。
各センス回路SAは、例えば信号BLC及び信号BLSに基づいて、ビット線BLとの接続が制御される。信号BLC及びBLSは、センス回路SA内に設けられたトランジスタの制御信号である。例えば、シーケンサ14が、信号BLC及びBLSを生成する。センス回路SAの詳細については、後述する。
例えば、信号BLC0及びBLS0は、ビット線BL(4n)に対応する。信号BLC1及びBLS1は、ビット線BL(4n+1)に対応する。信号BLC2及びBLS2は、ビット線BL(4n+2)に対応する。信号BLC3及びBLS3は、ビット線BL(4n+3)に対応する。図7の例では、信号BLC0及びBLS0は、センスアンプユニットSAU0及びSAU4に送信される。信号BLC1及びBLS1は、センスアンプユニットSAU1及びSAU5に送信される。信号BLC2及びBLS2は、センスアンプユニットSAU2に送信される。信号BLC3及びBLS3は、センスアンプユニットSAU3に送信される。
ラッチ回路SDL、ADL、及びBDLは、データを一時的に記憶する。例えば、センス回路SAからラッチ回路SDL、ADL、及びBDLのいずれかに読み出しデータが転送される。また、例えば、ラッチ回路XDLからラッチ回路SDL、ADL、及びBDLのいずれかに書き込みデータが転送される。
なお、センスアンプユニットSAUの構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットSAUが備えるラッチ回路の個数は、1つのメモリセルトランジスタMCが記憶可能なデータのビット数に基づいて設計され得る。
1.1.8 センス回路の構成
次に、図8を参照して、センス回路SAの構成の一例について説明する。図8は、センス回路SAの回路図である。なお、本実施形態では、ビット線BLを流れる電流をセンスする電流センス方式のセンス回路SAを例に説明する。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
次に、図8を参照して、センス回路SAの構成の一例について説明する。図8は、センス回路SAの回路図である。なお、本実施形態では、ビット線BLを流れる電流をセンスする電流センス方式のセンス回路SAを例に説明する。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
図8に示すように、例えば、センス回路SAはトランジスタ30~38並びにキャパシタ素子CAEを含む。例えば、トランジスタ30は、高耐圧のn型のMOSトランジスタである。トランジスタ31~37は、低耐圧のn型のMOSトランジスタである。トランジスタ38は、低耐圧のp型のMOSトランジスタである。
トランジスタ30の一端にはビット線BLが接続される。トランジスタ30の他端は、トランジスタ31の一端に接続される。トランジスタ30のゲートには、信号BLSが入力される。
トランジスタ31の他端は、ノードSCOMに接続される。トランジスタ31のゲートには、信号BLCが入力される。トランジスタ31は、信号BLCに応じてビット線BLに印加する電圧をクランプするクランプトランジスタとして機能する。
トランジスタ32の一端は、ノードSSRCに接続される。トランジスタ32の他端は、ノードSCOMに接続される。トランジスタ32のゲートには、信号BLXが入力される。
トランジスタ33の一端は、ノードSSRCに接続される。トランジスタ33の他端は、ノードSENに接続される。トランジスタ33のゲートには、信号HLLが入力される。
トランジスタ34の一端は、ノードSENに接続される。トランジスタ34の他端は、ノードSCOMに接続される。トランジスタ34のゲートには、信号XXLが入力される。
トランジスタ35の一端は、ノードSCOMに接続される。トランジスタ35の他端は、ノードSRCGNDに接続される。ノードSRCGNDには、例えば接地電圧VSSが印加される。トランジスタ35のゲートは、例えばラッチ回路SDL内のノードINV_Sに接続される。
トランジスタ36の一端は、トランジスタ37の一端に接続される。トランジスタ36の一端は、接地される(接地電圧配線に接続される)。トランジスタ36のゲートは、ノードSENに接続される。トランジスタ36は、ノードSENの電圧をセンスするセンストランジスタとして機能する。
トランジスタ37の他端は、バスLBUSに接続される。トランジスタ37のゲートには、信号STBが入力される。センス回路SAは、信号STBがアサートされたタイミングに基づいて、データを判定する。
トランジスタ38の一端には、例えば電源電圧VDDが印加される。トランジスタ38の他端は、ノードSSRCに接続される。トランジスタ38のゲートは、例えばラッチ回路SDL内のノードINV_Sに接続される。
キャパシタ素子CAEの一方の電極は、ノードSENに接続される。キャパシタ素子CAE他方の電極には、クロック信号CLKが入力される。
信号BLS,BLC、BLX、HLL、XXL、及びSTB、並びにクロック信号CLKは、例えばシーケンサ14によって生成される。
次に、読み出し動作時におけるセンス回路SAの動作について簡単に説明する。読み出し時には、まず、ノードINV_SがLow(“L”)レベルとされる。これにより、トランジスタ38がオン状態とされる。また、トランジスタ35はオフ状態とされる。この結果、ノードSSRCに電圧VDDが印加される。
この状態において、High(“H”)レベルの信号BLXが印加されると、トランジスタ32は、オン状態とされる。これにより、ノードSCOMに電圧VDDが印加される。信号BLC(クランプ電圧)が印加されると、トランジスタ31は、電圧VDDを、信号BLCに基づく電圧にクランプする。また、“H”レベルの信号BLSが印加されると、トランジスタ30は、オン状態とされる。これにより、トランジスタ38、32、31、及び30を介して、ビット線BLが信号BLCに基づいた電圧にプリチャージ(充電)される。例えば、対応するビット線BLが非選択の場合、信号BLS及び信号BLCは“L”レベルとされる。これにより、トランジスタ30及び31は、オフ状態とされる。このため、非選択のビット線BLには、電圧が印加されない。
ビット線プリチャージの間、“H”レベルの信号HLLが印加されると、トランジスタ33は、オン状態とされる。これにより、ノードSENが電圧VDDにプリチャージされる。その後、信号HLLは、“L”レベルとされ、トランジスタ33は、オフ状態とされる。次に、“H”レベルの信号XXLがされると、トランジスタ34は、オン状態とされる。対象となるメモリセルトランジスタMC(以下、「選択メモリセルトランジスタMC」とも表記する)の閾値電圧が読み出し電圧よりも低い場合、選択メモリセルトランジスタMCはオン状態となる。この場合、ビット線BLからソース線SLに電流が流れるため、ノードSENの電位は低下する。ノードSENの電位がトランジスタ36の閾値電圧よりも低下すると、トランジスタ36はオフ状態となる。他方で、選択メモリセルトランジスタMCの閾値電圧が読み出し電圧以上である場合、選択メモリセルトランジスタMCはオフ状態となる。この場合、ビット線BLからソース線SLにほとんど電流が流れないため、ノードSENの電位はほとんど維持される。この結果、トランジスタ36はオン状態となる。
“H”レベルの信号STBが印加されると、トランジスタ37は、オン状態とされる。トランジスタ37がオン状態にある間に、トランジスタ36のオン/オフの判定(状態)に基づいた電位がバスLBUSに読み出される。以下、この動作を「ストローブ動作」と表記する。トランジスタ36がオフ状態の場合、すなわち、選択メモリセルトランジスタMCがオンセルの場合、ストローブ動作により、バスLBUSは、“H”レベルとされる。トランジスタ36がオン状態の場合、すなわち、選択メモリセルトランジスタMCがオフセルの場合、ストローブ動作により、バスLBUSは、“L”レベルとされる。バスLBUSが“H”レベルの場合、例えばラッチ回路SDLには“1”データが保持される。他方で、バスLBUSが“L”レベルの場合、例えばラッチ回路SDLには“0”データが保持される。
ラッチ回路SDLが“1”データを保持している場合、ノードINV_Sは、“H”レベルとされる。他方で、ラッチ回路SDLが“0”データを保持している場合、ノードINV_Sは、“L”レベルとされる。
1.2 メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタMCの取り得る閾値電圧分布の一例について、図9を用いて説明する。図9は、メモリセルトランジスタMCの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタMCが8値(3ビット)のデータを記憶可能なTLC(Triple Level Cell)である場合について説明する。但し、メモリセルトランジスタMCが記憶可能なデータは、8値に限定されない。本実施形態においては、メモリセルトランジスタMCが2値(1ビット)以上のデータを記憶可能であればよい。
次に、メモリセルトランジスタMCの取り得る閾値電圧分布の一例について、図9を用いて説明する。図9は、メモリセルトランジスタMCの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタMCが8値(3ビット)のデータを記憶可能なTLC(Triple Level Cell)である場合について説明する。但し、メモリセルトランジスタMCが記憶可能なデータは、8値に限定されない。本実施形態においては、メモリセルトランジスタMCが2値(1ビット)以上のデータを記憶可能であればよい。
図9に示すように、各々のメモリセルトランジスタMCの閾値電圧は、離散的な例えば8個の分布のいずれかに含まれる値を取る。以下、8個の分布を閾値電圧の低い順にそれぞれ、“Er”ステート、“A”ステート、“B”ステート、“C”ステート、“D”ステート、“E”ステート、“F”ステート、及び“G”ステートと表記する。
“Er”ステートは、例えば、データの消去状態に相当する。そして“A”~“G”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をV1~V7とする。すると、これらの電圧値は、V1<V2<V3<V4<V5<V6<V7<VREADの関係にある。電圧VREADは、読み出し動作時において選択メモリセルトランジスタMCに対応しないワード線WL(以下、「非選択ワード線」と表記する)に印加される電圧である。メモリセルトランジスタMCは、ゲートに電圧VREADが印加されると記憶するデータによらずにオン状態とされる。
より具体的には、“Er”ステートに含まれる閾値電圧は、電圧V1未満である。“A”ステートに含まれる閾値電圧は、電圧V1以上であり、且つ電圧V2未満である。“B”ステートに含まれる閾値電圧は、電圧V2以上であり、且つ電圧V3未満である。“C”ステートに含まれる閾値電圧は、電圧V3以上であり、且つ電圧V4未満である。“D”ステートに含まれる閾値電圧は、電圧V4以上であり、且つ電圧V5未満である。“E”ステートに含まれる閾値電圧は、電圧V5以上であり、且つ電圧V6未満である。“F”ステートに含まれる閾値電圧は、電圧V6以上であり、且つ電圧V7未満である。そして、“G”ステートに含まれる閾値電圧は、電圧V7以上であり、且つ電圧VREAD未満である。
以下、各ステートに対応する読み出し電圧をVA~VGとする。読み出し電圧VA~VGは、ベリファイ電圧V1~V7とそれぞれ同じであってもよく、異なっていてもよい。
以下、“A”~“G”ステートの読み出し動作に対応する読み出し動作のことをそれぞれ、読み出し動作AR、BR、CR、DR、ER、FR、及びGRと表記する。読み出し動作ARは、メモリセルトランジスタMCの閾値電圧が電圧VA未満か否かを判定する。読み出し動作BRは、メモリセルトランジスタMCの閾値電圧が電圧VB未満か否かを判定する。読み出し動作CRは、メモリセルトランジスタMCの閾値電圧が電圧VC未満か否かを判定する。読み出し動作DRは、メモリセルトランジスタMCの閾値電圧が電圧VD未満か否かを判定する。読み出し動作ERは、メモリセルトランジスタMCの閾値電圧が電圧VE未満か否かを判定する。読み出し動作FRは、メモリセルトランジスタMCの閾値電圧が電圧VF未満か否かを判定する。読み出し動作GRは、メモリセルトランジスタMCの閾値電圧が電圧VG未満か否かを判定する。
各メモリセルトランジスタMCは、8個の閾値電圧分布のいずれかを有することで、8種類の状態を取ることができる。これらの状態を、2進数表記で“000”~“111”にそれぞれ割り当てる。これにより、各メモリセルトランジスタMCは、3ビットのデータを記憶できる。以下、3ビットのデータをそれぞれ、Lowerビット、Middleビット、及びUpperビットと表記する。また、セルユニットCUにおけるLowerビットの集合をLowerページと表記する。セルユニットCUにおけるMiddleビットの集合をMiddleページと表記する。セルユニットCUにおけるUpperビットの集合をUpperページと表記する。
図9の例では、各閾値電圧分布に含まれるメモリセルトランジスタMCに対して、“Upperビット/Middleビット/Lowerビット”に以下に示すようにデータを割り付ける。
“Er”ステート:“111”データ
“A”ステート:“110”データ
“B”ステート:“100”データ
“C”ステート:“000”データ
“D”ステート:“010”データ
“E”ステート:“011”データ
“F”ステート:“001”データ
“G”ステート:“101”データ
“Er”ステート:“111”データ
“A”ステート:“110”データ
“B”ステート:“100”データ
“C”ステート:“000”データ
“D”ステート:“010”データ
“E”ステート:“011”データ
“F”ステート:“001”データ
“G”ステート:“101”データ
データを読み出す場合、Lowerビットは、読み出し動作AR及びERによって確定する。Middleビットは、読み出し動作BR、DR、及びFRによって確定する。Upperビットは、読み出し動作CR及びGRによって確定する。つまり、Lowerビット、Middleビット、及びUpperビットの値はそれぞれ、2回、3回、及び2回の読み出し動作によって確定する。以下では、このようなデータの割り付けのことを「2-3-2コード」と表記する。なお、“Er”~“G”ステートへのデータの割り付けは、2-3-2コードに限定されない。
1.3 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図10を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。本実施形態では、読み出し動作及び書き込み動作の際、1つまたは2つのストリングユニットSUを選択可能である。換言すれば、読み出し動作及び書き込み動作の際、1つまたは2つの選択ゲート線SGDが選択可能である。例えば、2つのストリングユニットSUが選択される場合、すなわち、2つの選択ゲート線SGDが選択される場合、2つのセルユニットCUが選択される。このため、2SGD選択動作の方が、1SGD選択動作よりもデータ長が長く、すなわち、選択されるメモリセルトランジスタMCの個数が多くなる。2つのセルユニットCUは、1つのワード線WLに共通に接続され且つ異なるビット線BLに接続される。以下、1つの選択ゲート線SGDが選択される場合を、「1SGD選択動作」または単に「1SGD選択」と表記する。他方で、2つの選択ゲート線SGDが選択される場合を、「2SGD選択動作」または単に「2SGD選択」と表記する。また、以下の説明において、ストリングユニットSU(4m)~SU(4m+3)に対応する選択ゲート線SGDを、選択ゲート線SGD(4m)~SGD(4m+3)と表記する。
次に、図10を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。本実施形態では、読み出し動作及び書き込み動作の際、1つまたは2つのストリングユニットSUを選択可能である。換言すれば、読み出し動作及び書き込み動作の際、1つまたは2つの選択ゲート線SGDが選択可能である。例えば、2つのストリングユニットSUが選択される場合、すなわち、2つの選択ゲート線SGDが選択される場合、2つのセルユニットCUが選択される。このため、2SGD選択動作の方が、1SGD選択動作よりもデータ長が長く、すなわち、選択されるメモリセルトランジスタMCの個数が多くなる。2つのセルユニットCUは、1つのワード線WLに共通に接続され且つ異なるビット線BLに接続される。以下、1つの選択ゲート線SGDが選択される場合を、「1SGD選択動作」または単に「1SGD選択」と表記する。他方で、2つの選択ゲート線SGDが選択される場合を、「2SGD選択動作」または単に「2SGD選択」と表記する。また、以下の説明において、ストリングユニットSU(4m)~SU(4m+3)に対応する選択ゲート線SGDを、選択ゲート線SGD(4m)~SGD(4m+3)と表記する。
図10に示すように、選択ゲート線SGD0~SGD7は、大まかに偶数選択ゲート線SGDeと奇数選択ゲート線SGDoとに区分される。
まず、偶数選択ゲート線SGDeについて説明する。偶数選択ゲート線SGDeには、選択ゲート線SGD(4m)及びSGD(4m+2)が含まれる。より具体的には、偶数選択ゲート線SGDeには、選択ゲート線SGD0、SGD2、SGD4、及びSGD6が含まれる。
1SGD選択動作において、選択ゲート線SGD(4m)が選択される場合、すなわち、選択ゲート線SGD0またはSGD4が選択される場合、ビット線BL(4n)及びBL(4n+2)が選択される。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が選択される。そして、ビット線BL(4n+1)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が非選択とされる。以下、読み出し動作及び書き込み動作において、選択されるビット線BLを「選択ビット線」と表記する。読み出し動作及び書き込み動作において、選択されないビット線BLを「非選択ビット線」と表記する。
また、1SGD選択動作において、選択ゲート線SGD(4m+2)が選択される場合、すなわち、選択ゲート線SGD2またはSGD6が選択される場合、ビット線BL(4n+1)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が選択される。そして、ビット線BL(4n)及びBL(4n+2)が非選択とされる。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が非選択とされる。
このように、1SGD選択動作において、偶数選択ゲート線SGDeのいずれかが選択される場合、選択ビット線BLと非選択ビット線BLとは、1本毎に交互に選択される。すなわち、メモリセルアレイ17の構成において、選択ビット線BLの両側に配置されたビット線BLは、非選択とされる。より具体的には、例えば、ビット線BL2が選択されている場合、隣り合って配置されたビット線BL1及びBL3は非選択とされる。
偶数選択ゲート線SGDeの場合、m=0に対応する2つの選択ゲート線SGD0及びSGD2が2SGD選択動作の組となる。同様に、m=1に対応する2つの選択ゲート線SGD4及びSGD6が2SGD選択動作の組となる。例えば、2SGD選択動作において、選択ゲート線SGD0及びSGD2が選択されることにより、全てのビット線BLが選択される。選択ゲート線SGD4及びSGD6の場合も同様である。
次に、奇数選択ゲート線SGDoについて説明する。奇数選択ゲート線SGDoには、選択ゲート線SGD(4m+1)及びSGD(4m+3)が含まれる。より具体的には、奇数選択ゲート線SGDoには、選択ゲート線SGD1、SGD3、SGD5、及びSGD7が含まれる。
1SGD選択動作において、選択ゲート線SGD(4m+1)が選択される場合、すなわち、選択ゲート線SGD1またはSGD5が選択される場合、ビット線BL(4n+2)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL2、BL3、BL6、BL7…が選択される。そして、ビット線BL(4n)及びBL(4n+1)が非選択とされる。より具体的には、例えば、ビット線BL0、BL1、BL4、BL5…が非選択とされる。
1SGD選択動作において、選択ゲート線SGD(4m+3)が選択される場合、すなわち、選択ゲート線SGD3またはSGD7が選択される場合、ビット線BL(4n)及びBL(4n+1)が選択される。より具体的には、例えば、ビット線BL0、BL1、BL4、BL5…が選択される。そして、ビット線BL(4n+2)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL2、BL3、BL6、BL7…が非選択とされる。
このように、1SGD選択動作において、奇数選択ゲート線SGDoのいずれかが選択される場合、選択ビット線BLと非選択ビット線BLとは、2本毎に交互に選択される。すなわち、メモリセルアレイ17の構成において、選択ビット線BLの両側にビット線BLが配置されている場合、隣り合う2本のビット線BLの1つは、非選択とされる。より具体的には、例えば、ビット線BL1が選択されている場合、ビット線BL0は選択される。そして、ビット線BL2は非選択とされる。
奇数選択ゲート線SGDoの場合、m=0に対応する2つの選択ゲート線SGD1及びSGD3が2SGD選択動作の組となる。同様に、m=1に対応する2つの選択ゲート線SGD5及びSGD7が2SGD選択動作の組となる。例えば、2SGD選択動作において、選択ゲート線SGD1及びSGD3が選択されることにより、全てのビット線BLが選択される。選択ゲート線SGD5及びSGD7の場合も同様である。
1.4 読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Lowerページの読み出し動作について説明する。例えば、Lowerページの読み出し動作では、“A”ステートの読み出し動作AR及び“E”ステートの読み出し動作ERが実行される。例えば、Lowerページの読み出し動作では、まず、読み出し動作ARが実行され、次に読み出し動作ERが実行される。
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Lowerページの読み出し動作について説明する。例えば、Lowerページの読み出し動作では、“A”ステートの読み出し動作AR及び“E”ステートの読み出し動作ERが実行される。例えば、Lowerページの読み出し動作では、まず、読み出し動作ARが実行され、次に読み出し動作ERが実行される。
1.4.1 2SGD選択読み出し動作時の各配線の電圧
まず、図11を参照して、2SGD選択読み出し動作時の各配線の電圧について説明する。図11は、Lowerページの2SGD選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図11の例では、選択ゲート線SGD0及びSGD2が選択された場合について説明する。
まず、図11を参照して、2SGD選択読み出し動作時の各配線の電圧について説明する。図11は、Lowerページの2SGD選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図11の例では、選択ゲート線SGD0及びSGD2が選択された場合について説明する。
図11に示すように、まず、時刻t0において、ロウデコーダ18は、2SGD選択として選択する選択ゲート線SGD0及びSGD2に電圧VSGDを印加する。同様に、ロウデコーダ18は、非選択の選択ゲート線SGD1及びSGD3~SGD7に電圧VSGDを印加する。電圧VSGDは、選択トランジスタST1をオン状態にする電圧である。また、ロウデコーダ18は、選択メモリセルトランジスタMCに対応するワード線WL(以下、「選択ワード線」と表記する)に、読み出し電圧VAを印加する。そして、ロウデコーダ18は、非選択ワード線WLに電圧VREADを印加する。また、選択ゲート線SGSには、電圧VSGSが印加される。電圧VSGSは、選択トランジスタST2をオン状態にする電圧である。
時刻t1において、ロウデコーダ18は、非選択の選択ゲート線SGD1及びSGD3~SGD7に電圧VSSを印加する。これにより、対応する選択トランジスタST1はオフ状態とされる。
時刻t2~t5の期間、シーケンサ14は、読み出し動作ARを実行する。時刻t2において、シーケンサ14は、信号BLC0~BLC3の電圧を、電圧VBLCに設定する。電圧VBLCは、ビット線BLの電圧を、電圧VBLにクランプするための電圧である。例えば、トランジスタ31の閾値電圧をVthとすると、電圧VBLCと電圧VBLとは、VBL=VBLC-Vthの関係にある。また、シーケンサ14は、信号BLS0~BLS3の電圧を、電圧VBLSに設定する。電圧VBLSは、信号BLSの“H”レベルの電圧である。電圧VBLSを印加されたトランジスタ30は、オン状態とされる。これにより、ビット線BL(4n)、BL(4n+1)、BL(4n+2)、及びBL(4n+3)には、電圧VBLが印加される。電圧VBLは、電圧VSGDよりも低い電圧である。
時刻t3~t4の期間、読み出し動作ARに対応するストローブ動作が行われる。時刻t3において、シーケンサ14は、信号STBを電圧VSTBに設定する。電圧VSTBは、信号STBの“H”レベルの電圧である。これにより、トランジスタ37が、オン状態とされる。そして、時刻t4において、シーケンサ14は、信号STBを電圧VSS(“L”レベルの電圧)に設定する。これにより、トランジスタ37は、オフ状態とされる。
次に、時刻t5~t8の期間、シーケンサ14は、読み出し動作ERを実行する。時刻t5において、ロウデコーダ18は、選択ワード線WLに、読み出し電圧VEを印加する。
時刻t6~t7の期間、読み出し動作ERに対応するストローブ動作が行われる。時刻t6において、シーケンサ14は、信号STBを電圧VSTBに設定する。これにより、トランジスタ37が、オン状態とされる。そして、時刻t7において、シーケンサ14は、信号STBを電圧VSSに設定する。これにより、トランジスタ37は、オフ状態とされる。
時刻t8において、リフレッシュ動作が実行され、各配線に電圧VSSが印加される。
1.4.2 1SGD選択読み出し動作時の各配線の電圧
次に、図12~図15を参照して、1SGD選択読み出し動作時の各配線の電圧について説明する。図12~図15は、Lowerページの1SGD選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図12の例では、選択ゲート線SGD0が選択された場合について説明する。図13の例では、選択ゲート線SGD1が選択された場合について説明する。図14の例では、選択ゲート線SGD2が選択された場合について説明する。図15の例では、選択ゲート線SGD3が選択された場合について説明する。
次に、図12~図15を参照して、1SGD選択読み出し動作時の各配線の電圧について説明する。図12~図15は、Lowerページの1SGD選択読み出し動作における各配線の電圧を示すタイミングチャートである。なお、図12の例では、選択ゲート線SGD0が選択された場合について説明する。図13の例では、選択ゲート線SGD1が選択された場合について説明する。図14の例では、選択ゲート線SGD2が選択された場合について説明する。図15の例では、選択ゲート線SGD3が選択された場合について説明する。
まず、選択ゲート線SGD0、すなわち、選択ゲート線SGD(4m)が選択される場合について、図11と異なる点を中心に説明する。
図12に示すように、選択ゲート線SGS、選択ワード線WL、非選択ワード線WL、及び信号STBは、図11の説明と同様である。
まず、時刻t0において、ロウデコーダ18は、1SGD選択として選択する選択ゲート線SGD0に電圧VSGDを印加する。同様に、ロウデコーダ18は、非選択の選択ゲート線SGD1~SGD7に電圧VSGDを印加する。
時刻t1において、ロウデコーダ18は、非選択の選択ゲート線SGD1~SGD7に電圧VSSを印加する。
時刻t2において、シーケンサ14は、信号BLC0及びBLC2の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS0及びBLS2の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n)及びBL(4n+2)には、電圧VBLが印加される。このとき、ビット線BL(4n+1)及びBL(4n+3)は、センス回路SAのトランジスタ30及び選択トランジスタST1がオフ状態のため、フローティング状態とされる。すなわち、選択ビット線BLには、電圧VBLが印加される。そして、非選択ビット線BLは、フローティング状態とされる。
1SGD選択読み出し動作の場合、選択ビット線BLの隣にフローティング状態のビット線BLが配置されるため、2SGD選択読み出し動作の場合よりも、ビット線BLの配線間容量が低減される。このため、ビット線BLのプリチャージ時間、及びノードSENの電圧が安定するまでの時間が短縮される。このため、1SGD選択読み出し動作における時刻t2~t3の期間の長さは、2SGD選択読み出し動作における時刻t2~t3の期間の長さよりも短くできる。同様に、1SGD選択読み出し動作における時刻t5~t6の期間の長さは、2SGD選択読み出し動作における時刻t5~t6の期間の長さよりも短くできる。
次に、選択ゲート線SGD1、すなわち、選択ゲート線SGD(4m+1)が選択される場合について、図11と異なる点を中心に説明する。
図13に示すように、選択ゲート線SGS、選択ワード線WL、非選択ワード線WL、及び信号STBは、図11の説明と同様である。
まず、時刻t0において、ロウデコーダ18は、1SGD選択として選択する選択ゲート線SGD1に電圧VSGDを印加する。同様に、ロウデコーダ18は、非選択の選択ゲート線SGD0及びSGD2~SGD7に電圧VSGDを印加する。
時刻t1において、ロウデコーダ18は、非選択の選択ゲート線SGD0及びSGD2~SGD7に電圧VSSを印加する。
時刻t2において、シーケンサ14は、信号BLC2及びBLC3の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS2及びBLS3の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n+2)及びBL(4n+3)には、電圧VBLが印加される。このとき、ビット線BL(4n)及びBL(4n+1)は、フローティング状態とされる。
次に、選択ゲート線SGD2、すなわち、選択ゲート線SGD(4m+2)が選択される場合について、図11と異なる点を中心に説明する。
図14に示すように、選択ゲート線SGS、選択ワード線WL、非選択ワード線WL、及び信号STBは、図11の説明と同様である。
まず、時刻t0において、ロウデコーダ18は、1SGD選択として選択する選択ゲート線SGD2に電圧VSGDを印加する。同様に、ロウデコーダ18は、非選択の選択ゲート線SGD0、SGD1、及びSGD3~SGD7に電圧VSGDを印加する。
時刻t1において、ロウデコーダ18は、非選択の選択ゲート線SGD0、SGD1、及びSGD3~SGD7に電圧VSSを印加する。
時刻t2において、シーケンサ14は、信号BLC1及びBLC3の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS1及びBLS3の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n+1)及びBL(4n+3)には、電圧VBLが印加される。このとき、ビット線BL(4n)及びBL(4n+2)は、フローティング状態とされる。
次に、選択ゲート線SGD3、すなわち、選択ゲート線SGD(4m+3)が選択される場合について、図11と異なる点を中心に説明する。
図15に示すように、選択ゲート線SGS、選択ワード線WL、非選択ワード線WL、及び信号STBは、図11の説明と同様である。
まず、時刻t0において、ロウデコーダ18は、1SGD選択として選択する選択ゲート線SGD3に電圧VSGDを印加する。同様に、ロウデコーダ18は、非選択の選択ゲート線SGD0~SGD2、及びSGD4~SGD7に電圧VSGDを印加する。
時刻t1において、ロウデコーダ18は、非選択の選択ゲート線SGD0~SGD2、及びSGD4~SGD7に電圧VSSを印加する。
時刻t2において、シーケンサ14は、信号BLC0及びBLC1の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS0及びBLS1の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n)及びBL(4n+1)には、電圧VBLが印加される。このとき、ビット線BL(4n+2)及びBL(4n+3)は、フローティング状態とされる。
1.5 本実施形態に係る効果
本実施形態に係る構成であれば、1つの選択ゲート線SGDを選択した1SGD選択動作と、2つの選択ゲート線SGDを選択した2SGD選択動作とを選択できる。従って、読み出し動作及び書き込み動作におけるデータ長を選択できる。
本実施形態に係る構成であれば、1つの選択ゲート線SGDを選択した1SGD選択動作と、2つの選択ゲート線SGDを選択した2SGD選択動作とを選択できる。従って、読み出し動作及び書き込み動作におけるデータ長を選択できる。
また、本実施形態に係る構成であれば、ストリングユニットSU毎に、NANDストリングNSが接続されるビット線BLが異なる。そして、1SGD選択動作において、選択ビット線BLに隣り合う2つのビット線BLの少なくとも1つを非選択ビット線BLにできる。換言すれば、選択ビット線BLの隣に、フローティング状態のビット線BLを配置できる。これにより、ビット線BLの配線間容量を低減できる。このため、ビット線BLのプリチャージ時間や、ノードSEMの安定化時間を短縮でき、読み出し動作の処理速度を向上できる。よって、半導体記憶装置の処理能力を向上できる。
2.第2実施形態
次に、第2実施形態について説明する。第2実施形態では、第1実施形態と異なるメモリセルアレイ17の構成について説明する。以下、第1実施形態と異なる点を中心に説明する。
次に、第2実施形態について説明する。第2実施形態では、第1実施形態と異なるメモリセルアレイ17の構成について説明する。以下、第1実施形態と異なる点を中心に説明する。
2.1 構成
2.1.1 メモリセルアレイの回路構成
まず、図16を参照して、メモリセルアレイ17の回路構成の一例について説明する。図16は、1つのブロックBLKの回路構成の一部を示している。
2.1.1 メモリセルアレイの回路構成
まず、図16を参照して、メモリセルアレイ17の回路構成の一例について説明する。図16は、1つのブロックBLKの回路構成の一部を示している。
図16に示すように、本実施形態では、例えば、ビット線BL0は、ストリングユニットSU0、SU1、SU4、及びSU5のNANDストリングNSに接続される。ビット線BL1は、ストリングユニットSU2、SU3、SU6、及びSU7のNANDストリングNSに接続される。ビット線BL2は、ストリングユニットSU0、SU1、SU4、及びSU5のNANDストリングNSに接続される。ビット線BL3は、ストリングユニットSU2、SU3、SU6、及びSU7のNANDストリングNSに接続される。
NANDストリングNSの内部構成は、図2の説明と同様である。
2.1.2 ストリングユニットとビット線との接続
次に、図17を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図17は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。
次に、図17を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図17は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。
図17に示すように、4つのストリングユニットSUに対して、4本のビット線BL毎に、接続及び非接続の周期が繰り返されている。
ストリングユニットSU(4m)及びSU(4m+1)は、ビット線BL(4n)及びBL(4n+2)に接続される。そして、ストリングユニットSU(4m)及びSU(4m+1)は、ビット線BL(4n+1)及びBL(4n+3)に非接続とされる。図17の例では、ストリングユニットSU0、SU1、SU4、及びSU5は、ビット線BL0、BL2、及びBL4に接続される。そして、ストリングユニットSU0、SU1、SU4、及びSU5は、ビット線BL1及びBL3に非接続とされる。すなわち、ストリングユニットSU0、SU1、SU4、及びSU5は、偶数番目のビット線BLに接続される。
ストリングユニットSU(4m+2)及びSU(4m+3)は、ビット線BL(4n+1)及びBL(4n+3)に接続される。そして、ストリングユニットSU(4m+2)及びSU(4m+3)は、ビット線BL(4n)及びBL(4n+2)に非接続とされる。図17の例では、ストリングユニットSU2、SU3、SU6、及びSU7は、ビット線BL1及びBL3に接続される。そして、ストリングユニットSU2、SU3、SU6、及びSU7は、ビット線BL0、BL2、及びBL4に非接続とされる。すなわち、ストリングユニットSU2、SU3、SU6、及びSU7は、奇数番目のビット線BLに接続される。
2.1.3 メモリセルアレイの平面構成
次に、図18を参照して、メモリセルアレイ17の平面構成の一例について説明する。図18は、メモリセルアレイ17の一部の領域の平面図を示している。図18の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
次に、図18を参照して、メモリセルアレイ17の平面構成の一例について説明する。図18は、メモリセルアレイ17の一部の領域の平面図を示している。図18の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
図17に示すように、本実施形態では、スリットSLTが、ブロックBLKのY方向の端部、選択ゲート線SGD1とSGD2との間、選択ゲート線SGD3とSGD4との間、及び選択ゲート線SGD5とSGD6との間に設けられている。ビット線BL0~BL7に接続されるコンタクトプラグCP2の配置は図4と異なる。他の構成は、図4と同様である。
2.2 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図19を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。
次に、図19を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。
まず、偶数選択ゲート線SGDeについて説明する。図19に示すように、1SGD選択動作において、選択ゲート線SGD(4m)が選択される場合、すなわち、選択ゲート線SGD0またはSGD4が選択される場合、ビット線BL(4n)及びBL(4n+2)が選択される。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が選択される。そして、ビット線BL(4n+1)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が非選択とされる。
1SGD選択動作において、選択ゲート線SGD(4m+2)が選択される場合、すなわち、選択ゲート線SGD2またはSGD6が選択される場合、ビット線BL(4n+1)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が選択される。そして、ビット線BL(4n)及びBL(4n+2)が非選択とされる。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が非選択とされる。
次に、奇数選択ゲート線SGDoについて説明する。
1SGD選択動作において、選択ゲート線SGD(4m+1)が選択される場合、すなわち、選択ゲート線SGD1またはSGD5が選択される場合、ビット線BL(4n)及びBL(4n+2)が選択される。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が選択される。そして、ビット線BL(4n+1)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が非選択とされる。
1SGD選択動作において、選択ゲート線SGD(4m+3)が選択される場合、すなわち、選択ゲート線SGD3またはSGD7が選択される場合、ビット線BL(4n+1)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が選択される。そして、ビット線BL(4n)及びBL(4n+2)が非選択とされる。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が非選択とされる。
このように、本実施形態では、1SGD選択の場合、選択ゲート線SGDによらず、選択ビット線BLと非選択ビット線BLとは、1本毎に交互に選択される。すなわち、メモリセルアレイ17の構成において、選択ビット線BLの両側に配置されたビット線BLは、非選択とされる。より具体的には、例えば、ビット線BL2が選択されている場合、隣り合って配置されたビット線BL1及びBL3は非選択とされる。
2.3 本実施形態に係る効果
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
3.第3実施形態
次に、第3実施形態について説明する。第3実施形態では、第1及び第2実施形態と異なるメモリセルアレイ17の構成について説明する。以下、第1及び第2実施形態と異なる点を中心に説明する。
次に、第3実施形態について説明する。第3実施形態では、第1及び第2実施形態と異なるメモリセルアレイ17の構成について説明する。以下、第1及び第2実施形態と異なる点を中心に説明する。
3.1 構成
3.1.1 メモリセルアレイの回路構成
まず、図20及び図21を参照して、メモリセルアレイ17の回路構成の一例について説明する。図20は、NANDストリングNSの回路図である。図21は、1つのブロックBLKの回路構成の一部を示している。
3.1.1 メモリセルアレイの回路構成
まず、図20及び図21を参照して、メモリセルアレイ17の回路構成の一例について説明する。図20は、NANDストリングNSの回路図である。図21は、1つのブロックBLKの回路構成の一部を示している。
まず、NANDストリングNSの内部構成について説明する。
図20に示すように、本実施形態のNANDストリングNSは、NANDストリングNSa及びNSbを含む。
NANDストリングNSaは、複数のメモリセルトランジスタMCa、並びに選択トランジスタSTa1及びSTa2を含んでいる。同様に、NANDストリングNSbは、複数のメモリセルトランジスタMCb、並びに選択トランジスタSTb1及びSTb2を含んでいる。図20の例では、NANDストリングNSaは、8個のメモリセルトランジスタMCa0~MCa7を含む。そして、NANDストリングNSbは、8個のメモリセルトランジスタMCb0~MCb7を含む。以下、メモリセルトランジスタMCa0~MCa7及びMCb0~MCb7のそれぞれを限定しない場合は、メモリセルトランジスタMCと表記する。また、選択トランジスタSTa1及びSTb1のそれぞれを限定しない場合は、選択トランジスタST1と表記する。選択トランジスタSTa2及びSTb2のそれぞれを限定しない場合は、選択トランジスタST2と表記する。
NANDストリングNSa内のメモリセルトランジスタMCa、並びに選択トランジスタSTa1及びSTa2の電流経路は、直列に接続される。より具体的には、紙面下側から上側に向かって、選択トランジスタSTa2、メモリセルトランジスタMCa0、MCa1、MCa2、MCa3、MCa4、MCa5、MCa6、及びMCa7、並びに選択トランジスタSTa1の順に、その電流経路は直列に接続される。同様に、NANDストリングNSb内のメモリセルトランジスタMCb、並びに選択トランジスタSTb1及びSTb2の電流経路は、直列に接続される。より具体的には、紙面下側から上側に向かって、選択トランジスタSTb2、メモリセルトランジスタMCb0、MCb1、MCb2、MCb3、MCb4、MCb5、MCb6、及びMCb7、並びに選択トランジスタSTb1の順に、その電流経路は直列に接続される。
NANDストリングNS内の選択トランジスタSTa1のドレインと選択トランジスタSTb1のドレインとは、1つのビット線BLに共通に接続される。また、NANDストリングNS内のブロックBLK内の選択トランジスタSTa2のソースと選択トランジスタSTb2のソースとは、ソース線SLに共通に接続される。
同一ブロックBLK内のメモリセルトランジスタMCa0~MCa7の制御ゲートは、それぞれワード線WLa0~WLa7に共通に接続される。同様に、同一ブロックBLK内のメモリセルトランジスタMCb0~MCb7の制御ゲートは、それぞれワード線WLb0~WLb7に共通に接続される。
NANDストリングNS内のNANDストリングNSa及びNSbは、それぞれ異なるストリングユニットSUに対応する。換言すれば、NANDストリングNSa及びNSbは、それぞれ異なる選択ゲート線SGDに接続される。図20の例では、選択トランジスタSTa1のゲートに選択ゲート線SGD0が接続されている。そして、選択トランジスタSTb1のゲートには、選択ゲート線SGD1が接続されている。
次に、メモリセルアレイ17の全体構成について説明する。
図21に示すように、ストリングユニットSU0には、選択ゲート線SGD0が接続されたNANDストリングNSaが含まれる。ストリングユニットSU1には、選択ゲート線SGD1が接続されたNANDストリングNSbが含まれる。ストリングユニットSU2には、選択ゲート線SGD2が接続されたNANDストリングNSaが含まれる。ストリングユニットSU3には、選択ゲート線SGD3が接続されたNANDストリングNSbが含まれる。ストリングユニットSU4には、選択ゲート線SGD4が接続されたNANDストリングNSaが含まれる。ストリングユニットSU5には、選択ゲート線SGD5が接続されたNANDストリングNSbが含まれる。ストリングユニットSU6には、選択ゲート線SGD6が接続されたNANDストリングNSaが含まれる。ストリングユニットSU7には、選択ゲート線SGD7が接続されたNANDストリングNSbが含まれる。
例えば、ビット線BL0は、選択ゲート線SGD1が接続されたNANDストリングNSb、及び選択ゲート線SGD2が接続されたNANDストリングNSaを含むNANDストリングNSに接続される。また、ビット線BL0は、選択ゲート線SGD5が接続されたNANDストリングNSb、及び選択ゲート線SGD6が接続されたNANDストリングNSaを含むNANDストリングNSに接続される。換言すれば、ビット線BL0は、ストリングユニットSU1、SU2、SU5、及びSU6に接続される。
例えば、ビット線BL1は、選択ゲート線SGD3が接続されたNANDストリングNSb、及び選択ゲート線SGD4が接続されたNANDストリングNSaを含むNANDストリングNSに接続される。また、ビット線BL1は、選択ゲート線SGD7が接続されたNANDストリングNSb、及び選択ゲート線SGD0が接続されたNANDストリングNSaを含むNANDストリングNSに接続される。換言すれば、ビット線BL1は、ストリングユニットSU0、SU3、SU4、及びSU7に接続される。
例えば、ビット線BL2は、選択ゲート線SGD0が接続されたNANDストリングNSa、及び選択ゲート線SGD1が接続されたNANDストリングNSbを含むNANDストリングNSに接続される。また、ビット線BL2は、選択ゲート線SGD4が接続されたNANDストリングNSa、及び選択ゲート線SGD5が接続されたNANDストリングNSbを含むNANDストリングNSに接続される。換言すれば、ビット線BL2は、ストリングユニットSU0、SU1、SU4、及びSU5に接続される。
例えば、ビット線BL3は、選択ゲート線SGD2が接続されたNANDストリングNSa、及び選択ゲート線SGD3が接続されたNANDストリングNSbを含むNANDストリングNSに接続される。また、ビット線BL3は、選択ゲート線SGD6が接続されたNANDストリングNSa、及び選択ゲート線SGD7が接続されたNANDストリングNSbを含むNANDストリングNSに接続される。換言すれば、ビット線BL3は、ストリングユニットSU2、SU3、SU6、及びSU7に接続される。
3.1.2 ストリングユニットとビット線との接続
次に、図22を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図22は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。
次に、図22を参照して、ストリングユニットSUとビット線BLとの接続の一例について説明する。図22は、ストリングユニットSUとビット線BLとの接続関係を示すテーブルである。
図22に示すように、4つのストリングユニットSUに対して、4本のビット線BL毎に、接続及び非接続の周期が繰り返されている。
ストリングユニットSU(4m)は、ビット線BL(4n+1)及びBL(4n+2)に接続される。そして、ストリングユニットSU(4m)は、ビット線BL(4n)及びBL(4n+3)に非接続とされる。図22の例では、ストリングユニットSU0及びSU4は、ビット線BL1及びBL2に接続される。そして、ストリングユニットSU0及びSU4は、ビット線BL0、BL3、及びBL4に非接続とされる。すなわち、ビット線BL0は、ストリングユニットSU0及びSU4に非接続とされる。そして、ビット線BL1以降のビット線BLは、ストリングユニットSU0及びSU4に対応して、2本毎に、接続と、非接続とが繰り返される。
ストリングユニットSU(4m+1)は、ビット線BL(4n)及びBL(4n+2)に接続される。そして、ストリングユニットSU(4m+1)は、ビット線BL(4n+1)及びBL(4n+3)に非接続とされる。図22の例では、ストリングユニットSU1及びSU5は、ビット線BL0、BL2、及びBL4に接続される。そして、ストリングユニットSU1及びSU5は、ビット線BL1及びBL3に非接続とされる。すなわち、ストリングユニットSU1及びSU5は、偶数番目のビット線BLに接続される。
ストリングユニットSU(4m+2)は、ビット線BL(4n)及びBL(4n+3)に接続される。そして、ストリングユニットSU(4m+2)は、ビット線BL(4n+1)及びBL(4n+2)に非接続とされる。図22の例では、ストリングユニットSU2及びSU6は、ビット線BL0、BL3、及びBL4に接続される。そして、ストリングユニットSU2及びSU6は、ビット線BL1及びBL2に非接続とされる。すなわち、ビット線BL0は、ストリングユニットSU2及びSU6に接続される。そして、ビット線BL1以降のビット線BLは、ストリングユニットSU2及びSU6に対応して、2本毎に、非接続と、接続とが繰り返される。
ストリングユニットSU(4m+3)は、ビット線BL(4n+1)及びBL(4n+3)に接続される。そして、ストリングユニットSU(4m+3)は、ビット線BL(4n)及びBL(4n+2)に非接続とされる。図22の例では、ストリングユニットSU3及びSU7は、ビット線BL1及びBL3に接続される。そして、ストリングユニットSU3及びSU7は、ビット線BL0、BL2、及びBL4に非接続とされる。すなわち、ストリングユニットSU3及びSU7は、奇数番目のビット線BLに接続される。
3.1.3 メモリセルアレイの平面構成
次に、図23及び図24を参照して、メモリセルアレイ17の平面構成の一例について説明する。図23は、選択ゲート線SGDの平面図を示している。図24は、ワード線WLa7及びWLb7の平面図を示している。図23及び図24の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
次に、図23及び図24を参照して、メモリセルアレイ17の平面構成の一例について説明する。図23は、選択ゲート線SGDの平面図を示している。図24は、ワード線WLa7及びWLb7の平面図を示している。図23及び図24の例では、説明を簡略化するため、絶縁層の一部が省略されている。また、ビット線BL0~BL7以外のビット線BLは省略されている。
図23に示すように、Y方向に沿って、紙面上側から下側に向かって、選択ゲート線SGD0、SGD1、SGD2、SGD3、SGD4、SGD5、SGD6、SGD7、SGD0が順に配置されている。選択ゲート線SGD0~SGD7は、X方向に延伸する。
Y方向に隣り合う2つの選択ゲート線SGDは、図示せぬ絶縁層によって離隔されている。2つの選択ゲート線SGDの間に設けられている絶縁層の領域を、メモリトレンチMTと表記する。より具体的には、選択ゲート線SGD0と選択ゲート線SGD1との間、選択ゲート線SGD1と選択ゲート線SGD2との間、選択ゲート線SGD2と選択ゲート線SGD3との間、選択ゲート線SGD3と選択ゲート線SGD4との間、選択ゲート線SGD4と選択ゲート線SGD5との間、選択ゲート線SGD5と選択ゲート線SGD6との間、選択ゲート線SGD6と選択ゲート線SGD7との間、及び選択ゲート線SGD7と選択ゲート線SGD0との間に、メモリトレンチMTが設けられている。
複数の選択ゲート線SGDの間には、複数のメモリピラーMPが例えば千鳥配列となるように配置されている。1つのメモリピラーMPが1つのNANDストリングNSに対応する。すなわち、1つのメモリピラーMPが、1組のNANDストリングNSa及びNANDストリングNSbに対応する。
例えば、選択ゲート線SGD0と選択ゲート線SGD1との間に設けられたメモリピラーMPにおいて、選択ゲート線SGD0の一部と選択ゲート線SGD0に接するメモリピラーMPの一部との組み合わせにより、ストリングユニットSU0の選択トランジスタSTa1が構成される。また、選択ゲート線SGD1の一部と選択ゲート線SGD1に接するメモリピラーMPの一部との組み合わせにより、ストリングユニットSU1の選択トランジスタSTb1が構成される。
次に、ワード線WLa7及びWLb7の平面レイアウトについて説明する。ワード線WLa7及びWLb7は、Z方向において、選択ゲート線SGDの下方に設けられている。
図24に示すように、ワード線WLa7は、Y方向に延伸する配線部分WLa7_0と、X方向に延伸する5本の配線部分WLa7_1~WLa7_5とを含む。ワード線WLb7は、Y方向に延伸する配線部分WLb7_0と、X方向に延伸する4本の配線部分WLb7_1~WLb7_4とを含む。
X方向における配線部分WLa7_0と配線部分WLb7_0との間に、Y方向に沿って、紙面上側から下側に向かって、配線部分WLa7_1、WLb7_1、WLa7_2、WLb7_2、WLa7_3、WLb7_3、WLa7_4、WLb7_4、及びWLa7_5が順に配置されている。配線部分WLa7_1~WLa7_5の一端は配線部分WLa7_0に接続され、配線部分WLb7_1~WLb7_4の一端は配線部分WLb7_0に接続されている。
配線部分WLa7_1は、選択ゲート線SGD0の下方に配置されている。配線部分WLb7_1は、選択ゲート線SGD1の下方に配置されている。配線部分WLa7_2は、選択ゲート線SGD2の下方に配置されている。配線部分WLb7_2は、選択ゲート線SGD3の下方に配置されている。配線部分WLa7_3は、選択ゲート線SGD4の下方に配置されている。配線部分WLb7_3は、選択ゲート線SGD5の下方に配置されている。配線部分WLa7_4は、選択ゲート線SGD6の下方に配置されている。配線部分WLb7_4は、選択ゲート線SGD7の下方に配置されている。配線部分WLa7_5は、選択ゲート線SGD0の下方に配置されている。
ワード線WLa7とワード線WLb7とはメモリトレンチMTによって互いに離隔されている。メモリトレンチMTは、他のワード線WL及び選択ゲート線SGSも同じように分離する。
ワード線WLa7とワード線WLb7との間には、複数のメモリピラーMPが配置されている。ワード線WLa7とワード線WLb7との間に設けられたメモリピラーMPにおいて、ワード線WLa7の一部とワード線WLa7に接するメモリピラーMPの一部との組み合わせにより、メモリセルトランジスタMCa7が構成される。同様に、ワード線WLb7の一部とワード線WLb7に接するメモリピラーMPの一部との組み合わせにより、メモリセルトランジスタMCb7が構成される。
メモリピラーMPの上には、図示せぬコンタクトプラグCP1が設けられている。そして、コンタクトプラグCP1の上には、コンタクトプラグCP2が設けられている。コンタクトプラグCP2は、Y方向に延伸する複数のビット線BLのいずれかと、コンタクトプラグCP1とを接続する。すなわち、メモリピラーMPは、コンタクトプラグCP1及びCP2を介して、いずれか1つのビット線BLに接続される。
3.1.4 メモリセルアレイの断面構成
次に、図25を参照して、メモリセルアレイ17の断面構成の一例について説明する。図25は、図23及び図24のB1-B2線に沿った断面図である。
次に、図25を参照して、メモリセルアレイ17の断面構成の一例について説明する。図25は、図23及び図24のB1-B2線に沿った断面図である。
図25に示すように、半導体基板100上には、絶縁層101が設けられている。絶縁層101上には、配線層102が設けられている。
配線層102は、X方向及びY方向にそれぞれ延伸する。配線層102は、ソース線SLとして機能する。
配線層102上には、絶縁層103が設けられている。
絶縁層103上には、複数の配線層104及び配線層120と、複数の絶縁層105とが1層ずつ交互に積層されている。図24の例では、9層の配線層104と9層の絶縁層105とが交互に積層されている。そして、最上層の配線層104の上方に、絶縁層105を介在させて、配線層120が設けられている。更に、配線層120の上に絶縁層105が設けられている。配線層104は、下層から順に選択ゲート線SGS、ワード線WL0~WL7として機能する。配線層120は、選択ゲート線SGDとして機能する。
メモリセルアレイ17内には、複数のメモリピラーMPが設けられている。1つのメモリピラーMPが1つのNANDストリングNSに対応する。換言すれば、1つのメモリピラーMPが、NANDストリングNSa及びNANDストリングNSbに対応する。メモリピラーMPは、配線層120及び9層の配線層104を貫通する。メモリピラーMPの底面は、配線層102に達する。
メモリピラーMPは、ブロック絶縁膜106、電荷蓄積層107、トンネル絶縁膜108、半導体層109、コア層110、及びキャップ層111を含む。メモリピラーMPの構成は、第1実施形態の図5の説明と同様である。
メモリセルアレイ17内には、メモリトレンチMTが形成されている。メモリトレンチMTは、配線層120及び9層の配線層104を貫通する。メモリトレンチMTの底面は、配線層102に達する。メモリトレンチMTは、X方向に延伸する。メモリトレンチMTは、メモリピラーMPに接する配線層104及び配線層120を、Y方向に2つに分離している。メモリトレンチMT内は、絶縁層130により埋め込まれている。絶縁層130には、例えばSiOが用いられる。
図24の例では、メモリピラーMPの紙面右側に接する9層の配線層104が、下層から順に選択ゲート線SGSa及びワード線WLa0~WLa7として機能する。また、メモリピラーMPの紙面左側に接する9層の配線層104が、下層から順に選択ゲート線SGSb及びワード線WLb0~WLb7として機能する。配線層120は、紙面右側から順に、選択ゲート線SGD0、SGD1、SGD2、及びSGD3として機能する。
メモリピラーMPと、ワード線WLa0~WLa7としてそれぞれ機能する8層の配線層104とが組み合わされることにより、メモリセルトランジスタMCa0~MCa7がそれぞれ構成される。同様に、メモリピラーMPと、ワード線WLb0~WLb7としてそれぞれ機能する8層の配線層104とが組み合わされることにより、メモリセルトランジスタMCb0~MCb7がそれぞれ構成される。また、メモリピラーMPと、選択ゲート線SGSaとして機能する配線層104とが組み合わされることにより、選択トランジスタSTa2が構成される。メモリピラーMPと、選択ゲート線SGSbとして機能する配線層104とが組み合わされることにより、選択トランジスタSTa2が構成される。
メモリピラーMPと、メモリピラーMPの紙面右側に接する配線層120とが組み合わされることにより、選択トランジスタSTa1が構成される。メモリピラーMPと、メモリピラーMPの紙面左側に接する配線層120とが組み合わされることにより、選択トランジスタSTb1が構成される。
メモリピラーMP及び絶縁層105の上には、絶縁層112が設けられている。
メモリピラーMPの上には、コンタクトプラグCP1として機能する導電体124が設けられている。
導電体124上には、コンタクトプラグCP2として機能する導電体125が設けられている。
導電体125及び絶縁層112上には、配線層126が設けられている。配線層126は、Y方向に延伸する。配線層126は、ビット線BLとして機能する。
3.2 読み出し動作及び書き込み動作における選択ゲート線及びビット線の選択
次に、図26を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。
次に、図26を参照して、読み出し動作及び書き込み動作における選択ゲート線SGD及びビット線BLの選択の一例について説明する。
まず、偶数選択ゲート線SGDeについて説明する。図26に示すように、1SGD選択動作において、選択ゲート線SGD(4m)が選択される場合、すなわち、選択ゲート線SGD0またはSGD4が選択される場合、ビット線BL(4n+1)及びBL(4n+2)が選択される。より具体的には、例えば、ビット線BL1、BL2、BL5、BL6、…が選択される。そして、ビット線BL(4n)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL0、BL3、BL4、BL7、…が非選択とされる。
1SGD選択動作において、選択ゲート線SGD(4m+2)が選択される場合、すなわち、選択ゲート線SGD2またはSGD6が選択される場合、ビット線BL(4n)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL0、BL3、BL4、BL7、…が選択される。そして、ビット線BL(4n+1)及びBL(4n+2)が非選択とされる。より具体的には、例えば、ビット線BL1、BL2、BL5、BL6、…が非選択とされる。
このように、1SGD選択動作において、偶数選択ゲート線SGDeのいずれかが選択される場合、選択ビット線BLと非選択ビット線BLとは、ビット線BL0を除き、2本毎に交互に選択される。すなわち、メモリセルアレイ17の構成において、選択ビット線BLの両側にビット線BLが配置されている場合、隣り合う2本のビット線BLの1つは、非選択とされる。より具体的には、例えば、ビット線BL1が選択されている場合、ビット線BL0は非選択とされ、ビット線BL2は選択される。
次に、奇数選択ゲート線SGDoについて説明する。
1SGD選択動作において、選択ゲート線SGD(4m+1)が選択される場合、すなわち、選択ゲート線SGD1またはSGD5が選択される場合、ビット線BL(4n)及びBL(4n+2)が選択される。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が選択される。そして、ビット線BL(4n+1)及びBL(4n+3)が非選択とされる。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が非選択とされる。
1SGD選択動作において、選択ゲート線SGD(4m+3)が選択される場合、すなわち、選択ゲート線SGD3またはSGD7が選択される場合、ビット線BL(4n+1)及びBL(4n+3)が選択される。より具体的には、例えば、ビット線BL1、BL3、BL5、BL7、…が選択される。そして、ビット線BL(4n)及びBL(4n+2)が非選択とされる。より具体的には、例えば、ビット線BL0、BL2、BL4、BL6、…が非選択とされる。
このように、1SGD選択動作において、奇数選択ゲート線SGDoのいずれかが選択される場合、選択ビット線BLと非選択ビット線BLとは、1本毎に交互に選択される。すなわち、メモリセルアレイ17の構成において、選択ビット線BLの両側に配置されたビット線BLは、非選択とされる。より具体的には、例えば、ビット線BL2が選択されている場合、隣り合って配置されたビット線BL1及びBL3は非選択とされる。
3.3 読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Lowerページの読み出し動作について説明する。以下では、図27~図30を参照して、1SGD選択読み出し動作について説明する。2SGD選択読み出し動作は、第1実施形態の図11と同様である。
次に、読み出し動作時の各配線の電圧の一例について説明する。以下では、読み出し動作の一例として、Lowerページの読み出し動作について説明する。以下では、図27~図30を参照して、1SGD選択読み出し動作について説明する。2SGD選択読み出し動作は、第1実施形態の図11と同様である。
まず、選択ゲート線SGD0、すなわち、選択ゲート線SGD(4m)が選択される場合について、第1実施形態の図12と異なる点を中心に説明する。
図27に示すように、選択ゲート線SGD0~SGD7及びSGS、選択ワード線WL、非選択ワード線WL、並びに信号STBは、図12と同様である。
時刻t2において、シーケンサ14は、信号BLC1及びBLC2の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS1及びBLS2の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n+1)及びBL(4n+2)には、電圧VBLが印加される。このとき、ビット線BL(4n)及びBL(4n+3)は、センス回路SAのトランジスタ30及び選択トランジスタST1がオフ状態のため、フローティング状態とされる。
次に、選択ゲート線SGD1、すなわち、選択ゲート線SGD(4m+1)が選択される場合について、第1実施形態の図13と異なる点を中心に説明する。
図28に示すように、時刻t2において、シーケンサ14は、信号BLC0及びBLC2の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS0及びBLS2の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n)及びBL(4n+2)には、電圧VBLが印加される。このとき、ビット線BL(4n+1)及びBL(4n+3)は、フローティング状態とされる。
次に、選択ゲート線SGD2、すなわち、選択ゲート線SGD(4m+2)が選択される場合について、第1実施形態の図14と異なる点を中心に説明する。
図29に示すように、時刻t2において、シーケンサ14は、信号BLC0及びBLC3の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS0及びBLS3の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n)及びBL(4n+3)には、電圧VBLが印加される。このとき、ビット線BL(4n+1)及びBL(4n+2)は、フローティング状態とされる。
次に、選択ゲート線SGD3、すなわち、選択ゲート線SGD(4m+3)が選択される場合について、図15と異なる点を中心に説明する。
図30に示すように、時刻t2において、シーケンサ14は、信号BLC1及びBLC3の電圧を、電圧VBLCに設定する。また、シーケンサ14は、信号BLS1及びBLS3の電圧を、電圧VBLSに設定する。これにより、ビット線BL(4n+1)及びBL(4n+3)には、電圧VBLが印加される。このとき、ビット線BL(4n)及びBL(4n+2)は、フローティング状態とされる。
3.4 本実施形態に係る効果
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
4.変形例等
上記実施形態に係る半導体記憶装置は、第1選択トランジスタ(ST1)及び第1選択トランジスタに接続された第1メモリセル(MC7)を含む第1メモリストリング(NS)を有する第1ストリングユニット(SU0)と、第2選択トランジスタ(ST1)及び第2選択トランジスタに接続された第2メモリセル(MC7)を含む第2メモリストリング(NS)を有する第2ストリングユニット(SU2)と、第1選択トランジスタに接続された第1選択ゲート線(SGD0)と、第2選択トランジスタに接続され、第1選択ゲート線と異なる第2選択ゲート線(SGD2)と、第1ストリングユニットに接続され、第2ストリングユニットに接続されていない第1ビット線(BL0)と、第2ストリングユニットに接続され、第1ストリングユニットに接続されていない第2ビット線(BL1)と、第1メモリセル及び第2メモリセルに接続された第1ワード線(WL7)と、を含む。第一読み出し動作において、第1選択ゲート線及び第2選択ゲート線の両方が選択される。第二読み出し動作において、第1選択ゲート線が選択され、第2選択ゲート線が選択されない。
上記実施形態に係る半導体記憶装置は、第1選択トランジスタ(ST1)及び第1選択トランジスタに接続された第1メモリセル(MC7)を含む第1メモリストリング(NS)を有する第1ストリングユニット(SU0)と、第2選択トランジスタ(ST1)及び第2選択トランジスタに接続された第2メモリセル(MC7)を含む第2メモリストリング(NS)を有する第2ストリングユニット(SU2)と、第1選択トランジスタに接続された第1選択ゲート線(SGD0)と、第2選択トランジスタに接続され、第1選択ゲート線と異なる第2選択ゲート線(SGD2)と、第1ストリングユニットに接続され、第2ストリングユニットに接続されていない第1ビット線(BL0)と、第2ストリングユニットに接続され、第1ストリングユニットに接続されていない第2ビット線(BL1)と、第1メモリセル及び第2メモリセルに接続された第1ワード線(WL7)と、を含む。第一読み出し動作において、第1選択ゲート線及び第2選択ゲート線の両方が選択される。第二読み出し動作において、第1選択ゲート線が選択され、第2選択ゲート線が選択されない。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
実施形態は例示であり、発明の範囲はそれらに限定されない。
1…半導体記憶装置
10…入出力回路
11…ロジック制御回路
12…アドレスレジスタ
13…コマンドレジスタ
14…シーケンサ
15…電圧発生回路
16…レディ/ビジー回路
17…メモリセルアレイ
18…ロウデコーダ
19…センスアンプ
20…データレジスタ
21…カラムデコーダ
30~38…トランジスタ
100…半導体基板
101、103、105、112~114、116、117、121~123、130…絶縁層
102、104、120、126…配線層
106…ブロック絶縁膜
107…電荷蓄積層
108…トンネル絶縁膜
109、115、115a、115b、115c…半導体層
110…コア層
111…キャップ層
119…積層体
124、125…導電体
BL、BL0~BL7…ビット線
BLC0~BLC3、BLS0~BLS3…信号
CP1、CP2…コンタクトプラグ
MC、MC0~MC7、MCa0~MCa7、MCb0~MCb7…メモリセルトランジスタ
MP、MP1~MP4…メモリピラー
MT…メモリトレンチ
SAU、SAU0~SAU5…センスアンプユニット
SGD、SGD0~SGD7、SGS、SGSa、SGSb…選択ゲート線
SL…ソース線
ST1、ST2、STa1、STa2、STb1、STb2…選択トランジスタ
SU、SU0~SU7…ストリングユニット
WL、WL0~WL7、WLa0~WLa7、WLb0~WLb7…ワード線
WLa7_0~WLa7_5、WLb7_0~WLb7_4…配線部分
10…入出力回路
11…ロジック制御回路
12…アドレスレジスタ
13…コマンドレジスタ
14…シーケンサ
15…電圧発生回路
16…レディ/ビジー回路
17…メモリセルアレイ
18…ロウデコーダ
19…センスアンプ
20…データレジスタ
21…カラムデコーダ
30~38…トランジスタ
100…半導体基板
101、103、105、112~114、116、117、121~123、130…絶縁層
102、104、120、126…配線層
106…ブロック絶縁膜
107…電荷蓄積層
108…トンネル絶縁膜
109、115、115a、115b、115c…半導体層
110…コア層
111…キャップ層
119…積層体
124、125…導電体
BL、BL0~BL7…ビット線
BLC0~BLC3、BLS0~BLS3…信号
CP1、CP2…コンタクトプラグ
MC、MC0~MC7、MCa0~MCa7、MCb0~MCb7…メモリセルトランジスタ
MP、MP1~MP4…メモリピラー
MT…メモリトレンチ
SAU、SAU0~SAU5…センスアンプユニット
SGD、SGD0~SGD7、SGS、SGSa、SGSb…選択ゲート線
SL…ソース線
ST1、ST2、STa1、STa2、STb1、STb2…選択トランジスタ
SU、SU0~SU7…ストリングユニット
WL、WL0~WL7、WLa0~WLa7、WLb0~WLb7…ワード線
WLa7_0~WLa7_5、WLb7_0~WLb7_4…配線部分
Claims (7)
- 第1選択トランジスタ及び前記第1選択トランジスタに接続された第1メモリセルを含む第1メモリストリングを有する第1ストリングユニットと、
第2選択トランジスタ及び前記第2選択トランジスタに接続された第2メモリセルを含む第2メモリストリングを有する第2ストリングユニットと、
前記第1選択トランジスタに接続された第1選択ゲート線と、
前記第2選択トランジスタに接続され、前記第1選択ゲート線と異なる第2選択ゲート線と、
前記第1ストリングユニットに接続され、前記第2ストリングユニットに接続されていない第1ビット線と、
前記第2ストリングユニットに接続され、前記第1ストリングユニットに接続されていない第2ビット線と、
前記第1メモリセル及び前記第2メモリセルに接続された第1ワード線と
を備え、
第一読み出し動作において、前記第1選択ゲート線及び前記第2選択ゲート線の両方が選択され、第二読み出し動作において、前記第1選択ゲート線が選択され、前記第2選択ゲート線が選択されない、
半導体記憶装置。 - 前記第一読み出し動作において、前記第1ビット線及び前記第2ビット線には、第1電圧が印加され、
前記第二読み出し動作において、前記第1ビット線には前記第1電圧が印加され、前記第2ビット線は、フローティング状態とされる、
請求項1に記載の半導体記憶装置。 - 前記第1ビット線に接続された第1センスアンプユニットと、
前記第2ビット線に接続された第2センスアンプユニットと
を更に備え、
第1センスアンプユニットは、前記第1ビット線に接続された第1トランジスタを含み、
第2センスアンプユニットは、前記第2ビット線に接続された第2トランジスタを含み、
前記第一読み出し動作において、前記第1トランジスタ及び前記第2トランジスタはオン状態とされ、
前記第二読み出し動作において、前記第1トランジスタはオン状態とされ、前記第2トランジスタはオフ状態とされる、
請求項1または2に記載の半導体記憶装置。 - 前記第一読み出し動作において、前記第1選択トランジスタ及び前記第2選択トランジスタはオン状態とされ、
前記第二読み出し動作において、前記第1選択トランジスタはオン状態とされ、前記第2選択トランジスタはオフ状態とされる、
請求項1乃至3のいずれか一項に記載の半導体記憶装置。 - 前記第1ビット線と前記第2ビット線とは、隣り合って配置される、
請求項1乃至4のいずれか一項に記載の半導体記憶装置。 - 第3選択トランジスタ及び前記第3選択トランジスタに接続された第3メモリセルを含む第3メモリストリングを有する第3ストリングユニットと、
前記第3選択トランジスタに接続され、前記第1選択ゲート線及び前記第2選択ゲート線と異なる第3選択ゲート線と、
前記第2ビット線に接続されたコンタクトプラグと
を更に備え、
前記第3メモリセルは、前記第1ワード線に接続され、
前記第2選択トランジスタと前記第3選択トランジスタとは、前記コンタクトプラグを介して前記第2ビット線に接続される、
請求項1乃至5のいずれか一項に記載の半導体記憶装置。 - 第3選択トランジスタ及び前記第3選択トランジスタに接続された第3メモリセルを含む第3メモリストリングを有する第3ストリングユニットと、
前記第3選択トランジスタのゲートに接続され、前記第1選択ゲート線及び前記第2選択ゲート線と異なる第3選択ゲート線と、
前記第2ビット線に接続されたコンタクトプラグと、
前記第3メモリセルに接続され、前記第1ワード線と隣り合って配置された第2ワード線と
を更に備え、
前記第2選択トランジスタと前記第3選択トランジスタとは、前記コンタクトプラグを介して前記第2ビット線に接続される、
請求項1乃至5のいずれか一項に記載の半導体記憶装置。
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WO2020102815A1 (en) * | 2018-11-18 | 2020-05-22 | NEO Semiconductor, Inc. | Methods and apparatus for nand flash memory |
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-
2021
- 2021-04-28 JP JP2021076417A patent/JP2022170342A/ja active Pending
- 2021-12-15 US US17/552,225 patent/US11942153B2/en active Active
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Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
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