JP2021086645A - 半導体記憶装置 - Google Patents

Abstract

【課題】 高性能な半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、半導体の第１部分と面する第１ワード線と、半導体の第２部分と面するとともに第１ワード線とともに半導体を挟み、第１ワード線とは別個の第２ワード線、半導体の第１部分に位置し、第１ワード線と接続された第１セルトランジスタと、半導体の第２部分に位置し、第２ワード線と接続された第２セルトランジスタを備える。第１動作において、第１ワード線に第１電圧が印加されているとともに第２ワード線に第１電圧より高い第２電圧が印加されている間に第２セルトランジスタの閾値電圧に基づくデータが取得される第１リードが行われる。第２動作において、第２ワード線に第１電圧より高く第２電圧より低い第３電圧が印加されている間に第１セルトランジスタの閾値電圧に基づくデータが取得される第２リードが行われる。【選択図】 図１２

Description

実施形態は、概して半導体記憶装置に関する。

３次元に配列されたメモリセルを有する半導体記憶装置が知られている。

米国特許出願公開第２０１６／０２６８２７７号明細書 米国特許９２０２７５０号明細書

高性能な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、半導体の上記第１部分と面する第１ワード線と、上記半導体の上記第２部分と面するとともに上記第１ワード線とともに上記半導体を挟み、上記第１ワード線とは別個の第２ワード線、上記半導体の上記第１部分に位置し、上記第１ワード線と接続された第１セルトランジスタと、上記半導体の上記第２部分に位置し、上記第２ワード線と接続された第２セルトランジスタを備える。第１動作において、上記第１ワード線に第１電圧が印加されているとともに上記第２ワード線に上記第１電圧より高い第２電圧が印加されている間に上記第２セルトランジスタの閾値電圧に基づくデータが取得される第１リードが行われる。第２動作において、上記第２ワード線に上記第１電圧より高く上記第２電圧より低い第３電圧が印加されている間に上記第１セルトランジスタの閾値電圧に基づくデータが取得される第２リードが行われる。

図１は、第１実施形態の半導体記憶装置中の要素及び接続、並びに関連する要素を示す。 図２は、第１実施形態の１つのブロック中のいくつかの要素及び接続の例を示す。 図３は、第１実施形態のメモリセルアレイの一部の１つの層のｘｙ面に沿った構造を示す。 図４は、第１実施形態のメモリセルアレイの一部の１つの層のｘｙ面に沿った構造を示す。 図５は、第１実施形態の１つのメモリピラーのｘｙ面に沿った断面構造を示す。 図６は、第１実施形態のメモリセルアレイの一部のｙｚ面に沿った断面構造を示す。 図７は、第１実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。 図８は、第１実施形態のセンスアンプ中の要素及び接続を示す。 図９は、第１実施形態のセンスアンプ回路の例示的な回路図である。 図１０は、第１実施形態の半導体記憶装置の一部で生じ得る電荷の状態の例を示す。 図１１は、第１実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図１２は、第１実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図１３は、第１実施形態の半導体記憶装置の或る動作の間のデータラッチの状態を順に示す。 図１４は、図１３に示される状態に続く状態を示す。 図１５は、図１４に示される状態に続く状態を示す。 図１６は、図１５に示される状態に続く状態を示す。 図１７は、図１６に示される状態に続く状態を示す。 図１８は、図１７に示される状態に続く状態を示す。 図１９は、図１８に示される状態に続く状態を示す。 図２０は、図１９に示される状態に続く状態を示す。 図２１は、図２０に示される状態に続く状態を示す。 図２２は、図２１に示される状態に続く状態を示す。 図２３は、図２２に示される状態に続く状態を示す。 図２４は、図２３に示される状態に続く状態を示す。 図２５は、図２４に示される状態に続く状態を示す。 図２６は、第１実施形態の半導体記憶装置の或る動作の間のデータラッチの状態を順に示す。 図２７は、図２６に示される状態に続く状態を示す。 図２８は、図２７に示される状態に続く状態を示す。 図２９は、図２８に示される状態に続く状態を示す。 図３０は、図２９に示される状態に続く状態を示す。 図３１は、図３０に示される状態に続く状態を示す。 図３２は、図３１に示される状態に続く状態を示す。 図３３は、図３２に示される状態に続く状態を示す。 図３４は、図３３に示される状態に続く状態を示す。 図３５は、図３４に示される状態に続く状態を示す。 図３６は、図３５に示される状態に続く状態を示す。 図３７は、図３６に示される状態に続く状態を示す。 図３８は、図３７に示される状態に続く状態を示す。 図３９は、図３８に示される状態に続く状態を示す。 図４０は、図３９に示される状態に続く状態を示す。 図４１は、図４０に示される状態に続く状態を示す。 図４２は、図４１に示される状態に続く状態を示す。 図４３は、図４２に示される状態に続く状態を示す。 図４４は、図４３に示される状態に続く状態を示す。 図４５は、図４４に示される状態に続く状態を示す。 図４６は、図４５に示される状態に続く状態を示す。 図４７は、図４６に示される状態に続く状態を示す。 図４８は、図４７に示される状態に続く状態を示す。 図４９は、図４８に示される状態に続く状態を示す。 図５０は、図４９に示される状態に続く状態を示す。 図５１は、第２実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５２は、第２実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５３は、第３実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５４は、第３実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５５は、第３実施形態の変形例の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５６は、第３実施形態の変形例の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５７は、第４実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５８は、第４実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図５９は、第４実施形態の変形例の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６０は、第５実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６１は、第５実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６２は、第６実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６３は、第６実施形態の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６４は、第６実施形態の変形例の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６５は、第６実施形態の変形例の半導体記憶装置の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。 図６６は、第７実施形態の半導体記憶装置の一部の構造の斜視図である。 図６７は、第７実施形態の半導体記憶装置の半導体の或る層の一部のｘｙ面に沿った構造を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付される。略一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下、ｘｙｚ直行座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

＜第１実施形態＞
＜１．１．構造（構成）＞
図１は、第１実施形態の半導体記憶装置１中の要素及び接続、並びに関連する要素を示す。図１に示されるように、半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置（図示せず）から命令を受け取り、受け取られた命令に基づいて半導体記憶装置１を制御する。

半導体記憶装置１は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。ＮＡＮＤバスは、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＢＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳ及び￣ＤＱＳ、並びにレディー・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示す。半導体記憶装置１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、コマンド（ＣＭＤ）、書込みデータ又はリードデータ（ＤＡＴ）、アドレス情報（ＢＤＤ）、及びステータス（ＳＴＢ）を含む。

信号￣ＣＥは半導体記憶装置１をイネーブルにする。信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を半導体記憶装置１に通知する。信号ＡＬＥは、入出力信号ＤＱによるアドレス信号の送信を半導体記憶装置１に通知する。信号￣ＷＥは、入出力信号ＤＱの取り込みを半導体記憶装置１に指示する。信号￣ＲＥは、入出力信号ＤＱの出力を半導体記憶装置１に指示する。レディー・ビジー信号ＲＢは、半導体記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。半導体記憶装置１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。

半導体記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６等の要素を含む。

メモリセルアレイ１０は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリングＮＳ（図示せず）の集合である。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴを含む。

コマンドレジスタ１１は、メモリコントローラ２によって受け取られたコマンドＣＭＤを保持する。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。

アドレスレジスタ１２は、メモリコントローラ２によって受け取られたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。シーケンサ１３は、コマンドレジスタ１１から受け取られたコマンドＣＭＤに基づいてドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、データリード、データ書込み、データ消去等を含む種々の動作を行う。

ドライバ１４は、半導体記憶装置１の動作に必要な種々の電位を生成し、複数の電位のうちの選択されたものをロウデコーダ１５に供給する。

ロウデコーダ１５は、アドレスレジスタ１２から受け取られたブロックアドレスＢＡに基づいて選択された１つのブロックＢＬＫにドライバ１４から供給される電位を転送する。

センスアンプ１６は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。

＜１．１．２．メモリセルアレイ＞
図２は、第１実施形態のメモリセルアレイ１０の一部の回路図であり、１つのブロックＢＬＫ０中の要素及び接続、並びに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図２に示される要素及び接続を含む。

１つのブロックＢＬＫは、複数（例えば８つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ７）を含む。

ｍ＋１（ｍは自然数）本のビット線ＢＬ０乃至ＢＬｍの各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０乃至ＳＵ７の各々からの１つのＮＡＮＤストリングＮＳと接続されている。相違する複数のビット線ＢＬとそれぞれ接続された複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。

α（αは偶数）の各々の値のケースについて、ストリングユニットＳＵα中のＮＡＮＤストリングＮＳａは、１つの選択ゲートトランジスタＳＴａ、複数（例えば８つ）のメモリセルトランジスタＭＴａ（ＭＴａ０乃至ＭＴａ７）、及び１つの選択ゲートトランジスタＤＴａ（ＤＴａ０乃至ＤＴａ７（一部図示せず））を含む。選択ゲートトランジスタＳＴａ、メモリセルトランジスタＭＴａ０乃至ＭＴａ７、及び選択ゲートトランジスタＤＴａは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されており、ＮＡＮＤストリングＮＳａを構成する。メモリセルトランジスタＭＴ（ＭＴｂ）は、制御ゲート電極（ワード線ＷＬ）、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。

αの各々の値のケースについて、ストリングユニットＳＵα中のメモリセルトランジスタＭＴａ０乃至ＭＴａ７の制御ゲート電極は、ワード線ＷＬａ０乃至ＷＬａ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。

αの各々の値のケースについて、選択ゲートトランジスタＤＴαはストリングユニットＳＵαに属する。αの各々の値のケースについて、ストリングユニットＳＵα中の複数のＮＡＮＤストリングＮＳａのそれぞれの選択ゲートトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。

β（βは奇数）の各々の値のケースについて、ストリングユニットＳＵβ中のＮＡＮＤストリングＮＳｂは、１つの選択ゲートトランジスタＳＴｂ、複数（例えば８つ）のメモリセルトランジスタＭＴｂ（ＭＴｂ０乃至ＭＴｂ７）、及び１つの選択ゲートトランジスタＤＴｂ（ＤＴｂ０乃至ＤＴｂ７（一部図示せず））を含む。選択ゲートトランジスタＳＴｂ、メモリセルトランジスタＭＴｂ、及び選択ゲートトランジスタＤＴｂは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されており、ＮＡＮＤストリングＮＳｂを構成する。

βの各々の値のケースについて、ストリングユニットＳＵβ中のメモリセルトランジスタＭＴｂ０乃至ＭＴｂ７の制御ゲート電極は、ワード線ＷＬｂ０乃至ＷＬｂ７とそれぞれ接続されている。

βの各々の値のケースについて、選択ゲートトランジスタＤＴβはストリングユニットＳＵβに属する。βの各々の値のケースについて、ストリングユニットＳＵβ中の複数のＮＡＮＤストリングＮＳｂのそれぞれの選択ゲートトランジスタＤＴβのゲートは選択ゲート線ＳＧＤＬβに接続されている。

図３は、第１実施形態のメモリセルアレイ１０の一部の１つの層のｘｙ面に沿った構造を示す。図３に示されるように、複数の導電体ＣＤ（ＣＤ１乃至ＣＤ６）が設けられている。導電体ＣＤ１乃至ＣＤ６は、各々、２つの部分を含む。γ（γは自然数）が各々の値のケースについて、導電体ＣＤγの２つの部分は、図３に示される領域とは別の領域において互いに接続されている。以下、γが各々の値のケースについて、導電体ＣＤγの当該２つの部分の各々は、導電体部分ＣＤγと称される場合がある。

導電体部分ＣＤ１乃至ＣＤ７は、ｘ軸に沿って延びる。γが各々の値のケースについて、導電体部分ＣＤγの一方、導電体部分ＣＤ（γ＋１）の一方、導電体部分ＣＤγの他方、及び導電体部分ＣＤ（γ＋１）の他方は、この順で、ｙ軸に沿って並ぶ。γが各々の値のケースについて、導電体ＣＤγは、選択ゲート線ＳＧＤＬγとして機能する。

ｙ軸に沿って並ぶ２つの導電体部分ＣＤの各対は、間において分離絶縁体ＩＭを挟む。分離絶縁体ＩＭは、ｘｚ面に沿って広がる。

各分離絶縁体ＩＭと同じ行において、複数のメモリピラーＭＰが、ｘ軸に沿って並ぶ。メモリピラーＭＰは、ｚ軸に沿って延びる柱状の形状を有する。各メモリピラーＭＰは、当該メモリピラーＭＰのｙ軸に沿った両側の２つの導電体部分ＣＤに亘って広がり、当該２つの導電体部分ＣＤと部分的に接する。分離絶縁体ＩＭの或る第１行中の複数のメモリピラーＭＰのｘ軸上のそれぞれの座標は、当該分離絶縁体ＩＭの第１行の隣の分離絶縁体ＩＭの第２行中の複数のメモリピラーＭＰのｘ軸上のそれぞれの座標と異なる。例えば、当該分離絶縁体ＩＭの第１行中の各メモリピラーＭＰのｘ軸上の座標（ｘ軸座標）は、分離絶縁体ＩＭの第２行中の隣り合う２つのメモリピラーＭＰのそれぞれのｘ軸座標の間にある。

図４は、第１実施形態のメモリセルアレイの一部の１つの層のｘｙ面に沿った構造を示す。図４は、図３に示される領域と同じ領域について示し、図３に示される構造の層よりも下の層の構造を示す。図４に示される構造と同じ構造が、ｚ軸上で異なる複数の座標の各々に位置する層に設けられる。

図４に示されるように、複数の導電体ＣＷ（ＣＷａ及びＣＷｂ）が設けられている。導電体ＣＷａは、各々がｘ軸に沿って延びる複数の部分を含む。以下、導電体ＣＷａの当該部分の各々は、導電体部分ＣＷａと称される場合がある。全ての導電体部分ＣＷａは、図４に示される領域とは別の領域において互いに接続されている。

導電体ＣＷｂは、各々がｘ軸に沿って延びる複数の部分を含む。以下、導電体ＣＷｂの当該部分の各々は、導電体部分ＣＷｂと称される場合がある。全ての導電体部分ＣＷｂは、図４に示される領域とは別の領域において互いに接続されている。

導電体部分ＣＷａ及び導電体部分ＣＷｂは、ｙ軸に沿って交互に並ぶ。導電体部分ＣＷａ及び導電体部分ＣＷｂの各々は、図３に示される導電体部分ＣＤ１乃至ＣＤ７のいずれか１つのｚ軸に沿った下方に位置する。導電体部分ＣＷａ及び導電体部分ＣＷｂのうちのｙ軸に沿って並ぶ２つの間において、分離絶縁体ＩＭ及び複数のメモリピラーＭＰがｚ軸に沿って延びている。各メモリピラーＭＰは、当該メモリピラーＭＰのｙ軸に沿った両側の２つの導電体部分ＣＷａ及びＣＷｂに亘って広がり、当該２つの導電体部分ＣＷａ及びＣＷｂと部分的に接する。

導電体ＣＷａは、ワード線ＷＬａ０乃至ＷＬａ７のいずれか１つとして機能する。導電体ＣＷｂは、ワード線ＷＬｂ０乃至ＷＬｂ７のいずれか１つとして機能する。或る同じ層に位置する導電体ＣＷａ及びＣＷｂは、ワード線ＷＬａｎ（ｎは自然数）及びＷＬｂｎのｎにおいて同じ値を有する。具体的には、例えば、或る第１層に位置する導電体ＣＷａ及びＣＷｂは、それぞれワード線ＷＬａ１及びＷＬｂ１として機能する。

図５は、第１実施形態の１つのメモリピラーＭＰのｘｙ面に沿った断面構造を示し、導電体ＣＷａ及びＣＷｂが位置する層での構造を示す。例えば、各メモリピラーＭＰは、図５に示される構造を有する。

図５に示されるとともに上記されるように、メモリピラーＭＰは、導電体ＣＷａ及び導電体ＣＷｂの間に位置する。図５は、例として、上側において導電体部分ＣＷａと接するとともに下側において導電体部分ＣＷｂと接するメモリピラーＭＰを示す。

図５に示されるように、メモリピラーＭＰは、コア絶縁体ＩＣ、半導体ピラーＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＢ、及びブロック絶縁体ＩＢを含む。メモリピラーＭＰは、さらなる導電体又は絶縁体を含んでいても良い。

コア絶縁体ＩＣは、メモリピラーＭＰの中央に位置する。半導体ピラーＰＬは、コア絶縁体ＩＣの側面を覆う。半導体ピラーＰＬは、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴ並びにＳＴのチャネルが形成されるチャネル領域として機能する。トンネル絶縁体ＩＴは、半導体ピラーＰＬの側面を覆う。

ブロック絶縁体ＩＢは、メモリピラーＭＰの最も外側に位置し、メモリピラーＭＰの側面を構成する。ブロック絶縁体ＩＢは、導電体部分ＣＷｂ、導電体部分ＣＷｂ、及び分離絶縁体ＩＭと接する。

電荷蓄積層ＣＢは、トンネル絶縁体ＩＴとブロック絶縁体ＩＢの間に位置し、例えば、トンネル絶縁体ＩＴの側面を覆う。電荷蓄積層ＣＢは、絶縁体であっても導電体であってもよい。

メモリピラーＭＰのうちの、導電体部分ＣＷｂ又は導電体部分ＣＷｂと面する部分は、１つのメモリセルトランジスタＭＴとして機能する。

メモリセルアレイ１０は、例として、図６に示される構造を有することが可能である。図６は、第１実施形態のメモリセルアレイ１０の一部のｙｚ面に沿った断面構造を示し、ｙ軸に沿って並ぶ２つのメモリピラーＭＰを含む領域を示す。

図６に示されるように、基板ｓｕｂは、ｘｙ面に沿って広がる。基板ｓｕｂの上方に導電体ＣＣが設けられている。導電体ＣＣは、ソース線ＣＥＬＳＲＣとして機能する。導電体ＣＣの上方に、２つの導電体ＣＳ、複数の導電体部分ＣＷ（例えば８つの導電体部分ＣＷａ及び８つの導電体部分ＣＷｂ）、及び導電体部分ＣＤが設けられている。導電体ＣＳ、ＣＷ、及びＣＤは、この順で間隔を有してｚ軸に沿って並び、ｙ軸に沿って延びる。図６には、導電体ＣＳの複数の部分が示されており、図６に示されている導電体ＣＳの部分は、図６に示されている領域とは別の領域で互いに接続されている。以下、図６に示されている導電体ＣＳの部分は導電体部分ＣＳと称される場合がある。

図６に示されるとともに図３から図５を参照して上記されるように、各導電体部分ＣＤは、メモリピラーＭＰ及び分離絶縁体ＩＭの各間に位置し、各導電体部分ＣＷは、メモリピラーＭＰ及び分離絶縁体ＩＭの各２つの間に位置する。同様に、各導電体部分ＣＳ、及び各導電体部分ＣＤは、メモリピラーＭＰ及び分離絶縁体ＩＭの各間に位置する。

各導電体ＣＳは、選択ゲート線ＳＧＳａＬ又は選択ゲート線ＳＧＳｂＬとして機能する。各導電体部分ＣＤは、選択ゲート線ＳＧＤＬ０乃至ＳＧＤＬ７のいずれかの部分として機能する。

導電体部分ＣＷａは、相違する８つの層に位置する。δ（δは自然数）の各々の値のケースについて、基板ｓｕｂからδ番目の層中の導電体部分ＣＷａは、ワード線ＷＬｂ（δ−１）として機能する。

導電体部分ＣＷｂは、相違する８つの層に位置する。δの各々の値のケースについて、基板ｓｕｂからδ番目の層中の導電体部分ＣＷｂは、ワード線ＷＬｂ（δ−１）として機能する。

メモリピラーＭＰは、導電体部分ＣＤより高い位置と導電体ＣＣの内部とに亘って、ｚ軸に沿って延びる。半導体ピラーＰＬは、ｚ軸に沿って延び、下端において導電体ＣＣと接する。いくつかのメモリピラーＭＰの上端は、半導体ピラーＰＬの部分において、導電性のプラグＣＰを介して導電体ＣＴと接続されている。導電体ＣＴはｘ軸に沿って延び、１つのビット線ＢＬとして機能し、ｙ軸上で別の座標に位置する別の導電体ＣＴと間隔を有する。

分離絶縁体ＩＭは、導電体部分ＣＤから導電体部分ＣＳに亘って、ｙｚ面に沿って広がる。

半導体ピラーＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＢ、及びブロック絶縁体ＩＢのうちの導電体部分ＣＳと交わる部分は、選択ゲートトランジスタＳＴａ又はＳＴｂとして機能する。半導体ピラーＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＢ、及びブロック絶縁体ＩＢのうちの導電体部分ＣＷａ又はＣＷｂと交わる部分は、それぞれ、メモリセルトランジスタＭＴａ又はＭＴｂとして機能する。半導体ピラーＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＢ、及びブロック絶縁体ＩＢのうちの導電体部分ＣＤと交わる部分は、選択ゲートトランジスタＤＴ（ＤＴ０乃至ＤＴ７のいずれか）として機能する。

導電体ＣＣ上の領域のうち、図に示されている要素を設けられていない部分は、層間絶縁体を設けられている。

図６から分かるように、或るメモリピラーＭＰを共有するとともに同じ層に位置する２つのメモリセルトランジスタＭＴａ及びＭＴｂは、半導体ピラーＰＬを共有するとともに、並列に接続されている。このような２つのメモリセルトランジスタＭＴａ及びＭＴｂの一方は、以下、他方の裏面メモリセルトランジスタＭＴであると称される。例えば、メモリピラーＭＰを共有するメモリセルトランジスタＭＴａ０とＭＴｂ０の一方は、他方の裏面メモリセルトランジスタである。同様に、選択セルユニットＣＵのメモリセルトランジスタＭＴのそれぞれの裏面メモリセルトランジスタＭＴの組は、裏面セルユニットＣＵと称される。

＜１．１．３．セルトランジスタ＞
半導体記憶装置１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図７は、例として、各々が２ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴあたり２ビットの記憶の場合、各メモリセルトランジスタＭＴは、４個のステート（又はレベル）のうちの閾値電圧に応じた１つのステートにあることが可能である。８個のステートは、Ｅｒステート、Ａステート、Ｂステート、及びＣステートと称される。Ｅｒ、Ａ、Ｂ、及びＣステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。Ｅｒステートはデータを消去されている状態に相当する。

データ書込みによって、書込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、Ｅｒステートに維持されるか、又はＡステート、Ｂステート、及びＣステートのいずれかに移される。

各ステートに２ビットのデータが任意の形で割り当てられることが可能である。各ステートは、例えば、以下の２ビットデータを有しているものとして扱われる。以下の記述の“ＰＱ”は、Ｐ及びＱが、それぞれ、アッパー及びロワーのビットの値を示す。
Ｅｒステート ：“１１”
Ａステート ：“０１”
Ｂステート ：“００”
Ｃステート ：“１０”
或る同じ２ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。

データリード対象のメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴによって保持されているデータの割り出しのために、選択メモリセルトランジスタＭＴのステートが判断される。選択メモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、当該選択メモリセルトランジスタＭＴのステートの割り出しに用いられる。

選択メモリセルトランジスタＭＴが、Ｅｒステート、Ａステート、及びＢステートより上のステートにあるかの判断のためのリードは、それぞれ、ＡＲ（リード）、ＢＲ、及びＣＲと称される。

１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの上位（１桁目）のビットのデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの下位（２桁目）のビットのデータの組は、ロワーページと称される。

各ページのデータは、値の相違する複数のリード電圧ＶＣＧＲを用いたリードにより割り出される。どの大きさのリード電圧ＶＣＧＲが使用されるかは、ＥｒステートからＣステートの各々にどの組合せの２ビットデータがマッピングされるかに基づいて定まる。リード電圧ＶＣＧＲは、ＡＲ電圧ＶＡ、ＢＲ電圧ＶＢ、及びＣＲ電圧ＶＣを含む。ＡＲ電圧ＶＡ、ＢＲ電圧ＶＢ、及びＣＲ電圧ＶＣは、ＡＲ、ＢＲ、及びＣＲで使用される。図７のステートのビットの組へのマッピングの例では、ロワーページの各ビットの値は、ＢＲによって割り出される。１以上のリード電圧ＶＣＧＲを使用して、選択セルユニットＣＵのロワーページのデータをリードする（割り出す）ことは、ロワーページリードと称される。

各選択メモリセルトランジスタＭＴのアッパービットの値は、ＡＲ及びＣＲによって割り出されることが可能である。１以上のリード電圧ＶＣＧＲを使用して、選択セルユニットＣＵのアッパーページのデータをリードすることは、アッパーページリードと称される。

リードパス電圧ＶＲＥＡＤは、いずれのステートにあるメモリセルトランジスタＭＴをもオンさせる大きさを有する。

データ消去によって、消去対象のメモリセルトランジスタＭＴは、閾値電圧を下げられて、Ｅｒステートへと移される。

＜１．１．４．センスアンプ＞
図８は、第１実施形態のセンスアンプ１６中の要素及び接続を示す。センスアンプ１６は、ｍ＋１個のセンスアンプ回路ＳＡＣ、ｍ＋１個の演算回路ＬＣ、データラッチＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、及びＡＤＬ、並びにデータラッチ（キャッシュメモリ）ＸＤＬを含む。

各センスアンプ回路ＳＡＣは、自身に接続された１つのビット線ＢＬに読み出される電位をセンスし、当該ビット線ＢＬにデータを転送する。

データラッチＸＤＬは、ｍ＋１個のデータラッチ回路ＸＤＬＣを含む。各データラッチ回路ＸＤＬＣは、１つのデータバスＬＢＵＳと接続されており、１ビットのデータを保持できる。各データバスＬＢＵＳは、データのリードの間に、１つのセンスアンプ回路ＳＡＣを介して、１つのビット線ＢＬと接続される。

データラッチＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、及びＡＤＬは、それぞれ、ｍ＋１個のデータラッチ回路ＳＤＬＣ、ｍ＋１個のデータラッチ回路ＴＤＬＣ、ｍ＋１個のデータラッチ回路ＡＤＬＣ、ｍ＋１個のデータラッチ回路ＢＤＬＣ、及びｍ＋１個のデータラッチ回路ＡＤＬＣを含む。データラッチ回路ＳＤＬＣ、ＴＤＬＣ、ＡＤＬＣ、ＢＤＬＣ、及びＣＤＬＣは、１つのデータバスＬＢＵＳと接続されており、１ビットのデータを保持できる。

同じビット線ＢＬに接続されたデータラッチ回路ＸＤＬＣ、ＳＤＬＣ、ＴＤＬＣ、ＡＤＬＣ、ＢＤＬＣ、及びＣＤＬＣ、演算回路ＬＣ、並びにセンスアンプ回路ＳＡＣは、１つのセンスアンプユニットＳＡＵを構成する。ビット線ＢＬ０乃至ＢＬｍとそれぞれ接続されるセンスアンプユニットＳＡＵは、センスアンプユニットＳＡＵ０乃至ＳＡＵｍと称される。

各センスアンプ回路ＳＡＣは、データのリードの間、当該センスアンプ回路ＳＡＣと接続された１つのビット線ＢＬを介して１つの選択メモリセルトランジスタＭＴと電気的に接続される。そして、各センスアンプ回路ＳＡＣは、選択メモリセルトランジスタＭＴの閾値電圧に基づいて定まる大きさの電圧を、当該センスアンプ回路ＳＡＣ中のセンスノードＳＥＮ（後述される）上でセンスし、センスの結果に基づいて、当該センスアンプ回路ＳＡＣと電気的に接続されたメモリセルトランジスタＭＴが２つの状態のいずれに属するかを判断する。メモリセルトランジスタＭＴの２つの状態は、“０”データまたは“１”データとして表現され、各センスアンプ回路ＳＡＣは、リードデータが“０”データであるか“１”データであるかを、当該センスアンプ回路ＳＡＣと接続されたデータラッチ回路ＳＤＬＣ、ＴＤＬＣ、ＡＤＬＣ、ＢＤＬＣ、及びＣＤＬＣのいずれかにおいて保持する。

各演算回路ＬＣは、当該演算回路ＬＣと接続されたデータラッチ回路ＸＤＬＣ、ＳＤＬＣ、ＴＤＬＣ、ＡＤＬＣ、ＢＤＬＣ、及びＣＤＬＣに保持されたデータ、並びにセンスアンプ回路ＳＡＣ中のセンスノードＳＥＮ上のデータに対して、論理演算を行うことができる。論理演算は、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算を含む。

＜１．１．５．センスアンプ回路＞
図９は、第１実施形態のセンスアンプ回路ＳＡＣの例示的な回路図である。各センスアンプ回路ＳＡＣは、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２１、ｎ型のＭＯＳＦＥＴ Ｔｂｌｘ、Ｔｘｘｌ、Ｔｂｌｑ、２２、２３、２４、２５、２６、２７、及び２８、並びにキャパシタ２９を含む。

図９のセンスアンプ回路ＳＡＣと接続される１つのビット線ＢＬは、ｎ型のＭＯＳＦＥＴ Ｔｂｌｓ及びＴｂｌｃを介してノードＳＣＯＭと接続されている。

ノードＳＣＯＭは、トランジスタ２２を介してノードＶＬＳＡと接続されている。トランジスタ２２は、ゲートにおいて、例えばシーケンサ１３から、信号ＮＬＯを受け取る。

ノードＳＣＯＭは、さらに、トランジスタＴｂｌｘを介してノードＳＳＲＣと接続されている。トランジスタＴｂｌｘは、例えばシーケンサ１３から、信号ＢＬＸを受け取る。

ノードＳＳＲＣは、トランジスタ２１を介して、ノードＶＨＳＡに接続されているとともに、トランジスタ２３を介してノードＳＲＣＧＮＤに接続されている。ノードＶＨＳＡは、センスアンプ１６の電源電位を受け取り、ノードＳＲＣＧＮＤは接地電位（共通電位）を受け取る。トランジスタ２１及び２３は、それぞれのゲートにおいて、ノードＩＮＶ＿Ｓと接続されている。ノードＩＮＶ＿Ｓは、図９に示されるセンスアンプ回路ＳＡＣと接続されるデータラッチ回路ＳＤＬＣ中のノードである。

ノードＳＣＯＭは、さらに、トランジスタＴｘｘｌを介してセンスノードＳＥＮと接続されている。トランジスタＴｘｘｌは、ゲートにおいて、例えばシーケンサ１３から信号ＸＸＬを受け取る。

センスノードＳＥＮは、トランジスタＴｂｌｑを介してデータバスＬＢＵＳと接続されている。トランジスタＴｂｌｑは、ゲートにおいて、例えばシーケンサ１３から信号ＢＬＱを受け取る。データバスＬＢＵＳは、図４に示されるセンスアンプ回路ＳＡＣとともにセンスアンプユニットＳＡＵを構成するデータラッチ回路ＸＤＬＣ、ＡＤＬＣ、ＢＤＬＣ、ＣＤＬＣ、ＴＤＬＣ、及びＳＤＬＣと接続されている。

センスノードＳＥＮはまた、トランジスタ２４の第１端（ソース及びドレインの一方）と接続されている。トランジスタ２４は、ゲートにおいて、例えばシーケンサ１３から信号ＬＳＬを受け取り、第２端（ソース及びドレインの他方）において、トランジスタ２５を介して、ノードＶＬＯＰと接続されている。トランジスタ２５は、ゲートにおいて、データバスＬＢＵＳと接続されている。

データバスＬＢＵＳは、さらに、トランジスタ２６を介して、トランジスタ２７の第１端と接続されている。トランジスタ２６は、ゲートにおいて、例えばシーケンサ１３からストローブ信号ＳＴＢを受け取り、第２端において、トランジスタ２７の第１端と接続されている。トランジスタ２７は、ゲートにおいて、センスノードＳＥＮと接続されており、第２端において、例えばシーケンサ１３から信号ＣＬＫＳＡを受け取る。

トランジスタ２８は、ノードＶＨＬＢとデータバスＬＢＵＳとの間に接続され、ゲートにおいて、例えばシーケンサ１３から信号ＬＰＣを受け取る。

＜１．２．動作＞
図１０は、第１実施形態の半導体記憶装置１の一部で生じ得る電荷の状態の例を示す。図１０は、図５と同じ領域を示す。

図１０は、左半分において、選択メモリセルトランジスタＭＴａにデータが書き込まれた状態を示す。裏面メモリセルトランジスタＭＴｂはＥｒステートにある。図１０は、右半分において、左半分に示される状態から裏面メモリセルトランジスタＭＴｂにデータが書き込まれた状態を示す。

左半分に示される状態において、模式的に描かれているように、選択メモリセルトランジスタＭＴａの半導体ピラーＰＬと裏面メモリセルトランジスタＭＴｂの半導体ピラーＰＬは、コア絶縁体ＩＣを介する寄生容量により容量結合している。裏面メモリセルトランジスタＭＴｂの電荷蓄積層ＣＢに正孔が存在し、この正孔によって、裏面メモリセルトランジスタＭＴｂの電荷蓄積層ＣＢの半導体ピラーＰＬに電荷が誘起される。さらに、この、半導体ピラーＰＬ中の電荷によって、寄生容量の選択メモリセルトランジスタＭＴａ側において電子が誘起されている。図１０では、裏面メモリセルトランジスタＭＴｂの電荷蓄積層ＣＢにおける電荷によって誘起される電荷を示し、選択メモリセルトランジスタＭＴａの電荷蓄積層ＣＢにおける電荷によって誘起される電荷は示されていない。選択メモリセルトランジスタＭＴａには、裏面メモリセルトランジスタＭＴｂ中の正孔によって電子が誘起されている状態でデータが書き込まれる。このため、裏面メモリセルトランジスタＭＴｂ中の正孔によって電子が誘起されている状態で、選択メモリセルトランジスタＭＴａは、書き込まれるデータに応じたステートにあるメモリセルトランジスタＭＴが有するべき閾値電圧を有するに至ったものと判断されて、選択メモリセルトランジスタＭＴａへのデータ書込みが完了している。

右半分に示される状態に移ることにより、裏面メモリセルトランジスタＭＴｂの電荷蓄積層ＣＢに電子が取り込まれる。この電子によって、寄生容量の選択メモリセルトランジスタＭＴａ側において正孔が誘起されている。寄生容量の選択メモリセルトランジスタＭＴａ側において電子がなくなるとともに正孔が誘起されることにより、選択メモリセルトランジスタＭＴａの閾値電圧は、裏面メモリセルトランジスタＭＴｂがＥｒステートの状態（左半分の状態）よりも低い。このことが、選択メモリセルトランジスタＭＴａのデータの誤リードを引き起こし得る。この現象は、裏面メモリセルトランジスタＭＴｂが電気的にフローティングであると、強く現れる。

＜１．２．１．ロワーページリードの間の電圧＞
図１１は、第１実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図１１は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示す。図１１は、ワード線ＷＬａと接続されたメモリセルトランジスタＭＴａからデータがリードされるとともに、ワード線ＷＬｂと接続されたメモリセルトランジスタＭＴｂが裏面メモリセルトランジスタである例を示す。メモリセルトランジスタＭＴｂからデータがリードされる場合については、以下の記述の参照符号中の「ａ」と「ｂ」とを入れ替えた記述が成り立つ。

図１１は、選択セルユニットＣＵが含まれる選択ストリングユニットＳＵｔ（ｔは０又は自然数）の選択ゲート線ＳＧＤＬｔ、選択ゲート線ＳＧＤＬのうちの選択ゲート線ＳＧＤＬｔを除く選択ゲート線（非選択の選択ゲート線）ＳＧＤＬ、選択ゲート線ＳＧＳＬについて示す。また、図１１は、選択セルユニットＣＵと接続されたワード線（選択ワード線）ＷＬａｓ（ｓは０又は自然数）、裏面セルユニットＣＵと接続されたワード線（裏面ワード線）ＷＬｂｓ、及びワード線ＷＬのうちの選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓを除く非選択ワード線ＷＬについて示す。

時刻ｔ１において、シーケンサ１３は、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬに電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択ゲートトランジスタＤＴ及びＳＴをオンに維持する大きさを有する。電圧Ｖｓｇの印加は、後述の時刻ｔ５まで継続する。一方、非選択の選択ゲート線ＳＧＳＬは、データリードの間、電圧ＶＳＳを印加され続ける。

シーケンサ１３はまた、時刻ｔ１において、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬにリードパス電圧ＶＲＥＡＤを印加する。選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓへのリードパス電圧ＶＲＥＡＤの印加は、時刻ｔ２まで継続する。一方、非選択ワード線ＷＬへのリードパス電圧ＶＲＥＡＤの印加は、後述の時刻ｔ５まで継続する。

シーケンサ１３は、時刻ｔ２から時刻ｔ５に亘って、裏面セルユニットＣＵのロワーページ及びアッパーページからデータをリードする。そのために、シーケンサ１３は、時刻ｔ２から時刻ｔ５に亘って、選択ワード線ＷＬａｓにＥｒカットオフ電圧ＶＢＢＬを印加する。Ｅｒカットオフ電圧ＶＢＢＬは、ＥｒステートのメモリセルトランジスタＭＴをオフに維持する大きさを有し、例えば、電圧ＶＳＳより低い。

シーケンサ１３は、時刻ｔ２から時刻ｔ５に亘って、ＡＲ、ＢＲ、及びＣＲを行う。そのために、シーケンサ１３は、時刻ｔ２と時刻ｔ５の間に、裏面ワード線ＷＬｂｓにＡＲ電圧ＶＡ、ＢＲ電圧ＶＢ、及びＣＲ電圧ＶＣを任意の順序で印加する。例として、シーケンサ１３は、時刻ｔ２から時刻ｔ３まで、裏面ワード線ＷＬｂｓにＡＲ電圧ＶＡを印加する。また、シーケンサ１３は、時刻ｔ２と時刻ｔ３の間に、ストローブ信号ＳＴＢを一時的にイネーブル（ハイレベル）にする。この結果、各センスアンプ回路ＳＡＣのセンスノードＳＥＮ上の電圧に基づいて“０”データ又は“１”データが得られる。以下、ストローブ信号ＳＴＢをイネーブルにして、センスノードＳＥＮ上の電圧に基づいて“０”データ又は“１”データを取得する動作はストローブと称される。

同様に、シーケンサ１３は、時刻ｔ３から時刻ｔ４まで裏面ワード線ＷＬｂｓにＢＲ電圧ＶＢを印加するとともに時刻ｔ３から時刻ｔ４の間にストローブを行って、ＢＲを行う。さらに、シーケンサ１３は、時刻ｔ４から時刻ｔ５まで裏面ワード線ＷＬｂｓにＣＲ電圧ＶＣを印加するとともに時刻ｔ４から時刻ｔ５の間にストローブを行って、ＣＲを行う。

時刻ｔ５において、シーケンサ１３は、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬ、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬに印加される電圧をＶＳＳに戻す。

シーケンサ１３は、時刻ｔ６から、再び、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬに電圧Ｖｓｇを印加する。電圧Ｖｓｇの印加は、時刻ｔ１１まで継続する。

シーケンサ１３はまた、時刻ｔ６から、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬにリードパス電圧ＶＲＥＡＤを印加する。選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓへのリードパス電圧ＶＲＥＡＤの印加は、時刻ｔ７まで継続する。一方、非選択ワード線ＷＬへのリードパス電圧ＶＲＥＡＤの印加は、後述の時刻ｔ１１まで継続する。

シーケンサ１３は、時刻ｔ７から時刻ｔ１１に亘って、選択セルユニットＣＵのロワーページからデータをリードする。そのために、シーケンサ１３は、時刻ｔ７から時刻ｔ１１の間に、選択ワード線ＷＬａｓにＢＲ電圧ＶＢを印加して、ＢＲを行う。

また、シーケンサ１３は、選択セルユニットＣＵからのＢＲの間に、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬを印加しながら、これらの各電圧が印加されている間にストローブを行う。具体的には以下の通りである。例として、シーケンサ１３は、選択セルユニットＣＵに対するＢＲの間、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬを、この順に印加する。この例に基づいて、シーケンサ１３は、時刻ｔ７から時刻ｔ８まで、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬを印加する。電圧ＶＣＬは、ＣＲ電圧ＶＣより若干低く、少なくともＣステートの１つ下のＢステートの判別のためのＢＲ電圧ＶＢより高く、ＣステートにあるメモリセルトランジスタＭＴがぎりぎりでカットオフを維持する大きさ、すなわち、ＣステートにあるメモリセルトランジスタＭＴをオフさせる最大の大きさを有する。

選択メモリセルトランジスタＭＴは、データリードの間に、選択ワード線ＷＬにおいて、自身の閾値電圧と同じかそれより高い電圧を受け取ると、オンする。この結果、選択メモリセルトランジスタＭＴを含んだＮＡＮＤストリングＮＳを介する電流経路が形成され、当該ＮＡＮＤストリングＮＳと接続されたセンスアンプ回路ＳＡＣ中のセンスノードＳＥＮの電位が低下する。センスノードＳＥＮの電位が或る大きさ以下である状態は、センスノードＳＥＮが“０”データに相当する電位を保持している状態として扱われる。

一方、選択メモリセルトランジスタＭＴは、データリードの間に、選択ワード線ＷＬにおいて、自身の閾値電圧より低い電圧を受け取っていると、カットオフを維持する。この結果、選択メモリセルトランジスタＭＴを含んだＮＡＮＤストリングＮＳを介する電流経路が形成され、当該ＮＡＮＤストリングＮＳと接続されたセンスアンプ回路ＳＡＣ中のセンスノードＳＥＮの電位は、ほとんど低下しない。センスノードＳＥＮの電位が或る大きさ以上である状態は、センスノードＳＥＮが“１”データに相当する電位を保持している状態として扱われる。

シーケンサ１３はまた、時刻ｔ７から時刻ｔ８の間にストローブを行う。

時刻ｔ８から時刻ｔ９まで、シーケンサ１３は、裏面ワード線ＷＬｂｓにＢカットオフ電圧ＶＢＬを印加する。Ｂカットオフ電圧ＶＢＬは、ＢＲ電圧ＶＢより若干低く、少なくともＢステートの１つ下のＡステートの判別のためのＡＲ電圧ＶＡより高く、ＢステートにあるメモリセルトランジスタＭＴがぎりぎりでカットオフを維持する大きさを有する。シーケンサ１３はまた、時刻ｔ８から時刻ｔ９の間にストローブを行う。

時刻ｔ９から時刻ｔ１０まで、シーケンサ１３は、裏面ワード線ＷＬｂｓにＡカットオフ電圧ＶＡＬを印加する。Ａカットオフ電圧ＶＡＬは、ＡＲ電圧ＶＡより若干低く、少なくともカットオフ電圧ＶＢＢより高く、ＡステートにあるメモリセルトランジスタＭＴがぎりぎりでカットオフを維持する大きさを有する。シーケンサ１３はまた、時刻ｔ９から時刻ｔ１０の間にストローブを行う。

時刻ｔ１０から時刻ｔ１１まで、シーケンサ１３は、裏面ワード線ＷＬｂｓにＥｒカットオフ電圧ＶＢＢＬを印加する。Ｅｒカットオフ電圧ＶＢＢＬは、カットオフ電圧ＶＢＢより若干低く、ＥｒステートにあるメモリセルトランジスタＭＴがぎりぎりでカットオフを維持する大きさを有する。シーケンサ１３はまた、時刻ｔ１０から時刻ｔ１１の間にストローブを行う。

時刻ｔ１１において、シーケンサ１３は、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬ、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬの電圧をＶＳＳに戻す。これにより、図１１の動作は終了する。

＜１．２．２．アッパーページリードの間の電圧＞
図１２は、第１実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図１２は、図１１と同様に、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示す。図１２は、図１１と同様に、ワード線ＷＬａと接続されたメモリセルトランジスタＭＴａからデータがリードされるとともに、ワード線ＷＬｂと接続されたメモリセルトランジスタＭＴｂが裏面メモリセルトランジスタである例を示す。

時刻ｔ２１から時刻ｔ２６までの各時刻における電圧の変化は、図１１の時刻ｔ１から時刻ｔ６までのものとそれぞれ同じである。

シーケンサ１３は、時刻ｔ２６から、再び、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬに電圧Ｖｓｇを印加する。電圧Ｖｓｇの印加は、時刻ｔ３６まで継続する。

シーケンサ１３はまた、時刻ｔ２６から、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬにリードパス電圧ＶＲＥＡＤを印加する。選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓへのリードパス電圧ＶＲＥＡＤの印加は、時刻ｔ２７まで継続する。一方、非選択ワード線ＷＬへのリードパス電圧ＶＲＥＡＤの印加は、後述の時刻ｔ３６まで継続する。

シーケンサ１３は、時刻ｔ２７から時刻ｔ３６に亘って、選択セルユニットＣＵのアッパーページからデータをリードする。そのために、シーケンサ１３は、時刻ｔ２７と時刻ｔ３６の間に、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ及びＣＲ電圧ＶＣを順に印加して、ＡＲ及びＣＲを行う。

また、シーケンサ１３は、選択セルユニットＣＵに対するＡＲ及びＣＲの各々の間に、ロワーページリードのためのＢＲのときと同様に、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬを印加しながら、これらの各電圧が印加されている間にストローブを行う。

具体的には以下の通りである。例として、シーケンサ１３は、時刻ｔ２７から時刻ｔ３１に亘ってＡＲを行い、時刻ｔ３２から時刻ｔ３６に亘ってＣＲを行う。時刻ｔ２７から時刻ｔ３１までの各時刻において各配線に印加される電圧及び動作は、ＢＲのための時刻ｔ７から時刻ｔ１１までのものと、ＢＲ電圧ＶＢに代えてＡＲ電圧ＶＡが印加されることを除いて同じである。時刻ｔ３２から時刻ｔ３６までの各時刻において各配線に印加される電圧は、ＢＲのための時刻ｔ７から時刻ｔ１１までのものと、ＢＲ電圧ＶＢに代えてＣＲ電圧ＶＣが印加されることを除いて同じである。

時刻ｔ３６において、シーケンサ１３は、選択ゲート線ＳＧＤＬｔ及びＳＧＳＬ、選択ワード線ＷＬａｓ、裏面ワード線ＷＬｂｓ、及び非選択ワード線ＷＬの電圧をＶＳＳに戻す。これにより、図１２の動作は終了する。

＜１．２．３．ロワーページリードの間のデータラッチの状態＞
図１３から図２５は、第１実施形態の半導体記憶装置１の或る動作の間のデータラッチの状態を順に示す。より具体的には、図１３から図２５は、各々、選択セルユニットＣＵのロワーページからのデータリードの間のデータラッチＸＤＬ、ＣＤＬ、ＢＤＬ、ＡＤＬ、ＴＤＬ、及びＳＤＬ、並びにセンスノードＳＥＮの状態を示す。

ε（εはＸ、Ｃ、Ｂ、Ａ、Ｔ、又はＳ）の各ケースについて、表記「εＤＬ」の横に並ぶ各桝は、１つのデータラッチ回路εＤＬＣ中のデータを示す。表記「ＳＥＮ」の横に並ぶ各桝は、１つのセンスアンプ回路ＳＡＣ中のストローブによって得られるデータを示す。縦方向に並ぶデータの組は、１つのセンスアンプユニットＳＡＵ中のデータの組である。

図１３から図２５の動作は、例えば、シーケンサ１３の制御により行われる。すなわち、シーケンサ１３は、以下の動作を実行できるように構成されている。

図１３から図２５に示されるように、選択メモリセルトランジスタＭＴａｓの４つのステートと、裏面メモリセルトランジスタＭＴｂｓの４つのステートによって、１６通りの組合せが存在する。この１６通りの組合せが、図１３から図２５に示されている。以下、Ｘステート（Ｘは、Ｅｒ、Ａ、Ｂ、又はＣ）にある選択メモリセルトランジスタＭＴａｓとＹステート（Ｙは、Ｅｒ、Ａ、Ｂ、又はＣ）にある裏面メモリセルトランジスタＭＴｂｓの組は、「（Ｘ，Ｙ）のメモリセルトランジスタ対」と称される場合がある。

また、図１３から図２５は、図１１の時刻ｔ６以降の状態を示す。図１３に示される状態の時点で、裏面セルユニットＣＵに対するＡＲ、ＢＲ、及びＣＲは完了しており、ロワーページデータ及びアッパーページデータがデータラッチＢＤＬ及びＣＤＬにそれぞれ保持されている。すなわち、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓと接続されたデータラッチ回路ＢＤＬＣ及びＣＤＬＣは、ともに“１”データを保持している。同様に、Ａステートにある裏面メモリセルトランジスタＭＴｂｓと接続されたデータラッチ回路ＢＤＬＣ及びＣＤＬＣは、それぞれ、“１”データ及び“０”データを保持している。Ｂステートにある裏面メモリセルトランジスタＭＴｂｓと接続されたデータラッチ回路ＢＤＬＣ及びＣＤＬＣは、ともに、“０”データを保持している。同様に、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓと接続されたデータラッチ回路ＢＤＬＣ及びＣＤＬＣは、それぞれ、“０”データ及び“１”データを保持している。

＜１．２．３．１．電圧ＶＣＬを印加しながらのＢＲ＞
図１３は、図１１の時刻ｔ７と時刻ｔ８の間のストローブの前の状態を示す。図１３に示されるように、各データラッチ回路ＳＤＬＣ中のデータの論理が反転されたデータで、当該データラッチ回路ＳＤＬＣと同じセンスアンプユニットＳＡＵ中のセンスノードＳＥＮが充電される。以下、或るセンスアンプユニットＳＡＵ中の或る２つのラッチ回路またはセンスノードＳＥＮは、互いに「対応する」関係にあると称される場合がある。

第１実施形態のデータリードでは、データラッチ回路ＳＤＬＣは、いずれも“０”データを保持し続ける。このため、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図１４は、図１１の時刻ｔ７と時刻ｔ８の間のストローブの間の状態を示す。選択ワード線ＷＬａｓへのＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンしている。また、Ｃカットオフ電圧ＶＣＬの印加により、Ｅｒ、Ａ、又はＢステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ｅｒ，Ａ）、（Ｅｒ，Ｂ）、（Ｅｒ，Ｃ）、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、又は（Ａ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は低下し、“０”データに相当する電位となる。

Ｃカットオフ電圧ＶＣＬの印加によって、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓもカットオフを維持する。このため、そのような裏面メモリセルトランジスタＭＴｂｓのボディ（半導体ピラーＰＬの部分）は、電気的にフローティングしている。しかし、上記のように、Ｃカットオフ電圧ＶＣＬは、ＣステートにあるメモリセルトランジスタＭＴをぎりぎりでカットオフさせる大きさ、すなわちカットオフさせる最大の大きさを有する。このようなカットオフ可能な最大の電圧を印加されていることにより、ＣステートにあるメモリセルトランジスタＭＴの電気的フローティングの程度は小さい。よって、選択メモリセルトランジスタＭＴａｓの状態が、対応するセンスノードＳＥＮの電位に反映され、センスノードＳＥＮの電位は “０”データに相当する電位となる。

一方、選択ワード線ＷＬａｓへのＢＲ電圧ＶＢによっても、Ｂ又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。一方、これらの選択メモリセルトランジスタＭＴａｓの裏面メモリセルトランジスタＭＴｂｓは、どのステートにあるかに基づいて、オンするか、カットオフを維持する。この結果、対応するセンスノードＳＥＮの電位は、２つのグループに分かれる。Ｃステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｃカットオフ電圧ＶＣＬの裏面ワード線ＷＬｂｓの印加によってもオンしない。このため、（Ｂ，Ｃ）又は（Ｃ，Ｃ）のメモリセルトランジスタ対では、いずれのメモリセルトランジスタＭＴでも電流経路が形成されず、対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

一方、Ｅｒ、Ａ、又はＢステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｃカットオフ電圧ＶＣＬの裏面ワード線ＷＬｂｓの印加によってオンし得る。このため、たとえ選択メモリセルトランジスタＭＴａｓがＢ又はＣステートにあるとしても、その裏面メモリセルトランジスタＭＴｂｓを介して電流経路が形成される。この結果、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、又は（Ｃ，Ｂ）のメモリセルトランジスタ対では、選択メモリセルトランジスタＭＴａｓの状態によらずに、対応するセンスノードＳＥＮの電位は低下し、期待値の“１”データではなく、“０”データに相当する電位になり得る。このような期待値と異なるデータを保持し得るセンスノードＳＥＮ又はデータラッチ回路は、ハッチングにより示されている。

図１５は、図１１の時刻ｔ７と時刻ｔ８の間のストローブから時刻ｔ８の前までの状態を示す。センスアンプ１６は、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。すなわち、各センスアンプ回路ＳＡＣは、自身のセンスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチ回路ＴＤＬＣに保持する。

また、シーケンサ１３は、論理演算ＣＤＬ＆（￣ＢＤＬ）＆（￣ＴＤＬ）を行って、演算の結果をデータラッチＡＤＬに格納する。演算子「＆」は、論理和を意味する。具体的には、各センスアンプユニットＳＡＵにおいて、対応するデータラッチ回路ＣＤＬＣ、ＢＤＬＣ、及びＴＤＬＣについて、ＣＤＬＣ＆（￣ＢＤＬＣ）＆（￣ＴＤＬＣ）が行われ、演算の結果が対応するデータラッチ回路ＡＤＬＣに保持される。この結果、（Ｂ，Ｃ）及び（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．３．２．電圧ＶＢＬを印加しながらのＢＲ＞
図１６は、図１１の時刻ｔ８と時刻ｔ９の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図１７は、図１１の時刻ｔ８と時刻ｔ９の間のストローブの間の状態を示す。ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ｂカットオフ電圧ＶＢＬの印加により、Ｅｒ又はＡステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ｅｒ，Ａ）、（Ａ，Ｅｒ）、又は（Ａ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｂカットオフ電圧ＶＢＬの印加によっても、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。図１４を参照して記述されるのと同じ原理により、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｂ）又は（Ａ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｂカットオフ電圧ＶＢＬの印加によっても、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓはＢステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、そのような裏面メモリセルトランジスタＭＴｂｓのボディは、比較的強く電気的にフローティングしている。このため、選択メモリセルトランジスタＭＴａｓがオンしにくくなり、オンしない場合がある。よって、（Ｅｒ，Ｃ）又は（Ａ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＢＲ電圧ＶＢの印加によっても、Ｂ又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ｂ又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｂカットオフ電圧ＶＢＬの印加によってもオンしない。このため、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｃ，Ｅｒ）、又は（Ｃ，Ａ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ｂカットオフ電圧ＶＢＬのワード線ＷＬｂｓの印加によってオンし得る。このため、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｃ，Ｅｒ）、又は（Ｃ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図１８は、図１１の時刻ｔ８と時刻ｔ９の間のストローブから時刻ｔ９の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、論理演算（（￣ＣＤＬ）＆（￣ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。演算子「｜」は、論理積を意味する。具体的には、各センスアンプユニットＳＡＵにおいて、対応するデータラッチ回路ＣＤＬＣ、ＢＤＬＣ、ＴＤＬＣ、及びＡＤＬＣについて、（（￣ＣＤＬＣ）＆（￣ＢＤＬＣ）＆（￣ＴＤＬＣ））｜ＡＤＬＣが行われ、演算の結果が対応するデータラッチ回路ＡＤＬＣに保持される。この結果、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｂ）、及び（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．３．３．電圧ＶＡＬを印加しながらのＢＲ＞
図１９は、図１１の時刻ｔ９と時刻ｔ１０の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図２０は、図１１の時刻ｔ９と時刻ｔ１０の間のストローブの間の状態を示す。ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ａカットオフ電圧ＶＡＬの印加により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）又は（Ａ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ａカットオフ電圧ＶＡＬの印加によっても、Ａステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ａステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ａ）又は（Ａ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ａカットオフ電圧ＶＡＬの印加によっても、Ｂ又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ｂ）、（Ｅｒ，Ｃ）、（Ａ，Ｂ）、又は（Ａ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位が十分に低下せず、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＢＲ電圧ＶＢの印加によっても、Ｂ又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａカットオフ電圧ＶＡＬの印加によってもオンしない。このため、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ｂ，Ｅｒ）又は（Ｃ，Ｅｒ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ａカットオフ電圧ＶＡＬの裏面ワード線ＷＬｂｓへの印加によってオンし得る。このため、（Ｂ，Ｅｒ）又は（Ｃ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図２１は、図１１の時刻ｔ９と時刻ｔ１０の間のストローブから時刻ｔ１０の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（￣ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、及び（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．３．４．電圧ＶＢＢＬを印加しながらのＢＲ＞
図２２は、図１１の時刻ｔ１０と時刻ｔ１１の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図２３は、図１１の時刻ｔ１０と時刻ｔ１１の間のストローブの間の状態を示す。ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｅｒ）又は（Ａ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＢＲ電圧ＶＢの印加により、Ｅｒ又はＡステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓはＥｒステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ａ）、（Ｅｒ，Ｂ）、（Ｅｒ，Ｃ）、（Ａ，Ａ）、（Ａ，Ｂ）、又は（Ａ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位が十分に低下せず、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＢＲ電圧ＶＢの印加によっても、Ｂ又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、裏面メモリセルトランジスタＭＴｂｓは、いずれも、Ｅｒカットオフ電圧ＶＢＢＬの印加によってもオンしない。このため、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対では、いずれのメモリセルトランジスタＭＴでも電流経路が形成されず、対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

図２４は、図１１の時刻ｔ１０と時刻ｔ１１の間のストローブから時刻ｔ１１の前までの状態を示す。センスアンプ１６は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．３．５．ロワーページデータの取得＞
図２５は、図１１の時刻ｔ１１の後の状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、データラッチＡＤＬのデータをデータラッチＸＤＬに保持する。データラッチＸＤＬに保持されたデータは、選択セルユニットＣＵのロワーページデータであり、例えば、後続のメモリコントローラ２からの指示により、メモリコントローラ２へと出力される。

＜１．２．４．アッパーページリードの間のデータラッチの状態＞
図２６から図５０は、第１実施形態の半導体記憶装置１の或る動作の間のデータラッチの状態を順に示す。より具体的には、図２６から図５０は、各々、図１３から図２５と同様に、選択セルユニットＣＵのアッパーページからのデータリードの間のデータラッチＸＤＬ、ＣＤＬ、ＢＤＬ、ＡＤＬ、ＴＤＬ、及びＳＤＬ、並びにセンスノードＳＥＮの状態を示す。図２６から図５０は、図１２の時刻ｔ２６以降の状態を示す。図２６に示される状態の時点で、裏面セルユニットＣＵに対するＡＲ、ＢＲ、及びＣＲは完了しており、ロワーページデータ及びアッパーページデータがデータラッチＢＤＬ及びＣＤＬに保持されている。

図２６から図５０の動作は、例えば、シーケンサ１３の制御により行われる。すなわち、シーケンサ１３は、以下の動作を実行できるように構成されている。

図２６に示される動作に先立ち、図１３に示される動作が行われる。

＜１．２．４．１．電圧ＶＣＬを印加しながらのＡＲ＞
図２６は、図１３の動作に後続し、図１２の時刻ｔ２７と時刻ｔ２８の間のストローブの間の状態を示す。選択ワード線ＷＬａｓへのＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンしている。また、Ｃカットオフ電圧ＶＣＬの印加により、Ｅｒ、Ａ、又はＢステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ｅｒ，Ａ）、又は（Ｅｒ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は低下し、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｃカットオフ電圧ＶＣＬの印加により、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

一方、選択ワード線ＷＬａｓへのＡＲ電圧ＶＡの印加によっても、Ａ、Ｂ、又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｃカットオフ電圧ＶＣＬの印加によってもオンしない。このため、（Ａ，Ｃ）、（Ｂ，Ｃ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、又は（Ｃ，Ｂ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ｂカットオフ電圧ＶＢＬのワード線ＷＬｂｓの印加によってオンし得る。このため、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、又は（Ｃ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図２７は、図１２の時刻ｔ２７と時刻ｔ２８の間のストローブから時刻ｔ２８の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算ＣＤＬ＆（￣ＢＤＬ）＆（￣ＴＤＬ）を行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ａ，Ｃ）、（Ｂ，Ｃ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．２．電圧ＶＢＬを印加しながらのＡＲ＞
図２８は、図１２の時刻ｔ２８と時刻ｔ２９の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図２９は、図１２の時刻ｔ２８と時刻ｔ２９の間のストローブの間の状態を示す。ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ｂカットオフ電圧ＶＢＬの印加により、Ｅｒ又はＡステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）又は（Ｅｒ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｂカットオフ電圧ＶＢＬの印加によっても、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｂカットオフ電圧ＶＢＬの印加によっても、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＡＲ電圧ＶＡの印加によっても、Ａ、Ｂ、又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ｂ又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｂカットオフ電圧ＶＢＬの印加によってもオンしない。このため、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｃ，Ｅｒ）、又は（Ｃ，Ａ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ｂカットオフ電圧ＶＢＬのワード線ＷＬｂｓの印加によってオンし得る。このため、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｃ，Ｅｒ）、又は（Ｃ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図３０は、図１２の時刻ｔ２８と時刻ｔ２９の間のストローブから時刻ｔ２９の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（￣ＣＤＬ）＆（￣ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．３．電圧ＶＡＬを印加しながらのＡＲ＞
図３１は、図１２の時刻ｔ２９と時刻ｔ３０の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図３２は、図１２の時刻ｔ２９と時刻ｔ３０の間のストローブの間の状態を示す。ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ａカットオフ電圧ＶＡＬの印加により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ａカットオフ電圧ＶＡＬの印加によっても、Ａステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ａステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ａカットオフ電圧ＶＡＬの印加によっても、Ｂ又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ｂ）又は（Ｅｒ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＡＲ電圧ＶＡの印加によっても、Ａ、Ｂ、又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａカットオフ電圧ＶＡＬの印加によってもオンしない。このため、（Ａ，Ａ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ａ，Ｅｒ）、（Ｂ，Ｅｒ）、又は（Ｃ，Ｅｒ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ａカットオフ電圧ＶＡＬの裏面ワード線ＷＬｂｓの印加によってオンし得る。このため、（Ａ，Ｅｒ）、（Ｂ，Ｅｒ）、又は（Ｃ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図３３は、図１２の時刻ｔ２９と時刻ｔ３０の間のストローブから時刻ｔ３０の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（￣ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ａ，Ａ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．４．電圧ＶＢＢＬを印加しながらのＡＲ＞
図３４は、図１２の時刻ｔ３０と時刻ｔ３１の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図３５は、図１２の時刻ｔ３０と時刻ｔ３１の間のストローブの間の状態を示す。ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＡＲ電圧ＶＡの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓはＥｒステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ａ）、（Ｅｒ，Ｂ）、又は（Ｅｒ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＡＲ電圧ＶＡの印加によっても、Ａ、Ｂ、又はＣステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、裏面メモリセルトランジスタＭＴｂｓは、いずれも、Ｅｒカットオフ電圧ＶＢＢＬの印加によってもオンしない。このため、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対では、いずれのメモリセルトランジスタＭＴでも電流経路が形成されず、対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

図３６は、図１２の時刻ｔ３０と時刻ｔ３１の間のストローブから時刻ｔ３１の前までの状態を示す。センスアンプ１６は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、（Ｂ，Ｃ）、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．５．ＸＤＬデータの取得
図３７は、図１２の時刻ｔ３１の後の状態を示す。シーケンサ１３は、データラッチＡＤＬの各ビットの論理が反転されたデータをデータラッチＸＤＬに保持する。具体的には、シーケンサ１３は、各データラッチ回路ＡＤＬＣに保持されているデータの論理が反転されたデータを、対応するデータラッチ回路ＸＤＬＣに保持する。

＜１．２．４．６．電圧ＶＣＬを印加しながらのＣＲ＞
図３８は、図１２の時刻ｔ３２の前の状態を示す。図３８に示されるように、シーケンサ１３は、各データラッチ回路ＡＤＬＣ及びＴＤＬＣに“０”データを保持する。次いで、図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図３９は、図１２の時刻ｔ３２と時刻ｔ３３の間のストローブの間の状態を示す。選択ワード線ＷＬａｓへのＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンしている。また、Ｃカットオフ電圧ＶＣＬの印加により、Ｅｒ、Ａ、又はＢステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ｅｒ，Ａ）、（Ｅｒ，Ｂ）、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ｂ，Ｅｒ）、（Ｂ，Ａ）、又は（Ｂ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は低下し、“０”データに相当する電位となる。

ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｃカットオフ電圧ＶＣＬの印加により、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｃ）、（Ａ，Ｃ）、又は（Ｂ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

一方、選択ワード線ＷＬａｓへのＣＲ電圧ＶＣの印加によっても、Ｃステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｃカットオフ電圧ＶＣＬの印加によってもオンしない。このため、（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ｃ，Ｅｒ）、（Ｃ，Ａ）、又は（Ｃ，Ｂ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ｂカットオフ電圧ＶＢＬの裏面ワード線ＷＬｂｓの印加によってオンし得る。このため、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、又は（Ｃ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図４０は、図１２の時刻ｔ３２と時刻ｔ３３の間のストローブから時刻ｔ３３の前までの状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算ＣＤＬ＆（￣ＢＤＬ）＆（￣ＴＤＬ）を行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．７．電圧ＶＢＬを印加しながらのＣＲ＞
図４１は、図１２の時刻ｔ３３と時刻ｔ３４の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図４２は、図１２の時刻ｔ３３と時刻ｔ３４の間のストローブの間の状態を示す。ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ｂカットオフ電圧ＶＢＬの印加により、Ｅｒ又はＡステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ｅｒ，Ａ）、（Ａ，Ｅｒ）、（Ａ，Ａ）、（Ｂ，Ｅｒ）、又は（Ｂ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｂカットオフ電圧ＶＢＬの印加により、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｂ）、（Ａ，Ｂ）、又は（Ｂ，Ｂ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｂカットオフ電圧ＶＢＬの印加によっても、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ｃ）、（Ａ，Ｃ）、又は（Ｂ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＣＲ電圧ＶＣの印加によっても、Ｃステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ｂ又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｂカットオフ電圧ＶＢＬの印加によってもオンしない。このため、（Ｃ，Ｂ）又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ｃ，Ｅｒ）又は（Ｃ，Ａ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ｂカットオフ電圧ＶＢＬの裏面ワード線ＷＬｂｓの印加によってオンし得る。このため、（Ｃ，Ｅｒ）又は（Ｃ，Ａ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図４３は、図１２の時刻ｔ３３と時刻ｔ３４の間のストローブから時刻ｔ３４の前までの状態を示す。センスアンプ１６は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（￣ＣＤＬ）＆（￣ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｃ，Ｂ）又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．８．電圧ＶＡＬを印加しながらのＣＲ＞
図４４は、図１２の時刻ｔ３４と時刻ｔ３５の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図４５は、図１２の時刻ｔ３４と時刻ｔ３５の間のストローブの間の状態を示す。ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンし、また、Ａカットオフ電圧ＶＡＬの印加により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはオンし得る。このため、（Ｅｒ，Ｅｒ）、（Ａ，Ｅｒ）、又は（Ｂ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ａカットオフ電圧ＶＡＬの印加により、Ａステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ａステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ａ）、（Ａ，Ａ）、又は（Ｂ，Ａ）、のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位も、“０”データに相当する電位となる。

しかし、Ａカットオフ電圧ＶＡＬの印加によっても、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ｂ）、（Ｅｒ，Ｃ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ｂ）、又は（Ｂ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＣＲ電圧ＶＣの印加によっても、Ｃステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａカットオフ電圧ＶＡＬの印加によってもオンしない。このため、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対では、対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

（Ｃ，Ｅｒ）のメモリセルトランジスタ対では、裏面メモリセルトランジスタＭＴｂｓが、Ａカットオフ電圧ＶＡＬの裏面ワード線ＷＬｂｓの印加によってオンし得る。このため、（Ｃ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“１”データではなく、“０”データに相当する電位になり得る。

図４６は、図１２の時刻ｔ３４と時刻ｔ３５の間のストローブから時刻ｔ３５の前までの状態を示す。センスアンプ１６は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（￣ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．９．電圧ＶＢＢＬを印加しながらのＣＲ＞
図４７は、図１２の時刻ｔ３５と時刻ｔ３６の間のストローブの前の状態を示す。図１３と同じ動作が行われ、この結果、各センスノードＳＥＮは、“１”データに相当する電位に充電される。

図４８は、図１２の時刻ｔ３５と時刻ｔ３６の間のストローブの間の状態を示す。ＣＲ電圧ＶＣの印加により、Ｅｒステートにある選択メモリセルトランジスタＭＴａｓはオンするが、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓはカットオフを維持する。しかし、図１４を参照して記述されるのと同じ原理により、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度は小さい。よって、（Ｅｒ，Ｅｒ）、（Ａ，Ｅｒ）、又は（Ｂ，Ｅｒ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、“０”データに相当する電位となる。

ＣＲ電圧ＶＣの印加により、Ｅｒ、Ａ、又はＢステートにある選択メモリセルトランジスタＭＴａｓはオンする。しかし、Ｅｒカットオフ電圧ＶＢＢＬの印加によっても、Ａ、Ｂ、又はＣステートにある裏面メモリセルトランジスタＭＴｂｓはＥｒステートにある裏面メモリセルトランジスタＭＴｂｓよりも強いカットオフを維持する。このため、図１７を参照して記述されるのと同じ原理に基づき、（Ｅｒ，Ａ）、（Ｅｒ，Ｂ）、（Ｅｒ，Ｃ）、（Ａ，Ａ）、（Ａ，Ｂ）、（Ａ，Ｃ）、（Ｂ，Ａ）、（Ｂ，Ｂ）、又は（Ｂ，Ｃ）のメモリセルトランジスタ対に対応するセンスノードＳＥＮの電位は、期待値の“０”データではなく、“１”データに相当する電位になり得る。

一方、選択ワード線ＷＬａｓへのＣＲ電圧ＶＣの印加によっても、Ｃステートにある選択メモリセルトランジスタＭＴａｓはオンしない。また、裏面メモリセルトランジスタＭＴｂｓは、いずれも、Ｅｒカットオフ電圧ＶＢＢＬの印加によってもオンしない。このため、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対では、いずれのメモリセルトランジスタＭＴでも電流経路が形成されず、対応するセンスノードＳＥＮの電位は“１”データに相当する電位を維持する。

図４９は、図１２の時刻ｔ３５と時刻ｔ３６の間のストローブから時刻ｔ３６の前までの状態を示す。センスアンプ１６は、図１５を参照して記述されるのと同様に、センスノードＳＥＮの電位に基づくデータの反転データを対応するデータラッチＴＤＬに保持する。

また、シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算（（ＣＤＬ）＆（ＢＤＬ）＆（￣ＴＤＬ））｜ＡＤＬを行って、演算の結果をデータラッチＡＤＬに格納する。この結果、（Ｃ，Ｅｒ）、（Ｃ，Ａ）、（Ｃ，Ｂ）、又は（Ｃ，Ｃ）のメモリセルトランジスタ対に対応するデータラッチ回路ＡＤＬＣに“１”データが保持され、残りのデータラッチ回路ＡＤＬＣに“０”データが保持される。

＜１．２．４．１０．アッパーページデータの取得＞
図５０は、図１２の時刻ｔ３６の後の状態を示す。シーケンサ１３は、図１５を参照して記述されるのと同様に、論理演算ＡＤＬ｜ＸＤＬを行って、演算の結果をデータラッチＸＤＬに保持する。データラッチＸＤＬに保持されたデータは、選択セルユニットＣＵのアッパーページデータであり、例えば、後続のメモリコントローラ２からの指示により、メモリコントローラ２へと出力される。

＜１．３．利点（効果）＞
第１実施形態による半導体記憶装置１によれば、以下に記述されるように、データが高い精度でリードされることが可能である。

図５及び図６に示されるような構造の半導体記憶装置１では、上記のように、各選択メモリセルトランジスタＭＴ（例えば、或るメモリセルトランジスタＭＴａｓ）と、その裏面メモリセルトランジスタ（例えば、メモリセルトランジスタＭＴｂｓ）は並列に接続されている。このことに基づいて、参考用の例として、選択メモリセルトランジスタＭＴａｓからのリードの間、裏面ワード線ＷＬｂｓに、カットオフ電圧ＶＢＢが印加される場合がある。こうすることにより、裏面メモリセルトランジスタＭＴｂｓは、そのステートによらずにカットオフを維持する。このことは、裏面メモリセルトランジスタＭＴｂｓを介する電流経路が意図せずに形成されることによって選択メモリセルトランジスタＭＴａｓの状態が誤って割り出されることを抑制できる。しかし、このようなカットオフ電圧ＶＢＢの印加によって、以下に記述されるように、選択メモリセルトランジスタＭＴａｓの状態が正しく割り出されない場合がある。

図１０を参照して記述されるように、或る選択メモリセルトランジスタＭＴ（例えば或るメモリセルトランジスタＭＴａｓ）の閾値電圧は、その裏面メモリセルトランジスタＭＴ（例えば、裏面メモリセルトランジスタＭＴｂｓ）へのデータの書込みの前後において変化し得る。このため、裏面メモリセルトランジスタＭＴｂｓへのデータの書込み後の選択メモリセルトランジスタＭＴａｓからのデータリードにおいて、選択メモリセルトランジスタＭＴａｓのステートが、データを書き込まれた時の目標のステートと異なるステートとして判断される可能性がある。これは、データの誤ったリードに繋がり得る。このような現象は、裏面メモリセルトランジスタＭＴｂｓが電気的にフローティングしていると、強く発現し得る。

第１実施形態によれば、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの各々の間、裏面ワード線ＷＬｂｓに、リードパス電圧ＶＲＥＡＤの印加後に、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、及びＡカットオフ電圧ＶＡＬが順に印加される。そして、Ａカットオフ電圧ＶＡＬ、Ｂカットオフ電圧ＶＢＬ、及びＣカットオフ電圧ＶＣＬの各々が印加されている間に、ストローブが行われる。

このため、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓは、リードパス電圧ＶＲＥＡＤの印加によって、そのチャネルが非選択メモリセルトランジスタＭＴを介してセルソース線ＣＥＬＳＲＣに接続されている状態の後に、Ｃカットオフ電圧ＶＣＬの印加によってカットオフされる。Ｃカットオフ電圧ＶＣＬは、ＣＲ電圧ＶＣより若干低い程度の大きさであるため、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓのカットオフの程度は弱い。この結果、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓのボディの電気的フローティングの程度が抑制される。そして、この抑制された電気的フローティングの状態でストローブが行われる。このため、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓの裏面の選択メモリセルトランジスタＭＴａｓからのデータリードに対する、電気的フローティングに起因する閾値電圧の変動が抑制される。この結果、Ｃステートにある裏面メモリセルトランジスタＭＴｂｓの裏面の選択メモリセルトランジスタＭＴａｓのステートが、参考例でのケースよりも正確に割り出されることが可能である。

この電気的フローティングによる影響の抑制は、裏面メモリセルトランジスタＭＴｂｓがＣステートにある場合に限られず、全てのステートにおいて起こる。すなわち、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｃカットオフ電圧ＶＣＬを印加され、続けて、Ｂカットオフ電圧ＶＢＬの印加によってカットオフされる。このため、Ｂステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度が抑制される。Ａステートにある裏面メモリセルトランジスタＭＴｂｓは、Ｂカットオフ電圧ＶＢＬを印加され、続けて、Ａカットオフ電圧ＶＡＬの印加によってカットオフされる。このため、Ａステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度が抑制される。Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓは、Ａカットオフ電圧ＶＡＬを印加され、続けて、Ｅｒカットオフ電圧ＶＢＢＬの印加によってカットオフされる。このため、Ｅｒステートにある裏面メモリセルトランジスタＭＴｂｓの電気的フローティングの程度が抑制される。したがって、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬの全ての印加により、裏面メモリセルトランジスタＭＴｂｓが、Ｅｒ、Ａ、Ｂ、及びＣステートのいずれにある場合でも、高い精度で選択メモリセルトランジスタＭＴａｓからデータがリードされることが可能である。

一方で、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、及びＡカットオフ電圧ＶＡＬの印加により、ストローブにより得られるデータが、裏面メモリセルトランジスタＭＴｂｓの影響によって、期待値と異なる値を有し得る。これに対して、第１実施形態では、選択セルユニットＣＵからのデータのリードの前に、その裏面セルユニットＣＵに対するロワーページリード及びアッパーページリードが行われ、これらのリードの結果がそれぞれのためのデータラッチ（例えば、ＢＤＬ及びＣＤＬ）に保持される。そして、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、及びＡカットオフ電圧ＶＡＬの印加の間のストローブによって得られるデータと、裏面メモリセルトランジスタＭＴｂｓからリードされたデータとが、論理演算される。適切な論理演算により、図２５及び図５０から明らかなように、期待値と同じロワーページデータ及びアッパーページデータが得られる。

すなわち、図１４、図１７、図２０、及び図２３に示されるように、ストローブにより得られるデータ（センスノードＳＥＮのデータ）は、期待値と異なり得る。しかし、データラッチＣＤＬ、ＢＤＬ、ＴＤＬ、及びＡＤＬのデータの論理演算により、図２５のデータラッチＸＤＬにおいて、選択メモリセルトランジスタＭＴａｓのステートに応じた期待値と等しいデータが得られる。

＜第２実施形態＞
第２実施形態は、第１実施形態に類似し、リード電圧の印加の順番の点で第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第２実施形態の半導体記憶装置１の構成は、第１実施形態（図１から図９）と同じである。一方、第２実施形態のシーケンサ１３は、以下に記述される動作を行うように構成されている。

＜２．１．ロワーページリードの間の電圧＞
図５１は、第２実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５１は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第１実施形態の図１１に類似する。

図５１に示されるように、時刻ｔ１、ｔ４、ｔ３、ｔ２、及びｔ５がこの順に到来する。

以下、図５１を参照して記述されるような、ＣＲ電圧ＶＣ、ＢＲ電圧ＶＢ、及びＡＲ電圧ＶＡの順序でのリード電圧の印加は、降順のリード電圧の印加と称される場合がある。一方、図１１を参照して記述されるような、ＡＲ電圧ＶＡ、ＢＲ電圧ＶＢ、及びＣＲ電圧ＶＣの順序でのリード電圧の印加は、昇順のリード電圧の印加と称される場合がある。

＜２．２．アッパーページリードの間の電圧＞
図５２は、第２実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５２は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示し、第１実施形態の図１２に類似する。

アッパーページリードでは、ロワーページリードと同じく、裏面ワード線ＷＬｂｓに降順でリード電圧が印加される。加えて、選択ワード線ＷＬａｓに、降順でリード電圧が印加される。具体的には、以下の通りである。

図５２に示されるように、時刻ｔ２１は時刻ｔ２４に継続し、時刻ｔ２４は時刻ｔ２２に継続し、時刻ｔ２２は時刻ｔ２５に継続する。

時刻ｔ２６は、時刻ｔ３２に継続し、時刻ｔ３２の後、時刻ｔ３３、ｔ３４、及びｔ３５がこの順に到来する。時刻ｔ３５は、時刻ｔ４１に継続する。時刻ｔ４１において、選択ワード線ＷＬａｓにＡＲ電圧ＶＡが印加されるとともに、裏面ワード線ＷＬｂｓにリードパス電圧ＶＲＥＡＤが印加される。時刻ｔ４１は、時刻ｔ２７に継続し、時刻ｔ２７の後、時刻ｔ２８、ｔ２９、ｔ３０、及び時刻ｔ３６がこの順に到来する。

アッパーページリードにおいて、選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓの一方のみが、降順のリード電圧の印加の対象とされてもよい。

＜２．３．利点＞
第２実施形態によれば、第１実施形態と同じく、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの各々の間、裏面ワード線ＷＬｂｓに、リードパス電圧ＶＲＥＡＤの印加後に、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、及びＡカットオフ電圧ＶＡＬが順に印加される。また、第１実施形態と同じく、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、及びＡカットオフ電圧ＶＡＬの印加の間のストローブによって得られるデータと、事前に裏面メモリセルトランジスタＭＴｂｓからリードされたデータとが、論理演算される。このため、第１実施形態と同じ利点を得られる。

また、第２実施形態によれば、裏面セルユニットＣＵのロワーページデータ及びアッパーページデータのリードのために降順でリード電圧が印加され、及び（又は）選択セルユニットＣＵのアッパーページデータのリードのために降順でリード電圧が印加される。降順のリード電圧の印加により、リードパス電圧ＶＲＥＡＤと最初のリード電圧との差が小さい。このため、選択ワード線ＷＬａｓ及び（又は）裏面ワード線ＷＬｂｓの充放電に関する時間は短い。よって、高速のデータリードが可能である。

＜第３実施形態＞
第３実施形態は、使用されるカットオフ電圧の数の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第３実施形態の半導体記憶装置１の構成は、第１実施形態（図１から図９）と同じである。一方、第３実施形態のシーケンサ１３は、以下に記述される動作を行うように構成されている。

＜３．１．ロワーページリードの間の電圧＞
図５３は、第３実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５３は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第１実施形態の図１１のいくつかの期間が取り除かれた形態に相当する。

図５３に示されるように、図１１の時刻ｔ７及びｔ９は到来しない。時刻ｔ６、ｔ８、及びｔ１０がこの順に到来する。

データラッチＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、及びＡＤＬ、並びにデータラッチＸＤＬ中のデータの状態については、第１実施形態での各時刻において対応する状態と同じである。

＜３．２．アッパーページリードの間の電圧＞
図５４は、第３実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５４は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示し、第１実施形態の図１２のいくつかの期間が取り除かれた形態に相当する。

図５４に示されるように、図１２の時刻ｔ２７、ｔ２９、ｔ３２、及びｔ３４は到来しない。時刻ｔ２６、ｔ２８、ｔ３０、ｔ３１、ｔ３３、及びｔ３５がこの順に到来する。データラッチＳＤＬ、ＴＤＬ、ＡＤＬ、ＢＤＬ、及びＡＤＬ、並びにデータラッチＸＤＬ中のデータの状態については、第１実施形態での各時刻において対応する状態と同じである。

＜３．３．利点＞
第３実施形態によれば、第１実施形態と同様に、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加される。このため、裏面メモリセルトランジスタＭＴｂｓがＢ又はＥｒステートにある場合に、第１実施形態と同じ利点を得られる。

また、第３実施形態によれば、第１実施形態よりも短い時間で、選択セルユニットＣＵのロワーページ及びアッパーページからのデータリードが完了することが可能である。

＜３．４．第１変形例＞
図５３及び図５４を参照して、ＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｂカットオフ電圧ＶＢＬ及びＥｒカットオフ電圧ＶＢＢＬが印加される例が記述されている。第３実施形態はこの例に限られず、ＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬのうちの１つ又は複数が印加されることが可能である。この場合、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬのうちで印加されたものに対応するステートに裏面メモリセルトランジスタＭＴｂｓの電気的フローティングが抑制されることが可能である。すなわち、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、又はＥｒカットオフ電圧ＶＢＢＬが印加されるケースでは、それぞれ、Ｃ、Ｂ、Ａ、又はＥｒステートに裏面メモリセルトランジスタＭＴｂｓの電気的フローティングが抑制されることが可能である。

Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、又はＥｒカットオフ電圧ＶＢＢＬのうちで、選択セルユニットＣＵからのリードの間に印加されるものの数が少ないほど、より短い時間で選択セルユニットＣＵのロワーページ及びアッパーページからのデータリードが完了することが可能である。

＜３．５．第２変形例＞
裏面セルユニットＣＵに対するリードがさらに削減されてもよい。図５５及び図５６は、第３実施形態の第２変形例の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５５は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第３実施形態の図５３のいくつかの期間が取り除かれた形態に相当する。図５６は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示し、第３実施形態の図５４のいくつかの期間が取り除かれた形態に相当する。

図５５に示されるように、図５３の時刻ｔ２及びｔ４は到来しない。時刻ｔ１、ｔ３、及びｔ５がこの順に到来する。

図５６に示されるように、図１２の時刻ｔ２２及びｔ２４は到来しない。時刻ｔ２１、ｔ２３、ｔ２５、及びｔ２６がこの順に到来する。

第２変形例では、裏面セルユニットＣＵに対してＢＲのみが行われる。このため、選択セルユニットＣＵに対するロワーページリード及びアッパーページリードの開始の時点で、裏面セルユニットＣＵからのアッパーページデータは得られていない。すなわち、選択セルユニットＣＵに対するロワーページリード及びアッパーページリードの開始の時点のデータラッチの状態は、第１実施形態の図１３のデータラッチＢＤＬの各ビットに“０”データが保持されている状態である。

第２変形例によれば、第１変形例よりもさらに短い時間で、選択セルユニットＣＵのロワーページ及びアッパーページからのデータリードが完了することが可能である。

＜第４実施形態＞
第４実施形態は、第２実施形態と第３実施形態の組み合わせた形態である。以下、第２実施形態と異なる点が主に記述される。記述されていない点については、第２実施形態での記述が当てはまる。

第４実施形態の半導体記憶装置１の構成は、第１実施形態（図１から図９）と同じである。一方、第４実施形態のシーケンサ１３は、以下に記述される動作を行うように構成されている。

＜４．１．ロワーページリードの間の電圧＞
図５７は、第４実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５７は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第２実施形態の図５１のいくつかの期間が取り除かれた形態に相当する。

図５７に示されるように、図５１の時刻ｔ７及びｔ９は到来しない。時刻ｔ６、ｔ１０、及びｔ１１がこの順に到来する。

＜４．２．アッパーページジリードの間の電圧＞
図５８は、第４実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図５８は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示し、第２実施形態の図５２のいくつかの期間が取り除かれた形態に相当する。

図５８に示されるように、図５２の時刻ｔ３１、ｔ３３、ｔ２７、及びｔ２９は到来しない。時刻ｔ２６、ｔ３２、ｔ３４、ｔ４１、ｔ２８、ｔ３０、及びｔ３６がこの順に到来する。

＜４．３．利点＞
第４実施形態によれば、第１実施形態と同様に、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加される。このため、第１実施形態と同じ利点を得られる。

また、第４実施形態によれば、第２実施形態と同じく、裏面セルユニットＣＵのロワーページデータ及びアッパーページデータのリードのために降順でリード電圧が印加され、及び（又は）選択セルユニットＣＵのアッパーページデータのリードのために降順でリード電圧が印加される。このため、第２実施形態と同じ利点を得られる。

＜４．４．変形例＞
第４実施形態として、第２実施形態と第３実施形態の第１変形例及び（又は）第２変形例が組み合わせられることも可能である。

現行の例のように１メモリセルトランジスタＭＴ当たり２ビットの保持の場合、ロワーページリードはただ１回のリード、すなわちＢＲのみを含む。このため、第４実施形態が第３実施形態の第２変形例と組み合わせられた場合の電圧の波形は、第３実施形態の第２変形例（図５５）と同じである。

図５９は、第４実施形態の変形例の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示し、第４実施形態が第３実施形態の第２変形例に組み合わせられた形態について示す。具体的には、図５９は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーのデータのリードの間の電圧を示す。

図５９に示されるように、図５２の時刻ｔ２４、ｔ２２、ｔ３１、ｔ３２、ｔ３３、ｔ２７、及びｔ２９は到来しない。時刻ｔ２１、ｔ２３、ｔ２５、ｔ２６、ｔ３２、ｔ３４、ｔ４１、ｔ２８、ｔ３０、及びｔ３６がこの順に到来する。

変形例によれば、第３実施形態の第１及び（又は）第２変形例と同じ利点を得られる。

＜第５実施形態＞
第５実施形態は、第１実施形態に類似する。第５実施形態では、選択ワード線ＷＬの電圧が、１つのリードの間に変化させられる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第５実施形態の半導体記憶装置１の構成は、第１実施形態（図１から図９）と同じである。一方、第５実施形態のシーケンサ１３は、以下に記述される動作を行うように構成されている。

＜５．１．ロワーページリードの間の電圧＞
図６０は、第５実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６０は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第１実施形態の図１１に類似する。

第５実施形態では、ＢＲの間、選択ワード線ＷＬａｓに、ＢＲ電圧ＶＢ０、ＶＢ１、ＶＢ２、ＶＢ３が順に印加される。ＢＲ電圧ＶＢ０、ＶＢ１、ＶＢ２、及びＶＢ３は、ＶＢ０＜ＶＢ１＜ＶＢ２＜ＶＢ３の関係を有する。例えば、ＢＲ電圧ＶＢ０、ＶＢ１、ＶＢ２、及びＶＢ３のいずれか１つは、ＢＲ電圧ＶＢと等しい。

図６０に示されるように、第１実施形態の図１１の時刻ｔ７、ｔ８、ｔ９、及びｔ１０にそれぞれ代えて、時刻ｔ６１、ｔ６２、ｔ６３、及びｔ６４が到来する。

時刻ｔ６１において、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ０を印加する。ＢＲ電圧ＶＢ０の印加は、時刻ｔ６２まで継続する。時刻ｔ６１でのその他の配線への電圧の印加は、時刻ｔ７でのものと同じである。

時刻ｔ６２において、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ１を印加する。ＢＲ電圧ＶＢ１の印加は、時刻ｔ６３まで継続する。時刻ｔ６２でのその他の配線への電圧の印加は、時刻ｔ８でのものと同じである。

時刻ｔ６３において、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ２を印加する。ＢＲ電圧ＶＢ２の印加は、時刻ｔ６４まで継続する。時刻ｔ６３でのその他の配線への電圧の印加は、時刻ｔ９でのものと同じである。

時刻ｔ６４において、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ３を印加する。ＢＲ電圧ＶＢ３の印加は、時刻ｔ１１まで継続する。時刻ｔ６４でのその他の配線への電圧の印加は、時刻ｔ１０でのものと同じである。

このように、ＢＲの間のＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬの印加の間に、それぞれ、選択ワード線ＷＬａｓに、ＢＲ電圧ＶＢ、ＶＢ１、ＶＢ２、及びＶＢ３が印加される。

＜５．２．アッパーページリードの間の電圧＞
図６１は、第５実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６１は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示し、第１実施形態の図１２に類似する。

第５実施形態では、ＡＲの間、選択ワード線ＷＬａｓに、ＡＲ電圧ＶＡ０、ＶＡ１、ＶＡ２、ＶＡ３が順に印加される。ＡＲ電圧ＶＡ０、ＶＡ１、ＶＡ２、及びＶＡ３は、ＶＡ０＜ＶＡ１＜ＶＡ２＜ＶＡ３の関係を有する。例えば、ＡＲ電圧ＶＡ０、ＶＡ１、ＶＡ２、及びＶＡ３のいずれか１つは、ＡＲ電圧ＶＡと等しい。

同様に、ＣＲの間、選択ワード線ＷＬａｓに、ＣＲ電圧ＶＣ０、ＶＣ１、ＶＣ２、ＶＣ３が順に印加される。ＣＲ電圧ＶＣ０、ＶＣ１、ＶＣ２、及びＶＣ３は、ＶＣ０＜ＶＣ１＜ＶＣ２＜ＶＣ３の関係を有する。例えば、ＣＲ電圧ＶＣ０、ＶＣ１、ＶＣ２、及びＶＣ３のいずれか１つは、ＣＲ電圧ＶＣと等しい。

図６１に示されるように、第１実施形態の図１２の時刻ｔ２７、ｔ２８、ｔ２９、ｔ３０、ｔ３１、ｔ３２、ｔ３３、ｔ３４、及びｔ３５にそれぞれ代えて、時刻ｔ７１、ｔ７２、ｔ７３、ｔ７４、ｔ７５、ｔ７６、ｔ７７、ｔ７８、及びｔ７９が到来する。

時刻ｔ７１において、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ０を印加する。ＡＲ電圧ＶＡ０の印加は、時刻ｔ７２まで継続する。時刻ｔ７１でのその他の配線への電圧の印加は、時刻ｔ２７でのものと同じである。

時刻ｔ７２において、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ１を印加する。ＡＲ電圧ＶＡ１の印加は、時刻ｔ７３まで継続する。時刻ｔ７２でのその他の配線への電圧の印加は、時刻ｔ２８でのものと同じである。

時刻ｔ７３において、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ２を印加する。ＡＲ電圧ＶＡ２の印加は、時刻ｔ７４まで継続する。時刻ｔ７３でのその他の配線への電圧の印加は、時刻ｔ２９でのものと同じである。

時刻ｔ７４において、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ３を印加する。ＡＲ電圧ＶＡ３の印加は、時刻ｔ７５まで継続する。時刻ｔ７４でのその他の配線への電圧の印加は、時刻ｔ３０でのものと同じである。

時刻ｔ７５において、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ０を印加する。ＣＲ電圧ＶＣ０の印加は、時刻ｔ７７まで継続する。時刻ｔ７５でのその他の配線への電圧の印加は、時刻ｔ３１でのものと同じである。

時刻ｔ７６において、シーケンサ１３は、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬを印加する。Ｃカットオフ電圧ＶＣＬの印加は、時刻ｔ７７まで継続する。

時刻ｔ７７において、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ１を印加する。ＣＲ電圧ＶＣ１の印加は、時刻ｔ７８まで継続する。時刻ｔ７７でのその他の配線への電圧の印加は、時刻ｔ３３でのものと同じである。

時刻ｔ７８において、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ２を印加する。ＣＲ電圧ＶＣ２の印加は、時刻ｔ７９まで継続する。時刻ｔ７８でのその他の配線への電圧の印加は、時刻ｔ３４でのものと同じである。

時刻ｔ７９において、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ３を印加する。ＣＲ電圧ＶＣ３の印加は、時刻ｔ３６まで継続する。時刻ｔ７９でのその他の配線への電圧の印加は、時刻ｔ３５でのものと同じである。

このように、ＡＲの間のＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬの印加の間に、それぞれ、選択ワード線ＷＬａｓに、ＡＲ電圧ＶＡ、ＶＡ１、ＶＡ２、及びＶＡ３が印加される。また、ＣＲの間のＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬの印加の間に、それぞれ、選択ワード線ＷＬａｓに、ＣＲ電圧ＶＣ、ＶＣ１、ＶＣ２、及びＶＣ３が印加される。

＜５．３．利点＞
第５実施形態によれば、第１実施形態と同様に、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加される。このため、第１実施形態と同じ利点を得られる。

また、第５実施形態によれば、以下の利点を得られる。第１実施形態のような裏面メモリセルトランジスタＭＴｂｓへのＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加されることにより、選択メモリセルトランジスタＭＴａｓが、自身の閾値電圧より低い電圧の選択ワード線ＷＬａｓへの印加によって意図せずにオンすることがある。例えば、選択メモリセルトランジスタＭＴａｓが、閾値電圧Ｖｔｈ１を有するにも関わらず、電圧Ｖｔｈ１−ΔＶが選択ワード線ＷＬａｓに印加されるとオンすることがある。換言すると、選択メモリセルトランジスタＭＴａｓの見かけ上の閾値電圧が、本来の閾値電圧よりも低い。この選択メモリセルトランジスタＭＴａｓの見かけ上の閾値電圧が低く見える程度は、裏面メモリセルトランジスタＭＴｂｓの閾値電圧の高さに依存する。換言すると、裏面メモリセルトランジスタＭＴｂｓの閾値電圧が高いほど、選択メモリセルトランジスタＭＴａｓの本来の閾値電圧と見かけ上の閾値電圧の差が大きい。

第５実施形態によれば、ＸがＡ、Ｂ、又はＣの各ケースを代表するとして、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加されている間に、それぞれ、ＸＲ電圧ＶＸ０、ＶＸ１、ＶＸ２、及びＶＸ３が印加される。第１実施形態において記述されるように、Ｃカットオフ電圧ＶＣＬが印加されている間のストローブによって、選択メモリセルトランジスタＭＴａｓの裏面メモリセルトランジスタＭＴがＣステートにある場合に、フローティングの影響が抑制され、選択メモリセルトランジスタＭＴａｓのデータが正しくリードされることが可能になる。この間に、選択ワード線ＷＬａｓにＸＲ電圧ＶＸ０が印加される。ＸＲ電圧ＶＸ０を、ＸＲ電圧ＶＸより低くすることによって、ＣステートにあるメモリセルトランジスタＭＴを裏面に有する選択メモリセルトランジスタＭＴａｓが、バイアス電圧ＶＣＬを印加しながらのＸＲの間に、自身の閾値電圧よりも低い電圧でオンすることが抑制される。こうして、選択メモリセルトランジスタＭＴａｓのステートが正しく割り出されることが可能である。

このような利点は、裏面メモリセルトランジスタＭＴｂｓがＢ、Ａ、又はＥｒステートにある場合も、それぞれ、ＸＲ電圧ＶＸ１、ＶＸ２、又はＶＸ３の印加によって、得られる。

＜５．４．変形例＞
ＸＲにおいて、ＸＲ電圧ＶＸ０、ＶＸ１、ＶＸ２、及びＶＸ３のうちの１つ又は複数のみが使用されてもよい。この場合、ＸＲ電圧ＶＸ０、ＶＸ１、ＶＸ２、及びＶＸ３のうちの使用されない電圧に代えて、標準的なＸＲ電圧ＶＸが使用されることが可能である。

ＡＲ、ＢＲ、及びＣＲのうちの１つ又は複数においてのみ、対応するＸＲ電圧ＶＸ０、ＶＸ１、ＶＸ２、及びＶＸ３のうちの１つ又は複数のみが使用されてもよい。

第５実施形態は、第２、第３、及び（又は）第４実施形態に適用されることも可能である。

＜第６実施形態＞
第６実施形態は、第１実施形態に類似し、選択メモリセルトランジスタＭＴａｓ及び裏面メモリセルトランジスタＭＴｂｓのリードの順序の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第６実施形態の半導体記憶装置１の構成は、第１実施形態（図１から図９）と同じである。一方、第６実施形態のシーケンサ１３は、以下に記述される動作を行うように構成されている。

＜６．１．ロワーページリードの間の電圧＞
図６２は、第６実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６２は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示す。

第６実施形態では、選択メモリセルトランジスタＭＴａｓからデータがリードされた後に、裏面メモリセルトランジスタＭＴｂｓからデータがリードされる。

図６２に示されるように、時刻ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ２、ｔ３、ｔ４、及びｔ５がこの順に到来する。すなわち、時刻ｔ６から時刻ｔ２の動作によって、選択セルユニットＣＵのロワーページのデータがリードされ、次いで、時刻ｔ２から時刻ｔ５の動作によって、裏面セルユニットＣＵに対するデータリードが行われる。

第６実施形態では、選択セルユニットＣＵ及び裏面セルユニットＣＵの順でデータリードが行われることに起因して、データラッチＸＤＬ、ＣＤＬ、ＢＤＬ、ＡＤＬ、及びＴＤＬのデータの変化が第１実施形態のものと異なる。すなわち、選択セルユニットＣＵのロワーページのデータが、予め、データラッチＸＤＬ、ＣＤＬ、ＢＤＬ、ＡＤＬ、及びＴＤＬのいずれかに保持される。その後、裏面セルユニットＣＵに対するＡＲ、ＢＲ、又はＣＲによるデータが取得される。そして、第１実施形態と同様に、選択セルユニットＣＵのロワーページのデータ、及び裏面セルユニットＣＵに対するＡＲ、ＢＲ、又はＣＲによって得られるデータの論理演算が行われる。ただし、第６実施形態での論理演算は、論理演算の対象となるデータの種類が第１実施形態のものと異なることに起因して、第１実施形態の論理演算と異なる。第６実施形態での論理演算は、第１実施形態での記述に照らして、目的のデータが得られるように任意の方法で決定されることが可能である。

＜６．２．アッパーページリードの間の電圧＞
図６３は、第６実施形態の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６３は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのアッパーページのデータのリードの間の電圧を示す。

図６３に示されるように、時刻ｔ２６、ｔ３２、ｔ３３、ｔ３４、ｔ３５、ｔ４１、ｔ２７、ｔ２８、ｔ２９、ｔ３０、ｔ２２、ｔ２３、ｔ２４、及びｔ２５がこの順に到来する。すなわち、時刻ｔ２６から時刻ｔ２２の動作によって、降順のリード電圧の印加を通じて選択セルユニットＣＵのアッパーページのデータがリードされ、次いで、時刻ｔ２２から時刻ｔ２５の動作によって、裏面セルユニットＣＵに対するデータリードが行われる。

アッパーページリードについても、ロワーページリードのケースと同じく、データラッチＸＤＬ、ＣＤＬ、ＢＤＬ、ＡＤＬ、及びＴＤＬのデータの変化が第１実施形態のものと異なる。論理演算の詳細についても、第１実施形態の論理演算と異なる。論理演算は、第１実施形態での記述に照らして、目的のデータが得られるように任意の方法で決定されることが可能である。

＜６．３．利点＞
第６実施形態によれば、第１実施形態と同様に、選択メモリセルトランジスタＭＴａｓに対するＡＲ、ＢＲ、及びＣＲの間に、裏面メモリセルトランジスタＭＴｂｓに、Ｃカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬが印加される。このため、第１実施形態と同じ利点を得られる。

また、第６実施形態によれば、第２実施形態と同じく、裏面セルユニットＣＵのロワーページデータ及びアッパーページデータのリードのために降順でリード電圧が印加され、及び（又は）選択セルユニットＣＵのアッパーページデータのリードのために降順でリード電圧が印加される。このため、第２実施形態と同じ利点を得られる。

さらに、第６実施形態によれば、選択セルユニットＣＵに対するデータリードの後に、裏面セルユニットＣＵに対するデータリードが行われる。このため、裏面セルユニットＣＵに対するデータリードの間に選択ワード線ＷＬａｓに印加されるカットオフ電圧ＶＢＢの印加は、選択ワード線ＷＬａｓへの種々の電圧の印加のうちで、最後に印加される。このため、カットオフ電圧ＶＢＢの印加は、選択ワード線ＷＬａｓへの最初の電圧の印加（時刻ｔ６又は時刻ｔ２６）から長い時間を経てから起こる。このことは、各選択メモリセルトランジスタＭＴａｓのチャネルの電位が安定することに寄与する。よって、Ｅｒカットオフ電圧ＶＢＢＬの印加の間、すなわち裏面セルユニットＣＵに対するデータリードの間の、各選択メモリセルトランジスタＭＴａｓの電気的フローティングが抑制されることが可能である。よって、各裏面メモリセルトランジスタＭＴｂｓから高い信頼性でデータがリードされることが可能である。

一方、選択セルユニットＣＵに対するデータリードについては、第１実施形態のような、裏面ワード線ＷＬｂｓへのＣカットオフ電圧ＶＣＬ、Ｂカットオフ電圧ＶＢＬ、Ａカットオフ電圧ＶＡＬ、及びＥｒカットオフ電圧ＶＢＢＬの印加により、裏面メモリセルトランジスタＭＴｂｓの電気的フローティングによる影響は抑制されている。さらに、第２実施形態と同じく、選択ワード線ＷＬａｓに降順でリード電圧が印加されるため、各リード電圧と、その直前に印加される電圧との落差は小さい。このことは、選択メモリセルトランジスタＭＴａｓに対するデータリードの間の、選択メモリセルトランジスタＭＴａｓへの裏面メモリセルトランジスタＭＴｂｓの電気的フローティングによる影響を抑制できる。よって、選択メモリセルトランジスタＭＴａｓに対するデータリードの精度の低下は抑制される。この利点は、特に、選択セルユニットＣＵに対するアッパーページリードにおいて役立つ。

＜６．４．変形例＞
第６実施形態に第５実施形態が組み合わせられても良い。

＜６．４．１．ロワーページリードの間の電圧＞
図６４は、第６実施形態の変形例の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６４は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示す。

図６４に示されるように、時刻ｔ６、ｔ８１、ｔ８２、ｔ８３、ｔ８４、ｔ２、ｔ３、ｔ４、及びｔ５がこの順に到来する。時刻ｔ６から時刻ｔ８１は、裏面メモリセルトランジスタＭＴｂｓのロワーページのデータのリードのためのものである。

選択ゲート線ＳＧＤＬｔ及びＳＧＳＬは、時刻ｔ６から時刻ｔ５に亘って、電圧Ｖｓｇを印加され続ける。非選択の選択ゲート線ＳＧＤＬは、図６２の動作の間、電圧ＶＳＳを印加され続ける。ワード線ＷＬのうち、選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓを除くものは、時刻ｔ６から時刻ｔ５に亘って、リードパス電圧ＶＲＥＡＤを印加され続ける。

時刻ｔ８１、ｔ８２、ｔ８３、及びｔ８４の間、第５実施形態とは異なって降順に、ＢＲ電圧ＶＢ３、ＶＢ２、ＶＢ１、及びＶＢ０が印加される。詳細は、以下の通りである。

時刻ｔ８１から時刻ｔ８２に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ３を印加するともに、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬを印加する。時刻ｔ８１と時刻ｔ８２の間にストローブが行われる。

時刻ｔ８２から時刻ｔ８３に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ２を印加するともに、裏面ワード線ＷＬｂｓにＢカットオフ電圧ＶＢＬを印加する。時刻ｔ８２と時刻ｔ８３の間にストローブが行われる。

時刻ｔ８３から時刻ｔ８４に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ１を印加するともに、裏面ワード線ＷＬｂｓにＡカットオフ電圧ＶＡＬを印加する。時刻ｔ８３と時刻ｔ８４の間にストローブが行われる。

時刻ｔ８４から時刻ｔ２に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＢＲ電圧ＶＢ１を印加するともに、裏面ワード線ＷＬｂｓにＥｒカットオフ電圧ＶＢＢＬを印加する。時刻ｔ８４と時刻ｔ２の間にストローブが行われる。

＜６．４．２．アッパーページリードの間の電圧＞
図６５は、第６実施形態の変形例の半導体記憶装置１の或る動作の間にいくつかの要素に印加される電圧を時間に沿って示す。具体的には、図６５は、選択ブロックＢＬＫ中の或る選択セルユニットＣＵのロワーページのデータのリードの間の電圧を示す。

図６５に示されるように、時刻ｔ２６、ｔ９１、ｔ９２、ｔ９３、ｔ９４、ｔ９５、ｔ９６、ｔ９７、ｔ９８、ｔ９９、ｔ２２、ｔ２３、ｔ２４、及びｔ２５がこの順に到来する。時刻ｔ２６から時刻ｔ９９は、裏面メモリセルトランジスタＭＴｂｓのアッパーページのデータのリードのためのものである。時刻ｔ２６から時刻ｔ９５は、ＣＲのためのものであり、時刻ｔ９５から時刻ｔ２２は、ＡＲのためのものである。

選択ゲート線ＳＧＤＬｔ及びＳＧＳＬは、時刻ｔ２６から時刻ｔ２５に亘って、電圧Ｖｓｇを印加され続ける。非選択の選択ゲート線ＳＧＤＬは、図６３の動作の間、電圧ＶＳＳを印加され続ける。ワード線ＷＬのうち、選択ワード線ＷＬａｓ及び裏面ワード線ＷＬｂｓを除くものは、時刻ｔ２６から時刻ｔ２５に亘って、リードパス電圧ＶＲＥＡＤを印加され続ける。

時刻ｔ９１から時刻ｔ９５の間、第５実施形態とは異なって降順に、ＣＲ電圧ＶＣ３、ＶＣ２、ＶＣ１、及びＶＣ０が印加される。詳細は、以下の通りである。

時刻ｔ９１から時刻ｔ９２に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ３を印加するともに、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬを印加する。時刻ｔ９１と時刻ｔ９２の間にストローブが行われる。

時刻ｔ９２から時刻ｔ９３に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ２を印加するともに、裏面ワード線ＷＬｂｓにＢカットオフ電圧ＶＢＬを印加する。時刻ｔ９２と時刻ｔ９３の間にストローブが行われる。

時刻ｔ９３から時刻ｔ９４に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ１を印加するともに、裏面ワード線ＷＬｂｓにＡカットオフ電圧ＶＡＬを印加する。時刻ｔ９３と時刻ｔ９４の間にストローブが行われる。

時刻ｔ９４から時刻ｔ９５に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＣＲ電圧ＶＣ０を印加するともに、裏面ワード線ＷＬｂｓにＥｒカットオフ電圧ＶＢＢＬを印加する。時刻ｔ９４と時刻ｔ９５の間にストローブが行われる。

時刻ｔ９５から時刻ｔ２２の間、第５実施形態とは異なって降順に、ＡＲ電圧ＶＡ３、ＶＡ２、ＶＡ１、及びＶＡ０が印加される。詳細は、以下の通りである。

時刻ｔ９５から時刻ｔ９６に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ３を印加するともに、裏面ワード線ＷＬｂｓにリードパス電圧ＶＲＥＡＤを印加する。

時刻ｔ９６から時刻ｔ９７に亘って、シーケンサ１３は、選択ワード線ＷＬａｓに引き続きＡＲ電圧ＶＡ３を印加するともに、裏面ワード線ＷＬｂｓにＣカットオフ電圧ＶＣＬを印加する。時刻ｔ９６と時刻ｔ９７の間にストローブが行われる。

時刻ｔ９７から時刻ｔ９８に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ２を印加するともに、裏面ワード線ＷＬｂｓにＢカットオフ電圧ＶＢＬを印加する。時刻ｔ９７と時刻ｔ９８の間にストローブが行われる。

時刻ｔ９８から時刻ｔ９９に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ１を印加するともに、裏面ワード線ＷＬｂｓにＡカットオフ電圧ＶＡＬを印加する。時刻ｔ９８と時刻ｔ９９の間にストローブが行われる。

時刻ｔ９９から時刻ｔ２２に亘って、シーケンサ１３は、選択ワード線ＷＬａｓにＡＲ電圧ＶＡ０を印加するともに、裏面ワード線ＷＬｂｓにＥｒカットオフ電圧ＶＢＢＬを印加する。時刻ｔ９９と時刻ｔ２２の間にストローブが行われる。

＜第７実施形態＞
第７実施形態は、メモリセルアレイ１０の構造の点で、第１実施形態と異なる。以下、第１実施形態と異なる点が主に記述される。記述されていない点については、第１実施形態での記述が当てはまる。

第７実施形態の半導体記憶装置１の構成は、メモリセルアレイ１０の構造を除いて、第１実施形態（図１から図９）と同じである。

図６６は、第７実施形態の半導体記憶装置１の一部の構造の斜視図である。図６６に示される構造は、基板ｓｕｂ（図示せず）の情報に位置する。半導体記憶装置１は、複数の半導体ＳＭ、複数のワード線ピラーＷＬＰ、複数の導電体ＣＷ１、複数の導電体ＣＤＡ、複数の導電体ＣＳＡ、複数のコンタクトプラグＣＰＳＧＤ、複数のコンタクトプラグＣＰＳＧＳ、複数の導電体ＧＳＧＤ、複数の導電体ＧＳＧＳ（図示せず）、複数のコンタクトプラグＣＰＢＬ、複数の導電体ＣＴ、複数のコンタクトプラグＣＰＳＬ、及び導電体ＣＣ１を含む。

半導体ＳＭは、基板ｓｕｂのｚ軸に沿って上方に位置し、ｘ軸に沿って延び、ｚ軸に沿って互いに離れて位置する各層中に位置し、ｙ軸に沿って並ぶ。半導体ＳＭは、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴ並びにＳＴのチャネルが形成されるチャネル領域として機能する。

各ワード線ピラーＷＬＰは、ｙ軸に沿って並ぶ２つの半導体ＳＭの間に位置する。ワード線ピラーＷＬＰは、ｙ軸に沿って並ぶ各対の半導体ＳＭにおいて、ｘ軸に沿って並ぶ。各ワード線ピラーＷＬＰは、ｚ方向に沿って延びる。各ワード線ピラーＷＬＰは、導電体ＣＷ１及びトンネル絶縁体ＩＴ１を含む。各ワード線ピラーＷＬＰにおいて、導電体ＣＷ１はｚ軸に沿って延び、トンネル絶縁体ＩＴ１は導電体ＣＷ１の側面を覆う。各ワード線ピラーＷＬＰは、１つのワード線ＷＬとして機能する。

ｙ軸に沿って並ぶワード線ピラーＷＬＰの上方に、これらのワード線ピラーＷＬＰに沿って導電体ＣＷＬが設けられている。導電体ＣＷＬは、当該導電体ＣＷＬが沿って延びる複数のワード線ピラーＷＬＰのそれぞれの導電体ＣＷ１のそれぞれの上面とコンタクトプラグを介して接続されている。半導体ＳＭの各層において、ワード線ピラーＷＬＰの側面上に、電荷蓄積層ＣＢ１及びブロック絶縁体ＩＢ１が設けられている。電荷蓄積層ＣＢ１は、絶縁体であっても導電体であってもよい。

各ワード線ピラーＷＬＰは、各半導体ＳＭと面する部分において１つのメモリセルトランジスタＭＴとして機能する。したがって、各半導体ＳＭの層において、ｘ軸に沿って並ぶ複数のメモリセルトランジスタＭＴは、１つの半導体ＳＭを介して直列に接続されている。

各コンタクトプラグＣＰＢＬは、ワード線ピラーＷＬＰの集合の一方の側、例えば、ｘ軸の上の座標がより小さい側、に設けられる。各コンタクトプラグＣＰＢＬは、ｚ軸に沿って並ぶ全ての半導体ＳＭを貫き、これらの半導体ＳＭと接している。各コンタクトプラグＣＰＢＬの上面は、導電体ＣＴの底面と接続されている。導電体ＣＴは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体ＣＴは、１つのビット線ＢＬとして機能する。

各コンタクトプラグＣＰＳＬは、ワード線ピラーＷＬＰの集合の他方の側、例えば、ｘ軸の上の座標がより大きい側、に設けられる。各コンタクトプラグＣＰＳＬは、ｚ軸に沿って並ぶ全ての半導体ＳＭを貫き、これらの半導体ＳＭと接している。コンタクトプラグＣＰＳＬの上面は、導電体ＣＣ１の底面と接続されている。導電体ＣＣ１は、ｙ軸に沿って延び、ソース線ＣＥＬＳＲＣとして機能する。

各半導体ＳＭの一端及びコンタクトプラグＣＰＢＬが貫く部分を含む部分の側面は、絶縁体ＩＧＤにより覆われている。半導体ＳＭの各層において、１つの導電体ＣＤＡが設けられている。導電体ＣＤＡは、ｙ軸に沿って延び、ｚ軸に沿って並ぶ。各導電体ＣＤＡは、当該導電体ＣＤＡと同じ層の中の半導体ＳＭと、絶縁体ＩＧＤを介して面する。導電体ＣＤＡは、さらに、当該導電体ＣＤＡと同じ層の中の半導体ＳＭのｙ軸に沿って並ぶ２つの面と、絶縁体ＩＧＤを介して面する。各導電体ＣＤＡは、１つの選択ゲート線ＳＧＤＬとして機能する。各導電体ＣＤＡと、各半導体ＳＭとが面する部分は、１つの選択ゲートトランジスタＤＴとして機能する。

各導電体ＣＤＡは、１つのコンタクトプラグＣＰＳＧＤの側面と電気的に接続されている。各導電体ＣＤＡは、ｚ軸に沿って延びる。各コンタクトプラグＣＰＳＧＤは、底面において、１つの導電体ＣＳＧＤと接続されている。

各半導体ＳＭの他端及びコンタクトプラグＣＰＳＬが貫く部分を含む部分の側面は、絶縁体ＩＧＳにより覆われている。半導体ＳＭの各層において、１つの導電体ＣＳＡが設けられている。導電体ＣＳＡは、ｙ軸に沿って延び、ｚ軸に沿って並ぶ。各導電体ＣＳＡは、当該導電体ＣＳＡと同じ層の中の半導体ＳＭと、絶縁体ＩＧＳを介して面する。導電体ＣＳＡは、さらに、当該導電体ＣＳＡと同じ層の中の半導体ＳＭのｙ軸に沿って並ぶ２つの面と、絶縁体ＩＧＳを介して面する。各導電体ＣＳＡは、１つの選択ゲート線ＳＧＳＬとして機能する。各導電体ＣＳＡと、各半導体ＳＭとが面する部分は、１つの選択ゲートトランジスタＳＴとして機能する。

各導電体ＣＳＡは、１つのコンタクトプラグＣＰＳＧＳの側面と電気的に接続されている。各導電体ＣＳＡは、ｚ軸に沿って延びる。各コンタクトプラグＣＰＳＧＳは、底面において、１つの導電体ＣＳＧＳ（図示せず）と接続されている。

以上のような構造に基づき、各半導体ＳＭの延びる方向に沿って、１つのＮＡＮＤストリングＮＳが形成されている。

図６６において示されている要素が設けられている領域以外の領域は、絶縁体を設けられている。

図６７は、図６６の構造のうちの半導体ＭＳの或る層の一部のｘｙ面に沿った構造を示す。図６７に示されるように、第７実施形態の構造においても、１つの半導体ＳＭの一部を介して面する２つのメモリセルトランジスタＭＴａ及びＭＴｂの一方は、他方の裏面メモリセルトランジスタＭＴであるという関係を有する。このことに基づいて、１つの半導体ＭＳの一部を介して面するメモリセルトランジスタＭＴａ及びＭＴｂの一方からのデータリードのときに、第１実施形態で記述される動作が適用されることが可能である。

図６７の例では、各半導体ＭＳの一方の側のメモリセルトランジスタＭＴａはいずれも、当該半導体ＳＭの他方の側のメモリセルトランジスタＭＴｂのいずれとも、ｙ軸に沿って並ばない。このことに基づいて、各メモリセルトランジスタＭＴは、２つの裏面メモリセルトランジスタＭＴを有する。図６７は、或るメモリセルトランジスタＭＴａが、２つの裏面メモリセルトランジスタＭＴｂを有することが示されている。このことに基づいて、１つのメモリセルトランジスタＭＴ（例えば、メモリセルトランジスタＭＴａ）からのデータのリードの間、２つの裏面メモリセルトランジスタＭＴｂの両方に第１実施形態で記述される動作が適用されることが可能である。１つの選択メモリセルトランジスタＭＴａからのデータのリードの場合に、２つの裏面メモリセルトランジスタＭＴｂのうちの一方のみに第１実施形態で記述される動作が適用されることも可能である。

第７実施形態に、第２乃至第６実施形態が適用されることも可能である。

第７実施形態の構造を有する半導体記憶装置１に対しても、第１乃至第６実施形態が適用されることが可能である。第７実施形態によれば、第１乃至第６実施形態のうちの適用された実施形態により得られる利点と同じ利点を得られる。

＜８．変形例＞
ここまでの記述は、１つのメモリセルトランジスタＭＴが２ビットのデータを保持する例に関する。実施形態は、この例に限られず、１つのメモリセルトランジスタＭＴにおいて３ビット以上のデータが保持されるケースに適用されることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、２…メモリコントローラ、３…ホスト装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、ＭＴ…メモリセルトランジスタ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＮＳ…ＮＡＮＤストリング、ＳＵ…ストリングユニット、ＣＥＬＳＲＣ…ソース線、ＢＬ…ビット線、ＣＵ…セルユニット、ＭＰ…メモリピラー、ＣＷａ、ＣＷｂ…導電体、ＳＧＤＬｓ、ＳＧＤＬ、ＳＧＳＬ…選択ゲート線、ＷＬａｓ…選択ワード線、ＷＬｂｓ…裏面ワード線、ＳＴＢ…ストローブ信号。

Claims (11)

1. 第１部分及び第２部分を含む半導体と、
   前記半導体の前記第１部分と面する第１ワード線と、
   前記半導体の前記第２部分と面し、前記第１ワード線とともに前記半導体を挟み、前記第１ワード線とは別個の第２ワード線と、
   前記半導体の前記第１部分に位置し、前記第１ワード線と接続された第１セルトランジスタと、
   前記半導体の前記第２部分に位置し、前記第２ワード線と接続された第２セルトランジスタと、
   を備え、
   第１動作において、前記第１ワード線に第１電圧が印加されているとともに前記第２ワード線に前記第１電圧より高い第２電圧が印加されている間に前記第２セルトランジスタの閾値電圧に基づくデータが取得される第１リードが行われ、
   第２動作において、前記第２ワード線に前記第１電圧より高く前記第２電圧より低い第３電圧が印加されている間に前記第１セルトランジスタの閾値電圧に基づくデータが取得される第２リードが行われる、
   半導体記憶装置。
2. 前記第１動作において、前記第１ワード線に前記第１電圧が印加されているとともに前記第２ワード線に前記第１電圧より高く前記第２電圧と異なる第４電圧が印加されている間に前記第２セルトランジスタの閾値電圧に基づくデータが取得される第３リードが行われ、
   前記第２動作において、前記第２ワード線に前記第１電圧より高く前記第４電圧より低い第５電圧が印加されている間に前記第１セルトランジスタの閾値電圧に基づくデータが取得される第４リードが行われる、
   請求項１に記載の半導体記憶装置。
3. 前記第２電圧は、前記第４電圧及び前記第５電圧より低く、
   前記第１動作において、前記第１ワード線に前記第１電圧が印加されているとともに前記第２ワード線に前記第４電圧より高い第６電圧が印加されている間に前記第２セルトランジスタの閾値電圧に基づくデータが取得される第５リードが行われ、
   前記第２動作において、前記第２ワード線に前記第４電圧より高く前記第６電圧より低い第７電圧が印加されている間に前記第１セルトランジスタの閾値電圧に基づくデータが取得される第６リードが行われる、
   請求項２に記載の半導体記憶装置。
4. 前記第２リード、前記第４リード、前記第６リードにおいて、前記第２電圧、前記第４電圧、前記第６電圧の１つが前記第１ワード線に印加される、
   請求項３に記載の半導体記憶装置。
5. 前記第２動作において、前記第６リードの後に前記第４リードが行われ、前記第４リードの後に前記第２リードが行われる、
   請求項３に記載の半導体記憶装置。
6. 前記第１動作において、前記第１リードの後に前記第３リードが行われ、前記第３リードの後に前記第５リードが行われる、
   請求項３に記載の半導体記憶装置。
7. 前記第１動作において、前記第５リードの後に前記第３リードが行われ、前記第３リードの後に前記第１リードが行われる、
   請求項３に記載の半導体記憶装置。
8. 前記第２リードの間に、前記第１ワード線に第７電圧が印加され、
   前記第４リードの間に、前記第１ワード線に第７電圧と異なる第８電圧が印加され、
   前記第６リードの間に、前記第１ワード線に前記第７電圧及び前記第８電圧と異なる第９電圧が印加される、
   請求項３に記載の半導体記憶装置。
9. 前記第１動作に続けて前記第２動作が行われる、
   請求項１乃至８のいずれか１項に記載の半導体記憶装置。
10. 前記第２動作に続けて前記第１動作が行われる、
    請求項１乃至８のいずれか１項に記載の半導体記憶装置。
11. 前記半導体は、第３部分をさらに含み、
    前記半導体記憶装置は、
    前記半導体の前記第３部分と面し、前記第１ワード線とともに前記半導体を挟み、前記第１ワード線及び前記第２ワード線と別個の第３ワード線と、
    前記半導体の前記第３部分に位置し、前記第３ワード線と接続された第３セルトランジスタと、
    をさらに備え、
    前記第２動作において、前記第１ワード線及び前記第３ワード線に前記第３電圧が印加されている間に前記第１セルトランジスタの閾値電圧に基づくデータが取得される、
    請求項１に記載の半導体記憶装置。

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