JP2022144754A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2022144754A
JP2022144754A JP2021045906A JP2021045906A JP2022144754A JP 2022144754 A JP2022144754 A JP 2022144754A JP 2021045906 A JP2021045906 A JP 2021045906A JP 2021045906 A JP2021045906 A JP 2021045906A JP 2022144754 A JP2022144754 A JP 2022144754A
Authority
JP
Japan
Prior art keywords
sense amplifier
transistor
bit line
electrically connected
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021045906A
Other languages
English (en)
Inventor
洋 前嶋
Hiroshi Maejima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021045906A priority Critical patent/JP2022144754A/ja
Priority to TW112118761A priority patent/TW202335259A/zh
Priority to TW110125176A priority patent/TWI806090B/zh
Priority to CN202110947764.1A priority patent/CN115117072A/zh
Priority to US17/472,361 priority patent/US11783888B2/en
Publication of JP2022144754A publication Critical patent/JP2022144754A/ja
Priority to US18/239,140 priority patent/US20230402087A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】チップ面積を縮小できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板の上方に設けられた第１及び第２メモリセルＭＴと、Ｙ方向に延伸し、第１メモリセルに電気的に接続されたビット線ＢＬ０と、ビット線ＢＬ０に電気的に接続された第１貼合パッドＢＰ１，２と、第１貼合パッドに電気的に接続され、ビット線ＢＬ０の電圧をセンスするセンスアンプＳＡ０と、ビット線ＢＬ０に隣接してＹ方向に延伸し、第２メモリセルに電気的に接続されたビット線ＢＬ１と、ビット線ＢＬ１に電気的に接続された第２貼合パッドＢＰ１，２と、第２貼合パッドに電気的に接続され、ビット線ＢＬ１の電圧をセンスするセンスアンプＳＡ１とを備える。第１貼合パッドと第２貼合パッドは隣接し、Ｙ方向に配列され、センスアンプＳＡ０とセンスアンプＳＡ１は隣接し、Ｙ方向と交差するＸ方向に配列されている。【選択図】図１７

Description

本発明の実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特許第５３００７０９号公報 米国特許出願公開第２０１４／００８５９７９号明細書 米国特許第８４９３８００号明細書
チップ面積を縮小することができる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板の上方に設けられた第１メモリセルと、第１方向に延伸し、前記第１メモリセルに電気的に接続された第１ビット線と、前記第１ビット線に電気的に接続された第１パッドと、前記第１パッドに電気的に接続され、前記第１ビット線の電圧をセンスする第１センスアンプと、前記基板の上方に設けられた第２メモリセルと、前記第１ビット線に隣接して前記第１方向に延伸し、前記第２メモリセルに電気的に接続された第２ビット線と、前記第２ビット線に電気的に接続された第２パッドと、前記第２パッドに電気的に接続され、前記第２ビット線の電圧をセンスする第２センスアンプとを具備する。前記第１パッドと前記第２パッドは隣接し、前記第１方向に配列され、前記第１センスアンプと前記第２センスアンプは隣接し、前記第１方向と交差する第２方向に配列されている。
第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 第１実施形態におけるセンスアンプモジュールの回路構成を示す図である。 第１実施形態におけるセンスアンプユニットの回路構成を示す図である。 第１実施形態におけるロウデコーダモジュールの回路構成を示す図である。 第１実施形態の半導体記憶装置の全体構造の一例を示す斜視図である。 第１実施形態におけるメモリチップの平面レイアウトの一例を示す図である。 第１実施形態におけるメモリ領域の断面構造の一例を示す図である。 第１実施形態におけるメモリピラーの断面構造の一例を示す図である。 第１実施形態における引出領域の断面構造の一例を示す図である。 第１実施形態におけるＣＭＯＳチップの平面レイアウトの一例を示す図である。 第１実施形態の半導体記憶装置の断面構造の一例を示す図である。 第１実施形態におけるメモリ領域及びセンスアンプ領域の平面レイアウトの一例を示す図である。 第１実施形態におけるセンスアンプグループ領域及びビット線接続部の平面レイアウトの一例を示す図である。 第１実施形態におけるセンスアンプグループ領域及びビット線接続部の平面レイアウトの変形例を示す図である。 第１実施形態におけるメモリ領域及びセンスアンプ領域の詳細な平面レイアウトの一例を示す図である。 第１実施形態におけるメモリ領域及びセンスアンプ領域の詳細な平面レイアウトの他の例を示す図である。 第１実施形態に対する比較例としての半導体記憶装置の構造の一例を示す模式図である。 第１実施形態の半導体記憶装置の構造の一例を示す模式図である。 第２実施形態におけるセンスアンプユニットの回路構成を示す図である。 第２実施形態におけるメモリ領域及びセンスアンプ領域の平面レイアウトの一例を示す図である。 第２実施形態におけるメモリ領域及びセンスアンプ領域の詳細な平面レイアウトの一例を示す図である。 第２実施形態におけるメモリ領域及びセンスアンプ領域の詳細な平面レイアウトの他の例を示す図である。
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
１．第１実施形態
以下に図１を用いて、第１実施形態の半導体記憶装置について説明する。
１．１ 半導体記憶装置１の構成
１．１．１ 半導体記憶装置１の全体構成
図１は、第１実施形態の半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ（ｎは０以上の自然数）を含む。
ブロックＢＬＫｎは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含む。ブロックＢＬＫｎは、例えば、データの消去単位として用いられる。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫｎ、ワード線、及びビット線の選択に使用される。
シーケンサ（または、制御回路）１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
ドライバモジュール１５は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。ドライバモジュール１５は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫｎを選択する。ロウデコーダモジュール１６は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫｎ内の選択されたワード線に転送する。
上記に説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ 半導体記憶装置１の回路構成
以下に、第１実施形態の半導体記憶装置１の回路構成として、メモリセルアレイ１０、センスアンプモジュール１４、及びロウデコーダモジュール１６の回路構成を順に説明する。
１．１．２．１ メモリセルアレイ１０の回路構成
メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｎを含む。ここでは、メモリセルアレイ１０に含まれるブロックＢＬＫ０～ＢＬＫｎのうちの１つのブロックＢＬＫｎを示す。
図２は、第１実施形態におけるメモリセルアレイ１０内のブロックＢＬＫｎの回路図である。ブロックＢＬＫｎは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。
ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは０以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２の各々は、各種動作時におけるストリングユニットＳＵの選択に使用される。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
１つのブロックＢＬＫｎにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
上記に説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられた複数のＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、セルユニットＣＵと称される。例えば、１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有することも可能である。
なお、第１実施形態の半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、上述した構成に限定されない。例えば、ブロックＢＬＫｎが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設定可能である。
１．１．２．２ センスアンプモジュール１４の回路構成
図３は、第１実施形態の半導体記憶装置１が備えるセンスアンプモジュール１４の回路構成を示す図である。図３に示すように、センスアンプモジュール１４は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｍを含んでいる。
センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。センスアンプユニットＳＡＵｍは、例えば、ビット線接続部ＢＬＨＵ、センスアンプ部ＳＡｍ、バスＬＢＵＳ、及びラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含む。
センスアンプユニットＳＡＵｍにおいて、ビット線接続部ＢＬＨＵは、ビット線ＢＬｍと、センスアンプ部ＳＡｍとの間に接続される。センスアンプ部ＳＡｍは、例えば、読み出し動作において、ビット線ＢＬｍの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡｍは、ビット線ＢＬｍに読み出された電圧をセンス及び増幅して、選択されたメモリセルが記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。
センスアンプ部ＳＡｍ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信できる。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路（図示せず）に接続され、センスアンプユニットＳＡＵｍと入出力回路との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることができる。
図４は、第１実施形態の半導体記憶装置１におけるセンスアンプユニットＳＡＵｍの回路構成を示す図である。図４に示すように、例えば、センスアンプ部ＳＡｍは、トランジスタＴ０、Ｔ１、…、Ｔ７及びキャパシタＣＡを含む。ビット線接続部ＢＬＨＵは、トランジスタＴ８及びＴ９を含む。
トランジスタＴ０は、ｐチャネルＭＯＳ電界効果トランジスタである。トランジスタＴ１～Ｔ７のそれぞれは、ｎチャネルＭＯＳ電界効果トランジスタである。トランジスタＴ８及びＴ９のそれぞれは、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。以下では、トランジスタＴ０～Ｔ７を低耐圧トランジスタとも呼び、またトランジスタＴ８及びＴ９を高耐圧トランジスタとも呼ぶ。
トランジスタＴ０のソースは、電源線に接続される。この電源線には、例えば、電源電圧ＶＤＤが供給される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、例えば、ラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。ノードＳＲＣには、例えば、接地電圧ＶＳＳが供給される。トランジスタＴ５のゲートは、ノードＩＮＶに接続される。
トランジスタＴ６のソースは、例えば、接地される。言い換えると、トランジスタＴ６のソースには、例えば、接地電圧ＶＳＳが供給される。トランジスタＴ６のゲートは、ノードＳＥＮに接続される。トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＡの一方電極は、ノードＳＥＮに接続される。キャパシタＣＡの他方電極には、クロック信号ＣＬＫが入力される。
トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、ビット線ＢＬに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ９のドレインは、ノードＢＬＢＩＡＳに接続される。ノードＢＬＢＩＡＳには、例えば、消去電圧ＶＥＲＡが印加される。トランジスタＴ９のソースは、ビット線ＢＬｍに接続される。トランジスタＴ９のゲートには、制御信号ＢＩＡＳが入力される。
以上で説明したセンスアンプユニットＳＡＵｍの回路構成において、ノードＩＮＶは、ラッチ回路ＳＤＬに含まれたノードである。ノードＩＮＶの電圧は、ラッチ回路ＳＤＬが保持するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、及びＢＩＡＳ、及びクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１３によって生成される。読み出し動作において、センスアンプ部ＳＡｍは、例えば、制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬｍに読み出されたデータを判定する。
なお、第１実施形態の半導体記憶装置１が備えるセンスアンプモジュール１４は、以上で説明した回路構成に限定されない。例えば、センスアンプユニットＳＡＵｍが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡｍは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であってもよい。ビット線接続部ＢＬＨＵにおいて、トランジスタＴ９は省略されてもよい。
１．１．２．３ ロウデコーダモジュール１６の回路構成
図５は、第１実施形態の半導体記憶装置１が備えるロウデコーダモジュール１６の回路構成を示す図である。図５に示すように、ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０、ＲＤ１、…、ＲＤｎを含んでいる。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。図５には、ロウデコーダＲＤ０の詳細な回路構成が示されている。その他のロウデコーダＲＤｎの回路構成は、ロウデコーダＲＤ０の回路構成と同様である。
ロウデコーダＲＤ０は、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１７を含んでいる。以降、トランジスタＴＲ０～ＴＲ１７を示す場合、トランジスタＴＲとも記す。
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。ブロックデコーダＢＤは、ブロックアドレスＢＡｄのデコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、ブロックデコーダＢＤは、転送ゲート線ｂＴＧに対して、転送ゲート線ＴＧに印加する信号の反転信号を印加する。すなわち、転送ゲート線ＴＧに印加される電圧と、転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。
トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。すなわち、トランジスタＴＲ０～ＴＲ１７のそれぞれは、ブロックデコーダＢＤによって制御される。また、トランジスタＴＲ０～ＴＲ１７のそれぞれは、信号線を介してドライバモジュール１５に接続される。信号線は、複数のブロックＢＬＫで共有される。
トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。信号線ＳＧＳＤは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。選択ゲート線ＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。信号線ＣＧ０～ＣＧ７のそれぞれは、複数のブロックＢＬＫで共有されたグローバルワード線として使用される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロック毎に設けられたローカルワード線として使用される。
トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。信号線ＳＧＤＤ０～ＳＧＤＤ３のそれぞれは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３のそれぞれは、ブロック毎に設けられたローカル転送ゲート線として使用される。
トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＵＳＧＳ及びＵＳＧＤのそれぞれは、複数のブロックＢＬＫで共有され、且つ非選択のブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。
以上の構成によりロウデコーダモジュール１６は、ブロックＢＬＫｎを選択することができる。簡潔に述べると、各種動作時において、選択されたブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
なお、第１実施形態の半導体記憶装置１が備えるロウデコーダモジュール１６は、以上で説明した回路構成に限定されない。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫｎに設けられるメモリセルトランジスタや選択トランジスタ等の個数に基づいて適宜変更され得る。本明細書では、ロウデコーダＲＤに含まれたトランジスタＴＲのことを、転送スイッチＷＬＳＷとも呼ぶ。
１．２ 半導体記憶装置１の構造
以下に、第１実施形態の半導体記憶装置１の構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が有する半導体基板の表面に対して直交方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、及び層間絶縁膜等の図示が適宜省略されている。
１．２．１ 半導体記憶装置１の全体構造
図６は、第１実施形態の半導体記憶装置１の全体構造の一例を示す斜視図である。図６に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含み、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。
メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含んでいる。ＣＭＯＳチップＣＣは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６に対応する構造を含んでいる。
メモリチップＭＣの領域は、例えば、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。例えば、メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣ内の積層配線とＣＭＯＳチップＣＣ内のロウデコーダモジュール１６との間の接続に使用される。パッド領域ＰＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。パッド領域ＰＲ１は、例えば、半導体記憶装置１の入出力回路に関連する回路を含んでいる。
また、メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部に、複数の貼合パッドＢＰ１を有している。貼合パッドＢＰ１は、例えば、接合金属とも呼ばれる。
メモリ領域ＭＲ内の複数の貼合パッドＢＰ１は、Ｙ方向に配列されている。これらＹ方向に配列された貼合パッドＢＰ１を、列方向の貼合パッドＢＰ１と称する。２つの列方向の貼合パッドＢＰ１は、Ｘ方向に配列されている。Ｘ方向に配列された２つの列方向の貼合パッドＢＰ１を、組の貼合パッドＢＰ１と称する。複数の組の貼合パッドＢＰ１は、Ｘ方向に配列されている。各組の貼合パッドＢＰ１は、後述するセンスアンプ領域ＳＲに設けられる組の貼合パッドＢＰ２に対応する。貼合パッドＢＰ１は、それぞれ関連付けられたビット線ＢＬに接続される。
引出領域ＨＲ１内の複数の貼合パッドＢＰ１は、Ｘ方向及びＹ方向に配列されている。引出領域ＨＲ１内のこれら貼合パッドＢＰ１は、メモリ領域ＭＲに設けられた積層配線のうちの関連付けられた配線（例えば、ワード線ＷＬ）にそれぞれ接続される。同様に、引出領域ＨＲ２内の複数の貼合パッドＢＰ１は、Ｘ方向及びＹ方向に配列されている。引出領域ＨＲ２内のこれら貼合パッドＢＰ１は、メモリ領域ＭＲに設けられた積層配線のうちの関連付けられた配線（例えば、ワード線ＷＬ）にそれぞれ接続される。
パッド領域ＰＲ１内の複数の貼合パッドＢＰ１は、Ｘ方向及びＹ方向に配列されている。パッド領域ＰＲ１内のこれら貼合パッドＢＰ１は、メモリチップＭＣ上に設けられたパッド（図示せず）に接続される。メモリチップＭＣ上に設けられたパッドは、例えば、半導体記憶装置１とメモリコントローラ２との間の接続に使用される。
ＣＭＯＳチップＣＣの領域は、例えば、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、及びパッド領域ＰＲ２に分けられる。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、Ｚ方向においてメモリ領域ＭＲと重なっている。センスアンプ領域ＳＲは、センスアンプモジュール１４を含んでいる。周辺回路領域ＰＥＲＩは、シーケンサ１３等を含んでいる。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩをＸ方向に挟む。転送領域ＸＲ１及びＸＲ２は、Ｚ方向においてそれぞれ引出領域ＨＲ１及びＨＲ２と重なっている。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１６内の複数のトランジスタＴＲを含んでいる。パッド領域ＰＲ２は、Ｚ方向においてメモリチップＭＣ内のパッド領域ＰＲ１と重なっている。パッド領域ＰＲ２は、半導体記憶装置１の入出力回路等を含んでいる。
また、ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰ２を有している。貼合パッドＢＰ２は、例えば、接合金属とも呼ばれる。
センスアンプ領域ＳＲ内の複数の貼合パッドＢＰ２は、Ｙ方向に配列されている。これらＹ方向に配列された貼合パッドＢＰ２を、列方向の貼合パッドＢＰ２と称する。２つの列方向の貼合パッドＢＰ２は、Ｘ方向に配列されている。Ｘ方向に配列された２つの列方向の貼合パッドＢＰ２を、組の貼合パッドＢＰ２と称する。複数の組の貼合パッドＢＰ２は、Ｘ方向に配列されている。センスアンプ領域ＳＲ内のこれら貼合パッドＢＰ２は、Ｚ方向においてメモリ領域ＭＲ内の複数の貼合パッドＢＰ１とそれぞれ重なっている。貼合パッドＢＰ２と貼合パッドＢＰ１は、Ｚ方向において、接触し、貼合されている。
転送領域ＸＲ１内の複数の貼合パッドＢＰ２は、Ｘ方向及びＹ方向に配列されている。転送領域ＸＲ１内のこれら貼合パッドＢＰ２は、Ｚ方向において引出領域ＨＲ１内の複数の貼合パッドＢＰ１とそれぞれ重なっている。転送領域ＸＲ２内の複数の貼合パッドＢＰ２は、Ｘ方向及びＹ方向に配列されている。転送領域ＸＲ２内のこれら貼合パッドＢＰ２は、Ｚ方向において引出領域ＨＲ２内の複数の貼合パッドＢＰ１とそれぞれ重なっている。
パッド領域ＰＲ２内の複数の貼合パッドＢＰ２は、Ｘ方向及びＹ方向に配列されている。パッド領域ＰＲ２内のこれら貼合パッドＢＰ２は、Ｚ方向においてパッド領域ＰＲ１内の複数の貼合パッドＢＰ１とそれぞれ重なっている。
半導体記憶装置１に設けられた複数の貼合パッドＢＰ１及びＢＰ２のうち、メモリチップＭＣとＣＭＯＳチップＣＣ間で対向している貼合パッドＢＰ１とＢＰ２は、貼り合わされている（図６の“貼合”）。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣとＣＭＯＳチップＣＣ間で対向する貼合パッドＢＰ１とＢＰ２の組は、境界を有していてもよいし、一体化していてもよい。
第１実施形態の半導体記憶装置１では、引出領域ＨＲ１及びＨＲ２のＸ方向におけるそれぞれの幅と、転送領域ＸＲ１及びＸＲ２のＸ方向におけるそれぞれの幅とが異なっている。具体的には、転送領域ＸＲ１のＸ方向における幅は、引出領域ＨＲ１のＸ方向における幅よりも広い。転送領域ＸＲ２のＸ方向における幅は、引出領域ＨＲ２のＸ方向における幅よりも広い。つまり、転送領域ＸＲ１の一部分と、転送領域ＸＲ２の一部分とは、メモリ領域ＭＲと重なっている。このため、転送領域ＸＲ１内の貼合パッドＢＰ２は、引出領域ＨＲ１と重なる領域のみに配置される。同様に、転送領域ＸＲ２内の貼合パッドＢＰ２は、引出領域ＨＲ２と重なる領域のみに配置される。
なお、第１実施形態の半導体記憶装置１は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていればよい。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていてもよい。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。メモリチップＭＣ及びＣＭＯＳチップＣＣの配置は、逆であってもよい。この場合、メモリチップＭＣの上面に設けられた貼合パッドＢＰ１とＣＭＯＳチップＣＣの下面に設けられた貼合パッドＢＰ２とが貼り合わされる。さらに、外部との接続に使用されるパッドがＣＭＯＳチップＣＣ上に設けられる。
１．２．２ メモリチップＭＣの構造
１．２．２．１ メモリチップＭＣの平面レイアウト
図７は、第１実施形態の半導体記憶装置１におけるメモリチップＭＣの平面レイアウトの一例を示す図である。図７は、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を示している。図７に示すように、メモリチップＭＣは、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含んでいる。
複数のスリットＳＬＴは、Ｙ方向に配列している。各スリットＳＬＴは、Ｘ方向に沿って延伸し、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２を横切っている。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線層（または、導電層）の間を分断及び絶縁している。具体的には、各スリットＳＬＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断及び絶縁している。
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、メモリ領域ＭＲ内かつ隣り合うスリットＳＬＴ間の領域において、例えば、４列の千鳥状に配置される。本例では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。なお、隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。ブロックＢＬＫの境界部分に配置されたスリットＳＬＴは、少なくとも選択ゲート線ＳＧＤを分断していればよい。
複数のビット線ＢＬは、Ｘ方向に配列している。各ビット線ＢＬは、Ｙ方向に延伸している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なっている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰに重なっている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して、関連付けられたビット線ＢＬに接続される。
引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電層）と重ならない部分（テラス部分）を有している。上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と称される。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間とのそれぞれに、段差が設けられる。
各コンタクトＣＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、ロウデコーダモジュール１６との間の接続に使用される。また、各コンタクトＣＴは、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのいずれかのテラス部分上に配置される。同じブロックＢＬＫ内で共通の配線として使用されるワード線ＷＬや選択ゲート線ＳＧＳは、コンタクトＣＴに接続された配線層を介して短絡される。
例えば、ブロックＢＬＫ０に関連付けられたコンタクトＣＴは、引出領域ＨＲ１に配置され、ブロックＢＬＫ１に関連付けられたコンタクトＣＴは、引出領域ＨＲ２に配置される。言い換えると、例えば、偶数番号のブロックＢＬＫは、引出領域ＨＲ１内のコンタクトＣＴを介してロウデコーダモジュール１６に接続され、奇数番号のブロックＢＬＫは、引出領域ＨＲ２内のコンタクトＣＴを介してロウデコーダモジュール１６に接続される。
メモリチップＭＣの平面レイアウトでは、上述したメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２がＹ方向に繰り返し配置される。なお、各ブロックＢＬＫに対するコンタクトＣＴの配置は、以上で説明したレイアウトに限定されない。例えば、片方の引出領域ＨＲが省略された場合、各ブロックＢＬＫに対応するコンタクトＣＴは、メモリ領域ＭＲに接する片側の引出領域ＨＲに纏めて配置される。また、引出領域ＨＲ１及びＨＲ２の両側にコンタクトＣＴが配置され、各ブロックＢＬＫの両側から電圧が印加されてもよい。引出領域ＨＲは、メモリ領域ＭＲによって挟まれるように配置されてもよい。
１．２．２．２ メモリチップＭＣの断面構造
図８は、第１実施形態の半導体記憶装置１のメモリ領域ＭＲにおける断面構造の一例を示す図である。図８は、メモリピラーＭＰとスリットＳＬＴとを含み、Ｙ方向に沿った断面を示している。なお、図８におけるＺ方向は、図６に対して反転されて示されている。つまり、“上方”が紙面の下側に対応し、“下方”が紙面の上側に対応している。図８に示すように、メモリ領域ＭＲは、絶縁層２０～２５、導電層３０～３６、並びにコンタクトＣＶ、Ｖ１及びＶ２を含んでいる。
絶縁層２０は、例えばメモリチップＭＣの最上層に設けられる。これに限定されず、絶縁層２０の上には、配線層や絶縁層等が設けられてもよい。絶縁層２０の下には、導電層３０が設けられる。導電層３０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電層３０は、例えば、リンがドープされたポリシリコンを含む。
導電層３０の下には、絶縁層２１が設けられる。絶縁層２１の下には、導電層３１が設けられる。導電層３１は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。選択ゲート線ＳＧＳは、複数の導電層３１によって構成されてもよい。導電層３１は、例えば、リンがドープされたポリシリコンを含む。選択ゲート線ＳＧＳが複数の導電層３１によって構成される場合には、複数の導電層３１は、互いに異なる導電体によって構成されてもよい。
導電層３１の下には、絶縁層２２が設けられる。絶縁層２２の下には、導電層３２と絶縁層２３とが交互に積層される。複数の導電層３２のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。複数の導電層３２は、導電層３０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電層３２は、例えば、タングステンを含む。
最下層の導電層３２の下には、絶縁層２４が設けられる。絶縁層２４の下には、導電層３３が設けられる。導電層３３は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。選択ゲート線ＳＧＤは、複数の導電層３３によって構成されてもよい。導電層３３は、例えば、タングステンを含む。
導電層３３の下には、絶縁層２５が設けられる。絶縁層２５の下には、導電層３４が設けられる。導電層３４は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。すなわち、図示せぬ領域において、複数の導電層３４が、Ｘ方向に配列している。導電層３４は、例えば銅を含む。以下では、導電層３４が設けられた配線層を、Ｍ０と呼ぶ。
各メモリピラーＭＰは、Ｚ方向に沿って延伸している。各メモリピラーＭＰは、絶縁層２１～２４、及び導電層３１～３３を貫通している。メモリピラーＭＰの上部は、導電層３０に接している。また、各メモリピラーＭＰは、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。
半導体層４０は、Ｚ方向に沿って延伸している。例えば、半導体層４０の下端は、絶縁層２５を含む層に含まれる。半導体層４０の上端は、導電層３０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。
メモリピラーＭＰと導電層３１（選択ゲート線ＳＧＳ）とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３２（ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層３３（選択ゲート線ＳＧＤ）とが交差した部分は、選択トランジスタＳＴ１として機能する。すなわち、半導体層４０は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネル層として機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
各メモリピラーＭＰの半導体層４０の下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電層３４（ビット線ＢＬ）が接触している。
スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁層２１～２４及び導電層３１～３３を分断している。スリットＳＬＴの下端は、絶縁層２５を含む層に含まれている。スリットＳＬＴの上端は、例えば導電層３０に接触している。スリットＳＬＴは、例えば、酸化シリコン（ＳｉＯ２）を含む。
導電層３４の下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電層３５が設けられる。導電層３５は、半導体記憶装置１内の回路を接続する配線として使用される。以下では、導電層３５が設けられた配線層のことをＭ１と呼ぶ。
導電層３５の下には、導電層３６が設けられる。導電層３６は、メモリチップＭＣの界面に接し、貼合パッドＢＰ１として使用される。導電層３６は、例えば銅を含む。以下では、導電層３６が設けられた配線層のことをＭ２と呼ぶ。
図９は、図８のＩＸ－ＩＸ線に沿った断面図であり、第１実施形態の半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。具体的には、図９は、メモリピラーＭＰと導電層３２とを含み、かつ半導体記憶装置１が有する半導体基板の表面と平行な断面を示している。
図９に示すように、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の側面を囲っている。絶縁膜４２は、トンネル絶縁膜４１の側面を囲っている。ブロック絶縁膜４３は、絶縁膜４２の側面を囲っている。導電層３２は、ブロック絶縁膜４３の側面を囲っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば、酸化シリコン（ＳｉＯ２）を含む。絶縁膜４２は、例えば、窒化シリコン（ＳｉＮ）を含む。なお、各メモリピラーＭＰは、半導体層４０の内側に絶縁層をさらに含み、メモリピラーＭＰの中央部に当該絶縁層が位置していてもよい。すなわち、半導体層４０は、筒状に設けられた絶縁層を有していてもよい。
図１０は、第１実施形態の半導体記憶装置１の引出領域ＨＲ１における断面構造の一例を示す図である。図１０は、引出領域ＨＲ１に含まれた偶数番目のブロックＢＬＫに対応する断面を示している。なお、図１０におけるＺ方向は、図８と同様に、図６に対して反転されて示されている。図１０に示すように、引出領域ＨＲ１において、選択ゲート線ＳＧＳ（導電層３１）、ワード線ＷＬ０～ＷＬ７（導電層３２）、並びに選択ゲート線ＳＧＤ（導電層３３）のそれぞれの端部は、階段状に設けられている。また、メモリチップＭＣは、引出領域ＨＲ１において、コンタクトＶ１及びＶ２、導電層３７～３９をさらに含んでいる。
具体的には、導電層３１は、Ｚ方向において、下方の導電層３２及び３３と重ならないテラス部分を有している。各導電層３２は、Ｚ方向において、下方の導電層３２及び３３と重ならないテラス部分を有している。導電層３３は、Ｚ方向において、テラス部分を有している。複数のコンタクトＣＴは、導電層３１～３３のそれぞれのテラス部分の上に、それぞれ設けられる。複数のコンタクトＣＴのそれぞれの下部は、例えば、配線層Ｍ０が設けられる面に沿って配置されている。言い換えると、複数のコンタクトＣＴのそれぞれの下部は、導電層３０からほぼ同じ距離に位置している。
各コンタクトＣＴの下には、導電層３７が設けられる。導電層３７は、配線層Ｍ０に含まれる。導電層３７の下には、コンタクトＶ１が設けられる。コンタクトＶ１の下には、導電層３８が設けられる。導電層３８は、配線層Ｍ１に含まれる。導電層３８の下には、コンタクトＶ２が設けられる。コンタクトＶ２の下には、導電層３９が設けられる。導電層３９は、配線層Ｍ２に含まれる。すなわち、導電層３９は、メモリチップＭＣの界面に接し、貼合パッドＢＰ１として使用される。導電層３９は、例えば銅を含む。
なお、図１０は、ワード線ＷＬ０に対応するコンタクトＶ１及びＶ２並びに導電層３８及び３９の組のみを示している。その他の導電層３７には、図示されない領域において、コンタクトＶ１及びＶ２並びに導電層３８及び３９の組が接続される。引出領域ＨＲ１内かつ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造に対してコンタクトＣＴが省略された構造と類似している。また、引出領域ＨＲ２内かつ奇数番目のブロックＢＬＫに対応する領域における構造は、図１０に示された構造を、ＹＺ面を対称面として反転させた構造と類似している。
１．２．３ ＣＭＯＳチップＣＣの構造
１．２．３．１ ＣＭＯＳチップＣＣの平面レイアウト
図１１は、第１実施形態の半導体記憶装置１におけるＣＭＯＳチップＣＣの平面レイアウトの一例を示す図である。図１１は、ブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの接続関係を示している。以下で参照される図面は、Ｘ方向において領域ＭＲ、ＨＲ１、ＨＲ２、ＳＲ、ＸＲ１、及びＸＲ２が設けられる範囲のことを、それぞれ領域ｗＭＲ、ｗＨＲ１、ｗＨＲ２、ｗＳＲ、ｗＸＲ１、及びｗＸＲ２として示している。また、以下では、説明を簡潔にするために、メモリセルアレイ１０が１６個のブロックＢＬＫ０～ＢＬＫ１５を備え、ロウデコーダモジュール１６がロウデコーダＲＤ０～ＲＤ１５を備える場合について説明する。
図１１に示すように、センスアンプ領域ＳＲでは、例えば、８個のセンスアンプユニットＳＡＵがＸ方向に並んでいる。以降、Ｘ方向に並んだ８個のセンスアンプユニットＳＡＵを、センスアンプグループＳＡＧと称する。複数のセンスアンプグループＳＡＧがＹ方向に並んでいる。具体的には、例えば、センスアンプ領域ＳＲ内の転送領域ＸＲ１側の端部から転送領域ＸＲ２側に向かって、センスアンプユニットＳＡＵ０～ＳＡＵ７が、Ｘ方向に並んでいる。Ｙ方向において、センスアンプユニットＳＡＵ０～ＳＡＵ７のそれぞれの隣に、センスアンプユニットＳＡＵ８～ＳＡＵ１５のそれぞれが配置される。図示が省略されているが、同様に、センスアンプユニットＳＡＵ１６～ＳＡＵ２３、…、及びセンスアンプユニットＳＡＵ（ｍ－８）～ＳＡＵｍが配置される。
転送領域ＸＲ１は、偶数番号のロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４を含んでいる。転送領域ＸＲ２は、奇数番号のロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５を含んでいる。例えば、ロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４は、センスアンプ領域ＳＲを挟んで、それぞれロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５とＸ方向に対向している。
メモリ領域ＭＲにおいて、ブロックＢＬＫ０～ＢＬＫ１５は、Ｙ方向に並んでいる。ブロックＢＬＫ０～ＢＬＫ１５は、前述したように、それぞれロウデコーダＲＤ０～ＲＤ１５によって制御される。すなわち、偶数番号のブロックＢＬＫは、転送領域ＸＲ１に配置されたロウデコーダＲＤによって制御される。さらに、奇数番号のブロックＢＬＫは、転送領域ＸＲ２に配置されたロウデコーダＲＤによって制御される。
各ブロックＢＬＫのＹ方向における幅は、例えば、ロウデコーダＲＤのＹ方向における幅の半分以下である。本例では、２つのブロックＢＬＫ０及びＢＬＫ１が、ロウデコーダＲＤ０及びＲＤ１の間に配置される。２つのブロックＢＬＫ２及びＢＬＫ３が、ロウデコーダＲＤ２及びＲＤ３の間に配置される。以降も同様に、２つのブロックＢＬＫが、Ｘ方向に対向する２つのロウデコーダＲＤの間に配置される。
また、ブロックＢＬＫ０及びＢＬＫ１のそれぞれの一部は、Ｚ方向において、ロウデコーダＲＤ０及びＲＤ１と重なっている。具体的には、ブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＲ１側の端部は、Ｚ方向においてロウデコーダＲＤ０と重なっている。一方で、ブロックＢＬＫ０及びＢＬＫ１の引出領域ＨＲ２側の端部は、Ｚ方向においてロウデコーダＲＤ１と重なっている。以降も同様に、対向する２つのロウデコーダＲＤには、Ｚ方向において、２つのロウデコーダＲＤに関連付けられた２つのブロックＢＬＫの一部が重なって配置される。
なお、以上で説明したブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの配置は、あくまで一例である。例えば、各ブロックＢＬＫに接続されるロウデコーダＲＤの配置は、転送領域ＸＲ１及びＸＲ２内で適宜変更され得る。また、１つのセンスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵの個数は、ビット線ＢＬの配列ピッチに基づいて設計される。センスアンプユニットＳＡＵのレイアウトとビット線ＢＬのレイアウトとの詳細な関係については後述する。
１．２．３．２ ＣＭＯＳチップＣＣの断面構造
図１２は、第１実施形態の半導体記憶装置１の断面構造の一例を示す図である。図１２は、メモリチップＭＣとＣＭＯＳチップＣＣとを貼り合わせた構造を示している。また、図１２は、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成と、転送領域ＸＲ１内のトランジスタＴＲ７に対応する構成とを示している。図１２に示すように、ＣＭＯＳチップＣＣは、例えば、半導体基板５０、導電層ＧＣ及び５１～５８、並びに柱状のコンタクトＣＳ及びＣ０～Ｃ３を含んでいる。
半導体基板５０は、ＣＭＯＳチップＣＣの形成に使用され、例えば、Ｐ型不純物を含んでいる。また、半導体基板５０は、図示が省略された複数のウェル領域を含んでいる。複数のウェル領域のそれぞれには、例えば、トランジスタが形成される。そして、複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。
センスアンプ領域ＳＲにおいて、半導体基板５０上には、ゲート絶縁膜を介して導電層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電層ＧＣは、例えば、センスアンプユニットＳＡＵｍに含まれたトランジスタＴ８のゲート電極として使用される。トランジスタＴ８のゲートに対応して、導電層ＧＣ上にコンタクトＣ０が設けられる。さらに、トランジスタＴ８のソース及びドレインに対応して、半導体基板５０上に２つのコンタクトＣＳが設けられる。例えば、コンタクトＣＳ及びＣ０のそれぞれの上面は揃っている。言い換えると、コンタクトＣＳ及びＣ０のそれぞれの上面は、半導体基板５０の表面からほぼ同じ距離に位置している。
また、センスアンプ領域ＳＲにおいて、コンタクトＣＳ上とコンタクトＣ０上とのそれぞれには、それぞれ導電層５１が設けられる。導電層５１上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電層５２が設けられる。導電層５２上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電層５３が設けられる。導電層５３上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電層５４が設けられる。
導電層５４は、ＣＭＯＳチップＣＣとメモリチップＭＣとの界面に配置され、貼合パッドＢＰ２として使用される。センスアンプ領域ＳＲ内の導電層５４は、対向して配置されたメモリ領域ＭＲ内の導電層３６（即ち、貼合パッドＢＰ１）と貼り合わされ、１本のビット線ＢＬと電気的に接続される。導電層５４は、例えば銅を含む。センスアンプ領域ＳＲは、図示を省略しているが、トランジスタＴ８と同様の構造を有する複数のトランジスタを含んでいる。
転送領域ＸＲ１において、半導体基板５０上には、ゲート絶縁膜を介して導電層ＧＣが設けられる。転送領域ＸＲ１内の導電層ＧＣは、例えば、ロウデコーダＲＤに含まれたトランジスタＴＲ７のゲート電極として使用される。トランジスタＴＲ７のゲートに対応して、導電層ＧＣ上にコンタクトＣ０が設けられる。さらに、トランジスタＴＲ７のソース及びドレインに対応して、半導体基板５０上に２つのコンタクトＣＳが設けられる。
また、転送領域ＸＲ１において、コンタクトＣＳ上とコンタクトＣ０上とのそれぞれには、それぞれ導電層５５が設けられる。導電層５５上には、コンタクトＣ１が設けられる。コンタクトＣ１上には、導電層５６が設けられる。導電層５６上には、コンタクトＣ２が設けられる。コンタクトＣ２上には、導電層５７が設けられる。導電層５７上には、コンタクトＣ３が設けられる。コンタクトＣ３上には、導電層５８が設けられる。
導電層５８は、ＣＭＯＳチップＣＣとメモリチップＭＣとの界面に配置され、貼合パッドＢＰ２として使用される。転送領域ＸＲ１内の導電層５８は、対向して配置された引出領域ＨＲ１内の導電層３９（即ち、貼合パッドＢＰ１）と貼り合わされ、例えば、ワード線ＷＬ６と電気的に接続される。導電層５８は、例えば銅を含む。転送領域ＸＲ１は、図示を省略しているが、トランジスタＴＲ７と同様の構造を有する複数のトランジスタを含んでいる。また、転送領域ＸＲ２における構造は、転送領域ＸＲ１の構造と同様である。
以下では、導電層５１及び５５が設けられた配線層をＤ０と呼ぶ。導電層５２及び５６が設けられた配線層をＤ１と呼ぶ。導電層５３及び５７が設けられた配線層をＤ２と呼ぶ。導電層５４及び５８が設けられた配線層をＤ３と呼ぶ。なお、ＣＭＯＳチップＣＣに設けられる配線層の数は、任意の数に設計され得る。また、導電層５１～５３、５５～５７のそれぞれに接続されるコンタクトは、回路の設計に応じて省略されてもよい。
第１実施形態の半導体記憶装置１は、メモリ領域ＭＲの下方に配置されたトランジスタＴＲを有している。すなわち、ロウデコーダＲＤ内の複数のトランジスタＴＲは、メモリピラーＭＰの下方に配置されたトランジスタＴＲと、引出領域ＨＲ１の下方に配置されたトランジスタＴＲとを含み得る。例えば、メモリ領域ＭＲの下方に配置されたトランジスタＴＲに接続された導電層５７は、配線層Ｄ２において、Ｘ方向に延伸した部分を有している。トランジスタＴＲの上方に配置されたメモリピラーＭＰに接続された導電層３５は、配線層Ｍ１において、Ｘ方向に延伸した部分を有している。
以上で説明したビット線ＢＬとトランジスタＴ８とを接続する経路と、ワード線ＷＬ６とトランジスタＴＲ７とを接続する経路は、あくまで一例である。ビット線ＢＬとセンスアンプユニットＳＡＵとの間の接続に使用され、かつＸ方向に延伸する配線は、ＣＭＯＳチップＣＣ側に設けられてもよい。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかとロウデコーダＲＤとの間の接続に使用され、かつＸ方向に延伸する配線は、メモリチップＭＣ側に設けられてもよい。このように、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路とを接続するための配線のレイアウトは、適宜変更され得る。また、ビット線ＢＬとしての導電層３４は、メモリセルトランジスタＭＴを含むメモリピラーＭＰと、トランジスタＴ８を含むセンスアンプ領域ＳＲ内の複数のトランジスタとの間に配置されている。
１．２．４ メモリ領域ＭＲ及びセンスアンプ領域ＳＲ間の配線レイアウト
以下に、メモリチップＭＣ内のメモリ領域ＭＲと、ＣＭＯＳチップＣＣ内のセンスアンプ領域ＳＲとの間の配線レイアウトについて説明する。
図１３は、第１実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの平面レイアウトの一例を示す図である。図１３では、ビット線ＢＬとビット線接続部ＢＬＨＵ１（あるいは、ＢＬＨＵ２）との間を接続する配線及びコンタクトを矢印Ａ１で示し、ビット線接続部ＢＬＨＵ１（あるいは、ＢＬＨＵ２）とセンスアンプ部ＳＡとの間を接続する配線及びコンタクトを矢印Ａ２で示す。
図１３に示すように、センスアンプグループ領域ＳＡＧＲ、ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、１つのセンスアンプ群を構成する。複数のセンスアンプ群は、センスアンプ領域ＳＲ内にＸ方向に配列される。
ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、Ｘ方向に配列される。ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２の各々は、Ｙ方向に延伸している。各ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、複数の高耐圧トランジスタＴ８及びＴ９を含む。
センスアンプグループ領域ＳＡＧＲは、ビット線接続部ＢＬＨＵ１とＢＬＨＵ２との間に配置される。センスアンプグループ領域ＳＡＧＲには、複数のセンスアンプグループＳＡＧが配列される。
複数のビット線ＢＬは、引出領域ＨＲ１及びＨＲ２、メモリ領域ＭＲにおいて、Ｘ方向に等間隔に並んでいる。各ビット線ＢＬは、Ｙ方向に延伸している。各ビット線ＢＬは、配線及びコンタクト（矢印Ａ１）を介してビット線接続部ＢＬＨＵ１に接続される。ビット線接続部ＢＬＨＵ１は、配線及びコンタクト（矢印Ａ２）を介してセンスアンプ部ＳＡに接続される。他のビット線ＢＬは、配線及びコンタクト（矢印Ａ１）を介してビット線接続部ＢＬＨＵ２に接続される。ビット線接続部ＢＬＨＵ２は、配線及びコンタクト（矢印Ａ２）を介してセンスアンプ部ＳＡに接続される。
図１４は、第１実施形態の半導体記憶装置１におけるセンスアンプグループ領域ＳＡＧＲ、ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２の平面レイアウトの一例を示す図である。ビット線接続部ＢＬＨＵ１とビット線接続部ＢＬＨＵ２との間の中央には、データパス領域ＹＬＯＧが配置されている。データパス領域ＹＬＯＧは、センスアンプユニットＳＡＵから出力されたデータを入出力回路に転送する回路を有する。
ビット線接続部ＢＬＨＵ１とデータパス領域ＹＬＯＧとの間には、複数のセンスアンプグループＳＡＧがＹ方向に並んでいる。具体的には、ビット線接続部ＢＬＨＵ１とデータパス領域ＹＬＯＧ間に、センスアンプユニットＳＡＵ０～ＳＡＵ７がビット線接続部ＢＬＨＵ１側からＸ方向に並んでいる。同様に、ビット線接続部ＢＬＨＵ１とデータパス領域ＹＬＯＧ間に、センスアンプユニットＳＡＵ８～ＳＡＵ１５がビット線接続部ＢＬＨＵ１側からＸ方向に並んでいる。センスアンプユニットＳＡＵ８～ＳＡＵ１５のそれぞれは、センスアンプユニットＳＡＵ０～ＳＡＵ７のそれぞれに隣接してＹ方向に配置されている。
ビット線接続部ＢＬＨＵ２とデータパス領域ＹＬＯＧとの間には、複数のセンスアンプグループＳＡＧがＹ方向に並んでいる。具体的には、ビット線接続部ＢＬＨＵ２とデータパス領域ＹＬＯＧ間に、センスアンプユニットＳＡＵ０～ＳＡＵ７がビット線接続部ＢＬＨＵ２側からＸ方向に並んでいる。同様に、ビット線接続部ＢＬＨＵ２とデータパス領域ＹＬＯＧ間に、センスアンプユニットＳＡＵ８～ＳＡＵ１５がビット線接続部ＢＬＨＵ２側からＸ方向に並んでいる。センスアンプユニットＳＡＵ８～ＳＡＵ１５のそれぞれは、センスアンプユニットＳＡＵ０～ＳＡＵ７のそれぞれに隣接してＹ方向に配置されている。
なお、図１４では、Ｚ方向において（言い換えると、Ｚ方向から見て）、センスアンプグループ領域ＳＡＧＲ（即ち、センスアンプユニットＳＡＵ）が、ビット線接続部ＢＬＨＵ１とＢＬＨＵ２との間に挟まれている例を示したが、これに限るわけではない。図１５に示すように、センスアンプグループ領域ＳＡＧＲ（即ち、センスアンプユニットＳＡＵ）が、ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２の両方からＸ方向の外側に配置されていてもよいし、ビット線接続部ＢＬＨＵ１あるいはＢＬＨＵ２の一方からＸ方向の外側に配置されていてもよい。
図１６は、第１実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの一例を示す図である。図１６は、センスアンプ領域ＳＲに配置された２つのセンスアンプグループＳＡＧに対応する領域を示している。
図１６に示すように、例えばメモリ領域ＭＲにおいて、ビット線ＢＬ０～ＢＬ１５は、Ｘ方向に並んでいる。各ビット線ＢＬ０～ＢＬ１５は、Ｙ方向に延伸している。センスアンプ領域ＳＲにおいて、センスアンプ部ＳＡ０～ＳＡ７を含むセンスアンプグループＳＡＧと、センスアンプ部ＳＡ８～ＳＡ１５を含むセンスアンプグループＳＡＧとは、Ｙ方向に並んでいる。センスアンプ部ＳＡ０～ＳＡ７は、Ｘ方向に並んでいる。センスアンプ部ＳＡ８～ＳＡ１５は、Ｘ方向に並んでいる。さらに、センスアンプ部ＳＡ８～ＳＡ１５のそれぞれは、センスアンプ部ＳＡ０～ＳＡ７のそれぞれに隣接してＹ方向に配置されている。
センスアンプグループＳＡＧのＸ方向には、ビット線接続部ＢＬＨＵ１が配置されている。ビット線接続部ＢＬＨＵ１には、複数の貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、導電層５１～５３、及びトランジスタＴ８が配置されている。貼合パッドＢＰ１とＢＰ２は、Ｚ方向において貼合されている。貼合された複数の貼合パッドＢＰ１及びＢＰ２は、Ｙ方向に配列されている。
ビット線ＢＬは、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８の第１端子（例えば、ソース）に接続される。トランジスタＴ８の第２端子（例えば、ドレイン）は、コンタクトＣＳを介して導電層５１に接続される。導電層５１は、センスアンプ部ＳＡ内のトランジスタＴ４に電気的に接続される。
例えば、ビット線ＢＬ０は、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に電気的に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８のソースに電気的に接続される。トランジスタＴ８のドレインは、コンタクトＣＳを介して導電層５１に電気的に接続される。導電層５１は、センスアンプ部ＳＡ０内のトランジスタＴ４に電気的に接続される。同様に、ビット線ＢＬ１～ＢＬ１５の各々は、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に電気的に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８のソースに電気的に接続される。トランジスタＴ８のドレインは、コンタクトＣＳを介して導電層５１に電気的に接続される。導電層５１は、センスアンプ部ＳＡ１～ＳＡ１５の各々内のトランジスタＴ４に電気的に接続される。各貼合パッドＢＰ１は、Ｚ方向において貼合パッドＢＰ２と接触しており、貼合パッドＢＰ２と貼合している。
前述したように、センスアンプ部ＳＡ０～ＳＡ７はＸ方向に配列されている。センスアンプ部ＳＡ０～ＳＡ７にそれぞれ電気的に接続された導電層３５は、Ｙ方向に隣り合っている。すなわち、センスアンプ部ＳＡ１に電気的に接続された導電層３５は、センスアンプ部ＳＡ０に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。センスアンプ部ＳＡ２に電気的に接続された導電層３５は、センスアンプ部ＳＡ１に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。同様に、センスアンプ部ＳＡ３～ＳＡ７にそれぞれ電気的に接続された導電層３５は、センスアンプ部ＳＡ２～ＳＡ６にそれぞれ電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。さらに、センスアンプ部ＳＡ８に電気的に接続された導電層３５は、センスアンプ部ＳＡ７に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。
センスアンプ部ＳＡ８～ＳＡ１５は、Ｘ方向に配列されている。センスアンプ部ＳＡ８～ＳＡ１５にそれぞれ電気的に接続された導電層３５は、Ｙ方向に隣り合っている。すなわち、センスアンプ部ＳＡ９に電気的に接続された導電層３５は、センスアンプ部ＳＡ８に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。センスアンプ部ＳＡ１０に電気的に接続された導電層３５は、センスアンプ部ＳＡ９に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。同様に、センスアンプ部ＳＡ１１～ＳＡ１５にそれぞれ電気的に接続された導電層３５は、センスアンプ部ＳＡ１０～ＳＡ１４にそれぞれ電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。
第１実施形態の半導体記憶装置１では、センスアンプ部ＳＡ０～ＳＡ７がＸ方向に配列され、同様に、センスアンプ部ＳＡ８～ＳＡ１５がＸ方向に配列されている。さらに、ビット線ＢＬ０～ＢＬ１５とセンスアンプ部ＳＡ０～ＳＡ１５とをそれぞれ接続するためのビット線接続部ＢＬＨＵ１がＹ方向に配列されている。すなわち、複数のビット線ＢＬを複数のセンスアンプ部ＳＡにそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８がＹ方向に配列されている。例えば、ビット線ＢＬ０をセンスアンプ部ＳＡ０に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８と、ビット線ＢＬ１をセンスアンプ部ＳＡ１に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８とが、Ｙ方向に配列されている。同様に、ビット線ＢＬ２～ＢＬ１５をセンスアンプ部ＳＡ２～ＳＡ１５にそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８が、Ｙ方向に配列されている。
次に、図１７を参照して、第１実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの他の例について説明する。
図１７は、メモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの他の例を示す図である。この例では、図１６に示した例と異なるレイアウトについて主に説明する。
図１７に示すように、センスアンプグループＳＡＧのＸ方向には、ビット線接続部ＢＬＨＵ１が配置されている。ビット線接続部ＢＬＨＵ１には、複数の貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、導電層５１～５３、及びトランジスタＴ８が配置されている。貼合パッドＢＰ１とＢＰ２は、Ｚ方向において貼合されている。
以下に、図１７に示す例と図１６に示した例との異なる点を述べる。図１７に示す例では、トランジスタＴ８、並びに貼合パッドＢＰ１及びＢＰ２がＸ方向及びＹ方向に対して斜めに配列される。Ｘ方向及びＹ方向に対して斜めとは、Ｘ方向及びＹ方向と交差する方向を指す。例えば、トランジスタＴ８が占める領域と、貼合パッドＢＰ１及びＢＰ２が占める領域が共に大きく、これらの領域をＹ方向に配列するのが困難な場合がある。このような場合、図１７に示すように、トランジスタＴ８の領域と、貼合パッドＢＰ１及びＢＰ２の領域をＸ方向に配列する。
具体的には、ビット線接続部ＢＬＨＵ１において、複数のトランジスタＴ８はＸ方向及びＹ方向に対して斜めに配列される。あるいは、複数のトランジスタＴ８はＸ方向に配列される。貼合された複数の貼合パッドＢＰ１及びＢＰ２は、Ｘ方向及びＹ方向に対して斜めに配列される。コンタクトＣＳも同様に、Ｘ方向及びＹ方向に対して斜めに配列される。すなわち、トランジスタＴ８、貼合パッドＢＰ１及びＢＰ２、並びにコンタクトＣＳは、Ｘ方向及びＹ方向と交差する方向に配列される。
上述したように、図１７に示すレイアウトを有する半導体記憶装置１では、Ｚ方向において（言い換えると、Ｚ方向から見て）、複数のビット線ＢＬを複数のセンスアンプ部ＳＡにそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８が、Ｘ方向及びＹ方向と交差する方向に配列される。例えば、ビット線ＢＬ０をセンスアンプ部ＳＡ０に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８と、ビット線ＢＬ１をセンスアンプ部ＳＡ１に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８とが、Ｘ方向及びＹ方向と交差する方向に配列される。同様に、ビット線ＢＬ２～ＢＬ１５をセンスアンプ部ＳＡ２～ＳＡ１５にそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８が、Ｘ方向及びＹ方向と交差する方向に配列される。
１．３ 第１実施形態の効果
第１実施形態によれば、半導体記憶装置１のチップ面積を縮小することができ、半導体記憶装置１の製造コストの増加を抑制することができる。
以下に、第１実施形態の半導体記憶装置１の効果について説明する。
半導体記憶装置は、メモリセルアレイとその他の周辺回路とに大別できる。半導体記憶装置のビットコストを低減するためには、半導体記憶装置のチップ面積のうち、メモリセルアレイに対応する領域の占める割合（セル占有率）を拡大することが好ましい。
図１８は、第１実施形態に対する比較例としての半導体記憶装置の構造の一例を示す模式図である。図１８の上側は、メモリチップにおけるメモリセルアレイの断面イメージに対応する。図１８の下側は、ＣＭＯＳチップにおけるセンスアンプモジュール等を含む周辺回路のレイアウトに対応する。図１８に示すように、比較例の半導体記憶装置は、第１実施形態と同様に、メモリセルアレイを含むメモリチップと、周辺回路を含むＣＭＯＳチップとを備える。メモリチップとＣＭＯＳチップとは、それぞれ異なるウエハに形成され、互いに貼り合わされる。図１８では、メモリチップとＣＭＯＳチップとの境界部分が、貼合面として示されている。
比較例の半導体記憶装置は、メモリセルアレイと周辺回路とがＺ方向に重なった構造を有する。メモリセルアレイと周辺回路とが重なった構造を有することにより、比較例の半導体記憶装置は、セル占有率を大きくすることができる。これにより、ある一定の記憶容量を確保する場合、チップ面積を縮小することができる。また、比較例の半導体記憶装置では、メモリセルアレイを形成するときに加えられる熱がＣＭＯＳチップ内のトランジスタに加えられないため、ＣＭＯＳチップ内のトランジスタの設計難易度を下げることができると共に、トランジスタ特性の劣化を防ぐことができる。第１実施形態の半導体記憶装置１は、本段落で説明した比較例の効果を同様に有している。
また、比較例の半導体記憶装置では、メモリ領域ＭＲの幅とセンスアンプ領域ＳＲの幅とが略同じになるように設計されている。さらに、引出領域ＨＲ１の幅と転送領域ＸＲ１の幅とが略同じになるように設計され、同様に、引出領域ＨＲ２の幅と転送領域ＸＲ２の幅とが略同じになるように設計されている。
ここで例えば、半導体記憶装置の大容量化のためにワード線ＷＬの積層数が増加すると、必要な転送スイッチＷＬＳＷの数も増加する。転送スイッチＷＬＳＷの数が増加すると、転送領域ＸＲの面積が、引出領域ＨＲとして必要な面積よりも大きくなる場合がある。この場合、引出領域ＨＲの階段構造は、例えば最小ピッチで形成されずに、転送領域ＸＲの幅に合わせて設計される。このため、転送領域ＸＲの面積増加は、半導体記憶装置のチップ面積の増大に繋がる。
一方で、第１実施形態の半導体記憶装置１は、転送領域ＸＲの一部が、Ｚ方向においてメモリセルアレイ１０と重なって配置される。言い換えると、第１実施形態の半導体記憶装置１は、Ｚ方向から見て、メモリセルアレイ１０の下にセンスアンプモジュール１４とロウデコーダモジュール１６の一部とが重なるような構造を有する。図１９は、第１実施形態の半導体記憶装置１の構造の一例を示す模式図である。転送領域ＸＲ１あるいはＸＲ２の幅が第１実施形態と比較例とで同じである場合、図１９に示すように、センスアンプ領域ＳＲの幅は比較例よりも狭くなる。
また、第１実施形態の半導体記憶装置１において、メモリチップＭＣ内の一部のビット線ＢＬは、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣ内のセンスアンプ部ＳＡ（または、センスアンプユニットＳＡＵ）に接続される。同様に、メモリチップＭＣ内の一部の積層配線（例えば、ワード線ＷＬ）は、ビット線ＢＬと直交する配線を用いて、ＣＭＯＳチップＣＣ内の転送スイッチＷＬＳＷに接続される。
ここで、メモリ領域ＭＲと重なって配置される転送領域ＸＲの領域をメモリ領域ＭＲの下部に確保するために、ビット線ＢＬの延伸方向（例えば、Ｙ方向）に配置されるセンスアンプユニットＳＡＵの個数を増やすと、センスアンプ部ＳＡを構成する領域のＹ方向の長さを短くする必要がある。これにより、ビット線ＢＬとセンスアンプ部ＳＡとを接続するための、ビット線ＢＬと直交する配線のＹ方向の配列ピッチが縮小する。ビット線ＢＬと直交する配線の配列ピッチが縮小すると、これら配線を形成するための製造コストが上昇する場合がある。
これに対して、第１実施形態の半導体記憶装置１では、ビット線ＢＬと直交する方向（例えば、Ｘ方向）に複数のセンスアンプ部ＳＡを配列し、かつ複数のビット線ＢＬと複数のセンスアンプ部ＳＡとをそれぞれ電気的に接続するための貼合パッドＢＰ１、ＢＰ２、及びトランジスタＴ８を、ビット線ＢＬの延伸方向に配列する。すなわち、センスアンプ部ＳＡがＸ方向に配列され、かつビット線ＢＬとセンスアンプ部ＳＡを接続するためのビット線接続部ＢＬＨＵがＹ方向に配列される。
これにより、転送領域ＸＲの一部がＺ方向でメモリ領域ＭＲと重なった構造においても、ビット線ＢＬとセンスアンプ部ＳＡとを接続するための、ビット線ＢＬと直交する配線のＹ方向の配列ピッチが縮小するのを抑制できる。
以上により、第１実施形態の半導体記憶装置１では、配線層を追加することなく、転送領域ＸＲの一部とメモリ領域ＭＲとが重なった構造を形成することができる。その結果、第１実施形態の半導体記憶装置１では、引出領域ＨＲのレイアウトと転送領域ＸＲのレイアウトとを独立で設計することができ、引出領域ＨＲにおける階段構造を最小ピッチで形成することができる。従って、第１実施形態の半導体記憶装置１によれば、チップ面積を縮小することができ、半導体記憶装置１の製造コストの増加を抑制することができる。
２．第２実施形態
第２実施形態の半導体記憶装置１は、隣接する２つのビット線ＢＬのうちの１つのビット線ＢＬが選択され、センスアンプ部ＳＡに接続される構成を有する。以下に、第２実施形態では、第１実施形態と異なる点を主に説明する。
第２実施形態の半導体記憶装置１が備えるセンスアンプモジュール１４は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｍ（ｍは０以上の自然数）を含んでいる。センスアンプユニットＳＡＵｍは、ビット線ＢＬｍｅとＢＬｍｏに関連付けられている。例えば、センスアンプユニットＳＡＵ０は、ビット線ＢＬ０ｅとＢＬ０ｏに関連付けられている。また、センスアンプユニットＳＡＵ１は、ビット線ＢＬ１ｅとＢＬ１ｏに関連付けられている。
２．１ センスアンプユニットＳＡＵｍの回路構成
図２０は、第２実施形態の半導体記憶装置１におけるセンスアンプユニットＳＡＵｍの回路構成を示す図である。センスアンプユニットＳＡＵｍは、例えば、ビット線接続部ＢＬＨＵ、センスアンプ部ＳＡｍ、バスＬＢＵＳ、及びラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含む。
図２０に示すように、例えば、センスアンプ部ＳＡｍは、トランジスタＴ０～Ｔ７、及びキャパシタＣＡを含む。ビット線接続部ＢＬＨＵは、トランジスタＴ８ｅ、Ｔ８ｏ、Ｔ９ｅ及びＴ９ｏを含む。
トランジスタＴ８ｅ、Ｔ８ｏ、Ｔ９ｅ及びＴ９ｏのそれぞれは、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。以下では、トランジスタＴ８ｅ、Ｔ８ｏ、Ｔ９ｅ及びＴ９ｏを高耐圧トランジスタとも呼ぶ。
トランジスタＴ８ｅ及びＴ８ｏのドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８ｅのソースは、ビット線ＢＬｍｅに接続される。トランジスタＴ８ｅのゲートには、制御信号ＢＬＳｅが入力される。トランジスタＴ９ｅのドレインは、ノードＢＬＢＩＡＳに接続される。ノードＢＬＢＩＡＳには、例えば、消去電圧ＶＥＲＡが印加される。トランジスタＴ９ｅのソースは、ビット線ＢＬｍｅに接続される。トランジスタＴ９のゲートには、制御信号ＢＩＡＳが入力される。
トランジスタＴ８ｏのソースは、ビット線ＢＬｍｏに接続される。トランジスタＴ８ｏのゲートには、制御信号ＢＬＳｏが入力される。トランジスタＴ９ｏのドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタＴ９ｏのソースは、ビット線ＢＬｍｏに接続される。トランジスタＴ９ｏのゲートには、制御信号ＢＩＡＳが入力される。
以上で説明したセンスアンプユニットＳＡＵｍの回路構成において、ノードＩＮＶは、ラッチ回路ＳＤＬに含まれたノードである。ノードＩＮＶの電圧は、ラッチ回路ＳＤＬが保持するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳｅ、ＢＬＳｏ、及びＢＩＡＳ、及びクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１３によって生成される。読み出し動作において、センスアンプ部ＳＡｍは、例えば、制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬｍｅあるいはＢＬｍｏに読み出されたデータを判定する。
２．２ メモリ領域ＭＲ及びセンスアンプ領域ＳＲ間の配線レイアウト
以下に、第２実施形態におけるメモリチップＭＣ内のメモリ領域ＭＲと、ＣＭＯＳチップＣＣ内のセンスアンプ領域ＳＲとの間の配線レイアウトについて説明する。
図２１は、第２実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの平面レイアウトの一例を示す図である。図２１では、ビット線ＢＬｅあるいはＢＬｏとビット線接続部ＢＬＨＵ１（あるいは、ＢＬＨＵ２）との間を接続する配線及びコンタクトを矢印Ａ１で示し、ビット線接続部ＢＬＨＵ１（あるいは、ＢＬＨＵ２）とセンスアンプ部ＳＡとの間を接続する配線及びコンタクトを矢印Ａ２で示す。
図２１に示すように、センスアンプグループ領域ＳＡＧＲ、ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、１つのセンスアンプ群を構成する。複数のセンスアンプ群は、センスアンプ領域ＳＲ内にＸ方向に配列される。
ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、Ｘ方向に配列される。ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２の各々は、Ｙ方向に延伸している。各ビット線接続部ＢＬＨＵ１及びＢＬＨＵ２は、複数の高耐圧トランジスタＴ８ｅ、Ｔ８ｏ、Ｔ９ｅ及びＴ９ｏを含む。
センスアンプグループ領域ＳＡＧＲは、ビット線接続部ＢＬＨＵ１とＢＬＨＵ２との間に配置される。センスアンプグループ領域ＳＡＧＲには、複数のセンスアンプグループＳＡＧが配列される。
複数のビット線ＢＬｅ及びＢＬｏは、引出領域ＨＲ１及びＨＲ２、メモリ領域ＭＲにおいて、Ｘ方向に等間隔に並んでいる。各ビット線ＢＬｅ及びＢＬｏは、Ｙ方向に延伸している。各ビット線ＢＬｅ及びＢＬｏは、それぞれ配線及びコンタクト（矢印Ａ１）を介してビット線接続部ＢＬＨＵ１に接続される。ビット線接続部ＢＬＨＵ１は、配線及びコンタクト（矢印Ａ２）を介してセンスアンプ部ＳＡに接続される。他の各ビット線ＢＬｅ及びＢＬｏは、それぞれ配線及びコンタクト（矢印Ａ１）を介してビット線接続部ＢＬＨＵ２に接続される。ビット線接続部ＢＬＨＵ２は、配線及びコンタクト（矢印Ａ２）を介してセンスアンプ部ＳＡに接続される。
図２２は、第２実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの一例を示す図である。図２２は、センスアンプ領域ＳＲに配置された２つのセンスアンプグループＳＡＧに対応する領域を示している。
図２２に示すように、例えばメモリ領域ＭＲにおいて、ビット線ＢＬ０ｅ、ＢＬ０ｏ、ＢＬ１ｅ、ＢＬ１ｏ、…、ＢＬ１５ｅ、ＢＬ１５ｏは、Ｘ方向に並んでいる。各ビット線ＢＬ０ｅ、ＢＬ０ｏ～ＢＬ１５ｅ、ＢＬ１５ｏは、Ｙ方向に延伸している。センスアンプ領域ＳＲにおいて、センスアンプ部ＳＡ０～ＳＡ７を含むセンスアンプグループＳＡＧと、センスアンプ部ＳＡ８～ＳＡ１５を含むセンスアンプグループＳＡＧとは、Ｙ方向に並んでいる。センスアンプ部ＳＡ０～ＳＡ７は、Ｘ方向に並んでいる。センスアンプ部ＳＡ８～ＳＡ１５は、Ｘ方向に並んでいる。さらに、センスアンプ部ＳＡ８～ＳＡ１５のそれぞれは、センスアンプ部ＳＡ０～ＳＡ７のそれぞれに隣接してＹ方向に配置されている。
センスアンプグループＳＡＧのＸ方向には、ビット線接続部ＢＬＨＵ１が配置されている。ビット線接続部ＢＬＨＵ１には、複数の貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、導電層５１～５３、及びトランジスタＴ８ｅ及びＴ８ｏが配置されている。貼合パッドＢＰ１とＢＰ２は、Ｚ方向において貼合されている。貼合された複数の貼合パッドＢＰ１及びＢＰ２は、Ｙ方向に配列されている。
各ビット線ＢＬｅ及びＢＬｏは、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８ｅあるいはＴ８ｏの第１端子（例えば、ソース）に接続される。トランジスタＴ８ｅ及びＴ８ｏの第２端子（例えば、ドレイン）は、コンタクトＣＳを介して導電層５１に接続される。導電層５１は、センスアンプ部ＳＡＵ内のトランジスタＴ４に電気的に接続される。
例えば、ビット線ＢＬ０ｅは、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８ｅのソースに接続される。トランジスタＴ８ｅのドレインは、コンタクトＣＳを介して導電層５１に接続される。導電層５１は、センスアンプ部ＳＡ０内のトランジスタＴ４に電気的に接続される。ビット線ＢＬ０ｏは、コンタクトＶ１を介して、Ｘ方向に延伸した導電層３５に接続される。導電層３５は、貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、及び導電層５１～５３を介して、トランジスタＴ８ｏのソースに接続される。トランジスタＴ８ｏのドレインは、コンタクトＣＳを介して、トランジスタＴ８ｅのドレインが接続された導電層５１に接続される。
前述したように、センスアンプ部ＳＡ０～ＳＡ７はＸ方向に配列されている。センスアンプ部ＳＡ０～ＳＡ７にそれぞれ電気的に接続された導電層３５は、Ｙ方向に隣り合っている。すなわち、センスアンプ部ＳＡ１に電気的に接続された導電層３５は、センスアンプ部ＳＡ０に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。センスアンプ部ＳＡ２に電気的に接続された導電層３５は、センスアンプ部ＳＡ１に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。同様に、センスアンプ部ＳＡ３～ＳＡ７にそれぞれ電気的に接続された導電層３５は、センスアンプ部ＳＡ２～ＳＡ６にそれぞれ電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。さらに、センスアンプ部ＳＡ８に電気的に接続された導電層３５は、センスアンプ部ＳＡ７に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。
センスアンプ部ＳＡ８～ＳＡ１５は、Ｘ方向に配列されている。センスアンプ部ＳＡ８～ＳＡ１５にそれぞれ電気的に接続された導電層３５は、Ｙ方向に隣り合っている。すなわち、センスアンプ部ＳＡ９に電気的に接続された導電層３５は、センスアンプ部ＳＡ８に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。センスアンプ部ＳＡ１０に電気的に接続された導電層３５は、センスアンプ部ＳＡ９に電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。同様に、センスアンプ部ＳＡ１１～ＳＡ１５にそれぞれ電気的に接続された導電層３５は、センスアンプ部ＳＡ１０～ＳＡ１４にそれぞれ電気的に接続された導電層３５に、Ｙ方向に隣接して配置されている。
第２実施形態の半導体記憶装置１では、センスアンプ部ＳＡ０～ＳＡ７がＸ方向に配列され、同様に、センスアンプ部ＳＡ８～ＳＡ１５がＸ方向に配列されている。さらに、ビット線ＢＬ０ｅ、ＢＬ０ｏ～ＢＬ１５ｅ、ＢＬ１５ｏとセンスアンプ部ＳＡ０～ＳＡ１５とをそれぞれ接続するためのビット線接続部ＢＬＨＵ１がＹ方向に配列されている。すなわち、複数のビット線ＢＬｅ及びＢＬｏを複数のセンスアンプ部ＳＡにそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２、トランジスタＴ８ｅ及びＴ８ｏがＹ方向に配列されている。例えば、ビット線ＢＬ０ｅあるいはＢＬ０ｏをセンスアンプ部ＳＡ０に接続するための貼合パッドＢＰ１、ＢＰ２、トランジスタＴ８ｅ及びＴ８ｏと、ビット線ＢＬ１ｅあるいはＢＬ１ｏをセンスアンプ部ＳＡ１に接続するための貼合パッドＢＰ１、ＢＰ２、トランジスタＴ８ｅ及びＴ８ｏとが、Ｙ方向に配列されている。同様に、ビット線ＢＬ２ｅ、ＢＬ２ｏ～ＢＬ１５ｅ、ＢＬ１５ｏをセンスアンプ部ＳＡ２～ＳＡ１５にそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２、トランジスタＴ８ｅ及びＴ８ｏが、Ｙ方向に配列されている。
次に、図２３を参照して、第２実施形態の半導体記憶装置１におけるメモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの他の例について説明する。
図２３は、メモリ領域ＭＲ及びセンスアンプ領域ＳＲの詳細な平面レイアウトの他の例を示す図である。この例では、図２２に示した例と異なるレイアウトについて主に説明する。
図２３に示すように、センスアンプグループＳＡＧのＸ方向には、ビット線接続部ＢＬＨＵ１が配置されている。ビット線接続部ＢＬＨＵ１には、複数の貼合パッドＢＰ１及びＢＰ２、コンタクトＶ２、Ｃ１～Ｃ３及びＣＳ、導電層５１～５３、及びトランジスタＴ８ｅ及びＴ８ｏが配置されている。貼合パッドＢＰ１とＢＰ２は、Ｚ方向において貼合されている。
以下に、図２３に示す例と図２２に示した例との異なる点を述べる。図２３に示す例では、トランジスタＴ８ｅ及びＴ８ｏ、並びに貼合パッドＢＰ１及びＢＰ２がＸ方向及びＹ方向に対して斜めに配列される。前述したように、Ｘ方向及びＹ方向に対して斜めとは、Ｘ方向及びＹ方向と交差する方向を指す。例えば、トランジスタＴ８ｅ及びＴ８ｏが占める領域と、貼合パッドＢＰ１及びＢＰ２が占める領域が共に大きく、これらの領域をＹ方向に配列するのが困難な場合がある。このような場合、図２３に示すように、トランジスタＴ８ｅ及びＴ８ｏの領域と、貼合パッドＢＰ１及びＢＰ２の領域をＸ方向に配列する。
具体的には、ビット線接続部ＢＬＨＵ１において、複数のトランジスタＴ８ｅ及びＴ８ｏはＸ方向及びＹ方向に対して斜めに配列される。あるいは、複数のトランジスタＴ８ｅ及びＴ８ｏはＸ方向に配列される。貼合された複数の貼合パッドＢＰ１及びＢＰ２は、Ｘ方向及びＹ方向に対して斜めに配列される。コンタクトＣＳも同様に、Ｘ方向及びＹ方向に対して斜めに配列される。すなわち、トランジスタＴ８ｅ及びＴ８ｏ、貼合パッドＢＰ１及びＢＰ２、並びにコンタクトＣＳは、Ｘ方向及びＹ方向と交差する方向に配列される。
上述したように、図２３に示すレイアウトを有する半導体記憶装置１では、Ｚ方向において（言い換えると、Ｚ方向から見て）、複数のビット線ＢＬを複数のセンスアンプ部ＳＡにそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８ｅ及びＴ８ｏが、Ｘ方向及びＹ方向と交差する方向に配列される。例えば、ビット線ＢＬ０ｅ及びＢＬ０ｏをセンスアンプ部ＳＡ０に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８ｅ及びＴ８ｏと、ビット線ＢＬ１ｅ及びＢＬ１ｏをセンスアンプ部ＳＡ１に接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８ｅ及びＴ８ｏとが、Ｘ方向及びＹ方向と交差する方向に配列される。同様に、ビット線ＢＬ２ｅ及びＢＬ２ｏ～ＢＬ１５ｅ及びＢＬ１５ｏをセンスアンプ部ＳＡ２～ＳＡ１５にそれぞれ接続するための貼合パッドＢＰ１、ＢＰ２及びトランジスタＴ８ｅ及びＴ８ｏが、Ｘ方向及びＹ方向と交差する方向に配列される。
２．３ 第２実施形態の効果
第２実施形態によれば、第１実施形態と同様に、半導体記憶装置１のチップ面積を縮小することができ、半導体記憶装置１の製造コストの増加を抑制することができる。
第２実施形態の半導体記憶装置１は、第１実施形態と同様の効果を有するのに加えて、以下の効果を有する。
第２実施形態では、隣接する２つのビット線ＢＬｅ及びＢＬｏをトランジスタＴ８ｅ及びＴ８ｏを用いて、いずれか１つのビット線を選択する。これにより、第２実施形態の半導体記憶装置１は、２本のビット線ＢＬｅ及びＢＬｏに対して設けられた１本の導電層（例えば、配線）５１をセンスアンプ部ＳＡに接続する構成を有する。この結果、トランジスタＴ８ｅ及びＴ８ｏとセンスアンプ部ＳＡとの間を接続する配線を削減することができる。
３．その他変形例等
なお、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０～２５…絶縁層、３０～３９…導電層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…半導体基板、５１～５８…導電層、ＢＬ０～ＢＬｍ…ビット線、ＢＬ０ｅ，ＢＬ０ｏ～ＢＬｍｅ，ＢＬｍｏ…ビット線、ＢＬＨＵ１…ビット線接続部、ＢＬＨＵ２…ビット線接続部、ＢＬＫ０～ＢＬＫｎ…ブロック、ＢＰ１…貼合パッド、ＢＰ２…貼合パッド、Ｃ０～Ｃ３…コンタクト、ＣＧ０～ＣＧ７…信号線、ＨＲ１…引出領域、ＨＲ２…引出領域、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＮＤ１…ノード、ＮＤ２…ノード、ＰＲ１…パッド領域、ＰＲ２…パッド領域、ＲＤ０～ＲＤｎ…ロウデコーダ、ＳＡ０～ＳＡｍ…センスアンプ部、ＳＡＵ０～ＳＡＵｍ…センスアンプユニット、ＳＵ０～ＳＵ３…ストリングユニット、Ｔ０～Ｔ９…トランジスタ、Ｔ８ｅ…トランジスタ、Ｔ８ｏ…トランジスタ、Ｔ９ｅ…トランジスタ、Ｔ９ｏ…トランジスタ、ＴＲ０～ＴＲ１７…トランジスタ、ＷＬ０～ＷＬ７…ワード線、ＸＲ１…転送領域、ＸＲ２…転送領域。

Claims (12)

  1. 基板の上方に設けられた第１メモリセルと、
    第１方向に延伸し、前記第１メモリセルに電気的に接続された第１ビット線と、
    前記第１ビット線に電気的に接続された第１パッドと、
    前記第１パッドに電気的に接続され、前記第１ビット線の電圧をセンスする第１センスアンプと、
    前記基板の上方に設けられた第２メモリセルと、
    前記第１ビット線に隣接して前記第１方向に延伸し、前記第２メモリセルに電気的に接続された第２ビット線と、
    前記第２ビット線に電気的に接続された第２パッドと、
    前記第２パッドに電気的に接続され、前記第２ビット線の電圧をセンスする第２センスアンプと、
    を具備し、
    前記第１センスアンプと前記第２センスアンプは隣接し、前記第１方向と交差する第２方向に配列され、前記第１パッドと前記第２パッドは隣接し、前記第１方向及び前記第２方向と交差する第３方向に配列されている半導体記憶装置。
  2. 基板の上方に設けられた第１メモリセルと、
    第１方向に延伸し、前記第１メモリセルに電気的に接続された第１ビット線と、
    前記第１ビット線に電気的に接続された第１パッドと、
    前記第１パッドに電気的に接続された第１トランジスタと、
    前記第１トランジスタに電気的に接続された第２トランジスタと、
    前記基板の上方に設けられた第２メモリセルと、
    前記第１ビット線に隣接して前記第１方向に延伸し、前記第２メモリセルに電気的に接続された第２ビット線と、
    前記第２ビット線に電気的に接続された第２パッドと、
    前記第２パッドに電気的に接続された第３トランジスタと、
    前記第３トランジスタに電気的に接続された第４トランジスタと、
    を具備し、
    前記第２トランジスタと前記第４トランジスタは、前記第１方向と交差する第２方向に配列され、
    前記第１パッドと前記第２パッドは隣接し、前記第１方向及び前記第２方向と交差する第３方向に配列され、
    前記第１トランジスタと前記第３トランジスタは、前記第３方向に配列されている半導体記憶装置。
  3. 前記第１ビット線及び前記第２ビット線は、前記第１メモリセル及び前記第２メモリセルと、前記第１センスアンプ及び前記第２センスアンプとの間に配置されている請求項１に記載の半導体記憶装置。
  4. 前記第１パッドは、前記第１ビット線に電気的に接続された第１導電パッドと、前記第１センスアンプに電気的に接続された第２導電パッドとを有し、前記第１導電パッドと前記第２導電パッドは、前記第１方向及び前記第２方向と直交する第４方向において貼合されている請求項１に記載の半導体記憶装置。
  5. 前記第１パッドと前記第１センスアンプとの間に設けられた第１トランジスタと、
    前記第２パッドと前記第２センスアンプとの間に設けられた第２トランジスタと、
    をさらに具備し、
    前記第１トランジスタと前記第２トランジスタとは、前記第３方向に配列されている請求項１に記載の半導体記憶装置。
  6. 前記第１トランジスタ及び前記第２トランジスタは、高耐圧トランジスタを含む請求項５に記載の半導体記憶装置。
  7. 前記基板の上方に、前記第１方向及び前記第２方向と交差する第３方向に積層された複数の導電層と、
    前記第３方向に延伸し、前記複数の導電層を通り、前記第１ビット線に電気的に接続されたピラーと、
    をさらに備える請求項１に記載の半導体記憶装置。
  8. 前記導電層はワード線であり、前記導電層と前記ピラーとが交差する部分は前記第１メモリセルとして機能する請求項７に記載の半導体記憶装置。
  9. 前記第１センスアンプは、前記基板上に設けられ、前記第１トランジスタに電気的に接続された第３トランジスタを含み、
    前記第２センスアンプは、前記基板上に設けられ、前記第２トランジスタに電気的に接続された第４トランジスタを含む請求項５に記載された半導体記憶装置。
  10. 前記第１ビット線と前記第１パッドとに電気的に接続され、前記第２方向に延伸する第１配線と、
    前記第２ビット線と前記第２パッドとに電気的に接続され、前記第１配線に隣接し、前記第２方向に延伸する第２配線と、
    をさらに具備する請求項１に記載の半導体記憶装置。
  11. 前記導電層に電気的に接続された第３パッドと、
    前記第３パッドに電気的に接続され、前記第２方向に延伸する第３配線と、
    前記基板上に設けられ、前記第３配線に電気的に接続された第３トランジスタと、
    をさらに具備する請求項７に記載の半導体記憶装置。
  12. 前記第２方向に延伸し、前記第１メモリセルに電気的に接続された第１ワード線と、
    前記基板上、かつ前記第１メモリセルの下方に設けられ、前記第１ワード線に電気的に接続された第３トランジスタと、
    をさらに備え、
    前記第１方向及び前記第２方向と交差する第３方向において、前記第１メモリセルは前記第３トランジスタと重なっている請求項１に記載の半導体記憶装置。
JP2021045906A 2021-03-19 2021-03-19 半導体記憶装置 Pending JP2022144754A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2021045906A JP2022144754A (ja) 2021-03-19 2021-03-19 半導体記憶装置
TW112118761A TW202335259A (zh) 2021-03-19 2021-07-08 半導體記憶裝置
TW110125176A TWI806090B (zh) 2021-03-19 2021-07-08 半導體記憶裝置
CN202110947764.1A CN115117072A (zh) 2021-03-19 2021-08-18 半导体存储装置
US17/472,361 US11783888B2 (en) 2021-03-19 2021-09-10 Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit
US18/239,140 US20230402087A1 (en) 2021-03-19 2023-08-29 Semiconductor memory device having memory chip bonded to a cmos chip including a peripheral circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021045906A JP2022144754A (ja) 2021-03-19 2021-03-19 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2022144754A true JP2022144754A (ja) 2022-10-03

Family

ID=83283998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021045906A Pending JP2022144754A (ja) 2021-03-19 2021-03-19 半導体記憶装置

Country Status (4)

Country Link
US (2) US11783888B2 (ja)
JP (1) JP2022144754A (ja)
CN (1) CN115117072A (ja)
TW (2) TW202335259A (ja)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5300709B2 (ja) 2009-12-14 2013-09-25 株式会社東芝 半導体記憶装置
JP5289353B2 (ja) 2010-02-05 2013-09-11 株式会社東芝 半導体記憶装置
JP2014067942A (ja) 2012-09-27 2014-04-17 Toshiba Corp 不揮発性半導体記憶装置
JP2015176309A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102664674B1 (ko) * 2016-06-10 2024-05-16 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
JP2019036375A (ja) * 2017-08-17 2019-03-07 東芝メモリ株式会社 半導体記憶装置
US10360947B2 (en) * 2017-08-31 2019-07-23 Micron Technology, Inc. NAND cell encoding to improve data integrity
JP6875236B2 (ja) * 2017-09-14 2021-05-19 キオクシア株式会社 半導体記憶装置
JP2019212350A (ja) * 2018-06-01 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020178010A (ja) * 2019-04-17 2020-10-29 キオクシア株式会社 半導体記憶装置
JP7414411B2 (ja) * 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
JP2021044358A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置及び半導体装置の製造方法
JP7520494B2 (ja) 2019-10-16 2024-07-23 キオクシア株式会社 半導体記憶装置
JP2021086645A (ja) 2019-11-26 2021-06-03 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
CN115117072A (zh) 2022-09-27
US11783888B2 (en) 2023-10-10
TW202335259A (zh) 2023-09-01
US20230402087A1 (en) 2023-12-14
US20220301615A1 (en) 2022-09-22
TWI806090B (zh) 2023-06-21
TW202238432A (zh) 2022-10-01

Similar Documents

Publication Publication Date Title
JP7520494B2 (ja) 半導体記憶装置
CN112750488B (zh) 半导体存储装置
JP7414411B2 (ja) 半導体記憶装置
US11889699B2 (en) Semiconductor memory device with a plurality of sense ampilifers overlapping a plurality of metal joints
JP2021153080A (ja) 半導体記憶装置
TWI806090B (zh) 半導體記憶裝置
TWI855534B (zh) 半導體記憶裝置
JP2023184039A (ja) 半導体記憶装置
US20240257883A1 (en) Memory device
JP2024030086A (ja) メモリデバイス
TW202433476A (zh) 記憶體裝置
JP2024002881A (ja) メモリデバイス
CN116705119A (zh) 存储器件

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106