JP2021153080A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チップサイズを縮小できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１０は、メモリセルアレイと、周辺回路ＰＥ０_１と、周辺回路ＰＥ０_２と、センスアンプＳＡ０_１とを備える。メモリセルアレイは、半導体基板３０と交差するＺ方向に設けられ、複数のメモリセルを有する。周辺回路ＰＥ０_１は、半導体基板３０とメモリセルアレイとの間に設けられる。周辺回路ＰＥ０_２は、半導体基板３０とメモリセルアレイとの間で、かつ周辺回路ＰＥ０_１と離隔し、Ｙ方向に設けられる。センスアンプＳＡ０_１は、半導体基板３０とメモリセルアレイとの間で、かつ周辺回路ＰＥ０_１と周辺回路ＰＥ０_２との間に設けられる。周辺回路ＰＥ０_２のＹ方向の長さは、センスアンプＳＡ０_１のＹ方向の半分の長さより短い。【選択図】図５

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
米国特許出願公開第２０１９／０１６４９９１号明細書
チップサイズを縮小できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板と交差する第１方向に設けられ、複数のメモリセルを有するメモリセルアレイと、前記基板と前記メモリセルアレイとの間に設けられた第１周辺回路と、前記基板と前記メモリセルアレイとの間で、かつ前記第１周辺回路と離隔し前記第１方向と交差する第２方向に設けられた第２周辺回路と、前記基板と前記メモリセルアレイとの間で、かつ前記第１周辺回路と前記第２周辺回路との間に設けられたセンスアンプとを具備する。前記第２周辺回路の前記第２方向の長さは、前記センスアンプの前記第２方向の半分の長さより短い。
図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、実施形態におけるメモリセルアレイ内のメモリセルトランジスタの断面図である。 図４は、実施形態の半導体記憶装置のレイアウトを示す概念的な斜視図である。 図５は、実施形態における周辺回路領域の平面レイアウトの概要を示す図である。 図６は、実施形態における周辺回路領域の平面レイアウトの詳細を示す図である。 図７は、実施形態におけるセンスアンプの回路構成の一例を示す図である。 図８は、実施形態の半導体記憶装置の断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
１．実施形態
実施形態の半導体記憶装置は、例えば、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。
１．１ 半導体記憶装置の構成
以下に、実施形態の半導体記憶装置の回路構成について説明する。図１は、実施形態の半導体記憶装置の回路構成を示すブロック図である。
半導体記憶装置１０は、例えば、プレーンＰＢ０、ＰＢ１、ＰＢ２及びＰＢ３、入出力回路１１、ロジック制御回路１２、レディ／ビジー回路１３、レジスタ群１４、シーケンサ（または、制御回路）１５を含む。レジスタ群１４は、ステータスレジスタ１４Ａ、アドレスレジスタ１４Ｂ、及びコマンドレジスタ１４Ｃを含む。
プレーンＰＢ０〜ＰＢ３の各々は、メモリセルアレイ１６、電圧生成回路１７、ドライバ１８、ロウデコーダ１９、カラムデコーダ２０、及びセンスアンプ２１を備える。プレーンＰＢ０〜ＰＢ３の各々は、読み出し動作が他のプレーンから独立して実行可能な構成単位である。なお、プレーンＰＢ０〜ＰＢ３の各々は、書き込み動作及び消去動作が他のプレーンから独立して実行可能な構成単位であってもよい。以降、プレーンＰＢと記した場合、プレーンＰＢ０〜ＰＢ３の各々を示すものとする。
メモリセルアレイ１６は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫ０〜ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１６は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。以降、ブロックＢＬＫｍと記した場合、ブロックＢＬＫ０〜ＢＬＫｍの各々を示すものとする。ブロックＢＬＫｍの具体的な構成については後述する。
入出力回路１１及びロジック制御回路１２は、入出力端子（または、ＮＡＮＤバス）を介して、外部装置（例えば、メモリコントローラ）（不図示）に接続される。入出力回路１１は、メモリコントローラとの間で入出力端子を介して、入出力信号ＤＱ（例えば、ＤＱ０，ＤＱ１，ＤＱ２，…，ＤＱ７）を送受信する。入出力信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。入出力回路１１は、半導体記憶装置１０の外部から図示しない電源端子を介して電源電圧ＶＥＸＴＱを受ける。電源電圧ＶＥＸＴＱは、入出力回路１１においてデータの入出力に用いられる。
ロジック制御回路１２は、メモリコントローラから入出力端子を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置１０の選択を可能にし、当該半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１４Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１４Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１１に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１６から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み及び消去を禁止する際にアサートされる。
レディ／ビジー回路１３は、シーケンサ１５からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかを示す。レディ状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１４Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１５の指示に基づいて入出力回路１１に転送する。アドレスレジスタ１４Ｂは、入出力回路１１から転送されたアドレス情報ＡＤＤを保持する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１４Ｃは、入出力回路１１から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１５に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。ステータスレジスタ１４Ａ、アドレスレジスタ１４Ｂ、及びコマンドレジスタ１４Ｃには、例えばＳＲＡＭを用いる。
シーケンサ１５は、コマンドレジスタ１４Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。シーケンサ１５は、ロウデコーダ１９、センスアンプ２１、電圧生成回路１７、及びドライバ１８などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１５は、コマンドレジスタ１４Ｃから受信した書き込みコマンドに基づいて、ロウデコーダ１９、ドライバ１８、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１５は、またコマンドレジスタ１４Ｃから受信した読み出しコマンドに基づいて、ロウデコーダ１９、ドライバ１８、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１５は、またコマンドレジスタ１４Ｃから受信した消去コマンドに基づいて、ロウデコーダ１９、ドライバ１８、カラムデコーダ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
電圧生成回路１７は、半導体記憶装置１０の外部から図示しない電源端子を介して電源電圧ＶＥＸＴを受ける。この電源電圧ＶＥＸＴを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１６、ドライバ１８、及びセンスアンプ２１などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受ける。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダ１９に供給する。
ロウデコーダ１９は、アドレスレジスタ１４Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１９は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫｍのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線を選択する。さらに、ロウデコーダ１９は、選択されたブロックＢＬＫｍに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２０は、アドレスレジスタ１４Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２０は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプ２１は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプ２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に保持し、これを入出力回路１１へ転送する。また、センスアンプ２１は、データの書き込み動作時には、入出力回路１１から転送された書き込みデータＤＡＴを一時的に保持する。さらに、センスアンプ２１は、書き込みデータＤＡＴをビット線に転送する。
１．１．１ メモリセルアレイの回路構成
次に、実施形態の半導体記憶装置１０内のメモリセルアレイ１６の回路構成について説明する。メモリセルアレイ１６は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｍを有する。ここでは、１つのブロックＢＬＫｍの回路構成を説明するが、その他のブロックの回路構成も同様である。
図２は、メモリセルアレイ１６内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。ここでは、一例として、ブロックＢＬＫｍが、ストリングユニットＳＵ０〜ＳＵ３を備える例を示すが、ブロックＢＬＫｍが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０〜ＭＴ７、及び２個のセレクトトランジスタＳＴ１，ＳＴ２を備える例を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。
メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１〜ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ３の各々は、ロウデコーダ１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０〜ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、ワード線ＷＬ０〜ＷＬ７にそれぞれ接続される。ワード線ＷＬ０〜ＷＬ７の各々は、ロウデコーダ１９によって独立に制御される。
ビット線ＢＬ０〜ＢＬｉ（ｉは０以上の整数）の各々は、複数のブロックＢＬＫ０〜ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０〜ＢＬｉの各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０〜ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１６は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０〜ＢＬＫｍを含む。
ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
また、メモリセルアレイ１６の構成についてはその他の構成であってもよい。すなわち、メモリセルアレイ１６の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．２ メモリセルアレイの断面構造
次に、実施形態におけるメモリセルアレイ１６内のメモリセルトランジスタの断面構造を説明する。図３は、メモリセルアレイ１６内のメモリセルトランジスタの断面図である。図３を含む以降の図において、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。なお、図３では導電層間の層間絶縁層が省略されている。
図３に示すように、メモリセルアレイ１６は、半導体基板３０の上方に設けられた導電層３１〜３４、メモリピラーＭＰ、及びコンタクトプラグＣＰ１を含む。具体的には、半導体基板３０の上方に導電層３１が設けられる。導電層３１は、ＸＹ面に平行な平板状に形成され、ソース線ＳＬとして機能する。なお、半導体基板３０の主面は、ＸＹ面に対応する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２〜３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２〜３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上方から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰは、例えば、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層４０が設けられる。ブロック絶縁層４０の内壁に、電荷蓄積層４１が設けられる。電荷蓄積層４１の内壁に、トンネル絶縁層４２が設けられる。さらに、トンネル絶縁層４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＰは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層４３は、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積層４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積層４１は、例えばシリコン窒化膜を含む。
トンネル絶縁層４２は、半導体層４３から電荷蓄積層４１に電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁層４２は、例えばシリコン酸化膜を含む。
ブロック絶縁層４０は、電荷蓄積層４１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４０は、例えばシリコン酸化層及びシリコン窒化層を含む。
メモリピラーＭＰの上面より上方には、層間絶縁膜を介して導電層３５が設けられる。導電層３５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。複数の導電層３５はＸ方向に配列され、導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層４３上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層３５が設けられる。導電層３５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）を含む。コンタクトプラグＣＰ１は、導電層、例えばタングステン（Ｗ）を含む。
また、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。
１．２ 半導体記憶装置のレイアウト
次に、実施形態に係る半導体記憶装置１０のレイアウト構成について説明する。以降の説明における「左」及び「右」は、各図面における左方向及び右方向にそれぞれ相当する。また、以降の図において、Ｘ方向、Ｙ方向及びＺ方向の矢印方向を正方向と称し、矢印方向と反対の方向を負方向と称する。
１．２．１ 全体レイアウト
以下に、実施形態の半導体記憶装置１０の全体レイアウトについて説明する。図４は、半導体記憶装置１０の全体レイアウトを示す概念的な斜視図である。
図４に示すように、半導体記憶装置１０は、前述したように、４つのプレーンＰＢ０〜ＰＢ３を含む。
図４におけるＺ方向（あるいは、メモリセルアレイの上方）から見て、半導体記憶装置１０におけるＸ方向の負方向及びＹ方向の負方向の一端にプレーンＰＢ０が配置され、Ｘ方向の正方向及びＹ方向の負方向の一端にプレーンＰＢ１が配置される。さらに、半導体記憶装置１０におけるＸ方向の負方向及びＹ方向の正方向の一端にプレーンＰＢ２が配置され、Ｘ方向の正方向及びＹ方向の正方向の一端にプレーンＰＢ３が配置される。言い換えると、プレーンＰＢ０のＸ方向の正方向にプレーンＰＢ１が配置され、プレーンＰＢ０のＹ方向の正方向にプレーンＰＢ２が配置される。さらに、プレーンＰＢ１のＹ方向の正方向で、かつプレーンＰＢ２のＸ方向の正方向に、プレーンＰＢ３が配置される。
半導体基板３０上には、周辺回路層１００が設けられ、周辺回路層１００の上方にメモリセルアレイ層２００が設けられる。プレーンＰＢ０における周辺回路層１００には、周辺回路領域１００_０が設けられる。プレーンＰＢ０におけるメモリセルアレイ層２００には、メモリセルアレイ１６_０が設けられる。周辺回路領域１００＿０には、後に詳述されるように、その上方のメモリセルアレイ１６＿０を制御するための各回路（ブロックデコーダ、ロウ制御回路、カラム制御回路、及び昇圧回路等）が配置される。
同様に、プレーンＰＢ１における周辺回路層１００には、周辺回路領域１００_１が設けられる。プレーンＰＢ１におけるメモリセルアレイ層２００には、メモリセルアレイ１６_１が設けられる。周辺回路領域１００＿１には、後に詳述されるように、その上方のメモリセルアレイ１６＿１を制御するための各回路（ブロックデコーダ、ロウ制御回路、カラム制御回路、及び昇圧回路等）が配置される。
プレーンＰＢ２における周辺回路層１００には、周辺回路領域１００_２が設けられる。プレーンＰＢ２におけるメモリセルアレイ層２００には、メモリセルアレイ１６_２が設けられる。周辺回路領域１００＿２には、後に詳述されるように、その上方のメモリセルアレイ１６＿２を制御するための各回路（ブロックデコーダ、ロウ制御回路、カラム制御回路、及び昇圧回路等）が配置される。
さらに、プレーンＰＢ３における周辺回路層１００には、周辺回路領域１００_３が設けられる。プレーンＰＢ３におけるメモリセルアレイ層２００には、メモリセルアレイ１６_３が設けられる。周辺回路領域１００＿３には、後に詳述されるように、その上方のメモリセルアレイ１６＿３を制御するための各回路（ブロックデコーダ、ロウ制御回路、カラム制御回路、及び昇圧回路等）が配置される。
また、プレーンＰＢ０、ＰＢ１のＹ方向の負方向には、周辺回路領域１０１が設けられる。周辺回路領域１０１は、その上方（即ち、Ｚ方向）にメモリセルアレイ層２００が設けられていない領域である。
１．２．２ 周辺回路領域の平面レイアウト
以下に、実施形態に係る半導体記憶装置１０の周辺回路領域の平面レイアウトについて説明する。図５は、半導体記憶装置１０の周辺回路領域の平面レイアウトの概要を示す図である。なお、図５は、周辺回路層１００の上方（即ち、Ｚ方向）に設けられたメモリセルアレイ層２００を省略し、周辺回路層１００（または、周辺回路領域）と周辺回路領域１０１を上方（即ち、Ｚ方向）から見たレイアウトを示す。
半導体記憶装置１０には、前述したように、４つのプレーンＰＢ０〜ＰＢ３が設けられる。プレーンＰＢ０に周辺回路領域１００_０が設けられ、プレーンＰＢ１に周辺回路領域１００_１が設けられる。さらに、プレーンＰＢ２に周辺回路領域１００_２が設けられ、プレーンＰＢ３に周辺回路領域１００_３が設けられる。言い換えると、半導体記憶装置１０のＸ方向の負方向及びＹ方向の負方向の一端に周辺回路領域１００_０が配置され、周辺回路領域１００_０のＸ方向の正方向に周辺回路領域１００_１が配置され、周辺回路領域１００_０のＹ方向の正方向に周辺回路領域１００_２が配置される。さらに、周辺回路領域１００_１のＹ方向の正方向で、かつ周辺回路領域１００_２のＸ方向の正方向に周辺回路領域１００_３が配置される。
周辺回路領域１００_０及び１００_１のＹ方向の負方向には、周辺回路領域１０１が配置される。周辺回路領域１０１には、プレーンＰＢ１〜ＰＢ３で共通に使用される周辺回路１０１Ａ、及び半導体記憶装置１０と外部装置とを電気的に接続するためのパッドＰＤが配置される。
図５に示すように、周辺回路領域１００_０（または、プレーンＰＢ０）のＸ方向の中央には、ワード線スイッチ回路ＷＳ０ａ及びＷＳ０ｂがＸ方向に配列される。ワード線スイッチ回路ＷＳ０ａ及びＷＳ０ｂの各々は、プレーンＰＢ０のＹ方向における正方向側の第１端（または、プレーンＰＢ２の端部）からプレーンＰＢ０のＹ方向における負方向側の第２端までＹ方向に延伸している。
周辺回路領域１００_０のワード線スイッチ回路ＷＳ０ａの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ０_１、センスアンプＳＡ０_１、及び周辺回路ＰＥ０_２が、プレーンＰＢ０の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ０のワード線スイッチ回路ＷＳ０ａの左側には、周辺回路ＰＥ０_１、センスアンプＳＡ０_１、及び周辺回路ＰＥ０_２が、プレーンＰＢ２側からＹ方向の負方向へ順に配置される。
周辺回路領域１００_０のワード線スイッチ回路ＷＳ０ｂの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ０_３、センスアンプＳＡ０_２、及び周辺回路ＰＥ０_４が、プレーンＰＢ０の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ０のワード線スイッチ回路ＷＳ０ｂの右側には、周辺回路ＰＥ０_３、センスアンプＳＡ０_２、及び周辺回路ＰＥ０_４が、プレーンＰＢ２側からＹ方向の負方向へ順に配置される。
プレーンＰＢ１内の回路ブロックのレイアウトは、プレーンＰＢ０とプレーンＰＢ１との境界を対称線として、前述のプレーンＰＢ０内の回路ブロックとほぼ線対称に配置される。
周辺回路領域１００_１（または、プレーンＰＢ１）のＸ方向の中央には、ワード線スイッチ回路ＷＳ１ｂ及びＷＳ１ａがＸ方向に配列される。ワード線スイッチ回路ＷＳ１ａ及びＷＳ１ｂの各々は、プレーンＰＢ１のＹ方向における正方向側の第１端（または、プレーンＰＢ３の端部）からプレーンＰＢ１のＹ方向における負方向側の第２端までＹ方向に延伸している。
周辺回路領域１００_１のワード線スイッチ回路ＷＳ１ａの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ１_１、センスアンプＳＡ１_１、及び周辺回路ＰＥ１_２が、プレーンＰＢ１の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ１のワード線スイッチ回路ＷＳ１ａの右側には、周辺回路ＰＥ１_１、センスアンプＳＡ１_１、及び周辺回路ＰＥ１_２が、プレーンＰＢ３側からＹ方向の負方向へ順に配置される。
周辺回路領域１００_１のワード線スイッチ回路ＷＳ１ｂの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ１_３、センスアンプＳＡ１_２、及び周辺回路ＰＥ１_４が、プレーンＰＢ１の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ１のワード線スイッチ回路ＷＳ１ｂの左側には、周辺回路ＰＥ１_３、センスアンプＳＡ１_２、及び周辺回路ＰＥ１_４が、プレーンＰＢ３側からＹ方向の負方向へ順に配置される。
プレーンＰＢ２内の回路ブロックのレイアウトは、プレーンＰＢ０とプレーンＰＢ２との境界を対称線として、前述のプレーンＰＢ０内の回路ブロックとほぼ線対称に配置される。
周辺回路領域１００_２（または、プレーンＰＢ２）のＸ方向の中央には、ワード線スイッチ回路ＷＳ２ａ及びＷＳ２ｂがＸ方向に配列される。ワード線スイッチ回路ＷＳ２ａ及びＷＳ２ｂの各々は、プレーンＰＢ２のＹ方向における負方向側の第１端（または、プレーンＰＢ０の端部）からプレーンＰＢ２のＹ方向における正方向側の第２端までＹ方向に延伸している。
周辺回路領域１００_２のワード線スイッチ回路ＷＳ２ａの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ２_１、センスアンプＳＡ２_１、及び周辺回路ＰＥ２_２が、プレーンＰＢ２の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ２のワード線スイッチ回路ＷＳ２ａの左側には、周辺回路ＰＥ２_１、センスアンプＳＡ２_１、及び周辺回路ＰＥ２_２が、プレーンＰＢ０側からＹ方向の正方向へ順に配置される。
周辺回路領域１００_２のワード線スイッチ回路ＷＳ２ｂの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ２_３、センスアンプＳＡ２_２、及び周辺回路ＰＥ２_４が、プレーンＰＢ２の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ２のワード線スイッチ回路ＷＳ１ｂの右側には、周辺回路ＰＥ２_３、センスアンプＳＡ２_２、及び周辺回路ＰＥ２_４が、プレーンＰＢ０側からＹ方向の正方向へ順に配置される。
プレーンＰＢ３内の回路ブロックのレイアウトは、プレーンＰＢ１とプレーンＰＢ３との境界を対称線として、前述のプレーンＰＢ１内の回路ブロックとほぼ線対称に配置される。さらに、プレーンＰＢ３内の回路ブロックのレイアウトは、プレーンＰＢ２とプレーンＰＢ３との境界を対称線として、前述のプレーンＰＢ２内の回路ブロックとほぼ線対称に配置される。
周辺回路領域１００_３（または、プレーンＰＢ３）のＸ方向の中央には、ワード線スイッチ回路ＷＳ３ｂ及びＷＳ３ａがＸ方向に配列される。ワード線スイッチ回路ＷＳ３ａ及びＷＳ３ｂの各々は、プレーンＰＢ３のＹ方向における負方向側の第１端（または、プレーンＰＢ１の端部）からプレーンＰＢ３のＹ方向における正方向側の第２端までＹ方向に延伸している。
周辺回路領域１００_３のワード線スイッチ回路ＷＳ３ａの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ３_１、センスアンプＳＡ３_１、及び周辺回路ＰＥ３_２が、プレーンＰＢ３の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ３のワード線スイッチ回路ＷＳ３ａの右側には、周辺回路ＰＥ３_１、センスアンプＳＡ３_１、及び周辺回路ＰＥ３_２が、プレーンＰＢ１側からＹ方向の正方向へ順に配置される。
周辺回路領域１００_３のワード線スイッチ回路ＷＳ３ｂの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ３_３、センスアンプＳＡ３_２、及び周辺回路ＰＥ３_４が、プレーンＰＢ３の第１端から第２端へ順に配置される。言い換えると、プレーンＰＢ３のワード線スイッチ回路ＷＳ３ｂの左側には、周辺回路ＰＥ３_３、センスアンプＳＡ３_２、及び周辺回路ＰＥ３_４が、プレーンＰＢ１側からＹ方向の正方向へ順に配置される。
なお、図１に示したセンスアンプ２１は、センスアンプＳＡ０_１、ＳＡ０_２、ＳＡ１_１、ＳＡ１_２、ＳＡ２_１、ＳＡ２_２、ＳＡ３_１及びＳＡ３_２を含む。以降、センスアンプＳＡと記した場合、センスアンプＳＡ０_１、ＳＡ０_２、ＳＡ１_１、ＳＡ１_２、ＳＡ２_１、ＳＡ２_２、ＳＡ３_１及びＳＡ３_２の各々を示すものとする。
次に、半導体記憶装置１０の周辺回路領域の平面レイアウトの詳細について説明する。図６は、半導体記憶装置１０の周辺回路領域の平面レイアウトの詳細を示す図である。ここでも、図５と同様に、周辺回路層１００の上方に設けられたメモリセルアレイ層２００を省略し、周辺回路層１００（または、周辺回路領域）と周辺回路領域１０１を上方（即ち、Ｚ方向）から見たレイアウトを示す。
以下に、プレーンＰＢ０の平面レイアウトを述べる。
前述したように、プレーンＰＢ０のワード線スイッチ回路ＷＳ０ａの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ０_１、センスアンプＳＡ０_１、及び周辺回路ＰＥ０_２が配置される。
周辺回路ＰＥ０_１は、例えば、ブロックデコーダＢＤ０、ロウ制御回路ＲＣ０、カラム制御回路ＣＣ０、及び昇圧回路ＲＰ０_１を含む。ブロックデコーダＢＤ０は、ワード線スイッチ回路ＷＳ０ａのＸ方向の負方向側に配置される。ロウ制御回路ＲＣ０及びカラム制御回路ＣＣ０は、ブロックデコーダＢＤ０のＸ方向の負方向側に配置される。さらに、昇圧回路ＲＰ０_１は、ロウ制御回路ＲＣ０及びカラム制御回路ＣＣ０のＸ方向の負方向側に配置される。
センスアンプＳＡ０_１は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ０_１は、周辺回路ＰＥ０_１と周辺回路ＰＥ０_２との間に配置される。
周辺回路ＰＥ０_２は、低電圧生成回路ＬＶＧ０及び昇圧回路ＲＰ０_２を含む。低電圧生成回路ＬＶＧ０は、ワード線スイッチ回路ＷＳ０ａのＸ方向の負方向側に配置される。昇圧回路ＲＰ０_２は、低電圧生成回路ＬＶＧ０のＸ方向の負方向側に配置される。
プレーンＰＢ０のワード線スイッチ回路ＷＳ０ｂの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ０_３、センスアンプＳＡ０_２、及び周辺回路ＰＥ０_４が配置される。
周辺回路ＰＥ０_３は、例えば、ブロックデコーダＢＤ０、ロウ制御回路ＲＣ０、カラム制御回路ＣＣ０、ドライバＣＧＤ０、低電圧生成回路ＬＶＧ０、及びシーケンサ１５の一部を含む。ブロックデコーダＢＤ０は、ワード線スイッチ回路ＷＳ０ｂのＸ方向の正方向側に配置される。ロウ制御回路ＲＣ０及びカラム制御回路ＣＣ０は、ブロックデコーダＢＤ０のＸ方向の正方向側に配置される。ドライバＣＧＤ０は、ロウ制御回路ＲＣ０及びカラム制御回路ＣＣ０のＸ方向の正方向側に配置される。低電圧生成回路ＬＶＧ０は、ドライバＣＧＤ０のＸ方向の正方向側に配置される。さらに、シーケンサ１５の一部は、低電圧生成回路ＬＶＧ０のＸ方向の正方向側に配置される。
センスアンプＳＡ０_２は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ０_２は、周辺回路ＰＥ０_３と周辺回路ＰＥ０_４との間に配置される。
周辺回路ＰＥ０_４は、ＩＯキャパシタＩＯＰ及びデータパス回路ＤＰＣの一部を含む。ＩＯキャパシタＩＯＰは、ワード線スイッチ回路ＷＳ０ｂのＸ方向の正方向側に配置される。データパス回路ＤＰＣは、ＩＯキャパシタＩＯＰのＸ方向の正方向側に配置される。
次に、プレーンＰＢ１の平面レイアウトを述べる。
また、プレーンＰＢ１のワード線スイッチ回路ＷＳ１ａの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ１_１、センスアンプＳＡ１_１、及び周辺回路ＰＥ１_２が配置される。
周辺回路ＰＥ１_１は、例えば、ブロックデコーダＢＤ１、ロウ制御回路ＲＣ１、カラム制御回路ＣＣ１、及び昇圧回路ＲＰ１_１を含む。ブロックデコーダＢＤ１は、ワード線スイッチ回路ＷＳ１ａのＸ方向の正方向側に配置される。ロウ制御回路ＲＣ１及びカラム制御回路ＣＣ１は、ブロックデコーダＢＤ１のＸ方向の正方向側に配置される。さらに、昇圧回路ＲＰ１_１は、ロウ制御回路ＲＣ１及びカラム制御回路ＣＣ１のＸ方向の正方向側に配置される。
センスアンプＳＡ１_１は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ１_１は、周辺回路ＰＥ１_１と周辺回路ＰＥ２_２との間に配置される。
周辺回路ＰＥ１_２は、低電圧生成回路ＬＶＧ１及び昇圧回路ＲＰ１_２を含む。低電圧生成回路ＬＶＧ１は、ワード線スイッチ回路ＷＳ１ａのＸ方向の正方向側に配置される。昇圧回路ＲＰ１_２は、低電圧生成回路ＬＶＧ１のＸ方向の正方向側に配置される。
プレーンＰＢ１のワード線スイッチ回路ＷＳ１ｂの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ１_３、センスアンプＳＡ１_２、及び周辺回路ＰＥ１_４が配置される。
周辺回路ＰＥ１_３は、例えば、ブロックデコーダＢＤ１、ロウ制御回路ＲＣ１、カラム制御回路ＣＣ１、ドライバＣＧＤ１、低電圧生成回路ＬＶＧ１、及びシーケンサ１５の一部を含む。ブロックデコーダＢＤ１は、ワード線スイッチ回路ＷＳ１ｂのＸ方向の負方向側に配置される。ロウ制御回路ＲＣ１及びカラム制御回路ＣＣ１は、ブロックデコーダＢＤ１のＸ方向の負方向側に配置される。ドライバＣＧＤ１は、ロウ制御回路ＲＣ１及びカラム制御回路ＣＣ１のＸ方向の負方向側に配置される。低電圧生成回路ＬＶＧ１は、ドライバＣＧＤ１のＸ方向の負方向側に配置される。さらに、シーケンサ１５の一部は、低電圧生成回路ＬＶＧ１のＸ方向の負方向側に配置される。
センスアンプＳＡ１_２は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ１_２は、周辺回路ＰＥ１_３と周辺回路ＰＥ１_４との間に配置される。
周辺回路ＰＥ１_４は、ＩＯキャパシタＩＯＰ及びデータパス回路ＤＰＣの一部を含む。ＩＯキャパシタＩＯＰは、ワード線スイッチ回路ＷＳ１ｂのＸ方向の負方向側に配置される。データパス回路ＤＰＣは、ＩＯキャパシタＩＯＰのＸ方向の負方向側に配置される。
次に、プレーンＰＢ２の平面レイアウトを述べる。
プレーンＰＢ２のワード線スイッチ回路ＷＳ２ａの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ２_１、センスアンプＳＡ２_１、及び周辺回路ＰＥ２_２が配置される。
周辺回路ＰＥ２_１は、例えば、ブロックデコーダＢＤ２、ロウ制御回路ＲＣ２、カラム制御回路ＣＣ２、及び昇圧回路ＲＰ２_１を含む。ブロックデコーダＢＤ２は、ワード線スイッチ回路ＷＳ２ａのＸ方向の負方向側に配置される。ロウ制御回路ＲＣ２及びカラム制御回路ＣＣ２は、ブロックデコーダＢＤ２のＸ方向の負方向側に配置される。さらに、昇圧回路ＲＰ２_１は、ロウ制御回路ＲＣ２及びカラム制御回路ＣＣ２のＸ方向の負方向側に配置される。
センスアンプＳＡ２_１は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ２_１は、周辺回路ＰＥ２_１と周辺回路ＰＥ２_２との間に配置される。
周辺回路ＰＥ２_２は、低電圧生成回路ＬＶＧ２及び昇圧回路ＲＰ２_２を含む。低電圧生成回路ＬＶＧ２は、ワード線スイッチ回路ＷＳ２ａのＸ方向の負方向側に配置される。昇圧回路ＲＰ２_２は、低電圧生成回路ＬＶＧ２のＸ方向の負方向側に配置される。
プレーンＰＢ２のワード線スイッチ回路ＷＳ２ｂの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ２_３、センスアンプＳＡ２_２、及び周辺回路ＰＥ２_４が配置される。
周辺回路ＰＥ２_３は、例えば、ブロックデコーダＢＤ２、ロウ制御回路ＲＣ２、カラム制御回路ＣＣ２、ドライバＣＧＤ２、低電圧生成回路ＬＶＧ２、及びシーケンサ１５の一部を含む。ブロックデコーダＢＤ２は、ワード線スイッチ回路ＷＳ２ｂのＸ方向の正方向側に配置される。ロウ制御回路ＲＣ２及びカラム制御回路ＣＣ２は、ブロックデコーダＢＤ２のＸ方向の正方向側に配置される。ドライバＣＧＤ２は、ロウ制御回路ＲＣ２及びカラム制御回路ＣＣ２のＸ方向の正方向側に配置される。低電圧生成回路ＬＶＧ２は、ドライバＣＧＤ２のＸ方向の正方向側に配置される。さらに、シーケンサ１５の一部は、低電圧生成回路ＬＶＧ２のＸ方向の正方向側に配置される。
センスアンプＳＡ２_２は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ２_２は、周辺回路ＰＥ２_３と周辺回路ＰＥ２_４との間に配置される。
周辺回路ＰＥ２_４は、テスト回路ＴＣを含む。テスト回路ＴＣは、ワード線スイッチ回路ＷＳ２ｂのＸ方向の正方向側に配置される。
次に、プレーンＰＢ３の平面レイアウトを述べる。
プレーンＰＢ３のワード線スイッチ回路ＷＳ３ａの右側（または、Ｘ方向の正方向側）には、周辺回路ＰＥ３_１、センスアンプＳＡ３_１、及び周辺回路ＰＥ３_２が配置される。
周辺回路ＰＥ３_１は、例えば、ブロックデコーダＢＤ３、ロウ制御回路ＲＣ３、カラム制御回路ＣＣ３、及び昇圧回路ＲＰ３_１を含む。ブロックデコーダＢＤ３は、ワード線スイッチ回路ＷＳ３ａのＸ方向の正方向側に配置される。ロウ制御回路ＲＣ３及びカラム制御回路ＣＣ３は、ブロックデコーダＢＤ３のＸ方向の正方向側に配置される。さらに、昇圧回路ＲＰ３_１は、ロウ制御回路ＲＣ３及びカラム制御回路ＣＣ３のＸ方向の正方向側に配置される。
センスアンプＳＡ３_１は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ３_１は、周辺回路ＰＥ３_１と周辺回路ＰＥ３_２との間に配置される。
周辺回路ＰＥ３_２は、低電圧生成回路ＬＶＧ３及び昇圧回路ＲＰ３_２を含む。低電圧生成回路ＬＶＧ３は、ワード線スイッチ回路ＷＳ３ａのＸ方向の正方向側に配置される。昇圧回路ＲＰ３_２は、低電圧生成回路ＬＶＧ３のＸ方向の正方向側に配置される。
プレーンＰＢ３のワード線スイッチ回路ＷＳ３ｂの左側（または、Ｘ方向の負方向側）には、周辺回路ＰＥ３_３、センスアンプＳＡ３_２、及び周辺回路ＰＥ３_４が配置される。
周辺回路ＰＥ３_３は、例えば、ブロックデコーダＢＤ３、ロウ制御回路ＲＣ３、カラム制御回路ＣＣ３、ドライバＣＧＤ３、低電圧生成回路ＬＶＧ３、及びシーケンサ１５の一部を含む。ブロックデコーダＢＤ３は、ワード線スイッチ回路ＷＳ３ｂのＸ方向の負方向側に配置される。ロウ制御回路ＲＣ３及びカラム制御回路ＣＣ３は、ブロックデコーダＢＤ３のＸ方向の負方向側に配置される。ドライバＣＧＤ３は、ロウ制御回路ＲＣ３及びカラム制御回路ＣＣ３のＸ方向の負方向側に配置される。低電圧生成回路ＬＶＧ３は、ドライバＣＧＤ３のＸ方向の負方向側に配置される。さらに、シーケンサ１５の一部は、低電圧生成回路ＬＶＧ３のＸ方向の負方向側に配置される。
センスアンプＳＡ３_２は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ３_２は、周辺回路ＰＥ３_３と周辺回路ＰＥ３_４との間に配置される。
周辺回路ＰＥ３_４は、プレーンＰＢ０〜ＰＢ３で共通に使用される低電圧生成回路ＬＶＧＣを含む。低電圧生成回路ＬＶＧＣは、ワード線スイッチ回路ＷＳ３ｂのＸ方向の負方向側に配置される。
なお、図１に示した電圧生成回路１７は、昇圧回路ＲＰ０_１、ＲＰ０_２、ＲＰ１_１、ＲＰ１_２、ＲＰ２_１、ＲＰ２_２、ＲＰ３_１、及びＲＰ３_２を含む。
次に、周辺回路領域１０１の平面レイアウトを述べる。
周辺回路領域１０１は、プレーンＰＢ０及びＰＢ１のＹ方向の負方向の一端に設けられる。周辺回路領域１０１は、昇圧回路ＰＰＯ、入出力回路（ＩＯ回路）ＩＯＲ、データパス回路ＤＰＣ、入出力制御回路（ＩＯ制御回路）ＩＯＴ、及びモニタ回路ＭＯＮを含む。
昇圧回路ＰＰＯは、Ｘ方向の負方向の第１端に配置される。入出力回路ＩＯＲは、昇圧回路ＰＰＯのＸ方向の正方向側に配置される。データパス回路ＤＰＣは、入出力回路ＩＯＲのＸ方向の正方向側に配置される。他の入出力回路ＩＯＲは、データパス回路ＤＰＣのＸ方向の正方向側に配置される。入出力制御回路ＩＯＴは、入出力回路ＩＯＲのＸ方向の正方向側に配置される。さらに、モニタ回路ＭＯＮは、入出力制御回路ＩＯＴのＸ方向の正方向側に配置される。入出力回路ＩＯＲは、図５に示したパッドＰＤを含む。
以下に、図６に示す平面レイアウトの回路ブロックについて説明する。
ワード線スイッチ回路ＷＳ０ａ、ＷＳ０ｂの各々は、プレーンＰＢ０において昇圧回路から供給される電圧をワード線ＷＬに転送する転送トランジスタから構成される。ブロックデコーダＢＤ０は、ロウアドレスに基づいて、プレーンＰＢ０における動作対象ブロックをそれぞれ選択する。図１に示したロウデコーダ１９は、ワード線スイッチ回路とブロックデコーダとを含む。
ロウ制御回路ＲＣ０は、プレーンＰＢ０においてロウアドレスに基づいてワード線を選択する回路である。カラム制御回路ＣＣ０は、プレーンＰＢ０においてカラムアドレスに基づいてビット線を選択する回路である。
昇圧回路ＲＰ０_１は、例えば、電源電圧ＶＥＸＴを昇圧し、プレーンＰＢ０において読み出し動作時に使用される電圧を出力する。昇圧回路ＲＰ０_２は、昇圧回路ＲＰ０_１と同様に、プレーンＰＢ０において読み出し動作時に使用される電圧を生成するが、昇圧回路ＲＰ０_１が生成する電圧と異なる電圧を生成する。なお、昇圧回路ＲＰ０_２は、昇圧回路ＲＰ０_１が生成する電圧と同じ電圧を生成してもよい。昇圧回路ＲＰ０_１、ＲＰ０_２は、例えば、チャージポンプあるいはＤＣ−ＤＣコンバータを含む。
低電圧生成回路ＬＶＧ０は、プレーンＰＢ０において使用される低電圧を生成し、出力する。低電圧生成回路ＬＶＧ０にて生成される低電圧は、電源電圧ＶＥＸＴより低い。
ドライバＣＧＤ０は、プレーンＰＢ０において昇圧回路から出力される電圧をワード線に転送する。ＩＯキャパシタＩＯＰは、入出力回路ＩＯＲにおける電源電圧ＶＥＸＴＱを受ける配線と電圧ＶＳＳの配線との間、または内部電源電圧ＶＤＤの配線と電圧ＶＳＳの配線との間に接続されたキャパシタである。電源電圧ＶＥＸＴＱは、電源電圧ＶＥＸＴ及び内部電源電圧ＶＤＤより低い電圧である。内部電源電圧ＶＤＤは、電源電圧ＶＥＸＴを降圧した電圧である。
センスアンプＳＡ０_１、ＳＡ０_２の各々は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ０_１、ＳＡ０_２は、プレーンＰＢ０における読み出し動作時に、メモリセルトランジスタＭＴに記憶されたデータを検知及び増幅する。ビット線フックアップ領域は、ビット線ＢＬをセンスアンプＳＡ０_１、ＳＡ０_２に接続するための領域である。データラッチ回路は、センスアンプＳＡ０_１、ＳＡ０_２により読み出されたデータを一時的に記憶する。
また、ワード線スイッチ回路ＷＳ１ａ、ＷＳ１ｂの各々は、プレーンＰＢ１において昇圧回路から供給される電圧をワード線ＷＬに転送する転送トランジスタから構成される。ブロックデコーダＢＤ１は、ロウアドレスに基づいて、プレーンＰＢ１における動作対象ブロックをそれぞれ選択する。
ロウ制御回路ＲＣ１は、プレーンＰＢ１においてロウアドレスに基づいてワード線を選択する回路である。カラム制御回路ＣＣ１は、プレーンＰＢ１においてカラムアドレスに基づいてビット線を選択する回路である。
昇圧回路ＲＰ１_１は、例えば、電源電圧ＶＥＸＴを昇圧し、プレーンＰＢ１において読み出し動作時に使用される電圧を出力する。昇圧回路ＲＰ１_２は、昇圧回路ＲＰ１_１と同様に、プレーンＰＢ１において読み出し動作時に使用される電圧を生成するが、昇圧回路ＲＰ１_１が生成する電圧と異なる電圧を生成する。なお、昇圧回路ＲＰ１_２は、昇圧回路ＲＰ１_１が生成する電圧と同じ電圧を生成してもよい。昇圧回路ＲＰ１_１、ＲＰ１_２は、例えば、チャージポンプあるいはＤＣ−ＤＣコンバータを含む。
低電圧生成回路ＬＶＧ１は、プレーンＰＢ１において使用される低電圧を生成し、出力する。低電圧生成回路ＬＶＧ１にて生成される低電圧は、電源電圧ＶＥＸＴより低い。
ドライバＣＧＤ１は、プレーンＰＢ１において昇圧回路から出力される電圧をワード線に転送する。ＩＯキャパシタＩＯＰは、入出力回路ＩＯＲにおける電源電圧ＶＥＸＴＱを受ける配線と電圧ＶＳＳの配線との間、または内部電源電圧ＶＤＤの配線と電圧ＶＳＳの配線との間に接続されたキャパシタである。
センスアンプＳＡ１_１、ＳＡ１_２の各々は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ１_１、ＳＡ１_２は、プレーンＰＢ１における読み出し動作時に、メモリセルトランジスタＭＴに記憶されたデータを検知及び増幅する。ビット線フックアップ領域は、ビット線ＢＬをセンスアンプＳＡ１_１、ＳＡ１_２に接続するための領域である。データラッチ回路は、センスアンプＳＡ１_１、ＳＡ１_２により読み出されたデータを一時的に記憶する。
また、ワード線スイッチ回路ＷＳ２ａ、ＷＳ２ｂの各々は、プレーンＰＢ２において昇圧回路から供給される電圧をワード線ＷＬに転送する転送トランジスタから構成される。ブロックデコーダＢＤ２は、ロウアドレスに基づいて、プレーンＰＢ２における動作対象ブロックをそれぞれ選択する。
ロウ制御回路ＲＣ２は、プレーンＰＢ２においてロウアドレスに基づいてワード線を選択する回路である。カラム制御回路ＣＣ２は、プレーンＰＢ２においてカラムアドレスに基づいてビット線を選択する回路である。
昇圧回路ＲＰ２_１は、例えば、電源電圧ＶＥＸＴを昇圧し、プレーンＰＢ２において読み出し動作時に使用される電圧を出力する。昇圧回路ＲＰ２_２は、昇圧回路ＲＰ２_１と同様に、プレーンＰＢ２において読み出し動作時に使用される電圧を生成するが、昇圧回路ＲＰ２_１が生成する電圧と異なる電圧を生成する。なお、昇圧回路ＲＰ２_２は、昇圧回路ＲＰ２_１が生成する電圧と同じ電圧を生成してもよい。昇圧回路ＲＰ２_１、ＲＰ２_２は、例えば、チャージポンプあるいはＤＣ−ＤＣコンバータを含む。
低電圧生成回路ＬＶＧ２は、プレーンＰＢ２において使用される低電圧を生成し、出力する。低電圧生成回路ＬＶＧ２にて生成される低電圧は、電源電圧ＶＥＸＴより低い。
ドライバＣＧＤ２は、プレーンＰＢ２において昇圧回路から出力される電圧をワード線に転送する。テスト回路ＴＣは、各種テストに使用される回路が配置される。
センスアンプＳＡ２_１、ＳＡ２_２の各々は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ２_１、ＳＡ２_２は、プレーンＰＢ２における読み出し動作時に、メモリセルトランジスタＭＴに記憶されたデータを検知及び増幅する。ビット線フックアップ領域は、ビット線ＢＬをセンスアンプＳＡ２_１、ＳＡ２_２に接続するための領域である。データラッチ回路は、センスアンプＳＡ２_１、ＳＡ２_２により読み出されたデータを一時的に記憶する。
また、ワード線スイッチ回路ＷＳ３ａ、ＷＳ３ｂの各々は、プレーンＰＢ３において昇圧回路から供給される電圧をワード線ＷＬに転送する転送トランジスタから構成される。ブロックデコーダＢＤ３は、ロウアドレスに基づいて、プレーンＰＢ３における動作対象ブロックをそれぞれ選択する。
ロウ制御回路ＲＣ３は、プレーンＰＢ３においてロウアドレスに基づいてワード線を選択する回路である。カラム制御回路ＣＣ３は、プレーンＰＢ３においてカラムアドレスに基づいてビット線を選択する回路である。
昇圧回路ＲＰ３_１は、例えば、電源電圧ＶＥＸＴを昇圧し、プレーンＰＢ３において読み出し動作時に使用される電圧を出力する。昇圧回路ＲＰ３_２は、昇圧回路ＲＰ３_１と同様に、プレーンＰＢ３において読み出し動作時に使用される電圧を生成するが、昇圧回路ＲＰ３_１が生成する電圧と異なる電圧を生成する。なお、昇圧回路ＲＰ３_２は、昇圧回路ＲＰ３_１が生成する電圧と同じ電圧を生成してもよい。昇圧回路ＲＰ３_１、ＲＰ３_２は、例えば、チャージポンプあるいはＤＣ−ＤＣコンバータを含む。
低電圧生成回路ＬＶＧ３は、プレーンＰＢ３において使用される低電圧を生成し、出力する。低電圧生成回路ＬＶＧ３にて生成される低電圧は、電源電圧ＶＥＸＴより低い。
ドライバＣＧＤ３は、プレーンＰＢ３において昇圧回路から出力される電圧をワード線に転送する。低電圧生成回路ＬＶＧＣは、プレーンＰＢ０〜ＰＢ３において共通に使用される低電圧を生成し、出力する。低電圧生成回路ＬＶＧＣにて生成される低電圧は、電源電圧ＶＥＸＴより低い。
センスアンプＳＡ３_１、ＳＡ３_２の各々は、センスアンプ部、ビット線フックアップ領域、及びデータラッチ回路を含む。センスアンプＳＡ３_１、ＳＡ３_２は、プレーンＰＢ３における読み出し動作時に、メモリセルトランジスタＭＴに記憶されたデータを検知及び増幅する。ビット線フックアップ領域は、ビット線ＢＬをセンスアンプＳＡ３_１、ＳＡ３_２に接続するための領域である。データラッチ回路は、センスアンプＳＡ３_１、ＳＡ３_２により読み出されたデータを一時的に記憶する。
周辺回路領域１０１の昇圧回路ＰＰＯは、例えば、電源電圧ＶＥＸＴを昇圧し、プレーンＰＢ０〜ＰＢ３において書き込み動作時に使用される電圧を出力する。周辺回路領域１０１の入出力回路ＩＯＲは、外部装置からのデータ及び制御信号を受信する、また外部装置へデータ及び制御信号を送信する。周辺回路領域１０１の入出力制御回路ＩＯＴは、入出力回路ＩＯＲを制御する。なお、入出力回路ＩＯＲ及び入出力制御回路ＩＯＴは、図１に示した入出力回路１１に相当する。周辺回路領域１０１のモニタ回路ＭＯＮは、例えば、メモリセルの特性等をモニタする回路が配置される。
次に、センスアンプＳＡの回路構成の一例について説明する。図７は、センスアンプＳＡのセンスアンプ部ＳＡａ及びデータラッチ回路ＸＤＬの一例を示す図である。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の第１端」と記し、ソースまたはドレインの他方を「電流経路の第２端」と記す。
センスアンプ部ＳＡａは、例えば、センス部ＳＡａａ及びラッチ回路ＳＤＬを含む。センス部ＳＡａａは、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）Ｔ１〜Ｔ９、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）Ｔ１０、及びキャパシタＣ１を含む。ラッチ回路ＳＤＬは、ｎＭＯＳトランジスタＴ１１〜Ｔ１４、及びｐＭＯＳトランジスタＴ１５、Ｔ１６を含む。
ｎＭＯＳトランジスタＴ１の電流経路の第１端は、ノードＢＬＩを介してビット線ＢＬに接続される。ｎＭＯＳトランジスタＴ１の電流経路の第２端は、ノードＳＣＯＭを介してｎＭＯＳトランジスタＴ５の電流経路の第１端に接続される。ｎＭＯＳトランジスタＴ１のゲートには、信号ＢＬＣが供給される。さらに、ｎＭＯＳトランジスタＴ５のゲートには、信号ＸＸＬが供給される。
ノードＳＣＯＭには、ｎＭＯＳトランジスタＴ２の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ２の電流経路の第２端は、ｎＭＯＳトランジスタＴ４の電流経路の第１端及びｐＭＯＳトランジスタＴ１０の電流経路の第１端に接続される。ｎＭＯＳトランジスタＴ４の電流経路の第２端には、電圧ＳＲＣＧＮＤ（例えば、０Ｖ）が供給される。ｐＭＯＳトランジスタＴ１０の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。さらに、ｎＭＯＳトランジスタＴ２のゲートには、信号ＢＬＸが供給される。
ｎＭＯＳトランジスタＴ４のゲート及びｐＭＯＳトランジスタＴ１０のゲートは、ノードＬＡＴ_Ｓに接続される。ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０はインバータを構成する。このインバータは、ビット線ＢＬを充電する、またはデータバスＤＢＵＳ及びデータラッチ回路ＸＤＬの電圧を放電あるいは充電するドライバとして機能する。なおここでは、ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０のゲートがノードＬＡＴ_Ｓに接続される例を示すが、ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０のゲートがノードＩＮＶ_Ｓに接続される構成とすれば、ノードＬＡＴ_Ｓに保持されたデータを転送可能である。
ノードＳＣＯＭには、ｎＭＯＳトランジスタＴ３の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ３の電流経路の第２端には、電圧ＶＬＳＡが供給される。ｎＭＯＳトランジスタＴ３のゲートには、信号ＮＬＯが供給される。
ｎＭＯＳトランジスタＴ５の電流経路の第２端は、ノードＳＥＮを介してｎＭＯＳトランジスタＴ９のゲートに接続される。ノードＳＥＮには、キャパシタＣ１の第１電極が接続され、キャパシタＣ１の第２電極には、信号ＣＬＫＳＡが供給される。
ノードＳＥＮには、ｎＭＯＳトランジスタＴ７の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ７の電流経路の第２端は、データバスＤＢＵＳが接続される。ｎＭＯＳトランジスタＴ７のゲートには、信号ＤＳＷが供給される。
ノードＳＥＮには、またｎＭＯＳトランジスタＴ６の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ６の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。ｎＭＯＳトランジスタＴ６のゲートには、信号ＢＬＱが供給される。
ｎＭＯＳトランジスタＴ９の電流経路の第１端は、ｎＭＯＳトランジスタＴ８の電流経路の第１端に接続され、ｎＭＯＳトランジスタＴ８の電流経路の第２端はノードＩＮＶ_Ｓに接続される。ｎＭＯＳトランジスタＴ９の電流経路の第２端には、電圧ＣＬＫＳＡが供給される。さらに、ｎＭＯＳトランジスタＴ８のゲートには、ストローブ信号ＳＴＢが供給される。
ノードＩＮＶ_Ｓは、ｎＭＯＳトランジスタＴ１１の電流経路の第１端及びｐＭＯＳトランジスタＴ１５の電流経路の第１端と、ｎＭＯＳトランジスタＴ１２のゲート及びｐＭＯＳトランジスタＴ１６のゲートとに接続される。ｎＭＯＳトランジスタＴ１２の電流経路の第１端及びｐＭＯＳトランジスタＴ１６の電流経路の第１端は、ノードＬＡＴ_Ｓに接続される。ノードＬＡＴ_Ｓは、ｎＭＯＳトランジスタＴ１１のゲート及びｐＭＯＳトランジスタＴ１５のゲートに接続される。
ｐＭＯＳトランジスタＴ１５及びＴ１６の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。ｎＭＯＳトランジスタＴ１１及びＴ１２の電流経路の第２端には、電圧ＶＳＳＳＡ（例えば、０Ｖ）が供給される。ｎＭＯＳトランジスタＴ１１及びｐＭＯＳトランジスタＴ１５と、ｎＭＯＳトランジスタＴ１２及びｐＭＯＳトランジスタＴ１６とはそれぞれインバータを構成する。
ノードＩＮＶ_Ｓには、ｎＭＯＳトランジスタＴ１３の電流経路の第１端が接続され、ｎＭＯＳトランジスタＴ１３の電流経路の第２端は、データバスＤＢＵＳに接続される。ｎＭＯＳトランジスタＴ１３のゲートには、信号ＳＴＩが供給される。
ノードＬＡＴ_Ｓには、ｎＭＯＳトランジスタＴ１４の電流経路の第１端が接続され、ｎＭＯＳトランジスタＴ１４の電流経路の第２端は、データバスＤＢＵＳに接続される。ｎＭＯＳトランジスタＴ１４のゲートには、信号ＳＴＬが供給される。データバスＤＢＵＳには、データラッチ回路ＸＤＬが接続される。以上が、センスアンプＳＡの回路構成の一例である。
上述の図５及び図６に示した半導体記憶装置１０の平面レイアウトは、以下のように表現することもできる。
半導体記憶装置１０は、メモリセルアレイ１６_０（図４）と、第１周辺回路ＰＥ０_１と、第２周辺回路ＰＥ０_２と、センスアンプＳＡ０_１とを備える。メモリセルアレイ１６_０は、半導体基板３０と交差するＺ方向に設けられ、複数のメモリセルを有する。第１周辺回路ＰＥ０_１は、半導体基板３０とメモリセルアレイ１６_０との間に設けられる。第２周辺回路ＰＥ０_２は、半導体基板３０とメモリセルアレイ１６_０との間で、かつ第１周辺回路ＰＥ０_１と離隔し、Ｚ方向と交差するＹ方向に設けられる。センスアンプＳＡ０_１は、半導体基板３０とメモリセルアレイ１６_０との間で、かつ第１周辺回路ＰＥ０_１と第２周辺回路ＰＥ０_２との間に設けられ、第１周辺回路ＰＥ０_１及び第２周辺回路ＰＥ０_２より微細なデザインルールを有する。第２周辺回路ＰＥ０_２のＹ方向の長さは、センスアンプＳＡ０_１のＹ方向の半分の長さより短い。
センスアンプＳＡ０_１は、メモリセルに記憶されたデータを検知する回路を含む。
第１周辺回路ＰＥ０_１及び第２周辺回路ＰＥ０_２は電源回路を含む。
第１周辺回路ＰＥ０_１は第１電圧を出力する第１昇圧回路ＲＰ０_１を含み、第２周辺回路ＰＥ０_２は前記第１電圧と異なる第２電圧を出力する第２昇圧回路ＲＰ０_２を含む。
半導体記憶装置１０は、第１導電層３１（ソース線ＳＬ）をさらに備える。第１導電層３１は、第１周辺回路ＰＥ０_１及び第２周辺回路ＰＥ０_２と、メモリセルアレイ１６_０との間に、半導体基板３０面に沿った平板状に設けられ、メモリセルと電気的に接続される。第２周辺回路ＰＥ０_２は、第１導電層３１の端部近傍のＺ方向に配置されている。
半導体記憶装置１０は、第１導電層３５（ビット線ＢＬ）をさらに備える。第１導電層３５は、メモリセルアレイ１６_０の半導体基板３０と反対側のＺ方向に設けられ、Ｙ方向に延伸し、メモリセルと電気的に接続される。第２周辺回路ＰＥ０_２は、第１導電層３５の端部近傍のＺ方向に配置されている。
半導体記憶装置１０は、Ｚ方向から見て、半導体基板３０のＹ方向の一端に、メモリセルアレイ１６_０と重ならないように設けられ、メモリセルとの間でデータを入出力する入出力回路ＩＯＲと、半導体基板３０とメモリセルアレイ１６_０との間に設けられ、センスアンプＳＡ０_１、第１周辺回路ＰＥ０_１、及び第２周辺回路ＰＥ０_２を制御するシーケンサ１５とをさらに備える。シーケンサ１５は、Ｚ方向から見て、入出力回路ＩＯＲから離れ、メモリセルアレイ１６_０と重なっている。
半導体記憶装置１０は、半導体基板３０とメモリセルアレイ１６_０との間に設けられ、入出力回路ＩＯＲに電気的に接続されたＩＯキャパシタＩＯＰをさらに備える。ＩＯキャパシタＩＯＰは、Ｚ方向から見て、メモリセルアレイ１６_０と重なっている。
半導体記憶装置１０は、Ｚ方向から見て、半導体基板３０のＹ方向の一端に、メモリセルアレイ１６_０と重ならず、Ｚ方向及びＹ方向と交差するＸ方向に延伸する第３周辺回路領域１０１をさらに備える。第３周辺回路領域１０１のＸ方向の中央にメモリセルとの間でデータを入出力する入出力回路ＩＯＲを有し、第３周辺回路領域１０１のＸ方向の中央より外側に電源回路（例えば、昇圧回路ＰＰＯ）を有する。
半導体記憶装置１０は、半導体基板３０のＺ方向に積層された複数の導電層３３と、導電層３３をＺ方向に貫き、半導体層４３を有するメモリピラーＭＰとをさらに備える。導電層３３とメモリピラーＭＰとが交差する部分がメモリセルとして機能する。
半導体記憶装置１０は、半導体基板３０のＺ方向に積層された複数の第１導電層（ワード線ＷＬ）と、半導体基板３０のＺ方向に積層され、Ｚ方向及びＹ方向と交差するＸ方向に、第１導電層と離れて設けられた複数の第２導電層（ワード線ＷＬ）と、第１導電層をＺ方向に貫き、半導体層４３を有する第１メモリピラーＭＰと、第２導電層をＺ方向に貫き、半導体層４３を有する第２メモリピラーＭＰと、第１導電層と第２導電層との間に設けられ、第１導電層及び第２導電層を第１周辺回路ＰＥ０_１に電気的に接続するワード線スイッチ回路ＷＳ１ａとをさらに備える。第１導電層と第１メモリピラーＭＰとが交差する部分、及び第２導電層と第２メモリピラーＭＰとが交差する部分がそれぞれメモリセルとして機能する。
また、半導体記憶装置１０は、第１プレーンＰＢ０と第２プレーンＰＢ１を備える。第１プレーンＰＢ０は、半導体基板３０と交差するＺ方向に設けられ、複数の第１メモリセルを含む第１メモリセルアレイ１６_０と、半導体基板３０と第１メモリセルアレイ１６_０との間に設けられ、第１メモリセルに印加する第１電圧を出力する第１電源回路（例えば、昇圧回路ＲＰ０_２）と、半導体基板３０と第１メモリセルアレイ１６_０との間に設けられ、第１電源回路より微細なデザインルールを有する第１センスアンプＳＡ０_１とを有する。第２プレーンＰＢ１は、半導体基板３０のＺ方向に設けられ、複数の第２メモリセルを含む第２メモリセルアレイ１６_１と、半導体基板３０と第２メモリセルアレイ１６_１との間に設けられ、第２メモリセルに印加する第２電圧を出力する第２電源回路（例えば、昇圧回路ＲＰ１_２）と、半導体基板３０と第２メモリセルアレイ１６_１との間に設けられ、第２電源回路より微細なデザインルールを有する第２センスアンプＳＡ１_１とを有する。Ｚ方向から見て、第１電源回路及び第１センスアンプＳＡ０_１は、第１メモリセルアレイ１６_０と重なり、第２電源回路及び第２センスアンプＳＡ１_１は、第２メモリセルアレイ１６_１と重なっている。
第１センスアンプＳＡ０_１及び第２センスアンプＳＡ１_１は、第１メモリセル及び第２メモリセルに記憶されたデータをそれぞれ検知する。
第１電源回路と第１センスアンプＳＡ０_１はＺ方向と交差するＹ方向に配列され、第２電源回路と第２センスアンプＳＡ１_１はＹ方向に配列され、第１電源回路（昇圧回路ＲＰ０_２）のＹ方向の長さは、第１センスアンプＳＡ０_１のＹ方向の半分の長さより短く、第２電源回路（例えば、昇圧回路ＲＰ１_２）のＹ方向の長さは、第２センスアンプＳＡ１_１のＹ方向の半分の長さより短い。
半導体記憶装置１０は、半導体基板３０と第１メモリセルアレイ１６_０との間に設けられ、第１電圧と異なる第３電圧を出力する第３電源回路（例えば、昇圧回路ＲＰ０_１）と、半導体基板３０と第２メモリセルアレイ１６_１との間に設けられ、第２電圧と異なる第４電圧を出力する第４電源回路（例えば、昇圧回路ＲＰ１_１）とをさらに備える。Ｚ方向から見て、第３電源回路は第１メモリセルアレイ１６_０と重なり、第４電源回路は第２メモリセルアレイ１６_１と重なっている。
半導体記憶装置１０は、第１導電層３１（ソース線ＳＬ）と第２導電層３１（ソース線ＳＬ）をさらに備える。第１導電層３１は、第１電源回路及び第１センスアンプＳＡ０_１と第１メモリセルアレイ１６_０との間に、半導体基板面に沿った平板状に設けられ、第１メモリセルと電気的に接続される。第２導電層３１は、第２電源回路及び第２センスアンプＳＡ１_１と第２メモリセルアレイ１６_１との間に、半導体基板面に沿った平板状に設けられ、第２メモリセルと電気的に接続される。第１導電層３１は第２導電層３１と離隔し、第１電源回路は、第１導電層３１の端部近傍のＺ方向に配置され、第２電源回路は、第２導電層３１の端部近傍のＺ方向に配置されている。
半導体記憶装置１０は、第１導電層３５（ビット線ＢＬ）と第２導電層３５（ビット線ＢＬ）をさらに備える。第１導電層３５は、第１メモリセルアレイ１６_０の半導体基板３０と反対側のＺ方向に設けられ、Ｚ方向と交差するＹ方向に延伸し、第１メモリセルと電気的に接続される。第２導電層３５は、第２メモリセルアレイ１６_１の半導体基板３０と反対側のＺ方向に設けられ、Ｙ方向に延伸し、第２メモリセルと電気的に接続される。第１導電層３５は第２導電層３５と離隔し、第１電源回路は、第１導電層３５のＹ方向の一端近傍のＺ方向に配置され、第２電源回路は、第２導電層３５のＹ方向の一端近傍のＺ方向に配置されている。
半導体記憶装置１０は、シーケンサ１５をさらに備える。シーケンサ１５は、半導体基板３０と、第１メモリセルアレイ１６_０及び第２メモリセルアレイ１６_１との間に設けられ、第１センスアンプＳＡ０_１、第２センスアンプＳＡ１_１、第１電源回路、及び第２電源回路を制御する。シーケンサ１５は、Ｚ方向から見て、第１メモリセルアレイ１６_０と第２メモリセルアレイ１６_１とに跨って配置されている。
半導体記憶装置１０は、第１メモリセル及び第２メモリセルとの間でデータを入出力する入出力回路ＩＯＲと、第１プレーンＰＢ０及び第２プレーンＰＢ２に対する動作で使用する共通回路（例えば、低電圧生成回路ＬＶＧＣ、テスト回路ＴＣ）とをさらに備える。第１プレーンＰＢ０と第２プレーンＰＢ２は、Ｚ方向と交差するＹ方向に配列され、Ｙ方向に配列された第１プレーンＰＢ０及び第２プレーンＰＢ２の一端に入出力回路ＩＯＲが配置され、Ｙ方向に配列された第１プレーン及び第２プレーンの他端に共通回路が配置される。
第１プレーンにおける第１メモリセルに対する第１読み出し動作は、第２プレーンにおける第２メモリセルに対する第２読み出し動作に対して非同期で実行される。
１．２．３ 半導体記憶装置の断面構造
以下に、実施形態の半導体記憶装置１０の断面構造について説明する。図８は、実施形態の半導体記憶装置１０の断面図であり、図６における半導体記憶装置１０のＡ−Ａ線に沿った断面を示す。なお、図８ではワード線としての導電層を４層だけ示し、また導電層間の層間絶縁層を省略している。
半導体基板３０には、周辺回路領域１０１、プレーンＰＢ０、及びプレーンＰＢ２がＹ方向の正方向（または、一端から他端）に順に設けられる。プレーンＰＢ０は、Ｙ方向の正方向に配列された周辺回路ＰＥ０_２、センスアンプＳＡ０_１、及び周辺回路ＰＥ０_１を有する。プレーンＰＢ２は、Ｙ方向の正方向に配列された周辺回路ＰＥ２_１、センスアンプＳＡ２_１、及び周辺回路ＰＥ２_２を有する。
また、半導体基板３０の上方（即ち、Ｚ方向）には、周辺回路層１００が設けられ、周辺回路層１００の上方にはメモリセルアレイ層２００が設けられる。
以下に、プレーンＰＢ０及びＰＢ２の断面構造を述べる。
プレーンＰＢ０及びＰＢ２の半導体基板３０上には、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを含むｃＭＯＳ回路５０が配置される。
ｃＭＯＳ回路５０のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの上方には、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに接続されたビアと配線層が繰り返し配置される。すなわち、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのソース領域、ドレイン領域、及びゲート電極上に、それぞれビア５１、配線層５２、ビア５３、配線層５４、ビア５５、及び配線層５６が順に設けられる。半導体基板３０上、ビア５１、５３、５５及び配線層５２、５４、５６間には、絶縁層（不図示）が埋め込まれている。
プレーンＰＢ０の周辺回路層１００上方には、メモリセルアレイ１６_０が設けられる。メモリセルアレイ１６_０は、導電層３１、導電層３２、複数の導電層３３、導電層３４、導電層３５、及びコンタクトプラグＣＰ２、ＣＰ３を含む。
具体的には、周辺回路層１００の上方に導電層３１が設けられる。導電層３１は、ＸＹ面に平行な平板状に形成され、ソース線ＳＬとして機能する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
導電層３１の上方には、下層から（即ち、Ｚ方向の正方向に）、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が順に設けられる。これら導電層のＺ方向に隣り合う導電層は、層間絶縁層（不図示）を介して積層される。導電層３２〜３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ３として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２〜３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
センスアンプＳＡ０_１には、コンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２は、導電層３４の上方から、導電層３４、３３、３２、３１をＺ方向に延伸（または、貫通）して配線層５６の上面に達する。コンタクトプラグＣＰ２上には、コンタクトプラグＣＰ３が設けられる。コンタクトプラグＣＰ３上には導電層３５が設けられる。導電層３５は、ビット線ＢＬとして機能する。これにより、導電層３５は、コンタクトプラグＣＰ３及びＣＰ２を介して、配線層５６を含むセンスアンプＳＡ０_１に電気的に接続される。
また、プレーンＰＢ２の周辺回路層１００上方には、メモリセルアレイ１６_２が設けられる。メモリセルアレイ１６_２は、導電層３１、導電層３２、複数の導電層３３、導電層３４、導電層３５、及びコンタクトプラグＣＰ２、ＣＰ３を含む。具体的な構成は、前述したメモリセルアレイ１６_０と同様である。
以下に、周辺回路領域１０１の断面構造を述べる。
周辺回路領域１０１の半導体基板３０上には、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを含むｃＭＯＳ回路５０が配置される。ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのソース領域、ドレイン領域、及びゲート電極上には、それぞれビア５１、配線層５２、ビア５３、配線層５４、ビア５５、及び配線層５６が順に設けられる。半導体基板３０上、ビア５１、５３、５５及び配線層５２、５４、５６間には、絶縁層（不図示）が埋め込まれている。
周辺回路領域１０１の周辺回路層１００上方には、メモリセルアレイが設けられていない。配線層５６上には、コンタクトプラグＣＰ４が設けられる。コンタクトプラグＣＰ４上には、ビア５７、配線層５８、ビア５９、配線層６０、ビア６１、及び配線層６２が順に設けられる。これにより、配線層６２は、ビア６１、配線層６０、ビア５９、配線層５８、ビア５７、及びコンタクトプラグＣＰ４を介して、配線層５６を含む周辺回路領域１０１の周辺回路に電気的に接続される。
また、プレーンＰＢ０の導電層３１（ソース線ＳＬ）とプレーンＰＢ２の導電層３１（ソース線ＳＬ）は、離れて配置されており、電気的に絶縁されている。プレーンＰＢ０の導電層３１とプレーンＰＢ２の導電層３１間の境界が、プレーンＰＢ０とプレーンＰＢ２との境界部分である。プレーンＰＢ０の導電層３１の端部が、プレーンＰＢ０の端部あるいはメモリセルアレイ１６_０の端部に相当する。プレーンＰＢ２の導電層３１の端部が、プレーンＰＢ２の端部あるいはメモリセルアレイ１６_２の端部に相当する。その他のプレーンにおいても、導電層３１の端部がプレーンの端部あるいはメモリセルアレイの端部に相当する。
また、プレーンＰＢ０の導電層３５（ビット線ＢＬ）とプレーンＰＢ２の導電層３５（ビット線ＢＬ）は、離れて配置されており、電気的に絶縁されている。プレーンＰＢ０の導電層３５とプレーンＰＢ２の導電層３５間の境界が、プレーンＰＢ０とプレーンＰＢ２との境界部分である。プレーンＰＢ０の導電層３５の端部が、プレーンＰＢ０の端部あるいはメモリセルアレイ１６_０の端部に相当する。プレーンＰＢ２の導電層３５の端部が、プレーンＰＢ２の端部あるいはメモリセルアレイ１６_２の端部に相当する。その他のプレーンにおいても、導電層３５の端部がプレーンの端部あるいはメモリセルアレイの端部に相当する。
１．３ 実施形態の効果
本実施形態によれば、チップサイズを縮小することができる半導体記憶装置を提供できる。
以下に、本実施形態の効果について詳述する。
半導体記憶装置１０は半導体基板３０上に設けられた複数のプレーンＰＢ０〜ＰＢ３を備え、各プレーンは以下の構成を有する。半導体基板３０の上方にメモリセルアレイ１６_０（または、１６_１、１６_２、１６_３）が設けられ、半導体基板３０とメモリセルアレイとの間で、かつプレーンのＹ方向の一端に第１周辺回路ＰＥ０_１（または、ＰＥ１_１、ＰＥ２_１、ＰＥ３_１）が設けられ、プレーンのＹ方向の他端に第２周辺回路ＰＥ０_２（または、ＰＥ１_２、ＰＥ２_２、ＰＥ３_２）が設けられる。半導体基板３０とメモリセルアレイとの間で、かつ第１周辺回路と第２周辺回路との間にセンスアンプＳＡ０_１（または、ＳＡ１_１、ＳＡ２_１、ＳＡ３_１）が設けられる。第２周辺回路のＹ方向の長さは、センスアンプのＹ方向の半分の長さより短い。このような構成により、隣接するプレーン間にプレーン共通回路を配置する領域を確保できると共に、半導体基板３０の上方にメモリセルアレイが設けられていない周辺回路領域１０１に接するように、第２周辺回路を設けることが可能となる。これによって、複数のプレーンが設けられる半導体基板３０の領域を縮小できる。すなわち、半導体記憶装置１０のチップサイズを縮小することができる。
また、各プレーンにおいて、ワード線ＷＬをＸ方向の中央において左側（または一端側）と右側（または他端側）に分離し、分離されたワード線間にワード線スイッチ回路ＷＳ０ａ、ＷＳ０ｂを配置する。ワード線スイッチ回路ＷＳ０ａは、左側のワード線に接続され、ワード線スイッチ回路ＷＳ０ｂは右側のワード線に接続される。言い換えると、左側のワード線と右側のワード線は、別々に引き出されてワード線スイッチ回路ＷＳ０ａ、ＷＳ０ｂにそれぞれ接続される。このように、左側のワード線と右側のワード線をワード線スイッチ回路ＷＳ０ａ、ＷＳ０ｂにそれぞれ引き出すことにより、プレーン内のワード線スイッチ回路からワード線端部までの距離を１／２に短くすることができる。これにより、ワード線の抵抗や寄生容量を低減することができ、書き込み動作、読み出し動作及び消去動作を高速化することができる。
また、例えば、センスアンプＳＡ０_１をプレーンＰＢ０の端から離隔して配置することにより、すなわち、センスアンプＳＡ０_１を、第１周辺回路ＰＥ０_１と第２周辺回路ＰＥ０_２との間に配置することにより、センスアンプＳＡ０_１とビット線ＢＬとを接続するビット線フックアップ領域から、メモリセルトランジスタＭＴを含むメモリピラーＭＰまでの距離を短くできるため、書き込み動作及び読み出し動作を高速化することができる。 また、半導体記憶装置１０は４つのプレーンを有し、４つのプレーンの各々が独立して動作する。例えば、各プレーンが非同期に読み出し動作を行うことが可能である。このため、各プレーンでは、自身のプレーンにおいて読み出し動作に用いる電源回路が、自身のプレーン内に配置されている。すなわち、自身のプレーンにおいて使用される電源回路は、他のプレーン内に配置せず、自身のプレーン内の半導体基板３０とメモリセルアレイ１６との間に配置される。これにより、読み出し動作時に電源回路から出るノイズが他のプレーンにおける読み出し動作に影響を与えるのを低減することができる。
さらに、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体記憶装置、１１…入出力回路、１２…ロジック制御回路、１３…レディ／ビジー回路、１４…レジスタ群、１４Ａ…ステータスレジスタ、１４Ｂ…アドレスレジスタ、１４Ｃ…コマンドレジスタ、１５…シーケンサ、１６…メモリセルアレイ、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダ、２０…カラムデコーダ、２１…センスアンプ、３０…半導体基板、３１〜３５…導電層、４０…ブロック絶縁層、４１…電荷蓄積層、４２…トンネル絶縁層、４３…半導体層、５０…ｃＭＯＳ回路、５１…ビア、５２…配線層、５３…ビア、５４…配線層、５５…ビア、５６…配線層、５７…ビア、５８…配線層、５９…ビア、６０…配線層、６１…ビア、６２…配線層、１００…周辺回路層、１０１…周辺回路領域、１０１Ａ…周辺回路、２００…メモリセルアレイ層、ＢＤ０…ブロックデコーダ、ＢＤ１…ブロックデコーダ、ＢＤ２…ブロックデコーダ、ＢＤ３…ブロックデコーダ、ＢＬ０〜ＢＬｉ…ビット線、ＢＬＫ０〜ＢＬＫｍ…ブロック、Ｃ１…キャパシタ、ＣＣ０…カラム制御回路、ＣＣ１…カラム制御回路、ＣＣ２…カラム制御回路、ＣＣ３…カラム制御回路、ＣＧＤ０…ドライバ、ＣＧＤ１…ドライバ、ＣＧＤ２…ドライバ、ＣＧＤ３…ドライバ、ＣＰ１…コンタクトプラグ、ＣＰ２…コンタクトプラグ、ＣＰ３…コンタクトプラグ、ＣＰ４…コンタクトプラグ、ＬＶＧ０…低電圧生成回路、ＬＶＧ１…低電圧生成回路、ＬＶＧ２…低電圧生成回路、ＬＶＧ３…低電圧生成回路、ＭＴ０〜ＭＴ７…メモリセルトランジスタ、ＰＢ０〜ＰＢ３…プレーン、ＰＥ０…周辺回路、ＰＥ１…周辺回路、ＰＥ２…周辺回路、ＰＥ３…周辺回路、ＲＣ０…ロウ制御回路、ＲＣ１…ロウ制御回路、ＲＣ２…ロウ制御回路、ＲＣ３…ロウ制御回路、ＲＰ０…昇圧回路、ＲＰ１…昇圧回路、ＲＰ２…昇圧回路、ＲＰ３…昇圧回路、ＳＡ０…センスアンプ、ＳＡ１…センスアンプ、ＳＡ２…センスアンプ、ＳＡ３…センスアンプ、ＳＧＤ０〜ＳＧＤ３…セレクトゲート線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＵ０〜ＳＵ３…ストリングユニット、Ｔ１〜Ｔ９…ｎＭＯＳトランジスタ、Ｔ１０…ｐＭＯＳトランジスタ、Ｔ１１〜Ｔ１４…ｎＭＯＳトランジスタ、Ｔ１５…ｐＭＯＳトランジスタ、Ｔ１６…ｐＭＯＳトランジスタ、ＷＬ０〜ＷＬ７…ワード線、ＷＳ０ａ…ワード線スイッチ回路、ＷＳ０ｂ…ワード線スイッチ回路、ＷＳ１ａ…ワード線スイッチ回路、ＷＳ１ｂ…ワード線スイッチ回路、ＷＳ２ａ…ワード線スイッチ回路、ＷＳ２ｂ…ワード線スイッチ回路、ＷＳ３ａ…ワード線スイッチ回路、ＷＳ３ｂ…ワード線スイッチ回路。

Claims (22)

  1. 基板と交差する第１方向に設けられ、複数のメモリセルを有するメモリセルアレイと、
    前記基板と前記メモリセルアレイとの間に設けられた第１周辺回路と、
    前記基板と前記メモリセルアレイとの間で、かつ前記第１周辺回路と離隔し前記第１方向と交差する第２方向に設けられた第２周辺回路と、
    前記基板と前記メモリセルアレイとの間で、かつ前記第１周辺回路と前記第２周辺回路との間に設けられたセンスアンプと、
    を具備し、
    前記第２周辺回路の前記第２方向の長さは、前記センスアンプの前記第２方向の半分の長さより短い半導体記憶装置。
  2. 前記センスアンプは、前記メモリセルに記憶されたデータを検知する回路を含む請求項１に記載の半導体記憶装置。
  3. 前記第１周辺回路及び前記第２周辺回路は電源回路を含む請求項１に記載の半導体記憶装置。
  4. 前記第１周辺回路は第１電圧を出力する第１昇圧回路を含み、前記第２周辺回路は前記第１電圧と異なる第２電圧を出力する第２昇圧回路を含む請求項１に記載の半導体記憶装置。
  5. 前記第１周辺回路及び前記第２周辺回路と、前記メモリセルアレイとの間に、前記基板面に沿った平板状に設けられ、前記メモリセルと電気的に接続された第１導電層をさらに具備し、
    前記第２周辺回路は、前記第１導電層の端部近傍の前記第１方向に配置されている請求項１に記載の半導体記憶装置。
  6. 前記メモリセルアレイの前記基板と反対側の前記第１方向に設けられ、前記第２方向に延伸し、前記メモリセルと電気的に接続された第１導電層をさらに具備し、
    前記第２周辺回路は、前記第１導電層の端部近傍の前記第１方向に配置されている請求項１に記載の半導体記憶装置。
  7. 前記第１方向から見て、前記基板の前記第２方向の一端に、前記メモリセルアレイと重ならないように設けられ、前記メモリセルとの間でデータを入出力する入出力回路と、
    前記基板と前記メモリセルアレイとの間に設けられ、前記センスアンプ、第１周辺回路、及び第２周辺回路を制御するシーケンサと、
    をさらに具備し、
    前記シーケンサは、前記第１方向から見て、前記入出力回路から離れ、前記メモリセルアレイと重なっている請求項１に記載の半導体記憶装置。
  8. 前記基板と前記メモリセルアレイとの間に設けられ、前記入出力回路中の電源の配線に電気的に接続されたキャパシタをさらに具備し、
    前記キャパシタは、前記第１方向から見て、前記メモリセルアレイと重なっている請求項７に記載の半導体記憶装置。
  9. 前記第１方向から見て、前記基板の前記第２方向の一端に、前記メモリセルアレイと重ならず、前記第１方向及び前記第２方向と交差する第３方向に延伸する第３周辺回路をさらに具備し、
    前記第３周辺回路の前記第３方向の中央に前記メモリセルとの間でデータを入出力する入出力回路を有し、
    前記第３周辺回路の前記第３方向の中央より外側に電源回路を有する請求項１に記載の半導体記憶装置。
  10. 前記基板の前記第１方向に積層された複数の導電層と、
    前記導電層を前記第１方向に貫き、半導体層を有するピラーと、
    をさらに具備し、
    前記導電層と前記ピラーとが交差する部分が前記メモリセルとして機能する請求項１に記載の半導体記憶装置。
  11. 前記基板の前記第１方向に積層された複数の第１導電層と、
    前記基板の前記第１方向に積層され、前記第１方向及び前記第２方向と交差する第３方向に、前記第１導電層と離れて設けられた複数の第２導電層と、
    前記第１導電層を前記第１方向に貫き、半導体層を有する第１ピラーと、
    前記第２導電層を前記第１方向に貫き、半導体層を有する第２ピラーと、
    前記第１導電層と前記第２導電層との間に設けられ、前記第１導電層及び前記第２導電層を前記第１周辺回路に電気的に接続するスイッチ回路と、
    をさらに具備し、
    前記第１導電層と前記第１ピラーとが交差する部分、及び前記第２導電層と前記第２ピラーとが交差する部分が前記メモリセルとして機能する請求項１に記載の半導体記憶装置。
  12. 基板と交差する第１方向に設けられ、複数の第１メモリセルを含む第１メモリセルアレイと、
    前記基板と前記第１メモリセルアレイとの間に設けられ、前記第１メモリセルに印加する第１電圧を出力する第１電源回路と、
    前記基板と前記第１メモリセルアレイとの間に設けられ、前記第１電源回路より微細なデザインルールを有する第１センスアンプと、
    を有する第１プレーンと、
    前記基板の前記第１方向に設けられ、複数の第２メモリセルを含む第２メモリセルアレイと、
    前記基板と前記第２メモリセルアレイとの間に設けられ、前記第２メモリセルに印加する第２電圧を出力する第２電源回路と、
    前記基板と前記第２メモリセルアレイとの間に設けられ、前記第２電源回路より微細なデザインルールを有する第２センスアンプと、
    を有する第２プレーンと、
    を具備し、
    前記第１方向から見て、前記第１電源回路及び前記第１センスアンプは、前記第１メモリセルアレイと重なり、前記第２電源回路及び前記第２センスアンプは、前記第２メモリセルアレイと重なっている半導体記憶装置。
  13. 前記第１センスアンプ及び前記第２センスアンプは、前記第１メモリセル及び前記第２メモリセルに記憶されたデータをそれぞれ検知する請求項１２に記載の半導体記憶装置。
  14. 前記第１電源回路と前記第１センスアンプは前記第１方向と交差する第２方向に配列され、
    前記第２電源回路と前記第２センスアンプは前記第２方向に配列され、
    前記第１電源回路の前記第２方向の長さは、前記第１センスアンプの前記第２方向の半分の長さより短く、
    前記第２電源回路の前記第２方向の長さは、前記第２センスアンプの前記第２方向の半分の長さより短い請求項１２に記載の半導体記憶装置。
  15. 前記基板と前記第１メモリセルアレイとの間に設けられ、前記第１電圧と異なる第３電圧を出力する第３電源回路と、
    前記基板と前記第２メモリセルアレイとの間に設けられ、前記第２電圧と異なる第４電圧を出力する第４電源回路と、
    をさらに具備し、
    前記第１方向から見て、前記第３電源回路は前記第１メモリセルアレイと重なり、前記第４電源回路は前記第２メモリセルアレイと重なっている請求項１２に記載の半導体記憶装置。
  16. 前記第１電源回路及び前記第１センスアンプと、前記第１メモリセルアレイとの間に、前記基板面に沿った平板状に設けられ、前記第１メモリセルと電気的に接続された第１導電層と、
    前記第２電源回路及び前記第２センスアンプと、前記第２メモリセルアレイとの間に、前記基板面に沿った平板状に設けられ、前記第２メモリセルと電気的に接続された第２導電層と、
    をさらに具備し、
    前記第１導電層は前記第２導電層と離隔し
    前記第１電源回路は、前記第１導電層の端部近傍の前記第１方向に配置され、
    前記第２電源回路は、前記第２導電層の端部近傍の前記第１方向に配置されている請求項１２に記載の半導体記憶装置。
  17. 前記第１メモリセルアレイの前記基板と反対側の前記第１方向に設けられ、前記第１方向と交差する第２方向に延伸し、前記第１メモリセルと電気的に接続された第１導電層と、
    前記第２メモリセルアレイの前記基板と反対側の前記第１方向に設けられ、前記第２方向に延伸し、前記第２メモリセルと電気的に接続された第２導電層と、
    をさらに具備し、
    前記第１導電層は前記第２導電層と離隔し、
    前記第１電源回路は、前記第１導電層の前記第２方向の一端近傍の前記第１方向に配置され、
    前記第２電源回路は、前記第２導電層の前記第２方向の一端近傍の前記第１方向に配置されている請求項１２に記載の半導体記憶装置。
  18. 前記基板と、前記第１メモリセルアレイ及び前記第２メモリセルアレイとの間に設けられ、前記第１センスアンプ、前記第２センスアンプ、前記第１電源回路、及び前記第２電源回路を制御するシーケンサをさらに具備し、
    前記シーケンサは、前記第１方向から見て、前記第１メモリセルアレイと前記第２メモリセルアレイとに跨って配置されている請求項１２に記載の半導体記憶装置。
  19. 前記第１メモリセル及び前記第２メモリセルとの間でデータを入出力する入出力回路と、
    前記第１プレーン及び前記第２プレーンに対する動作で使用する共通回路と、
    をさらに具備し、
    前記第１プレーンと前記第２プレーンは、前記第１方向と交差する第２方向に配列され、
    前記第２方向に配列された前記第１プレーン及び前記第２プレーンの一端に前記入出力回路が配置され、
    前記第１プレーン及び前記第２プレーンの他端に前記共通回路が配置される請求項１２に記載の半導体記憶装置。
  20. 前記第１プレーンにおける前記第１メモリセルに対する第１読み出し動作は、前記第２プレーンにおける前記第２メモリセルに対する第２読み出し動作に対して非同期で実行される請求項１２に記載の半導体記憶装置。
  21. 前記センスアンプは、前記第１周辺回路及び前記第２周辺回路より微細なデザインルールを有する請求項１に記載の半導体記憶装置。
  22. 前記第１方向から見て、前記基板の前記第２方向の一端に、前記メモリセルアレイと重ならず、前記第１方向及び前記第２方向と交差する第３方向に延伸する第３周辺回路をさらに具備し、
    前記第３周辺回路は、前記第２周辺回路と接するように配置されている請求項１に記載の半導体記憶装置。
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