TWI758808B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種能夠縮小晶片尺寸之半導體記憶裝置。 實施方式之半導體記憶裝置10具備記憶胞陣列、周邊電路PE0_1、周邊電路PE0_2、感測放大器SA0_1。記憶胞陣列設置於與半導體基板30交叉之Z方向，具有複數個記憶胞。周邊電路PE0_1設置於半導體基板30與記憶胞陣列之間。周邊電路PE0_2設置於半導體基板30與記憶胞陣列之間，且與周邊電路PE0_1隔離，並設置於Y方向。感測放大器SA0_1設置於半導體基板30與記憶胞陣列之間、且係周邊電路PE0_1與周邊電路PE0_2之間。周邊電路PE0_2之Y方向之長度，比感測放大器SA0_1之Y方向之長度之一半短。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有三維排列記憶胞之半導體記憶裝置。
實施方式提供一種能夠縮小晶片尺寸之半導體記憶裝置。
實施方式之半導體記憶裝置具備：記憶胞陣列，其設置於與基板交叉之第1方向，具有複數個記憶胞；第1周邊電路，其設置於上述基板與上述記憶胞陣列之間；第2周邊電路，其設置於上述基板與上述記憶胞陣列之間，且與上述第1周邊電路隔離地設置於與上述第1方向交叉之第2方向；及感測放大器，其設置於上述基板與上述記憶胞陣列之間、且上述第1周邊電路與上述第2周邊電路之間。上述第2周邊電路之上述第2方向之長度比上述感測放大器之上述第2方向之長度之一半短。
以下，參照附圖對實施方式進行說明。以下說明中，對具有同一功能及構成之構成要素標註共同之參照符號。又，以下所示之各實施方式例示用於將該實施方式之技術思想具體化之裝置及方法，但構成零件之材質、形狀、構造及配置等並不限於下述說明。
各功能區塊可以作為硬體、電腦軟體之任一種或兩種之組合實現。各功能區塊並非必須如下例般進行區分。例如，亦可利用與例示之功能區塊不同之功能區塊來執行一部分功能。進而，亦可將例示之功能區塊分割成更細之子功能區塊。此處，作為半導體記憶裝置，列舉記憶胞電晶體積層於半導體基板之上方之三維積層型NAND(Not AND，反及)型快閃記憶體為例進行說明。本說明書中，亦存在將記憶胞電晶體稱為記憶胞之情況。
1.實施方式 實施方式之半導體記憶裝置例如係能夠非揮發性地記憶資料之NAND型快閃記憶體。
1.1半導體記憶裝置之構成 以下，對實施方式之半導體記憶裝置之電路構成進行說明。圖1係表示實施方式之半導體記憶裝置之電路構成之方塊圖。
半導體記憶裝置10例如包含記憶體面(plane)PB0、PB1、PB2及PB3、輸入輸出電路11、邏輯控制電路12、待命/忙碌電路13、暫存器群14、定序器(或控制電路)15。暫存器群14包含狀態暫存器14A、位址暫存器14B、及指令暫存器14C。
記憶體面PB0～PB3各者具備記憶胞陣列16、電壓產生電路17、驅動器18、列解碼器19、行解碼器20、及感測放大器21。記憶體面PB0～PB3各者係能夠從另一記憶體面獨立執行讀出動作之構成單位。再者，記憶體面PB0～PB3各者亦可為能夠從另一記憶體面獨立執行寫入動作及抹除動作之構成單位。以下，於記為記憶體面PB之情形時，表示記憶體面PB0～PB3之每一個。
記憶胞陣列16具備1個或複數個區塊BLK0、BLK1、BLK2、…、BLKm(m為0以上之整數)。複數個區塊BLK0～BLKm各者包含與列及行建立對應之複數個記憶胞電晶體(以下亦記為記憶胞)。記憶胞電晶體係能夠電性抹除及編程之非揮發性性記憶胞。記憶胞陣列16包含用於對記憶胞電晶體施加電壓之複數根字元線、複數根位元線、及源極線。以下，於記為區塊BLKm之情形時，表示區塊BLK0～BLKm之每一個。區塊BLKm之具體構成將於下文敍述。
輸入輸出電路11及邏輯控制電路12經由輸入輸出端子(或NAND匯流排)連接至外部裝置(例如記憶體控制器)(未圖示)。輸入輸出電路11於與記憶體控制器之間經由輸入輸出端子發送接收輸入輸出信號DQ(例如DQ0、DQ1、DQ2、…、DQ7)。輸入輸出信號DQ傳達指令、位址及資料等。輸入輸出電路11從半導體記憶裝置10之外部經由未圖示之電源端子接收電源電壓VEXTQ。電源電壓VEXTQ用於在輸入輸出電路11中輸入輸出資料。
邏輯控制電路12從記憶體控制器經由輸入輸出端子接收外部控制信號。外部控制信號例如包含晶片使能信號CEn、指令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號WEn、讀出使能信號REn、及寫保護信號WPn。信號名標註之“n”表示該信號為低態有效。
晶片使能信號CEn使半導體記憶裝置10能夠被選擇，於選擇該半導體記憶裝置10時被生效。指令鎖存使能信號CLE實現將作為信號DQ發送之指令鎖存於指令暫存器14C中。位址鎖存使能信號ALE實現將作為信號DQ發送之位址鎖存於位址暫存器14B中。寫入使能信號WEn實現將作為信號DQ發送之資料保持於輸入輸出電路11中。讀出使能信號REn實現將從記憶胞陣列16讀出之資料作為信號DQ輸出。寫保護信號WPn於禁止對半導體記憶裝置10進行寫入及抹除時被生效。
待命/忙碌電路13根據來自定序器15之控制，產生待命/忙碌信號R/Bn。待命/忙碌信號R/Bn表示半導體記憶裝置10為待命狀態或為忙碌狀態。待命狀態表示能夠受理來自記憶體控制器之命令之狀態。忙碌狀態表示無法受理來自記憶體控制器之命令之狀態。記憶體控制器藉由從半導體記憶裝置10接收待命/忙碌信號R/Bn，能夠獲知半導體記憶裝置10為待命狀態或為忙碌狀態。
狀態暫存器14A保持半導體記憶裝置10之動作所需之狀態資訊STS，基於定序器15之指示將該狀態資訊STS傳送至輸入輸出電路11。位址暫存器14B保持從輸入輸出電路11傳送之位址資訊ADD。位址ADD包含列位址及行位址。列位址例如包含指定成為動作對象之區塊BLKm之區塊位址、及指定已指定之區塊內成為動作對象之字元線之頁位址。指令暫存器14C保持從輸入輸出電路11傳送之指令CMD。指令CMD例如包含對定序器15指示寫入動作之寫入指令、及指示讀出動作之讀出指令等。狀態暫存器14A、位址暫存器14B及指令暫存器14C例如使用SRAM(Static Random Access Memory，靜態隨機存取記憶體)。
定序器15從指令暫存器14C接收指令，按照基於該指令之順序統括控制半導體記憶裝置10。定序器15控制列解碼器19、感測放大器21、電壓產生電路17、及驅動器18等執行寫入動作、讀出動作、及抹除動作。具體而言，定序器15基於從指令暫存器14C接收之寫入指令，控制列解碼器19、驅動器18、及感測放大器21對由位址ADD指定之複數個記憶胞電晶體寫入資料。定序器15進而基於從指令暫存器14C接收之讀出指令，控制列解碼器19、驅動器18、及感測放大器21從由位址ADD指定之複數個記憶胞電晶體讀出資料。定序器15還基於從指令暫存器14C接收之抹除指令，控制列解碼器19、驅動器18、行解碼器20、及感測放大器21抹除由位址ADD指定之區塊所記憶之資料。
電壓產生電路17從半導體記憶裝置10之外部經由未圖示之電源端子接受電源電壓VEXT。使用該電源電壓VEXT產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路17將產生之電壓供給至記憶胞陣列16、驅動器18、及感測放大器21等。
驅動器18從電壓產生電路17接收複數個電壓。根據讀出動作、寫入動作、及抹除動作，從自電壓產生電路17供給之複數個電壓中選擇複數個電壓，驅動器18將該複數個電壓經由複數根信號線供給至列解碼器19。
列解碼器19從位址暫存器14B接收列位址，對該列位址進行解碼。列解碼器19基於列位址之解碼結果，選擇區塊BLKm之任一個，進而選擇所選區塊BLKm內之字元線。進而，列解碼器19向所選擇之區塊BLKm傳送從驅動器18供給之複數個電壓。
行解碼器20從位址暫存器14B接收行位址，對該行位址進行解碼。行解碼器20基於行位址之解碼結果選擇位元線。
感測放大器21於讀出資料之動作時，對從記憶胞電晶體讀出至位元線之資料進行檢測及放大。並且，感測放大器21暫時保持從記憶胞電晶體讀出之讀出資料DAT，將其向輸入輸出電路11傳送。又，感測放大器21於寫入資料之動作時，暫時保持從輸入輸出電路11傳送之寫入資料DAT。進而，感測放大器21將寫入資料DAT傳送至位元線。
1.1.1記憶胞陣列之電路構成 其次，對實施方式之半導體記憶裝置10內之記憶胞陣列16之電路構成進行說明。如上所述，記憶胞陣列16具有複數個區塊BLK0～BLKm。此處，對1個區塊BLKm之電路構成進行說明，其他區塊之電路構成亦相同。
圖2係記憶胞陣列16內之區塊BLKm之電路圖。區塊BLKm例如具備複數個串單元SU0、SU1、SU2、SU3。此處，表示區塊BLKm具備串單元SU0～SU3之例作為一例，但區塊BLKm所具備之串單元之數量可以任意設定。以下，於記為串單元SU之情形時，表示串單元SU0～SU3之每一個。
串單元SU具備複數個NAND串(或記憶體串)NS。1個串單元SU所包含之NAND串NS之數量可以任意設定。
NAND串NS包含複數個記憶胞電晶體MT0、MT1、MT2、…、MT7及選擇電晶體ST1、ST2。此處，為了便於說明，表示NAND串NS具備8個記憶胞電晶體MT0～MT7、及2個選擇電晶體ST1、ST2之例，但NAND串NS所具備之記憶胞電晶體及選擇電晶體之數量可以任意設定。以下，於記為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7之每一個。
記憶胞電晶體MT具備控制閘極及電荷儲存層，非揮發性地記憶資料。記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
記憶胞電晶體MT能夠記憶1位之資料或2位以上之資料。記憶胞電晶體MT亦可為使用絕緣膜作為電荷儲存層之MONOS(metal-oxide-nitride-oxide-silicon，金屬氧化氮氧化矽)型，亦可為使用導電層作為電荷儲存層之FG(floating gate，浮閘)型。
串單元SU0所包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣地，串單元SU1～SU3各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3各者由列解碼器19獨立控制。
串單元SU0所包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣地，串單元SU1～SU3各者之選擇電晶體ST2之閘極連接於選擇閘極線SGS。再者，亦存在串單元SU0～SU3之選擇電晶體ST2之閘極分別連接有單獨之選擇閘極線SGS之情況。選擇電晶體ST1及ST2用於選擇各種動作中之串單元SU。
區塊BLKm所包含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7各者由列解碼器19獨立控制。
位元線BL0～BLi(i為0以上之整數)各者連接於複數個區塊BLK0～BLKm，連接於區塊BLKm所包含之串單元SU內之1個NAND串NS。即，位元線BL0～BLi各者連接於區塊BLKm內配置為矩陣狀之NAND串NS中位於同一列之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL連接於複數個區塊BLK0～BLKm。即，源極線SL連接於區塊BLKm所包含之複數個選擇電晶體ST2之源極。
總而言之，串單元SU包含複數個連接於不同之位元線BL、且連接於同一選擇閘極線SGD之NAND串NS。又，區塊BLKm包含共用字元線WL之複數個串單元SU。進而，記憶胞陣列16包含共用位元線BL之複數個區塊BLK0～BLKm。
區塊BLKm例如為資料之抹除單位。即，區塊BLKm內所包含之記憶胞電晶體MT所保持之資料被一次性抹除。再者，可以按串單元SU為單位抹除資料，又，亦可按未達串單元SU之單位抹除資料。
1個串單元SU內共有字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。胞單元CU所包含之複數個記憶胞電晶體MT所分別記憶之1位之資料之集合稱為頁。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位數變化。例如，胞單元CU在各記憶胞電晶體MT記憶1位資料之情形時記憶1頁資料，於記憶2位資料之情形時記憶2頁資料，於記憶3位資料之情形時記憶3頁資料。
對胞單元CU進行之寫入動作及讀出動作以頁為單位進行。換言之，讀出及寫入動作係對配設於1個串單元SU之1根字元線WL所連接之複數個記憶胞電晶體MT一次性進行。
又，記憶胞陣列16之構成亦可為其他構成。即，記憶胞陣列16之構成例如記載於2009年3月19日提出申請之美國專利申請案12/407,403號“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”。又，還記載於2009年3月18日提出申請之美國專利申請案12/406,524號“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2010年3月25日提出申請之美國專利申請案12/679,991號“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”、及2009年3月23日提出申請之美國專利申請案12/532,030號“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”。該等專利申請案均作為參照引用至本申請案說明書。
1.1.2記憶胞陣列之剖面構造 其次，對實施方式中之記憶胞陣列16內之記憶胞電晶體之剖面構造進行說明。圖3係記憶胞陣列16內之記憶胞電晶體之剖視圖。於包含圖3在內之以下圖中，將平行於半導體基板30面且相互正交之2個方向設為X方向及Y方向，將與包含該X方向及Y方向之面(XY面)正交之方向設為Z方向(積層方向)。再者，圖3中，省略導電層間之層間絕緣層。
如圖3所示，記憶胞陣列16包含設置於半導體基板30之上方之導電層31～34、記憶體柱MP、及接觸插塞CP1。具體而言，於半導體基板30之上方設置有導電層31。導電層31形成為平行於XY面之平板狀，作為源極線SL發揮功能。再者，半導體基板30之主面對應於XY面。導電層31例如包含摻雜有雜質之多晶矽或鎢(W)。
於導電層31上，沿著XZ面之複數個狹縫SLT排列於Y方向。導電層31上且相鄰之狹縫SLT間之構造體(或積層體)例如對應於1個串單元SU。
於導電層31上且相鄰之狹縫SLT間從下層起依序設置有導電層32、複數個導電層33、導電層34、及導電層35。該等導電層中於Z方向上相鄰之導電層介隔層間絕緣膜積層。導電層32～34分別形成為與XY面平行之平板狀。導電層32作為選擇閘極線SGS發揮功能。複數個導電層33從下層起依序分別作為字元線WL0～WL7發揮功能。導電層34作為選擇閘極線SGD發揮功能。導電層32～34例如包含鎢(W)或多晶矽。
複數個記憶體柱MP例如呈錯位狀排列於X方向及Y方向。複數個記憶體柱MP各者於狹縫SLT間之積層體內沿Z方向延伸(或貫通)。各記憶體柱MP以從導電層34之上方到達導電層31之上表面之方式通過導電層34、33、32設置。各記憶體柱MP作為1個NAND串NS發揮功能。
記憶體柱MP例如具有區塊絕緣層40、電荷儲存層41、隧道絕緣層(亦稱為隧道絕緣膜)42、及半導體層43。具體而言，於用以形成記憶體柱MP之記憶體孔之內壁設置有區塊絕緣層40。於區塊絕緣層40之內壁設置有電荷儲存層41。於電荷儲存層41之內壁設置有隧道絕緣層42。進而，於隧道絕緣層42之內側設置有半導體層43。再者，記憶體柱MP亦可為於半導體層43之內部設置有芯絕緣層之構造。
於此種記憶體柱MP之構成中，記憶體柱MP與導電層32交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層33交叉之部分分別作為記憶胞電晶體MT0～MT7發揮功能。進而，記憶體柱MP與導電層34交叉之部分作為選擇電晶體ST1發揮功能。
半導體層43作為記憶胞電晶體MT及選擇電晶體ST1、ST2之通道層發揮功能。於半導體層43之內部形成有NAND串NS之電流路徑。
電荷儲存層41具有於記憶胞電晶體MT中儲存從半導體層43注入之電荷之功能。電荷儲存層41例如包含氮化矽膜。
隧道絕緣層42於從半導體層43向電荷儲存層41注入電荷時、或電荷儲存層41中儲存之電荷向半導體層43擴散時作為電位障壁發揮功能。隧道絕緣層42例如包含氧化矽膜。
區塊絕緣層40防止電荷儲存層41中儲存之電荷向導電層33(字元線WL)擴散。區塊絕緣層40例如包含氧化矽層及氮化矽層。
於較記憶體柱MP之上表面更上方之位置，介隔層間絕緣膜設置有導電層35。導電層35係沿Y方向延伸之線狀之配線層，作為位元線BL發揮功能。複數個導電層35排列於X方向，導電層35與每個串單元SU所對應之1個記憶體柱MP電性連接。具體而言，各串單元SU中，於各記憶體柱MP內之半導體層43上設置有接觸插塞CP1，於接觸插塞CP1上設置有1個導電層35。導電層35例如包含鋁(Al)或鎢(W)。接觸插塞CP1包含導電層、例如鎢(W)。
又，字元線WL及選擇閘極線SGD及SGS之根數分別根據記憶胞電晶體MT及選擇電晶體ST1及ST2之個數變更。
1.2半導體記憶裝置之布局 其次，對實施方式之半導體記憶裝置10之布局構成進行說明。以下說明中，「左」及「右」分別相當於各附圖中之左方向及右方向。又，以下圖中，將X方向、Y方向及Z方向之箭頭方向稱為正方向，將與箭頭方向相反之方向稱為負方向。
1.2.1整體布局 以下，對實施方式之半導體記憶裝置10之整體布局進行說明。圖4係表示半導體記憶裝置10之整體布局之概念性立體圖。
如圖4所示，如上所述，半導體記憶裝置10包含4個記憶體面PB0～PB3。
從圖4中之Z方向(或記憶胞陣列之上方)觀察，於半導體記憶裝置10之X方向之負方向及Y方向之負方向之一端配置有記憶體面PB0，於X方向之正方向及Y方向之負方向之一端配置有記憶體面PB1。進而，於半導體記憶裝置10之X方向之負方向及Y方向之正方向之一端配置有記憶體面PB2，於X方向之正方向及Y方向之正方向之一端配置有記憶體面PB3。換言之，於記憶體面PB0之X方向之正方向配置有記憶體面PB1，於記憶體面PB0之Y方向之正方向配置有記憶體面PB2。進而，於記憶體面PB1之Y方向之正方向、且記憶體面PB2之X方向之正方向配置有記憶體面PB3。
於半導體基板30上設置有周邊電路層100，於周邊電路層100之上方設置有記憶胞陣列層200。於記憶體面PB0中之周邊電路層100設置有周邊電路區域100_0。於記憶體面PB0中之記憶胞陣列層200設置有記憶胞陣列16_0。如下文詳述，於周邊電路區域100_0配置有用於控制其上方之記憶胞陣列16_0之各電路(區塊解碼器、列控制電路、行控制電路、及升壓電路等)。
同樣地，於記憶體面PB1中之周邊電路層100設置有周邊電路區域100_1。於記憶體面PB1中之記憶胞陣列層200設置有記憶胞陣列16_1。如下文詳述，於周邊電路區域100_1配置有用於控制其上方之記憶胞陣列16_1之各電路(區塊解碼器、列控制電路、行控制電路、及升壓電路等)。
於記憶體面PB2中之周邊電路層100設置有周邊電路區域100_2。於記憶體面PB2中之記憶胞陣列層200設置有記憶胞陣列16_2。如下文詳述，於周邊電路區域100_2配置有用於控制其上方之記憶胞陣列16_2之各電路(區塊解碼器、列控制電路、行控制電路、及升壓電路等)。
進而，於記憶體面PB3中之周邊電路層100設置有周邊電路區域100_3。於記憶體面PB3中之記憶胞陣列層200設置有記憶胞陣列16_3。如下文詳述，於周邊電路區域100_3配置有用於控制其上方之記憶胞陣列16_3之各電路(區塊解碼器、列控制電路、行控制電路、及升壓電路等)。
又，於記憶體面PB0、PB1之Y方向之負方向設置有周邊電路區域101。周邊電路區域101係其上方(即Z方向)未設置記憶胞陣列層200之區域。
1.2.2周邊電路區域之平面布局 以下，就實施方式之半導體記憶裝置10之周邊電路區域之平面布局進行說明。圖5係表示半導體記憶裝置10之周邊電路區域之平面布局之概要之圖。再者，圖5中表示省略周邊電路層100之上方(即Z方向)設置之記憶胞陣列層200、從上方(即Z方向)觀察周邊電路層100(或周邊電路區域)及周邊電路區域101時之布局。
於半導體記憶裝置10中，如上所述，設置有4個記憶體面PB0～PB3。於記憶體面PB0設置有周邊電路區域100_0，於記憶體面PB1設置有周邊電路區域100_1。進而，於記憶體面PB2設置有周邊電路區域100_2，於記憶體面PB3設置有周邊電路區域100_3。換言之，半導體記憶裝置10之X方向之負方向及Y方向之負方向之一端，配置有周邊電路區域100_0，於周邊電路區域100_0之X方向之正方向配置有周邊電路區域100_1，於周邊電路區域100_0之Y方向之正方向配置有周邊電路區域100_2。進而，於周邊電路區域100_1之Y方向之正方向、且周邊電路區域100_2之X方向之正方向，配置有周邊電路區域100_3。
於周邊電路區域100_0及100_1之Y方向之負方向配置有周邊電路區域101。於周邊電路區域101配置有記憶體面PB1～PB3共同使用之周邊電路101A、及用於將半導體記憶裝置10與外部裝置電性連接之焊墊PD。
如圖5所示，於周邊電路區域100_0(或記憶體面PB0)之X方向之中央，字元線開關電路WS0a及WS0b排列於X方向。字元線開關電路WS0a及WS0b各者，從記憶體面PB0之Y方向之正方向側之第1端(或記憶體面PB2之端部)，沿Y方向延伸至記憶體面PB0之Y方向之負方向側之第2端。
於周邊電路區域100_0之字元線開關電路WS0a之左側(或X方向之負方向側)，從記憶體面PB0之第1端起向第2端，依序配置有周邊電路PE0_1、感測放大器SA0_1、及周邊電路PE0_2。換言之，於記憶體面PB0之字元線開關電路WS0a之左側，從記憶體面PB2側起向Y方向之負方向依序配置有周邊電路PE0_1、感測放大器SA0_1、及周邊電路PE0_2。
於周邊電路區域100_0之字元線開關電路WS0b之右側(或X方向之正方向側)，從記憶體面PB0之第1端向第2端依序配置有周邊電路PE0_3、感測放大器SA0_2、及周邊電路PE0_4。換言之，於記憶體面PB0之字元線開關電路WS0b之右側，從記憶體面PB2側起向Y方向之負方向依序配置有周邊電路PE0_3、感測放大器SA0_2、及周邊電路PE0_4。
記憶體面PB1內之電路區塊之布局以記憶體面PB0與記憶體面PB1之邊界為對稱線，與上述記憶體面PB0內之電路區塊呈大致線對稱地配置。
於周邊電路區域100_1(或記憶體面PB1)之X方向之中央，字元線開關電路WS1b及WS1a排列於X方向。字元線開關電路WS1a及WS1b各者從記憶體面PB1之Y方向之正方向側之第1端(或記憶體面PB3之端部)沿Y方向延伸至記憶體面PB1之Y方向之負方向側之第2端。
於周邊電路區域100_1之字元線開關電路WS1a之右側(或X方向之正方向側)，從記憶體面PB1之第1端起向第2端依序配置有周邊電路PE1_1、感測放大器SA1_1、及周邊電路PE1_2。換言之，於記憶體面PB1之字元線開關電路WS1a之右側從記憶體面PB3側起向Y方向之負方向依序配置有周邊電路PE1_1、感測放大器SA1_1、及周邊電路PE1_2。
於周邊電路區域100_1之字元線開關電路WS1b之左側(或X方向之負方向側)，從記憶體面PB1之第1端起向第2端依序配置有周邊電路PE1_3、感測放大器SA1_2、及周邊電路PE1_4。換言之，於記憶體面PB1之字元線開關電路WS1b之左側，從記憶體面PB3側起向Y方向之負方向依序配置有周邊電路PE1_3、感測放大器SA1_2、及周邊電路PE1_4。
記憶體面PB2內之電路區塊之布局以記憶體面PB0與記憶體面PB2之邊界為對稱線，與上述記憶體面PB0內之電路區塊呈大致線對稱地配置。
於周邊電路區域100_2(或記憶體面PB2)之X方向之中央，字元線開關電路WS2a及WS2b排列於X方向。字元線開關電路WS2a及WS2b各者從記憶體面PB2之Y方向之負方向側之第1端(或記憶體面PB0之端部)沿Y方向延伸至記憶體面PB2之Y方向之正方向側之第2端。
於周邊電路區域100_2之字元線開關電路WS2a之左側(或X方向之負方向側)，從記憶體面PB2之第1端起向第2端依序配置有周邊電路PE2_1、感測放大器SA2_1、及周邊電路PE2_2。換言之，於記憶體面PB2之字元線開關電路WS2a之左側，從記憶體面PB0側起向Y方向之正方向依序配置有周邊電路PE2_1、感測放大器SA2_1、及周邊電路PE2_2。
於周邊電路區域100_2之字元線開關電路WS2b之右側(或X方向之正方向側)，從記憶體面PB2之第1端起向第2端依序配置有周邊電路PE2_3、感測放大器SA2_2、及周邊電路PE2_4。換言之，於記憶體面PB2之字元線開關電路WS1b之右側，從記憶體面PB0側起向Y方向之正方向依序配置有周邊電路PE2_3、感測放大器SA2_2、及周邊電路PE2_4。
記憶體面PB3內之電路區塊之布局以記憶體面PB1與記憶體面PB3之邊界為對稱線，與上述記憶體面PB1內之電路區塊呈大致線對稱地配置。進而，以記憶體面PB3內之電路區塊之布局以記憶體面PB2與記憶體面PB3之邊界為對稱線，與上述記憶體面PB2內之電路區塊呈大致線對稱地配置。
於周邊電路區域100_3(或記憶體面PB3)之X方向之中央，字元線開關電路WS3b及WS3a排列於X方向。字元線開關電路WS3a及WS3b各者從記憶體面PB3之Y方向之負方向側之第1端(或記憶體面PB1之端部)沿Y方向延伸至記憶體面PB3之Y方向之正方向側之第2端。
於周邊電路區域100_3之字元線開關電路WS3a之右側(或X方向之正方向側)，從記憶體面PB3之第1端起向第2端依序配置有周邊電路PE3_1、感測放大器SA3_1、及周邊電路PE3_2。換言之，於記憶體面PB3之字元線開關電路WS3a之右側，從記憶體面PB1側起向Y方向之正方向依序配置有周邊電路PE3_1、感測放大器SA3_1、及周邊電路PE3_2。
於周邊電路區域100_3之字元線開關電路WS3b之左側(或X方向之負方向側)，從記憶體面PB3之第1端起向第2端依序配置有周邊電路PE3_3、感測放大器SA3_2、及周邊電路PE3_4。換言之，於記憶體面PB3之字元線開關電路WS3b之左側，從記憶體面PB1側起向Y方向之正方向依序配置有周邊電路PE3_3、感測放大器SA3_2、及周邊電路PE3_4。
再者，圖1所示之感測放大器21包含感測放大器SA0_1、SA0_2、SA1_1、SA1_2、SA2_1、SA2_2、SA3_1及SA3_2。以下，於記為感測放大器SA之情形時，表示感測放大器SA0_1、SA0_2、SA1_1、SA1_2、SA2_1、SA2_2、SA3_1及SA3_2之每一個。
其次，對半導體記憶裝置10之周邊電路區域之平面布局之詳情進行說明。圖6係表示半導體記憶裝置10之周邊電路區域之平面布局之詳情之圖。此處亦與圖5同樣地表示省略周邊電路層100之上方設置之記憶胞陣列層200、從上方(即Z方向)觀察周邊電路層100(或周邊電路區域)與周邊電路區域101之布局。
以下，描述記憶體面PB0之平面布局。
如上所述，於記憶體面PB0之字元線開關電路WS0a之左側(或X方向之負方向側)，配置有周邊電路PE0_1、感測放大器SA0_1、及周邊電路PE0_2。
周邊電路PE0_1例如包含區塊解碼器BD0、列控制電路RC0、行控制電路CC0、及升壓電路RP0_1。區塊解碼器BD0配置於字元線開關電路WS0a之X方向之負方向側。列控制電路RC0及行控制電路CC0配置於區塊解碼器BD0之X方向之負方向側。進而，升壓電路RP0_1配置於列控制電路RC0及行控制電路CC0之X方向之負方向側。
感測放大器SA0_1包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA0_1配置於周邊電路PE0_1與周邊電路PE0_2之間。
周邊電路PE0_2包含低電壓產生電路LVG0及升壓電路RP0_2。低電壓產生電路LVG0配置於字元線開關電路WS0a之X方向之負方向側。升壓電路RP0_2配置於低電壓產生電路LVG0之X方向之負方向側。
於記憶體面PB0之字元線開關電路WS0b之右側(或X方向之正方向側)，配置有周邊電路PE0_3、感測放大器SA0_2、及周邊電路PE0_4。
周邊電路PE0_3例如包含區塊解碼器BD0、列控制電路RC0、行控制電路CC0、驅動器CGD0、低電壓產生電路LVG0、及定序器15之一部分。區塊解碼器BD0配置於字元線開關電路WS0b之X方向之正方向側。列控制電路RC0及行控制電路CC0配置於區塊解碼器BD0之X方向之正方向側。驅動器CGD0配置於列控制電路RC0及行控制電路CC0之X方向之正方向側。低電壓產生電路LVG0配置於驅動器CGD0之X方向之正方向側。進而，定序器15之一部分配置於低電壓產生電路LVG0之X方向之正方向側。
感測放大器SA0_2包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA0_2配置於周邊電路PE0_3與周邊電路PE0_4之間。
周邊電路PE0_4包含IO(Input Output，輸入輸出)電容器IOP及資料通路電路DPC之一部分。IO電容器IOP配置於字元線開關電路WS0b之X方向之正方向側。資料通路電路DPC配置於IO電容器IOP之X方向之正方向側。
其次，描述記憶體面PB1之平面布局。
又，於記憶體面PB1之字元線開關電路WS1a之右側(或X方向之正方向側)，配置有周邊電路PE1_1、感測放大器SA1_1、及周邊電路PE1_2。
周邊電路PE1_1例如包含區塊解碼器BD1、列控制電路RC1、行控制電路CC1、及升壓電路RP1_1。區塊解碼器BD1配置於字元線開關電路WS1a之X方向之正方向側。列控制電路RC1及行控制電路CC1配置於區塊解碼器BD1之X方向之正方向側。進而，升壓電路RP1_1配置於列控制電路RC1及行控制電路CC1之X方向之正方向側。
感測放大器SA1_1包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA1_1配置於周邊電路PE1_1與周邊電路PE2_2之間。
周邊電路PE1_2包含低電壓產生電路LVG1及升壓電路RP1_2。低電壓產生電路LVG1配置於字元線開關電路WS1a之X方向之正方向側。升壓電路RP1_2配置於低電壓產生電路LVG1之X方向之正方向側。
於記憶體面PB1之字元線開關電路WS1b之左側(或X方向之負方向側)，配置有周邊電路PE1_3、感測放大器SA1_2、及周邊電路PE1_4。
周邊電路PE1_3例如包含區塊解碼器BD1、列控制電路RC1、行控制電路CC1、驅動器CGD1、低電壓產生電路LVG1、及定序器15之一部分。區塊解碼器BD1配置於字元線開關電路WS1b之X方向之負方向側。列控制電路RC1及行控制電路CC1配置於區塊解碼器BD1之X方向之負方向側。驅動器CGD1配置於列控制電路RC1及行控制電路CC1之X方向之負方向側。低電壓產生電路LVG1配置於驅動器CGD1之X方向之負方向側。進而，定序器15之一部分配置於低電壓產生電路LVG1之X方向之負方向側。
感測放大器SA1_2包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA1_2配置於周邊電路PE1_3與周邊電路PE1_4之間。
周邊電路PE1_4包含IO電容器IOP及資料通路電路DPC之一部分。IO電容器IOP配置於字元線開關電路WS1b之X方向之負方向側。資料通路電路DPC配置於IO電容器IOP之X方向之負方向側。
其次，描述記憶體面PB2之平面布局。
於記憶體面PB2之字元線開關電路WS2a之左側(或X方向之負方向側)，配置有周邊電路PE2_1、感測放大器SA2_1、及周邊電路PE2_2。
周邊電路PE2_1例如包含區塊解碼器BD2、列控制電路RC2、行控制電路CC2、及升壓電路RP2_1。區塊解碼器BD2配置於字元線開關電路WS2a之X方向之負方向側。列控制電路RC2及行控制電路CC2配置於區塊解碼器BD2之X方向之負方向側。進而，升壓電路RP2_1配置於列控制電路RC2及行控制電路CC2之X方向之負方向側。
感測放大器SA2_1包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA2_1配置於周邊電路PE2_1與周邊電路PE2_2之間。
周邊電路PE2_2包含低電壓產生電路LVG2及升壓電路RP2_2。低電壓產生電路LVG2配置於字元線開關電路WS2a之X方向之負方向側。升壓電路RP2_2配置於低電壓產生電路LVG2之X方向之負方向側。
於記憶體面PB2之字元線開關電路WS2b之右側(或X方向之正方向側)，配置有周邊電路PE2_3、感測放大器SA2_2、及周邊電路PE2_4。
周邊電路PE2_3例如包含區塊解碼器BD2、列控制電路RC2、行控制電路CC2、驅動器CGD2、低電壓產生電路LVG2、及定序器15之一部分。區塊解碼器BD2配置於字元線開關電路WS2b之X方向之正方向側。列控制電路RC2及行控制電路CC2配置於區塊解碼器BD2之X方向之正方向側。驅動器CGD2配置於列控制電路RC2及行控制電路CC2之X方向之正方向側。低電壓產生電路LVG2配置於驅動器CGD2之X方向之正方向側。進而，定序器15之一部分配置於低電壓產生電路LVG2之X方向之正方向側。
感測放大器SA2_2包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA2_2配置於周邊電路PE2_3與周邊電路PE2_4之間。
周邊電路PE2_4包含測試電路TC。測試電路TC配置於字元線開關電路WS2b之X方向之正方向側。
其次，描述記憶體面PB3之平面布局。
於記憶體面PB3之字元線開關電路WS3a之右側(或X方向之正方向側)，配置有周邊電路PE3_1、感測放大器SA3_1、及周邊電路PE3_2。
周邊電路PE3_1例如包含區塊解碼器BD3、列控制電路RC3、行控制電路CC3、及升壓電路RP3_1。區塊解碼器BD3配置於字元線開關電路WS3a之X方向之正方向側。列控制電路RC3及行控制電路CC3配置於區塊解碼器BD3之X方向之正方向側。進而，升壓電路RP3_1配置於列控制電路RC3及行控制電路CC3之X方向之正方向側。
感測放大器SA3_1包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA3_1配置於周邊電路PE3_1與周邊電路PE3_2之間。
周邊電路PE3_2包含低電壓產生電路LVG3及升壓電路RP3_2。低電壓產生電路LVG3配置於字元線開關電路WS3a之X方向之正方向側。升壓電路RP3_2配置於低電壓產生電路LVG3之X方向之正方向側。
於記憶體面PB3之字元線開關電路WS3b之左側(或X方向之負方向側)，配置有周邊電路PE3_3、感測放大器SA3_2、及周邊電路PE3_4。
周邊電路PE3_3例如包含區塊解碼器BD3、列控制電路RC3、行控制電路CC3、驅動器CGD3、低電壓產生電路LVG3、及定序器15之一部分。區塊解碼器BD3配置於字元線開關電路WS3b之X方向之負方向側。列控制電路RC3及行控制電路CC3配置於區塊解碼器BD3之X方向之負方向側。驅動器CGD3配置於列控制電路RC3及行控制電路CC3之X方向之負方向側。低電壓產生電路LVG3配置於驅動器CGD3之X方向之負方向側。進而，定序器15之一部分配置於低電壓產生電路LVG3之X方向之負方向側。
感測放大器SA3_2包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA3_2配置於周邊電路PE3_3與周邊電路PE3_4之間。
周邊電路PE3_4包含記憶體面PB0～PB3共同使用之低電壓產生電路LVGC。低電壓產生電路LVGC配置於字元線開關電路WS3b之X方向之負方向側。
再者，圖1所示之電壓產生電路17包含升壓電路RP0_1、RP0_2、RP1_1、RP1_2、RP2_1、RP2_2、RP3_1、及RP3_2。
其次，描述周邊電路區域101之平面布局。
周邊電路區域101設置於記憶體面PB0及PB1之Y方向之負方向之一端。周邊電路區域101包含升壓電路PPO、輸入輸出電路(IO電路)IOR、資料通路電路DPC、輸入輸出控制電路(IO控制電路)IOT、及監視電路MON。
升壓電路PPO配置於X方向之負方向之第1端。輸入輸出電路IOR配置於升壓電路PPO之X方向之正方向側。資料通路電路DPC配置於輸入輸出電路IOR之X方向之正方向側。另一輸入輸出電路IOR配置於資料通路電路DPC之X方向之正方向側。輸入輸出控制電路IOT配置於輸入輸出電路IOR之X方向之正方向側。進而，監視電路MON配置於輸入輸出控制電路IOT之X方向之正方向側。輸入輸出電路IOR包含圖5所示之焊墊PD。
以下，對圖6所示之平面布局之電路區塊進行說明。
字元線開關電路WS0a、WS0b各者包含傳送電晶體，該傳送電晶體於記憶體面PB0中將從升壓電路供給之電壓傳送至字元線WL。區塊解碼器BD0基於列位址，分別選擇記憶體面PB0中之動作對象區塊。圖1所示之列解碼器19包含字元線開關電路及區塊解碼器。
列控制電路RC0係於記憶體面PB0中基於列位址選擇字元線之電路。行控制電路CC0係於記憶體面PB0中基於行位址選擇位元線之電路。
升壓電路RP0_1例如使電源電壓VEXT升壓，輸出記憶體面PB0中用於讀出動作時之電壓。升壓電路RP0_2與升壓電路RP0_1同樣地產生記憶體面PB0中用於讀出動作時之電壓，但產生與由升壓電路RP0_1所產生之電壓不同之電壓。再者，升壓電路RP0_2亦可產生與由升壓電路RP0_1所產生之電壓相同之電壓。升壓電路RP0_1、RP0_2例如包含電荷泵或DC(Direct Current，直流)-DC變換器。
低電壓產生電路LVG0產生並輸出記憶體面PB0中使用之低電壓。由低電壓產生電路LVG0產生之低電壓低於電源電壓VEXT。
驅動器CGD0於記憶體面PB0中將從升壓電路輸出之電壓傳送至字元線。IO電容器IOP係連接於輸入輸出電路IOR中之接受電源電壓VEXTQ之配線與電壓VSS之配線之間、或連接於內部電源電壓VDD之配線與電壓VSS之配線之間之電容器。電源電壓VEXTQ係比電源電壓VEXT及內部電源電壓VDD低之電壓。內部電源電壓VDD係使電源電壓VEXT降壓所得之電壓。
感測放大器SA0_1、SA0_2各者包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA0_1、SA0_2於記憶體面PB0中之讀出動作時，對記憶胞電晶體MT所記憶之資料進行檢測及放大。位元線接線區域係用於將位元線BL連接至感測放大器SA0_1、SA0_2區域。資料鎖存電路暫時記憶利用感測放大器SA0_1、SA0_2讀出之資料。
又，字元線開關電路WS1a、WS1b各者包含傳送電晶體，該傳送電晶體於記憶體面PB1中將從升壓電路供給之電壓傳送至字元線WL。區塊解碼器BD1基於列位址，分別選擇記憶體面PB1中之動作對象區塊。
列控制電路RC1係於記憶體面PB1中基於列位址選擇字元線之電路。行控制電路CC1係於記憶體面PB1中基於行位址選擇位元線之電路。
升壓電路RP1_1例如使電源電壓VEXT升壓，輸出記憶體面PB1中用於讀出動作時之電壓。升壓電路RP1_2與升壓電路RP1_1同樣地產生記憶體面PB1中用於讀出動作時之電壓，但產生與由升壓電路RP1_1所產生之電壓不同之電壓。再者，升壓電路RP1_2亦可產生與由升壓電路RP1_1所產生之電壓相同之電壓。升壓電路RP1_1、RP1_2例如包含電荷泵或DC-DC變換器。
低電壓產生電路LVG1產生並輸出記憶體面PB1中使用之低電壓。由低電壓產生電路LVG1產生之低電壓比電源電壓VEXT低。
驅動器CGD1於記憶體面PB1中將從升壓電路輸出之電壓傳送至字元線。IO電容器IOP係連接於輸入輸出電路IOR中之接受電源電壓VEXTQ之配線與電壓VSS之配線之間、或連接於內部電源電壓VDD之配線與電壓VSS之配線之間之電容器。
感測放大器SA1_1、SA1_2各者包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA1_1、SA1_2於記憶體面PB1中之讀出動作時對記憶胞電晶體MT所記憶之資料進行檢測及放大。位元線接線區域係用於將位元線BL連接至感測放大器SA1_1、SA1_2之區域。資料鎖存電路暫時記憶利用感測放大器SA1_1、SA1_2讀出之資料。
又，字元線開關電路WS2a、WS2b各者包含傳送電晶體，該傳送電晶體於記憶體面PB2中將從升壓電路供給之電壓傳送至字元線WL。區塊解碼器BD2基於列位址，分別選擇記憶體面PB2中之動作對象區塊。
列控制電路RC2係於記憶體面PB2中基於列位址選擇字元線之電路。行控制電路CC2係於記憶體面PB2中基於行位址選擇位元線之電路。
升壓電路RP2_1例如使電源電壓VEXT升壓，輸出記憶體面PB2中用於讀出動作時之電壓。升壓電路RP2_2與升壓電路RP2_1同樣地產生記憶體面PB2中用於讀出動作時之電壓，但產生與由升壓電路RP2_1所產生之電壓不同之電壓。再者，升壓電路RP2_2亦可產生與由升壓電路RP2_1所產生之電壓相同之電壓。升壓電路RP2_1、RP2_2例如包含電荷泵或DC-DC變換器。
低電壓產生電路LVG2產生並輸出記憶體面PB2中使用之低電壓。由低電壓產生電路LVG2產生之低電壓，比電源電壓VEXT低。
驅動器CGD2於記憶體面PB2中將從升壓電路輸出之電壓傳送至字元線。測試電路TC配置有用於各種測試之電路。
感測放大器SA2_1、SA2_2各者，係包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA2_1、SA2_2於記憶體面PB2中之讀出動作時，對記憶胞電晶體MT所記憶之資料進行檢測及放大。位元線接線區域係用於將位元線BL連接至感測放大器SA2_1、SA2_2之區域。資料鎖存電路暫時記憶利用感測放大器SA2_1、SA2_2讀出之資料。
又，字元線開關電路WS3a、WS3b各者係包含傳送電晶體，該傳送電晶體於記憶體面PB3中將從升壓電路供給之電壓傳送至字元線WL。區塊解碼器BD3基於列位址，分別選擇記憶體面PB3中之動作對象區塊。
列控制電路RC3係於記憶體面PB3中基於列位址選擇字元線之電路。行控制電路CC3係於記憶體面PB3中基於行位址選擇位元線之電路。
升壓電路RP3_1例如使電源電壓VEXT升壓，輸出記憶體面PB3中用於讀出動作時之電壓。升壓電路RP3_2與升壓電路RP3_1同樣地產生記憶體面PB3中用於讀出動作時之電壓，但產生與由升壓電路RP3_1所產生之電壓不同之電壓。再者，升壓電路RP3_2亦可產生與由升壓電路RP3_1所產生之電壓相同之電壓。升壓電路RP3_1、RP3_2例如包含電荷泵或DC-DC變換器。
低電壓產生電路LVG3產生並輸出記憶體面PB3中使用之低電壓。由低電壓產生電路LVG3產生之低電壓，比電源電壓VEXT低。
驅動器CGD3於記憶體面PB3中將從升壓電路輸出之電壓傳送至字元線。低電壓產生電路LVGC產生並輸出記憶體面PB0～PB3中共同使用之低電壓。由低電壓產生電路LVGC產生之低電壓，比電源電壓VEXT低。
感測放大器SA3_1、SA3_2各者係包含感測放大器部、位元線接線區域、及資料鎖存電路。感測放大器SA3_1、SA3_2於記憶體面PB3中之讀出動作時，對記憶胞電晶體MT所記憶之資料進行檢測及放大。位元線接線區域係用於將位元線BL連接至感測放大器SA3_1、SA3_2之區域。資料鎖存電路暫時記憶利用感測放大器SA3_1、SA3_2讀出之資料。
周邊電路區域101之升壓電路PPO例如使電源電壓VEXT升壓，輸出記憶體面PB0～PB3中寫入動作時使用之電壓。周邊電路區域101之輸入輸出電路IOR接受來自外部裝置之資料及控制信號，並且向外部裝置發送資料及控制信號。周邊電路區域101之輸入輸出控制電路IOT控制輸入輸出電路IOR。再者，輸入輸出電路IOR及輸入輸出控制電路IOT係相當於圖1所示之輸入輸出電路11。周邊電路區域101之監視電路MON例如配置有監視記憶胞之特性等之電路。
其次，對感測放大器SA之電路構成之一例進行說明。圖7係表示感測放大器SA之感測放大器部SAa及資料鎖存電路XDL之一例之圖。以下說明中，將電晶體之源極或汲極中之一個記為「電流路徑之第1端」，源極或汲極中之另一個記為「電流路徑之第2端」。
感測放大器部SAa例如包含感測部SAaa及鎖存電路SDL。感測部SAaa包含n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)場效電晶體(以下記為nMOS電晶體)T1～T9、p通道MOS場效電晶體(以下記為pMOS電晶體)T10、及電容器C1。鎖存電路SDL包含nMOS電晶體T11～T14、及pMOS電晶體T15、T16。
nMOS電晶體T1之電流路徑之第1端經由節點BLI連接至位元線BL。nMOS電晶體T1之電流路徑之第2端經由節點SCOM連接至nMOS電晶體T5之電流路徑之第1端。對nMOS電晶體T1之閘極供給信號BLC。進而，對nMOS電晶體T5之閘極供給信號XXL。
於節點SCOM連接有nMOS電晶體T2之電流路徑之第1端。nMOS電晶體T2之電流路徑之第2端連接於nMOS電晶體T4之電流路徑之第1端及pMOS電晶體T10之電流路徑之第1端。對nMOS電晶體T4之電流路徑之第2端供給電壓SRCGND(例如0 V)。對pMOS電晶體T10之電流路徑之第2端供給電壓VDDSA。進而，對nMOS電晶體T2之閘極供給信號BLX。
nMOS電晶體T4之閘極及pMOS電晶體T10之閘極連接於節點LAT_S。nMOS電晶體T4及pMOS電晶體T10構成變流器。該變流器作為驅動器發揮功能，該驅動器對位元線BL進行充電，或對資料匯流排DBUS及資料鎖存電路XDL之電壓進行放電或充電。再者，此處表示nMOS電晶體T4及pMOS電晶體T10之閘極連接於節點LAT_S之例，但如果設為nMOS電晶體T4及pMOS電晶體T10之閘極連接於節點INV_S之構成，那麼便能夠傳送節點LAT_S所保持之資料。
於節點SCOM連接有nMOS電晶體T3之電流路徑之第1端。對nMOS電晶體T3之電流路徑之第2端供給電壓VLSA。對nMOS電晶體T3之閘極供給信號NLO。
nMOS電晶體T5之電流路徑之第2端經由節點SEN連接至nMOS電晶體T9之閘極。於節點SEN連接有電容器C1之第1電極，對電容器C1之第2電極供給信號CLKSA。
於節點SEN連接有nMOS電晶體T7之電流路徑之第1端。nMOS電晶體T7之電流路徑之第2端連接於資料匯流排DBUS。對nMOS電晶體T7之閘極供給信號DSW。
於節點SEN還連接有nMOS電晶體T6之電流路徑之第1端。對nMOS電晶體T6之電流路徑之第2端供給電壓VDDSA。對nMOS電晶體T6之閘極供給信號BLQ。
nMOS電晶體T9之電流路徑之第1端連接於nMOS電晶體T8之電流路徑之第1端，nMOS電晶體T8之電流路徑之第2端連接於節點INV_S。對nMOS電晶體T9之電流路徑之第2端供給電壓CLKSA。進而，對nMOS電晶體T8之閘極供給選通信號STB。
節點INV_S連接於nMOS電晶體T11之電流路徑之第1端及pMOS電晶體T15之電流路徑之第1端、以及nMOS電晶體T12之閘極及pMOS電晶體T16之閘極。nMOS電晶體T12之電流路徑之第1端及pMOS電晶體T16之電流路徑之第1端連接於節點LAT_S。節點LAT_S連接於nMOS電晶體T11之閘極及pMOS電晶體T15之閘極。
對pMOS電晶體T15及T16之電流路徑之第2端供給電壓VDDSA。對nMOS電晶體T11及T12之電流路徑之第2端供給電壓VSSSA(例如0 V)。nMOS電晶體T11及pMOS電晶體T15與nMOS電晶體T12及pMOS電晶體T16分別構成變流器。
於節點INV_S連接有nMOS電晶體T13之電流路徑之第1端，nMOS電晶體T13之電流路徑之第2端連接於資料匯流排DBUS。對nMOS電晶體T13之閘極供給信號STI。
於節點LAT_S連接有nMOS電晶體T14之電流路徑之第1端，nMOS電晶體T14之電流路徑之第2端連接於資料匯流排DBUS。對nMOS電晶體T14之閘極供給信號STL。於資料匯流排DBUS連接有資料鎖存電路XDL。以上為感測放大器SA之電路構成之一例。
上述圖5及圖6所示之半導體記憶裝置10之平面布局亦可表述為如下上述。
半導體記憶裝置10具備記憶胞陣列16_0(圖4)、第1周邊電路PE0_1、第2周邊電路PE0_2、及感測放大器SA0_1。記憶胞陣列16_0設置於與半導體基板30交叉之Z方向，具有複數個記憶胞。第1周邊電路PE0_1設置於半導體基板30與記憶胞陣列16_0之間。第2周邊電路PE0_2設置於半導體基板30與記憶胞陣列16_0之間，且與第1周邊電路PE0_1隔離地設置於與Z方向交叉之Y方向。感測放大器SA0_1設置於半導體基板30與記憶胞陣列16_0之間、且第1周邊電路PE0_1與第2周邊電路PE0_2之間，具有比第1周邊電路PE0_1及第2周邊電路PE0_2更細緻之設計規則。第2周邊電路PE0_2之Y方向之長度比感測放大器SA0_1之Y方向之長度之一半短。
感測放大器SA0_1包含檢測記憶胞所記憶之資料之電路。
第1周邊電路PE0_1及第2周邊電路PE0_2包含電源電路。
第1周邊電路PE0_1包含輸出第1電壓之第1升壓電路RP0_1，第2周邊電路PE0_2包含輸出與上述第1電壓不同之第2電壓之第2升壓電路RP0_2。
半導體記憶裝置10進而具備第1導電層31(源極線SL)。第1導電層31於第1周邊電路PE0_1及第2周邊電路PE0_2與記憶胞陣列16_0之間，呈沿著半導體基板30面之平板狀設置，且與記憶胞電性連接。第2周邊電路PE0_2配置於第1導電層31之端部附近之Z方向。
半導體記憶裝置10進而具備第1導電層35(位元線BL)。第1導電層35設置於記憶胞陣列16_0之與半導體基板30相反之側之Z方向，於Y方向上延伸，與記憶胞電性連接。第2周邊電路PE0_2配置於第1導電層35之端部附近之Z方向。
半導體記憶裝置10進而具備：輸入輸出電路IOR，其從Z方向觀察，以與記憶胞陣列16_0不重疊之方式設置於半導體基板30之Y方向之一端，於與記憶胞之間輸入輸出資料；及定序器15，其設置於半導體基板30與記憶胞陣列16_0之間，控制感測放大器SA0_1、第1周邊電路PE0_1、及第2周邊電路PE0_2。定序器15從Z方向觀察，與輸入輸出電路IOR分開，與記憶胞陣列16_0重疊。
半導體記憶裝置10進而具備IO電容器IOP，該IO電容器IOP設置於半導體基板30與記憶胞陣列16_0之間，電性連接於輸入輸出電路IOR。IO電容器IOP從Z方向觀察與記憶胞陣列16_0重疊。
半導體記憶裝置10進而具備第3周邊電路區域101，該第3周邊電路區域101從Z方向觀察，於半導體基板30之Y方向之一端與記憶胞陣列16_0不重疊地於與Z方向及Y方向交叉之X方向上延伸。於第3周邊電路區域101之X方向之中央具有於與記憶胞之間輸入輸出資料之輸入輸出電路IOR，於較第3周邊電路區域101之X方向之中央更外側之位置具有電源電路(例如升壓電路PPO)。
半導體記憶裝置10進而具備積層於半導體基板30之Z方向之複數個導電層33、及於Z方向上貫通導電層33、具有半導體層43之記憶體柱MP。導電層33與記憶體柱MP交叉之部分作為記憶胞發揮功能。
半導體記憶裝置10進而具備：複數個第1導電層(字元線WL)，其等積層於半導體基板30之Z方向；複數個第2導電層(字元線WL)，其等積層於半導體基板30之Z方向，於與Z方向及Y方向交叉之X方向上與第1導電層分開設置；第1記憶體柱MP，其於Z方向上貫通第1導電層，具有半導體層43；第2記憶體柱MP，其於Z方向上貫通第2導電層，具有半導體層43；及字元線開關電路WS1a，其設置於第1導電層與第2導電層之間，將第1導電層及第2導電層電性連接至第1周邊電路PE0_1。第1導電層與第1記憶體柱MP交叉之部分、及第2導電層與第2記憶體柱MP交叉之部分分別作為記憶胞發揮功能。
又，半導體記憶裝置10具備第1記憶體面PB0及第2記憶體面PB1。第1記憶體面PB0具有：第1記憶胞陣列16_0，其設置於與半導體基板30交叉之Z方向，包含複數個第1記憶胞；第1電源電路(例如升壓電路RP0_2)，其設置於半導體基板30與第1記憶胞陣列16_0之間，輸出對第1記憶胞施加之第1電壓；及第1感測放大器SA0_1，其設置於半導體基板30與第1記憶胞陣列16_0之間，具有比第1電源電路更細緻之設計規則。第2記憶體面PB1具有：第2記憶胞陣列16_1，其設置於半導體基板30之Z方向，包含複數個第2記憶胞；第2電源電路(例如升壓電路RP1_2)，其設置於半導體基板30與第2記憶胞陣列16_1之間，輸出對第2記憶胞施加之第2電壓；及第2感測放大器SA1_1，其設置於半導體基板30與第2記憶胞陣列16_1之間，具有比第2電源電路更細緻之設計規則。從Z方向觀察，第1電源電路及第1感測放大器SA0_1與第1記憶胞陣列16_0重疊，第2電源電路及第2感測放大器SA1_1與第2記憶胞陣列16_1重疊。
第1感測放大器SA0_1及第2感測放大器SA1_1分別對第1記憶胞及第2記憶胞所記憶之資料進行檢測。
第1電源電路及第1感測放大器SA0_1排列於與Z方向交叉之Y方向，第2電源電路及第2感測放大器SA1_1排列於Y方向，第1電源電路(升壓電路RP0_2)之Y方向之長度比第1感測放大器SA0_1之Y方向之長度之一半短，第2電源電路(例如升壓電路RP1_2)之Y方向之長度比第2感測放大器SA1_1之Y方向之長度之一半短。
半導體記憶裝置10進而具備：第3電源電路(例如升壓電路RP0_1)，其設置於半導體基板30與第1記憶胞陣列16_0之間，輸出與第1電壓不同之第3電壓；及第4電源電路(例如升壓電路RP1_1)，其設置於半導體基板30與第2記憶胞陣列16_1之間，輸出與第2電壓不同之第4電壓。從Z方向觀察，第3電源電路與第1記憶胞陣列16_0重疊，第4電源電路與第2記憶胞陣列16_1重疊。
半導體記憶裝置10進而具備第1導電層31(源極線SL)及第2導電層31(源極線SL)。第1導電層31於第1電源電路及第1感測放大器SA0_1與第1記憶胞陣列16_0之間，呈沿著半導體基板面之平板狀設置，且與第1記憶胞電性連接。第2導電層31於第2電源電路及第2感測放大器SA1_1與第2記憶胞陣列16_1之間，呈沿著半導體基板面之平板狀設置，與第2記憶胞電性連接。第1導電層31與第2導電層31隔離，第1電源電路配置於第1導電層31之端部附近之Z方向，第2電源電路配置於第2導電層31之端部附近之Z方向。
半導體記憶裝置10進而具備第1導電層35(位元線BL)及第2導電層35(位元線BL)。第1導電層35設置於第1記憶胞陣列16_0之與半導體基板30相反之側之Z方向，於與Z方向交叉之Y方向上延伸，與第1記憶胞電性連接。第2導電層35設置於第2記憶胞陣列16_1之與半導體基板30相反之側之Z方向，於Y方向上延伸，與第2記憶胞電性連接。第1導電層35與第2導電層35隔離，第1電源電路配置於第1導電層35之Y方向之一端附近之Z方向，第2電源電路配置於第2導電層35之Y方向之一端附近之Z方向。
半導體記憶裝置10進而具備定序器15。定序器15設置於半導體基板30與第1記憶胞陣列16_0及第2記憶胞陣列16_1之間，控制第1感測放大器SA0_1、第2感測放大器SA1_1、第1電源電路、及第2電源電路。定序器15從Z方向觀察，跨及第1記憶胞陣列16_0與第2記憶胞陣列16_1而配置。
半導體記憶裝置10進而具備於與第1記憶胞及第2記憶胞之間輸入輸出資料之輸入輸出電路IOR、及用於針對第1記憶體面PB0及第2記憶體面PB2之動作之共用電路(例如低電壓產生電路LVGC、測試電路TC)。第1記憶體面PB0及第2記憶體面PB2排列於與Z方向交叉之Y方向，於排列於Y方向之第1記憶體面PB0及第2記憶體面PB2之一端配置有輸入輸出電路IOR，於排列於Y方向之第1記憶體面及第2記憶體面之另一端配置有共用電路。
第1記憶體面中之針對第1記憶胞之第1讀出動作與第2記憶體面中之針對第2記憶胞之第2讀出動作不同步執行。
1.2.3半導體記憶裝置之剖面構造 以下，對實施方式之半導體記憶裝置10之剖面構造進行說明。圖8係實施方式之半導體記憶裝置10之剖視圖，表示圖6中之半導體記憶裝置10沿A-A線之剖面。再者，圖8中，僅表示4層作為字元線之導電層，並省略導電層間之層間絕緣層。
於半導體基板30，周邊電路區域101、記憶體面PB0、及記憶體面PB2沿Y方向之正方向(或從一端向另一端)依序設置。記憶體面PB0具有排列於Y方向之正方向之周邊電路PE0_2、感測放大器SA0_1、及周邊電路PE0_1。記憶體面PB2具有排列於Y方向之正方向之周邊電路PE2_1、感測放大器SA2_1、及周邊電路PE2_2。
又，於半導體基板30之上方(即Z方向)設置有周邊電路層100，於周邊電路層100之上方設置有記憶胞陣列層200。
以下，描述記憶體面PB0及PB2之剖面構造。
於記憶體面PB0及PB2之半導體基板30上，配置有包含pMOS電晶體及nMOS電晶體之cMOS電路50。
於cMOS電路50之pMOS電晶體及nMOS電晶體之上方，反覆配置有連接於pMOS電晶體及nMOS電晶體之通孔與配線層。即，於pMOS電晶體及nMOS電晶體之源極區域、汲極區域、及閘極電極上，分別依序設置有通孔51、配線層52、通孔53、配線層54、通孔55、及配線層56。半導體基板30上，於通孔51、53、55及配線層52、54、56間嵌埋有絕緣層(未圖示)。
於記憶體面PB0之周邊電路層100上方，設置有記憶胞陣列16_0。記憶胞陣列16_0包含導電層31、導電層32、複數個導電層33、導電層34、導電層35、及接觸插塞CP2、CP3。
具體而言，於周邊電路層100之上方設置有導電層31。導電層31形成為與XY面平行之平板狀，作為源極線SL發揮功能。導電層31例如包含摻雜有雜質之多晶矽或鎢(W)。
於導電層31之上方，從下層起(即沿Z方向之正方向)依序設置有導電層32、複數個導電層33、導電層34、及導電層35。該等導電層之於Z方向上相鄰之導電層介隔層間絕緣層(未圖示)積層。導電層32～34分別形成為與XY面平行之平板狀。導電層32作為選擇閘極線SGS發揮功能。複數個導電層33從下層起依序分別作為字元線WL0～WL3發揮功能。導電層34作為選擇閘極線SGD發揮功能。導電層32～34例如包含鎢(W)或多晶矽。
於感測放大器SA0_1設置有接觸插塞CP2。接觸插塞CP2從導電層34之上方起，沿Z方向於導電層34、33、32、31延伸(或貫通)，到達配線層56之上表面。於接觸插塞CP2上設置有接觸插塞CP3。於接觸插塞CP3上設置有導電層35。導電層35作為位元線BL發揮功能。藉此，導電層35經由接觸插塞CP3及CP2電性連接於包含配線層56之感測放大器SA0_1。
又，於記憶體面PB2之周邊電路層100上方設置有記憶胞陣列16_2。記憶胞陣列16_2包含導電層31、導電層32、複數個導電層33、導電層34、導電層35、及接觸插塞CP2、CP3。具體構成與上述記憶胞陣列16_0相同。
以下，描述周邊電路區域101之剖面構造。
於周邊電路區域101之半導體基板30上，配置有包含pMOS電晶體及nMOS電晶體之cMOS電路50。於pMOS電晶體及nMOS電晶體之源極區域，汲極區域及閘極電極上，分別依序設置有通孔51、配線層52、通孔53、配線層54、通孔55、及配線層56。半導體基板30上，於通孔51、53、55及配線層52、54、56間嵌埋有絕緣層(未圖示)。
於周邊電路區域101之周邊電路層100上方，未設置記憶胞陣列。於配線層56上設置有接觸插塞CP4。於接觸插塞CP4上，依序設置有通孔57、配線層58、通孔59、配線層60、通孔61、及配線層62。藉此，配線層62經由通孔61、配線層60、通孔59、配線層58、通孔57、及接觸插塞CP4，電性連接於包含配線層56之周邊電路區域101之周邊電路。
又，記憶體面PB0之導電層31(源極線SL)與記憶體面PB2之導電層31(源極線SL)分開配置，電性絕緣。記憶體面PB0之導電層31與記憶體面PB2之導電層31間之邊界係記憶體面PB0與記憶體面PB2之邊界部分。記憶體面PB0之導電層31之端部相當於記憶體面PB0之端部或記憶胞陣列16_0之端部。記憶體面PB2之導電層31之端部相當於記憶體面PB2之端部或記憶胞陣列16_2之端部。於其他記憶體面中，導電層31之端部亦相當於記憶體面之端部或記憶胞陣列之端部。
又，記憶體面PB0之導電層35(位元線BL)與記憶體面PB2之導電層35(位元線BL)分開配置，電性絕緣。記憶體面PB0之導電層35與記憶體面PB2之導電層35間之邊界係記憶體面PB0與記憶體面PB2之邊界部分。記憶體面PB0之導電層35之端部相當於記憶體面PB0之端部或記憶胞陣列16_0之端部。記憶體面PB2之導電層35之端部相當於記憶體面PB2之端部或記憶胞陣列16_2之端部。於其他記憶體面中，導電層35之端部亦相當於記憶體面之端部或記憶胞陣列之端部。
1.3實施方式之效果 根據本實施方式，能夠提供能縮小晶片尺寸之半導體記憶裝置。
以下，對本實施方式之效果進行詳細描述。
半導體記憶裝置10具備設置於半導體基板30上之複數個記憶體面PB0～PB3，各記憶體面具有以下之構成。於半導體基板30之上方設置有記憶胞陣列16_0(或16_1、16_2、16_3)，於半導體基板30與記憶胞陣列之間、且記憶體面之Y方向之一端設置有第1周邊電路PE0_1(或PE1_1、PE2_1、PE3_1)，於記憶體面之Y方向之另一端設置有第2周邊電路PE0_2(或PE1_2、PE2_2、PE3_2)。於半導體基板30與記憶胞陣列之間、且第1周邊電路與第2周邊電路之間設置有感測放大器SA0_1(或SA1_1、SA2_1、SA3_1)。第2周邊電路之Y方向之長度比感測放大器之Y方向之長度之一半短。利用此種構成，能夠確保於鄰接之記憶體面間配置記憶體面共用電路之區域，並且能夠以與半導體基板30之上方未設置記憶胞陣列之周邊電路區域101相接之方式設置第2周邊電路。藉此，能夠縮小設置複數個記憶體面之半導體基板30之區域。即，能夠縮小半導體記憶裝置10之晶片尺寸。
又，於各記憶體面，將字元線WL於X方向之中央分離成左側(或一端側)與右側(或另一端側)，於分離之字元線間配置字元線開關電路WS0a、WS0b。字元線開關電路WS0a連接於左側之字元線，字元線開關電路WS0b連接於右側之字元線。換言之，左側之字元線與右側之字元線被分別引出並分別連接至字元線開關電路WS0a、WS0b。這樣一來，藉由將左側之字元線與右側之字元線分別引出至字元線開關電路WS0a、WS0b，能夠使記憶體面內之字元線開關電路至字元線端部之距離變短至1/2。藉此，能夠減少字元線之電阻及寄生電容，能夠使寫入動作、讀出動作及抹除動作高速化。
又，例如藉由將感測放大器SA0_1與記憶體面PB0之端部隔離配置、即將感測放大器SA0_1配置於第1周邊電路PE0_1與第2周邊電路PE0_2之間，能夠使連接感測放大器SA0_1與位元線BL之位元線接線區域至包含記憶胞電晶體MT之記憶體柱MP之距離變短，因此能夠使寫入動作及讀出動作高速化。又，半導體記憶裝置10具有4個記憶體面，4個記憶體面各自獨立地進行動作。例如，各記憶體面能夠不同步地進行讀出動作。因此，於各記憶體面，本記憶體面用於讀出動作之電源電路配置於本記憶體面內。即，本記憶體面使用之電源電路不配置於其他記憶體面內，而是配置於本記憶體面內之半導體基板30與記憶胞陣列16之間。藉此，能夠減少讀出動作時從電源電路產生之雜訊對其他記憶體面之讀出動作造成影響。
進而，上述實施方式中，以NAND型快閃記憶體為例對半導體記憶裝置進行了說明，但並不限定於NAND型快閃記憶體，而是能夠應用於其他所有半導體記憶體，進而能夠應用於半導體記憶體以外之各種記憶裝置。又，關於上述實施方式中說明之流程圖，可以改變其處理之順序，只要能夠實現即可。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例提出者，並非意圖限定發明之範圍。該等實施方式能夠以其他各種方式實施，能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其等之變化包含於發明之範圍及主旨內，同樣亦包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-52216號(申請日：2020年3月24日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10:半導體記憶裝置 11:輸入輸出電路 12:邏輯控制電路 13:待命/忙碌電路 14:暫存器群 14A:狀態暫存器 14B:位址暫存器 14C:指令暫存器 15:定序器 16:記憶胞陣列 16_0:記憶胞陣列 16_1:記憶胞陣列 16_2:記憶胞陣列 16_3:記憶胞陣列 17:電壓產生電路 18:驅動器 19:列解碼器 20:行解碼器 21:感測放大器 30:半導體基板 31~35:導電層 40:區塊絕緣層 41:電荷儲存層 42:隧道絕緣層 43:半導體層 50:cMOS電路 51:通孔 52:配線層 53:通孔 54:配線層 55:通孔 56:配線層 57:通孔 58:配線層 59:通孔 60:配線層 61:通孔 62:配線層 100:周邊電路層 100_0:周邊電路層 100_1:周邊電路層 100_2:周邊電路層 100_3:周邊電路層 101:周邊電路區域 101A:周邊電路 200:記憶胞陣列層 BD0:區塊解碼器 BD1:區塊解碼器 BD2:區塊解碼器 BD3:區塊解碼器 BL0~BLi:位元線 BLK0~BLKm:區塊 C1:電容器 CC0:行控制電路 CC1:行控制電路 CC2:行控制電路 CC3:行控制電路 CGD0:驅動器 CGD1:驅動器 CGD2:驅動器 CGD3:驅動器 CP1:接觸插塞 CP2:接觸插塞 CP3:接觸插塞 CP4:接觸插塞 DPC:資料通路電路 IOP:IO電容器 IOR:輸入輸出電路 LVG0:低電壓產生電路 LVG1:低電壓產生電路 LVG2:低電壓產生電路 LVG3:低電壓產生電路 MT0~MT7:記憶胞電晶體 PB0~PB3:記憶體面 PD:焊墊 PE0:周邊電路 PE0_1:周邊電路 PE0_2:周邊電路 PE0_3:周邊電路 PE0_4:周邊電路 PE1:周邊電路 PE1_1:周邊電路 PE1_2:周邊電路 PE1_3:周邊電路 PE1_4:周邊電路 PE2:周邊電路 PE2_1:周邊電路 PE2_2:周邊電路 PE2_3:周邊電路 PE2_4:周邊電路 PE3:周邊電路 PE3_1:周邊電路 PE3_2:周邊電路 PE3_3:周邊電路 PE3_4:周邊電路 RC0:列控制電路 RC1:列控制電路 RC2:列控制電路 RC3:列控制電路 RP0:升壓電路 RP0_1:升壓電路 RP0_2:升壓電路 RP1:升壓電路 RP1_1:升壓電路 RP1_2:升壓電路 RP2:升壓電路 RP2_1:升壓電路 RP2_2:升壓電路 RP3:升壓電路 RP3_1:升壓電路 RP3_2:升壓電路 SA0:感測放大器 SA0_1:感測放大器 SA0_2:感測放大器 SA1:感測放大器 SA1_1:感測放大器 SA1_2:感測放大器 SA2:感測放大器 SA2_1:感測放大器 SA2_2:感測放大器 SA3:感測放大器 SA3_1:感測放大器 SA3_2:感測放大器 SGD0~SGD3:選擇閘極線 ST1:選擇電晶體 ST2:選擇電晶體 SU0~SU3:串單元 T1~T9:nMOS電晶體 T10:pMOS電晶體 T11~T14:nMOS電晶體 T15:pMOS電晶體 T16:pMOS電晶體 WL0~WL7:字元線 WS0a:字元線開關電路 WS0b:字元線開關電路 WS1a:字元線開關電路 WS1b:字元線開關電路 WS2a:字元線開關電路 WS2b:字元線開關電路 WS3a:字元線開關電路 WS3b:字元線開關電路
圖1係表示實施方式之半導體記憶裝置之電路構成之方塊圖。 圖2係實施方式中之記憶胞陣列內之區塊之電路圖。 圖3係實施方式中之記憶胞陣列內之記憶胞電晶體之剖視圖。 圖4係表示實施方式之半導體記憶裝置之布局之概念性立體圖。 圖5係表示實施方式中之周邊電路區域之平面布局之概要之圖。 圖6係表示實施方式中之周邊電路區域之平面布局之詳情之圖。 圖7係表示實施方式中之感測放大器之電路構成之一例之圖。 圖8係實施方式之半導體記憶裝置之剖視圖。
10:半導體記憶裝置
100:周邊電路層
100_1:周邊電路層
100_2:周邊電路層
100_3:周邊電路層
101:周邊電路區域
101A:周邊電路
PB0~PB3:記憶體面
PD:焊墊
PE0_1:周邊電路
PE0_2:周邊電路
PE0_3:周邊電路
PE0_4:周邊電路
PE1_1:周邊電路
PE1_2:周邊電路
PE1_3:周邊電路
PE1_4:周邊電路
PE2_1:周邊電路
PE2_2:周邊電路
PE2_3:周邊電路
PE2_4:周邊電路
PE3_1:周邊電路
PE3_2:周邊電路
PE3_3:周邊電路
PE3_4:周邊電路
SA0_1:感測放大器
SA0_2:感測放大器
SA1_1:感測放大器
SA1_2:感測放大器
SA2_1:感測放大器
SA2_2:感測放大器
SA3_1:感測放大器
SA3_2:感測放大器
WS0a:字元線開關電路
WS0b:字元線開關電路
WS1a:字元線開關電路
WS1b:字元線開關電路
WS2a:字元線開關電路
WS2b:字元線開關電路
WS3a:字元線開關電路
WS3b:字元線開關電路

Claims (13)

  1. 一種半導體記憶裝置，其包含：記憶胞陣列，其設置於與基板交叉之第1方向，包含複數個記憶胞；第1周邊電路，其設置於上述基板與上述記憶胞陣列之間；第2周邊電路，其設置於上述基板與上述記憶胞陣列之間，且與上述第1周邊電路隔離地設置於與上述第1方向交叉之第2方向；及感測放大器，其設置於上述基板與上述記憶胞陣列之間，且係上述第1周邊電路與上述第2周邊電路之間；上述第2周邊電路之上述第2方向之長度，比上述感測放大器之上述第2方向之長度之一半短。
  2. 如請求項1之半導體記憶裝置，其中上述感測放大器包含檢測上述記憶胞所記憶之資料之電路。
  3. 如請求項1之半導體記憶裝置，其中上述第1周邊電路及上述第2周邊電路包含電源電路。
  4. 如請求項1之半導體記憶裝置，其中上述第1周邊電路包含輸出第1電壓之第1升壓電路，上述第2周邊電路包含輸出與上述第1電壓不同之第2電壓之第2升壓電路。
  5. 如請求項1之半導體記憶裝置，其進而包含第1導電層，上述第1導電 層於上述第1周邊電路及上述第2周邊電路與上述記憶胞陣列之間，呈沿著上述基板面之平板狀設置，且與上述記憶胞電性連接，上述第2周邊電路，配置於上述第1導電層之端部附近之上述第1方向。
  6. 如請求項1之半導體記憶裝置，其進而包含第1導電層，上述第1導電層設置於上述記憶胞陣列之與上述基板相反之側之上述第1方向，於上述第2方向上延伸，且與上述記憶胞電性連接，上述第2周邊電路，配置於上述第1導電層之端部附近之上述第1方向。
  7. 如請求項1之半導體記憶裝置，其進而包含：輸入輸出電路，其從上述第1方向觀察，以不與上述記憶胞陣列重疊之方式設置於上述基板之上述第2方向之一端，於與上述記憶胞之間輸入輸出資料；及定序器，其設置於上述基板與上述記憶胞陣列之間，控制上述感測放大器、第1周邊電路、及第2周邊電路；上述定序器從上述第1方向觀察，與上述輸入輸出電路分開，與上述記憶胞陣列重疊。
  8. 如請求項7之半導體記憶裝置，其進而包含電容器，上述電容器設置於上述基板與上述記憶胞陣列之間，電性連接於上述輸入輸出電路中之電源之配線， 上述電容器從上述第1方向觀察，與上述記憶胞陣列重疊。
  9. 如請求項1之半導體記憶裝置，其進而包含第3周邊電路，上述第3周邊電路從上述第1方向觀察，於上述基板之上述第2方向之一端，不與上述記憶胞陣列重疊，於與上述第1方向及上述第2方向交叉之第3方向上延伸，於上述第3周邊電路之上述第3方向之中央，具有於與上述記憶胞之間輸入輸出資料之輸入輸出電路，於較上述第3周邊電路之上述第3方向之中央外側之位置，具有電源電路。
  10. 如請求項1之半導體記憶裝置，其進而包含：複數個導電層，其等積層於上述基板之上述第1方向；柱，其於上述第1方向上貫通上述導電層，具有半導體層；上述導電層與上述柱交叉之部分，作為上述記憶胞發揮功能。
  11. 如請求項1之半導體記憶裝置，進而包含：複數個第1導電層，其等積層於上述基板之上述第1方向；複數個第2導電層，其等積層於上述基板之上述第1方向，且於與上述第1方向及上述第2方向交叉之第3方向上，與上述第1導電層分開地設置；第1柱，其於上述第1方向上貫通上述第1導電層，具有半導體層；第2柱，其於上述第1方向上貫通上述第2導電層，具有半導體層；及 開關電路，其設置於上述第1導電層與上述第2導電層之間，將上述第1導電層及上述第2導電層電性連接至上述第1周邊電路；上述第1導電層與上述第1柱交叉之部分、及上述第2導電層與上述第2柱交叉之部分，作為上述記憶胞發揮功能。
  12. 如請求項1之半導體記憶裝置，其中上述感測放大器具有比上述第1周邊電路及上述第2周邊電路細緻之設計規則。
  13. 如請求項1之半導體記憶裝置，其進而包含第3周邊電路，上述第3周邊電路從上述第1方向觀察，於上述基板之上述第2方向之一端，不與上述記憶胞陣列重疊，於與上述第1方向及上述第2方向交叉之第3方向上延伸，上述第3周邊電路係以與上述第2周邊電路相接之方式配置。
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