JP2023140625A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に交互に並ぶ複数の第１メモリ層及び複数の第２メモリ層を備える。複数の第１メモリ層及び複数の第２メモリ層は、複数のメモリストリングと、これらに共通に接続された第１配線と、を備える。複数の第１メモリ層及び複数の第２メモリ層は、第１配線に電気的に接続された信号増幅回路と、信号増幅回路に接続された第２配線と、第２配線に接続された第１スイッチトランジスタと、第１スイッチトランジスタを介して第２配線に電気的に接続された第３配線と、第１スイッチトランジスタを介さずに第２配線に電気的に接続された第４配線と、を備える。半導体記憶装置は、第１方向に延伸し複数の第１メモリ層中の第３配線に接続された複数の第１ビアコンタクト電極と、第１方向に延伸し複数の第２メモリ層中の第４配線に接続された複数の第２ビアコンタクト電極と、を備える。【選択図】図１１

Description

本実施形態は、半導体記憶装置に関する。
基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。
米国特許第１０，６０７，９９５号明細書 特開２０１７－０５６４５２号公報
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板、並びに、基板の表面と交差する第１方向に交互に並ぶ複数の第１メモリ層及び複数の第２メモリ層を備える。基板は、第１方向と交差する第２方向に並ぶ複数のローカルブロック領域と、複数のローカルブロック領域に対して第２方向に並ぶフックアップ領域と、を備える。複数のローカルブロック領域において、複数の第１メモリ層及び複数の第２メモリ層は、それぞれ、第２方向に延伸し、第１方向及び第２方向と交差する第３方向に並ぶ複数のメモリストリングと、第３方向に延伸し、複数のメモリストリングに共通に接続された第１配線と、を備える。フックアップ領域において、複数の第１メモリ層及び複数の第２メモリ層は、それぞれ、第１配線に電気的に接続された信号増幅回路と、信号増幅回路に接続された第２配線と、第２配線に接続された第１スイッチトランジスタと、第１スイッチトランジスタを介して第２配線に電気的に接続された第３配線と、第１スイッチトランジスタを介さずに第２配線に電気的に接続された第４配線と、を備える。フックアップ領域は、第１方向に延伸し、複数の第１メモリ層中の第３配線に接続された複数の第１ビアコンタクト電極と、第１方向に延伸し、複数の第２メモリ層中の第４配線に接続された複数の第２ビアコンタクト電極と、を備える。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 図２のＡで示す部分を拡大して示す模式的な平面図である。 図５のＢで示す部分を拡大して示す模式的な平面図である。 図２のＣ１で示す部分を拡大して示す模式的な平面図である。 図７に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図７に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図２のＣ２で示す部分を拡大して示す模式的な平面図である。 本実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。 同半導体記憶装置の一部の構成について説明するための模式的な回路図である。 同半導体記憶装置の一部の構成について説明するための模式的な平面図である。 同半導体記憶装置の一部の構成について説明するための模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の読出動作について説明するための模式的なタイミングチャートである。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 同読出動作について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。 その他の実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。本実施形態に係る半導体記憶装置は、半導体基板Ｓｕｂと、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの上方に設けられたトランジスタ層ＬＴと、を備える。
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、メモリセルアレイ層ＬＭＣＡ中の構成を制御する周辺回路の一部が設けられていても良い。
メモリセルアレイ層ＬＭＣＡには、後述するメモリセルＭＣが設けられている。トランジスタ層ＬＴには、メモリセルアレイ層ＬＭＣＡ中の構成を制御する制御回路が設けられている。
［メモリセルアレイ層ＬＭＣＡ中の構成］
図２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、複数のローカルブロック領域ＲＬＢＬＫと、複数のフックアップ領域ＲＨＵと、複数のローカルブロック接続線領域ＲＬＢＩＧと、を備える。ローカルブロック領域ＲＬＢＬＫは、Ｘ方向及びＹ方向においてマトリクス状に並ぶ。フックアップ領域ＲＨＵは、それぞれ、Ｙ方向に並ぶ複数のローカルブロック領域ＲＬＢＬＫに対応して設けられている。フックアップ領域ＲＨＵは、Ｘ方向に並び、Ｙ方向においてローカルブロック領域ＲＬＢＬＫと隣り合う。ローカルブロック接続線領域ＲＬＢＩＧは、それぞれ、Ｙ方向に並ぶ複数のローカルブロック領域ＲＬＢＬＫと、これらに対応するフックアップ領域ＲＨＵと、に対応して設けられている。ローカルブロック接続線領域ＲＬＢＩＧは、Ｘ方向において、これら複数のローカルブロック領域ＲＬＢＬＫ及びフックアップ領域ＲＨＵと並ぶ。
図２の例では、Ｙ方向に並ぶ２つのローカルブロック領域ＲＬＢＬＫの間に、Ｘ方向に延伸するローカルブロック接続線ＬＢＩ＿ａが設けられている。これら２つのローカルブロック領域ＲＬＢＬＫ中の構成は、それぞれ、ローカルブロック接続線ＬＢＩ＿ａに接続されている。また、ローカルブロック接続線領域ＲＬＢＩＧには、Ｙ方向に延伸するローカルブロック接続線ＬＢＩ＿ｂが設けられている。Ｙ方向に並ぶ複数のローカルブロック接続線ＬＢＩ＿ａは、このローカルブロック接続線ＬＢＩ＿ｂに共通に接続されている。また、フックアップ領域ＲＨＵには、Ｘ方向に延伸するローカルブロック接続線ＬＢＩ＿ｃが設けられている。ローカルブロック接続線ＬＢＩ＿ｂは、ローカルブロック接続線ＬＢＩ＿ｃ等の構成を介して、トランジスタ層ＬＴ中の構成に電気的に接続される。
［ローカルブロック領域ＲＬＢＬＫ中の構成］
図３は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図４は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
図３に示す様に、メモリセルアレイ層ＬＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。図３には、下方から数えて奇数番目のメモリ層ＭＬを、メモリ層ＭＬ＿Ｏとして示している。また、下方から数えて偶数番目のメモリ層ＭＬを、メモリ層ＭＬ＿Ｅとして示している。また、Ｚ方向において隣り合う２つのメモリ層ＭＬの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
図４に示す様に、ローカルブロック領域ＲＬＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。ストリングユニットＳＵは、それぞれ、複数のメモリ層ＭＬに対応して設けられた複数のメモリユニットＭＵを備える。複数のメモリユニットＭＵは、それぞれ、２つのメモリストリングＭＳを備える。これら２つのメモリストリングＭＳの一端は、それぞれ、ローカルブロック接続線ＬＢＩ＿ａに接続される。また、これら２つのメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ローカルブロック接続線ＬＢＩ＿ａ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積層を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリユニットＭＵに含まれる複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のローカルブロック領域ＲＬＢＬＫ中の全てのメモリユニットＭＵに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。２つのメモリストリングＭＳに対応する２つのドレイン側選択ゲート線は、それぞれ、１つのストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。２つのメモリストリングＭＳに対応する２つのソース側選択ゲート線ＳＧＳは、それぞれ、１つのストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。
図５は、図２のＡで示す部分を拡大して示す模式的な平面図である。図６は、図５のＢで示す部分を拡大して示す模式的な平面図である。
図５に示す様に、ローカルブロック領域ＲＬＢＬＫには、Ｙ方向に並ぶ複数のメモリセル領域ＲＭＣと、Ｙ方向において隣り合う２つのメモリセル領域ＲＭＣの間に設けられたラダー領域ＲＬＤと、が設けられている。また、ローカルブロック領域ＲＬＢＬＫのＹ方向の端部には、選択トランジスタ領域ＲＳＧＤが設けられている。尚、Ｙ方向において並ぶ２つのローカルブロック領域ＲＬＢＬＫの間には、ローカルブロック接続線領域ＲＬＢＩＬが設けられている。
図６に示す様に、メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１１０を備える。これら複数の半導体層１１０は、それぞれ、図５を参照して説明した複数のメモリセル領域ＲＭＣ、複数のラダー領域ＲＬＤ、及び、選択トランジスタ領域ＲＳＧＤにわたってＹ方向に延伸する。半導体層１１０は、例えば、直列に接続された複数のメモリセルＭＣ（図４）、及び、これらに接続された選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１１０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等を含んでいても良い。
メモリセル領域ＲＭＣには、例えば図６に示す様に、Ｘ方向において隣り合う２つの半導体層１１０の間に位置し、Ｙ方向に並ぶ複数のビア電極１２０が設けられている。また、メモリセル領域ＲＭＣにおいて、メモリ層ＭＬは、複数のビア電極１２０のＸ方向の側面と半導体層１１０との間に設けられた複数のゲート絶縁層１３０を備える。
ビア電極１２０は、例えば、複数のメモリセルＭＣのゲート電極、及び、これらに接続されたワード線ＷＬ等として機能する。ビア電極１２０は、例えば図６に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１２１と、タングステン（Ｗ）等の導電層１２２と、を含んでいても良い。ビア電極１２０は、例えば図３に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、Ｙ方向において隣り合う２つのビア電極１２０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３（図６）が設けられている。
ゲート絶縁層１３０は、例えば、半導体層１１０のＸ方向の側面に設けられたトンネル絶縁層１３１と、そのＸ方向の側面に設けられた電荷蓄積層１３２と、そのＸ方向の側面に設けられたブロック絶縁層１３３と、を備える。
トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
電荷蓄積層１３２は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良い。また、この多結晶シリコン（Ｓｉ）には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が含まれていても良いし、これらの不純物が含まれていなくても良い。
ブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。また、ブロック絶縁層１３３は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。
選択トランジスタ領域ＲＳＧＤ（図６）には、Ｘ方向において隣り合う２つの半導体層１１０の間に位置し、Ｙ方向に並ぶ導電層１４０及びビア電極１５０が設けられている。選択トランジスタ領域ＲＳＧＤにおいて、メモリ層ＭＬは、複数の半導体層１１０のＹ方向の一端に接続された複数の半導体層１６０を備える。
導電層１４０は、例えば、半導体層１１０に正孔のチャネルを形成したり、半導体層１１０に形成された正孔のチャネルに電圧を供給したりするためのコンタクト電極等として機能する。導電層１４０は、例えば図６に示す様に、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１４１と、窒化チタン（ＴｉＮ）等の導電層１４２と、を含んでいても良い。導電層１４０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、導電層１４０の外周面には、ノンドープの多結晶シリコン（Ｓｉ）等を含むの半導体層１４３が設けられていても良い。尚、半導体層１４３は、省略しても良い。
ビア電極１５０は、例えば、複数のドレイン側選択トランジスタＳＴＤのゲート電極、及び、これらに接続されたドレイン側選択ゲート線ＳＧＤ等として機能する。ビア電極１５０は、例えば図６に示す様に、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１５１と、窒化チタン（ＴｉＮ）等の導電層１５２と、を含んでいても良い。ビア電極１５０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、ビア電極１５０の外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１５３が設けられている。また、ビア電極１５０の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁層１５４が設けられていても良い。尚、ビア電極１５０のＹ方向における幅は、導電層１４０のＹ方向における幅より大きくても良い。
半導体層１６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含んでいても良い。また、Ｘ方向において隣り合う２つの半導体層１６０の間には、絶縁層１６１が設けられている。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１６１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
ラダー領域ＲＬＤ（図５）において、Ｘ方向において隣り合う２つの半導体層１１０の間には、導電層１４０又はビア電極１５０が設けられている。また、図示は省略するものの、導電層１４０及びビア電極１５０の外周面には、それぞれ、半導体層１４３（図６）及び絶縁層１５３（図６）が設けられている。
ローカルブロック接続線領域ＲＬＢＩＬ（図６）において、メモリ層ＭＬは、導電層１７０を備える。また、ローカルブロック接続線領域ＲＬＢＩＬには、導電層１７０に沿ってＸ方向に並ぶ複数の絶縁層１７１（図６）が設けられている。
導電層１７０は、例えば、ローカルブロック接続線ＬＢＩ＿ａ（図２）として機能する。導電層１７０は、例えば、窒化チタン（ＴｉＮ）等を含んでいても良い。導電層１７０は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に接続されている。尚、導電層１７０は、Ｙ方向において並ぶ２つのローカルブロック領域ＲＬＢＬＫ中の半導体層１１０に、電気的に接続されている。
絶縁層１７１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１７１は、例えば図３に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
［ローカルブロック接続線領域ＲＬＢＩＧ中の構成］
ローカルブロック接続線領域ＲＬＢＩＧにおいて、メモリ層ＭＬは、Ｙ方向に延伸する一対の導電層１８０を備える。また、ローカルブロック接続線領域ＲＬＢＩＧには、Ｘ方向において隣り合う２つの導電層１８０の間に位置し、Ｙ方向に並ぶ複数の絶縁層１８１が設けられている。
導電層１８０は、例えば、ローカルブロック接続線ＬＢＩ＿ｂ（図２）として機能する。導電層１８０は、例えば、窒化チタン（ＴｉＮ）等を含んでいても良い。導電層１８０は、Ｙ方向に延伸し、複数の導電層１７０のＸ方向の一端部に接続されている。
絶縁層１８１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１８１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、Ｙ方向において隣り合う２つの絶縁層１８１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１８２が設けられている。絶縁層１８１のＸ方向における幅は、絶縁層１８２のＸ方向における幅より大きくても良い。
［フックアップ領域ＲＨＵ中の構成］
［フックアップの構成］
図７は、図２のＣ１で示す部分を拡大して示す模式的な平面図である。図８は、図７に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図９は、図７に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図７に示す様に、フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数の引出線領域ＲＬＬＥ，ＲＬＬＯと、Ｘ方向において隣り合う２つの引出線領域ＲＬＬＥ，ＲＬＬＯの間に設けられたビアコンタクト電極領域ＲＣＣと、が設けられている。
引出線領域ＲＬＬＥ，ＲＬＬＯにおいて、メモリ層ＭＬは、Ｘ方向に延伸する導電層１９０を備える。また、引出線領域ＲＬＬＥ，ＲＬＬＯには、導電層１９０に沿ってＸ方向に並ぶ複数の絶縁層１９１が設けられている。
導電層１９０は、ローカルブロック接続線ＬＢＩ＿ｃ（図２）として機能する。以下、引出線領域ＲＬＬＥ中の導電層１９０に対応するローカルブロック接続線ＬＢＩ＿ｃを、ローカルブロック接続線ＬＢＩ＿ｃｅと呼ぶ場合がある。また、引出線領域ＲＬＬＯ中の導電層１９０に対応するローカルブロック接続線ＬＢＩ＿ｃを、ローカルブロック接続線ＬＢＩ＿ｃｏと呼ぶ場合がある。導電層１９０は、例えば、窒化チタン（ＴｉＮ）等を含んでいても良い。導電層１９０は、図２～図６を参照して説明した導電層１８０と電気的に接続されている。尚、図７の例において、導電層１９０のＹ方向の側面には、複数の絶縁層１９１に対応する複数の凸状の曲面が設けられている。
絶縁層１９１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。絶縁層１９１は、例えば図８に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
ビアコンタクト電極領域ＲＣＣには、例えば図７に示す様に、導電層１９０に沿ってＸ方向に並ぶ複数のビアコンタクト電極ＣＣが設けられている。また、ビアコンタクト電極領域ＲＣＣにおいて、メモリ層ＭＬは、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１０２を備える。
ビアコンタクト電極ＣＣは、例えば図８に示す様に、略円柱状の部分１９２と、この部分１９２の下端部に設けられた略円盤状の部分１９３と、を備える。
部分１９２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層１９４と、タングステン（Ｗ）等の導電層１９５と、を含んでいても良い。部分１９２は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、この部分１９２の外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１９６が設けられていても良い。絶縁層１９６の外周面の一部は、絶縁層１０１に接する。また、絶縁層１９６の外周面の一部は、絶縁層１０２に接する。絶縁層１９６の、絶縁層１０２に接する部分の径方向における厚みは、絶縁層１０１に接する部分の径方向における厚みより大きくても良い。
部分１９３は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層１９４を含んでいても良い。部分１９３は、いずれかのメモリ層ＭＬに含まれており、いずれかのメモリ層ＭＬに含まれる導電層１９０のＸ方向の側面に接続されている。尚、フックアップ領域ＲＨＵには、全てのメモリ層ＭＬに対応するビアコンタクト電極ＣＣが設けられていても良い。この場合、ビアコンタクト電極ＣＣの数は、メモリ層ＭＬの数と一致していても良いし、メモリ層ＭＬの数より多くても良い。
尚、例えば図７に例示する様に、部分１９２の輪郭線は、所定の半径を備える円の円周に沿って設けられていても良い。また、部分１９３の輪郭線の一部は、これよりも大きい半径を有する円の円周に沿って設けられていても良い。また、部分１９３の輪郭線のそれ以外の部分は、この円の内側に設けられていても良い。例えば、図７の例では、部分１９３の導電層１９０との接続部分が、複数の凹状の曲面を含んでいる。この部分は、上記円の内側に設けられている。また、図７の例では、部分１９３の絶縁層１９６との接続部分が、この絶縁層１９６に対応するビアコンタクト電極ＣＣの中心点を中心とする円の外周面に沿って設けられた凹状の曲面を含んでいる。この部分は、上記円の内側に設けられている。尚、部分１９３のＸＹ断面における面積は、部分１９２のＸＹ断面における面積より大きくても良い。
図８に例示する様に、メモリ層ＭＬ＿Ｏにおいては、引出線領域ＲＬＬＯに設けられた導電層１９０が、ビアコンタクト電極ＣＣに接続されている。また、メモリ層ＭＬ＿Ｏにおいては、引出線領域ＲＬＬＥに設けられた導電層１９０が、ビアコンタクト電極ＣＣに接続されていない。
また、メモリ層ＭＬ＿Ｅにおいては、引出線領域ＲＬＬＯに設けられた導電層１９０が、ビアコンタクト電極ＣＣに接続されていない。また、メモリ層ＭＬ＿Ｅにおいては、引出線領域ＲＬＬＥに設けられた導電層１９０が、ビアコンタクト電極ＣＣに接続されている。
［プリアンプ回路ＰＡ及びスイッチ回路ＥＳ＿ＳＷの構成］
図１０は、図２のＣ２で示す部分を拡大して示す模式的な平面図である。図１１及び図１２は、本実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。図１３及び図１４は、本実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。
尚、図１３及び図１４には、メモリ層ＭＬ＿Ｅ中の導電層１９０に接続されたビアコンタクト電極ＣＣを、ビアコンタクト電極ＣＣＥとして示している。また、メモリ層ＭＬ＿Ｏ中の導電層１９０に接続されたビアコンタクト電極ＣＣを、ビアコンタクト電極ＣＣＯとして示している。
図１１及び図１２に示す様に、メモリ層ＭＬ＿Ｏ，ＭＬ＿Ｅは、それぞれ、プリアンプ回路ＰＡ及びスイッチ回路ＥＳ＿ＳＷを備える。
図１１及び図１２に示す様に、プリアンプ回路ＰＡは、ノードＮ１～Ｎ３を備える。ノードＮ１は、図５、図６等を参照して説明した導電層１８０（ローカルブロック接続線ＬＢＩ＿ｂ）と導通している。ノードＮ２は、ローカルブロック接続線ＬＢＩ＿ｃｏと導通している。また、ノードＮ２は、スイッチ回路ＥＳ＿ＳＷを介して、ローカルブロック接続線ＬＢＩ＿ｃｅに電気的に接続されている。ノードＮ３は、接地電圧が供給される電圧供給線と導通している。
また、プリアンプ回路ＰＡは、ノードＮ１，Ｎ２の間に接続されたトランジスタＴｒ１と、ノードＮ２，Ｎ３の間に直列に接続されたトランジスタＴｒ２，Ｔｒ３と、ノードＮ１，Ｎ３の間に接続されたトランジスタＴｒ４と、を備えている。トランジスタＴｒ１～Ｔｒ４は、例えば、Ｎチャネル型の電界効果トランジスタである。
トランジスタＴｒ１のソース電極は、ノードＮ２に接続されている。トランジスタＴｒ１のドレイン電極は、ノードＮ１に接続されている。トランジスタＴｒ１のゲート電極は、信号線Ｐｒｅ＿ＷＥに接続されている。
トランジスタＴｒ２のソース電極は、トランジスタＴｒ３のドレイン電極に接続されている。トランジスタＴｒ２のドレイン電極は、ノードＮ２に接続されている。トランジスタＴｒ２のゲート電極は、信号線Ｐｒｅ＿ＲＥに接続されている。
トランジスタＴｒ３のソース電極は、ノードＮ３に接続されている。トランジスタＴｒ３のドレイン電極は、トランジスタＴｒ２のソース電極に接続されている。トランジスタＴｒ３のゲート電極は、ノードＮ１に接続されている。
トランジスタＴｒ４のソース電極は、ノードＮ３に接続されている。トランジスタＴｒ４のドレイン電極は、ノードＮ１に接続されている。トランジスタＴｒ４のゲート電極は、信号線Ｐｒｅ＿ｒｅｓｅｔに接続されている。
スイッチ回路ＥＳ＿ＳＷは、トランジスタＴｒ５を備える。トランジスタＴｒ５のソース電極は、ローカルブロック接続線ＬＢＩ＿ｃｅに接続されている。トランジスタＴｒ５のドレイン電極は、ノードＮ２に接続されている。トランジスタＴｒ５のゲート電極は、信号線ＥＯ＿ｓｅｌｅｃｔｏｒに接続されている。
尚、図１１には、ビアコンタクト電極ＣＣを図示している。上述の通り、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｅは、ビアコンタクト電極ＣＣに接続され、これを介してトランジスタ層ＬＴ中の構成に接続される。一方、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｏは、ビアコンタクト電極ＣＣに接続されない。従って、トランジスタ層ＬＴ中の構成に接続されない。
同様に、図１２にも、ビアコンタクト電極ＣＣを図示している。上述の通り、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ｃｅは、ビアコンタクト電極ＣＣに接続されない。従って、トランジスタ層ＬＴ中の構成に接続されない。一方、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ｃｏは、ビアコンタクト電極ＣＣに接続され、これを介してトランジスタ層ＬＴ中の構成に接続される。
図１３及び図１４に示す様に、メモリ層ＭＬは、導電層２１０を備える。また、フックアップ領域には、導電層２１０に沿って並ぶ複数の絶縁層２１１が設けられている。
導電層２１０は、図１１及び図１２を参照して説明したノードＮ１として機能する。導電層２１０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２１１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２１１は、例えば図１０に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、導電層２２０を備える。また、フックアップ領域には、導電層２２０に沿って並ぶ複数の絶縁層２２１が設けられている。
導電層２２０は、図１１及び図１２を参照して説明したノードＮ２として機能する。導電層２２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２２１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２２１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、複数の半導体層２３０を備える。また、フックアップ領域には、複数の半導体層２３０に接続された複数のビア電極２３１が設けられている。
半導体層２３０は、図１１及び図１２を参照して説明したトランジスタＴｒ３，Ｔｒ４のソース領域として機能する。半導体層２３０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
ビア電極２３１は、図１１及び図１２を参照して説明したノードＮ３として機能する。ビア電極２３１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。ビア電極２３１は、例えば図１０に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、複数の半導体層２４０を備える。また、フックアップ領域には、複数の半導体層２４０に対応して設けられた複数のビア電極２４１と、これら複数のビア電極２４１の外周面を覆う絶縁層２４２と、が設けられている。
半導体層２４０は、図１１及び図１２を参照して説明したトランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５のチャネル領域として機能する。半導体層２４０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
ビア電極２４１は、図１１及び図１２を参照して説明したＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５のゲート電極として機能する。また、ビア電極２４１は、図１１及び図１２を参照して説明した信号線Ｐｒｅ＿ＷＥ，Ｐｒｅ＿ＲＥ，Ｐｒｅ＿ｒｅｓｅｔ，ＥＯ＿ｓｅｌｅｃｔｏｒとして機能する。ビア電極２４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２４２は、図１１及び図１２を参照して説明したトランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５のゲート絶縁膜として機能する。絶縁層２４２は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。ビア電極２４１及び絶縁層２４２は、例えば図１０に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、半導体層２３０の外周面の一部に接続された半導体層２５０と、半導体層２５０の外周面の一部に接続された絶縁層２５１と、を備える。また、フックアップ領域には、半導体層２５０に接続された絶縁層２５２と、半導体層２５０の外周面の一部に接続された半導体層２５３と、が設けられている。
半導体層２５０は、図１１及び図１２を参照して説明したトランジスタＴｒ３のチャネル領域として機能する。半導体層２５０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２５１は、図１１及び図１２を参照して説明したトランジスタＴｒ３のゲート絶縁膜として機能する。絶縁層２５１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
絶縁層２５２は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２５２は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
半導体層２５３は、半導体層２５０等によって構成されるトランジスタＴｒ３において、リーク電流を抑制する。半導体層２５３は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。尚、半導体層２５３に含まれる不純物の濃度は、半導体層２５０に含まれる不純物の濃度よりも大きい。半導体層２５３は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、複数の半導体層２６０を備える。また、フックアップ領域には、複数の半導体層２６０に接続された複数の絶縁層２６１が設けられている。
複数の半導体層２６０の一部は、導電層２１０及び半導体層２４０に接続されている。この様な半導体層２６０は、図１１及び図１２を参照して説明したトランジスタＴｒ１，Ｔｒ４のドレイン領域として機能する。
また、複数の半導体層２６０の一部は、２つの半導体層２４０、及び、導電層２２０に接続されている。この様な半導体層２６０は、図１１及び図１２を参照して説明したトランジスタＴｒ１のソース領域、及び、トランジスタＴｒ２のドレイン領域として機能する。
また、複数の半導体層２６０の一部は、半導体層２４０及び半導体層２５０に接続されている。この様な半導体層２６０は、図１１及び図１２を参照して説明したトランジスタＴｒ２のソース領域、及び、トランジスタＴｒ３のドレイン領域として機能する。
また、複数の半導体層２６０の一部は、導電層２２０及び半導体層２４０に接続されている。この様な半導体層２６０は、図１１及び図１２を参照して説明したトランジスタＴｒ５のドレイン領域として機能する。
また、複数の半導体層２６０の一部は、導電層１９０及び半導体層２４０に接続されている。この様な半導体層２６０は、図１１及び図１２を参照して説明したトランジスタＴｒ５のソース領域として機能する。
半導体層２６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２６１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２６１は、例えば図１０に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
また、図１３及び図１４に示す様に、メモリ層ＭＬは、半導体層２７０を備える。半導体層２７０は、絶縁層２５１を介して半導体層２５０に対向し、且つ、導電層２１０に接続されている。また、フックアップ領域には、半導体層２７０に接続された絶縁層２７１が設けられている。
半導体層２７０は、図１１及び図１２を参照して説明したトランジスタＴｒ３のゲート電極として機能する。半導体層２７０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２７１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２７１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
［トランジスタ層ＬＴ中の構成］
図１５及び図１６は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
トランジスタ層ＬＴは、複数のメモリ層ＭＬ＿Ｏに対応して設けられた複数のセンスアンプ回路ＳＡ＿Ｏと、複数のメモリ層ＭＬ＿Ｅに対応して設けられた複数のセンスアンプ回路ＳＡ＿Ｅと、を備える。
図１５に示す様に、センスアンプ回路ＳＡ＿Ｏは、ビット線ＢＬ、及び、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ｃｏに接続されている。
センスアンプ回路ＳＡ＿Ｏは、ビット線ＢＬ及び電圧ノードＶｓｓの間に直列に接続されたトランジスタＴｒ１１，Ｔｒ１２と、ビット線ＢＬ及び電圧ノードＶｄｄの間に直列に接続されたトランジスタＴｒ１３，Ｔｒ１４と、電圧ノードＶｐｒｅ及びビアコンタクト電極ＣＣの間に接続されたトランジスタＴｒ１５と、ビット線ＢＬ及びビアコンタクト電極ＣＣの間に接続されたトランジスタＴｒ１６と、を備える。トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１５，Ｔｒ１６は、例えば、Ｎチャネル型の電界効果トランジスタである。トランジスタＴｒ１３，Ｔｒ１４は、例えば、Ｐチャネル型の電界効果トランジスタである。
トランジスタＴｒ１１のソース電極は、トランジスタＴｒ１２のドレイン電極に接続されている。トランジスタＴｒ１１のドレイン電極は、ビット線ＢＬに接続されている。トランジスタＴｒ１１のゲート電極は、信号線ａｍｐ＿ＲＥに接続されている。トランジスタＴｒ１２のソース電極は、電圧ノードＶｓｓに接続されている。トランジスタＴｒ１２のゲート電極は、ビアコンタクト電極ＣＣに接続されている。
トランジスタＴｒ１３のソース電極は、トランジスタＴｒ１４のドレイン電極に接続されている。トランジスタＴｒ１３のドレイン電極は、ビット線ＢＬに接続されている。トランジスタＴｒ１３のゲート電極は、信号線／ａｍｐ＿ＲＥに接続されている。トランジスタＴｒ１４のソース電極は、電圧ノードＶｄｄに接続されている。トランジスタＴｒ１４のゲート電極は、ビアコンタクト電極ＣＣに接続されている。
トランジスタＴｒ１５のソース電極は、ビアコンタクト電極ＣＣに接続されている。トランジスタＴｒ１５のドレイン電極は、電圧ノードＶｐｒｅに接続されている。トランジスタＴｒ１５のゲート電極は、信号線ａｍｐ＿ｐｒｅに接続されている。
トランジスタＴｒ１６のソース電極は、ビアコンタクト電極ＣＣに接続されている。トランジスタＴｒ１６のドレイン電極は、ビット線ＢＬに接続されている。トランジスタＴｒ１６のゲート電極は、信号線ａｍｐ＿ＷＥに接続されている。
図１６に示す様に、センスアンプ回路ＳＡ＿Ｅは、ビット線ＢＬ、及び、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｅに接続されている。センスアンプ回路ＳＡ＿Ｅは、センスアンプ回路ＳＡ＿Ｏと同様に構成されている。
尚、センスアンプ回路ＳＡ＿Ｏと、センスアンプ回路ＳＡ＿Ｅとは、お互いに独立して制御可能である。即ち、センスアンプ回路ＳＡ＿Ｅに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥ，ａｍｐ＿ｐｒｅ，ａｍｐ＿ＷＥは、それぞれ、センスアンプ回路ＳＡ＿Ｏに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥ，ａｍｐ＿ｐｒｅ，ａｍｐ＿ＷＥとは電気的に独立であり、異なる信号を入力可能である。
［読出動作］
図１７は、本実施形態に係る半導体記憶装置の読出動作について説明するための模式的なタイミングチャートである。図１８～図３３は、本実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
尚、図１８～図３３には、複数のメモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中の構成、及び、これら対応する複数のビット線ＢＬを一つにまとめて示している。図中の各配線には、（ＶＥ／ＶＯ）の様に、電圧の状態を示している。一つ目の電圧ＶＥは、メモリ層ＭＬ＿Ｅに含まれる配線、又は、メモリ層ＭＬ＿Ｅに対応するビット線ＢＬの電圧の状態を示すこととする。また、二つ目の電圧ＶＯは、メモリ層ＭＬ＿Ｏに含まれる配線、又は、メモリ層ＭＬ＿Ｏに対応するビット線ＢＬの電圧の状態を示すこととする。
また、図１８～図３３では、ビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｅに、センスアンプ回路ＳＡ＿Ｅが接続されている。しかしながら、図１５及び図１６を参照して説明した様に、センスアンプ回路ＳＡ＿Ｅは、メモリ層ＭＬ＿Ｅに対応するビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｅのみに接続されており、メモリ層ＭＬ＿Ｏに対応するビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｅには接続されていない。
同様に、図１８～図３３では、ビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｏに、センスアンプ回路ＳＡ＿Ｏが接続されている。しかしながら、図１５及び図１６を参照して説明した様に、センスアンプ回路ＳＡ＿Ｏは、メモリ層ＭＬ＿Ｏに対応するビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｏのみに接続されており、メモリ層ＭＬ＿Ｅに対応するビット線ＢＬ及びローカルブロック接続線ＬＢＩ＿ｃｏには接続されていない。
読出動作が開始されるタイミングでは、図１８に示す様に、読出動作の対象であるメモリストリングＭＳに対応するドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ及びワード線ＷＬの電圧が“Ｌ”に設定されている。
また、プリアンプ回路ＰＡに対応する信号線Ｐｒｅ＿ＷＥ，Ｐｒｅ＿ＲＥ，Ｐｒｅ＿ｒｅｓｅｔの電圧が、“Ｌ，Ｌ，Ｌ”に設定されている。
また、スイッチ回路ＥＳ＿ＳＷに対応する信号線ＥＯ＿ｓｅｌｅｃｔｏｒの電圧が“Ｌ”に設定されている。
また、センスアンプ回路ＳＡ＿Ｅ，ＳＡ＿Ｏに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥ，ａｍｐ＿ｐｒｅ，ａｍｐ＿ＷＥの電圧が、“Ｌ，Ｈ，Ｌ，Ｌ”に設定されている。
読出動作のタイミングｔ１０１では、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの放電を行う。例えば、図１９に示す様に、信号線Ｐｒｅ＿ｒｅｓｅｔの電圧を“Ｈ”に設定する。これにより、トランジスタＴｒ４がＯＮ状態となり、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの電圧が“Ｌ”となる。
読出動作のタイミングｔ１０２では、ワード線ＷＬの電圧を調整する。例えば、選択ワード線ＷＬの電圧を、所定の読出電圧に設定する。読出電圧は、メモリセルＭＣに記録されたデータに応じて、メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の大きさの電圧である。また、非選択ワード線ＷＬの電圧を、読出パス電圧に設定する。読出パス電圧は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさの電圧である。
読出動作のタイミングｔ１０３では、例えば図１９に示す様に、ドレイン側選択ゲート線ＳＧＤの電圧を“Ｈ”に設定する。これにより、ドレイン側選択ゲート線ＳＧＤがＯＮ状態となり、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のメモリストリングＭＳ中の電圧が“Ｌ”となる。
読出動作のタイミングｔ１０４では、例えば図１９に示す様に、信号線ＥＯ＿ｓｅｌｅｃｔｏｒの電圧を“Ｈ”に設定する。これにより、トランジスタＴｒ５がＯＮ状態となる。
読出動作のタイミングｔ１０５では、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの放電を終了する。例えば、図２０に示す様に、信号線Ｐｒｅ＿ｒｅｓｅｔの電圧を“Ｌ”に設定する。これにより、トランジスタＴｒ４がＯＦＦ状態となる。
読出動作のタイミングｔ１０６では、プリチャージ動作を実行する。例えば、図２１に示す様に、信号線Ｐｒｅ＿ＷＥ、及び、センスアンプ回路ＳＡ＿Ｅに対応する信号線ａｍｐ＿ｐｒｅを“Ｈ”に設定する。これにより、トランジスタＴｒ１、及び、センスアンプ回路ＳＡ＿Ｅに対応するトランジスタＴｒ１５がＯＮ状態となる。これに伴い、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｅ，ＬＢＩ＿ｃｏ，ＬＢＩ＿ａ、及び、メモリストリングＭＳ中の電圧が“Ｈ”となる。また、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ｃｅ，ＬＢＩ＿ｃｏ，ＬＢＩ＿ａ、及び、メモリストリングＭＳ中の電圧が“Ｌ”となる。
読出動作のタイミングｔ１０７では、プリチャージ動作を終了する。例えば、図２２に示す様に、信号線Ｐｒｅ＿ＷＥ、及び、センスアンプ回路ＳＡ＿Ｅに対応する信号線ａｍｐ＿ｐｒｅを“Ｌ”に設定する。これにより、トランジスタＴｒ１、及び、センスアンプ回路ＳＡ＿Ｅに対応するトランジスタＴｒ１５がＯＦＦ状態となる。
また、読出動作のタイミングｔ１０７では、放電動作を実行する。例えば、図２２に示す様に、ソース側選択ゲート線ＳＧＳの電圧を“Ｈ”に設定する。これにより、ソース側選択トランジスタＳＴＳがＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｅにおいては、読出データＲが読み出される。即ち、メモリ層ＭＬ＿Ｅにおいては、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳ中の電圧が“Ｈ”である。従って、選択メモリセルＭＣのしきい値電圧が上記読出電圧よりも小さい場合、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳ中の電荷が放電され、これらの電圧は“Ｌ”となる。この場合、トランジスタＴｒ３はＯＦＦ状態となる。また、選択メモリセルＭＣのしきい値電圧が上記読出電圧よりも大きい場合、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳ中の電荷は放電されず、これらの電圧は“Ｈ”に維持される。この場合、トランジスタＴｒ３はＯＮ状態となる。
一方、メモリ層ＭＬ＿Ｏにおいては、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳ中の電圧が“Ｌ”である。従って、選択メモリセルＭＣのしきい値電圧に拘わらず、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳの電圧は“Ｌ”に維持される。従って、トランジスタＴｒ３はＯＦＦ状態となる。
読出動作のタイミングｔ１０８では、放電動作を終了する。例えば、図２３に示す様に、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳの電圧を“Ｌ”に設定する。これにより、メモリセルＭＣ、ドレイン側選択ゲート線ＳＧＤ及びソース側選択トランジスタＳＴＳがＯＦＦ状態となる。
また、読出動作のタイミングｔ１０８では、プリアンプ動作を実行する。例えば、図２３に示す様に、信号線Ｐｒｅ＿ＲＥの電圧を“Ｈ”に設定する。これにより、トランジスタＴｒ２がＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｅに対応する読出データＲは、反転データ／Ｒとしてセンスアンプ回路ＳＡ＿Ｅに転送される。即ち、メモリ層ＭＬ＿Ｅにおいて、トランジスタＴｒ３がＯＮ状態である場合、ノードＮ２には接地電圧が供給される。従って、ノードＮ２の電圧は“Ｌ”となる。この場合、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１２はＯＦＦ状態となる。また、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１４はＯＮ状態となる。一方、トランジスタＴｒ３がＯＦＦ状態である場合、ノードＮ２には接地電圧が供給されない。従って、ノードＮ２の電圧は“Ｈ”に維持される。この場合、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１２はＯＮ状態となる。また、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１４はＯＦＦ状態となる。
尚、メモリ層ＭＬ＿Ｏにおいては、トランジスタＴｒ３がＯＦＦ状態である。また、ノードＮ２の電圧は“Ｈ”に維持される。
読出動作のタイミングｔ１０９では、例えば図２４に示す様に、信号線ＥＯ＿ｓｅｌｅｃｔｏｒの電圧を“Ｌ”に設定する。これにより、トランジスタＴｒ５がＯＦＦ状態となる。
読出動作のタイミングｔ１１０では、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの放電を行う。例えば、図２５に示す様に、信号線Ｐｒｅ＿ｒｅｓｅｔの電圧を“Ｈ”に設定する。これにより、トランジスタＴｒ４がＯＮ状態となり、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの電圧が“Ｌ”となる。
読出動作のタイミングｔ１１１では、アンプ動作を実行する。例えば、図２６に示す様に、センスアンプ回路ＳＡ＿Ｅに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥを“Ｈ，Ｌ”に設定する。これにより、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１１，Ｔｒ１３がＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｅに対応する反転データ／Ｒは、読出データＲとしてビット線ＢＬに転送される。即ち、センスアンプ回路ＳＡ＿Ｅにおいて、トランジスタＴｒ１２がＯＦＦ状態であり、トランジスタＴｒ１４がＯＮ状態である場合、ビット線ＢＬの電圧は“Ｈ”となる。一方、センスアンプ回路ＳＡ＿Ｅにおいて、トランジスタＴｒ１２がＯＮ状態であり、トランジスタＴｒ１４がＯＦＦ状態である場合、ビット線ＢＬの電圧は“Ｌ”となる。尚、ビット線ＢＬに転送された読出データＲは、図示しない回路に更に転送される。
また、読出動作のタイミングｔ１１１では、例えば図２６に示す様に、ドレイン側選択ゲート線ＳＧＤの電圧を“Ｈ”に設定する。これにより、ドレイン側選択ゲート線ＳＧＤがＯＮ状態となり、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のメモリストリングＭＳ中の電圧が“Ｌ”となる。
読出動作のタイミングｔ１１２では、アンプ動作を終了する。例えば、図２７に示す様に、センスアンプ回路ＳＡ＿Ｅに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥを“Ｌ，Ｈ”に設定する。これにより、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１１，Ｔｒ１３がＯＦＦ状態となる。
また、読出動作のタイミングｔ１１２では、メモリ層ＭＬ＿Ｅ，ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａの放電を終了する。例えば、図２７に示す様に、信号線Ｐｒｅ＿ｒｅｓｅｔの電圧を“Ｌ”に設定する。これにより、トランジスタＴｒ４がＯＦＦ状態となる。
読出動作のタイミングｔ１１３では、プリチャージ動作を実行する。例えば、図２８に示す様に、信号線Ｐｒｅ＿ＷＥ、及び、センスアンプ回路ＳＡ＿Ｏに対応する信号線ａｍｐ＿ｐｒｅを“Ｈ”に設定する。これにより、トランジスタＴｒ１、及び、センスアンプ回路ＳＡ＿Ｏに対応するトランジスタＴｒ１５がＯＮ状態となる。これに伴い、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ｃｏ，ＬＢＩ＿ａ、及び、メモリストリングＭＳ中の電圧が“Ｈ”となる。
読出動作のタイミングｔ１１４では、プリチャージ動作を終了する。例えば、図２９に示す様に、信号線Ｐｒｅ＿ＷＥ、及び、センスアンプ回路ＳＡ＿Ｏに対応する信号線ａｍｐ＿ｐｒｅを“Ｌ”に設定する。これにより、トランジスタＴｒ１、及び、センスアンプ回路ＳＡ＿Ｏに対応するトランジスタＴｒ１５がＯＦＦ状態となる。
また、読出動作のタイミングｔ１１４では、例えば、図２９に示す様に、メモリ層ＭＬ＿Ｅに対応するビット線ＢＬを“Ｈ”に設定する。
読出動作のタイミングｔ１１５では、放電動作を実行する。例えば、図３０に示す様に、ソース側選択ゲート線ＳＧＳの電圧を“Ｈ”に設定する。これにより、ソース側選択トランジスタＳＴＳがＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｏにおいては、読出データＲが読み出される。
一方、メモリ層ＭＬ＿Ｅにおいては、ローカルブロック接続線ＬＢＩ＿ａ及びメモリストリングＭＳの電圧が“Ｌ”に維持される。
読出動作のタイミングｔ１１６では、放電動作を終了する。例えば、図３１に示す様に、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳの電圧を“Ｌ”に設定する。これにより、メモリセルＭＣ、ドレイン側選択ゲート線ＳＧＤ及びソース側選択トランジスタＳＴＳがＯＦＦ状態となる。
また、読出動作のタイミングｔ１１６では、プリアンプ動作を実行する。例えば、図３１に示す様に、信号線Ｐｒｅ＿ＲＥの電圧を“Ｈ”に設定する。これにより、トランジスタＴｒ２がＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｏに対応する読出データは、反転データ／Ｒとしてセンスアンプ回路ＳＡ＿Ｏに転送される。
尚、メモリ層ＭＬ＿Ｅにおいては、トランジスタＴｒ３がＯＦＦ状態である。また、ノードＮ２の電圧は“Ｌ”に維持される。
読出動作のタイミングｔ１１７では、アンプ動作を実行する。例えば、図３２に示す様に、センスアンプ回路ＳＡ＿Ｏに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥを“Ｈ，Ｌ”に設定する。これにより、センスアンプ回路ＳＡ＿Ｏ中のトランジスタＴｒ１１，Ｔｒ１３がＯＮ状態となる。
ここで、メモリ層ＭＬ＿Ｏに対応する反転データ／Ｒは、読出データＲとしてビット線ＢＬに転送される。ビット線ＢＬに転送された読出データＲは、図示しない回路に更に転送される。
読出動作のタイミングｔ１１８では、アンプ動作を終了する。例えば、図３３に示す様に、センスアンプ回路ＳＡ＿Ｏに対応する信号線ａｍｐ＿ＲＥ，／ａｍｐ＿ＲＥを“Ｌ，Ｈ”に設定する。これにより、センスアンプ回路ＳＡ＿Ｅ中のトランジスタＴｒ１１，Ｔｒ１３がＯＦＦ状態となる。
また、読出動作のタイミングｔ１１８では、例えば、図３３に示す様に、メモリ層ＭＬ＿Ｏに対応するビット線ＢＬを“Ｈ”に設定する。
［効果］
図２を参照して説明した様に、本実施形態に係る半導体記憶装置においては、複数のローカルブロック領域ＲＬＢＬＫがＹ方向に並んでいる。また、これら複数のローカルブロック領域ＲＬＢＬＫに対応してそれぞれフックアップ領域を設けるのではなく、これら複数のローカルブロック領域ＲＬＢＬＫに対応する共通のフックアップ領域ＲＨＵを設けている。この様な構成によれば、フックアップ領域ＲＨＵの面積を、大幅に削減することが可能である。
ここで、本実施形態に係る半導体記憶装置では、複数のローカルブロック領域ＲＬＢＬＫとフックアップ領域ＲＨＵとを接続するための領域として、ローカルブロック接続線領域ＲＬＢＩＧを設けている。また、図３等に示す様に、ローカルブロック接続線領域ＲＬＢＩＧにおいては、各メモリ層ＭＬに、導電層１８０を設けている。この様な構成では、Ｚ方向に並ぶ複数の導電層１８０の間で、静電容量が大きくなってしまう場合がある。
ここで、例えば図２２及び図３０を参照して説明した様に、読出動作では、放電動作を実行する。放電動作では、ローカルブロック接続線ＬＢＩ＿ａ，ＬＢＩ＿ｂ中の電荷を、メモリストリングＭＳを介して放電する。ここで、全てのメモリ層ＭＬにおいて同時にこの様な動作を実行した場合、放電動作に要する時間が、大きくバラついてしまう場合がある。この様な場合、選択メモリセルＭＣに記録されたデータを、好適に読み出せない場合がある。
例えば、Ｚ方向に並ぶ２つのメモリ層ＭＬにおいて選択メモリセルＭＣがＯＮ状態であった場合、これら２つのメモリ層ＭＬにおいて、放電動作に要する時間は比較的短い。一方、Ｚ方向に並ぶ２つのメモリ層ＭＬの一方のみにおいて選択メモリセルＭＣがＯＮ状態であった場合、これら２つのメモリ層ＭＬにおいて、放電動作に要する時間は比較的長い。
そこで、本実施形態では、センスアンプ回路ＳＡ＿Ｏと、センスアンプ回路ＳＡ＿Ｅとを、お互いに独立して制御可能に構成している。
また、本実施形態では、図２２を参照して説明した様に、メモリ層ＭＬ＿Ｅに対応する放電動作を実行する場合に、メモリ層ＭＬ＿Ｏ中のローカルブロック接続線ＬＢＩ＿ａ，ＬＢＩ＿ｂの電圧を、接地電圧にする。また、メモリ層ＭＬ＿Ｏに対応する放電動作を実行する場合には、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ａ，ＬＢＩ＿ｂの電圧を、接地電圧にする。
この様な方法によれば、全てのメモリ層ＭＬにおいて、放電動作に要する時間のバラツキを大幅に削減することが可能である。これにより、選択メモリセルＭＣに記録されたデータを、好適に読み出すことが可能である。
また、この様な動作を実行する場合、例えば、メモリ層ＭＬ＿Ｅに対応する読出データＲをビット線ＢＬに転送し、更に、ビット線ＢＬの充電が終了してから、メモリ層ＭＬ＿Ｏに対応する読出データＲの取得のためにドレイン側選択ゲート線ＳＧＤの電圧を“Ｈ”に設定することも考えられる。しかしながら、この様な場合、読出動作に要する時間が２倍程度に増大してしまう場合がある。
そこで、本実施形態では、図１１及び図１２を参照して説明した様に、ノードＮ２と、ローカルブロック接続線ＬＢＩ＿ｃｅとの間に、トランジスタＴｒ５を設けている。また、本実施形態では、ノードＮ３と、ローカルブロック接続線ＬＢＩ＿ｂとの間に、トランジスタＴｒ４を設けている。
この様な構成によれば、例えば図２４を参照して説明した様に、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｅに読出データＲ（反転データ／Ｒ）を保持した状態で、全てのメモリ層ＭＬにおいて、ローカルブロック接続線ＬＢＩ＿ｃｅとノードＮ２とを電気的に切り離すことが可能である。
また、例えば図２５を参照して説明した様に、メモリ層ＭＬ＿Ｅ中のローカルブロック接続線ＬＢＩ＿ｃｅに読出データＲ（反転データ／Ｒ）を保持した状態で、全てのメモリ層ＭＬにおいて、ローカルブロック接続線ＬＢＩ＿ｃｅとノードＮ２とに接地電圧を供給することが可能である。
また、例えば図２６を参照して説明した様に、メモリ層ＭＬ＿Ｅに対応する読出データＲのビット線ＢＬへの転送と、メモリ層ＭＬ＿Ｏに対応する放電動作とを、並列して実行可能である。これにより、読出動作に要する時間を短縮可能である。
また、本実施形態では、トランジスタＴｒ４，Ｔｒ５を、トランジスタ層ＬＴ（図１）ではなく、各メモリ層ＭＬに設けている。この様な構成によれば、回路面積の大幅な削減が可能となる場合がある。
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。以下の説明において、第１実施形態に係る半導体記憶装置と同様の部分には同一の符号を付し、説明を省略する。
図３４及び図３５は、本実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な回路図である。図３６は、本実施形態に係る半導体記憶装置の一部の構成について説明するための模式的な平面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図１１及び図１２を参照して説明した様に、第１実施形態においては、各メモリ層ＭＬにおいて、ノードＮ２とローカルブロック接続線ＬＢＩ＿ｃｏとが、トランジスタ等を介さずに、直接導通している。一方、図３４及び図３５に示す様に、第２実施形態においては、各メモリ層ＭＬにおいて、ノードＮ２とローカルブロック接続線ＬＢＩ＿ｃｏとの間の電流経路に、スイッチ回路ＯＳ＿ＳＷが設けられている。
スイッチ回路ＯＳ＿ＳＷは、トランジスタＴｒ６を備える。トランジスタＴｒ６のソース電極は、ローカルブロック接続線ＬＢＩ＿ｃｏに接続されている。トランジスタＴｒ６のドレイン電極は、ノードＮ２に接続されている。トランジスタＴｒ６のゲート電極は、信号線ＥＯ＿ｓｅｌｅｃｔｏｒ１に接続されている。
尚、図３４及び図３５では、スイッチ回路ＥＳ＿ＳＷに対応する信号線ＥＯ＿ｓｅｌｅｃｔｏｒを、信号線ＥＯ＿ｓｅｌｅｃｔｏｒ０として示している。
図３６に示す様に、スイッチ回路ＯＳ＿ＳＷは、スイッチ回路ＥＳ＿ＳＷと同様に構成しても良い。即ち、各メモリ層ＭＬは、トランジスタＴｒ６のチャネル領域として機能する半導体層２４０と、トランジスタＴｒ６のソース領域及びドレイン領域として機能する半導体層２６０と、を備えていても良い。また、フックアップ領域には、トランジスタＴｒ６のゲート電極として機能するビア電極２４１と、トランジスタＴｒ６のゲート絶縁膜として機能する絶縁層２４２と、が設けられていても良い。
この様な構成によれば、メモリ層ＭＬ＿Ｅ中の各配線における静電容量と、メモリ層ＭＬ＿Ｏ中の各配線における静電容量と、を揃えることが可能である。これにより、より好適に読出動作を実行可能な場合がある。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成、動作等はあくまでも例示に過ぎず、具体的な構成、動作等は適宜調整可能である。
例えば、第２実施形態に係る半導体記憶装置においては、スイッチ回路ＥＳ＿ＳＷを省略しても良い。
また、図１７に例示した様な読出動作はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。
例えば、第１実施形態に係る半導体記憶装置においては、図１７等を参照して説明した様に、メモリ層ＭＬ＿Ｅに対応するアンプ動作と、メモリ層ＭＬ＿Ｏに対応する読出データＲの取得のためのドレイン側選択ゲート線ＳＧＤの制御とを、同一のタイミングｔ１１１で実行していた。しかしながら、メモリ層ＭＬ＿Ｏに対応するタイミングｔ１１１～ｔ１１８までの動作は、信号線ＥＯ＿ｓｅｌｅｃｔｏｒの電圧を“Ｌ”に設定するタイミング以降、メモリ層ＭＬ＿Ｅに対応するビット線ＢＬを充電するタイミングより前のいずれかのタイミングで開始することも考えられる。これにより、読出動作に要する時間を短縮可能である。
また、例えば、以上において例示した様なプリアンプ回路ＰＡの構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図１３及び図１４の例では、トランジスタＴｒ３が、半導体層２５０と、この外周面の一部に接する半導体層２５３と、を備える。一方、図３７の例では、トランジスタＴｒ３が、半導体層２５０のかわりに、半導体層３５０を備える。また、この構成は、半導体層２５３を備えていない。
半導体層３５０は、基本的には半導体層２５０と同様に構成されている。ただし、半導体層２５０の外周面には１つの絶縁層２５１が設けられており、半導体層２５０はこの絶縁層２５１を介して１つの半導体層２７０と対向していた。一方、半導体層３５０の外周面には２つの絶縁層２５１が設けられており、半導体層３５０はこれらの絶縁層２５１を介して２つの半導体層２７０と対向している。この様な構成では、半導体層３５０によって構成されるトランジスタＴｒ３のチャネル幅を大きくして、ＯＮ電流を増大させることが可能である。
また、例えば、図１３及び図１４の例では、トランジスタＴｒ３が、半導体層２５０と、この半導体層２５０に接する１つの絶縁層２５２と、を備える。一方、図３８の例では、トランジスタＴｒ３が、半導体層２５０のかわりに、半導体層４５０と、この半導体層４５０に接する２つの絶縁層２５２と、を備える。
半導体層４５０は、基本的には半導体層２５０と同様に構成されている。ただし、半導体層２５０の外周面の一部は、１つの絶縁層２５２の中心位置を中心とする１つの円の円周に沿って設けられていた。また、半導体層２５０の外周面のその他の部分は、この円の範囲内に設けられていた。一方、半導体層４５０の外周面の一部は、２つの絶縁層２５２の中心位置をそれぞれ中心とする２つの円の円周に沿って設けられている。また、半導体層４５０の外周面のその他の部分は、この２つの円の少なくとも一方の範囲内に設けられている。また、半導体層４５０と半導体層２７０との対向面積は、半導体層２５０と半導体層２７０との対向面積よりも大きい。この様な構成では、半導体層４５０によって構成されるトランジスタＴｒ３のチャネル長を大きくして、ＯＦＦリーク電流を抑制することが可能である。
また、プリアンプ回路ＰＡは、例えば図３９に示す様に、ノードＮ１，Ｎ２の間に並列に接続された２以上の回路要素ｐａを備えていても良い。回路要素ｐａは、それぞれ、図１１及び図１２を参照して説明したトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を備えていても良い。
また、第１実施形態及び第２実施形態に係る半導体記憶装置は、いわゆるＮＡＮＤフラッシュメモリを備えていた。しかしながら、第１実施形態及び第２実施形態において例示した様な構成は、ＮＡＮＤフラッシュメモリ以外の半導体記憶装置についても適用可能である。例えば、複数のメモリ層ＭＬに、Ｙ方向に延伸する半導体層を設け、この半導体層をチャネル領域とする一又は複数のメモリトランジスタを備える構成に対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。また、その他のメモリトランジスタを備える構成に対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。また、その他のメモリに対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。
また、図７～図９を参照して説明した様に、第１実施形態及び第２実施形態に係るビアコンタクト電極ＣＣは、Ｚ方向に延伸する部分１９２と、部分１９２の下端に接続された略円盤状の部分１９３と、を備えていた。しかしながら、ビアコンタクト電極ＣＣの構成は、適宜調整可能である。例えば、第１実施形態及び第２実施形態においては、ビアコンタクト電極ＣＣから略円盤状の部分１９３を省略しても良い。この様な場合、例えば、Ｚ方向に積層された複数の導電層１９０の上面に、それぞれ、複数のビアコンタクト電極ＣＣの下端を接続しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…半導体層、１２０…ビア電極、１３０…ゲート絶縁層、１４０…導電層、１５０…ビア電極、１６０…半導体層、１７０…導電層、１８０…導電層、ＲＬＢＬＫ…ローカルブロック領域、ＲＨＵ…フックアップ領域、ＲＬＢＩＧ，ＲＬＢＩＬ…ローカルブロック接続線領域。

Claims (8)

  1. 基板、並びに、前記基板の表面と交差する第１方向に交互に並ぶ複数の第１メモリ層及び複数の第２メモリ層を備え、
    前記基板は、
    前記第１方向と交差する第２方向に並ぶ複数のローカルブロック領域と、
    前記複数のローカルブロック領域に対して前記第２方向に並ぶフックアップ領域と
    を備え、
    前記複数のローカルブロック領域において、前記複数の第１メモリ層及び前記複数の第２メモリ層は、それぞれ、
    前記第２方向に延伸し、前記第１方向及び前記第２方向と交差する第３方向に並ぶ複数のメモリストリングと、
    前記第３方向に延伸し、前記複数のメモリストリングに共通に接続された第１配線と
    を備え、
    前記フックアップ領域において、前記複数の第１メモリ層及び前記複数の第２メモリ層は、それぞれ、
    前記第１配線に電気的に接続された信号増幅回路と、
    前記信号増幅回路に接続された第２配線と、
    前記第２配線に接続された第１スイッチトランジスタと、
    前記第１スイッチトランジスタを介して前記第２配線に電気的に接続された第３配線と、
    前記第１スイッチトランジスタを介さずに前記第２配線に電気的に接続された第４配線と
    を備え、
    前記フックアップ領域は、
    前記第１方向に延伸し、前記複数の第１メモリ層中の前記第３配線に接続された複数の第１ビアコンタクト電極と、
    前記第１方向に延伸し、前記複数の第２メモリ層中の前記第４配線に接続された複数の第２ビアコンタクト電極と
    を備える半導体記憶装置。
  2. 前記複数の第１メモリ層に対応する第１スイッチトランジスタ、及び、前記複数の第２メモリ層に対応する第１スイッチトランジスタは、それぞれ、第１半導体層を備え、
    前記フックアップ領域は、前記第１方向に延伸する第１ビア電極を備え、
    前記第１ビア電極は、前記複数の第１メモリ層に含まれる複数の第１半導体層、及び、前記複数の第２メモリ層に含まれる複数の第１半導体層に対向する
    請求項１記載の半導体記憶装置。
  3. 前記フックアップ領域において、
    前記複数の第１メモリ層及び前記複数の第２メモリ層は、それぞれ、前記第２配線に接続された第２スイッチトランジスタを備え、
    複数の前記第３配線は、前記第２スイッチトランジスタを介さずに前記第２配線に電気的に接続され、
    複数の前記第４配線は、前記第２スイッチトランジスタを介して前記第２配線に電気的に接続される
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数の第１メモリ層に対応する複数の第２スイッチトランジスタ、及び、前記複数の第２メモリ層に対応する複数の第２スイッチトランジスタは、それぞれ、第２半導体層を備え、
    前記フックアップ領域は、前記第１方向に延伸する第２ビア電極を備え、
    前記第２ビア電極は、前記複数の第１メモリ層に含まれる複数の第２半導体層、及び、前記複数の第２メモリ層に含まれる複数の第２半導体層に対向する
    請求項３記載の半導体記憶装置。
  5. 第１電圧を供給する第１電圧供給線を備え、
    前記複数の第１メモリ層に対応する複数の信号増幅回路、及び、前記複数の第２メモリ層に対応する複数の信号増幅回路は、それぞれ、
    前記第１配線に電気的に接続された第５配線と、
    前記第５配線と前記第２配線との間に電気的に接続された第１トランジスタと、
    前記第２配線と前記第１電圧供給線との間に電気的に接続された第２トランジスタと、
    前記第２トランジスタと前記第１電圧供給線との間に電気的に接続された第３トランジスタと、
    前記第５配線と前記第１電圧供給線との間に電気的に接続された第４トランジスタと
    を備え、
    前記第５配線は、前記第３トランジスタのゲート電極に接続されている
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記複数のローカルブロック領域は、それぞれ、第６配線を備え、
    前記複数のメモリストリングは、それぞれ、
    直列に接続された複数のメモリセルと、
    前記複数のメモリセルと、前記第１配線と、の間に電気的に接続された第１選択トランジスタと、
    前記複数のメモリセルと、前記第６配線と、の間に電気的に接続された第２選択トランジスタと
    を備え、
    前記半導体記憶装置は、
    前記第１電圧よりも大きい第２電圧を供給する第２電圧供給線と、
    前記第２電圧供給線と、前記複数の第１ビアコンタクト電極のうちの一つと、の間に電気的に接続された第５トランジスタと、
    前記第２電圧供給線と、前記複数の第２ビアコンタクト電極のうちの一つと、の間に電気的に接続された第６トランジスタと
    を備え、
    読出動作の、
    第１のタイミングにおいて、前記第４トランジスタのゲート電極に、前記第４トランジスタをＯＮ状態とする電圧が供給され、
    前記第１のタイミングより後の第２のタイミングにおいて、前記第５トランジスタのゲート電極に、前記第５トランジスタをＯＮ状態とする電圧が供給され、
    前記第２のタイミングより後の第３のタイミングにおいて、前記第２選択トランジスタのゲート電極に、前記第２選択トランジスタをＯＮ状態とする電圧が供給され、
    前記第３のタイミングより後の第４のタイミングにおいて、前記第４トランジスタのゲート電極に、前記第４トランジスタをＯＮ状態とする電圧が供給され、
    前記第４のタイミングより後の第５のタイミングにおいて、前記第６トランジスタのゲート電極に、前記第６トランジスタをＯＮ状態とする電圧が供給され、
    前記第５のタイミングより後の第６のタイミングにおいて、前記第２選択トランジスタのゲート電極に、前記第２選択トランジスタをＯＮ状態とする電圧が供給される
    請求項５記載の半導体記憶装置。
  7. 前記第１のタイミングから前記第３のタイミングにかけて、前記第１スイッチトランジスタのゲート電極には、前記第１スイッチトランジスタをＯＮ状態とする電圧が供給され、
    前記第４のタイミングにおいて、前記第１スイッチトランジスタは、前記第１スイッチトランジスタをＯＦＦ状態とする電圧がゲート電極に供給された状態である
    請求項６記載の半導体記憶装置。
  8. 前記第３のタイミングより後の第７のタイミングにおいて、前記第１メモリ層に対応するデータが第１ビット線に転送され、
    前記第７のタイミングより後の第８のタイミングにおいて、前記第１ビット線に第３電圧が供給され、
    前記第３のタイミングより後、前記第４のタイミングより前の第９のタイミングにおいて、前記第１スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタをＯＦＦ状態とする電圧が供給され、
    前記第９のタイミング以降、前記第８のタイミングより前の第１０のタイミングにおいて、前記第１選択トランジスタのゲート電極に、前記第１選択トランジスタをＯＮ状態とする電圧が供給される
    請求項６又は７記載の半導体記憶装置。
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