CN116844609A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种良好地进行动作的半导体存储装置。实施方式的半导体存储装置具备在第1方向上交替地排列的多个第1存储器层及多个第2存储器层。多个第1、2存储器层具备多个存储器串、及共通连接于这些存储器串的第1配线。多个第1、2存储器层具备：信号放大电路，电连接于第1配线；第2配线，连接于信号放大电路；第1开关晶体管，连接于第2配线；第3配线，经由第1开关晶体管而电连接于第2配线；及第4配线，不经由第1开关晶体管而电连接于第2配线。半导体存储装置具备：多个第1通孔接触电极，沿第1方向延伸且连接于多个第1存储器层中的第3配线；及多个第2通孔接触电极，沿第1方向延伸且连接于多个第2存储器层中的第4配线。

Description

半导体存储装置
[相关申请的交叉参考]
本申请享有以日本专利申请2022-046554号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有在与衬底的表面交叉的方向上将多个存储单元积层所得的半导体存储装置。
发明内容
本发明要解决的问题在于提供一种良好地进行动作的半导体存储装置。
一实施方式的半导体存储装置具备衬底、以及在与衬底的表面交叉的第1方向上交替地排列的多个第1存储器层及多个第2存储器层。衬底具备：多个局部块区域，沿与第1方向交叉的第2方向排列；及接线区域，相对于多个局部块区域排列在第2方向上。在多个局部块区域中，多个第1存储器层及多个第2存储器层分别具备：多个存储器串，沿第2方向延伸，且沿与第1方向及第2方向交叉的第3方向排列；及第1配线，沿第3方向延伸，且共通连接于多个存储器串。在接线区域中，多个第1存储器层及多个第2存储器层分别具备：信号放大电路，电连接于第1配线；第2配线，连接于信号放大电路；第1开关晶体管，连接于第2配线；第3配线，经由第1开关晶体管而电连接于第2配线；及第4配线，不经由第1开关晶体管而电连接于第2配线。接线区域具备：多个第1通孔接触电极，沿第1方向延伸，且连接于多个第1存储器层中的第3配线；及多个第2通孔接触电极，沿第1方向延伸，且连接于多个第2存储器层中的第4配线。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
图2是表示该半导体存储装置的一部分构成的示意性俯视图。
图3是表示该半导体存储装置的一部分构成的示意性立体图。
图4是表示该半导体存储装置的一部分构成的示意性电路图。
图5是将图2的A所示的部分放大表示的示意性俯视图。
图6是将图5的B所示的部分放大表示的示意性俯视图。
图7是将图2的C1所示的部分放大表示的示意性俯视图。
图8是将图7所示的结构沿着D-D′线切断并沿着箭头方向观察所得的示意性剖视图。
图9是将图7所示的结构沿着E-E′线切断并沿着箭头方向观察所得的示意性剖视图。
图10是将图2的C2所示的部分放大表示的示意性俯视图。
图11是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
图12是用于对该半导体存储装置的一部分构成进行说明的示意性电路图。
图13是用于对该半导体存储装置的一部分构成进行说明的示意性俯视图。
图14是用于对该半导体存储装置的一部分构成进行说明的示意性俯视图。
图15是表示该半导体存储装置的一部分构成的示意性电路图。
图16是表示该半导体存储装置的一部分构成的示意性电路图。
图17是用于对该半导体存储装置的读出动作进行说明的示意性时序图。
图18是用于对该读出动作进行说明的示意性电路图。
图19是用于对该读出动作进行说明的示意性电路图。
图20是用于对该读出动作进行说明的示意性电路图。
图21是用于对该读出动作进行说明的示意性电路图。
图22是用于对该读出动作进行说明的示意性电路图。
图23是用于对该读出动作进行说明的示意性电路图。
图24是用于对该读出动作进行说明的示意性电路图。
图25是用于对该读出动作进行说明的示意性电路图。
图26是用于对该读出动作进行说明的示意性电路图。
图27是用于对该读出动作进行说明的示意性电路图。
图28是用于对该读出动作进行说明的示意性电路图。
图29是用于对该读出动作进行说明的示意性电路图。
图30是用于对该读出动作进行说明的示意性电路图。
图31是用于对该读出动作进行说明的示意性电路图。
图32是用于对该读出动作进行说明的示意性电路图。
图33是用于对该读出动作进行说明的示意性电路图。
图34是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
图35是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
图36是用于对第2实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
图37是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
图38是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
图39是用于对其它实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并非意图限定本发明而示出。另外，以下的附图是示意图，为了便于说明，有时省略一部分构成等。另外，有时对关于多个实施方式共通的部分标注相同符号，并省略说明。
另外，在本说明书中，当我们说“半导体存储装置”时，既有指存储器裸片的情况，也有指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统的情况。进而，还有指智能手机、平板终端、个人计算机等包含主机的构成的情况。
另外，在本说明书中，当我们说第1构成“电连接”于第2构成时，既可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接时，即使第2个晶体管为断开状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，当我们说在第2构成与第3构成之“间连接着”第1构成时，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
另外，在本说明书中，当我们说电路等使2个配线等“导通”时，例如，有时指该电路等包含晶体管等，该晶体管等设置在2个配线间的电流路径中，且该晶体管等为接通状态。
另外，在本说明书中，将相对于衬底的上表面平行的规定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面且与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中的任一个对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表达以衬底为基准。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，当我们说某个构成的下表面或下端时，指该构成的衬底侧的面或端部，当我们说上表面或上端时，指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。本实施方式的半导体存储装置具备半导体衬底Sub、设置在半导体衬底Sub的上方的存储单元阵列层LMCA、及设置在存储单元阵列层LMCA的上方的晶体管层LT。
半导体衬底Sub是例如包含硼(B)等P型杂质的硅(Si)等的半导体衬底。也可以在半导体衬底Sub的上表面设置控制存储单元阵列层LMCA中的构成的周边电路的一部分。
在存储单元阵列层LMCA中设置有下述存储单元MC。在晶体管层LT中设置有控制存储单元阵列层LMCA中的构成的控制电路。
[存储单元阵列层LMCA中的构成]
图2是表示本实施方式的半导体存储装置的一部分构成的示意性俯视图。本实施方式的半导体存储装置具备多个局部块区域RLBLK、多个接线区域RHU、及多个局部块连接线区域RLBIG。局部块区域RLBLK在X方向及Y方向上排列成矩阵状。接线区域RHU分别对应于沿Y方向排列的多个局部块区域RLBLK而设置。接线区域RHU沿X方向排列，且在Y方向上与局部块区域RLBLK相邻。局部块连接线区域RLBIG分别对应于沿Y方向排列的多个局部块区域RLBLK、及与这些局部块区域RLBLK对应的接线区域RHU而设置。局部块连接线区域RLBIG与所述多个局部块区域RLBLK及接线区域RHU排列在X方向上。
在图2的例子中，在沿Y方向排列的2个局部块区域RLBLK之间设置有沿X方向延伸的局部块连接线LBI_a。所述2个局部块区域RLBLK中的构成分别连接于局部块连接线LBI_a。另外，在局部块连接线区域RLBIG中设置有沿Y方向延伸的局部块连接线LBI_b。沿Y方向排列的多个局部块连接线LBI_a共通连接于该局部块连接线LBI_b。另外，在接线区域RHU中设置有沿X方向延伸的局部块连接线LBI_c。局部块连接线LBI_b经由局部块连接线LBI_c等构成而电连接于晶体管层LT中的构成。
[局部块区域RLBLK中的构成]
图3是表示本实施方式的半导体存储装置的一部分构成的示意性立体图。图4是表示本实施方式的半导体存储装置的一部分构成的示意性电路图。
如图3所示，存储单元阵列层LMCA具备沿Z方向排列的多个存储器层ML。在图3中，将从下方数起第奇数个存储器层ML表示为存储器层ML_O。另外，将从下方数起第偶数个存储器层ML表示为存储器层ML_E。另外，于在Z方向上相邻的2个存储器层ML之间设置有氧化硅(SiO2)等的绝缘层101。
如图4所示，局部块区域RLBLK分别具备多个串组件SU。串组件SU分别具备对应于多个存储器层ML而设置的多个存储器组件MU。多个存储器组件MU分别具备2个存储器串MS。所述2个存储器串MS的一端分别连接于局部块连接线LBI_a。另外，所述2个存储器串MS的另一端分别连接于共通的源极线SL。
存储器串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC、及源极侧选择晶体管STS串联连接在局部块连接线LBI_a与源极线SL之间。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是场效应型晶体管。存储单元MC具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷储存层。存储单元MC的阈值电压根据电荷储存层中的电荷量而变化。存储单元MC存储1比特或多比特的数据。此外，在1个存储器组件MU中包含的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别共通连接于1个局部块区域RLBLK中的所有存储器组件MU。
选择晶体管(STD、STS)是场效应型晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域发挥功能。在选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。与2个存储器串MS对应的2个漏极侧选择栅极线分别共通连接于1个串组件SU中的所有存储器组件MU。与2个存储器串MS对应的2个源极侧选择栅极线SGS分别共通连接于1个串组件SU中的所有存储器组件MU。
图5是将图2的A所示的部分放大表示的示意性俯视图。图6是将图5的B所示的部分放大表示的示意性俯视图。
如图5所示，在局部块区域RLBLK中，设置有沿Y方向排列的多个存储单元区域RMC、及梯状区域RLD，该梯状区域RLD设置于在Y方向上相邻的2个存储单元区域RMC之间。另外，在局部块区域RLBLK的Y方向的端部设置有选择晶体管区域RSGD。此外，于在Y方向上排列的2个局部块区域RLBLK之间设置有局部块连接线区域RLBIL。
如图6所示，存储器层ML具备沿X方向排列的多个半导体层110。所述多个半导体层110分别横跨参照图5所说明的多个存储单元区域RMC、多个梯状区域RLD、及选择晶体管区域RSGD沿Y方向延伸。半导体层110例如作为串联连接的多个存储单元MC(图4)、及与这些存储单元MC连接的选择晶体管(STD、STS)的通道区域发挥功能。半导体层110例如也可以包含非掺杂多晶硅(Si)等。
在存储单元区域RMC中，例如像图6所示那样，设置有多个通孔电极120，所述多个通孔电极120位于在X方向上相邻的2个半导体层110之间，且沿Y方向排列。另外，在存储单元区域RMC中，存储器层ML具备设置在多个通孔电极120的X方向的侧面与半导体层110之间的多个栅极绝缘层130。
通孔电极120例如作为多个存储单元MC的栅极电极、及与它们连接的字线WL等发挥功能。通孔电极120例如也可以像图6所示那样，包含氮化钛(TiN)等的阻挡导电层121、及钨(W)等的导电层122。通孔电极120例如像图3所示那样，贯通多个存储器层ML并沿Z方向延伸。此外，于在Y方向上相邻的2个通孔电极120之间设置有氧化硅(SiO2)等的绝缘层123(图6)。
栅极绝缘层130例如具备设置在半导体层110的X方向的侧面的隧道绝缘层131、设置在该隧道绝缘层131的X方向的侧面的电荷储存层132、及设置在该电荷储存层132的X方向的侧面的阻挡绝缘层133。
隧道绝缘层131例如也可以包含氧化硅(SiO2)等。
电荷储存层132例如也可以包含多晶硅(Si)等。另外，该多晶硅(Si)中也可以包含磷(P)等N型杂质或硼(B)等P型杂质，也可以不包含这些杂质。
阻挡绝缘层133例如也可以包含氧化硅(SiO2)等。另外，阻挡绝缘层133也可以包含氧化铝(AlO)、氧化铪(HfO)或其它绝缘性金属氧化膜。
在选择晶体管区域RSGD(图6)中设置有导电层140及通孔电极150，所述导电层140及通孔电极150位于在X方向上相邻的2个半导体层110之间，且沿Y方向排列。在选择晶体管区域RSGD中，存储器层ML具备连接于多个半导体层110的Y方向的一端的多个半导体层160。
导电层140例如作为用于在半导体层110中形成空穴的通道或者对半导体层110中所形成的空穴的通道供给电压的接触电极等发挥功能。导电层140例如也可以像图6所示那样，包含含有硼(B)等P型杂质的多晶硅(Si)等的半导体层141、及氮化钛(TiN)等的导电层142。导电层140贯通多个存储器层ML并沿Z方向延伸。另外，也可以在导电层140的外周面设置有包含非掺杂多晶硅(Si)等的半导体层143。此外，也可以省略半导体层143。
通孔电极150例如作为多个漏极侧选择晶体管STD的栅极电极、及与它们连接的漏极侧选择栅极线SGD等发挥功能。通孔电极150例如也可以像图6所示那样，包含含有磷(P)等N型杂质的多晶硅(Si)等的半导体层151、及氮化钛(TiN)等的导电层152。通孔电极150贯通多个存储器层ML并沿Z方向延伸。另外，也可以在通孔电极150的外周面设置有氧化硅(SiO2)等的绝缘层153。另外，也可以在通孔电极150的中心部分设置有氧化硅(SiO2)等的绝缘层154。此外，通孔电极150的Y方向上的宽度也可以比导电层140的Y方向上的宽度大。
半导体层160例如也可以包含含有磷(P)等N型杂质的多晶硅(Si)等的半导体层。另外，于在X方向上相邻的2个半导体层160之间设置有绝缘层161。绝缘层161例如也可以包含氧化硅(SiO2)等。绝缘层161贯通多个存储器层ML并沿Z方向延伸。
在梯状区域RLD(图5)中，于在X方向上相邻的2个半导体层110之间设置有导电层140或通孔电极150。另外，虽然省略图示，但在导电层140及通孔电极150的外周面分别设置有半导体层143(图6)及绝缘层153(图6)。
在局部块连接线区域RLBIL(图6)中，存储器层ML具备导电层170。另外，在局部块连接线区域RLBIL中设置有沿着导电层170在X方向上排列的多个绝缘层171(图6)。
导电层170例如作为局部块连接线LBI_a(图2)发挥功能。导电层170例如也可以包含氮化钛(TiN)等。导电层170沿X方向延伸，且经由多个半导体层160而连接于多个半导体层110。此外，导电层170电连接于在Y方向上排列的2个局部块区域RLBLK中的半导体层110。
绝缘层171例如也可以包含氧化硅(SiO2)等。绝缘层171例如像图3所示那样，贯通多个存储器层ML并沿Z方向延伸。
[局部块连接线区域RLBIG中的构成]
在局部块连接线区域RLBIG中，存储器层ML具备沿Y方向延伸的一对导电层180。另外，在局部块连接线区域RLBIG中设置有多个绝缘层181，所述多个绝缘层181位于在X方向上相邻的2个导电层180之间，且沿Y方向排列。
导电层180例如作为局部块连接线LBI_b(图2)发挥功能。导电层180例如也可以包含氮化钛(TiN)等。导电层180沿Y方向延伸，且连接于多个导电层170的X方向的一端部。
绝缘层181例如也可以包含氧化硅(SiO2)等。绝缘层181贯通多个存储器层ML并沿Z方向延伸。此外，于在Y方向上相邻的2个绝缘层181之间设置有氧化硅(SiO2)等的绝缘层182。绝缘层181的X方向上的宽度也可以比绝缘层182的X方向上的宽度大。
[接线区域RHU中的构成]
[接线的构成]
图7是将图2的C1所示的部分放大表示的示意性俯视图。图8是将图7所示的结构沿着D-D′线切断并沿着箭头方向观察所得的示意性剖视图。图9是将图7所示的结构沿着E-E′线切断并沿着箭头方向观察所得的示意性剖视图。
如图7所示，在接线区域RHU中设置有沿X方向排列的多个引出线区域RLLE、RLLO、及设置于在X方向上相邻的2个引出线区域RLLE、RLLO之间的通孔接触电极区域RCC。
在引出线区域RLLE、RLLO中，存储器层ML具备沿X方向延伸的导电层190。另外，在引出线区域RLLE、RLLO中设置有沿着导电层190在X方向上排列的多个绝缘层191。
导电层190作为局部块连接线LBI_c(图2)发挥功能。以下，有时将与引出线区域RLLE中的导电层190对应的局部块连接线LBI_c称为局部块连接线LBI_ce。另外，有时将与引出线区域RLLO中的导电层190对应的局部块连接线LBI_c称为局部块连接线LBI_co。导电层190例如也可以包含氮化钛(TiN)等。导电层190与参照图2～图6所说明的导电层180电连接。此外，在图7的例子中，在导电层190的Y方向的侧面设置有与多个绝缘层191对应的多个凸状曲面。
绝缘层191例如也可以包含氧化硅(SiO2)等的绝缘层。绝缘层191例如像图8所示那样，贯通多个存储器层ML并沿Z方向延伸。
在通孔接触电极区域RCC中，例如像图7所示那样，设置有沿着导电层190在X方向上排列的多个通孔接触电极CC。另外，在通孔接触电极区域RCC中，存储器层ML具备氮化硅(Si3N4)等的绝缘层102。
通孔接触电极CC例如像图8所示那样，具备大致圆柱状的部分192、及设置在该部分192的下端部的大致圆盘状的部分193。
部分192例如也可以包含氮化钛(TiN)等的阻挡导电层194、及钨(W)等的导电层195。部分192贯通多个存储器层ML并沿Z方向延伸。另外，也可以在该部分192的外周面设置有氧化硅(SiO2)等的绝缘层196。绝缘层196的外周面的一部分与绝缘层101相接。另外，绝缘层196的外周面的一部分与绝缘层102相接。绝缘层196的与绝缘层102相接的部分在径向上的厚度也可以比与绝缘层101相接的部分在径向上的厚度大。
部分193例如也可以包含氮化钛(TiN)等的阻挡导电层194。部分193包含在任一个存储器层ML中，且连接于包含在任一个存储器层ML中的导电层190的X方向的侧面。此外，也可以在接线区域RHU中设置有与所有存储器层ML对应的通孔接触电极CC。在该情况下，通孔接触电极CC的数量可以与存储器层ML相同，也可以多于存储器层ML。
此外，例如像图7所例示的那样，部分192的轮廓线也可以沿着具备规定半径的圆的圆周而设置。另外，部分193的轮廓线的一部分也可以沿着具有比该部分大的半径的圆的圆周而设置。另外，部分193的轮廓线的除此以外的部分也可以设置在该圆的内侧。例如，在图7的例子中，部分193的与导电层190的连接部分包含多个凹状曲面。该部分设置在所述圆的内侧。另外，在图7的例子中，部分193的与绝缘层196的连接部分包含沿着以对应该绝缘层196的通孔接触电极CC的中心点为中心的圆的外周面而设置的凹状曲面。该部分设置在所述圆的内侧。此外，部分193的XY截面上的面积也可以比部分192的XY截面上的面积大。
像图8所例示的那样，在存储器层ML_O中，设置在引出线区域RLLO的导电层190连接于通孔接触电极CC。另外，在存储器层ML_O中，设置在引出线区域RLLE的导电层190不与通孔接触电极CC连接。
另外，在存储器层ML_E中，设置在引出线区域RLLO的导电层190不与通孔接触电极CC连接。另外，在存储器层ML_E中，设置在引出线区域RLLE的导电层190连接于通孔接触电极CC。
[前置放大器电路PA及开关电路ES_SW的构成]
图10是将图2的C2所示的部分放大表示的示意性俯视图。图11及图12是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。图13及图14是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
此外，在图13及图14中，将连接于存储器层ML_E中的导电层190的通孔接触电极CC表示为通孔接触电极CCE。另外，将连接于存储器层ML_O中的导电层190的通孔接触电极CC表示为通孔接触电极CCO。
如图11及图12所示，存储器层ML_O、ML_E分别具备前置放大器电路PA及开关电路ES_SW。
如图11及图12所示，前置放大器电路PA具备节点N1～N3。节点N1与参照图5、图6等所说明的导电层180(局部块连接线LBI_b)导通。节点N2与局部块连接线LBI_co导通。另外，节点N2经由开关电路ES_SW而电连接于局部块连接线LBI_ce。节点N3与供给接地电压的电压供给线导通。
另外，前置放大器电路PA具备连接在节点N1、N2之间的晶体管Tr1、串联连接在节点N2、N3之间的晶体管Tr2、Tr3、以及连接在节点N1、N3之间的晶体管Tr4。晶体管Tr1～Tr4例如是N通道型场效应晶体管。
晶体管Tr1的源极电极连接于节点N2。晶体管Tr1的漏极电极连接于节点N1。晶体管Tr1的栅极电极连接于信号线Pre_WE。
晶体管Tr2的源极电极连接于晶体管Tr3的漏极电极。晶体管Tr2的漏极电极连接于节点N2。晶体管Tr2的栅极电极连接于信号线Pre_RE。
晶体管Tr3的源极电极连接于节点N3。晶体管Tr3的漏极电极连接于晶体管Tr2的源极电极。晶体管Tr3的栅极电极连接于节点N1。
晶体管Tr4的源极电极连接于节点N3。晶体管Tr4的漏极电极连接于节点N1。晶体管Tr4的栅极电极连接于信号线Pre_reset。
开关电路ES_SW具备晶体管Tr5。晶体管Tr5的源极电极连接于局部块连接线LBI_ce。晶体管Tr5的漏极电极连接于节点N2。晶体管Tr5的栅极电极连接于信号线EO_selector。
此外，在图11中图示出通孔接触电极CC。如上所述，存储器层ML_E中的局部块连接线LBI_ce连接于通孔接触电极CC，经由该通孔接触电极CC而连接于晶体管层LT中的构成。另一方面，存储器层ML_E中的局部块连接线LBI_co不与通孔接触电极CC连接。因此，不与晶体管层LT中的构成连接。
同样地，在图12中也图示出通孔接触电极CC。如上所述，存储器层ML_O中的局部块连接线LBI_ce不与通孔接触电极CC连接。因此，不与晶体管层LT中的构成连接。另一方面，存储器层ML_O中的局部块连接线LBI_co连接于通孔接触电极CC，经由该通孔接触电极CC而连接于晶体管层LT中的构成。
如图13及图14所示，存储器层ML具备导电层210。另外，在接线区域中设置有沿着导电层210排列的多个绝缘层211。
导电层210作为参照图11及图12所说明的节点N1发挥功能。导电层210例如也可以包含氮化钛(TiN)等的阻挡导电层、及钨(W)等的导电层。
绝缘层211例如也可以包含氧化硅(SiO2)等。绝缘层211例如像图10所示那样，贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备导电层220。另外，在接线区域中设置有沿着导电层220排列的多个绝缘层221。
导电层220作为参照图11及图12所说明的节点N2发挥功能。导电层220例如也可以包含氮化钛(TiN)等的阻挡导电层、及钨(W)等的导电层。
绝缘层221例如也可以包含氧化硅(SiO2)等。绝缘层221贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备多个半导体层230。另外，在接线区域中设置有连接于多个半导体层230的多个通孔电极231。
半导体层230作为参照图11及图12所说明的晶体管Tr3、Tr4的源极区域发挥功能。半导体层230例如也可以包含含有磷(P)等N型杂质的多晶硅(Si)等。
通孔电极231作为参照图11及图12所说明的节点N3发挥功能。通孔电极231例如也可以包含氮化钛(TiN)等的阻挡导电层、及钨(W)等的导电层。通孔电极231例如像图10所示那样，贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备多个半导体层240。另外，在接线区域中设置有对应于多个半导体层240而设置的多个通孔电极241、及覆盖所述多个通孔电极241的外周面的绝缘层242。
半导体层240作为参照图11及图12所说明的晶体管Tr1、Tr2、Tr4、Tr5的通道区域发挥功能。半导体层240例如也可以包含含有硼(B)等P型杂质的多晶硅(Si)等。
通孔电极241作为参照图11及图12所说明的Tr1、Tr2、Tr4、Tr5的栅极电极发挥功能。另外，通孔电极241作为参照图11及图12所说明的信号线Pre_WE、Pre_RE、Pre_reset、EO_selector发挥功能。通孔电极241例如也可以包含氮化钛(TiN)等的阻挡导电层、及钨(W)等的导电层。
绝缘层242作为参照图11及图12所说明的晶体管Tr1、Tr2、Tr4、Tr5的栅极绝缘膜发挥功能。绝缘层242例如也可以包含氧化硅(SiO2)等。通孔电极241及绝缘层242例如像图10所示那样，贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备连接于半导体层230的外周面的一部分的半导体层250、及连接于半导体层250的外周面的一部分的绝缘层251。另外，在接线区域中设置有连接于半导体层250的绝缘层252、及连接于半导体层250的外周面的一部分的半导体层253。
半导体层250作为参照图11及图12所说明的晶体管Tr3的通道区域发挥功能。半导体层250例如也可以包含含有硼(B)等P型杂质的多晶硅(Si)等。
绝缘层251作为参照图11及图12所说明的晶体管Tr3的栅极绝缘膜发挥功能。绝缘层251例如也可以包含氧化硅(SiO2)等。
绝缘层252例如也可以包含氧化硅(SiO2)等。绝缘层252贯通多个存储器层ML并沿Z方向延伸。
半导体层253在包括半导体层250等的晶体管Tr3中抑制漏电流。半导体层253例如也可以包含含有硼(B)等P型杂质的多晶硅(Si)等。此外，半导体层253中包含的杂质的浓度比半导体层250中包含的杂质的浓度大。半导体层253贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备多个半导体层260。另外，在接线区域中设置有连接于多个半导体层260的多个绝缘层261。
多个半导体层260的一部分连接于导电层210及半导体层240。这种半导体层260作为参照图11及图12所说明的晶体管Tr1、Tr4的漏极区域发挥功能。
另外，多个半导体层260的一部分连接于2个半导体层240、及导电层220。这种半导体层260作为参照图11及图12所说明的晶体管Tr1的源极区域、及晶体管Tr2的漏极区域发挥功能。
另外，多个半导体层260的一部分连接于半导体层240及半导体层250。这种半导体层260作为参照图11及图12所说明的晶体管Tr2的源极区域、及晶体管Tr3的漏极区域发挥功能。
另外，多个半导体层260的一部分连接于导电层220及半导体层240。这种半导体层260作为参照图11及图12所说明的晶体管Tr5的漏极区域发挥功能。
另外，多个半导体层260的一部分连接于导电层190及半导体层240。这种半导体层260作为参照图11及图12所说明的晶体管Tr5的源极区域发挥功能。
半导体层260例如也可以包含含有磷(P)等N型杂质的多晶硅(Si)等。
绝缘层261例如也可以包含氧化硅(SiO2)等。绝缘层261例如像图10所示那样，贯通多个存储器层ML并沿Z方向延伸。
另外，如图13及图14所示，存储器层ML具备半导体层270。半导体层270介隔绝缘层251与半导体层250对向，且连接于导电层210。另外，在接线区域中设置有连接于半导体层270的绝缘层271。
半导体层270作为参照图11及图12所说明的晶体管Tr3的栅极电极发挥功能。半导体层270例如也可以包含含有磷(P)等N型杂质的多晶硅(Si)等。
绝缘层271例如也可以包含氧化硅(SiO2)等。绝缘层271贯通多个存储器层ML并沿Z方向延伸。
[晶体管层LT中的构成]
图15及图16是表示本实施方式的半导体存储装置的一部分构成的示意性电路图。
晶体管层LT具备对应于多个存储器层ML_O而设置的多个感测放大器电路SA_O、及对应于多个存储器层ML_E而设置的多个感测放大器电路SA_E。
如图15所示，感测放大器电路SA_O连接于位线BL、及存储器层ML_O中的局部块连接线LBI_co。
感测放大器电路SA_O具备串联连接在位线BL与电压节点Vss之间的晶体管Tr11、Tr12、串联连接在位线BL与电压节点Vdd之间的晶体管Tr13、Tr14、连接在电压节点Vpre与通孔接触电极CC之间的晶体管Tr15、以及连接在位线BL与通孔接触电极CC之间的晶体管Tr16。晶体管Tr11、Tr12、Tr15、Tr16例如是N通道型场效应晶体管。晶体管Tr13、Tr14例如是P通道型场效应晶体管。
晶体管Tr11的源极电极连接于晶体管Tr12的漏极电极。晶体管Tr11的漏极电极连接于位线BL。晶体管Tr11的栅极电极连接于信号线amp_RE。晶体管Tr12的源极电极连接于电压节点Vss。晶体管Tr12的栅极电极连接于通孔接触电极CC。
晶体管Tr13的源极电极连接于晶体管Tr14的漏极电极。晶体管Tr13的漏极电极连接于位线BL。晶体管Tr13的栅极电极连接于信号线/amp_RE。晶体管Tr14的源极电极连接于电压节点Vdd。晶体管Tr14的栅极电极连接于通孔接触电极CC。
晶体管Tr15的源极电极连接于通孔接触电极CC。晶体管Tr15的漏极电极连接于电压节点Vpre。晶体管Tr15的栅极电极连接于信号线amp_pre。
晶体管Tr16的源极电极连接于通孔接触电极CC。晶体管Tr16的漏极电极连接于位线BL。晶体管Tr16的栅极电极连接于信号线amp_WE。
如图16所示，感测放大器电路SA_E连接于位线BL、及存储器层ML_E中的局部块连接线LBI_ce。感测放大器电路SA_E是与感测放大器电路SA_O同样地构成。
此外，感测放大器电路SA_O与感测放大器电路SA_E能够相互独立地进行控制。也就是说，对应感测放大器电路SA_E的信号线amp_RE、/amp_RE、amp_pre、amp_WE分别与对应感测放大器电路SA_O的信号线amp_RE、/amp_RE、amp_pre、amp_WE电独立，能够输入不同的信号。
[读出动作]
图17是用于对本实施方式的半导体存储装置的读出动作进行说明的示意性时序图。图18～图33是用于对本实施方式的半导体存储装置的读出动作进行说明的示意性电路图。
此外，在图18～图33中，将多个存储器层ML_E、ML_O中的构成、及与它们对应的多个位线BL概括表示为一个。对图中的各配线，像(VE/VO)这样示出电压的状态。第一个电压VE表示存储器层ML_E中包含的配线或对应存储器层ML_E的位线BL的电压的状态。另外，第二个电压VO表示存储器层ML_O中包含的配线或对应存储器层ML_O的位线BL的电压的状态。
另外，在图18～图33中，在位线BL及局部块连接线LBI_ce连接有感测放大器电路SA_E。然而，像参照图15及图16所说明的那样，感测放大器电路SA_E只连接于对应存储器层ML_E的位线BL及局部块连接线LBI_ce，不与对应存储器层ML_O的位线BL及局部块连接线LBI_ce连接。
同样地，在图18～图33中，在位线BL及局部块连接线LBI_co连接有感测放大器电路SA_O。然而，像参照图15及图16所说明的那样，感测放大器电路SA_O只连接于对应存储器层ML_O的位线BL及局部块连接线LBI_co，不与对应存储器层ML_E的位线BL及局部块连接线LBI_co连接。
在开始读出动作的时点，如图18所示，与作为读出动作的对象的存储器串MS对应的漏极侧选择栅极线SGD、源极侧选择栅极线SGS及字线WL的电压被设定为“L”。
另外，与前置放大器电路PA对应的信号线Pre_WE、Pre_RE、Pre_reset的电压被设定为“L、L、L”。
另外，与开关电路ES_SW对应的信号线EO_selector的电压被设定为“L”。
另外，与感测放大器电路SA_E、SA_O对应的信号线amp_RE、/amp_RE、amp_pre、amp_WE的电压被设定为“L、H、L、L”。
在读出动作的时点t101，进行存储器层ML_E、ML_O中的局部块连接线LBI_a的放电。例如，如图19所示，将信号线Pre_reset的电压设定为“H”。由此，晶体管Tr4成为接通状态，存储器层ML_E、ML_O中的局部块连接线LBI_a的电压变为“L”。
在读出动作的时点t102，调整字线WL的电压。例如，将选择字线WL的电压设定为规定的读出电压。读出电压是根据记录在存储单元MC中的数据，使存储单元MC成为接通状态或断开状态的程度的大小的电压。另外，将非选择字线WL的电压设定为读出路径电压。读出路径电压是无关于记录在存储单元MC中的数据，均使存储单元MC成为接通状态的程度的大小的电压。
在读出动作的时点t103，例如像图19所示那样，将漏极侧选择栅极线SGD的电压设定为“H”。由此，漏极侧选择栅极线SGD成为接通状态，存储器层ML_E、ML_O中的存储器串MS中的电压变为“L”。
在读出动作的时点t104，例如像图19所示那样，将信号线EO_selector的电压设定为“H”。由此，晶体管Tr5成为接通状态。
在读出动作的时点t105，结束存储器层ML_E、ML_O中的局部块连接线LBI_a的放电。例如，如图20所示，将信号线Pre_reset的电压设定为“L”。由此，晶体管Tr4成为断开状态。
在读出动作的时点t106，执行预充电动作。例如，如图21所示，将信号线Pre_WE、及对应感测放大器电路SA_E的信号线amp_pre设定为“H”。由此，晶体管Tr1、及对应感测放大器电路SA_E的晶体管Tr15成为接通状态。随之，存储器层ML_E中的局部块连接线LBI_ce、LBI_co、LBI_a、及存储器串MS中的电压变为“H”。另外，存储器层ML_O中的局部块连接线LBI_ce、LBI_co、LBI_a、及存储器串MS中的电压变为“L”。
在读出动作的时点t107，结束预充电动作。例如，如图22所示，将信号线Pre_WE、及对应感测放大器电路SA_E的信号线amp_pre设定为“L”。由此，晶体管Tr1、及对应感测放大器电路SA_E的晶体管Tr15成为断开状态。
另外，在读出动作的时点t107，执行放电动作。例如，如图22所示，将源极侧选择栅极线SGS的电压设定为“H”。由此，源极侧选择晶体管STS成为接通状态。
此处，在存储器层ML_E中，读出数据R被读出。也就是说，在存储器层ML_E中，局部块连接线LBI_a及存储器串MS中的电压为“H”。因此，当选择存储单元MC的阈值电压小于所述读出电压时，局部块连接线LBI_a及存储器串MS中的电荷被放电，这些电压变为“L”。在该情况下，晶体管Tr3成为断开状态。另外，当选择存储单元MC的阈值电压大于所述读出电压时，局部块连接线LBI_a及存储器串MS中的电荷不被放电，而这些电压维持为“H”。在该情况下，晶体管Tr3成为接通状态。
另一方面，在存储器层ML_O中，局部块连接线LBI_a及存储器串MS中的电压为“L”。因此，无关于选择存储单元MC的阈值电压，而局部块连接线LBI_a及存储器串MS的电压维持为“L”。因此，晶体管Tr3成为断开状态。
在读出动作的时点t108，结束放电动作。例如，如图23所示，将字线WL、漏极侧选择栅极线SGD及源极侧选择栅极线SGS的电压设定为“L”。由此，存储单元MC、漏极侧选择栅极线SGD及源极侧选择晶体管STS成为断开状态。
另外，在读出动作的时点t108，执行前置放大器动作。例如，如图23所示，将信号线Pre_RE的电压设定为“H”。由此，晶体管Tr2成为接通状态。
此处，与存储器层ML_E对应的读出数据R作为反相数据/R被传输到感测放大器电路SA_E。也就是说，在存储器层ML_E中，晶体管Tr3为接通状态时，对节点N2供给接地电压。因此，节点N2的电压变为“L”。在该情况下，感测放大器电路SA_E中的晶体管Tr12成为断开状态。另外，感测放大器电路SA_E中的晶体管Tr14成为接通状态。另一方面，当晶体管Tr3为断开状态时，不对节点N2供给接地电压。因此，节点N2的电压维持为“H”。在该情况下，感测放大器电路SA_E中的晶体管Tr12成为接通状态。另外，感测放大器电路SA_E中的晶体管Tr14成为断开状态。
此外，在存储器层ML_O中，晶体管Tr3为断开状态。另外，节点N2的电压维持为“H”。
在读出动作的时点t109，例如像图24所示那样，将信号线EO_selector的电压设定为“L”。由此，晶体管Tr5成为断开状态。
在读出动作的时点t110，进行存储器层ML_E、ML_O中的局部块连接线LBI_a的放电。例如，如图25所示，将信号线Pre_reset的电压设定为“H”。由此，晶体管Tr4成为接通状态，存储器层ML_E、ML_O中的局部块连接线LBI_a的电压变为“L”。
在读出动作的时点t111，执行放大器动作。例如，如图26所示，将与感测放大器电路SA_E对应的信号线amp_RE、/amp_RE设定为“H、L”。由此，感测放大器电路SA_E中的晶体管Tr11、Tr13成为接通状态。
此处，与存储器层ML_E对应的反相数据/R作为读出数据R被传输到位线BL。也就是说，在感测放大器电路SA_E中，晶体管Tr12为断开状态，且晶体管Tr14为接通状态时，位线BL的电压变为“H”。另一方面，在感测放大器电路SA_E中，晶体管Tr12为接通状态，且晶体管Tr14为断开状态时，位线BL的电压变为“L”。此外，传输到位线BL的读出数据R被进一步传输到未图示的电路。
另外，在读出动作的时点t111，例如像图26所示那样，将漏极侧选择栅极线SGD的电压设定为“H”。由此，漏极侧选择栅极线SGD成为接通状态，存储器层ML_E、ML_O中的存储器串MS中的电压变为“L”。
在读出动作的时点t112，结束放大器动作。例如，如图27所示，将与感测放大器电路SA_E对应的信号线amp_RE、/amp_RE设定为“L、H”。由此，感测放大器电路SA_E中的晶体管Tr11、Tr13成为断开状态。
另外，在读出动作的时点t112，结束存储器层ML_E、ML_O中的局部块连接线LBI_a的放电。例如，如图27所示，将信号线Pre_reset的电压设定为“L”。由此，晶体管Tr4成为断开状态。
在读出动作的时点t113，执行预充电动作。例如，如图28所示，将信号线Pre_WE、及对应感测放大器电路SA_O的信号线amp_pre设定为“H”。由此，晶体管Tr1、及对应感测放大器电路SA_O的晶体管Tr15成为接通状态。随之，存储器层ML_O中的局部块连接线LBI_co、LBI_a、及存储器串MS中的电压变为“H”。
在读出动作的时点t114，结束预充电动作。例如，如图29所示，将信号线Pre_WE、及对应感测放大器电路SA_O的信号线amp_pre设定为“L”。由此，晶体管Tr1、及对应感测放大器电路SA_O的晶体管Tr15成为断开状态。
另外，在读出动作的时点t114，例如，如图29所示，将与存储器层ML_E对应的位线BL设定为“H”。
在读出动作的时点t115，执行放电动作。例如，如图30所示，将源极侧选择栅极线SGS的电压设定为“H”。由此，源极侧选择晶体管STS成为接通状态。
此处，在存储器层ML_O中，读出数据R被读出。
另一方面，在存储器层ML_E中，局部块连接线LBI_a及存储器串MS的电压维持为“L”。
在读出动作的时点t116，结束放电动作。例如，如图31所示，将字线WL、漏极侧选择栅极线SGD及源极侧选择栅极线SGS的电压设定为“L”。由此，存储单元MC、漏极侧选择栅极线SGD及源极侧选择晶体管STS成为断开状态。
另外，在读出动作的时点t116，执行前置放大器动作。例如，如图31所示，将信号线Pre_RE的电压设定为“H”。由此，晶体管Tr2成为接通状态。
此处，与存储器层ML_O对应的读出数据作为反相数据/R被传输到感测放大器电路SA_O。
此外，在存储器层ML_E中，晶体管Tr3为断开状态。另外，节点N2的电压维持为“L”。
在读出动作的时点t117，执行放大器动作。例如，如图32所示，将与感测放大器电路SA_O对应的信号线amp_RE、/amp_RE设定为“H、L”。由此，感测放大器电路SA_O中的晶体管Tr11、Tr13成为接通状态。
此处，与存储器层ML_O对应的反相数据/R作为读出数据R被传输到位线BL。传输到位线BL的读出数据R被进一步传输到未图示的电路。
在读出动作的时点t118，结束放大器动作。例如，如图33所示，将与感测放大器电路SA_O对应的信号线amp_RE、/amp_RE设定为“L、H”。由此，感测放大器电路SA_E中的晶体管Tr11、Tr13成为断开状态。
另外，在读出动作的时点t118，例如，如图33所示，将与存储器层ML_O对应的位线BL设定为“H”。
[效果]
像参照图2所说明的那样，在本实施方式的半导体存储装置中，多个局部块区域RLBLK沿Y方向排列。另外，并非对应于所述多个局部块区域RLBLK而分别设置接线区域，而是设置与所述多个局部块区域RLBLK对应的共通的接线区域RHU。根据这种构成，能够大幅度削减接线区域RHU的面积。
此处，在本实施方式的半导体存储装置中，设置局部块连接线区域RLBIG作为用于将多个局部块区域RLBLK与接线区域RHU连接的区域。另外，如图3等所示，在局部块连接线区域RLBIG中，在各存储器层ML中设置导电层180。在这种构成中，在沿Z方向排列的多个导电层180之间，静电电容可能会变大。
此处，例如像参照图22及图30所说明的那样，在读出动作中，执行放电动作。在放电动作中，将局部块连接线LBI_a、LBI_b中的电荷经由存储器串MS放电。此处，在所有存储器层ML中同时执行这种动作时，放电动作所需的时间可能会产生较大差异。在这种情况下，可能无法将记录在选择存储单元MC中的数据良好地读出。
例如，在沿Z方向排列的2个存储器层ML中选择存储单元MC均为接通状态时，在所述2个存储器层ML中，放电动作所需的时间相对较短。另一方面，当选择存储单元MC只在沿Z方向排列的2个存储器层ML的一个中为接通状态时，在所述2个存储器层ML中，放电动作所需的时间相对较长。
因此，在本实施方式中，构成为能够相互独立地控制感测放大器电路SA_O与感测放大器电路SA_E。
另外，在本实施方式中，像参照图22所说明的那样，执行与存储器层ML_E对应的放电动作时，使存储器层ML_O中的局部块连接线LBI_a、LBI_b的电压为接地电压。另外，执行与存储器层ML_O对应的放电动作时，使存储器层ML_E中的局部块连接线LBI_a、LBI_b的电压为接地电压。
根据这种方法，能够对所有存储器层ML大幅度削减放电动作所需的时间的差异。由此，能够将记录在选择存储单元MC中的数据良好地读出。
另外，执行这种动作时，例如，也考虑将与存储器层ML_E对应的读出数据R传输到位线BL，进而，位线BL的充电结束之后，将漏极侧选择栅极线SGD的电压设定为“H”，以获取与存储器层ML_O对应的读出数据R。然而，在这种情况下，读出动作所需的时间可能会增大到2倍左右。
因此，在本实施方式中，像参照图11及图12所说明的那样，在节点N2与局部块连接线LBI_ce之间设置晶体管Tr5。另外，在本实施方式中，在节点N3与局部块连接线LBI_b之间设置晶体管Tr4。
根据这种构成，例如像参照图24所说明的那样，能够在将读出数据R(反相数据/R)保存在存储器层ML_E中的局部块连接线LBI_ce的状态下，将所有存储器层ML中的局部块连接线LBI_ce与节点N2电切断。
另外，例如像参照图25所说明的那样，能够在将读出数据R(反相数据/R)保存在存储器层ML_E中的局部块连接线LBI_ce的状态下，向所有存储器层ML中的局部块连接线LBI_ce与节点N2供给接地电压。
另外，例如像参照图26所说明的那样，可以并行地执行与存储器层ML_E对应的读出数据R向位线BL的传输、及与存储器层ML_O对应的放电动作。由此，能够缩短读出动作所需的时间。
另外，在本实施方式中，将晶体管Tr4、Tr5设置在各存储器层ML中而并非晶体管层LT(图1)。根据这种构成，有时能够大幅度削减电路面积。
[第2实施方式]
接下来，对第2实施方式的半导体存储装置进行说明。在以下的说明中，对与第1实施方式的半导体存储装置相同的部分标注相同符号，并省略说明。
图34及图35是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性电路图。图36是用于对本实施方式的半导体存储装置的一部分构成进行说明的示意性俯视图。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。
但是，像参照图11及图12所说明的那样，在第1实施方式中，在各存储器层ML中，节点N2与局部块连接线LBI_co直接导通而不经由晶体管等。另一方面，如图34及图35所示，在第2实施方式中，在各存储器层ML中，在节点N2与局部块连接线LBI_co之间的电流路径中设置有开关电路OS_SW。
开关电路OS_SW具备晶体管Tr6。晶体管Tr6的源极电极连接于局部块连接线LBI_co。晶体管Tr6的漏极电极连接于节点N2。晶体管Tr6的栅极电极连接于信号线EO_selector1。
此外，在图34及图35中，将与开关电路ES_SW对应的信号线EO_selector表示为信号线EO_selector0。
如图36所示，开关电路OS_SW也可以与开关电路ES_SW同样地构成。也就是说，各存储器层ML也可以具备作为晶体管Tr6的通道区域发挥功能的半导体层240、及作为晶体管Tr6的源极区域及漏极区域发挥功能的半导体层260。另外，也可以在接线区域中设置有作为晶体管Tr6的栅极电极发挥功能的通孔电极241、及作为晶体管Tr6的栅极绝缘膜发挥功能的绝缘层242。
根据这种构成，能够使存储器层ML_E中的各配线中的静电电容与存储器层ML_O中的各配线中的静电电容一致。由此，有时能够更好地执行读出动作。
[其它实施方式]
以上，对第1实施方式及第2实施方式的半导体存储装置进行了说明。然而，以上所说明的构成、动作等只是例示，具体的构成、动作等可以适当调整。
例如，在第2实施方式的半导体存储装置中，也可以省略开关电路ES_SW。
另外，如图17所例示的读出动作只是例示，具体的方法可以适当调整。
例如，在第1实施方式的半导体存储装置中，像参照图17等所说明的那样，在同一个时点t111执行与存储器层ML_E对应的放大器动作、及用于获取与存储器层ML_O对应的读出数据R的漏极侧选择栅极线SGD的控制。然而，也考虑在将信号线EO_selector的电压设定为“L”的时点之后且将对应存储器层ML_E的位线BL充电的时点之前的任一时点开始与存储器层ML_O对应的时点t111～t118的动作。由此，能够缩短读出动作所需的时间。
另外，例如，像以上所例示的前置放大器电路PA的构成只是例示，具体的构成可以适当调整。
例如，在图13及图14的例子中，晶体管Tr3具备半导体层250、及与其外周面的一部分相接的半导体层253。另一方面，在图37的例子中，晶体管Tr3具备半导体层350代替半导体层250。另外，该构成不具备半导体层253。
半导体层350基本上与半导体层250同样地构成。但是，在半导体层250的外周面设置有1个绝缘层251，半导体层250介隔该绝缘层251与1个半导体层270对向。另一方面，在半导体层350的外周面设置有2个绝缘层251，半导体层350介隔这些绝缘层251与2个半导体层270对向。这种构成能够增大包括半导体层350的晶体管Tr3的通道宽度而增大接通电流。
另外，例如，在图13及图14的例子中，晶体管Tr3具备半导体层250、及与该半导体层250相接的1个绝缘层252。另一方面，在图38的例子中，晶体管Tr3代替半导体层250而具备半导体层450、及与该半导体层450相接的2个绝缘层252。
半导体层450基本上与半导体层250同样地构成。但是，半导体层250的外周面的一部分沿着以1个绝缘层252的中心位置为中心的1个圆的圆周而设置。另外，半导体层250的外周面的其它部分设置在该圆的范围内。另一方面，半导体层450的外周面的一部分沿着分别以2个绝缘层252的中心位置为中心的2个圆的圆周而设置。另外，半导体层450的外周面的其它部分设置在这两个圆的至少一个的范围内。另外，半导体层450与半导体层270的对向面积比半导体层250与半导体层270的对向面积大。这种构成能够增大包括半导体层450的晶体管Tr3的通道长度而抑制断开漏电流。
另外，前置放大器电路PA例如也可以像图39所示那样，具备并联连接在节点N1、N2之间的2个以上的电路元件pa。电路元件pa也可以分别具备参照图11及图12所说明的晶体管Tr1、Tr2、Tr3、Tr4。
另外，第1实施方式及第2实施方式的半导体存储装置具备所谓NAND(Not AND，与非)闪速存储器。然而，像第1实施方式及第2实施方式所例示的构成也可以应用于NAND闪速存储器以外的半导体存储装置。例如，也可以对如下构成应用像第1实施方式及第2实施方式所例示的构成，所述构成是在多个存储器层ML中设置沿Y方向延伸的半导体层，且具备将该半导体层作为通道区域的一个或多个存储晶体管。另外，也可以对具备其它存储晶体管的构成应用像第1实施方式及第2实施方式所例示的构成。另外，也可以对其它存储器应用像第1实施方式及第2实施方式所例示的构成。
另外，像参照图7～图9所说明的那样，第1实施方式及第2实施方式的通孔接触电极CC具备沿Z方向延伸的部分192、及连接于部分192的下端的大致圆盘状的部分193。然而，通孔接触电极CC的构成可以适当调整。例如，在第1实施方式及第2实施方式中，也可以从通孔接触电极CC省略大致圆盘状的部分193。在这种情况下，例如，也可以将多个通孔接触电极CC的下端分别连接到沿Z方向积层的多个导电层190的上表面。
[其它]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
110 半导体层
120 通孔电极
130 栅极绝缘层
140 导电层
150 通孔电极
160 半导体层
170 导电层
180 导电层
RLBLK 局部块区域
RHU 接线区域
RLBIG、RLBIL 局部块连接线区域。

Claims (20)

1.一种半导体存储装置，具备衬底、以及在与所述衬底的表面交叉的第1方向上交替地排列的多个第1存储器层及多个第2存储器层，
所述衬底具备：
多个局部块区域，沿与所述第1方向交叉的第2方向排列；及
接线区域，相对于所述多个局部块区域排列在所述第2方向上；
在所述多个局部块区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：
多个存储器串，沿所述第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列；及
第1配线，沿所述第3方向延伸，且共通连接于所述多个存储器串；
在所述接线区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：
信号放大电路，电连接于所述第1配线；
第2配线，连接于所述信号放大电路；
第1开关晶体管，连接于所述第2配线；
第3配线，经由所述第1开关晶体管而电连接于所述第2配线；及
第4配线，不经由所述第1开关晶体管而电连接于所述第2配线；且
所述接线区域具备：
多个第1通孔接触电极，沿所述第1方向延伸，且连接于所述多个第1存储器层中的所述第3配线；及
多个第2通孔接触电极，沿所述第1方向延伸，且连接于所述多个第2存储器层中的所述第4配线。
2.根据权利要求1所述的半导体存储装置，其中
与所述多个第1存储器层对应的多个所述第1开关晶体管、及与所述多个第2存储器层对应的多个所述第1开关晶体管分别具备第1半导体层，
所述接线区域具备沿所述第1方向延伸的第1通孔电极，且
所述第1通孔电极与所述多个第1存储器层中包含的多个所述第1半导体层、及所述多个第2存储器层中包含的多个所述第1半导体层对向。
3.根据权利要求1所述的半导体存储装置，其中
在所述接线区域中，
所述多个第1存储器层及所述多个第2存储器层分别具备连接于所述第2配线的第2开关晶体管，
多个所述第3配线不经由所述第2开关晶体管而电连接于所述第2配线，且
多个所述第4配线经由所述第2开关晶体管而电连接于所述第2配线。
4.根据权利要求3所述的半导体存储装置，其中
与所述多个第1存储器层对应的多个所述第2开关晶体管、及与所述多个第2存储器层对应的多个所述第2开关晶体管分别具备第2半导体层，
所述接线区域具备沿所述第1方向延伸的第2通孔电极，且
所述第2通孔电极与所述多个第1存储器层中包含的多个所述第2半导体层、及所述多个第2存储器层中包含的多个所述第2半导体层对向。
5.根据权利要求1所述的半导体存储装置，其具备供给第1电压的第1电压供给线，
与所述多个第1存储器层对应的多个所述信号放大电路、及与所述多个第2存储器层对应的多个所述信号放大电路分别具备：
第5配线，电连接于所述第1配线；
第1晶体管，电连接于所述第5配线与所述第2配线之间；
第2晶体管，电连接于所述第2配线与所述第1电压供给线之间；
第3晶体管，电连接于所述第2晶体管与所述第1电压供给线之间；及
第4晶体管，电连接于所述第5配线与所述第1电压供给线之间；且
所述第5配线连接于所述第3晶体管的栅极电极。
6.根据权利要求5所述的半导体存储装置，其中
所述多个局部块区域分别具备第6配线，且
所述多个存储器串分别具备：
多个存储单元，串联连接；
第1选择晶体管，电连接于所述多个存储单元与所述第1配线之间；及
第2选择晶体管，电连接于所述多个存储单元与所述第6配线之间。
7.根据权利要求6所述的半导体存储装置，其具备：
第2电压供给线，供给比所述第1电压大的第2电压；
第5晶体管，电连接于所述第2电压供给线与所述多个第1通孔接触电极中的一个之间；及
第6晶体管，电连接于所述第2电压供给线与所述多个第2通孔接触电极中的一个之间。
8.根据权利要求7所述的半导体存储装置，其中
在读出动作中的
第1时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，
在所述第1时点之后的第2时点，对所述第5晶体管的栅极电极供给使所述第5晶体管为接通状态的电压，
在所述第2时点之后的第3时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压，
在所述第3时点之后的第4时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，
在所述第4时点之后的第5时点，对所述第6晶体管的栅极电极供给使所述第6晶体管为接通状态的电压，
在所述第5时点之后的第6时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压。
9.根据权利要求8所述的半导体存储装置，其中
从所述第1时点到所述第3时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为接通状态的电压，
在所述第4时点，所述第1开关晶体管处于栅极电极被供给使所述第1开关晶体管为断开状态的电压的状态。
10.根据权利要求8所述的半导体存储装置，其中
在所述第3时点之后的第7时点，与所述多个第1存储器层的至少1个对应的数据被传输到第1位线，
在所述第7时点之后的第8时点，对所述第1位线供给第3电压，
在所述第3时点之后且所述第4时点之前的第9时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为断开状态的电压，
在所述第9时点之后且所述第8时点之前的第10时点，对所述第1选择晶体管的栅极电极供给使所述第1选择晶体管为接通状态的电压。
11.根据权利要求1所述的半导体存储装置，其中
所述多个存储器串分别具备：
第3半导体层，沿所述第2方向延伸；
第3通孔电极，在所述第3方向上与所述第3半导体层对向，且沿所述第1方向延伸；及
电荷储存层，设置在所述第3半导体层与所述第3通孔电极之间。
12.根据权利要求1所述的半导体存储装置，其中
在所述衬底、以及所述多个第1存储器层及所述多个第2存储器层中还具备沿所述第1方向排列的晶体管层，
所述晶体管层具备至少2个第2信号放大电路，
所述至少2个所述第2信号放大电路中的1个经由所述多个第1通孔接触电极中的至少1个而电连接于所述第2配线，且
所述至少2个所述第2信号放大电路中的另一个经由所述多个第2通孔接触电极中的至少1个而电连接于所述第2配线。
13.一种半导体存储装置，具备衬底、以及在与所述衬底的表面交叉的第1方向上交替地排列的多个第1存储器层及多个第2存储器层，
所述衬底具备：
多个局部块区域，沿与所述第1方向交叉的第2方向排列；及
接线区域，相对于所述多个局部块区域排列在所述第2方向上；
在所述多个局部块区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：
多个存储器串，沿所述第2方向延伸，且沿与所述第1方向及所述第2方向交叉的第3方向排列；及
第1配线，沿所述第3方向延伸，且共通连接于所述多个存储器串；
在所述接线区域中，所述多个第1存储器层及所述多个第2存储器层分别具备：
信号放大电路，电连接于所述第1配线；及
第2配线，连接于所述信号放大电路；
在所述多个局部块区域中，所述多个第1存储器层分别具备连接于所述第2配线的第1开关晶体管，
在所述多个局部块区域中，所述多个第2存储器层分别具备连接于所述第2配线的第2开关晶体管，且
所述接线区域具备：
第1通孔接触电极，沿所述第1方向延伸，经由所述第1开关晶体管而连接于所述多个第1存储器层中的1个所包含的所述第2配线；及
第2通孔接触电极，沿所述第1方向延伸，经由所述第2开关晶体管而连接于所述多个第2存储器层中的1个所包含的所述第2配线。
14.根据权利要求13所述的半导体存储装置，其中
与所述多个第1存储器层对应的多个所述第1开关晶体管、及与所述多个第2存储器层对应的多个所述第1开关晶体管分别具备第1半导体层，
所述接线区域具备沿所述第1方向延伸的第1通孔电极，且
所述第1通孔电极与所述多个第1存储器层中包含的多个所述第1半导体层、及所述多个第2存储器层中包含的多个所述第1半导体层对向。
15.根据权利要求13所述的半导体存储装置，其中
与所述多个第1存储器层对应的多个所述第2开关晶体管、及与所述多个第2存储器层对应的多个所述第2开关晶体管分别具备第2半导体层，
所述接线区域具备沿所述第1方向延伸的第2通孔电极，且
所述第2通孔电极与所述多个第1存储器层中包含的多个所述第2半导体层、及所述多个第2存储器层中包含的多个所述第2半导体层对向。
16.根据权利要求13所述的半导体存储装置，其具备供给第1电压的第1电压供给线，
与所述多个第1存储器层对应的多个所述信号放大电路、及与所述多个第2存储器层对应的多个所述信号放大电路分别具备：
第5配线，电连接于所述第1配线；
第1晶体管，电连接于所述第5配线与所述第2配线之间；
第2晶体管，电连接于所述第2配线与所述第1电压供给线之间；
第3晶体管，电连接于所述第2晶体管与所述第1电压供给线之间；及
第4晶体管，电连接于所述第5配线与所述第1电压供给线之间；且
所述第5配线连接于所述第3晶体管的栅极电极。
17.根据权利要求16所述的半导体存储装置，其中
所述多个局部块区域分别具备第6配线，
所述多个存储器串分别具备：
多个存储单元，串联连接；
第1选择晶体管，电连接于所述多个存储单元与所述第1配线之间；及
第2选择晶体管，电连接于所述多个存储单元与所述第6配线之间；
所述半导体存储装置具备：
第2电压供给线，供给比所述第1电压大的第2电压；
第5晶体管，电连接于所述第2电压供给线与所述第1通孔接触电极之间；及
第6晶体管，电连接于所述第2电压供给线与所述第2通孔接触电极之间；且
所述半导体存储装置在读出动作的
第1时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，
在所述第1时点之后的第2时点，对所述第5晶体管的栅极电极供给使所述第5晶体管为接通状态的电压，
在所述第2时点之后的第3时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压，
在所述第3时点之后的第4时点，对所述第4晶体管的栅极电极供给使所述第4晶体管为接通状态的电压，
在所述第4时点之后的第5时点，对所述第6晶体管的栅极电极供给使所述第6晶体管为接通状态的电压，
在所述第5时点之后的第6时点，对所述第2选择晶体管的栅极电极供给使所述第2选择晶体管为接通状态的电压。
18.根据权利要求17所述的半导体存储装置，其中
从所述第1时点到所述第3时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为接通状态的电压，
在所述第4时点，所述第1开关晶体管处于栅极电极被供给使所述第1开关晶体管为断开状态的电压的状态。
19.根据权利要求18所述的半导体存储装置，其中
在所述第3时点之后的第7时点，与所述多个第1存储器层的至少1个对应的数据被传输到第1位线，
在所述第7时点之后的第8时点，对所述第1位线供给第3电压，
在所述第3时点之后且所述第4时点之前的第9时点，对所述第1开关晶体管的栅极电极供给使所述第1开关晶体管为断开状态的电压，
在所述第9时点之后且所述第8时点之前的第10时点，对所述第1选择晶体管的栅极电极供给使所述第1选择晶体管为接通状态的电压。
20.根据权利要求13所述的半导体存储装置，其中
在所述衬底、以及所述多个第1存储器层及所述多个第2存储器层中还具备沿所述第1方向排列的晶体管层，
所述晶体管层具备至少2个第2信号放大电路，
所述至少2个所述第2信号放大电路中的1个经由所述第1通孔接触电极而电连接于所述第2配线，且
所述至少2个所述第2信号放大电路中的另一个经由所述第2通孔接触电极而电连接于所述第2配线。
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