JPH07130888A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH07130888A JPH07130888A JP18884393A JP18884393A JPH07130888A JP H07130888 A JPH07130888 A JP H07130888A JP 18884393 A JP18884393 A JP 18884393A JP 18884393 A JP18884393 A JP 18884393A JP H07130888 A JPH07130888 A JP H07130888A
- Authority
- JP
- Japan
- Prior art keywords
- well
- control gate
- potential
- selected block
- memory cell
- Prior art date
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 パターン面積の増大を伴うことなく書込み動
作の所要時間を短くすることを可能としたＮＡＮＤセル
型ＥＥＰＲＯＭを提供すること。 【構成】 チャネル領域上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板間の電荷の授受によりデー
タ書込み及び消去を行うメモリセルを複数配列して構成
された不揮発性半導体記憶装置において、メモリセルを
複数個直列接続してＮＡＮＤセルが構成され、このＮＡ
ＮＤセルを複数個接続してブロックが構成されており、
メモリセルをｎ型基板に形成されたｐ型ウェルに設け、
かつ選択ブロック２０2 内の制御ゲートＣＧに選択的に
正電位を印加するデータ書込み動作時に、ｐ型ウェルと
共に非選択ブロック２０1 ，２０3 〜２０N 内の制御ゲ
ートＣＧに、選択ブロック２０2 内の制御ゲートＣＧに
印加する正電位と逆極性の電位を印加することを特徴と
する。
作の所要時間を短くすることを可能としたＮＡＮＤセル
型ＥＥＰＲＯＭを提供すること。 【構成】 チャネル領域上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板間の電荷の授受によりデー
タ書込み及び消去を行うメモリセルを複数配列して構成
された不揮発性半導体記憶装置において、メモリセルを
複数個直列接続してＮＡＮＤセルが構成され、このＮＡ
ＮＤセルを複数個接続してブロックが構成されており、
メモリセルをｎ型基板に形成されたｐ型ウェルに設け、
かつ選択ブロック２０2 内の制御ゲートＣＧに選択的に
正電位を印加するデータ書込み動作時に、ｐ型ウェルと
共に非選択ブロック２０1 ，２０3 〜２０N 内の制御ゲ
ートＣＧに、選択ブロック２０2 内の制御ゲートＣＧに
印加する正電位と逆極性の電位を印加することを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層（浮遊ゲー
ト）と制御ゲートを有する電気的書替え可能なメモリセ
ルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
係わり、特にＮＡＮＤセル構成のメモリセルアレイを有
するＥＥＰＲＯＭに関する。
ト）と制御ゲートを有する電気的書替え可能なメモリセ
ルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
係わり、特にＮＡＮＤセル構成のメモリセルアレイを有
するＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース・ドレインを
隣接するもの同士で共用する形で直列接続し、一単位と
してビット線に接続するものである。メモリセルは通
常、浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース・ドレインを
隣接するもの同士で共用する形で直列接続し、一単位と
してビット線に接続するものである。メモリセルは通
常、浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電圧ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
により、その選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線の中間電位が与えられたときは電子注入が起こらず、
従ってしきい値は変化せず、負に止まる。この状態は
“０”である。
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電圧ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
により、その選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線の中間電位が与えられたときは電子注入が起こらず、
従ってしきい値は変化せず、負に止まる。この状態は
“０”である。
【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００６】以上のような動作を行うＮＡＮＤセル型Ｅ
ＥＰＲＯＭでは、書込動作時にメモリセルの制御ゲート
に高電圧Ｖppを印加するため、制御ゲート方向に沿って
フィールド領域で寄生ＭＯＳトランジスタが形成され、
隣接メモリセル間にリーク電流が発生するという問題が
ある。しかも、チップサイズを小さくするためには素子
分離の幅をあまり大きくできないため、益々リーク電流
を無くすことが難しくなる。また、同様に隣接ビット線
コンタクト間のリーク電流も大きな問題となっている。
ＥＰＲＯＭでは、書込動作時にメモリセルの制御ゲート
に高電圧Ｖppを印加するため、制御ゲート方向に沿って
フィールド領域で寄生ＭＯＳトランジスタが形成され、
隣接メモリセル間にリーク電流が発生するという問題が
ある。しかも、チップサイズを小さくするためには素子
分離の幅をあまり大きくできないため、益々リーク電流
を無くすことが難しくなる。また、同様に隣接ビット線
コンタクト間のリーク電流も大きな問題となっている。
【０００７】この問題の解決策として、メモリセルが形
成されているｐ型基板若しくはｐ型ウェルに、制御ゲー
トに印加される高電圧と逆極性の電圧、つまり負電圧を
印加することにより、寄生トランジスタにバックバイア
スを印加し、寄生トランジスタがオンすることを防ぐ、
という提案がある（特開平１−２２５４５号公報）。こ
の提案を用いると、隣接ビット線コンタクト間のリーク
電流も減少させることができる。この提案を用いた場合
の書込み動作を図１４に示す。以下に図１４を用いて従
来の動作をＣＧ１〜８のうちＣＧ１が選択された場合を
例にとって説明する。
成されているｐ型基板若しくはｐ型ウェルに、制御ゲー
トに印加される高電圧と逆極性の電圧、つまり負電圧を
印加することにより、寄生トランジスタにバックバイア
スを印加し、寄生トランジスタがオンすることを防ぐ、
という提案がある（特開平１−２２５４５号公報）。こ
の提案を用いると、隣接ビット線コンタクト間のリーク
電流も減少させることができる。この提案を用いた場合
の書込み動作を図１４に示す。以下に図１４を用いて従
来の動作をＣＧ１〜８のうちＣＧ１が選択された場合を
例にとって説明する。
【０００８】書込み動作に入るとまず、ｐウェル（Cell
-p-well:メモリセルが構成されているｐ型基板又はｐ型
ウェル）のＶss→ＶN （ＶN ＜０）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。続いて、全て
のビット線がＶcc→ＶppM （中間電位）となり、さらに
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。続
いて、ｐウェルがＶN電位に充電完了するまで待った
後、ビット線のうち“１”データを書込むメモリセルに
接続されたものがＶppM →Ｖssとなる。続いて、選択ブ
ロック内のＣＧ１がＶppM →Ｖppとなり、メモリセルへ
のデータ書込みが始まる。
-p-well:メモリセルが構成されているｐ型基板又はｐ型
ウェル）のＶss→ＶN （ＶN ＜０）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。続いて、全て
のビット線がＶcc→ＶppM （中間電位）となり、さらに
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。続
いて、ｐウェルがＶN電位に充電完了するまで待った
後、ビット線のうち“１”データを書込むメモリセルに
接続されたものがＶppM →Ｖssとなる。続いて、選択ブ
ロック内のＣＧ１がＶppM →Ｖppとなり、メモリセルへ
のデータ書込みが始まる。
【０００９】この状態をしばらく保った後、選択ブロッ
ク内のＣＧ１がＶpp→Ｖss、ＣＧ１〜８，ＳＧ１がＶpp
→Ｖssとなり、メモリセルへのデータの書込みが終わ
る。続いて、ビット線のうちＶppM 電位にあるものがＶ
ppM →Ｖssとなる。また、ｐウェルがＶN →Ｖssとな
り、書込み動作が終了する。
ク内のＣＧ１がＶpp→Ｖss、ＣＧ１〜８，ＳＧ１がＶpp
→Ｖssとなり、メモリセルへのデータの書込みが終わ
る。続いて、ビット線のうちＶppM 電位にあるものがＶ
ppM →Ｖssとなる。また、ｐウェルがＶN →Ｖssとな
り、書込み動作が終了する。
【００１０】図１４において、選択ブロック内のＣＧ１
がＶppにあるときの各ブロック内のＣＧ１〜ＣＧ８，Ｓ
Ｇ１，ＳＧ２の電圧を図１５に示す。図１４の動作で
は、負電圧ＶN にｐウェルを充電する際の負荷容量は選
択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間の
容量、非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量、ビット線とｐウェル間の容量、ソース
線(Cell-Source）とｐウェル間の容量等があり、これら
の中で非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量が支配的である。
がＶppにあるときの各ブロック内のＣＧ１〜ＣＧ８，Ｓ
Ｇ１，ＳＧ２の電圧を図１５に示す。図１４の動作で
は、負電圧ＶN にｐウェルを充電する際の負荷容量は選
択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間の
容量、非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量、ビット線とｐウェル間の容量、ソース
線(Cell-Source）とｐウェル間の容量等があり、これら
の中で非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐ
ウェル間の容量が支配的である。
【００１１】図１４の場合、非選択ブロック内のＣＧ１
〜８，ＳＧ１〜２は全てＶssに固定されているため、ｐ
ウェルをＶss→ＶN とする際に、ＣＧ１〜８，ＳＧ１〜
２の１０本の配線とｐウェルの間の容量を全て充電せね
ばならず、従って、負荷容量が大きいため、図１４中の
Ｔａのように充電所要時間が長くなり、図１４中のＴｂ
のような充電完了までの待ち時間が必要となる。
〜８，ＳＧ１〜２は全てＶssに固定されているため、ｐ
ウェルをＶss→ＶN とする際に、ＣＧ１〜８，ＳＧ１〜
２の１０本の配線とｐウェルの間の容量を全て充電せね
ばならず、従って、負荷容量が大きいため、図１４中の
Ｔａのように充電所要時間が長くなり、図１４中のＴｂ
のような充電完了までの待ち時間が必要となる。
【００１２】上記の図１４のように、書込み動作時に非
選択ブロック内のＣＧ１〜８，ＳＧ１，ＳＧ２をＶssに
固定する方式では、負電圧の充電の負荷容量が大きいた
め、図中のＴｂのような待ち時間が必要となり、書込み
動作の高速化を実現することが困難である。また、高速
化を実現するために負電圧発生回路の電流供給能力を高
めようとすると、大寸法のキャパシタやトランジスタが
必要となり、パターン面積が増大するという問題があっ
た。
選択ブロック内のＣＧ１〜８，ＳＧ１，ＳＧ２をＶssに
固定する方式では、負電圧の充電の負荷容量が大きいた
め、図中のＴｂのような待ち時間が必要となり、書込み
動作の高速化を実現することが困難である。また、高速
化を実現するために負電圧発生回路の電流供給能力を高
めようとすると、大寸法のキャパシタやトランジスタが
必要となり、パターン面積が増大するという問題があっ
た。
【００１３】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、負電圧の充電の負荷容
量が大きいことから書込み動作の所要時間を短くするこ
とが難しく、これを解決するために負電圧発生回路の電
流供給能力を高めるとパターン面積が増大してしまうと
いう問題があった。
ＡＮＤセル型ＥＥＰＲＯＭでは、負電圧の充電の負荷容
量が大きいことから書込み動作の所要時間を短くするこ
とが難しく、これを解決するために負電圧発生回路の電
流供給能力を高めるとパターン面積が増大してしまうと
いう問題があった。
【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、パターン面積の増大を
伴うことなく書込み動作の所要時間を短くすることを可
能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供することに
ある。
ので、その目的とするところは、パターン面積の増大を
伴うことなく書込み動作の所要時間を短くすることを可
能としたＮＡＮＤセル型ＥＥＰＲＯＭを提供することに
ある。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。
に本発明では、次のような構成を採用している。
【００１６】即ち本発明は、チャネル領域上に電荷蓄積
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の制御ゲートに選択的に高電位を印加するデータ書
込み動作時に、第１導電型基板又はウェルと共に非選択
ブロック内の制御ゲートに、選択ブロック内の制御ゲー
トに印加する電位と逆極性の電位を印加することを特徴
としている。
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の制御ゲートに選択的に高電位を印加するデータ書
込み動作時に、第１導電型基板又はウェルと共に非選択
ブロック内の制御ゲートに、選択ブロック内の制御ゲー
トに印加する電位と逆極性の電位を印加することを特徴
としている。
【００１７】また本発明は、チャネル領域上に電荷蓄積
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の選択ゲートに高電位を印加するデータ読出し動作
時に、第１導電型基板又はウェルと共に非選択ブロック
内の制御ゲートに、選択ブロック内の制御ゲートに印加
する電位と逆極性の電位を印加することを特徴としてい
る。
層と制御ゲートが積層され、電荷蓄積層と基板間の電荷
の授受によりデータ書込み及び消去を行うメモリセルを
複数配列して構成された不揮発性半導体記憶装置におい
て、メモリセルを、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設け、かつ選択ブロッ
ク内の選択ゲートに高電位を印加するデータ読出し動作
時に、第１導電型基板又はウェルと共に非選択ブロック
内の制御ゲートに、選択ブロック内の制御ゲートに印加
する電位と逆極性の電位を印加することを特徴としてい
る。
【００１８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【００１９】(1) メモリセルの複数個が直列接続されて
ＮＡＮＤセルを構成し、ＮＡＮＤセルの複数個からブロ
ックが構成されること。
ＮＡＮＤセルを構成し、ＮＡＮＤセルの複数個からブロ
ックが構成されること。
【００２０】(2) データ書込み動作時に、選択ブロック
内の一方の選択ゲートに高電位を印加すること。
内の一方の選択ゲートに高電位を印加すること。
【００２１】(3) データ書込み動作時に、選択ブロック
内の一方の選択ゲートに高電位を印加し、他方の選択ゲ
ートに逆極性の電位を印加すること。
内の一方の選択ゲートに高電位を印加し、他方の選択ゲ
ートに逆極性の電位を印加すること。
【００２２】(4) 逆極性の電位を、非選択ブロック内の
一部若しくは全部の選択ゲートに印加すること。
一部若しくは全部の選択ゲートに印加すること。
【００２３】(5) 逆極性の電位を、メモリセルのソース
線に印加すること。
線に印加すること。
【００２４】
【作用】本発明においては、書込み動作開始前に、第１
導電型基板又はウェル（ｐウェル）を負電圧に充電する
時に、同時に非選択ブロック内の制御ゲートを負電圧に
充電している。従って、非選択ブロック内の制御ゲート
と第１導電型基板又はウェル間の容量を負電圧充電の負
荷容量から除くことができ、負電圧充電の負荷容量を減
少させることができる。このことにより、パターン面積
をあまり増加せずに、書込み動作等の、メモリセルが形
成される第１導電型基板又はウェルを負の電圧に充電す
る動作を含む動作の所要時間を短くすることが可能とな
る。
導電型基板又はウェル（ｐウェル）を負電圧に充電する
時に、同時に非選択ブロック内の制御ゲートを負電圧に
充電している。従って、非選択ブロック内の制御ゲート
と第１導電型基板又はウェル間の容量を負電圧充電の負
荷容量から除くことができ、負電圧充電の負荷容量を減
少させることができる。このことにより、パターン面積
をあまり増加せずに、書込み動作等の、メモリセルが形
成される第１導電型基板又はウェルを負の電圧に充電す
る動作を含む動作の所要時間を短くすることが可能とな
る。
【００２５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２６】図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。メモリセルアレイ１に対して、データ書込み，
読出し，再書込み及びベリファイ読出しを行うためにビ
ット線制御回路２が設けられている。このビット線制御
回路２はデータ入出力バッファ６につながり、アドレス
バッファ４からのアドレス信号を受けるカラムデコーダ
３の出力を入力として受ける。また、メモリセルアレイ
１に対して制御ゲート及び選択ゲートを制御するために
ロウ・デコーダ５が設けられ、メモリセルアレイ１が形
成されるｐ基板（又はｐ型ウェル）の電位を制御するた
めの基板電位制御回路７が設けられている。
ＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図
である。メモリセルアレイ１に対して、データ書込み，
読出し，再書込み及びベリファイ読出しを行うためにビ
ット線制御回路２が設けられている。このビット線制御
回路２はデータ入出力バッファ６につながり、アドレス
バッファ４からのアドレス信号を受けるカラムデコーダ
３の出力を入力として受ける。また、メモリセルアレイ
１に対して制御ゲート及び選択ゲートを制御するために
ロウ・デコーダ５が設けられ、メモリセルアレイ１が形
成されるｐ基板（又はｐ型ウェル）の電位を制御するた
めの基板電位制御回路７が設けられている。
【００２７】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。
プフロップから成り、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。
【００２８】図２（ａ）（ｂ）は、メモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）の矢視Ａ−Ａ′
及びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲ま
れたｐ型シリコン基板（又はｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。
１つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）の矢視Ａ−Ａ′
及びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲ま
れたｐ型シリコン基板（又はｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。
【００２９】１つのＮＡＮＤセルに着目して説明すると
この実施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接
続されて１つのＮＡＮＤセルを構成している。メモリセ
ルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮
遊ゲート１４（１４1 ，１４2 ，…，１４8 ）が形成さ
れ、この上に層間絶縁膜１５を介して制御ゲート１６
（１６1 ，１６2 ，…，１６8 ）が形成されて、構成さ
れている。これらのメモリセルのソース・ドレインであ
るｎ型拡散層１９は隣接するもの同士共用する形で、メ
モリセルが直列接続されている。
この実施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接
続されて１つのＮＡＮＤセルを構成している。メモリセ
ルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮
遊ゲート１４（１４1 ，１４2 ，…，１４8 ）が形成さ
れ、この上に層間絶縁膜１５を介して制御ゲート１６
（１６1 ，１６2 ，…，１６8 ）が形成されて、構成さ
れている。これらのメモリセルのソース・ドレインであ
るｎ型拡散層１９は隣接するもの同士共用する形で、メ
モリセルが直列接続されている。
【００３０】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４9 ，１６9 及び１４10，１６10
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にコンタクトさせている。行方向に並ぶＮ
ＡＮＤセルの制御ゲート１４は、共通に制御ゲート線Ｃ
Ｇ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。これ
ら制御ゲート線はワード線となる。選択ゲート１４9 ，
１６9 及び１４10，１６10もそれぞれ行方向に連続的に
選択ゲート線ＳＧ１，ＳＧ２として配設されている。
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４9 ，１６9 及び１４10，１６10
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にコンタクトさせている。行方向に並ぶＮ
ＡＮＤセルの制御ゲート１４は、共通に制御ゲート線Ｃ
Ｇ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。これ
ら制御ゲート線はワード線となる。選択ゲート１４9 ，
１６9 及び１４10，１６10もそれぞれ行方向に連続的に
選択ゲート線ＳＧ１，ＳＧ２として配設されている。
【００３１】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。
クス配列されたメモリセルアレイの等価回路を示してい
る。
【００３２】以下に、本実施例の動作を図５を用いて説
明する。図５は、書込み動作時のメモリセル内の各部分
の動作タイミングを示している。以下では、ＣＧ１〜８
のうちＣＧ１が選択された場合を例にとって説明を行う
ことにする。
明する。図５は、書込み動作時のメモリセル内の各部分
の動作タイミングを示している。以下では、ＣＧ１〜８
のうちＣＧ１が選択された場合を例にとって説明を行う
ことにする。
【００３３】書込み動作に入るとまず、選択ブロック内
のＳＧ２、非選択ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２及びｐウェル（メモリセルが構成されているｐ型基
板又はｐ型ウェル）、さらにはソース（メモリセルのソ
ース線であり、全てのＮＡＮＤセルで共通電位）のＶss
→ＶN （ＶN ＜０、例えば−１Ｖ）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。
のＳＧ２、非選択ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２及びｐウェル（メモリセルが構成されているｐ型基
板又はｐ型ウェル）、さらにはソース（メモリセルのソ
ース線であり、全てのＮＡＮＤセルで共通電位）のＶss
→ＶN （ＶN ＜０、例えば−１Ｖ）という充電動作が開
始する。また、選択ブロック内のＣＧ１〜８，ＳＧ１、
全てのビット線ＢＬがＶss→Ｖccとなる。
【００３４】次いで、全てのビット線がＶcc→ＶppM
（Ｖccより高い電圧、例えば１０Ｖ）となる。続いて、
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。こ
のＶcc→ＶppM の充電動作中（或いは充電動作後）に、
ビット線のうち“１”データを書込むメモリセルに接続
されたものがＶppM →Ｖssとなる。このとき、後述する
ように本実施例では負電圧の負荷容量が従来よりも大幅
に小さいので、ｐウェルはもう既に負電圧ＶN の充電を
完了しており、従来例のような充電完了までの待ち時間
（図１４中のＴｂ）が必要ない。
（Ｖccより高い電圧、例えば１０Ｖ）となる。続いて、
選択ブロック内のＣＧ１〜８がＶcc→ＶppM となる。こ
のＶcc→ＶppM の充電動作中（或いは充電動作後）に、
ビット線のうち“１”データを書込むメモリセルに接続
されたものがＶppM →Ｖssとなる。このとき、後述する
ように本実施例では負電圧の負荷容量が従来よりも大幅
に小さいので、ｐウェルはもう既に負電圧ＶN の充電を
完了しており、従来例のような充電完了までの待ち時間
（図１４中のＴｂ）が必要ない。
【００３５】次いで、選択ブロック内のＣＧ１がＶppM
→Ｖpp（ＶppM より高い電圧、例えば２０Ｖ）となり、
メモリセルへのデータの書込みが始まる。この状態をし
ばらく保った後、選択ブロック内のＣＧ１がＶpp→Ｖs
s，ＣＧ２〜８及びＳＧ１がＶppM →Ｖssとなり、メモ
リセルへのデータの書込みが終わる。続いて、ビット線
のうちＶppM 電位にあるものがＶppM →Ｖssとなる。ま
た、ＶN 電位にある部分がＶN →Ｖssとなり、書込み動
作が終了する。
→Ｖpp（ＶppM より高い電圧、例えば２０Ｖ）となり、
メモリセルへのデータの書込みが始まる。この状態をし
ばらく保った後、選択ブロック内のＣＧ１がＶpp→Ｖs
s，ＣＧ２〜８及びＳＧ１がＶppM →Ｖssとなり、メモ
リセルへのデータの書込みが終わる。続いて、ビット線
のうちＶppM 電位にあるものがＶppM →Ｖssとなる。ま
た、ＶN 電位にある部分がＶN →Ｖssとなり、書込み動
作が終了する。
【００３６】図５において選択ブロック内のＣＧ１がＶ
ppにあるときの各ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２の電圧を図６に示す。図５に示した動作方式を用い
ることにより、以下に説明する理由で、パターン面積を
あまり増大させないで図５中の☆の部分の所要時間、つ
まりｐウェルをＶss→ＶN とする時間を大幅に短縮化で
き、電圧ＶN の充電完了までの待ち時間（図１４中のＴ
ｂ）が必要なくなるため、書込み動作の高速化を実現す
ることができる。
ppにあるときの各ブロック内のＣＧ１〜８，ＳＧ１，Ｓ
Ｇ２の電圧を図６に示す。図５に示した動作方式を用い
ることにより、以下に説明する理由で、パターン面積を
あまり増大させないで図５中の☆の部分の所要時間、つ
まりｐウェルをＶss→ＶN とする時間を大幅に短縮化で
き、電圧ＶN の充電完了までの待ち時間（図１４中のＴ
ｂ）が必要なくなるため、書込み動作の高速化を実現す
ることができる。
【００３７】次に、図５中のＴｃの部分が短縮化できる
理由を説明する。ｐウェルを負の電圧ＶN に充電する際
の負荷容量は、図３より分かるように、選択ブロック内
のＣＧ１〜８，ＳＧ１〜２とｐウェル間の容量、非選択
ブロック内のＣＧ１〜８、ＳＧ１〜２とｐウェル間の容
量、ビット線とｐウェル間の容量、ソース線とｐウェル
間の容量がある。また、メモリセルがｎ型基板に形成さ
れたｐ型ウェル内に集積形成されている場合には、ｎ型
基板とｐウェル間の容量も加わる。
理由を説明する。ｐウェルを負の電圧ＶN に充電する際
の負荷容量は、図３より分かるように、選択ブロック内
のＣＧ１〜８，ＳＧ１〜２とｐウェル間の容量、非選択
ブロック内のＣＧ１〜８、ＳＧ１〜２とｐウェル間の容
量、ビット線とｐウェル間の容量、ソース線とｐウェル
間の容量がある。また、メモリセルがｎ型基板に形成さ
れたｐ型ウェル内に集積形成されている場合には、ｎ型
基板とｐウェル間の容量も加わる。
【００３８】これらの容量の中で支配的なものはＣＧ１
〜８，ＳＧ１〜２とｐウェル間の容量であり、特に通常
の書込み動作では選択ブロックは１個、残りは非選択ブ
ロックなので（図６参照）、非選択ブロック内のＣＧ１
〜８，ＳＧ１〜２とｐウェル間の容量が支配的である。
とりわけ、メモリセルのデータが全て“１”である場合
には、メモリセルとｐ型ウェル若しくはｐ型基板の表面
が電荷蓄積状態（accumulation region ）にあるので、
非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル
間の容量が最大値をとり、従ってｐウェルの負荷容量は
最大となる。
〜８，ＳＧ１〜２とｐウェル間の容量であり、特に通常
の書込み動作では選択ブロックは１個、残りは非選択ブ
ロックなので（図６参照）、非選択ブロック内のＣＧ１
〜８，ＳＧ１〜２とｐウェル間の容量が支配的である。
とりわけ、メモリセルのデータが全て“１”である場合
には、メモリセルとｐ型ウェル若しくはｐ型基板の表面
が電荷蓄積状態（accumulation region ）にあるので、
非選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル
間の容量が最大値をとり、従ってｐウェルの負荷容量は
最大となる。
【００３９】従来方式のように、非選択ブロック内のＣ
Ｇ１〜８，ＳＧ１〜２を書込み動作時にＶss電位に固定
すると、ｐウェルをＶss→ＶN とする際に非選択ブロッ
ク内のＣＧ１〜８，ＳＧ１〜２とｐウェルの間の全ての
容量を充電せねばならず、負電圧ＶN の負荷容量が大き
くなる。大容量を充電するには供給能力の高い負電圧発
生回路が必要となるが、負電圧発生回路の供給能力を高
めるためには大寸法のキャパシタ，トランジスタが必要
となり、パターン面積が大きくなるという問題がある。
Ｇ１〜８，ＳＧ１〜２を書込み動作時にＶss電位に固定
すると、ｐウェルをＶss→ＶN とする際に非選択ブロッ
ク内のＣＧ１〜８，ＳＧ１〜２とｐウェルの間の全ての
容量を充電せねばならず、負電圧ＶN の負荷容量が大き
くなる。大容量を充電するには供給能力の高い負電圧発
生回路が必要となるが、負電圧発生回路の供給能力を高
めるためには大寸法のキャパシタ，トランジスタが必要
となり、パターン面積が大きくなるという問題がある。
【００４０】本実施例では、書込み動作時に非選択ブロ
ック内のＣＧ１〜８，ＳＧ１〜２をｐウェルと同時にＶ
ss→ＶN とするため、前に述べた支配的な容量である非
選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間
の容量を充電する必要がなくなり、負電圧ＶN の負荷容
量を小さくすることができる。また、本方式を用いる
と、図１中のロウデコーダを介して負電圧を転送するた
め、ロウデコーダの形成されるｐウェルを負電圧とせね
ばならないが、ロウデコーダのｐウェルの容量はｐウェ
ルに比べると十分に小さく、また本方式を用いることに
よる周辺回路の増大も従来方式による増大に比べると、
格段に少ない。従って本実施例によれば、比較的に供給
能力の小さい負電圧発生回路を用いても、つまりパター
ン面積を小さく押えたまま書込みの大幅な高速化を実現
できる。
ック内のＣＧ１〜８，ＳＧ１〜２をｐウェルと同時にＶ
ss→ＶN とするため、前に述べた支配的な容量である非
選択ブロック内のＣＧ１〜８，ＳＧ１〜２とｐウェル間
の容量を充電する必要がなくなり、負電圧ＶN の負荷容
量を小さくすることができる。また、本方式を用いる
と、図１中のロウデコーダを介して負電圧を転送するた
め、ロウデコーダの形成されるｐウェルを負電圧とせね
ばならないが、ロウデコーダのｐウェルの容量はｐウェ
ルに比べると十分に小さく、また本方式を用いることに
よる周辺回路の増大も従来方式による増大に比べると、
格段に少ない。従って本実施例によれば、比較的に供給
能力の小さい負電圧発生回路を用いても、つまりパター
ン面積を小さく押えたまま書込みの大幅な高速化を実現
できる。
【００４１】また本実施例では、選択ブロック内のＳＧ
２やソースもｐウェルと同じようにＶss→ＶN としてい
るので、選択ブロック内のＳＧ２やソースとｐウェルの
間の容量もＶN の負荷容量に加わらないようになる。こ
のため、ソースや選択ブロック内のＳＧ２をＶssに固定
する場合に比べて、負電圧ＶN の負荷容量をさらに小さ
くできる利点がある。
２やソースもｐウェルと同じようにＶss→ＶN としてい
るので、選択ブロック内のＳＧ２やソースとｐウェルの
間の容量もＶN の負荷容量に加わらないようになる。こ
のため、ソースや選択ブロック内のＳＧ２をＶssに固定
する場合に比べて、負電圧ＶN の負荷容量をさらに小さ
くできる利点がある。
【００４２】図７は、本発明の第２の実施例を説明する
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位を一定としてい
る。
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位を一定としてい
る。
【００４３】この場合、書込み動作中にＶss→ＶN →Ｖ
ssとなる部分を減少させるためｐウェルの負荷容量が増
えるが、それでもｐウェルの負荷容量に加わるのはソー
スとｐウェル間の容量のみであり、これはｐウェルの負
荷容量の従来方式における支配的な部分ではないので、
ｐウェルの負荷容量は従来方式に比べて大幅に小さくす
ることができる。また、周辺回路中のソース線電位制御
回路において負電位を扱う必要がなくなるため、ソース
線電位制御回路ない荷おいて負電圧切換え回路等の余分
な回路が不要となり、周辺回路のパターン面積を小さく
できる利点がある。
ssとなる部分を減少させるためｐウェルの負荷容量が増
えるが、それでもｐウェルの負荷容量に加わるのはソー
スとｐウェル間の容量のみであり、これはｐウェルの負
荷容量の従来方式における支配的な部分ではないので、
ｐウェルの負荷容量は従来方式に比べて大幅に小さくす
ることができる。また、周辺回路中のソース線電位制御
回路において負電位を扱う必要がなくなるため、ソース
線電位制御回路ない荷おいて負電圧切換え回路等の余分
な回路が不要となり、周辺回路のパターン面積を小さく
できる利点がある。
【００４４】図８は、本発明の第３の実施例を説明する
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位と、選択ブロック
の選択ゲートＳＧ２の電位を一定としている。
ためのタイミング図である。装置構成及び基本的な動作
は第１の実施例と同様であるが、この実施例ではデータ
書込み動作時におけるソース線の電位と、選択ブロック
の選択ゲートＳＧ２の電位を一定としている。
【００４５】この場合、第２の実施例と同様に、書込み
動作中にＶss→ＶN →Ｖssとなる部分を減少させるため
ｐウェルの負荷容量が増えるが、それでもｐウェルの負
荷容量に加わるのはソースとｐウェル間の容量及び選択
ブロック内のＳＧ２の２つの容量のみであり、これらは
ｐウェルの負荷容量の従来方式における支配的な部分で
はないので、ｐウェルの負荷容量は従来方式に比べて大
幅に小さくすることができる。また、第２の実施例と同
様に、周辺回路中のソース線電位制御回路及びＳＧ２電
位制御回路において負電位を扱う必要がなくなるため、
ソース線・ＳＧ２電位制御回路中において負電圧切換え
回路等の余分な回路が不要となり、周辺回路の面積を小
さくできる利点がある。
動作中にＶss→ＶN →Ｖssとなる部分を減少させるため
ｐウェルの負荷容量が増えるが、それでもｐウェルの負
荷容量に加わるのはソースとｐウェル間の容量及び選択
ブロック内のＳＧ２の２つの容量のみであり、これらは
ｐウェルの負荷容量の従来方式における支配的な部分で
はないので、ｐウェルの負荷容量は従来方式に比べて大
幅に小さくすることができる。また、第２の実施例と同
様に、周辺回路中のソース線電位制御回路及びＳＧ２電
位制御回路において負電位を扱う必要がなくなるため、
ソース線・ＳＧ２電位制御回路中において負電圧切換え
回路等の余分な回路が不要となり、周辺回路の面積を小
さくできる利点がある。
【００４６】図９は、本発明の第４の実施例を説明する
ためのタイミング図である。この実施例は、第２，第３
の実施例で説明したソース線，選択ブロックの選択ゲー
トＳＧ２に加えて、非選択ブロックの選択ゲートＳＧ２
の電位もデータ書込み動作時に一定としたものである。
ためのタイミング図である。この実施例は、第２，第３
の実施例で説明したソース線，選択ブロックの選択ゲー
トＳＧ２に加えて、非選択ブロックの選択ゲートＳＧ２
の電位もデータ書込み動作時に一定としたものである。
【００４７】この実施例の場合、非選択ブロック内のＳ
Ｇ２の部分とｐウェルの間の容量がｐウェルの負荷容量
に加わるが、非選択ブロック内にはＣＧ１〜８，ＳＧ１
〜２の１０本の配線があり、このうちの１本とｐウェル
間の容量がｐウェルの負荷容量として加わっても従来方
式に比べると、ｐウェルの負荷容量が１／１０程度で済
むため、従来方式に比べて書込み動作の大幅な高速化が
可能である。また、第２，第３の実施例と同様に、周辺
回路において負電圧を扱う部分が減るため、一部の負電
圧切換え回路等の余分な回路が不要となり、周辺回路の
面積を小さくできる利点がある。
Ｇ２の部分とｐウェルの間の容量がｐウェルの負荷容量
に加わるが、非選択ブロック内にはＣＧ１〜８，ＳＧ１
〜２の１０本の配線があり、このうちの１本とｐウェル
間の容量がｐウェルの負荷容量として加わっても従来方
式に比べると、ｐウェルの負荷容量が１／１０程度で済
むため、従来方式に比べて書込み動作の大幅な高速化が
可能である。また、第２，第３の実施例と同様に、周辺
回路において負電圧を扱う部分が減るため、一部の負電
圧切換え回路等の余分な回路が不要となり、周辺回路の
面積を小さくできる利点がある。
【００４８】また、図５，図７，図９のように選択ブロ
ック内と非選択ブロック内でＳＧ２の電位が同じ場合に
は、全てのＮＡＮＤセル内のＳＧ２の電位が同一なの
で、ＳＧ２の電位をデコード（選択ブロック内と非選択
ブロック内で電圧を異なるように切り換える）する必要
がなく、ロウデコーダ部分のパターン面積を小さくする
ことができる。
ック内と非選択ブロック内でＳＧ２の電位が同じ場合に
は、全てのＮＡＮＤセル内のＳＧ２の電位が同一なの
で、ＳＧ２の電位をデコード（選択ブロック内と非選択
ブロック内で電圧を異なるように切り換える）する必要
がなく、ロウデコーダ部分のパターン面積を小さくする
ことができる。
【００４９】なお、前記実施例中ではＣＧ１〜８のうち
ＣＧ１が選択された場合を例にとって説明を行ったが、
ＣＧ１の代わりにＣＧ２〜８のいずれかが選択された場
合にも、ＣＧ２〜８のうちの選択されたもののタイミン
グを前記実施例中のＣＧ１と入れかえてやれば同様に書
込み動作が行える。さらに、前記実施例中ではＮＡＮＤ
セル中の選択ゲートＳＧ１とＳＧ２の間のメモリセルの
数が８個の場合の動作の説明を行ったが、ＳＧ１とＳＧ
２の間のメモリセル数が４，１６，３２個等のように異
なる場合においても同様の動作が可能である。
ＣＧ１が選択された場合を例にとって説明を行ったが、
ＣＧ１の代わりにＣＧ２〜８のいずれかが選択された場
合にも、ＣＧ２〜８のうちの選択されたもののタイミン
グを前記実施例中のＣＧ１と入れかえてやれば同様に書
込み動作が行える。さらに、前記実施例中ではＮＡＮＤ
セル中の選択ゲートＳＧ１とＳＧ２の間のメモリセルの
数が８個の場合の動作の説明を行ったが、ＳＧ１とＳＧ
２の間のメモリセル数が４，１６，３２個等のように異
なる場合においても同様の動作が可能である。
【００５０】また、前記実施例中では、書込み動作にお
いてｐウェルを負電圧に充電する場合に負電圧の負荷容
量を小さくする方法について述べたが、本発明は書込み
動作に限られるものではなく他の動作、例えば読出し動
作等においてｐウェルを負電圧に充電する場合において
も有効である。以下、読出し動作に適用した実施例をつ
いて説明する。
いてｐウェルを負電圧に充電する場合に負電圧の負荷容
量を小さくする方法について述べたが、本発明は書込み
動作に限られるものではなく他の動作、例えば読出し動
作等においてｐウェルを負電圧に充電する場合において
も有効である。以下、読出し動作に適用した実施例をつ
いて説明する。
【００５１】図１０は本発明の第５の実施例を説明する
ためのタイミング図、図１１は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、データ読出し動作時に選択ブロック内のＣＧ全
てに０Ｖを印加する場合であり、ｐウェルに負電圧を印
加、つまりメモリセルにバックバイアスを印加した状態
でＮＡＮＤ内のメモリセルのしきい値電圧が全て負にな
っているかどうかを調べる動作であり、消去動作後にメ
モリセルのしきい値電圧を検証する際に有効な動作であ
る。
ためのタイミング図、図１１は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、データ読出し動作時に選択ブロック内のＣＧ全
てに０Ｖを印加する場合であり、ｐウェルに負電圧を印
加、つまりメモリセルにバックバイアスを印加した状態
でＮＡＮＤ内のメモリセルのしきい値電圧が全て負にな
っているかどうかを調べる動作であり、消去動作後にメ
モリセルのしきい値電圧を検証する際に有効な動作であ
る。
【００５２】非選択ブロック内のＣＧ，ＳＧをｐウェル
と同じ負電圧にすることにより、書込み動作の場合と同
様に負電圧の負荷容量を低下させることができる。ま
た、読出し動作において、図１０中のＲの部分のＣＧ
（ＣＧ１〜８）を０Ｖの代わりに負電圧とする場合にお
いても本発明が有効であることは言うまでもない。
と同じ負電圧にすることにより、書込み動作の場合と同
様に負電圧の負荷容量を低下させることができる。ま
た、読出し動作において、図１０中のＲの部分のＣＧ
（ＣＧ１〜８）を０Ｖの代わりに負電圧とする場合にお
いても本発明が有効であることは言うまでもない。
【００５３】図１２は本発明の第６の実施例を説明する
ためのタイミング図、図１３は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、読出し動作時に選択ブロック内のＣＧのうち選
択された１本のみに０Ｖを印加する場合であり、ｐウェ
ルに負電圧を印加、つまりメモリセルにバックバイアス
を印加した状態で選択されたメモリセルのしきい値電圧
が負になっているかどうかを調べる動作であり、選択さ
れたメモリセルのしきい値電圧を調べるのに有効であ
る。
ためのタイミング図、図１３は同実施例における各ブロ
ック内のゲートに印加される電圧を示す図である。本実
施例は、読出し動作時に選択ブロック内のＣＧのうち選
択された１本のみに０Ｖを印加する場合であり、ｐウェ
ルに負電圧を印加、つまりメモリセルにバックバイアス
を印加した状態で選択されたメモリセルのしきい値電圧
が負になっているかどうかを調べる動作であり、選択さ
れたメモリセルのしきい値電圧を調べるのに有効であ
る。
【００５４】この実施例においても、非選択ブロック内
のＣＧ，ＳＧをｐウェルと同じ負電圧にすることによ
り、書込み動作の場合と同様に負電圧の負荷容量を低下
させることができる。また、読出し動作において、図１
２中のＲの部分のＣＧ（ＣＧ１のみ）を０Ｖの代わりに
負電圧とする場合においても本発明が有効であることは
言うまでもない。
のＣＧ，ＳＧをｐウェルと同じ負電圧にすることによ
り、書込み動作の場合と同様に負電圧の負荷容量を低下
させることができる。また、読出し動作において、図１
２中のＲの部分のＣＧ（ＣＧ１のみ）を０Ｖの代わりに
負電圧とする場合においても本発明が有効であることは
言うまでもない。
【００５５】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ＮＡＮＤセル型ＥＥＰ
ＲＯＭに適用した場合についてのみ説明したが、本発明
はＮＡＮＤセル型ＥＥＰＲＯＭに限られるものではな
く、他の構造のメモリにおいても有効である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
れるものではない。実施例では、ＮＡＮＤセル型ＥＥＰ
ＲＯＭに適用した場合についてのみ説明したが、本発明
はＮＡＮＤセル型ＥＥＰＲＯＭに限られるものではな
く、他の構造のメモリにおいても有効である。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
【００５６】
【発明の効果】以上述べたように本発明によれば、書込
み動作等でメモリセルが形成されるｐ型基板、若しくは
ｐ型ウェルに負の電圧を充電する際に、負電圧の負荷容
量を小さくすることができる。従って、パターン面積を
あまり増加させずに、メモリセルが形成されるｐ型基板
若しくはｐ型ウェルを負の電圧に充電する動作を含む書
込み動作等の動作の高速化を実現したＥＥＰＲＯＭを得
ることができる。
み動作等でメモリセルが形成されるｐ型基板、若しくは
ｐ型ウェルに負の電圧を充電する際に、負電圧の負荷容
量を小さくすることができる。従って、パターン面積を
あまり増加させずに、メモリセルが形成されるｐ型基板
若しくはｐ型ウェルを負の電圧に充電する動作を含む書
込み動作等の動作の高速化を実現したＥＥＰＲＯＭを得
ることができる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図。
ＯＭの構成を示すブロック図。
【図２】第１の実施例におけるＮＡＮＤセル構成を示す
平面図と等価回路図。
平面図と等価回路図。
【図３】図２（ａ）の矢視Ａ−Ａ′及びＢ−Ｂ′断面
図。
図。
【図４】第１の実施例におけるメモリセルアレイの等価
回路図。
回路図。
【図５】第１の実施例の動作を説明するためのタイミン
グ図。
グ図。
【図６】第１の実施例において各ブロック内のゲートに
印加される電圧を示す図。
印加される電圧を示す図。
【図７】第２の実施例の動作を説明するためのタイミン
グ図。
グ図。
【図８】第３の実施例の動作を説明するためのタイミン
グ図。
グ図。
【図９】第４の実施例の動作を説明するためのタイミン
グ図。
グ図。
【図１０】第５の実施例の動作を説明するためのタイミ
ング図。
ング図。
【図１１】第５の実施例において各ブロック内のゲート
に印加される電圧を示す図。
に印加される電圧を示す図。
【図１２】第６の実施例の動作を説明するためのタイミ
ング図。
ング図。
【図１３】第６の実施例において各ブロック内のゲート
に印加される電圧を示す図。
に印加される電圧を示す図。
【図１４】従来のＥＥＰＲＯＭの動作を説明するための
タイミング図。
タイミング図。
【図１５】従来例において各ブロック内のゲートに印加
される電圧を示す図。
される電圧を示す図。
１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板バッファ回路 １４…浮遊ゲート（電荷蓄積層） １６…制御ゲート １８…ビット線 ２０…ＮＡＮＤセルブロック。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 Ｇ１１Ｃ 17/00 ３０４ Ａ 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】チャネル領域上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層と基板間の電荷の授受によりデ
ータ書込み及び消去を行うメモリセルを複数配列して構
成された不揮発性半導体記憶装置において、 前記メモリセルは、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設けられ、選択ブロッ
ク内の制御ゲートに選択的に高電位を印加するデータ書
込み動作時に、前記第１導電型基板又はウェルと共に非
選択ブロック内の制御ゲートに、前記選択ブロック内の
制御ゲートに印加する電位と逆極性の電位を印加するよ
うにしたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】チャネル領域上に電荷蓄積層と制御ゲート
が積層され、電荷蓄積層と基板間の電荷の授受によりデ
ータ書込み及び消去を行うメモリセルを複数配列して構
成された不揮発性半導体記憶装置において、 前記メモリセルは、第１導電型基板又は第２導電型基板
に形成された第１導電型ウェルに設けられ、選択ブロッ
ク内の選択ゲートに高電位を印加するデータ読出し動作
時に、前記第１導電型基板又はウェルと共に非選択ブロ
ック内の制御ゲートに、前記選択ブロック内の制御ゲー
トに印加する電位と逆極性の電位を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18884393A JP3197119B2 (ja) | 1993-06-30 | 1993-06-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18884393A JP3197119B2 (ja) | 1993-06-30 | 1993-06-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130888A true JPH07130888A (ja) | 1995-05-19 |
| JP3197119B2 JP3197119B2 (ja) | 2001-08-13 |
Family
ID=16230816
Family Applications (1)
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1993
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|---|---|---|---|---|
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| US6452853B2 (en) | 1999-06-28 | 2002-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
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